JP2014146256A

JP2014146256A - Method for protecting data stored in nonvolatile memory and computer

Info

Publication number: JP2014146256A
Application number: JP2013015598A
Authority: JP
Inventors: Yasumichi Tsukamoto; 泰通塚本; Takenobu Yonemochi; 健信米持; Yasuhiro Miyaguchi; 康宏宮口
Original assignee: Lenovo Singapore Pte Ltd
Current assignee: Lenovo Singapore Pte Ltd
Priority date: 2013-01-30
Filing date: 2013-01-30
Publication date: 2014-08-14
Anticipated expiration: 2033-01-30
Also published as: JP5767657B2

Abstract

PROBLEM TO BE SOLVED: To provide a method for protecting data in a nonvolatile memory which is removed from a system.SOLUTION: A cache module 21 including a flash memory 81 and a controller 86 is housed in a housing of a computer. When a cover of the housing is opened during a period when a system is in a power off state, a cover sensor 33 operates, so that an EC 25 supplies power to the cache module. Also, the EC 25 transmits an erasure signal for erasing data in the flash memory to a memory module through a line 93. When the EC transmits through the line 95 a tamper signal showing that the housing is opened, the controller sets a tamper bit 85. When detecting the tamper bit upon booting, a BIOS and the cache module erase data in the flash memory.

Description

本発明は、不揮発性メモリが記憶するデータの盗聴を防止する技術に関し、さらに詳細にはコンピュータから取り外された不揮発性メモリのデータに対する盗聴を確実に防止する技術に関する。 The present invention relates to a technique for preventing eavesdropping of data stored in a nonvolatile memory, and more particularly, to a technique for reliably preventing eavesdropping on data in a nonvolatile memory removed from a computer.

コンピュータの大容量記憶装置として、ハードディスク・ドライブ（ＨＤＤ）とそのキャッシュとして機能する不揮発性半導体メモリ（以下、不揮発性メモリ）を組み合わせたシステムを採用する場合がある。このようなシステムは、ビット単価の安いＨＤＤとビット単価は高いが高速アクセスが可能な不揮発性メモリのそれぞれの利点を兼ね備えた記憶装置として機能する。この不揮発性メモリには、ハイバネーション・データおよびＨＤＤの磁気ディスクと同期したデータが記憶される。 A system that combines a hard disk drive (HDD) and a nonvolatile semiconductor memory (hereinafter referred to as a nonvolatile memory) that functions as a cache may be employed as a mass storage device of a computer. Such a system functions as a storage device that combines the advantages of a low-cost HDD and a non-volatile memory that has a high bit-rate but allows high-speed access. The nonvolatile memory stores hibernation data and data synchronized with the magnetic disk of the HDD.

不揮発性メモリは比較的寿命が短いことから消耗品と考えられており、ユーザが交換できるようにコネクタでマザーボードに接続する。その結果、使用済みの不揮発性メモリがシステムから取り外されて不適切な方法で廃棄処分がされると重要なデータが漏洩する危険性がある。あるいは、第３者がコンピュータから不揮発性メモリを不正に抜き取ってデータを盗聴する可能性もある。 Non-volatile memories are considered consumables because they have a relatively short life, and are connected to the motherboard with a connector so that the user can replace them. As a result, there is a risk that important data may be leaked if the used non-volatile memory is removed from the system and disposed of in an inappropriate manner. Alternatively, there is a possibility that a third party illegally removes the non-volatile memory from the computer and eavesdrops on the data.

特許文献１は、取引処理装置本体のカバー・オープンを検知すると秘密情報を記憶したＲＡＭをアクセス不能にする発明を開示する。この発明は、カバー・オープンを検知してＲＡＭの電力供給を停止する方法ではＲＡＭのデータが消失する問題を改善することを目的としている。特許文献２は、コンピュータからＨＤＤが不正に取り外されたことを検出してＨＤＤに記憶されたデータを消去する発明を開示する。ＨＤＤはコンピュータから取り外されたときに電源を供給する電池を搭載し、不正な取り外しであると判断したときにデータを消去する。特許文献３は、システムとＨＤＤが秘密鍵を共有して相互認証を行う発明を開示する。 Patent Document 1 discloses an invention in which a RAM storing secret information is made inaccessible when a cover / open of the transaction processing apparatus main body is detected. An object of the present invention is to improve the problem of RAM data loss in a method of detecting the cover open and stopping the power supply of the RAM. Patent Document 2 discloses an invention in which it is detected that an HDD has been illegally removed from a computer and data stored in the HDD is erased. The HDD is equipped with a battery that supplies power when it is removed from the computer, and erases data when it is determined that the battery is illegally removed. Patent Document 3 discloses an invention in which a system and an HDD share a secret key and perform mutual authentication.

特開２００１−１８４５６７号公報JP 2001-184567 A 特開平１１−１７５４０６号公報Japanese Patent Laid-Open No. 11-175406 特開２００３−１８１５１号公報JP 2003-18151 A

キャッシュに利用する不揮発性メモリは、ＮＡＮＤ素子とコントローラが回路基板に実装された状態でキャッシュ・モジュールとして構成されている。そしてキャッシュ・モジュールに、ＨＤＤやＳＳＤと同様にパスワードを設定することは可能である。しかし、パスワードが設定されたキャッシュ・モジュールを第３者が完全に支配できるときは、総当たり攻撃や辞書攻撃などのさまざまな攻撃を繰り返すことができるため、パスワードが解読される危険がある。また、パスワードを設定すると、キャッシュ・モジュール取り外さないで継続的に使用するときにブートごとに認証のための時間を費やすためブート時間の遅延をもたらす。 A nonvolatile memory used for a cache is configured as a cache module with a NAND element and a controller mounted on a circuit board. A password can be set in the cache module in the same way as with the HDD or SSD. However, when a third party can completely control the cache module in which the password is set, various attacks such as a brute force attack and a dictionary attack can be repeated. In addition, setting a password causes a delay in boot time because authentication time is spent for each boot when the cache module is continuously used without removing the cache module.

最も確実に盗聴を防止する方法は、コンピュータに装着されているキャッシュ・モジュールが取り外されたときに、記憶されているデータを消去することである。取り外された後にデータを消去するためには電源を必要とするが、特許文献２に記載する発明では、ＨＤＤが搭載する電池を電源としてデータの消去をしている。しかし、電池を搭載しないキャッシュ・モジュールでは、取り外された後にデータを消去することができない。また、通常キャッシュ・モジュールの取り外しは、コンピュータがキャッシュ・モジュールに電源を供給しないパワー・オフ状態や、コンピュータから完全に電源を取り除いた状態で行われるため、システムからの電源を確保することも簡単にはできない。たとえ電源が確保できるとしても、キャッシュ・モジュールが取り外される前にデータを消去する必要がある。 The most reliable way to prevent eavesdropping is to erase stored data when a cache module attached to the computer is removed. In order to erase the data after being removed, a power source is required. However, in the invention described in Patent Document 2, data is erased using a battery mounted on the HDD as a power source. However, in a cache module without a battery, data cannot be erased after being removed. In addition, the removal of the cache module is usually performed in a power-off state where the computer does not supply power to the cache module, or when the power is completely removed from the computer, so it is easy to secure power from the system. I can't. Even if power can be secured, data must be erased before the cache module is removed.

そこで本発明の目的は、システムから取り外された不揮発性メモリのデータの盗聴を防止する方法を提供することにある。さらに本発明の目的は、ブート時間の遅延をもたらさないようにしながら盗聴を防止する方法を提供することにある。さらに本発明の目的は、総当たり攻撃や辞書攻撃などに対して確実に盗聴を防止する方法を提供することにある。さらに本発明の目的はそのような方法を実現するコンピュータおよびメモリ・モジュールを提供することにある。 Accordingly, an object of the present invention is to provide a method for preventing eavesdropping of data in a nonvolatile memory removed from a system. It is a further object of the present invention to provide a method for preventing eavesdropping while preventing delays in boot time. A further object of the present invention is to provide a method for reliably preventing eavesdropping against brute force attacks and dictionary attacks. It is a further object of the present invention to provide a computer and memory module that implements such a method.

本発明は、コンピュータの筐体に収納されたメモリ・モジュールに含まれる不揮発性メモリが記憶するデータの盗聴を防止する方法を提供する。本発明の一の態様では主としてシステムがデータの保護を実行する。システムがパワー・オフ状態の間にメモリ・モジュールが取り外された可能性を示すアクセス信号を生成する。アクセス信号に応答してメモリ・モジュールと信号を送るために必要な少なくともシステムの一部に電源を投入する。アクセス信号に応答してシステムが不揮発性メモリのデータを消去するための消去信号をメモリ・モジュールに送る。電源が投入されたメモリ・モジュールは不揮発性メモリが記憶するデータを消去する。 The present invention provides a method for preventing wiretapping of data stored in a nonvolatile memory included in a memory module housed in a computer casing. In one aspect of the invention, the system primarily performs data protection. An access signal is generated indicating that the memory module may have been removed while the system was powered off. Power on at least a portion of the system needed to signal the memory module in response to the access signal. In response to the access signal, the system sends an erase signal to the memory module for erasing the data in the nonvolatile memory. When the power is turned on, the memory module erases data stored in the nonvolatile memory.

上記手順によればシステムがパワー・オフ状態であってもメモリ・モジュールが取り外される前に不揮発性メモリのデータを消去できるため盗聴を確実に防止できる。メモリ・モジュールは磁気ディスク装置のキャッシュとして機能するキャッシュ・モジュールとすることができる。データの消去に代えてメモリ・モジュールが一切のアクセスを禁止するようにロックしてもよい。消去信号に代えて、ＢＩＯＳを実行するプロセッサがコマンドを送ってデータを消去してもよいが、消去信号をブート中にハードウェア・レベルで送ると短時間で消去できるため、アクセス信号が生成されてからメモリ・モジュールが取り外されるまでの間に確実にデータを消去できる。 According to the above procedure, even if the system is in a power-off state, data in the nonvolatile memory can be erased before the memory module is removed, so that wiretapping can be reliably prevented. The memory module can be a cache module that functions as a cache of the magnetic disk device. Instead of erasing data, the memory module may be locked to prohibit any access. Instead of the erase signal, the processor executing the BIOS may send a command to erase the data. However, if the erase signal is sent at the hardware level during booting, it can be erased in a short time, so an access signal is generated. Data can be securely erased after the memory module is removed.

アクセス信号は、筐体が開放されたことを示す信号であってよい。この場合、筐体の開放からメモリ・モジュールの取り外しまでは比較的長い時間を必要とするので、データを消去するための時間を確保することができる。アクセス信号に応答してメモリ・モジュールが搭載する不揮発性メモリにタンパー・ビットを設定し、ブート時にシステムがタンパー・ビットを検査し、タンパー・ビットの設定を検出したときにメモリ・モジュールに不揮発性メモリのデータを消去するコマンドを送ることができる。 The access signal may be a signal indicating that the housing has been opened. In this case, since a relatively long time is required from the opening of the housing to the removal of the memory module, a time for erasing data can be secured. In response to an access signal, the tamper bit is set in the nonvolatile memory installed in the memory module, the system checks the tamper bit at boot time, and the memory module is non-volatile when the tamper bit setting is detected. A command can be sent to erase the data in the memory.

初期化時にシステムがメモリ・モジュールと識別情報を共有し、ブート時にタンパー・ビットの設定を検出したときにシステムが識別情報でメモリ・モジュールを認証し、認証が失敗したときにメモリ・モジュールにデータを消去するコマンドを送り、認証が成功したときに不揮発性メモリに対するアクセスを可能にすることができる。認証が失敗したときは、他のコンピュータで使用されていたメモリ・モジュールが装着されたと想定できるため、データを消去して当該コンピュータでメモリ・モジュールを利用できるようにする。 The system shares identification information with the memory module at initialization, the system authenticates the memory module with the identification information when it detects the tamper bit setting at boot time, and data to the memory module when authentication fails Can be sent to allow access to the non-volatile memory when authentication is successful. If the authentication fails, it can be assumed that a memory module used by another computer has been installed. Therefore, the data is erased so that the computer can use the memory module.

また認証が成功したときは、識別情報でバインディングされていたメモリ・モジュールが一旦取り外されたあとに再度装着されたりメモリ・モジュールを取り外すことなくアクセス信号が消滅したりしたと想定できるため、盗聴ではないとして扱って不揮発性メモリのデータを確保することができる。タンパー・ビットを検出しないときは、認証をしないで不揮発性メモリにアクセスできるようにすれば、キャッシュ・モジュールが取り外されない多くのブートにおいてブート時間が遅延することを防ぐことができる。 Also, when authentication is successful, it can be assumed that the memory module that was bound with the identification information was once removed and then reattached or the access signal disappeared without removing the memory module. The data of the non-volatile memory can be secured by treating it as not. When the tamper bit is not detected, if the nonvolatile memory can be accessed without authentication, it is possible to prevent the boot time from being delayed in many boots in which the cache module is not removed.

アクセス信号は、メモリ・モジュールにシステムが供給する電力が停止したことを示す信号とすることができる。通常筐体を開放してメモリ・モジュールを取り外すときはすべての電源を取り除くようになっているので、この信号をアクセス信号に利用することができる。携帯式コンピュータではこのアクセス信号が、ＡＣ／ＤＣアダプタが取り外されかつ電池が取り外されたときに生成される。 The access signal may be a signal indicating that the power supplied by the system to the memory module has been stopped. Normally, when removing the memory module by opening the housing, all the power is removed, so that this signal can be used as an access signal. In a portable computer, this access signal is generated when the AC / DC adapter is removed and the battery is removed.

初期化時にメモリ・モジュールが搭載する揮発性メモリにシステムから電力が供給されていることを示すパワー・ビットを設定し、ブート時にシステムがパワー・ビットを検査し、パワー・ビットの解除を検出したときにメモリ・モジュールに不揮発性メモリのデータを消去するコマンドを送ることができる。パワー・ビットはメモリ・モジュールが取り外されたときには必ず解除されるので、確実にデータを消去できるようになる。初期化時にシステムがメモリ・モジュールと識別情報を共有し、パワー・ビットの解除を検出したときにシステムが識別情報でメモリ・モジュールを認証し、認証が失敗したときにメモリ・モジュールにデータを消去するコマンドを送り、認証が成功したときに不揮発性メモリに対するアクセスを可能にすることができる。 Set a power bit indicating that power is supplied from the system to the volatile memory installed in the memory module at initialization, and the system checked the power bit at boot and detected the release of the power bit Sometimes a command can be sent to the memory module to erase data in the non-volatile memory. Since the power bit is always released when the memory module is removed, the data can be securely erased. During initialization, the system shares identification information with the memory module, the system authenticates the memory module with the identification information when power bit release is detected, and erases data to the memory module when authentication fails Command can be sent to enable access to the non-volatile memory when authentication is successful.

本発明の他の態様は、主としてメモリ・モジュールがデータの保護を実行する。メモリ・モジュールはパワー・オフ状態でメモリ・モジュールが取り外された可能性を示すアクセス信号をシステムから受け取る。アクセス信号に応答して不揮発性メモリにタンパー・ビットを設定する。ブート時にメモリ・モジュールがタンパー・ビットを検査する。タンパー・ビットの設定を検出したときにメモリ・モジュールが不揮発性メモリのデータを消去する。 In another aspect of the invention, the memory module primarily performs data protection. The memory module receives an access signal from the system indicating that the memory module may have been removed in a power off state. A tamper bit is set in the nonvolatile memory in response to the access signal. The memory module checks the tamper bit at boot time. When the tamper bit setting is detected, the memory module erases the data in the nonvolatile memory.

上記の構成によれば、あるコンピュータで使用されていたメモリ・モジュールが他のコンピュータに装着された場合に、メモリ・モジュールが自律的にデータを消去するため、再取り付け先のシステムの環境にかかわらずデータを保護することができる。初期化時にメモリ・モジュールがシステムと識別情報を共有し、タンパー・ビットの設定を検出したときにメモリ・モジュールが識別情報でシステムを認証し、認証が失敗したときにメモリ・モジュールが不揮発性メモリのデータを消去し、認証が成功したときにシステムのアクセスを許可することができる。 According to the above configuration, when a memory module used in one computer is installed in another computer, the memory module autonomously erases the data. The data can be protected. The memory module shares identification information with the system at initialization, the memory module authenticates the system with the identification information when it detects the tamper bit setting, and the memory module is non-volatile memory when authentication fails Data can be erased and access to the system can be allowed when authentication is successful.

この構成により、データの保護を図りながら消去後のメモリ・モジュールの再利用を可能にすることができる。初期化時に、メモリ・モジュールにシステムから電力が供給されていることを示すパワー・ビットを揮発性メモリに設定し、ブート時にメモリ・モジュールがパワー・ビットを検査し、パワー・ビットの解除を検出したときにメモリ・モジュールが不揮発性メモリのデータを消去することができる。 With this configuration, it is possible to reuse the memory module after erasing while protecting the data. During initialization, set a power bit in volatile memory to indicate that the memory module is receiving power from the system, and at boot time the memory module checks the power bit and detects the release of the power bit The memory module can erase the data in the non-volatile memory.

本発明により、システムから取り外された不揮発性メモリのデータの盗聴を防止する方法を提供することができた。さらに本発明により、ブート時間の遅延をもたらさないようにしながら盗聴を防止する方法を提供することができた。さらに本発明により、総当たり攻撃や辞書攻撃などに対する盗聴を確実に防止する方法を提供することができた。さらに本発明によりそのような方法を実現するコンピュータおよびメモリ・モジュールを提供することができた。 According to the present invention, a method for preventing eavesdropping on data in a nonvolatile memory removed from a system can be provided. Furthermore, the present invention can provide a method for preventing eavesdropping while preventing a delay in boot time. Furthermore, the present invention can provide a method for reliably preventing eavesdropping against brute force attacks and dictionary attacks. Furthermore, the present invention has been able to provide a computer and a memory module that realize such a method.

本実施の形態にかかるノートＰＣ１０の主要な構成を示す機能ブロック図である。It is a functional block diagram which shows the main structures of the notebook PC10 concerning this Embodiment. ノートＰＣ１０のボトム・カバー５７を開けたときの状態を説明する図である。It is a figure explaining a state when the bottom cover 57 of notebook PC10 is opened. キャッシュ・モジュール２１に対するタンパーを検出するハードウェアの構成を説明する図である。2 is a diagram illustrating a hardware configuration for detecting tampering with respect to a cache module 21. FIG. ＢＩＯＳ＿ＲＯＭ２３のデータ構造を示す図である。3 is a diagram illustrating a data structure of a BIOS_ROM 23. FIG. ＢＩＯＳコード１０７がキャッシュ・モジュール２１を初期化する手順を示すフローチャートである。5 is a flowchart showing a procedure for initializing a cache module 21 by a BIOS code 107; ノートＰＣ１０がタンパーを検出してデータを消去する手順を説明するフローチャートである。It is a flowchart explaining the procedure which notebook PC10 detects a tamper and erases data. キャッシュ・モジュール２１の抜き取りがない場合のブートの手順を説明する図である。It is a figure explaining the procedure of boot when there is no extraction of the cache module. キャッシュ・モジュール２１が抜き取られた場合のブートの手順を説明する図である。It is a figure explaining the procedure of a boot when the cache module 21 is extracted.

［ノートＰＣの構成とパワー・ステート］
図１は、ノートＰＣ１０のハードウェア構成の一例を説明するための機能ブロック図で、図２はボトム・カバー５７を開けたときの状態を説明する図で、図３はキャッシュ・モジュール２１に対するタンパーを検出する構成を説明する図である。多くのハードウェアの構成は周知であるため、ここでは本発明の理解に必要な範囲で説明する。最初にノートＰＣ１０のパワー・ステートについて説明する。ノートＰＣ１０は、ＡＣＰＩ（Advanced Configuration and Power Interface）の省電力機能に対応している。ＡＣＰＩでは、Ｓ１ステートからＳ４ステートまでの４つのスリーピング・ステート（スリープ状態）、Ｓ０ステート（パワー・オン状態）、およびＳ５ステート（パワー・オフ状態またはソフト・オフ状態）を定義している。 [Note PC configuration and power state]
FIG. 1 is a functional block diagram for explaining an example of the hardware configuration of the notebook PC 10, FIG. 2 is a diagram for explaining a state when the bottom cover 57 is opened, and FIG. 3 is a tamper for the cache module 21. It is a figure explaining the structure which detects this. Since many hardware configurations are well known, they will be described here within the scope necessary for understanding the present invention. First, the power state of the notebook PC 10 will be described. The notebook PC 10 corresponds to a power saving function of ACPI (Advanced Configuration and Power Interface). ACPI defines four sleeping states (sleep state), S0 state (power-on state), and S5 state (power-off state or soft-off state) from the S1 state to the S4 state.

ＡＣＰＩのスリーピング・ステートのなかでノートＰＣ１０は、一例としてＳ３ステートとＳ４ステートだけを定義しているが他のスリーピング・ステートを定義してもよい。また、Ｓ５ステートは独立して定義しないでＳ４ステートの中に含めるようにしてもよい。Ｓ３ステート（サスペンド状態）では、メイン・メモリ１３の記憶保持とノートＰＣ１０の電源を投入するのに必要なデバイス以外のデバイスに対する電力を停止する。 Of the ACPI sleeping states, the notebook PC 10 defines only the S3 state and the S4 state as an example, but other sleeping states may be defined. Further, the S5 state may be included in the S4 state without being defined independently. In the S3 state (suspended state), power to devices other than those necessary for storing and storing the main memory 13 and turning on the power of the notebook PC 10 is stopped.

Ｓ４ステート（ハイバネーション状態）は、ＡＣＰＩでサポートされるスリーピング・ステートの中で最もレイテンシィが長く、かつ消費電力が少ないパワー・ステートである。ノートＰＣ１０がパワー・オン状態からハイバネーション状態に遷移する際には、ＯＳがＨＤＤ１９またはキャッシュ・モジュール２１のハイバネーション領域などにメイン・メモリ１３が記憶するハイバネーション・データを格納してからパワー・コントローラ２９などの電源の投入に必要なデバイス以外のデバイスに対する電力を停止する。 The S4 state (hibernation state) is a power state having the longest latency and the low power consumption among the sleeping states supported by ACPI. When the notebook PC 10 transitions from the power-on state to the hibernation state, the OS stores the hibernation data stored in the main memory 13 in the hibernation area of the HDD 19 or the cache module 21, and then the power controller 29, etc. Stop power to devices other than those required to power on.

Ｓ５ステートは、ＯＳがハイバネーション・データをＨＤＤ２３などに格納しない点を除いては基本的に電力を供給するデバイスの範囲はＳ４ステートと同じである。さらに、ＡＣ／ＤＣアダプタ３９および電池ユニット３５が外されてボタン電池を除く電力源がない状態をＧ３ステート（メカニカル・オフ状態）という。Ｇ３ステートは、ボトム・カバー５７を外してシステム筐体５３の内部に物理的にアクセスしても安全な状態に相当する。 The S5 state is basically the same as the S4 state except that the OS does not store hibernation data in the HDD 23 or the like, in the range of devices that supply power. Furthermore, a state in which the AC / DC adapter 39 and the battery unit 35 are removed and there is no power source except for the button battery is referred to as a G3 state (mechanical off state). The G3 state corresponds to a safe state even if the bottom cover 57 is removed and the system housing 53 is physically accessed.

図２（Ａ）は、ノートＰＣ１０の外形を示す斜視図で、図２（Ｂ）はボトム・カバー５７を外した状態のシステム筐体５３の内部を示す底面図である。ノートＰＣ１０は、ディスプレイ１５を実装するディスプレイ筐体５１と表面にキーボード２７を実装し内部に多くのデバイスを収納するシステム筐体５３がヒンジ機構５５ａ、５５ｂで開閉できるように結合されている。 FIG. 2A is a perspective view showing the outer shape of the notebook PC 10, and FIG. 2B is a bottom view showing the inside of the system housing 53 with the bottom cover 57 removed. In the notebook PC 10, a display housing 51 on which the display 15 is mounted and a system housing 53 in which a keyboard 27 is mounted on the surface and a large number of devices are housed are connected to each other by hinge mechanisms 55 a and 55 b.

システム筐体５３の底面には、ネジでボトム・カバー５７が取り付けられている。ボトム・カバー５７を取り外すとマザーボード６１、ＨＤＤ１９などが露出する。マザーボード６１には、ＣＰＵ１１、チップ・セット１７、エンベデッド・コントローラ（ＥＣ）２５、キャッシュ・モジュール２１、および電池ユニット３５などが実装されている。 A bottom cover 57 is attached to the bottom surface of the system casing 53 with screws. When the bottom cover 57 is removed, the motherboard 61, the HDD 19 and the like are exposed. On the mother board 61, the CPU 11, the chip set 17, the embedded controller (EC) 25, the cache module 21, the battery unit 35, and the like are mounted.

キャッシュ・モジュール２１はユーザが容易に交換できるようにコネクタでマザーボード６１に実装されている。したがって、耐用年数が経過したような場合にユーザはボトム・カバー５７を開放してキャッシュ・モジュール２１を交換することができる。システム筐体５３には、ボトム・カバー５７が開放されたときに信号を出力するカバー・センサ３３が取り付けられている。カバー・センサ３３は特に種類を限定する必要はなく、ボトム・カバー５７とシステム筐体５３が密着および離間している状態を検出できるものであれば、磁気センサ、静電容量センサ、または機械式スイッチなどを採用することができる。 The cache module 21 is mounted on the mother board 61 with a connector so that the user can easily replace it. Therefore, the user can open the bottom cover 57 and replace the cache module 21 when the useful life has elapsed. A cover sensor 33 that outputs a signal when the bottom cover 57 is opened is attached to the system casing 53. The type of the cover sensor 33 is not particularly limited, and a magnetic sensor, a capacitance sensor, or a mechanical type can be used as long as it can detect a state in which the bottom cover 57 and the system casing 53 are in close contact with and separated from each other. A switch or the like can be employed.

図１において、チップ・セットとして構成されるプラットフォーム・コントロール・ハブ（ＰＣＨ）１７にはＣＰＵ１１、ＨＤＤ１９、キャッシュ・モジュール２１、ＢＩＯＳ＿ＲＯＭ２３およびＥＣ２５が接続されている。ＣＰＵ１１にはメイン・メモリ１３およびＬＣＤ１５が接続されている。ＰＣＨ１７は、さまざまな規格のインターフェース機能を備えており、図１では代表的にＳＡＴＡコントローラにＨＤＤ１９およびキャッシュ・モジュール２１が接続され、ＳＰＩにＢＩＯＳ＿ＲＯＭ２３が接続され、ＬＰＣにＥＣ２５が接続されている。キャッシュ・モジュール２１は、ＨＤＤ１９に対するキャッシュとして機能する不揮発性メモリを含む。 In FIG. 1, a CPU 11, an HDD 19, a cache module 21, a BIOS_ROM 23, and an EC 25 are connected to a platform control hub (PCH) 17 configured as a chip set. A main memory 13 and an LCD 15 are connected to the CPU 11. The PCH 17 has various standard interface functions. In FIG. 1, the HDD 19 and the cache module 21 are typically connected to the SATA controller, the BIOS_ROM 23 is connected to the SPI, and the EC 25 is connected to the LPC. The cache module 21 includes a nonvolatile memory that functions as a cache for the HDD 19.

ＥＣ２５には、キーボード２７およびパワー・コントローラ２９が接続されている。ＥＣ２５は、ＣＰＵ、ＲＯＭ、ＲＡＭなどで構成されたマイクロ・コンピュータである。ＥＣ２５は、ノートＰＣ１０の内部の動作環境の管理にかかるプログラムをＣＰＵ１１とは独立して実行することができる。ＥＣ２５は、パワー・コントローラ３３を通じてＤＣ／ＤＣコンバータ３７の動作を制御する。 A keyboard 27 and a power controller 29 are connected to the EC 25. The EC 25 is a microcomputer composed of a CPU, ROM, RAM, and the like. The EC 25 can execute a program related to management of the operating environment inside the notebook PC 10 independently of the CPU 11. The EC 25 controls the operation of the DC / DC converter 37 through the power controller 33.

パワー・コントローラ２９には、パワー・ボタン３１、カバー・センサ３３およびＤＣ／ＤＣコンバータ３７の制御回路が接続されている。パワー・コントローラ２９は、ＥＣ２５からの指示に基づいてＤＣ／ＤＣコンバータ３７を制御するワイヤード・ロジックのディジタル制御回路（ＡＳＩＣ）である。パワー・コントローラ２９は、ノートＰＣ１０をレジュームさせるためにスリープ状態およびパワー・オフ状態でも電力が維持される。 The power controller 29 is connected to control circuits for a power button 31, a cover sensor 33, and a DC / DC converter 37. The power controller 29 is a wired logic digital control circuit (ASIC) that controls the DC / DC converter 37 based on an instruction from the EC 25. The power controller 29 maintains power even in the sleep state and the power-off state in order to resume the notebook PC 10.

スリープ状態またはパワー・オフ状態のときにパワー・ボタン３１の押下またはカバー・センサ３３の動作があると、パワー・コントローラ２９は、システムをパワー・オン状態にするために必要な各デバイスに電力を供給する。ＡＣ／ＤＣアダプタ３９および電池ユニット３５は、ノートＰＣ１０の電力源である。ＤＣ／ＤＣコンバータ３７は、ＡＣ／ＤＣアダプタ３９または電池パック３５から供給される直流電圧を、ノートＰＣ１０を動作させるために必要な複数の電圧に変換し、さらにパワー・ステートに応じて定義された電力供給区分に基づいて各々のデバイスに電力を供給する。 When the power button 31 is pressed or the cover sensor 33 is operated in the sleep state or the power off state, the power controller 29 supplies power to each device necessary for putting the system in the power on state. Supply. The AC / DC adapter 39 and the battery unit 35 are power sources for the notebook PC 10. The DC / DC converter 37 converts the DC voltage supplied from the AC / DC adapter 39 or the battery pack 35 into a plurality of voltages necessary for operating the notebook PC 10, and is further defined according to the power state. Power is supplied to each device based on the power supply category.

図３は、タンパー検出に関連するデバイスを詳細に示している。キャッシュ・モジュール２１は、基板にＮＡＮＤ型フラッシュ・メモリ（以下、フラッシュ・メモリ）８１、ｍＳＡＴＡのインターフェースを含むコントローラ８６、および揮発性メモリ８８が実装されている。ただし、本発明はタンパー・ビット８５でタンパーを検知できるため、揮発性メモリ８８を実装しないキャッシュ・モジュールに適用することもできる。フラッシュ・メモリ８１はデータ領域８３とシステム領域に区分されている。データ領域８３は一例として、ＨＤＤ１９のキャッシュとして利用するキャッシュ領域とＳ４ステートに遷移させるときのハイバネーション・データ記憶するハイバネーション領域の２つのパーティションで区切られている。 FIG. 3 shows in detail the devices associated with tamper detection. The cache module 21 has a NAND flash memory (hereinafter referred to as “flash memory”) 81, a controller 86 including an mSATA interface, and a volatile memory 88 mounted on a substrate. However, since the tamper can be detected by the tamper bit 85, the present invention can be applied to a cache module in which the volatile memory 88 is not mounted. The flash memory 81 is divided into a data area 83 and a system area. For example, the data area 83 is divided into two partitions: a cache area used as a cache of the HDD 19 and a hibernation area for storing hibernation data when transitioning to the S4 state.

ＰＣＨ１７は、ＲＴＣ（Real Time Clock）とキャッシュ・モードでの動作を制御するキャッシュ・コントローラを含む。ＲＴＣとＰＣＨ１７の一部の機能には、ボタン電池で構成されたＲＴＣ電源系統１６から電力が供給される。ＲＴＣ電源系統１６の電力は、ノートＰＣ１０がＧ３ステートのときにも確保される。キャッシュ・コントローラの基本的な動作では、キャッシュ領域をライト・スルー方式に設定し、ハイバネーション領域をライト・バック方式に設定する。いずれのキャッシュ・モードに設定されても、フラッシュ・メモリ８１にはシステムが処理したデータが残る。フラッシュ・メモリ８１のシステム領域は、ＣＰＵ１１がアクセスできないセキュアな領域である。システム領域には、識別情報１０９ｂ、共通鍵１１１ｂ、およびタンパー・ビット８５が格納されている。 The PCH 17 includes a cache controller that controls the operation in the RTC (Real Time Clock) and the cache mode. Power is supplied to a part of the functions of the RTC and the PCH 17 from the RTC power supply system 16 composed of a button battery. The power of the RTC power supply system 16 is secured even when the notebook PC 10 is in the G3 state. In the basic operation of the cache controller, the cache area is set to the write-through method, and the hibernation area is set to the write-back method. Regardless of which cache mode is set, data processed by the system remains in the flash memory 81. The system area of the flash memory 81 is a secure area that cannot be accessed by the CPU 11. In the system area, identification information 109b, a common key 111b, and a tamper bit 85 are stored.

識別情報１０９ｂは、ＢＩＯＳコード１０７（図４参照）とキャッシュ・モジュール２１が相互認証をするためのデータである。共通鍵１１１ｂは識別情報１０９ｂを暗号化したり、ＢＩＯＳコード１０７から受け取った暗号化された識別情報１０９ａ（図４参照）を復号したりする際にコントローラ８６が使用する。タンパー・ビット８５は、カバー・センサ３３の動作に応じてＥＣ２５からライン９５を通じてタンパー信号を受け取ったときにコントローラ８６が設定する。他の例として、ＲＴＣ電源系統１６からカバー・センサ３３に電力を供給することで、Ｇ３ステートでボトム・カバー５７が開放されたときにＰＣＨ１７のセキュアな記憶領域にタンパー・ビットを設定してもよい。なお、識別情報１０９ｂ、共通鍵１１１ｂ、タンパー・ビット８５はフラッシュ・メモリ８１とは異なるものとして用意したセキュアな不揮発性メモリに格納するようにしてもよい。 The identification information 109b is data for mutual authentication between the BIOS code 107 (see FIG. 4) and the cache module 21. The common key 111b is used by the controller 86 when encrypting the identification information 109b or decrypting the encrypted identification information 109a (see FIG. 4) received from the BIOS code 107. The tamper bit 85 is set by the controller 86 when a tamper signal is received from the EC 25 through the line 95 in accordance with the operation of the cover sensor 33. As another example, by supplying power from the RTC power supply system 16 to the cover sensor 33, when the bottom cover 57 is opened in the G3 state, the tamper bit is set in the secure storage area of the PCH 17. Good. The identification information 109b, the common key 111b, and the tamper bit 85 may be stored in a secure non-volatile memory prepared differently from the flash memory 81.

コントローラ８６は、ＣＰＵ、ＲＡＭ、ＲＯＭ、および暗号エンジンを含み、フラッシュ・メモリ８１に対するシステムからのリード／ライト・アクセスを制御したり、盗聴を防止するためのさまざまな処理をしたりする。コントローラ８６は、ＢＩＯＳコード１０７から取得した識別情報１０９ａとフラッシュ・メモリ８１が格納する識別情報１０９ｂでＢＩＯＳコード１０７の認証を行う。 The controller 86 includes a CPU, a RAM, a ROM, and a cryptographic engine, and controls read / write access from the system to the flash memory 81 and performs various processes for preventing eavesdropping. The controller 86 authenticates the BIOS code 107 using the identification information 109 a acquired from the BIOS code 107 and the identification information 109 b stored in the flash memory 81.

コントローラ８６は、共通鍵１１１ｂで識別情報１０９ｂを暗号化してＢＩＯＳコード１０７に送ったり、ＢＩＯＳコード１０７により共通鍵１１１ａで暗号化された識別情報１０９ａを共通鍵１１１ｂで復号したりする。識別情報１０９ｂは、ＢＩＯＳ＿ＲＯＭ２３に格納された識別情報１０９ａと同じデータである。揮発性メモリ８８のパワー・ビット８７は、ＤＣ／ＤＣコンバータ３７のＳ５／Ｓ４系統からライン９９を通じて電力が供給されているときにシステムの正当性を認証したコントローラ８６により設定され、電力が停止すると自動的に解除される。 The controller 86 encrypts the identification information 109b with the common key 111b and sends it to the BIOS code 107, or decrypts the identification information 109a encrypted with the common key 111a with the BIOS code 107 using the common key 111b. The identification information 109b is the same data as the identification information 109a stored in the BIOS_ROM 23. The power bit 87 of the volatile memory 88 is set by the controller 86 that authenticates the correctness of the system when power is supplied from the S5 / S4 system of the DC / DC converter 37 through the line 99, and the power is stopped. It is automatically canceled.

コントローラ８６は、ＰＣＨ１７とＳＡＴＡの信号ライン９１で接続され、ＥＣ２５およびＤＣ／ＤＣコンバータ３７のＳ０系統とＳＡＴＡの電力ライン９３、９７で接続される。ＥＣ２５は、タンパーを検出したときにタンパー信号を送るために、ＳＡＴＡのラインに追加したライン９５でキャッシュ・コントローラ８６に接続されている。ＥＣ２５はＳＡＴＡの電力ライン９３を通じてコントローラ８６に１ワイヤ方式のプロトコルで消去信号を送る。 The controller 86 is connected to the PCH 17 through a SATA signal line 91, and is connected to the EC 25 and the S0 system of the DC / DC converter 37 through SATA power lines 93 and 97. The EC 25 is connected to the cache controller 86 by a line 95 added to the SATA line in order to send a tamper signal when a tamper is detected. The EC 25 sends an erasure signal to the controller 86 through the SATA power line 93 using a one-wire protocol.

ＤＣ／ＤＣコンバータ３７は、システムのパワー・ステートに対応して、Ｓ５／Ｓ４系統、Ｓ３系統、およびＳ０系統に区分されている。Ｓ５／Ｓ４系統は、Ｓ５ステートまたはＳ４ステートのときに電力を供給する系統である。Ｓ３系統はＳ３ステートのときにＳ５／Ｓ４系統に加えて電力を供給する系統である。Ｓ０系統はＳ０ステートのときに、Ｓ５／Ｓ４系統、Ｓ３系統に加えて電力を供給する系統である。 The DC / DC converter 37 is divided into S5 / S4 system, S3 system, and S0 system corresponding to the power state of the system. The S5 / S4 system is a system that supplies power in the S5 state or the S4 state. The S3 system is a system that supplies power in addition to the S5 / S4 system in the S3 state. The S0 system is a system that supplies power in addition to the S5 / S4 system and the S3 system in the S0 state.

システムがＳ５ステートまたはＳ４ステートのときは、パワー・コントローラ２９、ＰＣＨ１７の一部および揮発性メモリ８８に電力が供給される。Ｓ３ステートのときはＥＣ２５、ＰＣＨ１７の一部などに電力が供給される。Ｓ０ステートのときはすべてのデバイスに電力が供給される。ＡＣ／ＤＣアダプタ３９および電池ユニット３５が取り外されてシステムがＧ３ステートに遷移したときは、すべての系統が停止する。 When the system is in the S5 state or the S4 state, power is supplied to the power controller 29, a part of the PCH 17, and the volatile memory 88. In the S3 state, power is supplied to a part of the EC 25, the PCH 17, and the like. In the S0 state, power is supplied to all devices. When the AC / DC adapter 39 and the battery unit 35 are removed and the system transitions to the G3 state, all systems are stopped.

〔ＢＩＯＳ＿ＲＯＭの構成〕
図４は、ＢＩＯＳ＿ＲＯＭ２３のデータ構造を説明する図である。ＢＩＯＳ＿ＲＯＭ２３は、ＢＩＯＳコードを格納するＢＩＯＳ領域１０１とＢＩＯＳコードだけが利用するデータ領域１０３を含む。ＢＩＯＳ領域１０１にはＢＩＯＳコードが格納され、データ領域１０３には、識別情報１０９ａ、共通鍵１１１ａが格納される。ＢＩＯＳ＿ＲＯＭ２３はＢＩＯＳコードの書き換えに伴うリスクを軽減するためにブート・ブロック方式を採用している。ＢＩＯＳ領域１０１はブート・ブロックとシステム・ブロックに分かれている。 [Configuration of BIOS_ROM]
FIG. 4 is a diagram for explaining the data structure of the BIOS_ROM 23. The BIOS_ROM 23 includes a BIOS area 101 that stores the BIOS code and a data area 103 that is used only by the BIOS code. A BIOS code is stored in the BIOS area 101, and identification information 109a and a common key 111a are stored in the data area 103. The BIOS_ROM 23 employs a boot block method in order to reduce the risk associated with rewriting the BIOS code. The BIOS area 101 is divided into a boot block and a system block.

ブート・ブロックは書き込み保護がされている記憶領域でここに格納されたＢＩＯＳコードはＴＰＭ（Trusted Platform Module ）の仕様書に規定するＣＲＴＭ(Core Root of Trust for Measurement）１０５として扱われ特別な権限がないと書き換えができないようになっている。ＣＲＴＭ１０５は基本デバイスの初期化コードおよび一貫性認証コードなどを含む。ＣＲＴＭ１０５は、ＢＩＯＳコードの中で一貫性のある部分として構成され、ノートＰＣ１０がブートするときに必ず最初に実行される。ノートＰＣ１０のプラットフォームに関するすべての一貫性の計測はＣＲＴＭの一貫性認証コードにより行われる。 The boot block is a storage area that is write-protected, and the BIOS code stored here is treated as a CRTM (Core Root of Trust for Measurement) 105 defined in the TPM (Trusted Platform Module) specifications and has a special authority. Otherwise, rewriting is impossible. The CRTM 105 includes a basic device initialization code, a consistency authentication code, and the like. The CRTM 105 is configured as a consistent part in the BIOS code and is always executed first when the notebook PC 10 boots. All consistency measurements for the laptop 10 platform are performed by CRTM consistency authentication codes.

ＣＲＴＭ１０５以外のＢＩＯＳコード１０７は、ＰＯＳＴコード、認証コード、暗号モジュール、セットアップ・コードおよびＩ／Ｏコードなどを含む。ＰＯＳＴコードは、スリープ状態またはパワー・オフ状態からブートをする際に、デバイスのＰＯＳＴ処理を行う。認証コードは、パワー・オン・パスワード、ＨＤＤパスワード、および管理者パスワードなどのＢＩＯＳパスワードの設定のためのプロンプトをＬＣＤ１５に表示したり、入力されたパスワードを認証しまたはＨＤＤ１９に送ってロックを解除したりする。 The BIOS code 107 other than the CRTM 105 includes a POST code, an authentication code, a cryptographic module, a setup code, an I / O code, and the like. The POST code performs POST processing of the device when booting from the sleep state or the power-off state. The authentication code displays a prompt for setting a BIOS password such as a power-on password, HDD password, and administrator password on the LCD 15 or authenticates the input password or sends it to the HDD 19 to release the lock. Or

認証コードはさらに、キャッシュ・モジュール２１から取得した識別情報１０９ｂでキャッシュ・モジュール２１の認証を行う。暗号モジュールは、共通鍵暗号方式に使用する共通鍵１１１ａ、１１１ｂを生成したり、共通鍵１１１ａで識別情報１０９ａを暗号化してコントローラ８６に送ったり、コントローラ８６により共通鍵１１１ｂで暗号化された識別情報１０９ｂを共通鍵１１１ａで復号したりする。セットアップ・コードは、ブートの途中でユーザがファンクション・キーを押下したときに実行されユーザがデバイスの設定をする。Ｉ／Ｏコードは、ＣＰＵ１１がリアル・モードで動作する際に周辺デバイスにアクセスするための入出力のインターフェースを提供する。 The authentication code further authenticates the cache module 21 with the identification information 109b acquired from the cache module 21. The cryptographic module generates the common keys 111a and 111b used for the common key encryption method, encrypts the identification information 109a with the common key 111a and sends it to the controller 86, or the identification encrypted with the common key 111b by the controller 86 The information 109b is decrypted with the common key 111a. The setup code is executed when the user presses a function key during booting, and the user sets the device. The I / O code provides an input / output interface for accessing peripheral devices when the CPU 11 operates in the real mode.

［初期化の手順］
図５は、ＢＩＯＳコード１０７がキャッシュ・モジュール２１を初期化する手順を示すフローチャートである。ブロック２０１から２１５まではＢＩＯＳコード１０７の処理を示し、ブロック３０１から３１１まではコントローラ８６の処理を示している。ここではマザーボード６１に新しいキャッシュ・モジュール２１が取り付けられたと想定する。Ｓ５／Ｓ４ステートのときにパワー・ボタン３１が押下されると、ブロック２０１でＳ０ステートに遷移するためのデバイスに電力が供給されてシステムはブートを開始する。 [Initialization procedure]
FIG. 5 is a flowchart showing a procedure for initializing the cache module 21 by the BIOS code 107. Blocks 201 to 215 indicate processing of the BIOS code 107, and blocks 301 to 311 indicate processing of the controller 86. Here, it is assumed that a new cache module 21 is attached to the mother board 61. When the power button 31 is pressed in the S5 / S4 state, power is supplied to the device for transitioning to the S0 state in block 201, and the system starts booting.

ブロック３０１でフラッシュ・メモリ８１には、識別情報１０９ｂおよび共通鍵１１１ｂは格納されておらず、タンパー・ビット８５およびパワー・ビット８７は不定である。ブートを開始するとＣＰＵ１１がＣＲＴＭ１０５およびＢＩＯＳコード１０７を実行してＰＯＳＴを開始する。ブロック２０３でユーザはブートの初期の段階でファンクション・キーを押してセットアップ・コードを実行しキャッシュ・モジュール２１の初期化を行う。 In block 301, the flash memory 81 does not store the identification information 109b and the common key 111b, and the tamper bit 85 and the power bit 87 are indefinite. When booting is started, the CPU 11 executes the CRTM 105 and the BIOS code 107 to start POST. In block 203, the user presses the function key at the initial stage of booting to execute the setup code and initialize the cache module 21.

すでにバインディングが終わっているため初期化が必要ないと判断した場合は、ファンクション・キーを押さないで図７のブロック６０３に移行する。ユーザによってキャッシュ・モジュール２１の初期化が選択されると、ＢＩＯＳコード１０７はブロック２０５でキャッシュ・モジュール２１とＰＣＨ１７のインターフェースを初期化してからキャッシュ・モジュール２１に識別情報を要求して確認する。新しいキャッシュ・モジュール２はバインディングされていないことが明らかなのでこの手順は省略してもよい。 If it is determined that initialization is not necessary because the binding has already been completed, the process proceeds to block 603 in FIG. 7 without pressing the function key. When initialization of the cache module 21 is selected by the user, the BIOS code 107 initializes the interface between the cache module 21 and the PCH 17 in block 205 and then requests and confirms identification information from the cache module 21. Since it is clear that the new cache module 2 is not bound, this procedure may be omitted.

識別情報１０９ｂを受け取ることができないためキャッシュ・モジュール２１を認証できないことを確認したＢＩＯＳコード１０７はブロック２０７でコントローラ８６にリセット・コマンドを送る。ブロック３０３でリセット・コマンドを受け取ったコントローラ８６はデータ領域８３を初期化してデータを消去する。データの消去は、データ領域８３にランダムなデータを書き込むことで元のデータを再現できないようにする行為も含む。 The BIOS code 107 confirming that the cache module 21 cannot be authenticated because it cannot receive the identification information 109 b sends a reset command to the controller 86 at block 207. The controller 86 that received the reset command in block 303 initializes the data area 83 and erases the data. Deletion of data includes an act of making it impossible to reproduce the original data by writing random data in the data area 83.

ブロック２０９でＢＩＯＳコード１０７は、キャッシュ・モジュール２１とバインディングするために、識別情報１０９ａと共通鍵暗号方式に使用する共通鍵１１１ａ、１１１ｂを生成する。共通鍵１１１ａはＢＩＯＳコード１０７が使用し共通鍵１１１ｂはコントローラ８６が使用する。なお、ＢＩＯＳコード１０７は共通鍵１１１ａ、１１１ｂに代えて公開鍵暗号方式に使用する秘密鍵と公開鍵のペアを生成してもよい。この場合、共通鍵１１１ａに秘密鍵を対応させ、共通鍵１１１ｂに公開鍵を対応させて公開鍵はコントローラ８６がセキュアに保持する。 In block 209, the BIOS code 107 generates the identification information 109a and common keys 111a and 111b used for the common key cryptosystem for binding with the cache module 21. The common key 111a is used by the BIOS code 107, and the common key 111b is used by the controller 86. Note that the BIOS code 107 may generate a pair of a secret key and a public key used in the public key cryptosystem instead of the common keys 111a and 111b. In this case, the controller 86 securely holds the public key by associating the secret key with the common key 111a and the public key with the common key 111b.

識別情報１０９ａは、ＢＩＯＳコード１０７が生成した乱数や現在の時刻などの第３者が容易に想像できない秘密情報とすることが望ましい。ＢＩＯＳコード１０７は、識別情報１０９ａと共通鍵１１１ａをデータ領域１０３に格納する。ブロック２１１でＢＩＯＳコード１０７は、識別情報１０９ａと共通鍵１１１ｂをキャッシュ・モジュール２１に送る。ブロック３０５でコントローラ８６は受け取った識別情報１０９ａと共通鍵１１１ｂをフラッシュ・メモリ８１に格納する。なお、格納された状態の識別情報１０９ａは説明の便宜上識別情報１０９ｂと表記する。すなわち、識別情報１０９ａと識別情報１０９ｂは同じデータである。 The identification information 109a is desirably secret information that cannot be easily imagined by a third party, such as a random number generated by the BIOS code 107 and the current time. The BIOS code 107 stores the identification information 109 a and the common key 111 a in the data area 103. In block 211, the BIOS code 107 sends the identification information 109a and the common key 111b to the cache module 21. In block 305, the controller 86 stores the received identification information 109 a and common key 111 b in the flash memory 81. The stored identification information 109a is referred to as identification information 109b for convenience of explanation. That is, the identification information 109a and the identification information 109b are the same data.

ブロック３０７でコントローラ８６はフラッシュ・メモリ８１のタンパー・ビット８５を解除し、揮発性メモリ８８にパワー・ビット８７を設定する。パワー・ビット８７はＳ５／Ｓ４系統の電源が停止したときに自動的に解除されるが、コントローラ８６は識別情報１０９ａをＢＩＯＳコード１０７から受け取って認証しない限り再設定しない。したがって不正なシステムがパワー・ビット８７を設定することはできず、パワー・ビット８７が解除されていることは、バインディングのあとにシステムがＧ３ステートに遷移したか、またはキャッシュ・モジュール２１がマザーボード６１から取り外されたことを示す。 In block 307, the controller 86 releases the tamper bit 85 of the flash memory 81 and sets the power bit 87 in the volatile memory 88. The power bit 87 is automatically released when the power supply of the S5 / S4 system is stopped, but the controller 86 does not reset unless the identification information 109a is received from the BIOS code 107 and authenticated. Therefore, an unauthorized system cannot set the power bit 87, and the fact that the power bit 87 is released indicates that the system has transitioned to the G3 state after binding, or that the cache module 21 has the motherboard 61. Indicates that it has been removed from.

ブロック３０９でコントローラ８６はキャッシュ・モジュール２１の自主検査が終了するとブロック３１１でＢＩＯＳコード１０７にレディ信号を送る。レディ信号を受け取ったＢＩＯＳコード１０７はブロック２１３でキャッシュ・モジュール２１を認識する。以後、システムはキャッシュ・モジュール２１を利用できるようになる。その後、ブートはＯＳの処理に引き継がれてブロック２１５で終了しシステムはＳ０ステートに遷移する。 In block 309, the controller 86 sends a ready signal to the BIOS code 107 in block 311 when the self-check of the cache module 21 is completed. The BIOS code 107 that has received the ready signal recognizes the cache module 21 in block 213. Thereafter, the system can use the cache module 21. Thereafter, the boot is taken over by the processing of the OS and ends at block 215, and the system transitions to the S0 state.

［タンパーの検出手順］
図６は、パワー・オフ状態のシステムがタンパーを検出してデータを消去する手順を説明するフローチャートである。本明細書においてタンパーは、マザーボード６１からキャッシュ・モジュール８６を実際に抜き取った行為またはその可能性を示す行為をいう。ブロック４０１からブロック４１３まではＥＣ２５の処理を示し、ブロック５０１からブロック５０９まではキャッシュ・モジュール２１のコントローラ８６の処理を示している。ブロック４０１でシステムはＡＣ／ＤＣアダプタ３９が外され、電池ユニット３５が装着されてＳ５／Ｓ４ステートに遷移している。このタイミングにおいてブロック５０１でキャッシュ・モジュール２１はＳ０系統、Ｓ３系統の電源が停止しＳ５／Ｓ４系統の電源がキャッシュ・モジュール２１の揮発性メモリ８８に電力を供給してパワー・ビット８７の設定を維持している。 [Tamper detection procedure]
FIG. 6 is a flowchart for explaining a procedure in which the system in the power off state detects tampering and erases data. In this specification, the tamper refers to an action of actually removing the cache module 86 from the mother board 61 or an action indicating the possibility. Blocks 401 to 413 indicate processing of the EC 25, and blocks 501 to 509 indicate processing of the controller 86 of the cache module 21. In block 401, the system is switched to the S5 / S4 state with the AC / DC adapter 39 removed and the battery unit 35 attached. At this timing, in block 501, the power of the S0 system and the S3 system of the cache module 21 is stopped, and the power of the S5 / S4 system supplies power to the volatile memory 88 of the cache module 21 to set the power bit 87. Is maintained.

また、フラッシュ・メモリ８１のタンパー・ビット８５は解除されている。このとき、真正なユーザが交換のためまたは不正な第３者がデータの盗聴のためにキャッシュ・モジュール２１を取り外そうとする。行為者はボトム・カバー５７のネジを外してマザーボード６１を露出させ最初に電池ユニット３５を取り外すと予想される。あるいは、電池ユニット３５を装着したままキャッシュ・モジュール２１を取り外すことも想定する必要がある。 Further, the tamper bit 85 of the flash memory 81 is released. At this time, a genuine user tries to remove the cache module 21 for exchange or an unauthorized third party for eavesdropping on data. The actor is expected to remove the battery unit 35 first by unscrewing the bottom cover 57 to expose the mother board 61. Alternatively, it is necessary to assume that the cache module 21 is removed while the battery unit 35 is attached.

電池ユニット３５を取り外すとシステムはＧ３ステートに遷移する。カバー・センサ３３が動作してからＧ３ステートに遷移する場合はブロック４０５に移行する。本発明はシステム筐体５３のベイに装着された電池パックを搭載するノートＰＣにも適用することができる。電池パックは、ボトム・カバー５７を開放する前に取りはずせるため、この場合はカバー・センサ３３が動作しないでブロック４１１に移行してシステムはＧ３ステートに遷移する。ただし、ＲＴＣ電源系統１６を利用してＰＣＨ１７にタンパー・ビットを設定する方法を採用すれば、Ｇ３ステートでカバー・センサ３３が動作したときにタンパーを検知して、ブート時に図７の手順で処理することができる。 When the battery unit 35 is removed, the system transitions to the G3 state. If the cover sensor 33 is operated and then the state transits to the G3 state, the process proceeds to block 405. The present invention can also be applied to a notebook PC on which a battery pack mounted in the bay of the system housing 53 is mounted. Since the battery pack can be removed before the bottom cover 57 is opened, in this case, the cover sensor 33 does not operate and the process moves to block 411 and the system changes to the G3 state. However, if the method of setting the tamper bit in the PCH 17 using the RTC power supply system 16 is adopted, the tamper is detected when the cover sensor 33 is operated in the G3 state, and the procedure shown in FIG. can do.

ブロック４０５から４０９までの手順は主として、システム筐体５３の内部に電池ユニット３５が収納されているようなシステムで実行される。ブロック４０５でカバー・センサ３３の動作を検知したパワー・コントローラ２９は、ＥＣ２５に起動原因とともに通知する。ＥＣ２５は、Ｓ０系統で動作するデバイスに電力を供給する。この時の起動原因に対して動作するデバイスは、パワー・コントローラ２９、ＥＣ２５およびキャッシュ・モジュール２１だけなので、ＥＣ２５はその範囲のデバイスにだけ電力を供給できるようにＤＣ／ＤＣコンバータ３７を構成してもよい。 The procedure from blocks 405 to 409 is mainly executed in a system in which the battery unit 35 is housed inside the system housing 53. The power controller 29 that has detected the operation of the cover sensor 33 in block 405 notifies the EC 25 together with the activation cause. The EC 25 supplies power to devices operating in the S0 system. Since only the power controller 29, the EC 25, and the cache module 21 operate for the activation cause at this time, the EC 25 configures the DC / DC converter 37 so that power can be supplied only to the devices in the range. Also good.

ブロック５０３でキャッシュ・モジュール２１にもＳ０系統の電力が供給される。ＢＩＯＳコード１０７はブートを開始するがブートが進んでコマンドを送れるようになるまでは所定の時間を費やす。したがってブロック４０７でＥＣ２５はライン９５を通じてコントローラ８６にカバー・センサ３３の動作を示すタンパー信号を送る。ブロック５０５でタンパー信号を受け取ったコントローラ８６は、フラッシュ・メモリ８１にタンパー・ビット８５を設定する。 In block 503, the S0 system power is also supplied to the cache module 21. The BIOS code 107 starts booting, but it takes a predetermined time until the boot progresses and commands can be sent. Accordingly, at block 407, the EC 25 sends a tamper signal indicating the operation of the cover sensor 33 to the controller 86 via line 95. The controller 86 that has received the tamper signal in block 505 sets the tamper bit 85 in the flash memory 81.

つづいて、ブロック４０９でＥＣ２５はライン９３を１ワイヤ方式のプロトコルでオン／オフ制御して、コントローラ８６に消去信号を送る。ブロック５０７で消去信号を受け取ったコントローラ８６は、データ領域８６のすべてのデータを消去する。コントローラ８６がデータを消去するためには電源が必要となるため、ブロック４０７、５０５、４０９、５０７の手順は電池ユニット３５またはキャッシュ・モジュール２１がマザーボード６１から取り外される前に行う必要がある。 Subsequently, in block 409, the EC 25 controls the line 93 to be turned on / off with a one-wire protocol, and sends an erase signal to the controller 86. The controller 86 that has received the erase signal in block 507 erases all data in the data area 86. Since the controller 86 needs to be powered to erase data, the blocks 407, 505, 409, and 507 need to be performed before the battery unit 35 or the cache module 21 is removed from the motherboard 61.

本実施の形態ではブロック４０７、４０９の手順を、ＣＰＵ１１がＢＩＯＳコード１０７を実行して行うのではなく、ＥＣ２５によるハードウェア・レベルまたはファームウェア・レベルで行うため短時間で終了することができる。ブロック５０７のタイミングまで電池ユニット３５が取り外されないでかつキャッシュ・モジュール２１が取り外されない場合は、カバー・センサ３３の動作でタンパー・ビット５０５が設定されかつフラッシュ・メモリ８１のデータが消去される。本実施の携帯ではタンパー・ビット５０５の設定はキャッシュ・モジュール２１に対するタンパーが発生したものとして扱う。 In the present embodiment, the procedure of blocks 407 and 409 is not performed by the CPU 11 executing the BIOS code 107, but can be completed in a short time because it is performed at the hardware level or firmware level by the EC 25. If the battery unit 35 is not removed until the timing of the block 507 and the cache module 21 is not removed, the tamper bit 505 is set by the operation of the cover sensor 33 and the data in the flash memory 81 is erased. . In the portable device of this embodiment, the setting of the tamper bit 505 is handled as a tampering with respect to the cache module 21.

カバー・センサ３３が動作してから電池ユニット３５またはキャッシュ・モジュール２１の取り外しまでの時間がブロック４０７、４０９の手順を終了するまでの時間より短い場合は、タンパー・ビット８５の設定およびデータの消去またはいずれか一方の処理が行われない場合がある。本発明ではＢＩＯＳコード１０７を実行するＣＰＵ１１がライン９１を通じてデータを消去するコマンドを送る方法を採用することも可能であるが、ＥＣ２５による方法より一層長い時間を費やすことになりデータ消去の実現性は低下する。 When the time from the operation of the cover sensor 33 to the removal of the battery unit 35 or the cache module 21 is shorter than the time until the procedures of the blocks 407 and 409 are completed, the tamper bit 85 is set and the data is erased. Alternatively, either one of the processes may not be performed. In the present invention, it is possible to adopt a method in which the CPU 11 executing the BIOS code 107 sends a command for erasing data through the line 91. However, it takes a longer time than the method using the EC 25, and the possibility of erasing data is descend.

ブロック４１１で電池ユニット３５が取り外されるかまたはキャッシュ・モジュール２１がマザーボード６１から取り外される。その場合、キャッシュ・モジュール２１の揮発性メモリに対するＳ５／Ｓ４系統の電源が停止して、ブロック５０９で揮発性メモリ８８のパワー・ビット８７が解除される。電池ユニット３５が取り外されないでキャッシュ・モジュール２１が取り外された場合でもその時点でパワー・ビット８７は必ず解除される。本実施の形態ではパワー・ビット８７の解除はキャッシュ・モジュール２１に対するタンパーが発生したものとして扱う。カバー・センサ３３が動作してもタンパー・ビット８５は設定されない可能性が残るが、パワー・ビット８７はキャッシュ・モジュール２１が取り外されると必ず解除される。 At block 411, the battery unit 35 is removed or the cache module 21 is removed from the motherboard 61. In this case, the power supply of the S5 / S4 system for the volatile memory of the cache module 21 is stopped, and the power bit 87 of the volatile memory 88 is released at block 509. Even when the battery module 35 is not removed and the cache module 21 is removed, the power bit 87 is always released at that time. In the present embodiment, the release of the power bit 87 is treated as if tampering with the cache module 21 has occurred. Although the tamper bit 85 may not be set even when the cover sensor 33 is operated, the power bit 87 is always released when the cache module 21 is removed.

カバー・センサ３３が動作せず、電池ユニット３５およびキャッシュ・モジュール２１が取り外されない場合は、パワー・ビットが設定されタンパー・ビットが解除された状態でブロック４１３に移行しタンパーの検出処理は終了する。ここではブートを完了する必要がないため、ＢＩＯＳコード１０７はブロック４０９でコントローラからデータを消去した通知を受けたあとはシステムをパワー・オフ状態に遷移させることができる。ブロック５１１ではキャッシュ・モジュール２１に関して以下の４つのシナリオを想定する。第１のシナリオは、タンパー・ビットが解除されかつパワー・ビット８７が設定されている状態である。第１のシナリオは、ボトム・カバー５７、電池ユニット３５およびキャッシュ・モジュール２１が取り外されない通常の状態に相当する。 If the cover sensor 33 does not operate and the battery unit 35 and the cache module 21 are not removed, the process proceeds to block 413 with the power bit set and the tamper bit released, and the tamper detection process ends. To do. Since the boot need not be completed here, the BIOS code 107 can transition the system to the power-off state after receiving a notification that the data has been erased from the controller in block 409. Block 511 assumes the following four scenarios for cache module 21: The first scenario is a state where the tamper bit is released and the power bit 87 is set. The first scenario corresponds to a normal state in which the bottom cover 57, the battery unit 35, and the cache module 21 are not removed.

第２のシナリオから第４のシナリオは、パワー・ビット８７が解除されタンパー・ビット８５が不定の状態でキャッシュ・モジュール２１が何らかのコンピュータに装着された場合である。タンパー・ビット８５が不定であるのは、ブロック４０７の手順が実行される前に電池ユニット３５またはキャッシュ・モジュール２１が取り外された場合を想定しているからである。 The second to fourth scenarios are cases where the cache module 21 is installed in some computer with the power bit 87 released and the tamper bit 85 undefined. The tamper bit 85 is indefinite because it is assumed that the battery unit 35 or the cache module 21 is removed before the procedure of the block 407 is executed.

第２のシナリオは、初期化がされてバインディングされたノートＰＣ１０に再装着された状態に相当する。第３のシナリオは、図５のブロック２０７から２１１までの機能を備えているがバインディングされていないＢＩＯＳコードを実装するノートＰＣに装着された状態に相当する。第４のシナリオは図５のブロック２０７から２１１までの機能を備えていないコンピュータに装着された状態に相当する。データが消去されないで第３のシナリオまたは第４のシナリオを迎えると、フラッシュ・メモリ８１のデータが盗聴される可能性がでてくる。 The second scenario corresponds to a state where the notebook PC 10 is initialized and bound again. The third scenario corresponds to a state in which the notebook PC is mounted with a BIOS code that has the functions of blocks 207 to 211 in FIG. The fourth scenario corresponds to a state where the computer is mounted on a computer that does not have the functions of blocks 207 to 211 in FIG. If the third scenario or the fourth scenario is reached without data being erased, there is a possibility that the data in the flash memory 81 is wiretapped.

［装着後の盗聴の防止手順］
図７、図８は、第１のシナリオから第４のシナリオのいずれかでキャッシュ・モジュールがコンピュータに装着されたときのデータの盗聴を防止する方法を説明するフローチャートである。ブロック６０１からブロック６５７まではＢＩＯＳコード１０７の処理を示し、ブロック７０１からブロック７５７まではキャッシュ・モジュール２１のコントローラ８６の処理を示している。ブロック６０１でＳ５／Ｓ４ステートにおいてパワー・ボタン３１が押下されるとＳ０ステートで動作するデバイスに電力が供給されてシステムはブートを開始する。 [Procedure to prevent eavesdropping after wearing]
FIGS. 7 and 8 are flowcharts for explaining a method for preventing data eavesdropping when the cache module is mounted on the computer in any of the first to fourth scenarios. Blocks 601 to 657 indicate processing of the BIOS code 107, and blocks 701 to 757 indicate processing of the controller 86 of the cache module 21. When the power button 31 is pressed in the S5 / S4 state in block 601, power is supplied to the device operating in the S0 state and the system starts to boot.

ブロック７０１におけるキャッシュ・モジュール２１の状態は、揮発性メモリ８８のパワー・ビット８７の状態、フラッシュ・メモリ８１のタンパー・ビット８５の状態およびデータ領域８３の消去状態が不定になっている。パワー・ビット８７の状態が不定であるのは、第１のシナリオを想定しているからである。ブートを開始するとＢＩＯＳコード１０７はＣＲＴＭ１０５およびＢＩＯＳコード１０７を実行してＰＯＳＴを開始する。ブロック６０３でＢＩＯＳコード１０７は、キャッシュ・モジュール２１が装着されていることを認識するとキャッシュ・モジュール２１とＰＣＨ１７のインターフェースを初期化してからブロック６０３で、キャッシュ・モジュール２１にタンパー・ビット８５の状態を問い合わせる。 As for the state of the cache module 21 in the block 701, the state of the power bit 87 of the volatile memory 88, the state of the tamper bit 85 of the flash memory 81, and the erase state of the data area 83 are undefined. The state of the power bit 87 is indefinite because the first scenario is assumed. When booting is started, the BIOS code 107 executes the CRTM 105 and the BIOS code 107 to start POST. In block 603, when the BIOS code 107 recognizes that the cache module 21 is installed, the interface between the cache module 21 and the PCH 17 is initialized, and in block 603, the tamper bit 85 is set in the cache module 21. Inquire.

コントローラ８６は、ＢＩＯＳ１０７によるタンパー・ビット８５の照会に対しては、ＢＩＯＳコード１０７の認証をしないで即時に応答する。ＲＴＣ電源系統１６の電力でＰＣＨ１７にタンパー・ビットを設定した場合もＢＩＯＳ１０７はこの時点で確認する。ブロック６０５でＢＩＯＳコード１０７はタンパー・ビット８５が解除されていると判断したときはブロック６０７に移行し設定されていると判断したときは図８のブロック６５１に移行する。ブロック６０７でＢＩＯＳコード１０７は、キャッシュ・モジュール２１にパワー・ビット８７の状態を問い合わせる。 The controller 86 responds immediately to the inquiry of the tamper bit 85 by the BIOS 107 without authenticating the BIOS code 107. Even when the tamper bit is set in the PCH 17 with the power of the RTC power supply system 16, the BIOS 107 confirms at this time. If it is determined in block 605 that the tamper bit 85 is released, the process proceeds to block 607. If it is determined that the tamper bit 85 is set, the process proceeds to block 651 in FIG. In block 607, the BIOS code 107 inquires the state of the power bit 87 to the cache module 21.

コントローラ８６は、ＢＩＯＳ１０７によるパワー・ビット８７の照会に対しては、ＢＩＯＳコード１０７の認証をしないで即時に応答する。ブロック６０９でＢＩＯＳコード１０７はパワー・ビット８５が設定されていると判断したときはブロック６１１に移行し解除されていると判断したときは図８のブロック６５１に移行する。ブロック７０３でコントローラ８６は、自主検査のなかでタンパー・ビット８５の状態をシステムとは独立して独自に確認する。タンパー・ビット８５が設定されていると判断したときは図８のブロック７５１に移行し、解除されていると判断したときはブロック７０５に移行する。 The controller 86 responds immediately to the inquiry of the power bit 87 by the BIOS 107 without authenticating the BIOS code 107. In block 609, the BIOS code 107 proceeds to block 611 when it is determined that the power bit 85 is set, and to block 651 in FIG. 8 when it is determined that the power bit 85 is released. In block 703, the controller 86 independently checks the state of the tamper bit 85 independently of the system during the self-inspection. When it is determined that the tamper bit 85 is set, the process proceeds to block 751 in FIG. 8, and when it is determined that the tamper bit 85 is released, the process proceeds to block 705.

ブロック７０５でコントローラ８６は、パワー・ビット８７の設定状態を独自に確認する。パワー・ビット８７が設定されていると判断したときはブロック７０７に移行し、解除されていると判断したときは図８のブロック７５１に移行する。ブロック７０７でコントローラ８６はキャッシュ・モジュール２１の自主検査が終了するとブロック７０９でＢＩＯＳコード１０７にレディ信号を送る。レディ信号を受け取ったＢＩＯＳコード１０７はブロック６１１でキャッシュ・モジュール２１を認識する。以後、システムはキャッシュ・モジュール２１を利用できるようになる。 In block 705, the controller 86 independently checks the setting state of the power bit 87. When it is determined that the power bit 87 is set, the process proceeds to block 707, and when it is determined that the power bit 87 is released, the process proceeds to block 751 in FIG. In block 707, the controller 86 sends a ready signal to the BIOS code 107 in block 709 when the self-inspection of the cache module 21 is completed. The BIOS code 107 that has received the ready signal recognizes the cache module 21 in block 611. Thereafter, the system can use the cache module 21.

その後、ブートはＯＳの処理に引き継がれてブロック６１３で終了してシステムはＳ０ステートに遷移する。ブートを開始したときにシステムがブロック６１３に到達するのは、初期化のあとに第１のシナリオの経緯をたどった場合である。システムはブロック６０１からブロック６１３までの手順で動作するが、タンパー・ビット８５とパワー・ビット８７の確認だけで処理できるため、本発明の導入でブート時間が遅延することはない。 Thereafter, the boot is taken over by the processing of the OS and ends at block 613, and the system transitions to the S0 state. The system arrives at block 613 when it starts booting if it follows the course of the first scenario after initialization. Although the system operates in the procedure from block 601 to block 613, since the processing can be performed only by checking the tamper bit 85 and the power bit 87, the boot time is not delayed by the introduction of the present invention.

図８のブロック６５１、７５１では、ＢＩＯＳコード１０７とコントローラ８６がチャレンジ・レスポンス方式で相互認証を行う。ＢＩＯＳコード１０７は、チャレンジとして一時的に利用する乱数（ワンタイム・パスワード）を生成してコントローラ８６に送る。チャレンジは認証のたびに異なる乱数とする。コントローラ８６は、ＢＩＯＳ１０７からのチャレンジに対しては、ＢＩＯＳコード１０７の認証をする前であっても応答する。コントローラ８６は、受け取ったチャレンジと識別情報１０９ｂを結合した結合データを共通鍵１１１ｂで暗号化してからＢＩＯＳコード１０７に送る。 In blocks 651 and 751 in FIG. 8, the BIOS code 107 and the controller 86 perform mutual authentication by a challenge-response method. The BIOS code 107 generates a random number (one-time password) temporarily used as a challenge and sends it to the controller 86. The challenge is a different random number for each authentication. The controller 86 responds to the challenge from the BIOS 107 even before the BIOS code 107 is authenticated. The controller 86 encrypts the combined data obtained by combining the received challenge and the identification information 109b with the common key 111b, and sends the encrypted data to the BIOS code 107.

コントローラ８６は、暗号化された結合データを送る際にＢＩＯＳコード１０７に識別情報１０９ｂを要求する。ＢＩＯＳコード１０７は、チャレンジと識別情報１０９ａを結合したデータを共通鍵１１１ａで暗号化した結合データをコントローラ８６に送る。ブロック６５３でＢＩＯＳコード１０７は、コントローラ８６から受け取った暗号化された結合データを共通鍵１１１ａで復号して抽出した識別情報１０９ｂを識別情報１０９ａと比較する。 The controller 86 requests the identification information 109b from the BIOS code 107 when sending the encrypted combined data. The BIOS code 107 sends, to the controller 86, combined data obtained by encrypting data obtained by combining the challenge and the identification information 109a with the common key 111a. In block 653, the BIOS code 107 compares the identification information 109b extracted by decrypting the encrypted combined data received from the controller 86 with the common key 111a with the identification information 109a.

もし、両者が一致しない場合またはいずれの識別情報も受け取ることができない場合は、再使用のためにキャッシュ・モジュール２１を初期化する必要があるので図５のブロック２０７に戻る。ブロック２０７に戻るのは、キャッシュ・モジュール２１が、図５の手順でタンパーからデータ領域８３を保護する機能を備えているがバインディングされていないＢＩＯＳコードを実装するノートＰＣに装着された第３のシナリオの場合である。 If they do not match or cannot receive any identification information, the cache module 21 needs to be initialized for reuse, and the flow returns to block 207 in FIG. Returning to block 207, the cache module 21 has a function of protecting the data area 83 from tampering in the procedure of FIG. 5, but the third is attached to the notebook PC that is mounted with the unbound BIOS code. This is a scenario.

このとき、ＢＩＯＳコード１０７は、キャッシュ・モジュール２１のデータ領域８３にアクセスすることを停止して、データの消去とバインディングを含む初期化を行って、キャッシュ・モジュール２１を再利用する。第４のシナリオの場合は、装着先で動作するＢＩＯＳの処理にしたがうことになるため、当該ＢＩＯＳはデータを消去しないでデータ領域８３にアクセスできるかも知れない。ただし、以下のブロック７５３、３０３におけるコントローラ８６の処理でデータ領域８３のデータは消去されるので盗聴を防止することはできる。 At this time, the BIOS code 107 stops accessing the data area 83 of the cache module 21, performs initialization including data erasure and binding, and reuses the cache module 21. In the case of the fourth scenario, it follows the process of the BIOS that operates at the mounting destination, so that the BIOS may be able to access the data area 83 without deleting the data. However, since the data in the data area 83 is erased by the processing of the controller 86 in the following blocks 753 and 303, wiretapping can be prevented.

コントローラ８６は、ＢＩＯＳコード１０７から受け取った暗号化されたチャレンジと識別情報１０９ａの結合データを共通鍵１１１ｂで復号して抽出した識別情報１０９ａを識別情報１０９ｂと比較する。もし、両者が一致しない場合またはいずれの識別情報も受け取ることができない場合は、初期化が行われたコンピュータとは異なるコンピュータに接続されて不正にアクセスされている可能性があるため、図５のブロック３０３に戻る。 The controller 86 compares the identification information 109a extracted by decrypting the combined data of the encrypted challenge received from the BIOS code 107 and the identification information 109a with the common key 111b, and the identification information 109b. If they do not match or cannot receive any identification information, there is a possibility that the computer is connected to a computer different from the one that has been initialized and accessed illegally. Return to block 303.

ブロック３０３に戻るのは第３のシナリオ３および第４のシナリオの場合である。このとき、キャッシュ・モジュール２１は、ＢＩＯＳコード１０７を認証できないと判断するとＢＩＯＳコード１０７からリセット・コマンドを受け取らない場合でも自律的にデータ領域８３のデータを消去して盗聴を防止する。したがってキャッシュ・モジュール２１を、バインディングされていないコンピュータに接続して不正なアクセスをしようとすれば、キャッシュ・モジュールはただちにデータを消去して盗聴を防止する。 Returning to block 303 is the case of the third scenario 3 and the fourth scenario. At this time, if the cache module 21 determines that the BIOS code 107 cannot be authenticated, the cache module 21 autonomously erases the data in the data area 83 to prevent eavesdropping even when no reset command is received from the BIOS code 107. Therefore, if the cache module 21 is connected to a computer that is not bound to attempt unauthorized access, the cache module immediately erases data to prevent eavesdropping.

ブロック６５３で両者が一致してＢＩＯＳコード１０７がキャッシュ・モジュール２１を認証すると、ブロック６５５に移行する。またブロック７５３で両者が一致してキャッシュ・モジュール２１がＢＩＯＳコード１０７を認証すると、ブロック７５５に移行する。ブロック６５５でＢＩＯＳコード１０７は必要に応じて、コントローラ８６にタンパー・ビット８５の解除要求をすると、ブロック７５５でコントローラ８６はタンパー・ビット８５を解除する。なお、コントローラ８６は、自らが認証したＢＩＯＳコード１０７からの要求がない限りタンパー・ビット８５の解除はしない。 If the two match in block 653 and the BIOS code 107 authenticates the cache module 21, the process moves to block 655. If both match in block 753 and the cache module 21 authenticates the BIOS code 107, the process moves to block 755. When the BIOS code 107 requests the controller 86 to release the tamper bit 85 as necessary in block 655, the controller 86 releases the tamper bit 85 in block 755. The controller 86 does not release the tamper bit 85 unless there is a request from the BIOS code 107 authenticated by the controller 86.

ブロック６５７でＢＩＯＳコード１０７は必要に応じて、コントローラ８６にパワー・ビット８７の設定要求をすると、ブロック７５７でコントローラ８６はパワー・ビット８７を設定する。なお、コントローラ８６は、自らが認証したＢＩＯＳコード１０７からの要求がない限りパワー・ビット８７の設定はしない。ブロック６５７から図７のブロック６１１に移行し、ブロック７５７から図７のブロック７０７に移行する。 When the BIOS code 107 requests the controller 86 to set the power bit 87 as necessary in block 657, the controller 86 sets the power bit 87 in block 757. The controller 86 does not set the power bit 87 unless there is a request from the BIOS code 107 authenticated by itself. Transition from block 657 to block 611 in FIG. 7 and from block 757 to block 707 in FIG.

ブロック６１１、７０７へ移行するのは、第２のシナリオの場合である。すなわち、キャッシュ・モジュール２１がノートＰＣ１０から取り外され、再度ノートＰＣ１０に装着されたときは、みかけ上はタンパーが発生した状態であるが、すでにバインディングがされているので盗聴の可能性はないと判断してデータを消去することなくキャッシュ・モジュール２１を利用できるようにしている。 Transition to blocks 611 and 707 is for the second scenario. That is, when the cache module 21 is removed from the notebook PC 10 and attached to the notebook PC 10 again, it appears that tampering has occurred, but since it has already been bound, there is no possibility of eavesdropping. Thus, the cache module 21 can be used without erasing data.

キャッシュ・モジュール２１のタンパーを、カバー・センサ３３によるボトム・カバー５７の開放で検出する方法を説明したが、本発明はキャッシュ・モジュール２１を取り外す際に避けることができない他の物理的な行為を検出する方法も採用することができる。たとえば、キャッシュ・モジュール２１を取り外すために必ず外さなければならない部品や基板などの取り外しを検出してタンパーの発生としてもよい。データ領域８３の盗聴を防止するために、データを消去する例を説明したがキャッシュ・モジュール２１の再利用をする必要がない場合は、キャッシュ・モジュール２１がシステムからのすべてのアクセスに対して応答しないようにロックしたりアドレステーブルを破壊したりすることで盗聴を防止するようにしてもよい。 Although the method of detecting the tamper of the cache module 21 by detecting the opening of the bottom cover 57 by the cover sensor 33 has been described, the present invention provides other physical actions that cannot be avoided when removing the cache module 21. A detection method can also be employed. For example, tampering may be generated by detecting the removal of a component or a board that must be removed in order to remove the cache module 21. Although an example of deleting data in order to prevent eavesdropping of the data area 83 has been described, if the cache module 21 does not need to be reused, the cache module 21 responds to all accesses from the system. It may be possible to prevent eavesdropping by locking the terminal table or destroying the address table.

１０ノートＰＣ
２１キャッシュ・モジュール
３３カバー・センサ
５３システム筐体
５７ボトム・カバー
１０７ＢＩＯＳコード
１０９ａ、１０９ｂ識別情報 10 Notebook PC
21 Cache module 33 Cover sensor 53 System casing 57 Bottom cover 107 BIOS code 109a, 109b Identification information

Claims

A method in which the computer system protects data stored in a nonvolatile memory included in a memory module housed in a computer casing,
Generating an access signal indicating that the memory module may have been removed while the system is powered off;
Powering on the memory module in response to the access signal;
Sending an erase signal to the memory module to erase data in the non-volatile memory in response to the access signal;
Having a method.

The method of claim 1, wherein the step of sending the erase signal to the memory module is performed at a hardware level during boot.

3. The method according to claim 1, wherein the memory module is a cache module that functions as a cache of a magnetic disk device.

The method according to claim 1, wherein the access signal is a signal indicating that the housing is opened.

Setting a tamper bit in a non-volatile memory mounted on the memory module in response to the access signal;
The system inspects the tamper bit at boot time;
5. The method according to claim 1, further comprising a step of sending a command to erase data in the nonvolatile memory to the memory module when the setting of the tamper bit is detected.

The system sharing identification information with the memory module at initialization;
Authenticating the memory module with the identification information when the system detects a setting of the tamper bit;
6. The method of claim 5, comprising sending the command to the memory module when the authentication fails and allowing access to the non-volatile memory when the authentication is successful.

4. The method according to claim 1, wherein the access signal is a signal indicating that power supplied by a system to the memory module is stopped.

Setting a power bit indicating that power is supplied from the system to volatile memory mounted on the memory module at initialization; and
The system checks the power bit at boot time;
The method of claim 7, further comprising: sending a command to the memory module to erase data in the non-volatile memory when detecting the release of the power bit.

The system sharing identification information with the memory module at initialization;
Authenticating the memory module with the identification information when the system detects release of the power bit;
9. The method of claim 8, comprising: sending the command to the memory module when the authentication fails and allowing access to the non-volatile memory when the authentication is successful.

A method for the memory module to protect data stored in a non-volatile memory included in a memory module housed in a housing of a computer,
Receiving an access signal from the system indicating that the memory module may have been removed in a power off state;
Setting a tamper bit in a non-volatile memory in response to the access signal;
The memory module inspects the tamper bit at boot time;
The memory module erasing data in the non-volatile memory when detecting the setting of the tamper bit.

The memory module sharing identification information with the system at initialization;
The memory module authenticating the system with the identification information when detecting the tamper bit setting;
11. The method of claim 10, comprising: the memory module erasing data in the non-volatile memory when the authentication fails and allowing the system access when the authentication is successful.

At initialization, setting a power bit in volatile memory indicating that the memory module is powered by the system;
The memory module checks the power bit at boot time; and
12. The method according to claim 10 or 11, further comprising the step of erasing data in the non-volatile memory when the memory module detects release of the power bit.

A system housing that houses the device;
A processor running an operating system;
A memory module including non-volatile memory;
A sensor for generating an access signal indicating that the memory module may have been removed;
And a controller for supplying power to the memory module in response to the access signal generated in a power-off state and erasing data in the nonvolatile memory.

14. The controller according to claim 13, wherein the controller sets a tamper bit in the memory module in response to the access signal, and erases data in the nonvolatile memory when the tamper bit setting is detected at boot time. Computer.

The controller authenticates the memory module when detecting the tamper bit setting at boot time, accesses the memory module when the authentication is successful, and the nonvolatile memory when the authentication fails 15. The computer according to claim 14, wherein the data is erased.

The computer according to claim 15, wherein the controller accesses the memory module without performing the authentication when detecting the release of the tamper bit at boot time.

The memory module has a volatile memory that sets a power bit indicating that power is being supplied from the computer;
The controller authenticates the memory module when detecting the release of the power bit at boot time, accesses the memory module when the authentication is successful, and accesses the memory module when the authentication fails The computer according to any one of claims 13 to 16, wherein the data is erased.

18. The computer according to claim 17, wherein the controller accesses the memory module without the authentication when detecting the setting of the power bit at boot time.

The computer according to claim 14, wherein the controller sets the tamper bit in a system using an RTC (Real Time Clock) power source.

A memory module housed in a computer housing,
Non-volatile memory;
An interface to the computer system;
When the computer receives an access signal from the system indicating that the memory module may have been removed while the computer is powered off, sets the tamper bit, and detects the setting of the tamper bit at boot time A memory module having a controller for erasing data in the nonvolatile memory.

A method in which the computer system protects data stored in a nonvolatile memory included in a memory module housed in a computer casing,
Generating an access signal indicating that the memory module may have been removed while the system is powered off;
Turning on the computer in response to the access signal;
Sending a lock signal to the memory module for prohibiting access to data in the nonvolatile memory in response to the access signal;
The nonvolatile memory receiving the lock signal stops accessing from the system.