JP2014142938A - ピクセルキャッシュ及びピクセルキャッシュの動作方法 - Google Patents

ピクセルキャッシュ及びピクセルキャッシュの動作方法 Download PDF

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Abstract

【課題】イメージデータの管理に最適化したピクセルキャッシュを提供する。
【解決手段】本発明の動作方法は、メインメモリに格納されたイメージのイメージプレーンのデータを複数のラインフィルユニットのうちの一つのラインフィルユニットに格納する段階と、ラインフィルユニットに格納されたイメージプレーンのデータをイメージプロセッシング装置に出力する段階で構成される。ラインフィルユニットはピクセルキャッシュで一時に格納されて出力されるデータの処理単位である。イメージプレーンは、複数の行方向のピクセルと、複数の列方向のピクセルとを含み、ラインフィルユニットのサイズと同じサイズを有する。
【選択図】 図２

Description

本発明は、半導体装置に係り、より詳細には、ピクセルキャッシュ、及びピクセルキャッシュの動作方法に関する。
イメージプロセッシング装置は、カメラによって撮影されたイメージを用いて、様々な演算動作を実行する。イメージプロセッシング装置は、撮影されたイメージに対するノイズの減少、安定化、動きの追跡、動きの補償など、様々な演算を実行する。イメージプロセッシング装置が実行する演算動作の種類と複雑さとが増加し、イメージプロセッシング装置の演算動作をサポートするための様々な研究が進められている。
イメージプロセッシング装置の演算動作をサポートするための研究の一つは、ピクセルキャッシュに関するものである。ピクセルキャッシュは、イメージプロセッシング装置に内蔵されるキャッシュメモリであり得る。ピクセルキャッシュはメインメモリに格納されたイメージのデータをフェッチして格納することができる。イメージプロセッシング装置は、要求されるイメージのデータがピクセルキャッシュに格納された場合、メインメモリをアクセスせずに、ピクセルキャッシュをアクセスすることによってデータを取得することができる。
米国特許第８４００４６０号公報
本発明の目的は、イメージデータの管理に最適化したピクセルキャッシュ、及びピクセルキャッシュの動作方法を提供することにある。
メインメモリに格納されたイメージをフェッチするように構成される本発明の実施形態によるピクセルキャッシュの動作方法は、前記メインメモリに格納されたイメージのイメージプレーンのデータを複数のラインフィル（Ｌｉｎｅｆｉｌｌ）ユニットのうちの一つのラインフィルユニットに格納する段階と、前記ラインフィルユニットに格納された前記イメージプレーンのデータをイメージプロセッシング装置に出力する段階とを含み、前記ラインフィルユニットは、前記ピクセルキャッシュで一時に格納されて出力されるデータの処理単位であり、前記イメージプレーンは、複数の行方向のピクセルと、複数の列方向のピクセルとを含み、前記ラインフィルユニットのサイズと同じサイズを有する。
実施形態として、前記イメージプレーンは、前記メインメモリで互いに不連続なアドレスを有する少なくとも２つの部分から前記一つのラインフィルユニットにフェッチされ、前記少なくとも二つの部分は、互いに不連続なアドレスを有し、前記少なくとも２つの部分の各々は、少なくとも２つの連続したアドレスを有する。
実施形態として、前記出力する段階は、前記イメージプロセッシング装置からイメージプレーンのデータの要請を受信する段階と、前記要請がヒットの場合、前記要請に対応するイメージプレーンのデータを出力し、前記要請がヒットでなければ、前記メインメモリから前記要請に対応するイメージプレーンのデータをフェッチして出力する段階とを含み、前記要請に対応するイメージプレーンのデータが前記複数のラインフィルユニットのうちの一つに格納されていれば、ヒットとして判定する。
実施形態として、前記出力する段階は、前記イメージプロセッシング装置から複数のイメージプレーンのデータの要請を受信する段階と、前記複数のイメージプレーンのうちヒットであるイメージプレーンのデータを出力し、前記複数のイメージプレーンのうちヒットでないイメージプレーンのデータをフェッチして出力する段階とを含み、前記複数のイメージプレーンのうち前記複数のラインフィルユニットに格納されたイメージプレーンは、ヒットとして判定する。
実施形態として、前記複数のイメージプレーンは、前記イメージ上ですぐに隣接する。
実施形態として、前記要請は、前記複数のイメージプレーンと連関した基準点のアドレス及び前記基準点からの行方向の距離を含む。
実施形態として、前記要請は、前記複数のイメージプレーンと連関した基準点のアドレス及び前記基準点からの列方向の距離を含む。
実施形態として、前記要請は、前記複数のイメージプレーンと連関した基準点のアドレス及び前記基準点からの行方向の距離及び列方向の距離を含む。
実施形態として、前記要請は、前記複数のイメージプレーンと連関した基準点のアドレス及び第２基準点のアドレスを含む。
実施形態として、前記格納する段階の前に、前記ラインフィルユニットのサイズを調節する段階をさらに含む。
実施形態として、前記格納する段階の前に、前記複数のラインフィルユニットを第１ラインフィルユニットと第２ラインフィルユニットに分割する段階をさらに含む。
実施形態として、前記格納する段階は、第１イメージのイメージプレーンのデータを前記第１ラインフィルユニットのうちの一つの第１ラインフィルユニットに格納する段階と、第２イメージのイメージプレーンのデータを前記第２ラインフィルユニットのうちの一つの第２ラインフィルユニットに格納する段階とを含み、前記第１ラインフィルユニットに格納する段階と前記第２ラインフィルユニットに格納する段階は、同時に実行される。
実施形態として、前記出力する段階は、前記イメージプロセッシング装置からイメージプレーンのデータの要請を受信する段階と、前記要請がヒットの場合、前記要請に対応するイメージプレーンのデータを出力し、前記要請がヒットでなければ、前記メインメモリから前記要請に対応するイメージプレーンのデータをフェッチすると共に、前記イメージプロセッシング装置から第２イメージプレーンのデータの要請を受信する段階とを含み、前記要請に対応するイメージプレーンのデータが前記複数のラインフィルユニットのうちの一つに格納されていれば、ヒットとして判定する。
本発明の実施形態によるピクセルキャッシュは、複数のウェイを含み、各ウェイは、データを格納するように構成される複数のラインフィルユニットを含むデータメモリと、前記複数のウェイに各々対応する複数のタグウェイを含み、各タグウェイは各ウェイの複数のラインフィルユニットに各々対応する複数のタグラインを含むタグメモリと、外部のメインメモリに格納されたイメージのイメージプレーンを要請するように構成されるミス制御部とを含み、前記メインメモリから受信されたイメージプレーンのデータは、前記データメモリの一つのラインフィルユニットに格納され、前記メインメモリから受信されたイメージプレーンのアドレスの情報は、前記タグメモリの１つのタグラインに格納され、前記ラインフィルユニットは、前記ピクセルキャッシュで一時に格納されて出力されるデータの処理単位であり、前記イメージプレーンは、複数の行方向のピクセル及び複数の列方向のピクセルを含み、前記ラインフィルユニットのサイズと同じサイズを有する。
実施形態として、前記ラインフィルユニットのサイズに対する情報を格納するように構成されるレジスタをさらに含み、前記レジスタに格納された情報によって、前記ラインフィルユニットのサイズが調節される。
実施形態として、前記ラインフィルユニットのサイズが増加する時、前記タグメモリの互いに異なるウェイの複数のラインフィルユニットが一つのラインフィルユニットとして用いられる。
実施形態として、同時に処理されるイメージの数に対する情報を格納するように構成されるレジスタをさらに含み、前記ミス制御部は、前記イメージの数に対応するイメージプレーンを前記メインメモリに同時に要請する。
実施形態として、前記複数のウェイは、前記イメージの数に対応する複数のグループにグループ化し、前記複数のグループは、前記イメージの各々に割り当てられる。
実施形態として、外部のイメージプロセッシング装置からイメージプレーンの要請を受信し、前記タグメモリを検索して前記要請されたイメージプレーンが、前記データメモリに存在するか否かを判別するように構成されるヒット及びミス判断部と、前記ヒット及びミス判別部によってミスとして判別されたイメージプレーンの要請を格納するように構成されるレジスタとをさらに含み、前記ミス制御部は、前記レジスタに格納されたイメージプレーンの要請に応じて前記メインメモリにイメージプレーンを要請し、前記ヒット及びミス判別部はミスとして判別されたイメージプレーンの要請が前記レジスタに格納された後、次のイメージプレーンの要請を受信し、前記次のイメージプレーンの要請が前記データメモリに存在するか否かを判別する。
実施形態として、前記ミス制御部が、前記メインメモリにイメージプレーンを要請する間、前記ヒット及びミス判別部によってヒットとして判別されたイメージプレーンの要請を格納するように構成される第２レジスタをさらに含む。
本発明の実施形態によるイメージプロセッシング装置は、ピクセルキャッシュと、前記ピクセルキャッシュにイメージプレーンを要請し、前記ピクセルキャッシュから受信されるイメージプレーンに基づいてイメージ処理を実行するように構成される処理部とを含み、前記ピクセルキャッシュは、複数のウェイを含み、各ウェイは、データを格納するように構成される複数のラインフィルユニットを含むデータメモリと、前記複数のウェイに各々対応する複数のタグウェイを含み、各タグウェイは、前記複数のラインフィルユニットに各々対応し、タグを格納するように構成される複数のタグラインを含むタグメモリと、前記処理部の要請に応じて、外部のメインメモリに格納されたイメージのイメージプレーンを要請するように構成されるミス制御部とを含み、前記メインメモリから受信されたイメージプレーンのデータは、前記データメモリの一つのラインフィルユニットに格納され、前記メインメモリから受信されたイメージプレーンのアドレス情報は、前記タグメモリの一つのタグラインに格納され、前記ラインフィルユニットは、前記ピクセルキャッシュで一時に格納されて出力されるデータの処理単位であり、前記イメージプレーンは、複数の行方向のピクセル及び複数の列方向のピクセルを含み、前記ラインフィルユニットのサイズと同じサイズを有する。
本発明の実施形態によれば、ピクセルキャッシュは、複数の行方向のピクセル及び複数の列方向のピクセルを含むイメージプレーンの単位でデータをフェッチする。したがって、空間的局所性を有するイメージデータの管理に最適化したピクセルキャッシュ、ピクセルキャッシュの動作方法、そしてピクセルキャッシュを含むイメージプロセッシング装置を提供する。
本発明の実施形態によるモバイル装置を示すブロック図。 本発明の実施形態によるピクセルキャッシュの動作方法を示すフローチャート。 ピクセルキャッシュがメインメモリに格納されたイメージのデータをフェッチする第１例を示す図。 ピクセルキャッシュがメインメモリに格納されたイメージのデータをフェッチする第２例を示す図。 本発明の第１実施形態によるピクセルキャッシュを示すブロック図。 図５のピクセルキャッシュの動作方法の第１例を示すフローチャート。 イメージプレーン及び要請されたデータの例を示す図。 図５のピクセルキャッシュの動作方法の第２例を示すフローチャート。 ピクセルキャッシュが複数のイメージプレーンの要請を受信する方法の第１例を示す図。 図９の要請に応じてピクセルキャッシュが要請されたデータＲＤを出力する例を示す図。 ピクセルキャッシュが複数のイメージプレーンの要請を受信する方法の第２例を示す図。 ピクセルキャッシュが複数のイメージプレーンの要請を受信する方法の第３の例を示す図。 図１２の要請に応じてピクセルキャッシュが要請されたデータを出力する例を示す図。 ピクセルキャッシュが複数のイメージプレーンの要請を受信する方法の第４例を示す図。 ピクセルキャッシュが複数のイメージプレーンの要請を受信する方法の第５例を示す図。 図１５の要請に応じてピクセルキャッシュが要請されたデータを出力する例を示す図。 ピクセルキャッシュが複数のイメージプレーンの要請を受信する方法の第６例を示す図。 ピクセルキャッシュが複数のイメージプレーンの要請を受信する方法の第７例を示す図。 ピクセルキャッシュが複数のイメージプレーンの要請を受信する方法の第８例を示す図。 本発明の第２実施形態によるピクセルキャッシュを示すブロック図。 図２０のピクセルキャッシュの動作方法を示すフローチャート。 ラインフィルユニットのサイズが制御されることによって、データメモリが管理される例を示す図。 マスタ装置の演算ユニットサイズ及びそれによるラインフィルユニットのサイズを示すテーブル。 本発明の第３実施形態によるピクセルキャッシュを示すブロック図。 図２４のピクセルキャッシュの動作方法を示すフローチャート。 本発明の第４実施形態によるピクセルキャッシュを示すブロック図。 図２６のピクセルキャッシュの動作方法を示すフローチャート。 図２６のピクセルキャッシュの動作方法をより詳細に示すフローチャート。 本発明の第５実施形態によるピクセルキャッシュを示すブロック図。 本発明の第６実施形態によるピクセルキャッシュを示すブロック図。
以下、本発明の属する技術の分野における通常の知識を持つ者が、本発明の技術的思想を容易に実施できるように、本発明の実施形態を添付図面を参照して説明する。
図１は、本発明の実施形態によるモバイル装置１０００を示すブロック図である。図１を参照すると、モバイル装置１０００は、システムバス１１００と、アプリケーションプロセッサ１２００と、メインメモリ１３００と、モデム１４００と、ユーザインターフェース１５００と、ストレージ１６００とを含む。
システムバス１１００は、モバイル装置１０００の構成要素の間にチャンネルを提供する。
アプリケーションプロセッサ１２００は、モバイル装置１０００のメインプロセッサであり得る。アプリケーションプロセッサ１２００は、モバイル装置１０００の構成要素を制御し、運用システム及びアプリケーションを実行し、論理演算を実行することができる。アプリケーションプロセッサ１２００は、システムオンチップ（ＳｏＣ、Ｓｙｓｔｅｍ−ｏｎ−Ｃｈｉｐ）であり得る。
アプリケーションプロセッサ１２００は、内部バス１２１０と、コアプロセッサ１２２０と、デジタル信号プロセッサ１２３０と、ダイレクトメモリアクセス１２４０と、メモリコントローラ１２５０と、イメージプロセッシング装置１２６０とを含んでいる。
内部バス１２１０は、アプリケーションプロセッサ１２００の構成要素の間にチャンネルを提供する。
コアプロセッサ１２２０は、アプリケーションプロセッサ１２００の構成要素を制御し、様々な論理演算を実行することができる。
デジタル信号プロセッサ１２３０は、予め決められた演算を高速に実行し、コアプロセッサ１２２０を補助することができる。
ダイレクトメモリアクセス１２４０は、コアプロセッサ１２２０のプログラムにより、メモリコントローラ１２５０を通じてメインメモリ１３００をアクセスすることができる。
メモリコントローラ１２５０は、アプリケーションプロセッサ１２００がメインメモリ１３００又はストレージ１６００をアクセスするように、インターフェースを提供する。
イメージプロセッシング装置１２６０は、イメージデータに対する演算を実行して、コアプロセッサ１２２０を補助することができる。イメージプロセッシング装置１２６０は、動作検出部１２６１と、動作補償部１２６３と、ピクセルキャッシュ１２６５とを含んでいる。
動作検出部１２６１は、イメージ又は連続する複数のイメージデータに基づいて、イメージに存在する目標対象の動きを測定することができる。動作検出部１２６１は、動作検出に必要なイメージのデータをピクセルキャッシュ１２６５に要請することができる。
動作補償部１２６３は、動作検出部１２６１によって測定された動きに基づいて、イメージを補正することができる。例えば、動作補償部１２６３は、測定された動きを反映して、イメージのノイズ、にじみなどを補償することができる。動作補償部１２６３は、動作補償に必要なイメージデータをピクセルキャッシュ１２６５に要請することができる。
ピクセルキャッシュ１２６５は、メインメモリ１３００に格納されたイメージデータをフェッチ（ｆｅｔｃｈ）するように構成される。動作検出部１２６１、又は動作補償部１２６３によって要請されたイメージデータがピクセルキャッシュ１２６５に格納されている時、ピクセルキャッシュ１２６５は、格納されたデータを出力することができる。動作検出部１２６１、又は動作補償部１２６３によって要請されたイメージのデータがピクセルキャッシュ１２６５に格納されていない場合、ピクセルキャッシュ１２６５は、要請されたデータをメインメモリ１３００からフェッチし、フェッチされたデータを出力することができる。
例示的に、ピクセルキャッシュ１２６５は、イメージプロセッシング装置１２６０だけでなく、アプリケーションプロセッサ１２００の他の構成要素によって要求されるイメージのデータをフェッチして出力するように構成することができる。ピクセルキャッシュ１２６５の位置は、イメージプロセッシング装置１２６０の内部に限定されず、アプリケーションプロセッサ１２００の他の構成要素の内部に、又は他の構成要素と独立した位置に提供することができる。
例示的に、コアプロセッサ１２２０、デジタル信号プロセッサ１２３０、ダイレクトメモリアクセス１２４０、メモリコントローラ１２５０、イメージプロセッシング装置１２６０は、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｉｅｓ）に提供できる。
メインメモリ１３００は、モバイル装置１０００の動作メモリであり得る。メインメモリ１３００は、ＤＲＡＭ、ＳＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、ＲＲＡＭ（登録商標）、ＦＲＡＭ（登録商標）などのランダムアクセスメモリのうちの少なくとも一つを含むことができる。
モデム１４００は、外部装置と有線又は無線チャネルを通じて通信することができる。モデム１４００は、ＬＴＥ、ＣＤＭＡ、ＧＳＭ（登録商標）、ＷｉＦｉ、ＷｉＭａｘ、ＮＦＣ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＲＦＩＤなどの様々な通信方法に基づいて、外部装置と通信を行うことができる。
ユーザインターフェース１５００は、ユーザと信号を交換することができる。ユーザインターフェース１５００は、カメラ、マイク、キーボード、マウス、タッチパッド、タッチパネル、タッチスクリーン、ボタン、スイッチなどの入力インターフェースを含むことができる。ユーザインターフェース１５００は、ディスプレイ装置、スピーカ、ランプ、モータなどのユーザ出力インターフェースを含むことができる。ディスプレイ装置は、ＬＣＤ、ＡＭＯＬＥＤ表示装置、ビームプロジェクタなどを含むことができる。
ストレージ１６００は、モバイル装置１０００で長期的な保存を必要とするデータを格納することができる。ストレージ１６００は、フラッシュメモリ、ＭＲＡＭ、ＰＲＡＭ、ＲＲＡＭ、ＦＲＡＭ、ハードディスクドライブなどの不揮発性メモリのうちの少なくとも一つを含むことができる。
図２は、本発明の実施形態によるピクセルキャッシュ１２６５の動作方法を示すフローチャートである。図１及び図２を参照すると、Ｓ１０段階において、イメージプレーンのデータがピクセルキャッシュ１２６５の一つのラインフィルユニット（Ｌｉｎｅｆｉｌｌ ｕｎｉｔ）に格納される。
Ｓ２０段階において、１つのラインフィルユニットに格納されたイメージプレーンのデータが出力される。イメージプレーンのデータは、イメージプロセッシング装置１２６０又はアプリケーションプロセッサ１２００の他の構成要素に出力することができる。
イメージプレーンはメインメモリ１３００に格納されたイメージの一部であり得る。イメージプレーンは、複数の行のピクセル及び複数の列のピクセルを含む２次元データであり得る。
ラインフィルユニットはピクセルキャッシュ１２６５で一時に格納されて出力されるデータの処理単位であり得る。
動作検出部１２６１、又は動作補償部１２６３のようにイメージを処理するユニットは、２次元イメージに基づいて演算を実行する。本発明の実施形態によれば、ピクセルキャッシュ１２６５は、メインメモリ１３００に格納されたイメージの一部を一時に格納するか、又は出力する。イメージの一部は、複数の行のピクセルと複数の列のピクセルとを含む２次元データである。したがって、ピクセルキャッシュ１２６５の一つのラインフィルユニットに格納されたデータが動作検出部１２６１、又は動作補償部１２６３で要求される２次元イメージとマッチされ、ピクセルキャッシュ１２６５をアクセスする回数が減少するようになる。
図３は、ピクセルキャッシュ１２６５がメインメモリ１３００に格納されたイメージのデータをフェッチする第１例を示す。図１及び図３を参照すると、イメージ、イメージが格納されたメインメモリ１３００、そしてメインメモリに格納されたイメージの一部を格納するピクセルキャッシュ１２６５を示す。
イメージは複数のピクセルを含むことができる。複数のピクセルは、各々対応するデータＤ０１〜Ｄ３２を有することができる。例示的なイメージを図３に示すが、イメージのサイズは限定されない。
メインメモリ１３００の格納領域は、メモリアドレスＭＡにより識別される。メインメモリ１３００は、イメージに示された矢印の方向によって、ピクセルのデータを順にメモリアドレスに対応する格納領域に格納することができる。例示的に、メモリアドレス００００〜０００７に対応するメインメモリ１３００の格納領域は、イメージの１番目の行のデータＤ０１〜Ｄ０８を格納することができる。メモリアドレス０００８〜０００Ｆに対応するメインメモリ１３００の格納領域は、イメージの２番目の行のデータＤ０９〜Ｄ１６を格納することができる。メモリアドレス００１０〜００１７に対応するメインメモリ１３００の格納領域は、イメージの３番目の行のデータＤ１７〜Ｄ２４を格納することができる。メモリアドレス００１８〜００１Ｆに対応するメインメモリ１３００の格納領域は、イメージの４番目の行のデータＤ２５〜Ｄ３２を格納することができる。メインメモリ１３００は、線形タイプ（Ｌｉｎｅａｒ ｔｙｐｅ）でイメージを格納することができる。
メインメモリ１３００は、複数のグループに分割することができる。各グループは、順次なアドレスに対応する格納領域を含むことができる。メインメモリ１３００の複数のグループに各々互いに異なるタグＴが割り当てられる。例えば、メモリアドレス００００〜０００Ｆに対応する格納領域が１つのグループを形成し、タグ００を割り当てることができる。メモリアドレス００１０〜００１Ｆに対応する格納領域が、他の１つのグループを形成し、タグ０１を割り当てることができる。メインメモリ１３００のグループの数は限定されない。
メインメモリ１３００の各グループは、複数のサブグループに分割される。各サブグループは、順次なアドレスに対応する格納領域を含むことができる。各グループのサブグループに各々互いに異なるラインインデックスＬＩが割り当てられる。例えば、メモリアドレス００００〜０００Ｆに対応するグループで、メモリアドレス００００〜０００３に対応するサブグループにラインインデックス００が割り当てられ、メモリアドレス０００４〜０００７に対応するサブグループにラインインデックス０１が割り当てられ、メモリアドレス０００８〜０００Ｂに対応するサブグループにラインインデックス０２が割り当てられ、メモリアドレス０００Ｃ〜０００Ｆに対応するサブグループにラインインデックス０３が割り当てられる。メモリアドレス００１０〜００１Ｆに対応するグループで、メモリアドレス００１０〜００１３に対応するサブグループにラインインデックス００が割り当てられ、メモリアドレス００１４〜００１７に対応するサブグループにラインインデックス０１が割り当てられ、メモリアドレス００１８〜００１Ｂに対応するサブグループにラインインデックス０２が割り当てられ、メモリアドレス００１Ｃ〜００１Ｆに対応するサブグループにラインインデックス０３が割り当てられる。メインメモリ１３００の各グループのサブグループの数は限定されない。
一つのラインインデックスＬＩは、ピクセルキャッシュ１２６５のデータの入出力の単位に対応することができる。ピクセルキャッシュ１２６５は、メインメモリ１３００の一つのラインインデックスＬＩに対応するデータをメインメモリ１３００から一時にフェッチし、一つのラインインデックスＬＩに対応するデータを一時に出力することができる。
ピクセルキャッシュ１２６５は、複数のウェイＷ１〜Ｗ２を含むことができる。一つのウェイはメインメモリ１３００の１つのグループに対応することができる。各ウェイは、複数のラインフィルユニット（Ｌｉｎｅｆｉｌｌ ｕｎｉｔｓ）を含む。ラインフィルユニットは、メインメモリ１３００の各グループのサブグループに各々対応することができる。
メインメモリ１３００に格納されたイメージのデータは、タグＴ及びラインインデックスＬＩに基づいて、ピクセルキャッシュ１２６５にフェッチすることができる。例えば、ピクセルキャッシュ１２６５は、選択されたデータのラインインデックスＬＩを参照して、選択したデータが格納されるウェイを選択することができる。ピクセルキャッシュ１２６５は、選択されたデータのラインインデックスＬＩに対応するラインフィルユニットが空のウェイを選択することができる。選択されたデータは、選択されたウェイで、選択されたデータのラインインデックスＬＩに対応する位置のラインフィルユニットに格納することができる。この時、選択されたデータのタグＴをピクセルキャッシュ１２６５に共に格納することができる。
例示的に、イメージのデータＤ０１〜Ｄ０４は、タグ００及びラインインデックス００を有する。データＤ０１〜Ｄ０４は、ウェイＷ１のラインインデックス００に対応する位置、すなわち、１番目のラインフィールドユニットに格納することができる。イメージのデータＤ０５〜Ｄ０８は、タグ００及びラインインデックス０１を有する。データＤ０５〜Ｄ０８は、ウェイＷ１の２行目のラインフィルユニットに格納することができる。
イメージのデータＤ１７〜Ｄ２０は、タグ０１及びラインインデックス００を有する。データＤ１７〜Ｄ２０は、ウェイＷ２のラインインデックス００に対応する位置、すなわち、１番目のラインフィールドユニットに格納することができる。イメージのデータＤ２１〜Ｄ２４は、タグ０１及びラインインデックス０１を有する。データＤ２１〜Ｄ２４は、ウェイＷ２の２行目のラインフィルユニットに格納することができる。
イメージデータの要請を受信すると、ピクセルキャッシュ１２６５は、要請されたメインメモリ１３００のアドレスからタグＴ及びラインインデックスＬＩを抽出することができる。抽出されたタグＴ及びラインインデックスＬＩに対応するデータが格納されていれば、ピクセルキャッシュ１２６５は、ヒットとして判定し、要請されたデータを出力することができる。抽出されたタグＴ及びラインインデックスＬＩに対応するデータが格納されていなければ、ピクセルキャッシュ１２６５は、ミスとして判定し、要請されたデータをメインメモリ１３００からフェッチすることができる。フェッチされたデータは、ピクセルキャッシュ１２６５に格納され、要請に応じて出力することができる。
図３に示すように、ピクセルキャッシュ１２６５の一つのラインフィルユニットは、イメージの一つの行又は一つの行の一部のデータを格納することができる。
図４は、ピクセルキャッシュ１２６５がメインメモリ１３００に格納されたイメージのデータをフェッチする第２例を示す。図１及び図４を参照すると、イメージ、イメージが格納されたメインメモリ１３００、そしてメインメモリに格納されたイメージの一部を格納するピクセルキャッシュ１２６５を示す。
図４を図３と比較すると、メインメモリ１３００の各グループの各サブグループは、不連続なアドレスを含むことができる。例えば、メモリアドレス００００〜０００Ｆに対応するグループにおいて、メモリアドレス００００、０００１、０００８、０００９に対応するサブグループにラインインデックス００が割り当てられ、メモリアドレス０００２、０００３、０００Ａ、０００Ｂに対応するサブグループにラインインデックス０１が割り当てられ、メモリアドレス０００４、０００５、０００Ｃ、０００Ｄに対応するサブグループにラインインデックス０２が割り当てられ、メモリアドレス０００６、０００７、０００Ｅ、０００Ｆに対応するサブグループにラインインデックス０３が割り当てられる。
メモリアドレス００１０〜００１Ｆに対応するグループにおいて、メモリアドレス００１０、００１１、００１８、００１９に対応するサブグループにラインインデックス００が割り当てられ、メモリアドレス００１２、００１３、００１Ａ、００１Ｂに対応するサブグループにラインインデックス０１が割り当てられ、メモリアドレス００１４、００１５、００１Ｃ、００１Ｄに対応するサブグループにラインインデックス０２が割り当てられ、メモリアドレス００１６、００１７、００１Ｅ、００１Ｆに対応するサブグループにラインインデックス０３が割り当てられる。
イメージのデータＤ０１、Ｄ０２、Ｄ０９、Ｄ１０は、タグ００及びラインインデックス００を有する。データＤ０１、Ｄ０２、Ｄ０９、Ｄ１０は、ウェイＷ１のラインインデックス００に対応する位置、すなわち、１番目のラインフィールドユニットに格納することができる。イメージのデータＤ０３、Ｄ０４、Ｄ１１、Ｄ１２は、タグ００及びラインインデックス０１を有する。データＤ０３、Ｄ０４、Ｄ１１、Ｄ１２は、ウェイＷ１の２番目のラインフィルユニットに格納することができる。
イメージのデータＤ１７、Ｄ１８、Ｄ２５、Ｄ２６は、タグ０１及びラインインデックス００を有する。データＤ１７、Ｄ１８、Ｄ２５、Ｄ２６は、ウェイＷ２のラインインデックス００に対応する位置、すなわち、１番目のラインフィールドユニットに格納することができる。イメージのデータＤ１９、Ｄ２０、Ｄ２７、Ｄ２８は、タグ０１及びラインインデックス０１を有する。データＤ１９、Ｄ２０、Ｄ２７、Ｄ２８は、ウェイＷ２の２行目のラインフィルユニットに格納することができる。
図４に示すように、ピクセルキャッシュ１２６５の一つのラインフィルユニットは、イメージの複数の行方向のピクセルと、複数の列方向のピクセルとを含むデータを格納することができる。ピクセルキャッシュ１２６５の一つのラインフィルユニットに格納される２次元イメージのデータは、イメージプレーン（ｉｍａｇｅ ｐｌａｎｅ）であり得る。
イメージプロセッシング装置１２６０は、ピクセルキャッシュ１２６５に格納されたデータに基づいて、様々な演算処理を実行する。イメージプロセッシング装置１２６０の演算動作は、空間的局所性（ｓｐａｒｔｉａｌ ｌｏｃａｌｉｔｙ）を有する。例えば、イメージプロセッシング装置１２６０で実行される演算の動作は、２次元イメージに基づいて実行される。イメージプロセッシング装置１２６０は、受信されたイメージ内の２次元領域を互いに比較したり、連続して受信されたイメージの中から２次元領域を互いに比較することができる。
図３に示すように、ピクセルキャッシュ１２６５がイメージの一つの行又は一つの行の一部のデータを格納するように構成されれば、イメージプロセッシング装置１２６０は演算動作を実行する時にピクセルキャッシュ１２６５を複数回アクセスしなければならない。これによって、ピクセルキャッシュ１２６５は、メインメモリ１３００を複数回アクセスすることができる。
一方、図４に示すように、ピクセルキャッシュ１２６５がイメージプレーンを格納するように構成されれば、イメージプロセッシング装置１２６０が演算処理を実行する時、ピクセルキャッシュ１２６５をアクセスする回数が減少する。特に、ピクセルキャッシュ１２６５が格納するイメージプレーンがイメージプロセッシング装置１２６０で必要とする２次元イメージと一致した場合、イメージプロセッシング装置１２６０は、ピクセルキャッシュ１２６５を１回アクセスすることにより、演算処理を実行することができる。本発明の実施形態によるピクセルキャッシュ１２６５は、一つのラインフィルユニットにイメージプレーンを格納するように構成される。したがって、空間的局所性を有するイメージデータの管理に最適化したピクセルキャッシュ、ピクセルキャッシュの動作方法、及びピクセルキャッシュを含むイメージプロセッシング装置を提供する。
図５は、本発明の第１実施形態によるピクセルキャッシュ１２６５を示すブロック図である。図１、図４及び図５を参照すると、ピクセルキャッシュ１２６５は、データメモリＤＭと、タグメモリＴＭと、マルチプレクサ部ＭＵ１〜ＭＵ４と、比較部ＣＵと、ヒット及びミス判別部ＨＭＤＵと、置換部ＲＭＵと、ステートマシンＳＭと、ミス制御部ＭＣＵと、ラインフィル制御部ＬＣＵと、ラインフィルバッファＬＢとを含む。
ピクセルキャッシュ１２６５は、マスタから要請ＲＥＱ１を受信することができる。ピクセルキャッシュ１２６５は、イメージプロセッシング装置１２６０又はイメージプロセッシング装置１２６０の外部のアプリケーションプロセッサ１２００から要請ＲＥＱ１を受信することができる。要請ＲＥＱ１に応答して、ピクセルキャッシュ１２６５は、マスタにデータＤ１を出力することができる。ピクセルキャッシュ１２６５は、データＤ１の有効性を示す情報（例えば、データＤ１が有効な区間又はクロックを示すストローブ信号）を信号Ｓ１としてマスタに出力することができる。
要請ＲＥＱ１に応答して、ピクセルキャッシュ１２６５は、メインメモリ１３００に要請ＲＥＱ２を伝送することができる。ピクセルキャッシュ１２６５は、メインメモリ１３００からデータＤ２を受信し、データＤ２と連関した信号Ｓ２を受信することができる。信号Ｓ２は、データＤ２の有効性を示す情報（例えば、データＤ２が有効な区間又はクロックを示すストローブ信号）であり得る。
データメモリＤＭは、複数のウェイＷ１〜Ｗｎを含んでいる。各ウェイは、複数のラインフィルユニットを含んでいる。一つのラインフィルユニットは、一つのイメージプレーンを格納することができる。
タグメモリＴＭは、複数のタグウェイＴＷ１〜ＴＷｎを含んでいる。複数のタグウェイＴＷ１〜ＴＷｎは、複数のウェイＷ１〜Ｗｎに各々対応する。各タグウェイは、複数のタグラインを含む。１つのタグウェイは、データメモリＤＭの対応するラインフィルユニットに格納されたデータのタグＴを格納することができる。１つのタグウェイは、データメモリＤＭの対応するラインフィルユニットに格納されたデータが有効なデータであるか否かを示す有効性情報Ｖをさらに格納することができる。
マルチプレクサ部ＭＵ１は、複数のマルチプレクサＭ１〜Ｍｎを含んでいる。複数のマルチプレクサＭ１〜Ｍｎは、複数のタグウェイＴＷ１〜ＴＷｎに各々対応する。マルチプレクサ部ＭＵ１は、マスタからの要請ＲＥＱ１に応答して、複数のタグウェイＴＷ１〜ＴＷｎのタグラインを選択することができる。例えば、要請ＲＥＱ１が特定のラインインデックスＬＩを示す時、複数のマルチプレクサＭ１〜Ｍｎの各々は、対応するタグウェイから要請されたラインインデックスＬＩを選択することができる。例えば、要請ＲＥＱ１がラインインデックス００を示す時、マルチプレクサＭ１〜Ｍｎは、タグウェイＴＷ１〜ＴＷｎのラインインデックス００に対応する位置のタグを出力することができる。
比較部ＣＵは、複数の比較器ＣＰ１〜ＣＰｎを含んでいる。複数の比較器ＣＰ１〜ＣＰｎは、複数のマルチプレクサＭ１〜Ｍｎに各々対応する。比較器ＣＰ１〜ＣＰｎは、複数のマルチプレクサＭ１〜Ｍｎからタグを受信することができる。比較器ＣＰ１〜ＣＰｎは、要請ＲＥＱ１が示すタグＴをマルチプレクサＭ１〜Ｍｎから出力されたタグと比較することができる。
ヒット及びミス判別部ＨＭＤＵは、比較部ＣＵから比較の結果を受信することができる。比較の結果に基づいて、ヒット及びミス判別部ＨＭＤＵは、ヒット及びミス情報ＨＭＩを出力する。要請ＲＥＱ１を示すタグＴがタグメモリＴＭに格納されていると判断されれば、ヒット及びミス判別部ＨＭＤＵはヒットを示すヒット及びミス情報ＨＭＩを出力することができる。要請ＲＥＱ１を示すタグＴがタグメモリＴＭに格納されていないと判断されれば、ヒット及びミス判別部ＨＭＤＵは、ミスを示すヒット及びミス情報ＨＭＩを出力することができる。
すなわち、要請ＲＥＱ１に対応するイメージプレーンがピクセルキャッシュ１２６５に格納されている場合、ヒット及びミス判別部ＨＭＤＵはヒットを判定することができる。要請ＲＥＱ１に対応するイメージプレーンのピクセルキャッシュ１２６５に格納されていない場合、ヒット及びミス判別部ＨＭＤＵはミスを判定することができる。ヒット及びミス情報ＨＭＩは、ヒットが発生したタグウェイに対する情報を含むことができる。
置換管理部ＲＭＵは、タグメモリＴＭを管理することができる。置換管理部ＲＭＵは、タグメモリＴＭに格納された有効性情報Ｖを管理し、有効性情報Ｖに応じてタグメモリＴＭを管理することができる。例えば、置換管理部ＲＭＵは、有効性情報Ｖが無効であることを示すタグラインを削除することができる。置換管理部ＲＭＵは、有効性情報Ｖが有効であることを示すタグラインをＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）方式に基づいて、削除することができる。
マルチプレクサ部ＭＵ２は、ヒット及びミス情報ＨＭＩに基づいて動作することができる。ヒット及びミス情報ＨＭＩがヒットを示す時、マルチプレクサ部ＭＵ２は、要請ＲＥＱ１に含まれたラインインデックスＬＩをデータメモリＤＭに伝達することができる。マルチプレクサ部ＭＵ２は、ヒット及びミス情報ＨＭＩに含まれたウェイ情報をデータメモリＤＭに伝達することができる。マルチプレクサ部ＭＵ２から伝達されるラインインデックスＬＩ及びウェイ情報に基づいて、データメモリＤＭのラインフィルユニットに格納されたイメージプレーンを読み出すことができる。データメモリＤＭで読み出されたイメージプレーンは、マルチプレクサ部ＭＵ４に出力することができる。
ステートマシンＳＭは、ピクセルキャッシュ１２６５のすべての動作を制御することができる。ステートマシンＳＭは、要請ＲＥＱ１、ヒット及びミス情報ＨＭＩなどの様々な信号に基づいて、ピクセルキャッシュ１２６５の動作を制御することができる。データメモリＤＭから読み出されたイメージプレーンが出力される時、ステートマシンＳＭは、データメモリＤＭから読み出されたイメージプレーンの有効性を示す情報を出力することができる。有効性を示す情報は、マルチプレクサ部ＭＵ３に出力することができる。
ミス制御部ＭＣＵは、ヒット及びミス情報ＨＭＩに基づいて動作する。ヒット及びミス情報ＨＭＩがミスを示す時、ミス制御部ＭＣＵは、要請ＲＥＱ１に含まれたアドレスに応じて、メインメモリ１３００の要請ＲＥＱ１を伝送することができる。ミス制御部ＭＣＵは、要請ＲＥＱ１によって要請されるイメージプレーンをメインメモリ１３００に要請することができる。ミス制御部ＭＣＵは、メインメモリ１３００から信号Ｓ２を受信し、信号Ｓ２に基づいて、イメージプレーンを格納するようにラインフィル制御部ＬＣＵ又はラインフィルバッファＬＢを制御することができる。
ラインフィル制御部ＬＣＵは、ラインフィルバッファＬＢの動作を制御することができる。ラインフィル制御部ＬＣＵは、メインメモリ１３００から受信されるイメージプレーンのデータＤ２を格納するようにラインフィルバッファＬＢを制御することができる。ラインフィル制御部ＬＣＵは、ラインフィルバッファＬＢに格納されたイメージプレーンをデータメモリＤＭに出力するようにラインフィルバッファＬＢを制御することができる。データメモリＤＭに伝達されたイメージプレーンをデータメモリＤＭの一つのラインフィルユニットに格納することができる。この時、要請ＲＥＱ１に含まれたタグＴ及びラインインデックスＬＩに応じて、タグメモリＴＭを更新することができる。例えば、イメージプレーンは、格納されたデータメモリＤＭのラインフィルユニットに対応するタグラインにタグＴを格納することができる。
ラインフィル制御部ＬＣＵは、ラインフィルバッファＬＢに格納されたイメージプレーンのマルチプレクサ部ＭＵ４に出力されるようにラインフィルバッファＬＢを制御することができる。ラインフィル制御部ＬＣＵは、ラインフィルバッファＬＢから出力されるイメージプレーンの有効性に関する情報をマルチプレクサ部ＭＵ３に出力することができる。
マルチプレクサ部ＭＵ３は、ステートマシンＳＭ又はラインフィル制御部ＬＣＵから有効性に関する情報を受信する。マルチプレクサ部ＭＵ３は、ヒットが発生した時にステートマシンＳＭから出力される有効性に関する情報を選択することができる。マルチプレクサ部ＭＵ３は、ミスが発生した時にラインフィル制御部ＬＣＵから出力される有効性に関する情報を選択することができる。マルチプレクサ部ＭＵ３は、選択された情報を信号Ｓ１に出力することができる。簡略な説明のために、図５に示さないが、マルチプレクサ部ＭＵ３は、ヒット及びミス情報ＨＭＩに応答して動作することができる。
マルチプレクサ部ＭＵ４は、データメモリＤＭ、又はラインフィルバッファＬＢからイメージプレーンを受信する。マルチプレクサ部ＭＵ４は、ヒットが発生した時に、データメモリＤＭから出力されるイメージプレーンを選択することができる。マルチプレクサ部ＭＵ４は、ミスが発生した時にラインフィルバッファＬＢから出力されるイメージプレーンを受信することができる。マルチプレクサ部ＭＵ４は、選択されたイメージプレーンをデータＤ１に出力することができる。簡略な説明のために、図５に示さないが、マルチプレクサ部ＭＵ４は、ヒット及びミス情報ＨＭＩに応答して動作することができる。
ピクセルキャッシュ１２６５は、複数の行方向のピクセルと、複数の列方向のピクセルとを含むイメージプレーンを一つのラインフィルユニットに格納する。要請されたイメージプレーンが、データメモリＤＭに格納されている時、ピクセルキャッシュ１２６５は、データメモリＤＭに格納されたイメージプレーンを出力する。要請されたイメージプレーンが、データメモリＤＭに格納されていない場合、ピクセルキャッシュ１２６５は、メインメモリ１３００にイメージプレーンを要請してフェッチする。ピクセルキャッシュ１２６５は、フェッチされたイメージプレーンをデータメモリＤＭに格納し、出力する。フェッチされたイメージプレーンの格納及び出力は、同時に実行することができる。
図６は、図５のピクセルキャッシュ１２６５の動作方法の第１例を示すフローチャートである。図１、図４、図５及び図６を参照すると、Ｓ１１０段階において、要請ＲＥＱ１を受信する。要請ＲＥＱ１は、必要なイメージプレーンに対する情報（例えば、アドレス）を含むことができる。受信されたアドレスから、タグＴ及びラインインデックスＬＩを抽出することができる。
Ｓ１２０段階において、ヒットであるか否かを判別する。ヒット及びミス判別部ＨＭＤＵは、要請ＲＥＱ１に含まれたタグＴ及びラインインデックスＬＩに基づいて、要請されたイメージプレーンが、データメモリＤＭに格納されているか否かを判別することができる。要請されたイメージプレーンが格納されていれば、ヒットとして判別する。要請されたイメージプレーンが格納されていなければ、ミスとして判別する。
ヒットとして判別されれば、Ｓ１３０段階において、要請されたイメージプレーンを出力する。ミスとして判別されれば、Ｓ１４０段階において、要請されたイメージプレーンをメインメモリ１３００からフェッチする。Ｓ１５０段階において、イメージプレーンのラインフィルユニットに格納されて出力される。
図７は、イメージプレーンＩＰ、及び要請されたデータＲＤの例を示す。図７を参照すると、要請されたデータＲＤを一つのイメージプレーンＩＰに含むことができる。ピクセルキャッシュ１２６５は、要請されたデータＲＤを含むイメージプレーンＩＰの要請を受信し、イメージプレーンＩＰを出力することができる。ピクセルキャッシュ１２６５は、要請されたデータＲＤの要請を受信し、イメージプレーンＩＰを出力することができる。ピクセルキャッシュ１２６５は、要請されたデータＲＤの要請を受信し、イメージプレーンＩＰのうち要請されたデータＲＤに対応する部分を出力することができる。
図８は、図５のピクセルキャッシュ１２６５の動作方法の第２例を示すフローチャートである。図１、図４、図５及び図８を参照すると、Ｓ２１０段階において、要請ＲＥＱ１を受信する。要請ＲＥＱ１は、必要な複数のイメージプレーンに関する情報（例えば、アドレス）を含むことができる。受信されたアドレスから、複数のイメージプレーンのタグＴ及びラインインデックスＬＩを抽出することができる。
Ｓ２２０段階において、１番目のイメージプレーンを選択する。Ｓ２３０段階において、ヒットが発生したか否かを判別する。ヒットが発生すれば、Ｓ２４０段階において要請されたイメージプレーンを出力する。その後、Ｓ２７０段階を実行する。ヒットが発生しなければ、Ｓ２５０段階を実行する。
Ｓ２５０段階において、要請されたイメージプレーンをメインメモリ１３００からフェッチする。Ｓ２６０段階において、フェッチしたイメージプレーンをデータメモリＤＭに格納し、フェッチしたイメージプレーンを出力する。
Ｓ２７０段階において、出力されたイメージプレーンが最後のイメージプレーンであるか否かを判断する。出力されたイメージプレーンが最後のイメージプレーンであれば、動作は終了する。出力されたイメージプレーンが最後のイメージプレーンでなければ、Ｓ２８０段階で次のイメージプレーンを選択し、Ｓ２３０段階を再び実行する。
図８を参照して説明したように、本発明の実施形態によってイメージプレーンをラインフィルユニットに格納するように構成されるピクセルキャッシュ１２６５は、複数のイメージプレーンの要請を一時に受信し、受信された要請に応じて複数のイメージプレーンを順に出力することができる。
図９は、ピクセルキャッシュ１２６５が複数のイメージプレーンの要請を受信する方法の第１例を示す。図５及び図９を参照すると、行１〜４と列ａ〜ｈに沿って配置されたイメージプレーンＩＰが含まれたイメージを示す。要請されたデータＲＤは、行１〜３と列ｂ〜ｅに沿って配置されたイメージプレーンに対応することができる。
ピクセルキャッシュ１２６５に対する要請ＲＥＱ１は、要請されたデータＲＤの基準点ＲＰのアドレス及び基準点ＲＰからの要請されたデータＲＤの行方向の長さＯＦＦ＿Ｘに対する情報を含むことができる。基準点ＲＰは、要請されたデータＲＤのアドレスのうち最も低いアドレスに対応する位置であり得る。基準点ＲＰは、要請されたデータＲＤの左上端の位置であり得る。
図１０は、図９の要請に応じてピクセルキャッシュ１２６５が要請されたデータＲＤを出力する例を示す。図５、図９及び図１０を参照すると、ピクセルキャッシュ１２６５は、少なくとも２つの方法で要請されたデータＲＤを出力することができる。
第１の例として、ピクセルキャッシュ１２６５は、行単位でイメージプレーンを出力することができる。一つの行のイメージプレーンが出力された後、ピクセルキャッシュ１２６５は、次の行のイメージプレーンを出力することができる。例示的に、ピクセルキャッシュ１２６５は、１番目の行のイメージプレーンＩＰ＿１ｂ〜ＩＰ＿１ｅ、２番目の行のイメージプレーンＩＰ＿２ｂ〜ＩＰ＿２ｅ、３番目の行のイメージプレーンＩＰ＿３ｂ〜ＩＰ＿３ｅ、及び４番目の行のイメージプレーンＩＰ＿４ｂ〜ＩＰ＿４ｅを順に出力することができる。
第２の例として、ピクセルキャッシュ１２６５は、列単位でイメージプレーンを出力することができる。一つの列のイメージプレーンが出力された後、ピクセルキャッシュ１２６５は、次の列のイメージプレーンを出力することができる。例示的に、ピクセルキャッシュ１２６５は、１番目の列のイメージプレーンＩＰ＿１ｂ〜ＩＰ＿４ｂ、２番目の列のイメージプレーンＩＰ＿１ｃ〜ＩＰ＿４ｃ、３番目の列のイメージプレーンＩＰ＿１ｄ〜ＩＰ＿４ｄ、及び４番目の列のイメージプレーンＩＰ＿１ｅ〜ＩＰ＿４ｅを順に出力することができる。
要請ＲＥＱ１が基準点ＲＰのアドレスと行方向の距離ＯＦＦ＿Ｘを含む場合、ピクセルキャッシュ１２６５から出力されるデータＣＤは、要請されたデータＲＤだけでなく、要請されたデータＲＤに属していないイメージプレーンをさらに含むことができる。要請ＲＥＱ１を伝送したマスタ（イメージプロセッシング装置１２６０又はアプリケーションプロセッサ１２００、（図１参照）の他の構成要素）は、ピクセルキャッシュ１２６５から受信されるイメージプレーンＣＤのうち要請されたデータＲＤに対応する部分のみを選択して演算を実行することができる。
別の例として、要請ＲＥＱ１に応答して、ピクセルキャッシュ１２６５は、要請されたデータＲＤに対応するデータのみを出力することができる。例えば、１番目の行のイメージプレーン１ｂ〜１ｅにおいて、全体のデータの代わりに要請されたデータＲＤに対応する部分のみを出力することができる。同様に、４番目の列のイメージプレーン４ｂ〜４ｅ、１番目の列のイメージプレーン１ｂ〜４ｂ、及び４番目の列のイメージプレーン１ｅ〜４ｅにおいて、全体のデータの代わりに要請されたデータＲＤに対応する部分のみを出力することができる。
イメージを処理するマスタは、空間的局所性（ｓｐａｒｔｉａｌ ｌｏｃａｌｉｔｙ）に基づいて２次元イメージを求めることができる。本発明の実施形態によるピクセルキャッシュ１２６５が適用されれば、一回の要請ＲＥＱ１を通じて、ピクセルキャッシュ１２６５の複数のラインフィルユニットに対応する複数のイメージプレーンを要請することができる。したがって、ピクセルキャッシュ１２６５に対するアクセス回数が減少し、ピクセルキャッシュ１２６５を含むイメージプロセッシング装置１２６０又はアプリケーションプロセッサ１２００の動作性能は向上する。
図９及び図１０を参照して説明した要請方式は、複数のイメージプレーンを要請する場合に限定されない。例えば、図７を参照して説明したように、要請されたデータＲＤが一つのイメージプレーン内に属する場合にも、要請ＲＥＱ１は、基準点ＲＰのアドレス及び行方向の距離ＯＦＦ＿Ｘを含むことができる。図９及び図１０を参照して説明した要請方式は、要請されるデータＲＤのサイズに関係なく、適用可能である。したがって、マスタが必要とする要請されたデータＲＤのサイズが可変する場合にも、同じ方法で要請を伝送することができる。
図１１は、ピクセルキャッシュ１２６５が、複数のイメージプレーンの要請を受信する方法の第２例を示す。図５及び図１１を参照すると、行１〜４と列ａ〜ｈに沿って配置されたイメージプレーンＩＰが含まれたイメージを示す。要請されたデータＲＤは、行１〜３と列ｂ〜ｅに沿って配置されたイメージプレーンに対応することができる。
図９に示した実施形態とは異なり、図１１に示した実施形態による要請ＲＥＱ１は、基準点ＲＰが属するイメージプレーンＩＰ＿１ｂのアドレス及び行方向の長さＯＦＦ＿Ｘに対する情報を含むことができる。行方向の長さＯＦＦ＿Ｘは、要請されたデータＲＤが含まれたイメージプレーンの行方向の長さを含むことができる。
基準点ＲＰが属したイメージプレーンＩＰ＿１ｂのアドレスは、該当イメージプレーンＩＰ＿１ｂのアドレスのうち最も低いアドレスであり得る。基準点ＲＰが属したイメージプレーンＩＰ＿１ｂのアドレスは、基準点ＲＰが属したイメージプレーンＩＰ＿１ｂの左上端のアドレスであり得る。
図１１に示した方法によって要請ＲＥＱ１が伝送されれば、ピクセルキャッシュ１２６５は、図１０に示した方法によってイメージプレーンを出力することができる。
図１２は、ピクセルキャッシュ１２６５が複数のイメージプレーンの要請を受信する方法の第３例を示す。図５及び図１２を参照すると、行１〜４と列ａ〜ｈに沿って配置されたイメージプレーンＩＰが含まれたイメージを示す。要請されたデータＲＤは、行１〜３と列ｂ〜ｅに沿って配置されたイメージプレーンに対応することができる。
ピクセルキャッシュ１２６５に対する要請ＲＥＱ１は、要請されたデータＲＤの基準点ＲＰのアドレス及び基準点ＲＰからの要請されたデータＲＤの列方向の長さＯＦＦ＿Ｙに対する情報を含むことができる。基準点ＲＰは、要請されたデータＲＤのアドレスのうち最も低いアドレスに対応する位置であり得る。基準点ＲＰは、要請されたデータＲＤの左上の位置であり得る。
図１３は、図１２の要請に応じてピクセルキャッシュ１２６５が要請されたデータＲＤを出力する例を示す。図５、図１２及び図１３を参照すると、ピクセルキャッシュ１２６５は、少なくとも２つの方法で要請されたデータＲＤを出力することができる。
第１の例として、ピクセルキャッシュ１２６５は、行単位でイメージプレーンを出力することができる。一つの行のイメージプレーンが出力された後、ピクセルキャッシュ１２６５は、次の行のイメージプレーンを出力することができる。例示的に、ピクセルキャッシュ１２６５は、１番目の行のイメージプレーン１ｂ〜１ｈ、２番目の行のイメージプレーン２ｂ〜２ｈ、３番目の行のイメージプレーン３ｂ〜３ｈ、及び４番目の行のイメージプレーン４ｂ〜４ｈを順に出力することができる。
第２の例として、ピクセルキャッシュ１２６５は、列単位でイメージプレーンを出力することができる。一つの列のイメージプレーンが出力された後、ピクセルキャッシュ１２６５は、次の列のイメージプレーンを出力することができる。例示的に、ピクセルキャッシュ１２６５は、１番目の列のイメージプレーン１ｂ〜３ｂ、２番目の列のイメージプレーン１ｃ〜３ｃ、３番目の列のイメージプレーン１ｄ〜３ｄ、４番目の列のイメージプレーン１ｅ〜３ｅ、５番目の列のイメージプレーン１ｆ〜３ｆ、６番目の列のイメージプレーン１ｇ〜３ｇ、及び７番目の列のイメージプレーン１ｈ〜４ｈを順に出力することができる。
要請ＲＥＱ１が基準点ＲＰのアドレス及び列方向の距離ＯＦＦ＿Ｙを含む場合、ピクセルキャッシュ１２６５から出力されるデータＣＤは、要請されたデータＲＤだけでなく、要請されたデータＲＤに属していないイメージプレーンをさらに含むことができる。要請ＲＥＱ１を伝送したマスタ（イメージプロセッシング装置１２６０又はアプリケーションプロセッサ１２００、（図１参照）の他の構成要素）は、ピクセルキャッシュ１２６５から受信されるイメージプレーンＣＤのうち要請されたデータＲＤに対応する部分のみを選択して演算を実行することができる。
別の例として、要請ＲＥＱ１に応答して、ピクセルキャッシュ１２６５は、要請されたデータＲＤに対応するデータのみを出力することができる。例えば、１番目の行のイメージプレーン１ｂ〜１ｈで、全体のデータの代わりに要請されたデータＲＤに対応する部分のみを出力することができる。同様に、３番目の行のイメージプレーン３ｂ〜３ｈ、１番目の列のイメージプレーン１ｂ〜３ｂ、及び７番目の列のイメージプレーン１ｈ〜３ｈで、全体のデータの代わりに要請されたデータＲＤに対応する部分のみを出力することができる。
イメージを処理するマスタは、空間的局所性（ｓｐａｒｔｉａｌ ｌｏｃａｌｉｔｙ）に基づいて２次元イメージを求めることができる。本発明の実施形態によるピクセルキャッシュ１２６５が適用されれば、一回の要請ＲＥＱ１を通じて、ピクセルキャッシュ１２６５の複数のラインフィルユニットに対応する複数のイメージプレーンを要請することができる。したがって、ピクセルキャッシュ１２６５へのアクセス回数が減少し、ピクセルキャッシュ１２６５を含むイメージプロセッシング装置１２６０又はアプリケーションプロセッサ１２００の動作性能は向上する。
図１２及び図１３を参照して説明した要請方式は、複数のイメージプレーンを要請した場合に限定されない。例えば、図７を参照して説明したように、要請されたデータＲＤが一つのイメージプレーン内に属している場合にも、要請ＲＥＱ１は、基準点ＲＰのアドレス及び列方向の距離ＯＦＦ＿Ｙを含むことができる。すなわち、図１２及び図１３を参照して説明した要請方式は、要請されたデータＲＤのサイズに関係なく適用することができる。したがって、マスタが必要とする要請されたデータＲＤのサイズが可変する場合にも、同じ方法で要請を伝送することができる。
図１４は、ピクセルキャッシュ１２６５が複数のイメージプレーンの要請を受信する方法の第４例を示す。図５及び図１４を参照すると、行１〜４と列ａ〜ｈに沿って配置されたイメージプレーンＩＰが含まれたイメージを示す。要請されたデータＲＤは、行１〜３と列ｂ〜ｅに沿って配置されたイメージプレーンに対応することができる。
図１２に示した実施形態と異なり、図１４に示した実施形態による要請ＲＥＱ１は、基準点ＲＰが属したイメージプレーンＩＰ＿１ｂのアドレス及び列方向の長さＯＦＦ＿Ｙに対する情報を含むことができる。列方向の長さＯＦＦ＿Ｙは、要請されたデータＲＤが属したイメージプレーンの列方向の長さを含むことができる。
基準点ＲＰが属したイメージプレーンＩＰ＿１ｂのアドレスは、該当イメージプレーンＩＰ＿１ｂのアドレスのうち最も低いアドレスであり得る。基準点ＲＰが属したイメージプレーンＩＰ＿１ｂのアドレスは、基準点ＲＰが属したイメージプレーンＩＰ＿１ｂの左上端のアドレスであり得る。
図１４に示した方法によって要請ＲＥＱ１が伝送されれば、ピクセルキャッシュ１２６５は、図１３に示した方法によってイメージプレーンを出力することができる。
図１５は、ピクセルキャッシュ１２６５が、複数のイメージプレーンの要請を受信する方法の第５例を示す。図５及び図１５を参照すると、行１〜４と列ａ〜ｈに沿って配置されたイメージプレーンＩＰが含まれたイメージを示す。要請されたデータＲＤは、行１〜３と列ｂ〜ｅに沿って配置されたイメージプレーンに対応することができる。
ピクセルキャッシュ１２６５に対する要請ＲＥＱ１は、要請されたデータＲＤの基準点ＲＰのアドレス、基準点ＲＰからの要請されたデータＲＤの行方向の長さＯＦＦ＿Ｘに対する情報、そして基準点ＲＰからの要請されたデータＲＤの列方向の長さＯＦＦ＿Ｙに対する情報を含むことができる。基準点ＲＰは、要請されたデータＲＤのアドレスのうち最も低いアドレスに対応する位置であり得る。基準点ＲＰは、要請されたデータＲＤの左上端の位置であり得る。
図１６は、図１５の要請に応じてピクセルキャッシュ１２６５が要請されたデータＲＤを出力する例を示す。図５、図１５及び図１６を参照すると、ピクセルキャッシュ１２６５は、少なくとも２つの方法で要請されたデータＲＤを出力することができる。
第１の例として、ピクセルキャッシュ１２６５は、行単位でイメージプレーンを出力することができる。一つの行のイメージプレーンが出力された後、ピクセルキャッシュ１２６５は、次の行のイメージプレーンを出力することができる。例示的に、ピクセルキャッシュ１２６５は、１番目の行のイメージプレーン１ｂ〜１ｄ、２番目の行のイメージプレーン２ｂ〜２ｄ、及び３番目の行のイメージプレーン３ｂ〜３ｄを順に出力することができる。
第２の例として、ピクセルキャッシュ１２６５は、列単位でイメージプレーンを出力することができる。一つの列のイメージプレーンが出力された後、ピクセルキャッシュ１２６５は、次の列のイメージプレーンを出力することができる。例示的に、ピクセルキャッシュ１２６５は、１番目の列のイメージプレーン１ｂ〜３ｂ、２番目の列のイメージプレーン１ｃ〜３ｃ、３番目の列のイメージプレーン１ｄ〜３ｄを順に出力することができる。
要請ＲＥＱ１が基準点ＲＰのアドレス、行方向の距離ＯＦＦ＿Ｘ及び列方向の距離ＯＦＦ＿Ｙを含む場合、ピクセルキャッシュ１２６５から出力されるデータＣＤは、要請されたデータＲＤに対応するイメージプレーンを含むことができる。要請ＲＥＱ１を伝送したマスタ（イメージプロセッシング装置１２６０又はアプリケーションプロセッサ１２００（図１参照）の他の構成要素）は、ピクセルキャッシュ１２６５から受信されるイメージプレーンのうち要請されたデータＲＤに対応する部分のみを選択して演算を実行することができる。
別の例として、要請ＲＥＱ１に応答して、ピクセルキャッシュ１２６５は、要請されたデータＲＤに対応するデータのみを出力することができる。例えば、１番目の行のイメージプレーン１ｂ〜１ｄで、全体のデータの代わりに要請されたデータＲＤに対応する部分のみを出力することができる。同様に、３番目の行のイメージプレーン３ｂ〜３ｃ、１番目の列のイメージプレーン１ｂ〜３ｂ、及び４番目の列のイメージプレーン１ｅ〜３ｅで、全体のデータの代わりに要請されたデータＲＤに対応する部分のみを出力することができる。
イメージを処理するマスタは、空間的局所性（ｓｐａｒｔｉａｌ ｌｏｃａｌｉｔｙ）に基づいて２次元イメージを求めることができる。本発明の実施形態によるピクセルキャッシュ１２６５が適用されれば、一回の要請ＲＥＱ１を通じて、ピクセルキャッシュ１２６５の複数のラインフィルユニットに対応する複数のイメージプレーンを要請することができる。したがって、ピクセルキャッシュ１２６５へのアクセス回数が減少し、ピクセルキャッシュ１２６５を含むイメージプロセッシング装置１２６０又はアプリケーションプロセッサ１２００の動作性能は向上する。
図１５及び図１６を参照して説明した要請方式は、複数のイメージプレーンを要請した場合に限定されない。例えば、図７を参照して説明したように、要請されたデータＲＤが一つのイメージプレーン内に属した場合にも、要請ＲＥＱ１は、基準点ＲＰのアドレス、行方向の距離ＯＦＦ＿Ｘ及び列方向の距離ＯＦＦ＿Ｙを含むことができる。すなわち、図１５及び図１６を参照して説明した要請方式は、要請されるデータＲＤのサイズに関係なく適用することができる。したがって、マスタが必要とする要請されたデータＲＤのサイズが可変する場合にも、同じ方法で要請を伝送することができる。
図１７は、ピクセルキャッシュ１２６５が複数のイメージプレーンの要請を受信する方法の第６例を示す。図５及び図１７を参照すると、行１〜４と列ａ〜ｈに沿って配置されたイメージプレーンＩＰが含まれたイメージを示す。要請されたデータＲＤは、行１〜３と列ｂ〜ｅに沿って配置されたイメージプレーンに対応することができる。
図１５に示した実施形態と異なり、図１７に示した実施形態による要請ＲＥＱ１は、基準点ＲＰが属したイメージプレーンＩＰ＿１ｂのアドレス、行方向の長さＯＦＦ＿Ｘ及び列方向の長さＯＦＦ＿Ｙに対する情報を含むことができる。行方向の長さＯＦＦ＿Ｘは、要請されたデータＲＤが含まれたイメージプレーンの行方向の長さを含むことができる。列方向の長さＯＦＦ＿Ｙは、要請されたデータＲＤが含まれたイメージプレーンの列方向の長さを含むことができる。
基準点ＲＰが属したイメージプレーンＩＰ＿１ｂのアドレスは、該当イメージプレーンＩＰ＿１ｂのアドレスのうち最も低いアドレスであり得る。基準点ＲＰが属したイメージプレーンＩＰ＿１ｂのアドレスは、基準点ＲＰが属したイメージプレーンＩＰ＿１ｂの左上端のアドレスであり得る。
図１７に示した方法によって要請ＲＥＱ１が伝送されれば、ピクセルキャッシュ１２６５は、図１５に示した方法によってイメージプレーンを出力することができる。
図１８は、ピクセルキャッシュ１２６５が複数のイメージプレーンの要請を受信する方法の第７例を示す。図５及び図１８を参照すると、行１〜４と列ａ〜ｈに沿って配置されたイメージプレーンＩＰが含まれたイメージを示す。要請されたデータＲＤは、行１〜３と列ｂ〜ｅに沿って配置されたイメージプレーンに対応することができる。
ピクセルキャッシュ１２６５の要請ＲＥＱ１は、要請されたデータＲＤの基準点ＲＰのアドレス及び第２基準点ＲＰ２のアドレスを含むことができる。基準点ＲＰは、要請されたデータＲＤのアドレスのうち最も低いアドレスに対応する位置であり得る。基準点ＲＰは、要請されたデータＲＤの左上端の位置であり得る。第２基準点ＲＰ２は、要請されたデータＲＤのアドレスのうち最も高いアドレスに対応する位置であり得る。第２基準点ＲＰ２は、要請されたデータＲＤの右下端の位置であり得る。
図１８に示した方法によって要請ＲＥＱ１が伝送されれば、ピクセルキャッシュ１２６５は、図１５に示した方法によってイメージプレーンを出力することができる。
要請ＲＥＱ１が基準点ＲＰのアドレス及び第２基準点ＲＰ２のアドレスを含む場合、ピクセルキャッシュ１２６５から出力されるデータＣＤは、要請されたデータＲＤに対応するイメージプレーンを含むことができる。要請ＲＥＱ１を伝送したマスタ（イメージプロセッシング装置１２６０又はアプリケーションプロセッサ１２００、（図１参照）の他の構成要素）は、ピクセルキャッシュ１２６５から受信されるイメージプレーンのうち要請されたデータＲＤに対応する部分のみを選択して演算を実行することができる。
別の例として、要請ＲＥＱ１に応答して、ピクセルキャッシュ１２６５は、要請されたデータＲＤに対応するデータのみを出力することができる。例えば、１番目の行のイメージプレーン１ｂ〜１ｄで、全体のデータの代わりに要請されたデータＲＤに対応する部分のみを出力することができる。同様に、３番目の行のイメージプレーン３ｂ〜３ｃ、１番目の列のイメージプレーン１ｂ〜３ｂ、及び４番目の列のイメージプレーン１ｅ〜３ｅで、全体のデータの代わりに要請されたデータＲＤに対応する部分のみを出力することができる。
イメージを処理するマスタは、空間的局所性（ｓｐａｒｔｉａｌ ｌｏｃａｌｉｔｙ）に基づいて２次元イメージを求めることができる。本発明の実施形態によるピクセルキャッシュ１２６５が適用されれば、一回の要請ＲＥＱ１を通じて、ピクセルキャッシュ１２６５の複数のラインフィルユニットに対応する複数のイメージプレーンを要請することができる。したがって、ピクセルキャッシュ１２６５へのアクセス回数が減少し、ピクセルキャッシュ１２６５を含むイメージプロセッシング装置１２６０又はアプリケーションプロセッサ１２００の動作性能は向上する。
図１８を参照して説明した要請方式は、複数のイメージプレーンを要請する場合に限定されない。例えば、図７を参照して説明したように、要請されたデータＲＤが一つのイメージプレーンに属している場合にも、要請ＲＥＱ１は、基準点ＲＰのアドレス及び第２基準点ＲＰ２のアドレスを含むことができる。すなわち、図１８を参照して説明した要請方式は、要請されたデータＲＤのサイズに関係なく適用することができる。したがって、マスタが必要とする要請されたデータＲＤのサイズが可変する場合にも、同じ方法で要請を伝送することができる。
図１９は、ピクセルキャッシュ１２６５が複数のイメージプレーンの要請を受信する方法の第８例を示す。図５及び図１９を参照すると、行１〜４と列ａ〜ｈに沿って配置されたイメージプレーンＩＰが含まれたイメージを示す。要請されたデータＲＤは、行１〜３と列ｂ〜ｅに沿って配置されたイメージプレーンに対応することができる。
図１８に示した実施形態と異なり、図１９に示した実施形態による要請ＲＥＱ１は、基準点ＲＰが属したイメージプレーンＩＰ＿１ｂのアドレス及び第２基準点ＲＰ２が属したイメージプレーンＩＰ＿３ｅのアドレスを含むことができる。基準点ＲＰが属したイメージプレーンＩＰ＿１ｂのアドレスは、該当イメージプレーンＩＰ＿１ｂのアドレスのうち最も低いアドレスであり得る。基準点ＲＰが属したイメージプレーンＩＰ＿１ｂのアドレスは、基準点ＲＰが属したイメージプレーンＩＰ＿１ｂの左上端のアドレスであり得る。第２基準点ＲＰ２が属したイメージプレーンＩＰ＿３ｅのアドレスは、イメージプレーンＩＰ＿３ｅのアドレスのうち最も低いアドレスであり得る。第２基準点ＲＰ２が属したイメージプレーンＩＰ＿３ｅのアドレスは、第２基準点ＲＰ２が属したイメージプレーンＩＰ＿３ｅの左上端のアドレスであり得る。
図１９に示した方法によって要請ＲＥＱ１が伝送されれば、ピクセルキャッシュ１２６５は、図１５に示した方法によってイメージプレーンを出力することができる。
図９〜図１９において、ピクセルキャッシュ１２６５が受信する要請の実施形態を説明した。ピクセルキャッシュ１２６５は、マスタから図９〜図１９を参照して説明した方法のうちの一つによる要請を受信することができる。ピクセルキャッシュ１２６５のマスタ（例えば、イメージプロセッシング装置１２６０又はアプリケーションプロセッサ１２００の他の構成要素のうち少なくとも一つ）は、図９〜図１９を参照して説明した実施形態のうちの一つによってピクセルキャッシュ１２６５に要請を伝送することができる。別の例として、ピクセルキャッシュ１２６５のマスタの要請を、図９〜図１９を参照して説明した実施形態のうちの一つによる要請に変換する変換部をアプリケーションプロセッサ１２００、イメージプロセッシング装置１２６０、又はピクセルキャッシュ１２６５に備えることができる。
図２０は、本発明の第２実施形態によるピクセルキャッシュ１２６５ａを示すブロック図である。図１、図４及び図２０を参照すると、ピクセルキャッシュ１２６５ａは、データメモリＤＭと、タグメモリＴＭと、マルチプレクサ部ＭＵ１〜ＭＵ４と、比較部ＣＵと、ヒット及びミス判別部ＨＭＤＵと、置換部ＲＭＵと、ステートマシンＳＭと、ミス制御部ＭＣＵと、ラインフィル制御部ＬＣＵと、ラインフィルバッファＬＢと、特殊機能レジスタＳＦＲとを含む。図５のピクセルキャッシュ１２６５と比較すると、ピクセルキャッシュ１２６５ａは、特殊機能レジスタＳＦＲをさらに含んでいる。
特殊機能レジスタＳＦＲは、ピクセルキャッシュ１２６５ａの動作に必要な様々な情報を格納することができる。特殊機能レジスタＳＦＲは、ピクセルキャッシュ１２６５ａの外部装置によってプログラムされるか、又はピクセルキャッシュ１２６５ａのユーザによって設定される。特殊機能レジスタＳＦＲは、サイズ情報ＳＩを格納することができる。
サイズ情報ＳＩは、ピクセルキャッシュ１２６５ａのラインフィルユニットのサイズに関する情報を示すことができる。ピクセルキャッシュ１２６５ａは、ラインフィルユニットのサイズをサイズ情報ＳＩに対応するサイズに管理することができる。
例えば、ステートマシンＳＭは、特殊機能レジスタＳＦＲからサイズ情報ＳＩを受信し、受信されたサイズ情報ＳＩに基づいて、ピクセルキャッシュ１２６５ａを制御することができる。ステートマシンＳＭは、サイズ情報ＳＩに対応するサイズを有するイメージプレーンのデータを格納するように、データメモリＤＭを制御することができる。ステートマシンＳＭは、サイズ情報ＳＩに対応するサイズを有するイメージプレーンのタグ情報を格納するようにタグメモリＴＭを制御することができる。ステートマシンＳＭは、サイズ情報ＳＩに対応するイメージプレーンをフェッチ及び出力するように、ピクセルキャッシュ１２６５ａの構成要素を制御することができる。
ミス制御部ＭＣＵは、サイズ情報ＳＩに対応するサイズを有するイメージプレーンをメインメモリ１３００に要請することができる。
ラインフィル制御部ＬＣＵは、サイズ情報ＳＩに対応するサイズを有するイメージプレーンを格納するようにラインフィルバッファＬＢを制御することができる。
図２１は、図２０のピクセルキャッシュ１２６５ａの動作方法を示すフローチャートである。図２０及び図２１を参照すると、Ｓ３１０段階において、サイズ調節要請を受信する。例えば、ピクセルキャッシュ１２６５ａは、特殊機能レジスタＳＦＲにサイズ情報ＳＩがプログラムされるか、又はサイズ情報ＳＩが設定されることを認識することができる。例えば、ピクセルキャッシュ１２６５ａを含むシステムオンチップ又はモバイル装置に電源が供給されれば、ピクセルキャッシュ１２６５ａをアクセスするマスタ装置がピクセルキャッシュ１２６５ａにサイズ情報ＳＩを伝送することができる。マスタ装置は、マスタ装置が使用するイメージプレーンのサイズをサイズ情報ＳＩでピクセルキャッシュ１２６５ａに伝送することができる。
Ｓ３２０段階において、ラインフィルユニットのサイズを調節する。ピクセルキャッシュ１２６５ａは、特殊機能レジスタＳＦＲに格納されたサイズ情報ＳＩに基づいて、ラインフィルユニットのサイズを調整することができる。
Ｓ３３０段階において、ラインフィルユニットの調節されたサイズによってデータをフェッチする。ピクセルキャッシュ１２６５ａは、ラインフィルユニットの調節されたサイズによって、メインメモリ１３００からデータをフェッチすることができる。ピクセルキャッシュ１２６５ａは、フェッチされたデータを出力することができる。
図２２は、ラインフィルユニットのサイズが制御されることによって、データメモリＤＭが管理される例を示す。例示的に、ラインフィルユニットのサイズが倍増した場合の例を図２２に示す。図２０及び図２２を参照すると、データメモリＤＭの複数のウェイがグループ化して１つの仮想ウェイを形成することができる。例えば、ウェイＷ１、Ｗ２が一つの仮想ウェイＶＷ１を形成することができ、ウェイＷ３、Ｗ４が、他の一つの仮想ウェイを形成することができる。仮想ウェイＶＷ１を形成するウェイＷ１の一つのラインフィルユニットとウェイＷ２の一つのラインフィルユニットは、一つのラインフィルユニットに管理することができる。
ラインフィルユニットのサイズが可変する例は、図２２に示した例に限定されない。例えば、各ウェイの各ラインフィルユニットが分割され、複数のラインフィルユニットに管理することができる。
図２３は、マスタ装置の演算ユニットのサイズ及びそれによるラインフィルユニットのサイズを示すテーブルである。図２３を参照すると、ピクセルキャッシュ１２６５ａをアクセスするマスタ装置の演算ユニットサイズが１６×１６の場合、ピクセルキャッシュ１２６５ａのラインフィルユニットのサイズは１６×４とすることができる。この時、マスタ装置は、一回の演算を実行するために、ピクセルキャッシュ１２６５ａに４回のアクセス要請を伝送する。バースト長は１であり得る。
マスタ装置の演算ユニットのサイズが３２×３２の場合、ピクセルキャッシュ１２６５ａのラインフィルユニットのサイズは３２×４に調節することができる。この時、マスタ装置は、一回の演算を実行するために、ピクセルキャッシュ１２６５ａに４回のアクセス要請を伝送する。バースト長は２であり得る。
マスタ装置の演算ユニットのサイズが６４×６４の場合、ピクセルキャッシュ１２６５ａのラインフィルユニットのサイズは６４×４に調節することができる。この時、マスタ装置は、一回の演算を実行するために、ピクセルキャッシュ１２６５ａに４回のアクセス要請を伝送する。バースト長は４であり得る。
上述のように、ピクセルキャッシュ１２６５ａのラインフィルユニットのサイズがマスタ装置の演算ユニットのサイズに応じて可変すれば、マスタ装置の演算ユニットのサイズが変化しても、マスタ装置がピクセルキャッシュ１２６５ａをアクセスする回数は、増加しない。したがって、ピクセルキャッシュ１２６５ａ及びピクセルキャッシュを含むモバイル装置の動作性能が向上する。
図２４は、本発明の第３実施形態によるピクセルキャッシュ１２６５ｂを示すブロック図である。図１、図４及び図２４を参照すると、ピクセルキャッシュ１２６５ｂは、データメモリＤＭと、タグメモリＴＭと、マルチプレクサ部ＭＵ１〜ＭＵ４と、比較部ＣＵと、ヒット及びミス判別部ＨＭＤＵと、置換部ＲＭＵと、ステートマシンＳＭと、ミス制御部ＭＣＵと、ラインフィル制御部ＬＣＵと、ラインフィルバッファＬＢと、特殊機能レジスタＳＦＲとを含む。図５のピクセルキャッシュ１２６５と比較すると、ピクセルキャッシュ１２６５ｂは、特殊機能レジスタＳＦＲをさらに含んでいる。
特殊機能レジスタＳＦＲは、ピクセルキャッシュ１２６５ｂの動作に必要な様々な情報を格納することができる。特殊機能レジスタＳＦＲは、ピクセルキャッシュ１２６５ｂの外部装置によってプログラムされるか、又はピクセルキャッシュ１２６５ｂのユーザによって設定される。特殊機能レジスタＳＦＲは、多重情報ＭＩを格納することができる。
多重情報ＭＩは、ピクセルキャッシュ１２６５ｂが同時に処理できるイメージプレーンの数を示す。多重情報ＭＩは、ピクセルキャッシュ１２６５ｂが同時に処理できる要請ＲＥＱの数を示す。例示的に、同時に２つの要請ＲＥＱ１、ＲＥＱ２を処理することができるピクセルキャッシュ１２６５ｂの例を図２４に示す。
ピクセルキャッシュ１２６５ｂの各構成要素は、第１要請ＲＥＱ１及び第２要請ＲＥＱ２を各々処理するように分割することができる。例えば、タグメモリＴＭのタグウェイＴＷ１ａ〜ＴＷｎａ、マルチプレクサ部ＭＵ１のマルチプレクサＭ１ａ〜Ｍｎａ、比較部ＣＵの比較器ＣＰ１ａ〜ＣＰｎａ、ヒット及びミス判別部ＨＭＤＵａ、置換部ＲＭＵａ、マルチプレクサ部ＭＵ２ａ、マルチプレクサ部ＭＵ３ａ、マルチプレクサ部ＭＵ４ａ、ステートマシンＳＭａ、ミス制御部ＭＣＵａ、ラインフィル制御部ＬＣＵａ、及びラインフィルバッファＬＢａは、第１要請ＲＥＱ１に応答して動作することができる。これらは、第１要請ＲＥＱ１に対応してヒット及びミス信号ＨＭＩａを発生し、メインメモリ１３００に要請ＲＥＱ２ａを伝送し、メインメモリ１３００からデータＤ２ａ及び信号Ｓ２ａを受信し、データＤ１ａ及び信号Ｓ１ａを出力することができる。
タグメモリＴＭのタグウェイＴＷ１ｂ〜ＴＷｎｂ、マルチプレクサ部ＭＵ１のマルチプレクサＭ１ｂ〜Ｍｎｂ、比較部ＣＵの比較器ＣＰ１ｂ〜ＣＰｎｂ、ヒット及びミス判別部ＨＭＤＵｂ、置換部ＲＭＵｂ、マルチプレクサ部ＭＵ２ｂ、マルチプレクサ部ＭＵ３ｂ、マルチプレクサ部ＭＵ４ｂ、ステートマシンＳＭｂ、ミス制御部ＭＣＵｂ、ラインフィル制御部ＬＣＵｂ、及びラインフィルバッファＬＢｂは、第２要請ＲＥＱ２に応答して動作することができる。これらは第２要請ＲＥＱ２に対応してヒット及びミス信号ＨＭＩｂを発生し、メインメモリ１３００に要請ＲＥＱ２ｂを伝送し、メインメモリ１３００からデータＤ２ｂ及び信号Ｓ２ｂを受信し、データＤ１ｂ及び信号Ｓ１ｂを出力することができる。
データメモリＤＭは、多重情報ＭＩによって複数のグループに分割することができる。各グループは、１つの要請に対応するイメージプレーンを格納することができる。例示的に、図２４に示すように、データメモリＤＭの複数のウェイＷ１〜Ｗｎは、複数のグループを形成することができる。データメモリＤＭの各ウェイは、複数のグループを形成するように分割することができる。データメモリＤＭの各ラインフィルユニットは、複数のグループを形成するように分割することができる。
例示的に、データメモリＤＭと同様に、タグメモリＴＭ、マルチプレクサ部ＭＵ１、比較部ＣＵは、多重情報ＭＩに応答して複数の要請ＲＥＱ１、ＲＥＱ２を処理するように分割することができる。別の例として、タグメモリＴＭのタグウェイＴＷ１ｂ〜ＴＷｎｂ、マルチプレクサ部ＭＵ１のマルチプレクサＭ１ｂ〜Ｍｎｂ、比較部ＣＵの比較器ＣＰ１ｂ〜ＣＰｎｂは、多重情報ＭＩに応答して活性化又は非活性化することができる。
ヒット及びミス判別部ＨＭＤＵｂ、置換部ＲＭＵｂ、マルチプレクサ部ＭＵ２ｂ、マルチプレクサ部ＭＵ３ｂ、マルチプレクサ部ＭＵ４ｂ、ステートマシンＳＭｂ、ミス制御部ＭＣＵｂ、ラインフィル制御部ＬＣＵｂ、及びラインフィルバッファＬＢｂは、多重情報ＭＩに応答して活性化又は非活性化することができる。
図２５は、図２４のピクセルキャッシュ１２６５ｂの動作方法を示すフローチャートである。図２４と図２５を参照すると、Ｓ４１０段階において、分割要請を受信する。分割要請は、ピクセルキャッシュ１２６５ｂが同時に複数の要請を処理できるように分割するかを示す要請であり得る。例えば、ピクセルキャッシュ１２６５ｂは、特殊機能レジスタＳＦＲに多重情報ＭＩがプログラムされるか、又は多重情報ＭＩが構成されることを認識することができる。例えば、ピクセルキャッシュ１２６５ｂを含むシステムオンチップ又はモバイル装置に電源が供給される時、ピクセルキャッシュ１２６５ｂをアクセスするマスタ装置がピクセルキャッシュ１２６５ｂに多重情報ＭＩを伝送することができる。
Ｓ４２０段階において、分割の要請によって、少なくとも２つのキャッシュ領域が割り当てられる。ピクセルキャッシュ１２６５ｂは、多重情報ＭＩによって、データメモリＤＭを少なくとも２つの領域に分割することができる。
Ｓ４３０段階において、分割されたキャッシュ領域によって、少なくとも２つのイメージプレーンのデータが同時にフェッチされる。
図２６は、本発明の第４の実施形態によるピクセルキャッシュ１２６５ｃを示すブロック図である。図１、図４及び図２６を参照すると、ピクセルキャッシュ１２６５ｃは、データメモリＤＭと、タグメモリＴＭと、マルチプレクサ部ＭＵ１〜ＭＵ４と、比較部ＣＵと、ヒット及びミス判別部ＨＭＤＵと、置換部ＲＭＵと、ステートマシンＳＭと、ミス制御部ＭＣＵと、ラインフィル制御部ＬＣＵと、ラインフィルバッファＬＢと、ミス比較器ＭＣＰと、ミスレジスタＭＦＦと、ヒットアンダーミスレジスタＨＵＭＦＦとを含む。図５のピクセルキャッシュ１２６５と比較すると、ピクセルキャッシュ１２６５ｃは、ミス比較器ＭＣＰ、ミスレジスタＭＦＦ、及びヒットアンダーミスレジスタＨＵＭＦＦをさらに含んでいる。
ミスレジスタＭＦＦは、ヒット及びミス情報ＨＭＩに応答して、要請ＲＥＱ１に含まれたアドレスを格納することができる。例えば、ヒット及びミス情報ＨＭＩがミスを示す時、ミスレジスタＭＦＦは、要請ＲＥＱ１に含まれたアドレスを格納することができる。ミスレジスタＭＦＦは、複数のフリップフロップを含むことができる。
ミス比較器ＭＣＰは、ヒット及びミス情報ＨＭＩに応答して、要請ＲＥＱ１に含まれたアドレスとミスレジスタＭＦＦに格納されたレジスタとを比較することができる。例えば、ミス比較器ＭＣＰは、ヒット及びミス情報ＨＭＩがミスを示す時、比較を実行することができる。
ヒットアンダーミスレジスタＨＵＭＦＦは、ヒット及びミス情報ＨＭＩに応答して、要請ＲＥＱ１に含まれたアドレスを格納することができる。例えば、ピクセルキャッシュ１２６５ｃがイメージプレーンのフェッチを実行中であるか、又はミスレジスタＭＦＦにアドレスが格納されており、ヒット及びミス情報ＨＭＩがヒットを示す時、ヒットアンダーミスレジスタＨＵＭＦＦは、要請ＲＥＱ１に含まれたアドレスを格納することができる。ヒットアンダーミスレジスタＨＵＭＦＦは、複数のフリップフロップを含むことができる。
ピクセルキャッシュ１２６５ｃは、ノンブロッキング（ｎｏｎ−ｂｌｏｃｋｉｎｇ）キャッシュであり得る。要請ＲＥＱ１がミスとして判定される時、要請ＲＥＱ１に含まれたアドレスは、ミスレジスタＭＦＦに格納することができる。ミスとして判定されたアドレスがミスレジスタＭＦＦに格納された後、ピクセルキャッシュ１２６５ｃは、次の要請ＲＥＱ１を受信すると同時に、ミスとして判定されたアドレスに対応するイメージプレーンをフェッチすることができる。例えば、ミス制御部ＭＣＵは、ミスレジスタＭＦＦに格納されたアドレスに基づいて、要請ＲＥＱ２を出力することができる。
ミス制御部ＭＣＵによってイメージプレーンをフェッチする間、次の要請ＲＥＱ１を処理することができる。次の要請ＲＥＱ１がヒットである場合、次の要請ＲＥＱ１に含まれたアドレスは、ヒットアンダーミスレジスタＨＵＭＦＦに格納することができる。次の要請ＲＥＱ１がミスである場合、次の要請ＲＥＱ１に含まれたアドレスは、ミスレジスタＭＦＦに格納することができる。ミスレジスタＭＦＦに格納されたアドレスに対応するイメージプレーンはミス制御部ＭＣＵによってフェッチされる。ヒットアンダーミスレジスタＨＵＭＦＦに格納されたアドレスに対応するイメージプレーンは、データメモリＤＭから出力することができる。
ミスとして判定されたアドレスがミスレジスタＭＦＦに既に格納されている場合、該当アドレスはミスフリップフロップに追加に格納されていない。このような判定は、ミス比較器ＭＣＰによって行うことができる。
図２７は、図２６のピクセルキャッシュ１２６５ｃの動作方法を示すフローチャートである。図２６と図２７を参照すると、Ｓ５１０段階において、ピクセルキャッシュ１２６５ｃは、要請ＲＥＱ１を受信する。
Ｓ５２０段階において、要請ＲＥＱ１がヒットであるか否かを判別する。受信された要請ＲＥＱ１がヒットであれば、Ｓ５４０段階において、要請されたデータを出力する。受信された要請ＲＥＱ１がミスであれば、Ｓ５３０段階において、要請されたデータをフェッチし、次の要請ＲＥＱ１を受信する。要請されたデータのフェッチ及び次の要請ＲＥＱ１の受信は同時に行うことができる。
図２８は、図２６のピクセルキャッシュ１２６５ｃの動作方法をより詳細に示すフローチャートである。図２６と図２８を参照すると、Ｓ６１０段階において、要請ＲＥＱ１を受信する。
Ｓ６２０段階において、受信された要請ＲＥＱ１がヒットであるか否かを判別する。受信された要請ＲＥＱ１がミスであれば、Ｓ６２５段階において、受信された要請ＲＥＱ１をミスレジスタＭＦＦに格納する。その後、Ｓ６５０段階が実行される。受信された要請ＲＥＱ１がヒットであれば、Ｓ６３０段階が実行される。
Ｓ６３０段階において、ミスの状況であるか否かを判断する。例えば、ミスが発生してデータのフェッチが実行されている状態で、ヒットが発生したか否かを判別する。ミスの状況でなければ、すなわち、ミスレジスタＭＦＦに格納された要請が存在せず、イメージプレーンのフェッチが実行していない状態でヒットが発生した場合、Ｓ６３５段階が実行される。Ｓ６３５段階において、要請されたイメージプレーンが出力される。要請されたデータは、データメモリＤＭから出力することができる。例えば、要請ＲＥＱ１がマルチプレクサ部ＭＵ２を通じてデータメモリＤＭに伝達され、データメモリＤＭから要請されたイメージプレーンを出力することができる。
ミスの状況であれば、すなわち、ミスレジスタＭＦＦに格納された要請が存在するか、又はイメージプレーンのフェッチが実行されている状況でヒットが発生すれば、受信された要請ＲＥＱ１をヒットアンダーミスレジスタＨＵＭＦＦに格納する。
Ｓ６５０段階において、イメージプレーンのフェッチが実行中であるか否かを判別する。イメージプレーンのフェッチが実行されていれば、ミスレジスタＭＦＦ、又はヒットアンダーミスレジスタＨＵＭＦＦに格納された要請によるフェッチを実行することができる。したがって、ミスレジスタＭＦＦ又はヒットアンダーミスレジスタＨＵＭＦＦに格納された要請を参照せずに、Ｓ６１０段階で、次の要請ＲＥＱ１が処理される。
イメージプレーンのフェッチが実行されていなければ、ミスレジスタＭＦＦ又はヒットアンダーミスレジスタＨＵＭＦＦに格納された要請によるフェッチを実行することができる。Ｓ６６０段階において、格納されたシーケンスが存在するか否かを判別する。シーケンスは、外部から受信されてミスレジスタＭＦＦ又はヒットアンダーミスレジスタＨＵＭＦＦに格納された要請のシーケンスであり得る。シーケンスは、格納された要請の順序に関する情報を含むことができる。ステートマシンＳＭがシーケンスを管理することができる。
格納されたシーケンスが存在しなければ、ミスレジスタＭＦＦ又はヒットアンダーミスレジスタＨＵＭＦＦに格納された要請が存在しない。したがって、ミスレジスタＭＦＦ又はヒットアンダーミスレジスタＨＵＭＦＦに格納された要請を参照せずに、Ｓ６１０段階で、次の要請ＲＥＱ１が処理される。
格納されたシーケンスが存在すれば、Ｓ６７０段階において、現在のシーケンスがヒットアンダーミスレジスタＨＵＭＦＦに対応するか否かを判別する。現在のシーケンスがヒットアンダーミスレジスタＨＵＭＦＦに対応する場合、Ｓ６３５段階で要請されたイメージプレーンが出力され、Ｓ６１０段階で、次の要請が処理される。
現在のシーケンスがヒットアンダーミスレジスタＨＵＭＦＦに対応しない場合、Ｓ６８０段階で、ミスレジスタＭＦＦに格納された要請によってフェッチが開始される。
Ｓ６１０段階〜Ｓ６８０段階は、ピクセルキャッシュ１２６５ｃに電源が供給される間続いて行うことができる。
要約すると、Ｓ６１０段階〜Ｓ６４０段階を通じて、受信された要請ＲＥＱ１の処理が実行される。ミスとして判断された要請ＲＥＱ１は、ミスレジスタＭＦＦに格納される。ヒットアンダーミスとして判別された要請ＲＥＱ１は、ヒットアンダーミスレジスタＨＵＭＦＦに格納される。純粋なヒットとして判別された要請ＲＥＱ１はイメージプレーンを出力させる。受信された要請ＲＥＱ１がミスとして判別されても、ピクセルキャッシュ１２６５ｃは、受信された要請ＲＥＱ１をミスレジスタＭＦＦに格納し、次の要請を連続して処理することができる。
Ｓ６５０段階〜Ｓ６８０段階において、ミスの状況に対する処理が実行される。イメージプレーンのフェッチが実行されていない時、ミスレジスタＭＦＦ又はヒットアンダーミスレジスタＨＵＭＦＦに格納された要請のうち、シーケンスに対応する要請によってイメージプレーンのフェッチが実行される。一つのイメージプレーンのフェッチが終了すると、次のシーケンスの要請によってイメージプレーンのフェッチが実行される。
すなわち、Ｓ６１０段階〜Ｓ６４０段階で、イメージプレーンを出力したり、ミスレジスタＭＦＦの要請ＲＥＱ１を格納したり、ヒットアンダーミスレジスタＨＵＭＦＦの要請ＲＥＱ１を格納する動作が実行される。Ｓ６１０段階〜Ｓ６４０段階は、ミスレジスタＭＦＦ又はヒットアンダーミスレジスタＨＵＭＦＦをバッファとして使用して、要請ＲＥＱ１をリアルタイムで接受する動作であり得る。
Ｓ６５０段階〜Ｓ６８０段階において、ミスレジスタＭＦＦ又はヒットアンダーミスレジスタＨＵＭＦＦに格納された要請によってイメージプレーンのフェッチが実行される。フェッチされたイメージプレーンは出力され、フェッチされたイメージプレーンに対応する要請はミスレジスタＭＦＦ又はヒットアンダーミスレジスタＨＵＭＦＦから削除される。Ｓ６５０段階〜Ｓ６８０段階は、ミスレジスタＭＦＦ又はヒットアンダーミスレジスタＨＵＭＦＦに格納された要請を実行して、ミスレジスタＭＦＦ又はヒットアンダーミスレジスタＨＵＭＦＦを空ける動作であり得る。
図２８において、Ｓ６１０段階〜Ｓ６８０段階は、一つの方法で実行されるものとして示している。しかし、本発明の技術的思想はこれに限定されない。例えば、Ｓ６１０段階〜Ｓ６４０段階が外部から受信された要請ＲＥＱ１を処理する１つの方法であり、Ｓ６５０段階〜Ｓ６８０段階がレジスタに格納された要請を処理する他の一つの方法であり得る。この方法は、互いに独立して実行することができる。
図２９は、本発明の第５実施形態によるピクセルキャッシュ１２６５ｄを示すブロック図である。例示的に、ピクセルキャッシュ１２６５ｄは、図５、図２０、図２４、及び図２６に示したピクセルキャッシュ１２６５、１２６５ａ、１２６５ｂ、１２６５ｃの組み合わせた形態を有することができる。ピクセルキャッシュ１２６５ｄは、一つのラインフィルユニットにイメージプレーンを格納することができる。イメージプレーン又はラインフィルユニットのサイズは、特殊機能レジスタＳＦＲに格納されたサイズ情報ＳＩによって調節することができる。ピクセルキャッシュ１２６５ｄは、多重情報ＭＩに対応する数の要請ＲＥＱ１ａ、ＲＥＱ１ｂを同時に処理することができる。ピクセルキャッシュ１２６５ｄは、ノンブロッキングキャッシュであり得る。
図２９に示すように、図５、図２０、図２４、及び図２６に示したピクセルキャッシュ１２６５、１２６５ａ、１２６５ｂ、１２６５ｃのうち少なくとも２つのピクセルキャッシュを組み合わせて使用することができる。
例示的に、ピクセルキャッシュ１２６５ｄは、多重情報ＭＩによって、複数の要請ＲＥＱ１、ＲＥＱ２を同時に処理するように設定される時、各要請に対応するイメージプレーン（又はラインフィルユニット）のサイズは、サイズ情報ＳＩに応じて個別に設定することができる。
図３０は、本発明の第６実施形態によるピクセルキャッシュ１２６５ｅを示すブロック図である。図２９のピクセルキャッシュ１２６５ｄと比較すると、ピクセルキャッシュ１２６５ｅは、マルチプレクサ部ＭＵ５、ＭＵ６をさらに含んでいる。マルチプレクサ部ＭＵ５、ＭＵ６は、モード情報ＭＩに応答して動作することができる。
モード情報ＭＩに応答して、ミス比較器ＭＣＰ１ｂ〜ＭＣＰｋｂ及びミスレジスタＭＦＦｂが活性化するか否か、データメモリＤＭｂが活性化するか否かを決定することができる。例示的に、データメモリＤＭｂが非活性化する場合に、データメモリＤＭｂは、データメモリＤＭａの一部として管理することができる。
サイズ制御部ＳＣＵは、サイズ情報ＳＩによってピクセルキャッシュ１２６５ｅのラインフィルユニットのサイズを管理することができる。
例示的に、サイズ情報ＳＩ及びモード情報ＭＩは、ピクセルキャッシュ１２６５ｅの外部から受信することができる。すなわち、サイズ情報ＳＩ及びモード情報ＭＩを格納する特殊機能レジスタＳＦＲは、ピクセルキャッシュ１２６５ｅの外部に提供することができる。
ミス制御部ＭＣＵａ、ＭＣＵｂの各々は、外部チャネルと通信するインターフェイス、読み出しステートマシン、多重実行制御を含む。読み出しステートマシンは、メインメモリ１３００（図１参照）に読み出し要請ＲＥＱ２ａ、ＲＥＱ２ｂを伝送することができる。多重実行制御は、イメージプレーンをフェッチする周期を制御することができる。例えば、ミスが複数回発生する場合、複数回のイメージプレーンのフェッチが要請される。複数回のイメージプレーンのフェッチが短い時間の間に集中的に発生すれば、メインメモリ１３００でボトルネック（ｂｏｔｔｌｅ ｎｅｃｋ）現象が発生することがある。多重実行制御は、イメージプレーンのフェッチが実行される周期又は頻度を調整して、メインメモリ１３００でボトルネック現象が発生することを防止することができる。
本発明の技術的思想がイメージプロセッシング装置を参照して説明された。しかし、本発明の技術的思想にしたがうイメージプロセッシング装置は、グラフィックプロセッシングユニットＧＰＵ、ビデオコーデック、ディスプレーコントローラ，イメージ信号プロセッサＩＳＰ等のような多様なイメージプロセッシングハードウェアの中で少なくとも１つを包含することができる。即ち、本発明の技術的思想にしたがうピクセルキャッシュは、グラフィックプロセッシングユニットＧＰＵ、ビデオコーデック、ディスプレーコントローラ、イメージ信号プロセッサＩＳＰ等のような多様なイメージプロセッシングハードウェアの中で少なくとも１つの構成要素として提供され得る。
本発明の詳細な説明では具体的な実施形態について説明したが、本発明の範囲と技術的思想から逸脱しない範囲内で様々な変形が可能である。したがって、本発明の範囲は、上述の実施形態に限定されず、後述する特許請求の範囲だけでなく、本発明の特許請求の範囲と均等なものにより定められなければならない。
１０００・・・モバイル装置
１１００・・・システムバス
１２００・・・アプリケーションプロセッサ
１３００・・・メインメモリ
１４００・・・モデム
１５００・・・ユーザインターフェース
１６００・・・ストレージ
１２１０・・・内部バス
１２２０・・・コアプロセッサ
１２３０・・・デジタル信号プロセッサ
１２４０・・・ダイレクトメモリアクセス
１２５０・・・メモリコントローラ
１２６０・・・イメージプロセッシング装置
１２６１・・・動作検出部
１２６３・・・動作補償部
１２６５・・・ピクセルキャッシュ
ＤＭ・・・データメモリ
ＴＭ・・・タグメモリ
ＭＵ１〜ＭＵ６・・・マルチプレクサ部
ＣＵ・・・比較部
ＨＭＤＵ・・・ヒット及びミス判別部
ＲＭＵ・・・置換部
ＳＭ・・・ステートマシン
ＭＣＵ・・・ミス制御部
ＬＣＵ・・・ラインフィル制御部
ＬＢ・・・ラインフィルバッファ
ＳＦＲ・・・特殊機能レジスタ
ＭＦＦ・・・ミスレジスタ
ＭＣＰ・・・ミス比較器
ＨＵＭＦＦ・・・ヒットアンダーミスレジスタ
ＳＩ・・・サイズ情報
ＭＩ・・・多重情報

Claims (10)

  1. メインメモリに格納されたイメージをフェッチするように構成されるピクセルキャッシュの動作方法において、
    前記メインメモリに格納されたイメージのイメージプレーンのデータを複数のラインフィルユニットのうちの一つのラインフィルユニットに格納する段階と、
    前記ラインフィルユニットに格納された前記イメージプレーンのデータをイメージプロセッシング装置に出力する段階とを含み、
    前記ラインフィルユニットは、前記ピクセルキャッシュで一時に格納されて出力されるデータの処理単位であり、
    前記イメージプレーンは、複数の行方向のピクセルと、複数の列方向のピクセルとを含み、前記ラインフィルユニットのサイズと同じサイズを有することを特徴とする動作方法。
  2. 前記イメージプレーンは、前記メインメモリで互いに不連続なアドレスを有する少なくとも２部分から前記一つのラインフィルユニットにフェッチされ、
    前記少なくとも２部分の各々は、少なくとも２つの連続したアドレスを有することを特徴とする請求項１に記載の動作方法。
  3. 前記出力する段階は、
    前記イメージプロセッシング装置からイメージプレーンのデータの要請を受信する段階と、
    前記要請がヒットの場合、前記要請に対応するイメージプレーンのデータを出力し、前記要請がヒットでなければ、前記メインメモリから前記要請に対応するイメージプレーンのデータをフェッチして出力する段階とを含み、
    前記要請に対応するイメージプレーンのデータが前記複数のラインフィルユニットのうちの一つに格納されていれば、ヒットとして判定されることを特徴とする請求項１に記載の動作方法。
  4. 前記出力する段階は、
    前記イメージプロセッシング装置から複数のイメージプレーンのデータの要請を受信する段階と、
    前記複数のイメージプレーンのうちヒットであるイメージプレーンのデータを出力し、前記複数のイメージプレーンのうちヒットでないイメージプレーンのデータをフェッチして出力する段階とを含み、
    前記複数のイメージプレーンのうち前記複数のラインフィルユニットに格納されたイメージプレーンはヒットとして判定されることを特徴とする請求項１に記載の動作方法。
  5. 前記格納する段階の前に、前記ラインフィルユニットのサイズを調節する段階をさらに含むことを特徴とする請求項１に記載の動作方法。
  6. 前記格納する段階の前に、前記複数のラインフィルユニットを第１ラインフィルユニット及び第２ラインフィルユニットに分割する段階をさらに含むことを特徴とする請求項１に記載の動作方法、
  7. 前記格納する段階は、
    第１イメージのイメージプレーンのデータを前記第１ラインフィルユニットのうちの一つの第１ラインフィルユニットに格納する段階と、
    第２イメージのイメージプレーンのデータを前記第２ラインフィルユニットのうちの一つの第２ラインフィルユニットに格納する段階とを含み、
    前記第１ラインフィルユニットに格納する段階及び前記第２ラインフィルユニットに格納する段階は同時に実行されることを特徴とする請求項６に記載の動作方法。
  8. 前記出力する段階は、
    前記イメージプロセッシング装置からイメージプレーンのデータの要請を受信する段階と、
    前記要請がヒットであれば、前記要請に対応するイメージプレーンのデータを出力し、前記要請がヒットでなければ、前記メインメモリから前記要請に対応するイメージプレーンのデータをフェッチすると共に、前記イメージプロセッシング装置から第２イメージプレーンのデータの要請を受信する段階とを含み、
    前記要請に対応するイメージプレーンのデータが前記複数のラインフィルユニットのうちの一つに格納されていれば、ヒットとして判定されることを特徴とする請求項１に記載の動作方法。
  9. 複数のウェイを含み、各ウェイは、データを格納するように構成される複数のラインフィルユニットを格納するデータメモリと、
    前記複数のウェイに各々対応する複数のタグウェイを含み、各タグウェイは各ウェイの複数のラインフィルユニットに各々対応する複数のタグラインを含むタグメモリと、
    外部のメインメモリに格納されたイメージのイメージプレーンを要請するように構成されるミス制御部とを含み、
    前記メインメモリから受信されたイメージプレーンのデータは、前記データメモリの一つのラインフィルユニットに格納され、前記メインメモリから受信されたイメージプレーンのアドレスの情報は、前記タグメモリの１つのタグラインに格納され、
    前記ラインフィルユニットは、前記ピクセルキャッシュで一時に格納されて出力されるデータの処理単位であり、
    前記イメージプレーンは、複数の行方向のピクセル及び複数の列方向のピクセルを含み、前記ラインフィルユニットのサイズと同じサイズを有することを特徴とするピクセルキャッシュ。
  10. 前記ラインフィルユニットのサイズに対する情報を格納するように構成されるレジスタをさらに含み、
    前記レジスタに格納される情報に基づいて、前記ラインフィルユニットのサイズが調整されることを特徴とする請求項９に記載のピクセルキャッシュ。
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