JP2014120901A - Time-to-digital conversion circuit and time-to-digital conversion method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a time-to-digital conversion circuit that has a reduced circuit scale.SOLUTION: The time-to-digital conversion circuit includes a first delay line 1010, a second delay line 1040, a determination circuit 1055 and a control circuit 1015. The first delay line 1010 includes n delay elements 1011 connected in series, and captures a reference clock and inputs an operational result of an output of the nth stage delay element 1011 and the reference clock into the first stage delay element 1011. The second delay line 1040 includes n delay elements 1041 connected in series and captures a signal to be measured. The determination circuit 1055 outputs one series of outputs of the delay elements 1011 and the delay elements 1041 latched on the other on the basis of the number of stages of propagation of the reference clock at the capture of the signal to be measured. The control circuit 1015 outputs a phase of the signal to be measured relative to the reference clock on the basis of the number of times when the reference clock has reached the nth stage delay element 1011, the number of stages of propagation and the outputs of the determination circuit 1055.

Description

本発明は、時間デジタル変換回路に関し、例えば位相差または時間差をデジタル信号に変換する回路に好適に用いられる。   The present invention relates to a time digital conversion circuit, and is suitably used for a circuit that converts a phase difference or time difference into a digital signal, for example.

基準クロックに対する被測定信号の位相を検出する時間デジタル変換器(Time−to−Digital−Converter;TDC)が知られている。例えば、特許第4443616号公報(対応米国特許:US7884751(B2))には、時間デジタル変換回路が開示されている。この時間デジタル変換回路は、被測定信号の基準クロックに対する位相を検出する。この時間デジタル変換回路は、第1ディレイラインと、第2ディレイライン群と、複数の判定回路と、演算回路と、を備えている。第1ディレイラインは、入力信号を第1遅延量で遅延する第1遅延素子を複数直列に接続し、初段の前記第1遅延素子に前記基準クロックが入力される。第2ディレイライン群は、前記第1ディレイラインの複数の前記第1遅延素子の接続ノードまたは初段の前記第1遅延素子の入力ノードに接続され、入力信号を前記第1遅延量と異なる第2遅延量で遅延する第2遅延素子を少なくとも1つ以上直列に接続している。複数の判定回路は、前記被測定信号の変化エッジが、前記第1ディレイラインの複数の前記第1遅延素子および前記第2ディレイライン群の複数の前記第2遅延素子の出力する前記基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する。演算回路は、前記複数の判定回路の判定結果から、前記被測定信号の変化エッジの前記基準クロックに対する位相を算出する。前記第1遅延量と前記第2遅延量の差は、前記第1遅延量および前記第2遅延量より小さい。   A time-to-digital-converter (TDC) that detects the phase of a signal under measurement with respect to a reference clock is known. For example, Japanese Patent No. 4444316 (corresponding US Patent: US7884871 (B2)) discloses a time digital conversion circuit. This time digital conversion circuit detects the phase of the signal under measurement with respect to the reference clock. The time digital conversion circuit includes a first delay line, a second delay line group, a plurality of determination circuits, and an arithmetic circuit. The first delay line connects a plurality of first delay elements that delay an input signal by a first delay amount in series, and the reference clock is input to the first delay element in the first stage. The second delay line group is connected to a connection node of the plurality of first delay elements of the first delay line or to an input node of the first delay element in the first stage, and an input signal is different from the first delay amount. At least one second delay element that is delayed by a delay amount is connected in series. The plurality of determination circuits have the reference clock output from the plurality of first delay elements of the first delay line and the plurality of second delay elements of the second delay line group when the change edge of the signal under measurement is changed. It is determined whether the signal is advanced or delayed with respect to the changed edge of the delayed signal. The arithmetic circuit calculates the phase of the change edge of the signal under measurement with respect to the reference clock from the determination results of the plurality of determination circuits. A difference between the first delay amount and the second delay amount is smaller than the first delay amount and the second delay amount.

第1遅延素子および第2遅延素子は、それぞれ初段の第1遅延素子からの経路の遅延量の合計だけ基準クロックを遅延した遅延クロックを出力する。したがって、第1遅延量τ1と第2遅延量τ2の各種の組合せ、例えば2・τ1、τ1+τ2、2・τ1+τ2、2・τ1+2・τ2、…などの遅延量の遅延クロックが出力される。例えば、2・τ1とτ1・τ2であれば、τ1−τ2異なる遅延クロックである。第1遅延素子および第2遅延素子は、遅延量がτ1−τ2ずつ異なる遅延クロックを出力することができる。例えば、時間分解能が10psで、200psまでの位相差を検出する場合、TDCは以下のようになる。このTDCでは、第1遅延量τ1(30ps)と第2遅延量τ2(20ps)の差τ1−τ2(10ps)を単位遅延量として、単位遅延量(10ps)の整数倍で200psまでの遅延量の遅延クロックが生成される。ただし、10psの遅延量の遅延クロックは生成できない。言い換えれば、20psから200psまで、10psごとの遅延クロックが生成される。   Each of the first delay element and the second delay element outputs a delay clock obtained by delaying the reference clock by the total delay amount of the path from the first delay element in the first stage. Therefore, various combinations of the first delay amount τ1 and the second delay amount τ2, for example, delay clocks with delay amounts such as 2 · τ1, τ1 + τ2, 2 · τ1 + τ2, 2 · τ1 + 2 · τ2,. For example, 2 · τ1 and τ1 · τ2 are different delay clocks by τ1-τ2. The first delay element and the second delay element can output delay clocks having different delay amounts by τ1-τ2. For example, when the time resolution is 10 ps and a phase difference up to 200 ps is detected, the TDC is as follows. In this TDC, the difference amount τ1−τ2 (10 ps) between the first delay amount τ1 (30 ps) and the second delay amount τ2 (20 ps) is used as a unit delay amount, and the delay amount up to 200 ps is an integral multiple of the unit delay amount (10 ps). Delay clocks are generated. However, a delay clock having a delay amount of 10 ps cannot be generated. In other words, a delay clock is generated every 10 ps from 20 ps to 200 ps.

関連する技術として、特開2010−130699号公報(対応米国特許:US7973578(B2))にタイム/デジタルコンバーター及びデジタル位相ロックループが開示されている。このタイム/デジタルコンバーターは、コンバーターと、位相周波数検出器と、周波数検出器とを含む。コンバーターは、第1信号及び第2信号を受信し、直列接続された複数の遅延素子を用いて前記第2信号を段階的に遅延させ、前記遅延された第2信号と前記第1信号とを比較して前記第1信号に対する前記第2信号の位相エラーを出力する。位相周波数検出器は、前記第1信号及び前記複数の遅延素子のノードのうち一つのノードから第3信号を受信し、前記第1信号及び前記第3信号に対する位相差を出力する。周波数検出器は、前記位相周波数検出器の出力信号と前記第2信号を用いて、前記第1信号に対する前記第2信号の周波数エラーをデジタルコードに出力する。   As a related technique, Japanese Patent Laid-Open No. 2010-130699 (corresponding US Patent: US7953578 (B2)) discloses a time / digital converter and a digital phase lock loop. The time / digital converter includes a converter, a phase frequency detector, and a frequency detector. The converter receives the first signal and the second signal, delays the second signal in stages using a plurality of delay elements connected in series, and converts the delayed second signal and the first signal. In comparison, a phase error of the second signal with respect to the first signal is output. The phase frequency detector receives a third signal from one of the nodes of the first signal and the plurality of delay elements, and outputs a phase difference with respect to the first signal and the third signal. The frequency detector outputs a frequency error of the second signal with respect to the first signal to a digital code using the output signal of the phase frequency detector and the second signal.

また、特開2009−246590号公報にA/D変換回路が開示されている。このA/D変換回路は、パルス走行部と、デコード部と、演算部と、設定部とを有する。パルス走行部は、走行するパルスに対して、アナログ入力信号の大きさに応じた遅延量を与える複数の遅延素子が連結されている。デコード部は、入力されるサンプリングクロックに従って前記パルスの走行位置をデコードし、デコード値を出力する。演算部は、1つ前のサンプリングクロックにおける前記デコード値と現サンプリングクロックにおける前記デコード値との差を、前記アナログ入力信号のデジタル変換値として出力する。設定部は、デジタル変換値のビット数に応じて、前記デコード部がデコード可能とするビット数を設定する。   Japanese Patent Application Laid-Open No. 2009-246590 discloses an A / D conversion circuit. The A / D conversion circuit includes a pulse traveling unit, a decoding unit, a calculation unit, and a setting unit. The pulse traveling unit is connected to a plurality of delay elements that give a delay amount corresponding to the magnitude of the analog input signal to the traveling pulse. The decoding unit decodes the traveling position of the pulse according to the input sampling clock and outputs a decoded value. The arithmetic unit outputs a difference between the decoded value at the previous sampling clock and the decoded value at the current sampling clock as a digital conversion value of the analog input signal. The setting unit sets the number of bits that can be decoded by the decoding unit according to the number of bits of the digital conversion value.

また特許第4626581号公報(対応米国特許:US7450049(B2))に数値化装置が開示されている。この数値化装置は、パルス遅延回路と、上位符号化回路と、反転タイミング抽出回路と、第1遅延ラインと、第2遅延ラインと、下位符号化回路と、を備える。パルス遅延回路は、アナログ入力信号の電圧レベルに応じた遅延時間でパルス信号を遅延させる複数のパルス遅延ユニットを直列又はリング状に接続してなり、パルス信号を各遅延ユニットの遅延時間にて順次遅延させながら伝送する。上位符号化回路は、計測タイミングを示す計測信号が入力されると、前記パルス遅延回路内で前記パルス信号が通過した前記パルス遅延ユニットの段数に対応する数値データを生成する。反転タイミング抽出回路は、前記計測タイミング後に最初に反転したパルス遅延ユニットの出力を、反転タイミング信号として抽出する。第1遅延ラインは、予め設定された第1の遅延時間で信号を遅延させる複数の第1遅延ユニットを直列又はリング状に接続してなり、前記反転タイミング抽出回路にて抽出された反転タイミング信号を順次遅延させながら伝送する。第2遅延ラインは、前記パルス遅延ユニットの遅延時間の1/M(Mは2以上の整数)に設定された遅延時間差だけ前記第1の遅延時間より大きな第2の遅延時間で信号を遅延させる複数の第2遅延ユニットを直列又はリング状に接続してなる。そして、前記計測信号を順次遅延させながら伝送する。下位符号化回路は、前記第1遅延ライン上の遅延信号が通過した前記第1遅延ユニットの段数が、前記第2遅延ライン上の遅延信号が通過した前記第2遅延ユニットの段数を追い抜くまでに要した前記第1又は第2遅延ユニットの段数に基づいて、以下を実行する。すなわち、前記計測タイミングと前記パルス遅延ユニットの出力の反転タイミングとの時間差に対応した数値データを生成する。前記上位符号化回路により生成された数値データを上位ビット、前記下位符号化回路により生成された数値データを下位ビットとする出力データを生成する。   Japanese Patent No. 4626581 (corresponding US patent: US7450049 (B2)) discloses a numerical device. The digitizing apparatus includes a pulse delay circuit, a higher-order encoding circuit, an inversion timing extraction circuit, a first delay line, a second delay line, and a lower-order encoding circuit. The pulse delay circuit is formed by connecting a plurality of pulse delay units that delay a pulse signal with a delay time corresponding to the voltage level of the analog input signal in series or in a ring shape, and sequentially transferring the pulse signal according to the delay time of each delay unit. Transmit with delay. When the measurement signal indicating the measurement timing is input, the high-order encoding circuit generates numerical data corresponding to the number of stages of the pulse delay unit through which the pulse signal has passed in the pulse delay circuit. The inversion timing extraction circuit extracts the output of the pulse delay unit that is inverted first after the measurement timing as an inversion timing signal. The first delay line is formed by connecting a plurality of first delay units for delaying a signal by a preset first delay time in series or in a ring shape, and the inversion timing signal extracted by the inversion timing extraction circuit. Are transmitted while being sequentially delayed. The second delay line delays the signal by a second delay time larger than the first delay time by a delay time difference set to 1 / M (M is an integer of 2 or more) of the delay time of the pulse delay unit. A plurality of second delay units are connected in series or in a ring shape. The measurement signals are transmitted while being sequentially delayed. The low-order encoding circuit is configured so that the number of stages of the first delay unit through which the delay signal on the first delay line has passed exceeds the number of stages of the second delay unit through which the delay signal on the second delay line has passed. Based on the required number of stages of the first or second delay unit, the following is executed. That is, numerical data corresponding to the time difference between the measurement timing and the inversion timing of the output of the pulse delay unit is generated. Output data having numerical data generated by the upper encoding circuit as upper bits and numerical data generated by the lower encoding circuit as lower bits is generated.

特開2003−273735号公報(対応米国特許:US6801150(B2))にA/D変換方法及び装置が開示されている。このA/D変換方法は、アナログ電圧をmビットのデジタル値に変換する複数のA/D変換手段を用いて、アナログ信号を所定タイミングでA/D変換する。そして、各A/D変換手段により得られたデジタル値を加算又は平均化することにより、各A/D変換手段で得られるデジタル値よりもビット数が大きいnビットのデジタル値を算出する。   Japanese Patent Laid-Open No. 2003-273735 (corresponding US Patent: US6801150 (B2)) discloses an A / D conversion method and apparatus. In this A / D conversion method, an analog signal is A / D converted at a predetermined timing using a plurality of A / D conversion means for converting an analog voltage into an m-bit digital value. Then, by adding or averaging the digital values obtained by each A / D conversion means, an n-bit digital value having a larger number of bits than the digital value obtained by each A / D conversion means is calculated.

特許第3372860号公報(対応米国特許:US5128624(A))に信号位相差検出回路及び信号位相差検出方法が開示されている。この信号位相差検出回路は、遅延信号発生手段(1)、位置検出手段(3)、カウント手段(2)、および周回回数決定手段(27)を備える。遅延信号発生手段(1)は、複数の信号遅延回路がリング状に連結され、任意のタイミングで入力される第1の信号を、連結された前記複数の信号遅延回路内にて周回させる。位置検出手段(3)は、前記第1の信号と任意の位相差を持つ第2の信号が入力され、前記第2の信号の入力された時の、前記複数の信号遅延回路における前記第1の信号の周回位置を検出する。カウント手段(2)は、前記第1の信号が入力されてから前記第2の信号が入力されるまでに、前記第1の信号が前記複数の信号遅延回路内を周回する周回回数を、複数の異なるタイミングでカウントする。周回回数決定手段(27)は、前記カウント手段でカウントされた複数の周回回数から、所望の周回回数を決定する。前記周回回数決定手段(27)からの前記所望の周回回数と、前記位置検出手段(3) によって検出された前記第1の信号の周回位置とに基づいて、前記第1の信号と前記第2の信号との間の位相差を出力する。   Japanese Patent No. 3372860 (corresponding US Patent: US Pat. No. 5,128,624 (A)) discloses a signal phase difference detection circuit and a signal phase difference detection method. The signal phase difference detection circuit includes a delay signal generation means (1), a position detection means (3), a count means (2), and a circulation number determination means (27). In the delay signal generating means (1), a plurality of signal delay circuits are connected in a ring shape, and the first signal input at an arbitrary timing is circulated in the connected signal delay circuits. The position detection means (3) receives the second signal having an arbitrary phase difference from the first signal, and the first signal in the plurality of signal delay circuits when the second signal is input. Detect the round position of the signal. The counting means (2) has a plurality of number of laps in which the first signal circulates in the plurality of signal delay circuits from when the first signal is input to when the second signal is input. Count at different timings. The number-of-turns determination means (27) determines a desired number of turns from the plurality of turns counted by the counting means. Based on the desired number of laps from the lap number determination means (27) and the lap position of the first signal detected by the position detection means (3), the first signal and the second The phase difference between the two signals is output.

特許第3438342号公報にパルス位相差符号化回路が開示されている。このパルス位相差符号化回路は、パルス周回回路と、カウンタと、周回位置検出手段と、データ出力ラインと、を備える。パルス周回回路は、入力信号を反転して出力する反転回路が複数個リング状に連結されると共に、該反転回路の一つが反転動作を外部からの第1の制御信号により制御可能な起動用反転回路として構成される。そして、上記第1の制御信号の入力による該起動用反転回路の反転動作開始に伴いパルス信号を周回させる。カウンタは、該パルス周回回路内での上記パルス信号の周回回数をカウントし、該カウント結果を二進数デジタルデータとして出力する。周回位置検出手段は、上記第1の制御信号に対して任意の位相差を有する第2の制御信号が外部より入力された時に、上記パルス周回回路の各反転回路の出力を、動作電圧に応じて定まる所定のしきい値により2値化して取り込む。そして、2値化して取り込んだ上記各反転回路の出力に基づき上記パルス周回回路内での上記パルス信号の周回位置を検出し、該周回位置に応じた二進数デジタル信号を出力する。データ出力ラインは、該周回位置検出手段からの二進数デジタルデータを下位ビット、上記カウンタからの二進数デジタルデータを上位ビットとする複数ビットの二進数デジタルデータを第1の制御信号および第2の制御信号の位相差を表すデータとして出力する。パルス位相差符号化回路において、上記周回位置検出手段の動作電圧を調整する電圧調整手段を設ける。上記周回位置検出手段のしきい値は、上記電圧調整手段により上記動作電圧を調整することにより、上記周回位置検出手段が2値化して取り込んだ上記各反転回路の出力のうち、連続した2つの反転回路の出力の位相差が夫々一定となるように調整されている。   Japanese Patent No. 3438342 discloses a pulse phase difference encoding circuit. The pulse phase difference encoding circuit includes a pulse circulation circuit, a counter, a circulation position detection unit, and a data output line. In the pulse circuit, a plurality of inverting circuits that invert and output an input signal are connected in a ring shape, and one of the inverting circuits can control the inverting operation by a first control signal from the outside. Configured as a circuit. Then, the pulse signal circulates with the start of the inverting operation of the start-up inverting circuit by the input of the first control signal. The counter counts the number of circulations of the pulse signal in the pulse circulation circuit, and outputs the count result as binary digital data. When the second control signal having an arbitrary phase difference with respect to the first control signal is input from the outside, the circulating position detecting means outputs the output of each inverting circuit of the pulse circulating circuit according to the operating voltage. Then, the data is binarized using a predetermined threshold value determined in this manner. Then, based on the output of each inverting circuit that has been binarized, the circulating position of the pulse signal in the pulse circulating circuit is detected, and a binary digital signal corresponding to the circulating position is output. The data output line has a plurality of binary digital data, the first digital control data and the second digital data, the binary digital data from the rotation position detecting means being the lower bits and the binary digital data from the counter being the upper bits. Output as data representing the phase difference of the control signal. In the pulse phase difference encoding circuit, voltage adjusting means for adjusting the operating voltage of the circulating position detecting means is provided. The threshold value of the circuit position detecting means is obtained by adjusting the operating voltage by the voltage adjusting means, and by adjusting the operating voltage, the output value of each of the inverting circuits taken by the circuit position detecting means is binarized. The phase difference of the output of the inverting circuit is adjusted so as to be constant.

第2868266号公報(対応米国特許:US5128624(A))に信号位相差検出回路及び信号位相差検出方法が開示されている。この信号位相差検出回路は、リング遅延パルス発生回路(1)、カウンタ(2,21,22)、パルスセレクター(3)、およびエンコーダー(4)を備える。リング遅延パルス発生回路(1)は、多数の信号遅延回路において最終出力段を最初の信号遅延回路に戻すように連結する。そして、任意のタイミングで入力される1つのパルスPを前記信号遅延回路内にて信号遅延回路の遅延時間だけ遅延させながら周回させる。さらに、このパルスPが通過した信号遅延回路の遅延時間だけ順々に遅れた複数の遅延パルスを繰り返し発生する。カウンター(2,21,22)は、前記リング遅延パルス発生回路(1)内を前記パルスPが周回する周回回数をカウントする。パルスセレクター(3)は、前記リング遅延パルス発生回路(1)の前記遅延パルスが入力される複数の入力ラインと、前記遅延パルスに対応する複数の出力ラインを有する。そして、前記パルスPに対して任意の位相差を持つパルスPの入力タイミングに対し、特定の時間的関係にある前記リング遅延パルス発生回路(1)からの前記遅延パルスの状態に応じて、前記出力ラインの状態を変える。エンコーダー(4)は、前記パルスセレクター(3)の前記出力ラインからの出力を入力とし、前記パルスセレクター(3)の出力ラインの状態に対応するデジタル信号を出力する。前記パルスP入力時の前記パルスPの前記リング遅延パルス発生回路(1)内の前記周回回数と前記エンコーダー(4)の出力する前記デジタル信号とで前記パルスPとパルスPとの位相差を表わす位相差信号を得る。 No. 2868266 (corresponding US patent: US Pat. No. 5,128,624 (A)) discloses a signal phase difference detection circuit and a signal phase difference detection method. The signal phase difference detection circuit includes a ring delay pulse generation circuit (1), counters (2, 21, 22), a pulse selector (3), and an encoder (4). The ring delay pulse generation circuit (1) is connected so that the final output stage is returned to the first signal delay circuit in a number of signal delay circuits. Then, to orbit while delayed by the delay time of the signal delay circuit of one pulse P A inputted at arbitrary timing by said signal delay circuit. Furthermore, repeatedly generates a plurality of delayed pulses the pulse P A is delayed in sequence by a delay time of the signal delay circuit passing through. Counter (2,21,22), the ring delay pulse generating circuit (1) the pulse P A within counts the the number of cycles to orbit. The pulse selector (3) has a plurality of input lines to which the delay pulse of the ring delay pulse generation circuit (1) is input and a plurality of output lines corresponding to the delay pulse. Then, the input timing of the pulse P B having an arbitrary phase difference with respect to the pulse P A, depending on the state of the delay pulse from the ring delay pulse generating circuit in a specific temporal relationship (1) , Change the state of the output line. The encoder (4) receives the output from the output line of the pulse selector (3) as an input, and outputs a digital signal corresponding to the state of the output line of the pulse selector (3). The pulse P A and the pulse P B are determined by the number of laps in the ring delay pulse generation circuit (1) of the pulse P A when the pulse P B is input and the digital signal output from the encoder (4). A phase difference signal representing the phase difference is obtained.

特許第4443616号公報Japanese Patent No. 4443616 特開2010−130699号公報JP 2010-130699 A 特開2009−246590号公報JP 2009-246590 A 特許第4626581号公報Japanese Patent No. 4626581 特開2003−273735号公報JP 2003-273735 A 特許第3372860号公報Japanese Patent No. 3372860 特許第3438342号公報Japanese Patent No. 3438342 第2868266号公報No. 2868266

上記特許第4443616号公報の時間デジタル変換回路において、分解能が高いまま、測定範囲を広くして測定するためには、回路規模を大きくする必要がある、という問題がある。その理由は、以下に示すとおりである。例えば、24ビットの測定範囲を10psごとの分解能で測定する場合、すなわち20psから167μsまで10psごとの分解能で検出する場合、そのフリップ・フロップの個数は膨大なものとなる。具体的には、最大測定時間を167μsにするには、第1ディレイラインと第2ディレイライン群を構成する遅延素子の個数と、フリップ・フロップの個数がそれぞれ167μs/10ps=1670万個必要となる。測定範囲に関わらず、回路規模を小さく抑えることが可能な技術が望まれている。   In the time digital conversion circuit of the above-mentioned Japanese Patent No. 4443616, there is a problem that it is necessary to increase the circuit scale in order to perform measurement with a wide measurement range with high resolution. The reason is as follows. For example, when measuring a 24-bit measurement range with a resolution of 10 ps, that is, when detecting with a resolution of 10 ps from 20 ps to 167 μs, the number of flip-flops becomes enormous. Specifically, in order to set the maximum measurement time to 167 μs, the number of delay elements constituting the first delay line and the second delay line group and the number of flip-flops are required to be 167 μs / 10 ps = 16.7 million, respectively. Become. A technique that can keep the circuit scale small regardless of the measurement range is desired.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.

一実施の形態に係る時間デジタル変換回路は、基準クロックに対する被測定信号の位相を検出する時間デジタル変換回路であり、基準クロックを入力とする第1ディレイラインと被測定信号を入力とする第2ディレイラインと判定回路と制御回路とを備えている。判定回路は、第1ディレイラインのn個の第1遅延素子に対応して設けられる。基準クロックは、1段目の第1遅延素子に入力され、n段目の第1遅延素子に達すると、反転して1段目の第1遅延素子に戻る、ということを繰り返す。すなわち、同じ第1ディレイラインが繰り返し用いられる。それに伴い、同じ反転回路が繰り返し用いられる。制御回路は、基準クロックがn段目の第1遅延素子に達した回数を数える。   A time digital conversion circuit according to an embodiment is a time digital conversion circuit that detects a phase of a signal under measurement with respect to a reference clock, and a first delay line that receives the reference clock and a second delay that inputs the signal under measurement. A delay line, a determination circuit, and a control circuit are provided. The determination circuit is provided corresponding to the n first delay elements of the first delay line. The reference clock is input to the first delay element at the first stage, and when it reaches the first delay element at the nth stage, it is inverted and returned to the first delay element at the first stage. That is, the same first delay line is repeatedly used. Accordingly, the same inverting circuit is repeatedly used. The control circuit counts the number of times that the reference clock reaches the nth first delay element.

前記一実施の形態によれば、測定範囲に関わらず、回路規模を小さく抑えることができる。   According to the one embodiment, the circuit scale can be kept small regardless of the measurement range.

図1は、第1の実施の形態に係る時間デジタル変換回路の構成を示すブロック図である。FIG. 1 is a block diagram showing the configuration of the time digital conversion circuit according to the first embodiment. 図2は、第1の実施の形態に係る時間デジタル変換回路の構成例を示すブロック図である。FIG. 2 is a block diagram illustrating a configuration example of the time digital conversion circuit according to the first embodiment. 図3は、第1の実施の形態に係る時間デジタル変換回路の動作の一例を示すタイミングチャートである。FIG. 3 is a timing chart showing an example of the operation of the time digital conversion circuit according to the first embodiment. 図4は、第1の実施の形態に係る時間デジタル変換回路の動作の他の例を示すタイミングチャートである。FIG. 4 is a timing chart showing another example of the operation of the time digital conversion circuit according to the first embodiment. 図5は、第1の実施の形態に係る時間デジタル変換回路の種々の仕様を示す表である。FIG. 5 is a table showing various specifications of the time digital conversion circuit according to the first embodiment. 図6は、第2の実施の形態に係る時間デジタル変換回路の構成を示すブロック図である。FIG. 6 is a block diagram showing a configuration of the time digital conversion circuit according to the second embodiment. 図7は、第3の実施の形態に係る時間デジタル変換回路を適用した超音波流量計の構成例を示すブロック図である。FIG. 7 is a block diagram illustrating a configuration example of an ultrasonic flowmeter to which the time digital conversion circuit according to the third embodiment is applied. 図8は、第3の実施の形態に係る時間デジタル変換回路を適用した超音波流量計の動作の一例を示すタイミングチャートである。FIG. 8 is a timing chart showing an example of the operation of the ultrasonic flowmeter to which the time digital conversion circuit according to the third embodiment is applied. 図9は、第4の実施の形態に係る時間デジタル変換回路を適用したADCの構成例を示すブロック図である。FIG. 9 is a block diagram illustrating a configuration example of an ADC to which the time digital conversion circuit according to the fourth embodiment is applied. 図10は、第4の実施の形態に係る時間デジタル変換回路を適用したADCにおける第1遅延素子の構成例を示す図である。FIG. 10 is a diagram illustrating a configuration example of the first delay element in the ADC to which the time digital conversion circuit according to the fourth embodiment is applied. 図11は、第4の実施の形態に係る時間デジタル変換回路を適用したADCの動作の一例を示すタイミングチャートである。FIG. 11 is a timing chart showing an example of the operation of the ADC to which the time digital conversion circuit according to the fourth embodiment is applied. 図12は、第5の実施の形態に係る時間デジタル変換回路を適用したADPLLの構成例を示すブロック図である。FIG. 12 is a block diagram illustrating a configuration example of an ADPLL to which the time digital conversion circuit according to the fifth embodiment is applied.

以下、実施の形態に係る時間デジタル変換回路および時間デジタル変換方法について説明する。   The time digital conversion circuit and the time digital conversion method according to the embodiment will be described below.

(第1の実施の形態)
第1の実施の形態に係る時間デジタル変換回路の構成について説明する。図1は、第1の実施の形態に係る時間デジタル変換回路の構成を示すブロック図である。時間デジタル変換回路1000は、基準クロックCLKに対する被測定信号SCの位相(OUT)を検出する。時間デジタル変換回路1000は、第1ディレイライン1010と、第2ディレイライン1040と、判定回路1055と、制御回路1015とを具備している。第1ディレイライン1010は、直列接続されたn個の第1遅延素子1011を備え、基準クロックCLKを入力とし、n段目の第1遅延素子1011の出力Dnと基準クロックCLKとの演算結果を1段目の第1遅延素子1011に入力する。第2ディレイライン1040は、直列接続されたn個の第2遅延素子1041を備え、被測定信号SCを入力とする。判定回路1055は、被測定信号SCの入力時に第1ディレイライン1010内において基準クロックCLKが何段の第1遅延素子1011を伝搬したかを示す伝搬段数(SEL)に基づいて、以下を実行する。第1ディレイライン1010内の各段の第1遅延素子1011からの第1遅延出力D1〜Dnおよび第2ディレイライン1040内の各段の第2遅延素子1041からの第2遅延出力C1〜Cnのうちの一方を他方のタイミングでラッチして出力する(P1、P2、…)。または、他方を一方のタイミングでラッチして出力する(M1、M2、…)。制御回路1015は、基準クロックCLKがn段目の第1遅延素子1011に達した回数(COUNT)と伝搬段数(SEL;FEOUT)と判定回路1055の出力(P1、…、M1、…;SEOUT)とに基づいて、位相(OUT)を出力する。
(First embodiment)
The configuration of the time digital conversion circuit according to the first embodiment will be described. FIG. 1 is a block diagram showing the configuration of the time digital conversion circuit according to the first embodiment. The time digital conversion circuit 1000 detects the phase (OUT) of the signal under measurement SC with respect to the reference clock CLK. The time digital conversion circuit 1000 includes a first delay line 1010, a second delay line 1040, a determination circuit 1055, and a control circuit 1015. The first delay line 1010 includes n first delay elements 1011 connected in series, receives a reference clock CLK, and outputs an operation result of the output Dn of the n-th first delay element 1011 and the reference clock CLK. Input to the first delay element 1011 at the first stage. The second delay line 1040 includes n second delay elements 1041 connected in series, and receives the signal under measurement SC as an input. The determination circuit 1055 executes the following based on the number of propagation stages (SEL) indicating how many first delay elements 1011 the reference clock CLK has propagated in the first delay line 1010 when the signal under measurement SC is input. . First delay outputs D1 to Dn from the first delay elements 1011 at each stage in the first delay line 1010 and second delay outputs C1 to Cn from the second delay elements 1041 at each stage in the second delay line 1040 One of them is latched and output at the other timing (P1, P2,...). Alternatively, the other is latched and output at one timing (M1, M2,...). The control circuit 1015 includes the number of times the reference clock CLK has reached the n-th first delay element 1011 (COUNT), the number of propagation stages (SEL; FEOUT), and the output of the determination circuit 1055 (P1,..., M1,...; SEOUT). Based on the above, the phase (OUT) is output.

この時間デジタル変換回路1000では、基準クロックCLKは、1段目の第1遅延素子1011に入力され、n段目の第1遅延素子1011に達したら、反転して1段目の第1遅延素子1011に戻る、ということを繰り返す。すなわち、同じ第1ディレイライン1010が繰り返し用いられ、同じ判定回路1055が繰り返し用いられる。繰り返しの回数(COUT)は制御回路1015がカウントする。したがって、分解能を変更せずに測定範囲を広くしようとすれば、基準クロックCLKの繰り返しを増やせばよいことになる。その場合、第1ディレイライン1010および判定回路1055を増やす必要が無くなる。すなわち、分解能を変更せず、測定範囲を広くしても、回路規模を小さく抑えることができる。以下、時間デジタル変換回路1000についてさらに説明する。この時間デジタル変換回路1000は、他の回路と共に一つの半導体チップに混載されていても良い。   In this time digital conversion circuit 1000, the reference clock CLK is input to the first delay element 1011 at the first stage, and when it reaches the first delay element 1011 at the nth stage, it is inverted and the first delay element at the first stage is inverted. The process of returning to 1011 is repeated. That is, the same first delay line 1010 is repeatedly used, and the same determination circuit 1055 is repeatedly used. The control circuit 1015 counts the number of repetitions (COUT). Therefore, if the measurement range is to be widened without changing the resolution, it is only necessary to increase the repetition of the reference clock CLK. In this case, it is not necessary to increase the first delay line 1010 and the determination circuit 1055. That is, even if the resolution is not changed and the measurement range is widened, the circuit scale can be kept small. Hereinafter, the time digital conversion circuit 1000 will be further described. This time digital conversion circuit 1000 may be mixedly mounted on one semiconductor chip together with other circuits.

図2は、第1の実施の形態に係る時間デジタル変換回路の構成例を示すブロック図である。なお、文中のnは自然数を表す。時間デジタル変換回路1000は、基準クロックCLKと被測定信号SCとを入力され、時間デジタル変換出力OUTを出力する。時間デジタル変換出力OUTは、基準クロックCLKに対する被測定信号SCの位相を示している。時間デジタル変換回路1000は、第1ディレイライン1010と、第2ディレイライン1040と、判定回路1055と、制御回路1015とを具備している。   FIG. 2 is a block diagram illustrating a configuration example of the time digital conversion circuit according to the first embodiment. Note that n in the sentence represents a natural number. The time digital conversion circuit 1000 receives the reference clock CLK and the signal under measurement SC and outputs a time digital conversion output OUT. The time digital conversion output OUT indicates the phase of the signal under measurement SC with respect to the reference clock CLK. The time digital conversion circuit 1000 includes a first delay line 1010, a second delay line 1040, a determination circuit 1055, and a control circuit 1015.

第1ディレイライン1010は、NAND回路1012と1段目の第1遅延素子1011〜n段目の第1遅延素子1011とを備えている。1段目の第1遅延素子1011〜n段目の第1遅延素子1011は、この順に直列接続されている。各第1遅延素子の遅延時間はt1である。NAND回路1012は、基準クロックCLKとn段目の第1遅延素子1011の出力Dnとの否定論理積をNAND出力Diとして1段目の第1遅延素子1011へ供給する。1段目の第1遅延素子1011〜n段目の第1遅延素子1011は、それぞれ出力D1から出力Dnまでのn個の遅延素子出力を出力する。   The first delay line 1010 includes a NAND circuit 1012 and a first delay element 1011 at the first stage and a first delay element 1011 at the nth stage. The first delay element 1011 at the first stage and the first delay element 1011 at the nth stage are connected in series in this order. The delay time of each first delay element is t1. The NAND circuit 1012 supplies a negative logical product of the reference clock CLK and the output Dn of the n-th first delay element 1011 as the NAND output Di to the first delay element 1011 in the first stage. The first delay element 1011 at the first stage and the first delay element 1011 at the nth stage output n delay element outputs from the output D1 to the output Dn, respectively.

第2ディレイライン1040は、1段目の第2遅延素子1041〜n段目の第2遅延素子1041を備えている。1段目の第2遅延素子1041〜n段目の第2遅延素子1041は、この順に直列接続されている。各第2遅延素子の遅延時間はt2である。1段目の第2遅延素子1041〜n段目の第2遅延素子1041は、それぞれ出力C1から出力Cnまでのn個の遅延素子出力を出力する。   The second delay line 1040 includes a second delay element 1041 in the first stage and a second delay element 1041 in the nth stage. The second delay element 1041 at the first stage to the second delay element 1041 at the nth stage are connected in series in this order. The delay time of each second delay element is t2. The second delay element 1041 at the first stage to the second delay element 1041 at the nth stage output n delay element outputs from the output C1 to the output Cn, respectively.

判定回路1055は、第1ディレイライン1010のn個の第1遅延素子1011に対応して、第1判定回路1060と、第2判定回路1080と、…、第(n−1)判定回路1100と、第n判定回路1120とを有している(合計n個)。判定回路1055は、さらに、第2ディレイライン1040のn個の第2遅延素子1041に対応して、第1反転判定回路1070と、第2反転判定回路1090と、…、第(n−1)反転判定回路1110と、第n反転判定回路1130とを有している(合計n個)。   The determination circuit 1055 corresponds to the n first delay elements 1011 of the first delay line 1010, and includes a first determination circuit 1060, a second determination circuit 1080,..., An (n−1) th determination circuit 1100. , And an nth determination circuit 1120 (n in total). The determination circuit 1055 further includes a first inversion determination circuit 1070, a second inversion determination circuit 1090,... (N−1) th corresponding to the n second delay elements 1041 of the second delay line 1040. An inversion determination circuit 1110 and an nth inversion determination circuit 1130 are included (n in total).

第1判定回路1060は、1段目の第1遅延素子1011の出力D1と、1段目の第2遅延素子1041の出力C1〜n段目の第2遅延素子1041の出力Cnとを入力され、判定回路出力として出力P1を出力する。第2判定回路1080は、2段目の第1遅延素子1011の出力D2と、1段目の第2遅延素子1041の出力C1〜n段目の第2遅延素子1041の出力Cnとを入力され、判定回路出力として出力P2を出力する。同様にして、第(n−1)判定回路1100は、n−1段目の第1遅延素子1011の出力Dn−1と、1段目の第2遅延素子1041の出力C1〜n段目の第2遅延素子1041の出力Cnとを入力され、判定回路出力として出力Pn−1を出力する。第n判定回路1120は、n段目の第1遅延素子1011の出力Dnと1、1段目の第2遅延素子1041の出力C1〜n段目の第2遅延素子1041の出力Cnとを入力され、判定回路出力として出力Pnを出力する。   The first determination circuit 1060 receives the output D1 of the first delay element 1011 at the first stage and the output C1 of the second delay element 1041 at the first stage and the output Cn of the second delay element 1041 at the nth stage. The output P1 is output as the determination circuit output. The second determination circuit 1080 receives the output D2 of the first delay element 1011 at the second stage and the output Cn of the second delay element 1041 at the first stage and the output Cn of the second delay element 1041 at the nth stage. The output P2 is output as the determination circuit output. Similarly, the (n−1) th determination circuit 1100 includes the output Dn−1 of the (n−1) th first delay element 1011 and the output C1 to the nth stage of the first delay element 1041 of the first stage. The output Cn of the second delay element 1041 is input, and the output Pn−1 is output as the determination circuit output. The nth determination circuit 1120 receives the output Dn of the first delay element 1011 at the nth stage and the output Cn of the first delay element 1041 at the first stage and the output Cn of the second delay element 1041 at the nth stage. The output Pn is output as the determination circuit output.

第1反転判定回路1070は、1段目の第1遅延素子1011の出力D1と、1段目の第2遅延素子1041の出力C1〜n段目の第2遅延素子1041の出力Cnとを入力され、反転判定回路出力として出力M1を出力する。第2反転判定回路1090は、2段目の第1遅延素子1011の出力D2と、1段目の第2遅延素子1041の出力C1〜n段目の第2遅延素子1041の出力Cnとを入力され、反転判定回路出力として出力M2を出力する。同様にして、第(n−1)反転判定回路1110は、n−1段目の第1遅延素子1011の出力Dn−1と、1段目の第2遅延素子1041の出力C1〜n段目の第2遅延素子1041の出力Cnとを入力され、反転判定回路出力として出力Mn−1を出力する。第n反転判定回路1130は、n段目の第1遅延素子1011の出力Dnと、1段目の第2遅延素子1041の出力C1〜n段目の第2遅延素子1041の出力Cnとを入力され、反転判定回路出力として出力Mnを出力する。   The first inversion determination circuit 1070 receives the output D1 of the first delay element 1011 at the first stage and the output Cn of the second delay element 1041 at the first stage and the output Cn of the second delay element 1041 at the nth stage. Then, the output M1 is output as the inversion determination circuit output. The second inversion determination circuit 1090 inputs the output D2 of the first delay element 1011 at the second stage and the output Cn of the second delay element 1041 at the first stage and the output Cn of the second delay element 1041 at the nth stage. Then, the output M2 is output as the inversion determination circuit output. Similarly, the (n−1) th inversion determination circuit 1110 outputs the output Dn−1 of the (n−1) th stage first delay element 1011 and the output C1 to the nth stage of the first stage second delay element 1041. The output Cn of the second delay element 1041 is input, and the output Mn-1 is output as the inversion determination circuit output. The n-th inversion determination circuit 1130 receives the output Dn of the n-th stage first delay element 1011 and the output Cn of the first-stage second delay element 1041 to the output Cn of the n-th stage second delay element 1041. Then, the output Mn is output as the inversion determination circuit output.

制御回路1015は、カウンタ1020と、第1エンコーダ1030と、第2エンコーダ1050とを備えている。
カウンタ1020は、n段目の第1遅延素子1011の出力Dnと、被測定信号SCとを入力される。カウンタ1020は、初期値0に対して、被測定信号SCが“Low”の期間に、出力Dnの立ち上がりタイミングまたは立ち下がりタイミングでカウントをアップする。その結果を、被測定信号SCの立ち上がりタイミングでカウンタ出力COUTとして出力する。カウンタ出力COUTは、被測定信号SCが入力された時までに、基準クロックCLKがn段目の第1遅延素子1011に達した回数を示している。よって、被測定信号SCの検出時間は、(基準クロックCLKがn段目の第1遅延素子1011に達する周期)×(カウンタ出力COUT)で計算される時間(以下、第1時間ともいう。)以上である。
The control circuit 1015 includes a counter 1020, a first encoder 1030, and a second encoder 1050.
The counter 1020 receives the output Dn of the nth first delay element 1011 and the signal under measurement SC. The counter 1020 counts up at the rising timing or falling timing of the output Dn while the signal under measurement SC is “Low” with respect to the initial value 0. The result is output as the counter output COUT at the rising timing of the signal under measurement SC. The counter output COUT indicates the number of times that the reference clock CLK has reached the first delay element 1011 in the nth stage until the signal under measurement SC is input. Therefore, the detection time of the signal SC under measurement is the time calculated by (the period at which the reference clock CLK reaches the first delay element 1011 at the nth stage) × (counter output COUT) (hereinafter also referred to as the first time). That's it.

第1エンコーダ1030は、1段目の第1遅延素子1011の出力D1〜n段目の第1遅延素子1011の出力Dnまでのn個の遅延素子出力と、被測定信号SCとを入力される。第1エンコーダ1030は、出力D1から出力Dnと被測定信号SCとに基づいて、セレクト信号SELを出力する。セレクト信号SELは、被測定信号SCが入力された時に、基準クロックCLKが、第1ディレイライン1010内の第1遅延素子1011の何段目まで伝搬していたか(伝搬段数)を示している。第1エンコーダ1030は、さらに出力D1から出力Dnと被測定信号SCとをエンコードして、第1エンコーダ出力FEOUTを出力する。第1エンコーダ出力FEOUTは、セレクト信号SEL(伝搬段数)に対応する値を示している。よって、被測定信号SCの検出時間は、(第1遅延素子1011の遅延時間)×(伝搬段数)で計算される時間(以下、第2時間ともいう。)に上記第1時間を加えた時間以上である。   The first encoder 1030 receives n delay element outputs from the output D1 of the first delay element 1011 at the first stage to the output Dn of the first delay element 1011 at the nth stage, and the signal to be measured SC. . The first encoder 1030 outputs a select signal SEL based on the output D1 to the output Dn and the signal under measurement SC. The select signal SEL indicates how many stages of the first delay element 1011 in the first delay line 1010 have propagated (the number of propagation stages) when the signal under measurement SC is input. The first encoder 1030 further encodes the output D1 to the output Dn and the signal under measurement SC, and outputs a first encoder output FEOUT. The first encoder output FEOUT indicates a value corresponding to the select signal SEL (the number of propagation stages). Therefore, the detection time of the signal SC under measurement is the time obtained by adding the first time to the time calculated by (delay time of the first delay element 1011) × (number of propagation stages) (hereinafter also referred to as second time). That's it.

第2エンコーダ1050は、第1判定回路1060の出力P1から第n判定回路1120の出力Pnまでのn個の判定回路出力と、第1反転判定回路1070の出力M1から第n反転判定回路1130の出力Mnまでのn個の反転判定回路出力とを入力される。第2エンコーダ1050は、さらに、カウンタ出力COUTと、セレクト信号SELと、出力Cnとを入力される。第2エンコーダ1050は、出力Cnの入力時に、出力P1から出力Pnと、出力M1からMnと、カウンタ出力COUTと、セレクト信号SELとをエンコードして、第2エンコーダ出力SEOUTを出力する。第2エンコーダ出力SEOUTは、第2ディレイライン1040を伝搬する被測定信号SCの位相と、第1ディレイライン1010を伝搬する基準クロックCLKの位相との関係(第1ディレイライン1010内での1周期あたりの位相差)を示している。言い換えると、遅延時間の小さい第2遅延素子1041を伝搬する被測定信号SCの方が、遅延時間の大きい第1遅延素子1011を伝搬する基準クロックCLKよりも、伝搬速度が速いとみなせる。したがって、第2エンコーダ出力SEOUTは、被測定信号SCが基準クロックCLKに、第1ディレイライン1010内の第1遅延素子1011の何段目で追いついたかを示している。よって、被測定信号SCの検出時間は、(第1遅延素子1011の遅延時間と第2遅延素子1041の遅延時間との差)×(追いついた段数)で計算される時間(以下、第3時間ともいう。)に上記第1時間および第2時間を加えた時間である。   The second encoder 1050 includes n determination circuit outputs from the output P1 of the first determination circuit 1060 to the output Pn of the nth determination circuit 1120, and the output M1 of the first inversion determination circuit 1070 to the nth inversion determination circuit 1130. The n inversion determination circuit outputs up to the output Mn are input. The second encoder 1050 further receives a counter output COUT, a select signal SEL, and an output Cn. When the output Cn is input, the second encoder 1050 encodes the output P1 to the output Pn, the outputs M1 to Mn, the counter output COUT, and the select signal SEL, and outputs the second encoder output SEOUT. The second encoder output SEOUT is a relationship between the phase of the signal under measurement SC propagating through the second delay line 1040 and the phase of the reference clock CLK propagating through the first delay line 1010 (one period within the first delay line 1010). Per phase). In other words, the signal under measurement SC propagating through the second delay element 1041 having a small delay time can be considered to have a higher propagation speed than the reference clock CLK propagating through the first delay element 1011 having a large delay time. Therefore, the second encoder output SEOUT indicates at which stage of the first delay element 1011 in the first delay line 1010 the signal under measurement SC has caught up with the reference clock CLK. Therefore, the detection time of the signal under test SC is calculated by (the difference between the delay time of the first delay element 1011 and the delay time of the second delay element 1041) × (the number of catching up stages) (hereinafter referred to as the third time). It is a time obtained by adding the first time and the second time to the above.

制御回路1015は、それぞれビット幅を持つ信号であるカウンタ出力COUTと、第1エンコーダ出力FEOUTと、第2エンコーダ出力SEOUTとを束ねて、時間デジタル変換出力OUTとして出力する。   The control circuit 1015 bundles the counter output COUT, which is a signal having a bit width, the first encoder output FEOUT, and the second encoder output SEOUT, and outputs it as a time digital conversion output OUT.

第1判定回路(非反転判定回路)1060は、n個のフリップ・フロップ1061とマルチプレクサ1062とを有している。各フリップ・フロップ1061は、出力D1を、出力C1から出力Cnまでのn個の遅延素子出力の立ち上がりでそれぞれラッチする。ラッチした結果をマルチプレクサ1062へ出力する。マルチプレクサ1062は、各フリップ・フロップ1061のラッチ結果をセレクト信号SELで選択して第1判定回路の出力P1として出力する。第2判定回路1080は、n個のフリップ・フロップ1081とマルチプレクサ1082とを有している。各フリップ・フロップ1081は、出力D2を、出力C1から出力Cnまでのn個の遅延素子出力の立ち上がりでそれぞれラッチする。ラッチした結果をマルチプレクサ1082へ出力する。マルチプレクサ1082は、各フリップ・フロップ1081のラッチ結果をセレクト信号SELで選択して第2判定回路の出力P2として出力する。同様にして、第n−1判定回路1100は、n個のフリップ・フロップ1101とマルチプレクサ1102とを有している。各フリップ・フロップ1101は、出力Dn−1を、出力C1から出力Cnまでのn個の遅延素子出力の立ち上がりでそれぞれラッチする。ラッチした結果をマルチプレクサ1102へ出力する。マルチプレクサ1102は、各フリップ・フロップ1101のラッチ結果をセレクト信号SELで選択して第1判定回路の出力Pn−1として出力する。第n判定回路1120は、n個のフリップ・フロップ1121とマルチプレクサ1122とを有している。各フリップ・フロップ1121は、出力Dnを、出力C1から出力Cnまでのn個の遅延素子出力の立ち上がりでそれぞれラッチする。ラッチした結果をマルチプレクサ1122へ出力する。マルチプレクサ1122は、各フリップ・フロップ1121のラッチ結果をセレクト信号SELで選択して第n判定回路の出力Pnとして出力する。   The first determination circuit (non-inversion determination circuit) 1060 includes n flip-flops 1061 and a multiplexer 1062. Each flip-flop 1061 latches the output D1 at the rising edge of n delay element outputs from the output C1 to the output Cn. The latched result is output to the multiplexer 1062. The multiplexer 1062 selects the latch result of each flip-flop 1061 by the select signal SEL and outputs it as the output P1 of the first determination circuit. The second determination circuit 1080 has n flip-flops 1081 and a multiplexer 1082. Each flip-flop 1081 latches the output D2 at the rising edge of n delay element outputs from the output C1 to the output Cn. The latched result is output to the multiplexer 1082. The multiplexer 1082 selects the latch result of each flip-flop 1081 with the select signal SEL and outputs it as the output P2 of the second determination circuit. Similarly, the (n−1) th determination circuit 1100 includes n flip-flops 1101 and a multiplexer 1102. Each flip-flop 1101 latches the output Dn−1 at the rising edge of n delay element outputs from the output C1 to the output Cn. The latched result is output to the multiplexer 1102. The multiplexer 1102 selects the latch result of each flip-flop 1101 by the select signal SEL and outputs it as the output Pn−1 of the first determination circuit. The nth determination circuit 1120 includes n flip-flops 1121 and a multiplexer 1122. Each flip-flop 1121 latches the output Dn at the rising edge of n delay element outputs from the output C1 to the output Cn. The latched result is output to the multiplexer 1122. The multiplexer 1122 selects the latch result of each flip-flop 1121 with the select signal SEL and outputs it as the output Pn of the nth determination circuit.

第1反転判定回路1070は、n個のフリップ・フロップ1071とマルチプレクサ1072とを有している。各フリップ・フロップ1071は、出力C1から出力Cnまでのn個の遅延素子出力を、出力D1の立ち下がりでそれぞれラッチする。ラッチした結果をマルチプレクサ1072へ出力する。マルチプレクサ1072は、各フリップ・フロップ1071のラッチ結果をセレクト信号SELで選択して第1反転判定回路の出力M1として出力する。第2反転判定回路1090は、n個のフリップ・フロップ1091とマルチプレクサ1092とを有している。各フリップ・フロップ1091は、出力C1から出力Cnまでのn個の遅延素子出力を、出力D2の立ち下がりでそれぞれラッチする。ラッチした結果をマルチプレクサ1092へ出力する。マルチプレクサ1092は、各フリップ・フロップ1091のラッチ結果をセレクト信号SELで選択して第2反転判定回路の出力M2として出力する。同様にして、第n−1反転判定回路1110は、n個のフリップ・フロップ1111とマルチプレクサ1112とを有している。各フリップ・フロップ1111は、出力C1から出力Cnまでのn個の遅延素子出力を、出力Dn−1の立ち下がりでそれぞれラッチする。ラッチした結果をマルチプレクサ1112へ出力する。マルチプレクサ1112は、各フリップ・フロップ1111のラッチ結果をセレクト信号SELで選択して第n−1反転判定回路の出力Mn−1として出力する。第n反転判定回路1130は、n個のフリップ・フロップ1131とマルチプレクサ1132とを有している。各フリップ・フロップ1131は、出力C1から出力Cnまでのn個の遅延素子出力を、出力Dnの立ち下がりでそれぞれラッチする。ラッチした結果をマルチプレクサ1132へ出力する。マルチプレクサ1132は、各フリップ・フロップ1131のラッチ結果をセレクト信号SELで選択して第n反転判定回路の出力Mnとして出力する。   The first inversion determination circuit 1070 has n flip-flops 1071 and a multiplexer 1072. Each flip-flop 1071 latches n delay element outputs from the output C1 to the output Cn at the falling edge of the output D1. The latched result is output to the multiplexer 1072. The multiplexer 1072 selects the latch result of each flip-flop 1071 by the select signal SEL and outputs it as the output M1 of the first inversion determination circuit. The second inversion determination circuit 1090 has n flip-flops 1091 and a multiplexer 1092. Each flip-flop 1091 latches n delay element outputs from the output C1 to the output Cn at the falling edge of the output D2. The latched result is output to the multiplexer 1092. The multiplexer 1092 selects the latch result of each flip-flop 1091 with the select signal SEL and outputs it as the output M2 of the second inversion determination circuit. Similarly, the (n−1) th inversion determination circuit 1110 has n flip-flops 1111 and a multiplexer 1112. Each flip-flop 1111 latches n delay element outputs from the output C1 to the output Cn at the falling edge of the output Dn-1. The latched result is output to the multiplexer 1112. The multiplexer 1112 selects the latch result of each flip-flop 1111 by the select signal SEL and outputs it as the output Mn−1 of the n−1th inversion determination circuit. The n-th inversion determination circuit 1130 includes n flip-flops 1131 and a multiplexer 1132. Each flip-flop 1131 latches n delay element outputs from the output C1 to the output Cn at the falling edge of the output Dn. The latched result is output to the multiplexer 1132. The multiplexer 1132 selects the latch result of each flip-flop 1131 by the select signal SEL and outputs it as the output Mn of the nth inversion determination circuit.

本実施の形態に係る時間デジタル変換回路における遅延時間t1、遅延時間t2、第2エンコーダ1050のビット数、第1エンコーダ1030のビット数、カウンタ1020のビット数は、以下のようにして式(1)〜式(5)により決定される。   The delay time t1, the delay time t2, the number of bits of the second encoder 1050, the number of bits of the first encoder 1030, and the number of bits of the counter 1020 in the time digital conversion circuit according to the present embodiment are expressed by the following equation (1 ) To Equation (5).

その時間デジタル変換回路に要求される測定範囲のビット幅をrng、測定の分解能をresとする。また、第1ディレイライン1010内の第1遅延素子1011の個数はnである。第2ディレイライン1040内の第2遅延素子1041の個数はnである。
第1遅延素子1011の遅延時間t1は、式(1)で表される。
t1=res×n ・・・式(1)
第1遅延素子1011の遅延時間t1と第2遅延素子1041の遅延時間t2との関係式は、式(2)で表される。
res=t1−t2 ・・・式(2)
第2エンコーダ1050のビット数Be2は、式(3)で表される。
Be2=Log2(n) ・・・式(3)
第1エンコーダ1030のビット数Be1は、式(4)で表される。
Be1=Log2(n) ・・・式(4)
カウンタ1020のビット数Bcは、式(5)で表される。
Bc=rng−(Be1+Be2) ・・・式(5)
カウンタ1020のカウントアップ周期Ctは、式(6)で表される。
Ct=t1×n ・・・式(6)
ただし、個数nは、式(6)によって決定されるカウンタ1020のカウントアップ周期を考慮して決定される。すなわち、nが小さいとカウンタ1020のカウントアップ周期が小さくなることでカウンタ1020の消費電力が増加してしまう。そのため、カウンタ1020の消費電力を考慮し、nが決定される。
The bit width of the measurement range required for the time digital conversion circuit is rng, and the measurement resolution is res. The number of first delay elements 1011 in the first delay line 1010 is n. The number of second delay elements 1041 in the second delay line 1040 is n.
The delay time t1 of the first delay element 1011 is expressed by Expression (1).
t1 = res × n Expression (1)
A relational expression between the delay time t1 of the first delay element 1011 and the delay time t2 of the second delay element 1041 is expressed by Expression (2).
res = t1-t2 (2)
The number of bits Be2 of the second encoder 1050 is expressed by Expression (3).
Be2 = Log2 (n) (3)
The number of bits Be1 of the first encoder 1030 is expressed by Expression (4).
Be1 = Log2 (n) (4)
The bit number Bc of the counter 1020 is expressed by Expression (5).
Bc = rng− (Be1 + Be2) (5)
The count-up cycle Ct of the counter 1020 is expressed by equation (6).
Ct = t1 × n (6)
However, the number n is determined in consideration of the count-up cycle of the counter 1020 determined by Expression (6). That is, if n is small, the count-up cycle of the counter 1020 becomes small, and the power consumption of the counter 1020 increases. Therefore, n is determined in consideration of the power consumption of the counter 1020.

次に、本実施の形態に係る時間デジタル変換回路の動作(時間デジタル変換方法)について説明する。ここでは、基準クロックCLKの立ち上がりタイミングから、被測定信号SCの立ち上がりタイミングまでの測定期間を10psごとの分解能(res=10ps)で24ビットの測定範囲(rng=24ビット)で計測する動作例を説明する。   Next, the operation (time digital conversion method) of the time digital conversion circuit according to the present embodiment will be described. In this example, the measurement period from the rising timing of the reference clock CLK to the rising timing of the signal SC to be measured is measured in a 24-bit measurement range (rng = 24 bits) with a resolution of 10 ps (res = 10 ps). explain.

その場合、式(6)よりカウンタ1020のカウントアップ周期Ctが2.56nsとなるようにn=16を設定する。すなわち、第1ディレイライン1010および第2ディレイライン1040をそれぞれ16段(16個)の遅延素子で構成する。そのとき、式(1)より遅延時間t1は160ps、式(2)より遅延時間t2は150psとなる。また、式(3)より第2エンコーダ出力SEOUTは4ビット出力、式(4)より第1エンコーダ出力FEOUTは4ビット出力、式(5)よりカウンタ1020は16ビットで構成される。基準クロックCLKは、カウントアップ周期Ctより十分長い周期を設定する。また被測定信号SCは、基準クロックCLKの立ち上がり毎に同等の測定期間TW1を経過して立ち上がるものとする。   In that case, n = 16 is set so that the count-up cycle Ct of the counter 1020 is 2.56 ns from Equation (6). That is, each of the first delay line 1010 and the second delay line 1040 is constituted by 16 stages (16 pieces) of delay elements. At that time, the delay time t1 is 160 ps from the equation (1), and the delay time t2 is 150 ps from the equation (2). Further, the second encoder output SEOUT is composed of 4 bits from equation (3), the first encoder output FEOUT is composed of 4 bits from equation (4), and the counter 1020 is composed of 16 bits from equation (5). The reference clock CLK sets a period that is sufficiently longer than the count-up period Ct. It is assumed that the signal under measurement SC rises after an equivalent measurement period TW1 elapses every time the reference clock CLK rises.

次に、第1の実施の形態に係る時間デジタル変換回路の動作(時間デジタル変換方法)の一例について説明する。時間デジタル変換方法は、基準クロックCLKに対する被測定信号SCの位相(OUT)を検出する方法である。その時間デジタル変換方法は、以下のステップを具備している。第1のステップは、直列接続されたn個の第1遅延素子1011を備える第1ディレイライン1010へ、基準クロックCLKを入力し、n段目の第1遅延素子1011の出力Dnと基準クロックCLKとの演算結果を1段目の第1遅延素子1011に入力するステップである。第2のステップは、直列接続されたn個の第2遅延素子1041を備える第2ディレイライン1040へ、被測定信号SCを入力するステップである。第3のステップは、判定回路1055が、被測定信号SCの入力時に第1ディレイライン1010内において基準クロックCLKが何段の第1遅延素子1011を伝搬したかを示す伝搬段数(SEL)に基づいて、以下のプロセスを実行するステップである。第1ディレイライン1010内の各段の第1遅延素子1011からの第1遅延出力D1〜Dnおよび第2ディレイライン1040内の各段の第2遅延素子1041からの第2遅延出力C1〜Cnのうちの一方を他方のタイミングでラッチして出力する(P1、…、Pn)。または、その他方をその一方のタイミングでラッチして出力する(M1、…、Mn)。第4のステップは、制御回路1015が、基準クロックCLKがn段目の第1遅延素子1011に達した回数COUNTと伝搬段数(SEL;FEOUT)と判定回路1055の出力(P1、…、M1、…;SEOUT)とに基づいて、位相(OUT)を出力するステップとである。   Next, an example of the operation (time digital conversion method) of the time digital conversion circuit according to the first embodiment will be described. The time digital conversion method is a method of detecting the phase (OUT) of the signal under measurement SC with respect to the reference clock CLK. The time digital conversion method includes the following steps. In the first step, a reference clock CLK is input to a first delay line 1010 including n first delay elements 1011 connected in series, and the output Dn of the n-th first delay element 1011 and the reference clock CLK Is input to the first delay element 1011 at the first stage. The second step is a step of inputting the signal under measurement SC to a second delay line 1040 including n second delay elements 1041 connected in series. The third step is based on the number of propagation stages (SEL) that the determination circuit 1055 indicates how many first delay elements 1011 the reference clock CLK has propagated in the first delay line 1010 when the signal under measurement SC is input. This is the step of executing the following process. First delay outputs D1 to Dn from the first delay elements 1011 at each stage in the first delay line 1010 and second delay outputs C1 to Cn from the second delay elements 1041 at each stage in the second delay line 1040 One of them is latched and output at the other timing (P1,..., Pn). Alternatively, the other is latched and output at one timing (M1,..., Mn). In the fourth step, the control circuit 1015 counts the number of times the reference clock CLK reaches the first delay element 1011 in the nth stage, the number of propagation stages (SEL; FEOUT), and the output (P1,..., M1,. ...; SEOUT), and outputting the phase (OUT).

この時間デジタル変換方法では、基準クロックCLKは、1段目の第1遅延素子1011に入力され、n段目の第1遅延素子1011に達したら、反転して1段目の第1遅延素子1011に戻る、ということを繰り返す。すなわち、同じ第1ディレイライン1010が繰り返し用いられ、同じ判定回路1055が繰り返し用いられる。繰り返しの回数(COUT)は制御回路1015がカウントする。したがって、分解能を変更せずに測定範囲を広くしようとすれば、基準クロックCLKの繰り返しを増やせばよいことになる。その場合、第1ディレイライン1010および判定回路1055を増やす必要が無くなる。すなわち、分解能を変更せず、測定範囲を広くしても、回路規模を小さく抑えることができる。以下、時間デジタル変換方法についてさらに説明する。   In this time digital conversion method, the reference clock CLK is input to the first delay element 1011 at the first stage, and when it reaches the first delay element 1011 at the nth stage, it is inverted and the first delay element 1011 at the first stage is inverted. Repeat that. That is, the same first delay line 1010 is repeatedly used, and the same determination circuit 1055 is repeatedly used. The control circuit 1015 counts the number of repetitions (COUT). Therefore, if the measurement range is to be widened without changing the resolution, it is only necessary to increase the repetition of the reference clock CLK. In this case, it is not necessary to increase the first delay line 1010 and the determination circuit 1055. That is, even if the resolution is not changed and the measurement range is widened, the circuit scale can be kept small. Hereinafter, the time digital conversion method will be further described.

図3は、第1の実施の形態に係る時間デジタル変換回路の動作の一例を示すタイミングチャートである。ただし、(a)は基準クロックCLK、(b)は被測定信号SCをそれぞれ示す。(c)は1段目の第1遅延素子1011からの出力D1、(d)は15段目の第2遅延素子1041からの出力C15、(e)は2段目の第1遅延素子1011からの出力D2、(f)は16段目の第2遅延素子1041からの出力C16をそれぞれ示す。(g)は3段目の第1遅延素子1011からの出力D3、(h)は1段目の第2遅延素子1041からの出力C1、(i)は4段目の第1遅延素子1011からの出力D4、(j)は2段目の第2遅延素子1041からの出力C2をそれぞれ示す。(k)は5段目の第1遅延素子1011からの出力D5、(l)は3段目の第2遅延素子1041からの出力C3、(m)は15段目の第1遅延素子1011からの出力D15、(n)は13段目の第2遅延素子1041からの出力C13をそれぞれ示す。(o)は16段目の第1遅延素子1011からの出力D16、(p)は14段目の第2遅延素子1041からの出力C14、(q)は第1エンコーダ1030からのセレクト信号SEL、(r)はカウンタ1020からのカウンタ出力COUTをそれぞれ示す。(s)は第1エンコーダ1030からの第1エンコーダ出力FEOUT、(t)は第2エンコーダ1050からの第2エンコーダ出力SEOUT、(u)は制御回路1015(時間デジタル変換回路)の出力OUTをそれぞれ示す。なお、以下の説明では、α、βはn以下の自然数を表し、0x0000表記は16進数の数値を表す。   FIG. 3 is a timing chart showing an example of the operation of the time digital conversion circuit according to the first embodiment. However, (a) shows the reference clock CLK, and (b) shows the signal under measurement SC. (C) is the output D1 from the first delay element 1011 at the first stage, (d) is the output C15 from the second delay element 1041 at the fifteenth stage, and (e) is from the first delay element 1011 at the second stage. , Outputs D2 and (f) respectively indicate the output C16 from the 16th stage second delay element 1041. (G) is the output D3 from the first delay element 1011 at the third stage, (h) is the output C1 from the second delay element 1041 at the first stage, and (i) is from the first delay element 1011 at the fourth stage. , Outputs D4 and (j) indicate the output C2 from the second delay element 1041 in the second stage. (K) is the output D5 from the first delay element 1011 at the fifth stage, (l) is the output C3 from the second delay element 1041 at the third stage, and (m) is from the first delay element 1011 at the fifteenth stage. The outputs D15 and (n) respectively indicate the outputs C13 from the 13th stage second delay element 1041. (O) is the output D16 from the first delay element 1011 at the 16th stage, (p) is the output C14 from the second delay element 1041 at the 14th stage, (q) is the select signal SEL from the first encoder 1030, (R) shows the counter output COUT from the counter 1020, respectively. (S) is the first encoder output FEOUT from the first encoder 1030, (t) is the second encoder output SEOUT from the second encoder 1050, and (u) is the output OUT of the control circuit 1015 (time digital conversion circuit). Show. In the following description, α and β represent natural numbers equal to or less than n, and 0x0000 notation represents a hexadecimal number.

基準クロックCLKが立ち上がると(タイミングT1)、第1ディレイライン1010に基準クロックCLKが伝搬し、1段目の第1遅延素子1011の出力D1が立ち上がる。以下、基準クロックCLKは、第1ディレイライン1010の各第1遅延素子1011を順に伝搬して行く。   When the reference clock CLK rises (timing T1), the reference clock CLK propagates to the first delay line 1010, and the output D1 of the first delay element 1011 at the first stage rises. Hereinafter, the reference clock CLK propagates through the first delay elements 1011 of the first delay line 1010 in order.

タイミングT1から測定期間TW1が経過した後、被測定信号が計測されて、被測定信号SCが立ち上がる。第2ディレイライン1040に被測定信号SCが伝搬する。第1エンコーダ1030は、被測定信号SCの立ち上がりタイミングにおいて、第1ディレイライン1010の1段目〜3段目の遅延素子1011の出力D1〜出力D3が“Hi”で、4段目の第1遅延素子1011の出力D4が“Low”であると判定する。その結果に基づいて、第1エンコーダ1030は、セレクト信号SELとして、3ビット目を“Hi”にした“0x0008”を保持し出力する。加えて、第1エンコーダ出力FEOUTとして、セレクト信号SELで“Hi”のビット番号である“0x3”を保持し出力する。カウンタ1020は、被測定信号SCの立ち上がりタイミング時のカウント値“0x0000”を、カウンタ出力COUTに出力する(タイミングT2)。   After the measurement period TW1 elapses from the timing T1, the signal under measurement is measured, and the signal under measurement SC rises. The signal under measurement SC propagates through the second delay line 1040. The first encoder 1030 is configured such that the output D1 to the output D3 of the first to third delay elements 1011 of the first delay line 1010 are “Hi” at the rising timing of the signal SC to be measured, and the first first of the fourth stage. It is determined that the output D4 of the delay element 1011 is “Low”. Based on the result, the first encoder 1030 holds and outputs “0x0008” in which the third bit is set to “Hi” as the select signal SEL. In addition, as the first encoder output FEOUT, “0x3” which is the bit number of “Hi” is held and outputted by the select signal SEL. The counter 1020 outputs the count value “0x0000” at the rising timing of the signal under measurement SC to the counter output COUT (timing T2).

タイミングT2以降、セレクト信号SELにより、第1判定回路1060から第16判定回路1120および第1反転判定回路1070から第16反転判定回路1130は出力を開始する。   After timing T2, the first determination circuit 1060 to the sixteenth determination circuit 1120 and the first inversion determination circuit 1070 to the sixteenth inversion determination circuit 1130 start output in response to the select signal SEL.

第β判定回路は、セレクト信号SELによって、第2ディレイライン1040のα段目の第2遅延素子1041の出力Cαの立ち上がりでラッチされる第1ディレイライン1010のβ段目の第1遅延素子1011の出力Dβを出力する。第β反転判定回路は、セレクト信号SELによって、第1ディレイライン1010のβ段目の第1遅延素子1011の出力Dβの立ち下がりでラッチされる第2ディレイライン1040のα段目の第2遅延素子1041の出力Cαを出力する。第2エンコーダ1050は、それら第β判定回路からの出力Dβおよび第β反転判定回路からの出力Cαの組合せを選択する。組合せは式(7)で表される。
x=α+(セレクト信号SELで“Hi”のビット番号)−1 ・・・式(7)
ただし、x≦nのとき:β=x;
x>nのとき:β=x−n
である。以下、α=1の場合から順に説明する。
The β-th determining circuit is latched at the rising edge of the output Cα of the second delay element 1041 of the α-th stage of the second delay line 1040 by the select signal SEL, and the first delay element 1011 of the β-th stage of the first delay line 1010 is latched. The output Dβ is output. The β-th inversion determination circuit receives the second delay of the α-th stage of the second delay line 1040 latched at the falling edge of the output Dβ of the first delay element 1011 of the β-th stage of the first delay line 1010 by the select signal SEL. The output Cα of the element 1041 is output. The second encoder 1050 selects a combination of the output Dβ from the βth determination circuit and the output Cα from the βth inversion determination circuit. The combination is expressed by equation (7).
x = α + (the bit number of “Hi” in the select signal SEL) −1 (1)
However, when x ≦ n: β = x;
When x> n: β = x−n
It is. Hereinafter, description will be made in order from the case of α = 1.

(1)α=1
セレクト信号SEL=“0x0008”の結果から、式(7)より、x=3(≦16)となり、β=3となる。したがって、第3判定回路(図示されず)は、第2ディレイライン1040の1段目の第2遅延素子1041の出力C1の立ち上がりで第1ディレイライン1010の3段目の第1遅延素子1011の出力D3をラッチする。そのラッチ結果を第3判定回路の出力P3として第2エンコーダ1050に出力する(タイミングT3)。この図の例では、出力P3は“Hi”である。
(1) α = 1
From the result of the select signal SEL = “0x0008”, x = 3 (≦ 16) and β = 3 from Expression (7). Therefore, the third determination circuit (not shown) of the first delay element 1011 of the third stage of the first delay line 1010 is the rising edge of the output C1 of the second delay element 1041 of the first stage of the second delay line 1040. Latch the output D3. The latch result is output to the second encoder 1050 as the output P3 of the third determination circuit (timing T3). In the example of this figure, the output P3 is “Hi”.

(2)α=2
セレクト信号SEL=“0x0008”の結果から、式(7)より、x=4(≦16)となり、β=4となる。したがって、第4判定回路(図示されず)は、第2ディレイライン1040の2段目の第2遅延素子1041の出力C2の立ち上がりで第1ディレイライン1010の4段目の第1遅延素子1011の出力D4をラッチする。そのラッチ結果を第4判定回路の出力P4として第2エンコーダ1050に出力する(タイミングT4)。この図の例では、出力P4は“Hi”である。
(2) α = 2
From the result of the select signal SEL = “0x0008”, x = 4 (≦ 16) and β = 4 from Expression (7). Accordingly, the fourth determination circuit (not shown) of the first delay element 1011 in the fourth stage of the first delay line 1010 is triggered by the rise of the output C2 of the second delay element 1041 in the second stage of the second delay line 1040. Latch the output D4. The latch result is output to the second encoder 1050 as the output P4 of the fourth determination circuit (timing T4). In the example of this figure, the output P4 is “Hi”.

(3)α=3
セレクト信号SEL=“0x0008”の結果から、式(7)より、x=5(≦16)となり、β=5となる。したがって、第5判定回路(図示されず)は、第2ディレイラインの3段目の第2遅延素子1041の出力C3の立ち上がりで第1ディレイラインの5段目の第1遅延素子1011の出力D5をラッチする。そのラッチ結果を第5判定回路の出力P5として第2エンコーダ1050に出力する(タイミングT5)。この図の例では、出力P5は“Hi”である。以下同様である。
(3) α = 3
From the result of the select signal SEL = “0x0008”, from equation (7), x = 5 (≦ 16) and β = 5. Therefore, the fifth determination circuit (not shown) outputs the output D5 of the first delay element 1011 at the fifth stage of the first delay line at the rising edge of the output C3 of the second delay element 1041 at the third stage of the second delay line. Latch. The latch result is output to the second encoder 1050 as the output P5 of the fifth determination circuit (timing T5). In the example of this figure, the output P5 is “Hi”. The same applies hereinafter.

(4)α=13
セレクト信号SEL=“0x0008”の結果から、式(7)より、x=15(≦第16)となり、β=15となる。したがって、第15判定回路1100は、第2ディレイライン1040の13段目の第2遅延素子1041の出力C13の立ち上がりで第1ディレイライン1010の15段目の第1遅延素子1011の出力D15をラッチする。そのラッチ結果を第15判定回路1100の出力P15として第2エンコーダ1050に出力する(タイミングT6)。この図の例では、出力P15は“Low”である。なお、図示されないが、出力P6〜P14は“Low”である。
(4) α = 13
From the result of the select signal SEL = “0x0008”, x = 15 (≦ 16th) and β = 15 from Expression (7). Accordingly, the fifteenth determination circuit 1100 latches the output D15 of the first delay element 1011 at the fifteenth stage of the first delay line 1010 at the rising edge of the output C13 of the second delay element 1041 at the thirteenth stage of the second delay line 1040. To do. The latch result is output to the second encoder 1050 as the output P15 of the fifteenth determination circuit 1100 (timing T6). In the example of this figure, the output P15 is “Low”. Although not shown, the outputs P6 to P14 are “Low”.

(5)α=14
セレクト信号SEL=“0x0008”の結果から、式(7)より、x=16(≦16)となり、β=16となる。したがって、第16判定回路1120は、第2ディレイライン1040の14段目の第2遅延素子1041の出力C14の立ち上がりで第1ディレイライン1010の16段目の第1遅延素子1011の出力D16をラッチする。そのラッチ結果を第16判定回路1120の出力P16として第2エンコーダ1050に出力する(タイミングT7)。この図の例では、出力P16は“Low”である。
(5) α = 14
From the result of the select signal SEL = “0x0008”, from equation (7), x = 16 (≦ 16) and β = 16. Accordingly, the sixteenth determination circuit 1120 latches the output D16 of the sixteenth stage first delay element 1011 of the first delay line 1010 at the rising edge of the output C14 of the fourteenth stage second delay element 1041 of the second delay line 1040. To do. The latch result is output to the second encoder 1050 as the output P16 of the sixteenth determination circuit 1120 (timing T7). In the example of this figure, the output P16 is “Low”.

基準クロックCLKは、第1ディレイライン1010内の第1遅延素子1011を16段(16個)伝搬した後、16段目の第1遅延素子1011の出力D16としてNAND回路1012に入力される。そして、NAND回路1012で反転され、NAND出力Diとして出力されて、第1ディレイライン1010を伝搬する。   The reference clock CLK propagates through the first delay element 1011 in the first delay line 1010 in 16 stages (16 pieces), and is then input to the NAND circuit 1012 as the output D16 of the 16th stage first delay element 1011. Then, it is inverted by the NAND circuit 1012 and output as the NAND output Di and propagates through the first delay line 1010.

(6)α=15
セレクト信号SEL=“0x0008”の結果から、式(7)より、x=17(>16)となり、β=17−16=1となる。したがって、第1反転判定回路1070は、第1ディレイライン1010の1段目の第1遅延素子1011の出力D1の立ち下がりで第2ディレイライン1040の15段目の第2遅延素子1041の出力C15をラッチする。そのラッチ結果を第1反転判定回路1070の出力M1として第2エンコーダ1050に出力する(タイミングT8)。この図の例では、出力M1は“Hi”である。ただし、第2エンコーダ1050において反転されて“Low”と判定される。
(6) α = 15
From the result of the select signal SEL = “0x0008”, from equation (7), x = 17 (> 16) and β = 17−16 = 1. Accordingly, the first inversion determination circuit 1070 outputs the output C15 of the second delay element 1041 of the 15th stage of the second delay line 1040 at the falling edge of the output D1 of the first delay element 1011 of the first stage of the first delay line 1010. Latch. The latch result is output to the second encoder 1050 as the output M1 of the first inversion determination circuit 1070 (timing T8). In the example of this figure, the output M1 is “Hi”. However, it is inverted by the second encoder 1050 and determined to be “Low”.

(7)α=16
セレクト信号SEL=“0x0008”の結果から、式(7)より、x=18(>16)となり、β=18−16=2となる。したがって、第2反転判定回路1090は、第1ディレイライン1010の2段目の第1遅延素子1011の出力D2の立ち下がりで第2ディレイライン1040の16段目の第2遅延素子1041の出力C16をラッチする。そのラッチ結果を第2反転判定回路1090の出力M2として第2エンコーダ1050に出力する(タイミングT9)。この図の例では、出力M2は“Hi”である。ただし、第2エンコーダ1050において反転されて“Low”と判定される。
(7) α = 16
From the result of the select signal SEL = “0x0008”, from equation (7), x = 18 (> 16) and β = 18−16 = 2. Accordingly, the second inversion determination circuit 1090 outputs the output C16 of the second delay element 1041 of the 16th stage of the second delay line 1040 at the falling edge of the output D2 of the first delay element 1011 of the second stage of the first delay line 1010. Latch. The latch result is output to the second encoder 1050 as the output M2 of the second inversion determination circuit 1090 (timing T9). In the example of this figure, the output M2 is “Hi”. However, it is inverted by the second encoder 1050 and determined to be “Low”.

第2エンコーダ1050は、第3判定回路(図示されず)の出力P3から第16判定回路1120の出力P16までの結果と、第1反転判定回路1070の出力M1から第2反転判定回路1090の出力M2までの結果エンコードする。そのエンコード結果を第2エンコーダ出力SEOUTとして出力する(タイミングT9)。   The second encoder 1050 outputs the result from the output P3 of the third determination circuit (not shown) to the output P16 of the sixteenth determination circuit 1120, and the output M1 of the first inversion determination circuit 1070 to the output of the second inversion determination circuit 1090. Encode the result up to M2. The encoding result is output as the second encoder output SEOUT (timing T9).

ここで、第2エンコーダ1050は、カウンタ1020が被測定信号SCの立ち上がりタイミングで出力したカウンタ出力COUT値が0(または偶数)である(“0x0000”)結果とセレクト信号SELの結果(“0x0008”)とに基づいてエンコードを行う。   Here, in the second encoder 1050, the counter output COUT value output by the counter 1020 at the rising timing of the signal under test SC is 0 (or even) (“0x0000”) and the result of the select signal SEL (“0x0008”). ) And encoding.

カウンタ出力COUTの値が0であることは、第1ディレイライン1010の16段目の第1遅延素子1011の出力D16が立ち上がる前である。また、カウンタ出力COUTの値が偶数であることは、16段目の第1遅延素子1011の出力D16の立ち上がりでカウントアップされた後さらにその立ち下がりでカウントアップされた後である。つまり、カウンタ出力COUTの値が0または偶数であることは、NAND出力Diが“Low”レベルから立ち上がり、その立ち上がり後の“Hi”レベルが、出力D1から出力D16へ向かって伝搬している期間であると判断できる。   The value of the counter output COUT being 0 is before the output D16 of the 16th first delay element 1011 of the first delay line 1010 rises. Further, the value of the counter output COUT being an even number is after counting up at the rising edge of the output D16 of the 16th stage first delay element 1011 and further counting up at the falling edge. That is, the value of the counter output COUT being 0 or an even number means that the NAND output Di rises from the “Low” level and the “Hi” level after the rise propagates from the output D1 to the output D16. It can be judged that.

セレクト信号SEL=“0x0008”であることは、第1ディレイライン1010の出力D16をNAND回路1012で反転した後の出力(“Low”)を第1ディレイライン1010の出力D1として第1、2判定回路または第1、2反転判定回路に入力することを示している。このとき、タイミングT3〜T7までと同様に、タイミングT8、T9で第1、2判定回路1060、1080を用いる場合、以下のようになる。タイミングT8で、第1判定回路1060は、その出力D1を第2ディレイライン1040の出力C15の立ち上がりでラッチする。その後、タイミングT9で、第2判定回路1080は、第1ディレイライン1010の出力D2を第2ディレイライン1040の出力C16の立ち上がりでラッチする。それらタイミングT8、T9のラッチ結果は、それぞれマルチプレクサ1062、82を通過して第1、2判定回路1060、1080の出力P1、P2となる。それら出力P1、P2は、第2エンコーダ1050へ出力される。第2エンコーダ1050は、タイミングT3からタイミングT7までのラッチ結果とのビットデータの連続性を維持するために、反転してエンコードする。   The selection signal SEL = "0x0008" indicates that the output ("Low") obtained by inverting the output D16 of the first delay line 1010 by the NAND circuit 1012 is the output D1 of the first delay line 1010 as the first and second determinations. This indicates that the signal is input to the circuit or the first and second inversion determination circuits. At this time, when the first and second determination circuits 1060 and 1080 are used at the timings T8 and T9, similarly to the timings T3 to T7, the following occurs. At timing T8, the first determination circuit 1060 latches the output D1 at the rising edge of the output C15 of the second delay line 1040. Thereafter, at timing T9, the second determination circuit 1080 latches the output D2 of the first delay line 1010 at the rising edge of the output C16 of the second delay line 1040. The latch results at the timings T8 and T9 pass through the multiplexers 1062 and 82, respectively, and become the outputs P1 and P2 of the first and second determination circuits 1060 and 1080, respectively. The outputs P1 and P2 are output to the second encoder 1050. The second encoder 1050 inverts and encodes in order to maintain the continuity of the bit data with the latch result from timing T3 to timing T7.

しかし、タイミングT8において、第2ディレイライン1040の出力C15の立ち上がりから第1ディレイライン1010の出力D1の立ち下がりまでの時間は、測定期間TW1によっては測定分解能の10ps以下になることがあると考えられる。その場合、フリップ・フロップのホールド時間違反が発生し、フリップ・フロップが出力D1を正しくラッチできない可能性がある。したがって、ホールド時間違反が発生して出力D1を正しくラッチできない事態を防止すべく、第1反転判定回路1070を用いる。第1反転判定回路1070は、出力D1の立ち下がりで出力C15をラッチする。そのタイミングT8のラッチ結果はマルチプレクサ1072を通過して第1反転判定回路1070の出力M1となる。その出力M1は、第2エンコーダ1050へ出力される。第2エンコーダ1050は、その出力M1を反転してエンコードする。それにより、タイミングT3からタイミングT7まででラッチした結果とのビットデータの連続性を維持することができる。   However, at timing T8, the time from the rise of the output C15 of the second delay line 1040 to the fall of the output D1 of the first delay line 1010 is considered to be 10 ps or less of the measurement resolution depending on the measurement period TW1. It is done. In that case, a flip-flop hold time violation may occur, and the flip-flop may not latch the output D1 correctly. Therefore, the first inversion determination circuit 1070 is used to prevent a situation in which the hold time violation occurs and the output D1 cannot be latched correctly. The first inversion determination circuit 1070 latches the output C15 at the falling edge of the output D1. The latch result at timing T8 passes through the multiplexer 1072 and becomes the output M1 of the first inversion determination circuit 1070. The output M1 is output to the second encoder 1050. The second encoder 1050 inverts and encodes the output M1. Thereby, the continuity of the bit data with the result latched from timing T3 to timing T7 can be maintained.

タイミングT9においてもタイミングT8と同様に、第2反転判定回路1090を用いる。第2反転判定回路1090は、第1ディレイラインの出力D2の立ち下がりで第2ディレイラインの出力C16をラッチする。そのタイミングT9のラッチ結果はマルチプレクサ1092を通過して第2反転判定回路1090の出力M2となる。その出力M2は、第2エンコーダ1050へ出力される。第2エンコーダ1050は、その出力M2を反転してエンコードする。それにより、タイミングT3からタイミングT8まででラッチした結果とのビットデータの連続性を維持することができる。   Also at the timing T9, the second inversion determination circuit 1090 is used similarly to the timing T8. The second inversion determination circuit 1090 latches the output C16 of the second delay line at the falling edge of the output D2 of the first delay line. The latch result at timing T9 passes through the multiplexer 1092 and becomes the output M2 of the second inversion determination circuit 1090. The output M2 is output to the second encoder 1050. The second encoder 1050 inverts and encodes the output M2. Thereby, the continuity of the bit data with the result latched from timing T3 to timing T8 can be maintained.

第2エンコーダ1050は、最上位ビットから最下位ビットまでの16ビットのデータを用いてエンコードを行い、第2エンコーダ出力SEOUTに4ビットのエンコード結果を出力する。
例えば、上記の図2の例の場合、以下のとおりである。まず、その16ビットのデータは、最上位ビットは、第2反転判定回路1090の出力M2(“Hi”)を反転した結果(“Low”)である。第15ビットは、第1反転判定回路1070の出力M1(“Hi”)を反転した結果(“Low”)である。第14ビットは、第16判定回路1120の出力P16(“Low”)である。第13ビットは、第15判定回路1100の出力P15(“Low”)である。第12ビットは、第14判定回路(図示されず)の出力P14(“Low”)である。第11ビットは、第13判定回路(図示されず)の出力P13(“Low”)である。第10ビットは、第12判定回路(図示されず)の出力P12(“Low”)である。第9ビットは、第11判定回路(図示されず)の出力P11(“Low”)である。第8ビットは、第10判定回路(図示されず)の出力P10(“Low”)である。第7ビットは、第9判定回路(図示されず)の出力P9(“Low”)である。第6ビットは、第8判定回路(図示されず)の出力P8(“Low”)である。第5ビットは、第7判定回路(図示されず)の出力P7(“Low”)である。第4ビットは、第6判定回路(図示されず)の出力P6(“Low”)である。第3ビットは、第5判定回路(図示されず)の出力P5(“Hi”)である。第2ビットは、第4判定回路(図示されず)の出力P4(“Hi”)である。最下位ビットは、第3判定回路(図示されず)の出力P3(“Hi”)である。すなわち、第2エンコーダ1050は、判定回路1055の出力を、16ビットのデータとして、“0000,0000,0000,0111”と判定する。
続いて、第2エンコーダ1050は、何ビット目(第2ディレイライン1040の何段目の第2遅延素子1041に対応する出力)までが“1”であるかを判定して、第2エンコーダ出力SEOUTとして出力する。図2の例では、3ビット目(第2ディレイラインの3段目の第2遅延素子1041に対応する出力)までが“1”であるので、第2エンコーダ出力SEOUTとして“0x3”を出力する。
The second encoder 1050 performs encoding using 16-bit data from the most significant bit to the least significant bit, and outputs a 4-bit encoded result to the second encoder output SEOUT.
For example, in the example of FIG. First, the most significant bit of the 16-bit data is the result (“Low”) of inverting the output M2 (“Hi”) of the second inversion determination circuit 1090. The fifteenth bit is a result (“Low”) of inverting the output M1 (“Hi”) of the first inversion determination circuit 1070. The 14th bit is the output P16 (“Low”) of the 16th determination circuit 1120. The thirteenth bit is the output P15 (“Low”) of the fifteenth determination circuit 1100. The twelfth bit is an output P14 (“Low”) of a fourteenth determination circuit (not shown). The eleventh bit is an output P13 ("Low") of a thirteenth determination circuit (not shown). The tenth bit is an output P12 (“Low”) of a twelfth determination circuit (not shown). The ninth bit is an output P11 ("Low") of an eleventh determination circuit (not shown). The eighth bit is an output P10 (“Low”) of a tenth determination circuit (not shown). The seventh bit is an output P9 (“Low”) of a ninth determination circuit (not shown). The sixth bit is an output P8 (“Low”) of an eighth determination circuit (not shown). The fifth bit is an output P7 (“Low”) of a seventh determination circuit (not shown). The fourth bit is an output P6 (“Low”) of a sixth determination circuit (not shown). The third bit is an output P5 (“Hi”) of a fifth determination circuit (not shown). The second bit is an output P4 (“Hi”) of a fourth determination circuit (not shown). The least significant bit is an output P3 (“Hi”) of a third determination circuit (not shown). That is, the second encoder 1050 determines the output of the determination circuit 1055 as “0000, 0000, 0000, 0111” as 16-bit data.
Subsequently, the second encoder 1050 determines how many bits (output corresponding to the second delay element 1041 of the second delay line 1040) is “1”, and outputs the second encoder. Output as SEOUT. In the example of FIG. 2, since the first bit up to the third bit (the output corresponding to the second delay element 1041 at the third stage of the second delay line) is “1”, “0x3” is output as the second encoder output SEOUT. .

時間デジタル変換回路1000は、カウンタ出力COUTを上位16ビット、第1エンコーダ出力FEOUTを中位4ビット、第2エンコーダ出力SEOUTを下位4ビットとする時間デジタル変換出力OUTを出力する。図2の例では、カウンタ出力COUT=“0x0000”、第1エンコーダ出力FEOUT=“0x3”、第2エンコーダ出力SEOUT=“0x3”に基づいて、時間デジタル変換出力OUT=“0x000033”を出力する(タイミングT9)。   The time digital conversion circuit 1000 outputs a time digital conversion output OUT having the counter output COUT as upper 16 bits, the first encoder output FEOUT as middle 4 bits, and the second encoder output SEOUT as lower 4 bits. In the example of FIG. 2, the time digital conversion output OUT = “0x000003” is output based on the counter output COUT = “0x0000”, the first encoder output FEOUT = “0x3”, and the second encoder output SEOUT = “0x3” ( Timing T9).

次に、第1の実施の形態に係る時間デジタル変換回路の動作の他の例について説明する。図4は、第1の実施の形態に係る時間デジタル変換回路の動作の他の例を示すタイミングチャートである。ただし、(a)〜(u)、α、βおよび0x0000表記については図3の場合と同様である。   Next, another example of the operation of the time digital conversion circuit according to the first embodiment will be described. FIG. 4 is a timing chart showing another example of the operation of the time digital conversion circuit according to the first embodiment. However, (a) to (u), α, β, and 0x0000 are the same as those in FIG.

基準クロックCLKが立ち上がると(タイミングT11)、第1ディレイライン1010に基準クロックCLKが伝搬し、1段目の第1遅延素子1011の出力D1が立ち上がる。以下、基準クロックCLKは、第1ディレイライン1010の各第1遅延素子1011を順に伝搬して行く。   When the reference clock CLK rises (timing T11), the reference clock CLK propagates to the first delay line 1010, and the output D1 of the first delay element 1011 at the first stage rises. Hereinafter, the reference clock CLK propagates through the first delay elements 1011 of the first delay line 1010 in order.

基準クロックCLKが第1ディレイライン1010の16段目の遅延素子1011の出力D16まで伝搬し、出力D16が立ち上がると、カウンタ1020はカウントアップし、カウンタ出力COUTに“0x0001”を出力する(タイミングT12)。   When the reference clock CLK propagates to the output D16 of the 16th delay element 1011 of the first delay line 1010 and the output D16 rises, the counter 1020 counts up and outputs “0x0001” to the counter output COUT (timing T12). ).

タイミングT11から測定期間TW11が経過した後、被測定信号が計測されて、被測定信号SCが立ち上がる。第2ディレイライン1040に被測定信号SCが伝搬する。第1エンコーダ1030は、被測定信号SCの立ち上がりタイミングで、カウンタ出力COUTが“0x0001”、第1ディレイライン1010の1段目〜3段目の遅延素子1011の出力D1〜出力D3が“Low”、4段目の第1遅延素子1011の出力D4が“Hiと判定する。その結果に基づいて、第1エンコーダ1030は、セレクト信号SELとして、3ビット目を“Hi”にした“0x0008”を保持し出力する。加えて、第1エンコーダ出力FEOUTとして、セレクト信号SELで“Hi”のビット番号である“0x3”を保持し出力する(タイミングT13)。   After the measurement period TW11 elapses from the timing T11, the signal under measurement is measured, and the signal under measurement SC rises. The signal under measurement SC propagates through the second delay line 1040. In the first encoder 1030, the counter output COUT is “0x0001” at the rise timing of the signal under measurement SC, and the outputs D1 to D3 of the first to third delay elements 1011 of the first delay line 1010 are “Low”. The output D4 of the first delay element 1011 at the fourth stage is determined as “Hi. Based on the result, the first encoder 1030 sets“ 0x0008 ”with the third bit“ Hi ”as the select signal SEL. In addition, as the first encoder output FEOUT, “0x3” which is the bit number of “Hi” is held and outputted as the select signal SEL (timing T13).

タイミングT13以降、セレクト信号SELにより、第1判定回路1060から第16判定回路1120および、第1反転判定回路1070から第16反転判定回路1130は出力を開始する。   After timing T13, the first determination circuit 1060 to the sixteenth determination circuit 1120 and the first inversion determination circuit 1070 to the sixteenth inversion determination circuit 1130 start outputting in response to the select signal SEL.

第β判定回路は、セレクト信号SELによって、第2ディレイラインのα段目の第2遅延素子1041の出力Cαの立ち上がりでラッチされる第1ディレイラインのβ段目の遅延素子1011の出力Dβを出力する。第β反転判定回路は、セレクト信号SELによって、第1ディレイラインのβ段目の第1遅延素子1011の出力Dβの立ち下がりでラッチされる第2ディレイα段目の第2遅延素子1041の出力Cαを出力する。第2エンコーダ1050は、それら第β判定回路からの出力Dβおよび第β反転判定回路からの出力Cαの組合せを選択する。組合せは上述の式(7)で表される。以下、α=1の場合から順に説明する。   The β determination circuit uses the select signal SEL to obtain the output Dβ of the delay element 1011 in the β stage of the first delay line latched at the rising edge of the output Cα of the second delay element 1041 in the α stage of the second delay line. Output. The β inversion determination circuit outputs the output of the second delay element 1041 of the second delay α stage latched at the falling edge of the output Dβ of the first delay element 1011 of the β stage of the first delay line by the select signal SEL. Cα is output. The second encoder 1050 selects a combination of the output Dβ from the βth determination circuit and the output Cα from the βth inversion determination circuit. The combination is represented by the above formula (7). Hereinafter, description will be made in order from the case of α = 1.

(1)α=1
セレクト信号SEL=“0x0008”の結果から、式(7)より、x=3(≦16)となり、β=3となる。したがって、第3反転判定回路(図示されず)は、第1ディレイライン1010の3段目の第1遅延素子1011の出力D3の立ち下がりで第2ディレイライン1040の1段目の第2遅延素子1041の出力C1をラッチする。そのラッチ結果を第3反転判定回路の出力M3として第2エンコーダ1050に出力する(タイミングT13)。この図の例では、出力M3は“Low”である。ただし、第2エンコーダ1050において反転されて“Hi”と判定される。なお、図3の例と異なり、(第2エンコーダ1050において)反転判定回路が選択されるのは、カウンタ出力COUTが奇数だからである。
(1) α = 1
From the result of the select signal SEL = “0x0008”, x = 3 (≦ 16) and β = 3 from Expression (7). Accordingly, the third inversion determination circuit (not shown) has the second delay element of the first stage of the second delay line 1040 at the falling edge of the output D3 of the first delay element 1011 of the third stage of the first delay line 1010. The output C1 of 1041 is latched. The latch result is output to the second encoder 1050 as the output M3 of the third inversion determination circuit (timing T13). In the example of this figure, the output M3 is “Low”. However, it is inverted by the second encoder 1050 and determined as “Hi”. Unlike the example of FIG. 3, the inversion determination circuit is selected (in the second encoder 1050) because the counter output COUT is an odd number.

(2)α=2
セレクト信号SEL=“0x0008”の結果から、式(7)より、x=4(≦16)となり、β=4となる。したがって、第4反転判定回路(図示されず)は、第1ディレイライン1010の4段目の第1遅延素子1011の出力D4の立ち下がりで第2ディレイライン1040の2段目の第2遅延素子1041の出力C2をラッチする。そのラッチ結果を第4反転判定回路の出力M4として第2エンコーダ1050に出力する(タイミングT14)。この図の例では、出力M4は“Low”である。ただし、第2エンコーダ1050において反転されて“Hi”と判定される。
(2) α = 2
From the result of the select signal SEL = “0x0008”, x = 4 (≦ 16) and β = 4 from Expression (7). Therefore, the fourth inversion determination circuit (not shown) has the second delay element of the second stage of the second delay line 1040 at the falling edge of the output D4 of the first delay element 1011 of the fourth stage of the first delay line 1010. The output C2 of 1041 is latched. The latch result is output to the second encoder 1050 as the output M4 of the fourth inversion determination circuit (timing T14). In the example of this figure, the output M4 is “Low”. However, it is inverted by the second encoder 1050 and determined as “Hi”.

(3)α=3
セレクト信号SEL=“0x0008”の結果から、式(7)より、x=5(≦16)となり、β=5となる。したがって、第5反転判定回路(図示されず)は、第1ディレイライン1010の5段目の第1遅延素子1011の出力D5の立ち下がりで第2ディレイライン1040の3段目の第2遅延素子1041の出力C3をラッチする。そのラッチ結果を第5反転判定回路の出力M5として第2エンコーダ1050に出力する(タイミングT15)。この図の例では、出力M5は“Hi”である。ただし、第2エンコーダ1050において反転されて“Low”と判定される。以下同様である。
(3) α = 3
From the result of the select signal SEL = “0x0008”, from equation (7), x = 5 (≦ 16) and β = 5. Accordingly, the fifth inversion determination circuit (not shown) has the third delay element of the third stage of the second delay line 1040 at the falling edge of the output D5 of the first delay element 1011 of the fifth stage of the first delay line 1010. The output C3 of 1041 is latched. The latch result is output to the second encoder 1050 as the output M5 of the fifth inversion determination circuit (timing T15). In the example of this figure, the output M5 is “Hi”. However, it is inverted by the second encoder 1050 and determined to be “Low”. The same applies hereinafter.

(4)α=13
セレクト信号SEL=“0x0008”の結果から、式(7)より、x=15(≦第16)となり、β=15となる。したがって、第15反転判定回路1110は、第1ディレイライン1010の15段目の第1遅延素子1011の出力D15の立ち下がりで第2ディレイライン1040の13段目の第2遅延素子1041の出力C13をラッチする。そのラッチ結果を第15反転判定回路1110の出力M15として第2エンコーダ1050に出力する(タイミングT16)。この図の例では、出力M15は“Hi”である。ただし、第2エンコーダ1050において反転されて“Low”と判定される。
(4) α = 13
From the result of the select signal SEL = “0x0008”, x = 15 (≦ 16th) and β = 15 from Expression (7). Therefore, the fifteenth inversion determination circuit 1110 outputs the output C13 of the thirteenth stage second delay element 1041 of the second delay line 1040 at the falling edge of the output D15 of the fifteenth stage first delay element 1011 of the first delay line 1010. Latch. The latch result is output to the second encoder 1050 as the output M15 of the fifteenth inversion determination circuit 1110 (timing T16). In the example of this figure, the output M15 is “Hi”. However, it is inverted by the second encoder 1050 and determined to be “Low”.

(5)α=14
セレクト信号SEL=“0x0008”の結果から、式(7)より、x=16(≦16)となり、β=16となる。したがって、第16反転判定回路1130は、第1ディレイライン1010の16段目の第1遅延素子1011の出力D16の立ち下がりで第2ディレイライン1040の14段目の第2遅延素子1041の出力C14をラッチする。そのラッチ結果を第16反転判定回路1130の出力M16として第2エンコーダ1050に出力する(タイミングT17)。この図の例では、出力M16は“Hi”である。ただし、第2エンコーダ1050において反転されて“Low”と判定される。
(5) α = 14
From the result of the select signal SEL = “0x0008”, from equation (7), x = 16 (≦ 16) and β = 16. Accordingly, the sixteenth inversion determination circuit 1130 outputs the output C14 of the 14th stage second delay element 1041 of the second delay line 1040 at the falling edge of the output D16 of the 16th stage first delay element 1011 of the first delay line 1010. Latch. The latch result is output to the second encoder 1050 as the output M16 of the sixteenth inversion determination circuit 1130 (timing T17). In the example of this figure, the output M16 is “Hi”. However, it is inverted by the second encoder 1050 and determined to be “Low”.

基準クロックCLKは、第1ディレイライン1010内の第1遅延素子1011を16段(16個)伝搬した後、16段目の第1遅延素子1011の出力D16はNAND回路1012に入力される。そして、NAND回路1012で反転され、NAND出力Diとして出力されて、第1ディレイライン1010を伝搬する。   The reference clock CLK propagates through the first delay element 1011 in the first delay line 1010 in 16 stages (16 pieces), and then the output D16 of the 16th stage first delay element 1011 is input to the NAND circuit 1012. Then, it is inverted by the NAND circuit 1012 and output as the NAND output Di and propagates through the first delay line 1010.

(6)α=15
セレクト信号SEL=“0x0008”の結果から、式(7)より、x=17(>16)となり、β=17−16=1となる。したがって、第1判定回路1060は、第2ディレイライン1040の15段目の第2遅延素子1041の出力C15の立ち上がりで第1ディレイライン1010の1段目の第1遅延素子1011の出力D1をラッチする。そのラッチ結果を第1判定回路1060の出力P1として第2エンコーダ1050に出力する(タイミングT18)。この図の例では、出力P1は“Low”である。
(6) α = 15
From the result of the select signal SEL = “0x0008”, from equation (7), x = 17 (> 16) and β = 17−16 = 1. Therefore, the first determination circuit 1060 latches the output D1 of the first delay element 1011 of the first stage of the first delay line 1010 at the rising edge of the output C15 of the second delay element 1041 of the 15th stage of the second delay line 1040. To do. The latch result is output to the second encoder 1050 as the output P1 of the first determination circuit 1060 (timing T18). In the example of this figure, the output P1 is “Low”.

(7)α=16
セレクト信号SEL=“0x0008”の結果から、式(7)より、x=18(>16)となり、β=18−16=2となる。したがって、第2判定回路1080は、第2ディレイライン1040の16段目の第2遅延素子1041の出力C16の立ち上がりで第1ディレイライン1010の2段目の第1遅延素子1011の出力D2をラッチする。そのラッチ結果を第2判定回路1080の出力P2として第2エンコーダ1050に出力する(タイミングT19)。この図の例では、出力P2は“Low”である。
(7) α = 16
From the result of the select signal SEL = “0x0008”, from equation (7), x = 18 (> 16) and β = 18−16 = 2. Therefore, the second determination circuit 1080 latches the output D2 of the first delay element 1011 of the second stage of the first delay line 1010 at the rising edge of the output C16 of the second delay element 1041 of the 16th stage of the second delay line 1040. To do. The latch result is output to the second encoder 1050 as the output P2 of the second determination circuit 1080 (timing T19). In the example of this figure, the output P2 is “Low”.

第2エンコーダ1050は、第3反転判定回路の出力M3から第16反転判定回路1130の出力M16までの結果と、第1判定回路1060の出力P1から第2判定回路1080の出力P2までの結果をエンコードする。そのエンコード結果を第2エンコーダ出力SEOUTとして出力する(タイミングT19)。   The second encoder 1050 outputs the results from the output M3 of the third inversion determination circuit to the output M16 of the sixteenth inversion determination circuit 1130 and the results from the output P1 of the first determination circuit 1060 to the output P2 of the second determination circuit 1080. Encode. The encoding result is output as the second encoder output SEOUT (timing T19).

ここで、第2エンコーダ1050は、カウンタ1020が被測定信号SCの立ち上がりタイミングで出力したカウンタ出力COUT値が奇数である結果(“0x0001”)とセレクト信号SELの結果(“0x0008”)に基づいてエンコードを行う。   Here, the second encoder 1050 is based on the result (“0x0001”) of the counter output COUT value output by the counter 1020 at the rising timing of the signal under measurement SC and the result of the select signal SEL (“0x0008”). Encode.

カウンタ出力COUTの値が奇数であることは、第1ディレイライン1010の16段目の第1遅延素子1011の出力D16の立ち上がりでカウントアップされた後である。つまり、カウンタ出力COUTの値が奇数であることは、NAND出力Diが“Hi”レベルから立ち下がり、その立ち下がり後の“Low”レベルが、出力D1から出力D16に向かって伝搬している期間であると判断できる。   The value of the counter output COUT is an odd number after it is counted up at the rise of the output D16 of the 16th first delay element 1011 of the first delay line 1010. That is, the value of the counter output COUT being an odd number means that the NAND output Di falls from the “Hi” level, and the “Low” level after the fall propagates from the output D1 to the output D16. It can be judged that.

セレクト信号SEL=“0x0008”であることは、第1ディレイライン1010の出力D16をNAND回路1012で反転した後の出力(“Hi”)を第1ディレイライン1010の出力D1として、第1、2判定回路に入力することを示している。すなわち、出力D1を第2ディレイライン1040の15段目の第2遅延素子1041の出力C15の立ち上がりでラッチし、出力D2を第2ディレイライン1040の16段目の第2遅延素子1041を出力C16の立ち上がりでラッチすることを示す。   The selection signal SEL = “0x0008” means that the output D16 of the first delay line 1010 is inverted by the NAND circuit 1012 (“Hi”) as the output D1 of the first delay line 1010. This indicates that the input is made to the determination circuit. That is, the output D1 is latched at the rising edge of the output C15 of the 15th second delay element 1041 of the second delay line 1040, and the output D2 is output from the 16th second delay element 1041 of the second delay line 1040 to the output C16. Latching at the rising edge.

タイミングT13において、第1ディレイライン1010の出力D3の立ち下がりから第2ディレイライン1040の出力C1の立ち上がりまでの時間は、測定期間TW11によっては測定分解能の10ps以下になる可能性がある。その場合、フリップ・フロップのホールド時間違反が発生し、フリップ・フロップが出力C1を正しくラッチできない可能性がある。したがって、ホールド時間違反が発生して出力C1を正しくラッチできない事態を防止すべく、第3反転判定回路(図示されず)を用いる。第3反転判定回路は、出力D3の立ち下がりで出力C1をラッチする。そのタイミングT13のラッチ結果はマルチプレクサ(図示されず)を通過して第3反転判定回路の出力M3(図示されず)となる。その出力M3は、第2エンコーダ1050へ出力される。第2エンコーダ1050は、その出力M3を反転してエンコードする。それにより、タイミングT18からタイミングT19まででラッチした結果とのビットデータの連続性を維持することができる。   At timing T13, the time from the fall of the output D3 of the first delay line 1010 to the rise of the output C1 of the second delay line 1040 may be 10 ps or less of the measurement resolution depending on the measurement period TW11. In that case, a flip-flop hold time violation may occur and the flip-flop may not latch the output C1 correctly. Therefore, a third inversion determination circuit (not shown) is used to prevent a situation in which the hold time violation occurs and the output C1 cannot be latched correctly. The third inversion determination circuit latches the output C1 at the falling edge of the output D3. The latch result at timing T13 passes through a multiplexer (not shown) and becomes the output M3 (not shown) of the third inversion determination circuit. The output M3 is output to the second encoder 1050. The second encoder 1050 inverts and encodes the output M3. Thereby, the continuity of the bit data with the result latched from timing T18 to timing T19 can be maintained.

タイミングT14〜タイミングT17においてもタイミングT13と同様に、第4反転判定回路(図示されず)〜第16反転判定回路1130を用いる。第4反転判定回路(図示されず)〜第16反転判定回路1130は、第1ディレイライン1010の出力D4〜出力D16の立下りで第2ディレイライン1040の出力C2〜出力C14をそれぞれラッチする。それらタイミングT14〜タイミングT17のラッチ結果は第4反転判定回路のマルチプレクサ(図示されず)〜マルチプレクサ1032を通過して第4反転判定回路〜第16反転判定回路1130の出力M4〜M16となる。それら出力M4〜M16は、第2エンコーダ1050へ出力される。第2エンコーダ1050は、それら出力M4〜M16を反転してエンコードする。それにより、タイミングT18からタイミングT19まででラッチした結果とのビットデータの連続性を維持することができる。   Also at timing T14 to timing T17, the fourth inversion determination circuit (not shown) to the sixteenth inversion determination circuit 1130 are used similarly to the timing T13. A fourth inversion determination circuit (not shown) to a sixteenth inversion determination circuit 1130 latch the outputs C2 to C14 of the second delay line 1040 at the falling edge of the outputs D4 to D16 of the first delay line 1010, respectively. The latch results from timing T14 to timing T17 pass through the multiplexer (not shown) of the fourth inversion determination circuit to the multiplexer 1032 and become the outputs M4 to M16 of the fourth inversion determination circuit to the sixteenth inversion determination circuit 1130. These outputs M4 to M16 are output to the second encoder 1050. The second encoder 1050 inverts and encodes these outputs M4 to M16. Thereby, the continuity of the bit data with the result latched from timing T18 to timing T19 can be maintained.

したがって、タイミングT13からタイミングT17までは、第3反転判定回路の出力M3から第16反転判定回路1130の出力M16までの結果が第2エンコーダ1050に入力され、第2エンコーダ1050はそれらの結果を反転してエンコードする。一方、タイミングT18およびタイミングT19では、第1判定回路1060の出力P1および第2判定回路1080の出力P2が第2エンコーダ1050に入力され、第2エンコーダ1050はそれらの結果をそのままエンコードする。   Accordingly, from timing T13 to timing T17, the results from the output M3 of the third inversion determination circuit to the output M16 of the sixteenth inversion determination circuit 1130 are input to the second encoder 1050, and the second encoder 1050 inverts these results. And encode. On the other hand, at timing T18 and timing T19, the output P1 of the first determination circuit 1060 and the output P2 of the second determination circuit 1080 are input to the second encoder 1050, and the second encoder 1050 encodes the results as they are.

第2エンコーダ1050は、最上位ビットから最下位ビットまでの16ビットのデータを用いてエンコードを行い、第2エンコーダ出力SEOUTに4ビットのエンコード結果を出力する。
例えば、上記の図3の例の場合、以下のとおりである。まず、その16ビットのデータは、最上位ビットは、第2判定回路1080の出力P2(“Low”)である。第15ビットは、第1判定回路1060の出力P1(“Low”)である。第14ビットは、第16反転判定回路1130の出力M16(“Hi”)を反転した結果(“Low”)である。第13ビットは、第15反転判定回路1110の出力M15(“Hi”)を反転した結果(“Low”)である。第12ビットは、第14反転判定回路(図示されず)の出力M14(“Hi”)を反転した結果(“Low”)である。第11ビットは、第13反転判定回路(図示されず)の出力M13(“Hi”)を反転した結果(“Low”)である。第10ビットは、第12反転判定回路(図示されず)の出力M12(“Hi”)を反転した結果(“Low”)である。第9ビットは、第11反転判定回路(図示されず)の出力M11(“Hi”)を反転した結果(“Low”)である。第8ビットは、第10反転判定回路(図示されず)の出力M10(“Hi”)を反転した結果(“Low”)である。第7ビットは、第9反転判定回路(図示されず)の出力M9(“Hi”)を反転した結果(“Low”)である。第6ビットは、第8反転判定回路(図示されず)の出力M8(“Hi”)を反転した結果(“Low”)である。第5ビットは、第7反転判定回路(図示されず)の出力M7(“Hi”)を反転した結果(“Low”)である。第4ビットは、第6反転判定回路(図示されず)の出力M6(“Hi”)を反転した結果(“Low”)である。第3ビットは、第5反転判定回路(図示されず)の出力M5(“Hi”)を反転した結果(“Low”)である。第2ビットは、第4反転判定回路(図示されず)の出力M4(“Low”)を反転した結果(“Hi”)である。最下位ビットは、第3反転判定回路(図示されず)の出力M3(“Low”)を反転した結果(“Hi”
)である。すなわち、第2エンコーダ1050は、判定回路1055の出力を、16ビットのデータとして、“0000,0000,0000,0011”と判定する。
続いて、第2エンコーダ1050は、何ビット目(第2ディレイライン1040の何段目の第2遅延素子1041に対応する出力)までが“1”であるかを判定して、第2エンコーダ出力SEOUTとして出力する。図4の例では、2ビット目(第2ディレイラインの2段目の第2遅延素子1041に対応する出力)までが“1”であるので、第2エンコーダ出力SEOUTとして“0x2”を出力する。
The second encoder 1050 performs encoding using 16-bit data from the most significant bit to the least significant bit, and outputs a 4-bit encoded result to the second encoder output SEOUT.
For example, in the example of FIG. First, the most significant bit of the 16-bit data is the output P2 (“Low”) of the second determination circuit 1080. The fifteenth bit is the output P1 (“Low”) of the first determination circuit 1060. The fourteenth bit is a result (“Low”) of inverting the output M16 (“Hi”) of the sixteenth inversion determination circuit 1130. The thirteenth bit is a result (“Low”) of inverting the output M15 (“Hi”) of the fifteenth inversion determination circuit 1110. The twelfth bit is a result (“Low”) of inverting the output M14 (“Hi”) of the fourteenth inversion determination circuit (not shown). The eleventh bit is the result (“Low”) of inverting the output M13 (“Hi”) of the thirteenth inversion determination circuit (not shown). The tenth bit is a result (“Low”) of inverting the output M12 (“Hi”) of the twelfth inversion determination circuit (not shown). The ninth bit is a result (“Low”) of inverting the output M11 (“Hi”) of the eleventh inversion determination circuit (not shown). The eighth bit is a result (“Low”) of inverting the output M10 (“Hi”) of the tenth inversion determination circuit (not shown). The seventh bit is a result (“Low”) of inverting the output M9 (“Hi”) of the ninth inversion determination circuit (not shown). The sixth bit is a result (“Low”) of inverting the output M8 (“Hi”) of the eighth inversion determination circuit (not shown). The fifth bit is the result (“Low”) of inverting the output M7 (“Hi”) of the seventh inversion determination circuit (not shown). The fourth bit is the result (“Low”) of inverting the output M6 (“Hi”) of the sixth inversion determination circuit (not shown). The third bit is a result (“Low”) of inverting the output M5 (“Hi”) of the fifth inversion determination circuit (not shown). The second bit is the result (“Hi”) of inverting the output M4 (“Low”) of the fourth inversion determination circuit (not shown). The least significant bit is the result of inverting the output M3 ("Low") of a third inversion determination circuit (not shown) ("Hi")
). That is, the second encoder 1050 determines that the output of the determination circuit 1055 is “0000, 0000, 0000, 0011” as 16-bit data.
Subsequently, the second encoder 1050 determines how many bits (output corresponding to the second delay element 1041 of the second delay line 1040) is “1”, and outputs the second encoder. Output as SEOUT. In the example of FIG. 4, since the first bit (the output corresponding to the second delay element 1041 at the second stage of the second delay line) is “1”, “0x2” is output as the second encoder output SEOUT. .

時間デジタル変換回路1000は、カウンタ出力COUTを上位16ビット、第1エンコーダ出力FEOUTを中位4ビット、第2エンコーダ出力SEOUTを下位4ビットとする時間デジタル変換出力OUTを出力する。図4の例では、カウンタ出力COUT=“0x0001”、第1エンコーダ出力FEOUT=“0x3”、第2エンコーダ出力SEOUT=“0x2”に基づいて、時間デジタル変換出力OUT=“0x000132”を出力する(タイミングT19)。   The time digital conversion circuit 1000 outputs a time digital conversion output OUT having the counter output COUT as upper 16 bits, the first encoder output FEOUT as middle 4 bits, and the second encoder output SEOUT as lower 4 bits. In the example of FIG. 4, the time digital conversion output OUT = “0x000132” is output based on the counter output COUT = “0x0001”, the first encoder output FEOUT = “0x3”, and the second encoder output SEOUT = “0x2” ( Timing T19).

本実施の形態に係る時間デジタル変換回路1000は、最大測定範囲を大きく、かつ高分解能で測定する場合においても、回路規模を小さくすることができる。その理由は、以下のとおりである。   The time digital conversion circuit 1000 according to the present embodiment can reduce the circuit scale even when the maximum measurement range is large and measurement is performed with high resolution. The reason is as follows.

本実施の形態の動作(図3や図4)では、第1ディレイライン1010を16段の第1遅延素子1011で構成(n=16)し、第2ディレイライン1040を16段の第2遅延素子1041で構成(n=16)している。ただし、第1遅延素子1011の遅延時間t1を160psとし、第2遅延素子1041の遅延時間t2を150psとしている。この場合、第1ディレイライン1010の16段目の第1遅延素子1011の出力D16が160ps×16段=2.56ns周期で反転する。したがって、カウンタ1020は、2.56nsごとの分解能でカウンタ出力COUTを出力する。   In the operation of the present embodiment (FIGS. 3 and 4), the first delay line 1010 is composed of 16 stages of first delay elements 1011 (n = 16), and the second delay line 1040 is made of 16 stages of second delay. An element 1041 is used (n = 16). However, the delay time t1 of the first delay element 1011 is 160 ps, and the delay time t2 of the second delay element 1041 is 150 ps. In this case, the output D16 of the 16th first delay element 1011 of the first delay line 1010 is inverted at a cycle of 160 ps × 16 stages = 2.56 ns. Therefore, the counter 1020 outputs the counter output COUT with a resolution of every 2.56 ns.

また、第1ディレイライン1010における第1遅延素子1011の出力Dm(m=1〜n−1、自然数)と出力m+1との時間差は160psである。したがって、第1エンコーダ1030は、160psごとの分解能で第1エンコーダ出力FEOUTを出力する。   The time difference between the output Dm (m = 1 to n−1, natural number) of the first delay element 1011 in the first delay line 1010 and the output m + 1 is 160 ps. Therefore, the first encoder 1030 outputs the first encoder output FEOUT with a resolution of 160 ps.

さらに、第1判定回路1060、第1反転判定回路1070、…、第16判定回路1120、第16反転判定回路1130の出力P1、M1、…、P16、M16は第1遅延素子1011の遅延時間t1と第2遅延素子1041の遅延時間t2との差分ごとの分解能で出力される。すなわち、出力P1、M1、…、P16、M16は、差分t1−t2=160ps−150ps=10psごとの分解能で出力される。したがって、第2エンコーダ1050は、10psごとの分解能で第2エンコーダ出力SEOUTを出力する。   Further, the outputs P1, M1,..., P16, M16 of the first determination circuit 1060, the first inversion determination circuit 1070,..., The sixteenth determination circuit 1120, and the sixteenth inversion determination circuit 1130 are the delay time t1 of the first delay element 1011. And a resolution for each difference between the delay time t2 of the second delay element 1041 and the second delay element 1041. That is, the outputs P1, M1,..., P16, M16 are output with a resolution of every difference t1-t2 = 160 ps-150 ps = 10 ps. Accordingly, the second encoder 1050 outputs the second encoder output SEOUT with a resolution of 10 ps.

このとき、測定時間は、カウンタ出力COUT×2.56ns+第1エンコーダ出力FEOUT×160ps+第2エンコーダ出力SEOUT×10ps、により算出される。言い換えると、測定時間において、カウンタ出力COUTは上位桁、第1エンコーダ出力FEOUTは中位桁、第2エンコーダ出力SEOUTは下位桁に対応している。   At this time, the measurement time is calculated by counter output COUT × 2.56 ns + first encoder output FEOUT × 160 ps + second encoder output SEOUT × 10 ps. In other words, in the measurement time, the counter output COUT corresponds to the upper digit, the first encoder output FEOUT corresponds to the middle digit, and the second encoder output SEOUT corresponds to the lower digit.

以上に示されるように、本実施の形態に係る時間デジタル変換回路1000は、第2エンコーダ出力SEOUTにより、10psごとの分解能で測定することができる。ここで、第2エンコーダ出力SEOUTおよび第1エンコーダ出力FEOUTは、16段のエンコード出力であるため、それぞれ4ビット出力となる。カウンタ1020を16ビットで構成することによって、24ビット出力の時間デジタル変換回路出力OUTを生成することができる。   As described above, the time digital conversion circuit 1000 according to the present embodiment can measure with a resolution of every 10 ps by the second encoder output SEOUT. Here, since the second encoder output SEOUT and the first encoder output FEOUT are 16-stage encode outputs, each is a 4-bit output. By configuring the counter 1020 with 16 bits, a 24-bit output time digital conversion circuit output OUT can be generated.

この場合、時間デジタル変換回路1000は、第1遅延素子1011および第2遅延素子1041をそれぞれ16個、16ビットカウンタ1020を1個、4ビットの第1エンコーダ1030および第2エンコーダ1050を合計2個、フリップ・フロップを512個で構成される。ただし、フリップ・フロップは、16段×16段×2で512個となる。このような構成により、時間デジタル変換回路1000は、24ビットの測定範囲を10psごとの分解能で測定することが可能である。このように、本実施の形態の時間デジタル変換回路1000は、遅延素子の個数とフリップ・フロップの個数がそれぞれ1670万個必要となる従来技術に比べて、その回路規模を小さくすることができる。すなわち、測定範囲に関わらず、回路規模を小さく抑えることができる。   In this case, the time digital conversion circuit 1000 includes 16 first delay elements 1011 and 2nd delay elements 1041, 1 16-bit counter 1020, and 4 4-bit first and second encoders 1030 and 1050 in total. , And 512 flip-flops. However, there are 512 flip-flops of 16 stages × 16 stages × 2. With such a configuration, the time digital conversion circuit 1000 can measure a 24-bit measurement range with a resolution of 10 ps. As described above, the time-digital conversion circuit 1000 according to the present embodiment can reduce the circuit scale as compared with the conventional technique that requires 16.7 million delay elements and flip-flops. That is, the circuit scale can be kept small regardless of the measurement range.

上記実施の形態の時間デジタル変換回路1000では、測定範囲は24ビットであり、測定分解能は10psである。また、第1ディレイライン1010の第1遅延素子1011の遅延時間は160ps、第2ディレイライン1040の第2遅延素子1041の遅延時間は150ps、両遅延素子の数はそれぞれ16個(16段)である。さらに、第1エンコーダ1030のビット数は4ビット、第2エンコーダ1050のビット数は4ビット、カウンタ1020のビット数は16ビット、カウンタ1020の動作周期は2.56ns(390MHz)である。しかし、本実施の形態はこの例に限定されるものではない。時間デジタル変換回路1000は、適用する機器に応じて、その性能(仕様)を適宜変更できる。   In the time digital conversion circuit 1000 of the above embodiment, the measurement range is 24 bits and the measurement resolution is 10 ps. The delay time of the first delay element 1011 of the first delay line 1010 is 160 ps, the delay time of the second delay element 1041 of the second delay line 1040 is 150 ps, and the number of both delay elements is 16 (16 stages). is there. Further, the first encoder 1030 has 4 bits, the second encoder 1050 has 4 bits, the counter 1020 has 16 bits, and the counter 1020 has an operation period of 2.56 ns (390 MHz). However, the present embodiment is not limited to this example. The time digital conversion circuit 1000 can appropriately change the performance (specification) according to the device to which it is applied.

図5は、本実施の形態に係る時間デジタル変換回路の種々の仕様を示す表である。測定範囲(rng)および測定分解能(res)は要求仕様で決まる。第1遅延素子1011の遅延時間t1を設定したとき、第2遅延素子1041の遅延時間t2はt1−resで設定される。両遅延素子の数nはt1/resで設定される。第1エンコーダ1030のビット数Be1および第2エンコーダ1050のビット数Be2は、いずれもlon2(n)で設定される。カウンタ1020のビット数Bcは、rng−(Be1+Be2)で設定される。カウンタ1020の動作周期(カウントアップ周期)Ctはt1・nで設定される。   FIG. 5 is a table showing various specifications of the time digital conversion circuit according to the present embodiment. The measurement range (rng) and measurement resolution (res) are determined by the required specifications. When the delay time t1 of the first delay element 1011 is set, the delay time t2 of the second delay element 1041 is set by t1-res. The number n of both delay elements is set at t1 / res. The number of bits Be1 of the first encoder 1030 and the number of bits Be2 of the second encoder 1050 are both set to lon2 (n). The bit number Bc of the counter 1020 is set by rng− (Be1 + Be2). The operation cycle (count-up cycle) Ct of the counter 1020 is set by t1 · n.

したがって、例えば、測定範囲rngを小さく(または大きく)する場合、カウンタ1020のビット数Bcを小さく(または大きく)する。例えば、測定範囲rngを18ビットに小さくする場合、カウンタ1020のビット数Bcを10ビットにする。そのとき、測定分解能を10psとし、遅延時間t1を160psと設定する。その場合、遅延時間t2は150ps、両遅延素子の数nはそれぞれ16個(16段)である。第1エンコーダ1030のビット数Be1は4ビット、第2エンコーダ1050のビット数Be2は4ビット、カウンタ1020の動作周期(カウントアップ周期)Ctは2.56ns(390MHz)である。   Therefore, for example, when the measurement range rng is decreased (or increased), the bit number Bc of the counter 1020 is decreased (or increased). For example, when the measurement range rng is reduced to 18 bits, the bit number Bc of the counter 1020 is set to 10 bits. At that time, the measurement resolution is set to 10 ps, and the delay time t1 is set to 160 ps. In this case, the delay time t2 is 150 ps, and the number n of both delay elements is 16 (16 stages). The bit number Be1 of the first encoder 1030 is 4 bits, the bit number Be2 of the second encoder 1050 is 4 bits, and the operation cycle (count-up cycle) Ct of the counter 1020 is 2.56 ns (390 MHz).

また、例えば、測定分解能resを小さく(または大きく)する場合、第2遅延素子1041の遅延時間t2を小さく(または大きく)する。例えば、測定分解能resを20psに小さくする場合、第2遅延素子1041の遅延時間t2を140psに小さくする。そのとき、測定範囲rngを24ビットとし、遅延時間t1を160psと設定する。その場合、両遅延素子の数nはそれぞれ8個(8段)である。第1エンコーダ1030のビット数Be1は3ビット、第2エンコーダ1050のビット数Be2は3ビット、カウンタ1020のビット数nは18ビット、カウンタ1020の動作周期(カウントアップ周期)Ctは1.28ns(780MHz)である。   For example, when the measurement resolution res is reduced (or increased), the delay time t2 of the second delay element 1041 is decreased (or increased). For example, when the measurement resolution res is reduced to 20 ps, the delay time t2 of the second delay element 1041 is reduced to 140 ps. At that time, the measurement range rng is set to 24 bits, and the delay time t1 is set to 160 ps. In this case, the number n of both delay elements is 8 (8 stages). The bit number Be1 of the first encoder 1030 is 3 bits, the bit number Be2 of the second encoder 1050 is 3 bits, the bit number n of the counter 1020 is 18 bits, and the operation cycle (count-up cycle) Ct of the counter 1020 is 1.28 ns ( 780 MHz).

また、例えば、カウンタ1020の動作周期Ctを遅く(または早く)する場合、要求測定分解能resに応じて、遅延時間t1、t2を大きく(または小さく)する、および/または、両遅延素子の数nを大きく(または小さく)する。例えば、カウンタ1020の動作周期Ctを40.96ns(24.4MHz)に遅くする場合、要求測定分解能resを10psとすると、遅延時間t1を640ps、遅延時間t2を640psにそれぞれ大きく設定する。その場合、両遅延素子の数nは64個(64段)である。第1エンコーダ1030のビット数Be1は6ビット、第2エンコーダ1050のビット数Be2は6ビット、カウンタ1020のビット数nは12ビット、カウンタ1020の動作周期(カウントアップ周期)Ctは40.96ns(24.4MHz)である。   For example, when the operation cycle Ct of the counter 1020 is delayed (or accelerated), the delay times t1 and t2 are increased (or decreased) according to the required measurement resolution res and / or the number n of both delay elements. Increase (or decrease). For example, when the operation cycle Ct of the counter 1020 is delayed to 40.96 ns (24.4 MHz), if the required measurement resolution res is 10 ps, the delay time t1 is set to 640 ps and the delay time t2 is set to 640 ps. In this case, the number n of both delay elements is 64 (64 stages). The bit number Be1 of the first encoder 1030 is 6 bits, the bit number Be2 of the second encoder 1050 is 6 bits, the bit number n of the counter 1020 is 12 bits, and the operation cycle (count-up cycle) Ct of the counter 1020 is 40.96 ns ( 24.4 MHz).

以上のように、本実施の形態に係る時間デジタル変換回路1000は、適用する機器に応じて、その性能(仕様)を適宜変更することができる。   As described above, the performance (specification) of the time digital conversion circuit 1000 according to the present embodiment can be changed as appropriate according to the device to which it is applied.

(第2の実施の形態)
第2の実施の形態に係る時間デジタル変換回路2000について説明する。本実施の形態に係る時間デジタル変換回路2000は、判定回路1055の構成および動作が第1の実施の形態と相違している。以下では、主にその相違点について説明する。
(Second Embodiment)
A time digital conversion circuit 2000 according to the second embodiment will be described. The time digital conversion circuit 2000 according to the present embodiment is different from the first embodiment in the configuration and operation of the determination circuit 1055. Below, the difference is mainly demonstrated.

第2の実施の形態に係る時間デジタル変換回路の構成について説明する。図6は、第2の実施の形態に係る時間デジタル変換回路の構成を示すブロック図である。この時間デジタル変換回路2000は、他の回路と共に一つの半導体チップに混載されていても良い。   The configuration of the time digital conversion circuit according to the second embodiment will be described. FIG. 6 is a block diagram showing a configuration of the time digital conversion circuit according to the second embodiment. This time digital conversion circuit 2000 may be mixedly mounted on one semiconductor chip together with other circuits.

時間デジタル変換回路2000の判定回路1055は、第1ディレイライン1010のn個の第1遅延素子1011に対応して、第1判定回路2060と、第2判定回路2080と、…、第(n−1)判定回路2100と、第n判定回路2120とを有している(合計n個)。判定回路1055は、さらに、第2ディレイライン1040のn個の第2遅延素子1041に対応して、第1反転判定回路2070と、第2反転判定回路2090と、…、第(n−1)反転判定回路2110と、第n反転判定回路2130とを有している(合計n個)。   The determination circuit 1055 of the time digital conversion circuit 2000 corresponds to the n first delay elements 1011 of the first delay line 1010, and includes a first determination circuit 2060, a second determination circuit 2080,. 1) It has a determination circuit 2100 and an nth determination circuit 2120 (n in total). The determination circuit 1055 further includes a first inversion determination circuit 2070, a second inversion determination circuit 2090,... (N−1) th corresponding to the n second delay elements 1041 of the second delay line 1040. An inversion determination circuit 2110 and an nth inversion determination circuit 2130 are provided (n in total).

第1判定回路(非反転判定回路)2060は、1段目の第1遅延素子1011の出力D1と、1段目の第2遅延素子1041の出力C1〜n段目の第2遅延素子1041の出力Cnとを入力され、判定回路出力として出力QP1を出力する。第2判定回路2080は、2段目の第1遅延素子1011の出力D2と、1段目の第2遅延素子1041の出力C1〜n段目の第2遅延素子1041の出力Cnとを入力され、判定回路出力として出力QP2を出力する。同様にして、第(n−1)判定回路2100は、n−1段目の第1遅延素子1011の出力Dn−1と、1段目の第2遅延素子1041の出力C1〜n段目の第2遅延素子1041の出力Cnとを入力され、判定回路出力として出力QPn−1を出力する。第n判定回路2120は、n段目の第1遅延素子1011の出力Dnと1、1段目の第2遅延素子1041の出力C1〜n段目の第2遅延素子1041の出力Cnとを入力され、判定回路出力として出力QPnを出力する。   The first determination circuit (non-inversion determination circuit) 2060 includes the output D1 of the first delay element 1011 at the first stage and the outputs C1 to C1 of the second delay element 1041 at the first stage and the second delay elements 1041 at the nth stage. The output Cn is input, and the output QP1 is output as the determination circuit output. The second determination circuit 2080 receives the output D2 of the first delay element 1011 at the second stage and the output Cn of the second delay element 1041 at the first stage and the output Cn of the second delay element 1041 at the nth stage. The output QP2 is output as the determination circuit output. Similarly, the (n−1) th determination circuit 2100 includes the output Dn−1 of the (n−1) th first delay element 1011 and the output C1 to the nth stage of the first delay element 1041 of the first stage. The output Cn of the second delay element 1041 is input, and the output QPn−1 is output as the determination circuit output. The nth determination circuit 2120 receives the output Dn of the first delay element 1011 at the nth stage and the output Cn of the first delay element 1041 at the first stage and the output Cn of the second delay element 1041 at the nth stage. The output QPn is output as the determination circuit output.

第1反転判定回路2070は、1段目の第1遅延素子1011の出力D1〜n段目の第1遅延素子1011の出力Dnと、1段目の第2遅延素子1041の出力C1とを入力され、反転判定回路出力として出力QM1を出力する。第2反転判定回路2090は、1段目の第1遅延素子1011の出力D1〜n段目の第1遅延素子1011の出力Dnと、2段目の第2遅延素子1041の出力C2とを入力され、反転判定回路出力として出力QM2を出力する。同様にして、第(n−1)反転判定回路2110は、1段目の第1遅延素子1011の出力D1〜n段目の第1遅延素子1011の出力Dnと、n−1段目の第2遅延素子1041の出力Cn−1とを入力され、反転判定回路出力として出力QMn−1を出力する。第n反転判定回路2130は、1段目の第1遅延素子1011の出力D1〜n段目の第2遅延素子1041の出力Dnと、n段目の第2遅延素子1041の出力Cnとを入力され、反転判定回路出力として出力QMnを出力する。   The first inversion determination circuit 2070 receives the output D1 of the first delay element 1011 at the first stage and the output Dn of the first delay element 1011 at the nth stage and the output C1 of the second delay element 1041 at the first stage. Then, the output QM1 is output as the inversion determination circuit output. The second inversion determination circuit 2090 receives the output D1 of the first delay element 1011 at the first stage and the output Dn of the first delay element 1011 at the nth stage and the output C2 of the second delay element 1041 at the second stage. Then, the output QM2 is output as the inversion determination circuit output. Similarly, the (n−1) th inversion determination circuit 2110 outputs the output D1 of the first delay element 1011 at the first stage to the output Dn of the first delay element 1011 at the nth stage and the (n−1) th stage. The output Cn-1 of the 2-delay element 1041 is input, and an output QMn-1 is output as an inversion determination circuit output. The nth inversion determination circuit 2130 receives the output D1 of the first delay element 1011 at the first stage, the output Dn of the second delay element 1041 at the nth stage, and the output Cn of the second delay element 1041 at the nth stage. Then, the output QMn is output as the inversion determination circuit output.

第1判定回路2060は、マルチプレクサ2061とフリップ・フロップ2062とを有している。マルチプレクサ2061は、出力C1から出力Cnまでのn個の遅延素子出力をセレクト信号SELで選択してフリップ・フロップ2062へ出力する。フリップ・フロップ2062は、マルチプレクサ2061の出力の立ち上がりで、出力D1をラッチして第1判定回路出力QP1として出力する。第2判定回路2080は、マルチプレクサ2081とフリップ・フロップ2082とを有している。マルチプレクサ2081は、出力C1から出力Cnまでのn個の遅延素子出力をセレクト信号SELで選択してフリップ・フロップ2082へ出力する。フリップ・フロップ2082は、マルチプレクサ2081の出力の立ち上がりで、出力D2をラッチして第1判定回路出力QP2として出力する。同様にして、第(n−1)判定回路2100は、マルチプレクサ2101とフリップ・フロップ2102とを有している。マルチプレクサ2101は、出力C1から出力Cnまでのn個の遅延素子出力をセレクト信号SELで選択してフリップ・フロップ2102へ出力する。フリップ・フロップ2102は、マルチプレクサ2101の出力の立ち上がりで、出力Dn−1をラッチして第(n−1)判定回路出力QPn−1として出力する。第n判定回路2120は、マルチプレクサ2121とフリップ・フロップ2122とを有している。マルチプレクサ2121は、出力C1から出力Cnまでのn個の遅延素子出力をセレクト信号SELで選択してフリップ・フロップ2122へ出力する。フリップ・フロップ2122は、マルチプレクサ2101の出力の立ち上がりで、出力Dnをラッチして第n判定回路出力QPnとして出力する。   The first determination circuit 2060 includes a multiplexer 2061 and a flip-flop 2062. The multiplexer 2061 selects n delay element outputs from the output C1 to the output Cn by the select signal SEL, and outputs the selected output to the flip-flop 2062. The flip-flop 2062 latches the output D1 at the rising edge of the output of the multiplexer 2061 and outputs it as the first determination circuit output QP1. The second determination circuit 2080 includes a multiplexer 2081 and a flip-flop 2082. The multiplexer 2081 selects n delay element outputs from the output C1 to the output Cn by the select signal SEL and outputs the selected delay element outputs to the flip-flop 2082. The flip-flop 2082 latches the output D2 at the rising edge of the output of the multiplexer 2081 and outputs it as the first determination circuit output QP2. Similarly, the (n−1) th determination circuit 2100 includes a multiplexer 2101 and a flip-flop 2102. The multiplexer 2101 selects n delay element outputs from the output C <b> 1 to the output Cn by the select signal SEL and outputs it to the flip-flop 2102. The flip-flop 2102 latches the output Dn−1 at the rise of the output of the multiplexer 2101 and outputs it as the (n−1) th determination circuit output QPn−1. The nth determination circuit 2120 includes a multiplexer 2121 and a flip-flop 2122. The multiplexer 2121 selects n delay element outputs from the output C <b> 1 to the output Cn by the select signal SEL and outputs it to the flip-flop 2122. The flip-flop 2122 latches the output Dn at the rise of the output of the multiplexer 2101 and outputs it as the nth determination circuit output QPn.

第1反転判定回路2070は、マルチプレクサ2071とフリップ・フロップ2072とを有している。マルチプレクサ2071は、出力D1から出力Dnまでのn個の遅延素子出力をセレクト信号SELで選択してフリップ・フロップ2072へ出力する。フリップ・フロップ2072は、マルチプレクサ2071の出力の立ち下がりで、出力C1をラッチして第1反転判定回路出力QM1として出力する。第2反転判定回路2090は、マルチプレクサ2091とフリップ・フロップ2092とを有している。マルチプレクサ2091は、出力D1から出力Dnまでのn個の遅延素子出力をセレクト信号SELで選択してフリップ・フロップ2092へ出力する。フリップ・フロップ2092は、マルチプレクサ2091の出力の立ち下がりで、出力C2をでラッチして第2反転判定回路出力QM2として出力する。第(n−1)反転判定回路2110は、マルチプレクサ2111とフリップ・フロップ2112とを有している。マルチプレクサ2111は、出力D1から出力Dnまでのn個の遅延素子出力をセレクト信号SELで選択してフリップ・フロップ2112へ出力する。フリップ・フロップ2112は、マルチプレクサ2111の出力の立ち下がりで、出力Cn−1をラッチして第(n−1)反転判定回路出力QMn−1として出力する。第n反転判定回路2130は、マルチプレクサ2131とフリップ・フロップ2132とを有している。マルチプレクサ2131は、出力D1から出力Dnまでのn個の遅延素子出力をセレクト信号SELで選択してフリップ・フロップ2132へ出力する。フリップ・フロップ2132は、マルチプレクサ2131の出力の立ち下がりで、出力Cnをラッチして第n反転判定回路出力QMnとして出力する。   The first inversion determination circuit 2070 has a multiplexer 2071 and a flip-flop 2072. The multiplexer 2071 selects n delay element outputs from the output D1 to the output Dn by the select signal SEL and outputs the selected signal to the flip-flop 2072. The flip-flop 2072 latches the output C1 at the falling edge of the output of the multiplexer 2071 and outputs it as the first inversion determination circuit output QM1. The second inversion determination circuit 2090 has a multiplexer 2091 and a flip-flop 2092. The multiplexer 2091 selects n delay element outputs from the output D1 to the output Dn by the select signal SEL and outputs the selected signal to the flip-flop 2092. The flip-flop 2092 latches the output C2 at the falling edge of the output of the multiplexer 2091 and outputs it as the second inversion determination circuit output QM2. The (n−1) th inversion determination circuit 2110 has a multiplexer 2111 and a flip-flop 2112. The multiplexer 2111 selects n delay element outputs from the output D1 to the output Dn by the select signal SEL and outputs the selected signal to the flip-flop 2112. The flip-flop 2112 latches the output Cn−1 at the falling edge of the output of the multiplexer 2111, and outputs it as the (n−1) th inversion determination circuit output QMn−1. The n-th inversion determination circuit 2130 includes a multiplexer 2131 and a flip-flop 2132. The multiplexer 2131 selects n delay element outputs from the output D1 to the output Dn with the select signal SEL and outputs the selected signal to the flip-flop 2132. The flip-flop 2132 latches the output Cn at the falling edge of the output of the multiplexer 2131 and outputs it as the nth inversion determination circuit output QMn.

次に、本実施の形態に係る時間デジタル変換回路の動作(時間デジタル変換方法)について説明する。   Next, the operation (time digital conversion method) of the time digital conversion circuit according to the present embodiment will be described.

第1の実施の形態では、第1判定回路1060〜第n判定回路1120と第1反転判定回路1070〜第n反転判定回路1130において、フリップ・フロップ1061〜1131でラッチした結果をマルチプレクサ1062〜1132で選択する。一方、本実施の形態では、第1判定回路2060〜第n判定回路2120と第1反転判定回路2070〜第n反転判定回路2130において、フリップ・フロップ2062〜2132でラッチするクロックをマルチプレクサ2061〜2131によって選択する。   In the first embodiment, in the first determination circuit 1060 to the nth determination circuit 1120 and the first inversion determination circuit 1070 to the nth inversion determination circuit 1130, the results of latching by the flip-flops 1061 to 1131 are multiplexers 1062 to 1132. Select with. On the other hand, in this embodiment, in the first determination circuit 2060 to the nth determination circuit 2120 and the first inversion determination circuit 2070 to the nth inversion determination circuit 2130, the clocks latched by the flip-flops 2062 to 2132 are multiplexed by the multiplexers 2061 to 2131. Select by.

すなわち、第1の実施の形態の第1判定回路1060は、フリップ・フロップ1061をn個有している。各フリップ・フロップ1061は、出力D1を、出力C1から出力Cnまでのn個の遅延素子出力の立ち上がりでそれぞれラッチする。マルチプレクサ1062は、ラッチした結果をセレクト信号SELで選択して第1判定回路出力P1に出力する。一方、本実施の形態の第1判定回路2060は、まず、マルチプレクサ2061は、出力C1から出力Cnまでのn個の遅延素子出力をセレクト信号SELで選択する。そして、フリップ・フロップ2062は、マルチプレクサ2061が選択した結果の立ち上がりで、出力D1をラッチして第1判定回路出力QP1として第2エンコーダ1050に出力する。   That is, the first determination circuit 1060 of the first embodiment has n flip-flops 1061. Each flip-flop 1061 latches the output D1 at the rising edge of n delay element outputs from the output C1 to the output Cn. The multiplexer 1062 selects the latched result with the select signal SEL and outputs it to the first determination circuit output P1. On the other hand, in the first determination circuit 2060 of the present embodiment, first, the multiplexer 2061 selects n delay element outputs from the output C1 to the output Cn by the select signal SEL. Then, the flip-flop 2062 latches the output D1 at the rising edge of the result selected by the multiplexer 2061, and outputs it to the second encoder 1050 as the first determination circuit output QP1.

また、第1の実施の形態の第1反転判定回路1070では、フリップ・フロップ1071をn個有している。各フリップ・フロップ1071は、出力C1から出力Cnまでのn個の遅延素子出力を、出力D1の立ち下がりでそれぞれラッチする。マルチプレクサ1072は、ラッチした結果をセレクト信号SELで選択して第1反転判定回路出力M1に出力する。一方、本実施の形態の第1反転判定回路2070は、まず、マルチプレクサ2071は、出力D1から出力Dnまでのn個の遅延素子出力をセレクト信号SELで選択する。そして、フリップ・フロップ2072は、マルチプレクサ2071が選択した結果の立ち下がりで、出力C1をラッチして第1反転判定回路出力QM1として出力する。   The first inversion determination circuit 1070 of the first embodiment has n flip-flops 1071. Each flip-flop 1071 latches n delay element outputs from the output C1 to the output Cn at the falling edge of the output D1. The multiplexer 1072 selects the latched result with the select signal SEL and outputs it to the first inversion determination circuit output M1. On the other hand, in the first inversion determination circuit 2070 of this embodiment, first, the multiplexer 2071 selects n delay element outputs from the output D1 to the output Dn by the select signal SEL. The flip-flop 2072 latches the output C1 and outputs it as the first inversion determination circuit output QM1 at the falling edge of the result selected by the multiplexer 2071.

以下、第1判定回路2060および第1反転判定回路2070と同様に、第2判定回路2080〜第n判定回路2120および第2反転判定回路2090〜第n反転判定回路2130が動作する。判定回路1055の上記動作の他は第1の実施の形態(図3、図4など)と同様である。   Thereafter, similarly to the first determination circuit 2060 and the first inversion determination circuit 2070, the second determination circuit 2080 to the nth determination circuit 2120 and the second inversion determination circuit 2090 to the nth inversion determination circuit 2130 operate. The other operations of the determination circuit 1055 are the same as those in the first embodiment (FIGS. 3 and 4).

本実施の形態においても、第1の実施の形態と同様の効果を得ることができる。
さらに、本実施の形態では、時間デジタル変換回路2000は、広い最大測定範囲、かつ、高い分解能で測定する場合において、第1の実施の形態と比較して、さらに回路規模を小さくすることができる。その理由は、第1〜第n判定回路および第1〜第n反転判定回路において、フリップ・フロップでラッチする信号をマルチプレクサで予め選択することにより、時間デジタル変換回路に必要なフリップ・フロップの個数を第1の実施の形態の場合の1/nにできるためである。
Also in this embodiment, the same effect as that of the first embodiment can be obtained.
Further, in the present embodiment, the time digital conversion circuit 2000 can further reduce the circuit scale as compared with the first embodiment when measuring with a wide maximum measurement range and high resolution. . The reason is that the number of flip-flops required for the time-to-digital conversion circuit is selected in the first to n-th determination circuit and the first to n-th inversion determination circuits by preselecting a signal to be latched by the flip-flop with a multiplexer. This is because 1 / n in the case of the first embodiment can be achieved.

(第3の実施の形態)
第3の実施の形態に係る時間デジタル変換回路について説明する。本実施の形態では、第1〜第2の実施の形態に係る時間デジタル変換回路を超音波流量計に適用した場合について説明する。
(Third embodiment)
A time digital conversion circuit according to a third embodiment will be described. In this embodiment, a case where the time digital conversion circuit according to the first to second embodiments is applied to an ultrasonic flow meter will be described.

まず、超音波流量計の構成例について説明する。
図7は、本実施の形態に係る時間デジタル変換回路を適用した超音波流量計の構成例を示すブロック図である。超音波流量計は、超音波振動子2と、超音波振動子3と、制御回路4とを備えている。超音波振動子2は、流量測定対象が流れる流路1の上流に設置され、駆動開始を示す駆動信号DRVAを供給され、測定対象へ超音波を発信し、その発信した超音波または受信した超音波を振動信号USNDAとして出力する。超音波振動子3は、流路1の下流に設置され、駆動開始を示す駆動信号DRVBを供給され、測定対象へ超音波を発信し、その発信した超音波または受信した超音波を振動信号USNDBとして出力する。制御回路4は、超音波振動子2、3を制御する駆動信号DRVAと駆動信号DRVBを出力し、振動信号USNDAと振動信号USNDBを受信して、流量を算出する。
First, a configuration example of the ultrasonic flowmeter will be described.
FIG. 7 is a block diagram showing a configuration example of an ultrasonic flowmeter to which the time digital conversion circuit according to the present embodiment is applied. The ultrasonic flowmeter includes an ultrasonic transducer 2, an ultrasonic transducer 3, and a control circuit 4. The ultrasonic transducer 2 is installed upstream of the flow path 1 through which the flow rate measurement target flows, is supplied with a drive signal DRVA indicating the start of driving, transmits ultrasonic waves to the measurement target, and transmits the transmitted ultrasonic waves or received ultrasonic waves. A sound wave is output as a vibration signal USNDA. The ultrasonic transducer 3 is installed downstream of the flow path 1 and is supplied with a drive signal DRVB indicating the start of driving, transmits an ultrasonic wave to a measurement object, and transmits the transmitted ultrasonic wave or the received ultrasonic wave as a vibration signal USNDB. Output as. The control circuit 4 outputs a drive signal DRVA and a drive signal DRVB that control the ultrasonic transducers 2 and 3, receives the vibration signal USNDA and the vibration signal USNDB, and calculates a flow rate.

制御回路4は、送受切替回路9と、送信検知回路10と、受信検知回路6と、時間デジタル変換回路1000と、演算部8と、制御部7と、駆動回路5とを備えている。送受切替回路9は、振動信号USNDAと振動信号USNDBと制御信号CNTと駆動通知信号DRVとを供給され、駆動信号DRVAと駆動信号DRVBと送信検知信号SENと受信検知信号RECとを出力する。送信検知回路10は、送信検知信号SENを供給され、基準クロックCLKを出力する。受信検知回路6は、受信検知信号RECを供給され、被測定信号SCを出力する。時間デジタル変換回路1000は、基準クロックCLKと被測定信号SCを供給され、時間デジタル変換出力OUTを出力する。時間デジタル変換回路1000は図2の構成に例示されるが、図6の構成に例示される時間デジタル変換回路2000であってもよい。演算部8は、時間デジタル変換出力OUTを供給され、演算結果RESを出力する。制御部7は、演算結果RESを供給され、制御信号CNTと測定開始信号STRを出力する。駆動回路5は、測定開始信号STRを供給され、駆動通知信号DRVを出力する。ただし、送受切替回路9と送信検知回路10と受信検知回路6と演算部8と制御部7と駆動回路5とは一つの内部制御回路と見ることができる。この制御回路4は、時間デジタル変換回路1000も含めて一つの半導体チップに混載されていても良い。   The control circuit 4 includes a transmission / reception switching circuit 9, a transmission detection circuit 10, a reception detection circuit 6, a time digital conversion circuit 1000, a calculation unit 8, a control unit 7, and a drive circuit 5. The transmission / reception switching circuit 9 is supplied with the vibration signal USNDA, the vibration signal USNDB, the control signal CNT, and the drive notification signal DRV, and outputs the drive signal DRVA, the drive signal DRVB, the transmission detection signal SEN, and the reception detection signal REC. The transmission detection circuit 10 is supplied with a transmission detection signal SEN and outputs a reference clock CLK. The reception detection circuit 6 is supplied with the reception detection signal REC and outputs the signal under measurement SC. The time digital conversion circuit 1000 is supplied with the reference clock CLK and the signal under measurement SC and outputs a time digital conversion output OUT. The time digital conversion circuit 1000 is exemplified in the configuration of FIG. 2, but may be the time digital conversion circuit 2000 exemplified in the configuration of FIG. 6. The calculation unit 8 is supplied with the time digital conversion output OUT and outputs a calculation result RES. The control unit 7 is supplied with the calculation result RES and outputs a control signal CNT and a measurement start signal STR. The drive circuit 5 is supplied with the measurement start signal STR and outputs a drive notification signal DRV. However, the transmission / reception switching circuit 9, the transmission detection circuit 10, the reception detection circuit 6, the arithmetic unit 8, the control unit 7, and the drive circuit 5 can be regarded as one internal control circuit. The control circuit 4 including the time digital conversion circuit 1000 may be mixedly mounted on one semiconductor chip.

次に、超音波流量計の動作について説明する。
図8は、本実施の形態に係る時間デジタル変換回路を適用した超音波流量計の動作の一例を示すタイミングチャートである。ただし、(a)は制御信号CNTを示す。(b)は測定開始信号STRを示す。(c)は駆動通知信号DRVを示す。(d)は駆動信号DRVAを示す。(e)駆動信号DRVBを示す。(f)は振動信号USNDAを示す。(g)は送信検知信号SENを示す。(h)は基準クロックCLKを示す。(i)は振動信号USNDBを示す。(j)は受信検知信号RECを示す。(k)は被測定信号SCを示す。(l)は時間デジタル変換出力OUTを示す。(m)は演算結果RESを示す。
Next, the operation of the ultrasonic flow meter will be described.
FIG. 8 is a timing chart showing an example of the operation of the ultrasonic flowmeter to which the time digital conversion circuit according to the present embodiment is applied. However, (a) shows the control signal CNT. (B) shows the measurement start signal STR. (C) shows the drive notification signal DRV. (D) shows the drive signal DRVA. (E) The drive signal DRVB is shown. (F) shows the vibration signal USNDA. (G) shows the transmission detection signal SEN. (H) shows the reference clock CLK. (I) shows the vibration signal USNDB. (J) shows the reception detection signal REC. (K) shows the signal under measurement SC. (L) shows the time digital conversion output OUT. (M) indicates the calculation result RES.

制御部7は、流路1の上流から下流への流量計測を行うために、制御信号CNTとして“Hi”を送受切替回路9へ出力する。送受切替回路9は、制御信号CNTにより、上流から下流への流量計測に設定される(タイミングT101)。制御部7は、計測の開始を示す測定開始信号STRを駆動回路5へ出力する(タイミングT102)。駆動回路5は、測定開始信号STRに応答して、駆動開始を示す駆動通知信号DRVを送受切替回路9へ出力する。送受切替回路9は、駆動通知信号DRVに応答して、流路1の上流に設置された超音波振動子2を駆動するために駆動信号DRVAを超音波振動子2へ出力する(タイミングT103)。超音波振動子2は超音波の発振を開始し、その発信した超音波である振動信号USNDAを送受切替回路9へ出力する。送受切替回路9は、振動信号USNDAを送信検知信号SENとして送信検知回路10へ出力する(タイミングT104)。送信検知回路10は、送信検知信号SENを検知し、基準クロックCLKを時間デジタル変換回路1000へ出力する(タイミングT105)。流路1の下流に設置された超音波振動子3は、超音波振動子2が発信した超音波である振動信号USNDAを受信し、振動信号USNDBとして送受切替回路9へ出力する。送受切替回路9は、振動信号USNDBを受信検知信号RECとして受信検知回路6へ出力する(タイミングT106)。受信検知回路6は、受信検知信号RECを検知し、被測定信号SCを時間デジタル変換回路1000へ出力する(タイミングT107)。時間デジタル変換回路1000は、基準クロックCLKの入力から被測定信号SCの入力までの時間を測定し、測定した結果として時間デジタル変換出力OUTを演算部8へ出力する(タイミングT108)。演算部8が、時間デジタル変換出力OUTに基づいて、測定結果を判定して演算結果RESを制御部7へ出力する。   The control unit 7 outputs “Hi” as the control signal CNT to the transmission / reception switching circuit 9 in order to measure the flow rate from upstream to downstream of the flow path 1. The transmission / reception switching circuit 9 is set to measure the flow rate from upstream to downstream by the control signal CNT (timing T101). The control unit 7 outputs a measurement start signal STR indicating the start of measurement to the drive circuit 5 (timing T102). In response to the measurement start signal STR, the drive circuit 5 outputs a drive notification signal DRV indicating drive start to the transmission / reception switching circuit 9. In response to the drive notification signal DRV, the transmission / reception switching circuit 9 outputs the drive signal DRVA to the ultrasonic transducer 2 in order to drive the ultrasonic transducer 2 installed upstream of the flow path 1 (timing T103). . The ultrasonic transducer 2 starts oscillating ultrasonic waves and outputs a vibration signal USNDA that is the transmitted ultrasonic waves to the transmission / reception switching circuit 9. The transmission / reception switching circuit 9 outputs the vibration signal USNDA as the transmission detection signal SEN to the transmission detection circuit 10 (timing T104). The transmission detection circuit 10 detects the transmission detection signal SEN and outputs the reference clock CLK to the time digital conversion circuit 1000 (timing T105). The ultrasonic transducer 3 installed downstream of the flow path 1 receives the vibration signal USNDA that is an ultrasonic wave transmitted from the ultrasonic transducer 2 and outputs the vibration signal USNDA to the transmission / reception switching circuit 9 as the vibration signal USNDB. The transmission / reception switching circuit 9 outputs the vibration signal USNDB to the reception detection circuit 6 as the reception detection signal REC (timing T106). The reception detection circuit 6 detects the reception detection signal REC and outputs the signal under measurement SC to the time digital conversion circuit 1000 (timing T107). The time digital conversion circuit 1000 measures the time from the input of the reference clock CLK to the input of the signal to be measured SC, and outputs the time digital conversion output OUT to the arithmetic unit 8 as the measurement result (timing T108). The calculation unit 8 determines the measurement result based on the time digital conversion output OUT and outputs the calculation result RES to the control unit 7.

次に、制御部7は、流路1の下流から上流への流量計測を行うために、制御信号CNTとして“Low”を送受切替回路9へ出力する。送受切替回路9は、制御信号CNTにより、下流から上流への流量計測に設定される。送受切替回路9を介して送信検知回路10および受信検知回路6は、基準クロックCLKおよび被測定信号SCをクリアする(タイミングT109)。制御部7は、計測の開始を示す測定開始信号STRを駆動回路5へ出力する(タイミングT110)。駆動回路5は、測定開始信号STRに応答して、駆動開始を示す駆動通知信号DRVを送受切替回路9へ出力する。送受切替回路9は、駆動通知信号DRVに応答して、流路1の下流に設置された超音波振動子3を駆動するために駆動信号DRVBを超音波振動子3へ出力する(タイミングT111)。超音波振動子3は超音波の発振を開始し、その発信した超音波である振動信号USNDBを送受切替回路9へ出力する。送受切替回路9は、振動信号USNDBを送信検知信号SENとして送信検知回路10へ出力する(タイミングT112)。送信検知回路10は、送信検知信号SENを検知し、基準クロックCLKを時間デジタル変換回路1000へ出力する(タイミングT113)。流路1の上流に設置された超音波振動子2は、超音波振動子3が発信した超音波である振動信号USNDBを受信し、振動信号USNDAとして送受切替回路9へ出力する。送受切替回路9は、振動信号USNDAを受信検知信号RECとして受信検知回路6へ出力する(タイミングT114)。受信検知回路6は、受信検知信号RECを検知し、被測定信号SCを時間デジタル変換回路1000へ出力する(タイミングT115)。時間デジタル変換回路1000は、基準クロックCLKの入力から被測定信号SCの入力までの時間を測定し、測定した結果として時間デジタル変換出力OUTを演算部8へ出力する(タイミングT116)。   Next, the control unit 7 outputs “Low” as the control signal CNT to the transmission / reception switching circuit 9 in order to measure the flow rate from the downstream side to the upstream side of the flow path 1. The transmission / reception switching circuit 9 is set to measure the flow rate from downstream to upstream by the control signal CNT. The transmission detection circuit 10 and the reception detection circuit 6 clear the reference clock CLK and the signal under measurement SC via the transmission / reception switching circuit 9 (timing T109). The control unit 7 outputs a measurement start signal STR indicating the start of measurement to the drive circuit 5 (timing T110). In response to the measurement start signal STR, the drive circuit 5 outputs a drive notification signal DRV indicating drive start to the transmission / reception switching circuit 9. In response to the drive notification signal DRV, the transmission / reception switching circuit 9 outputs the drive signal DRVB to the ultrasonic transducer 3 in order to drive the ultrasonic transducer 3 installed downstream of the flow path 1 (timing T111). . The ultrasonic transducer 3 starts oscillating ultrasonic waves and outputs a vibration signal USNDB which is the transmitted ultrasonic waves to the transmission / reception switching circuit 9. The transmission / reception switching circuit 9 outputs the vibration signal USNDB as the transmission detection signal SEN to the transmission detection circuit 10 (timing T112). The transmission detection circuit 10 detects the transmission detection signal SEN and outputs the reference clock CLK to the time digital conversion circuit 1000 (timing T113). The ultrasonic transducer 2 installed upstream of the flow path 1 receives the vibration signal USNDB which is an ultrasonic wave transmitted from the ultrasonic transducer 3, and outputs the vibration signal USNDB to the transmission / reception switching circuit 9 as the vibration signal USNDA. The transmission / reception switching circuit 9 outputs the vibration signal USNDA as the reception detection signal REC to the reception detection circuit 6 (timing T114). The reception detection circuit 6 detects the reception detection signal REC and outputs the signal under measurement SC to the time digital conversion circuit 1000 (timing T115). The time digital conversion circuit 1000 measures the time from the input of the reference clock CLK to the input of the signal under measurement SC, and outputs the time digital conversion output OUT to the arithmetic unit 8 as the measurement result (timing T116).

以上の動作により、流路1の上流と下流に対向配置した超音波送受波器(本実施の形態では超音波振動子2、3)間で相互に超音波の送受信を行い、送受信の各到達時間の差分より流量を求めることができる。すなわち、この図7に示す装置は、時間デジタル変換回路を適用された超音波流量計として動作することができる。   With the above operation, ultrasonic waves are transmitted and received between the ultrasonic transducers (ultrasonic transducers 2 and 3 in the present embodiment) arranged opposite to the upstream and downstream of the flow path 1, and each transmission / reception arrives. The flow rate can be obtained from the time difference. That is, the apparatus shown in FIG. 7 can operate as an ultrasonic flowmeter to which a time digital conversion circuit is applied.

本実施の形態では、図7に示す超音波流量計の構成により、超音波振動子(2、3)の振動開始(USNDA、USDB)をトリガにして測定開始を示す基準クロック(CLK)を生成する。それにより、駆動回路(5)および超音波振動子(2、3)の動作遅延時間を除いた測定が可能となる。すなわち、本実施の形態の超音波流量計は、高分解能で測定可能な時間デジタル変換回路(1000、2000)の上記の作用・効果を有効に活用することができる。   In the present embodiment, the configuration of the ultrasonic flowmeter shown in FIG. 7 generates a reference clock (CLK) indicating the start of measurement using the vibration start (USNDA, USDB) of the ultrasonic transducers (2, 3) as a trigger. To do. Thereby, measurement excluding the operation delay time of the drive circuit (5) and the ultrasonic transducers (2, 3) becomes possible. That is, the ultrasonic flowmeter according to the present embodiment can effectively utilize the above-described operations and effects of the time digital conversion circuit (1000, 2000) that can be measured with high resolution.

本実施の形態では、時間デジタル変換回路1000、2000を超音波流量計に適用している。しかし、この適用例だけでなく、時間デジタル変換回路1000、2000は、2つの信号の時間差を用いて測定を行う全てのセンサー(例示:他の流量計やオートフォーカス装置などの測定装置)にも適用が可能である。   In the present embodiment, the time digital conversion circuits 1000 and 2000 are applied to an ultrasonic flowmeter. However, in addition to this application example, the time digital conversion circuits 1000 and 2000 also apply to all sensors (example: other measurement devices such as flowmeters and autofocus devices) that perform measurement using a time difference between two signals. Applicable.

(第4の実施の形態)
第4の実施の形態に係る時間デジタル変換回路について説明する。本実施の形態では、第1〜第2の実施の形態に係る時間デジタル変換回路をADC(Analog−Digital Converter:アナログデジタル変換器)に適用した場合について説明する。
(Fourth embodiment)
A time digital conversion circuit according to a fourth embodiment will be described. In the present embodiment, a case where the time digital conversion circuit according to the first to second embodiments is applied to an ADC (Analog-Digital Converter) will be described.

まず、ADCの構成例について説明する。
図9は、本実施の形態に係る時間デジタル変換回路を適用したADCの構成例を示すブロック図である。ADCは、遅延回路110と、リセット発生回路120と、時間デジタル変換回路1000と、出力回路130とを備えている。遅延回路110は、基準クロックCLKを一定時間遅延させて被測定信号SCとして出力する。リセット発生回路120は、基準クロックCLKのタイミング(例示:立ち下がりタイミング)を検出して、時間デジタル変換回路1000内の各出力をリセットするためのリセット信号を出力する。ただし、時間デジタル変換回路1000内の各出力は、カウンタ出力COUT、第1エンコーダ出力FEOUT、第2エンコーダ出力SEOUT、第1〜第n判定回路出力P1〜Pnおよび第1〜第n反転判定回路出力M1〜Mnである。時間デジタル変換回路1000は、基準クロックCLKと被測定信号SCとを供給され、さらにアナログ信号入力VINを供給され、時間デジタル変換出力OUTを出力する。時間デジタル変換回路1000は、さらにリセット信号を供給され、各出力がリセットされる。時間デジタル変換回路1000は図2の構成に例示されるが、図6の構成に例示される時間デジタル変換回路2000であってもよい。出力回路130は、時間デジタル変換出力OUTを基準クロックCLKのタイミング(例示:立ち下がりタイミング)で出力する。
First, a configuration example of the ADC will be described.
FIG. 9 is a block diagram showing a configuration example of an ADC to which the time digital conversion circuit according to the present embodiment is applied. The ADC includes a delay circuit 110, a reset generation circuit 120, a time digital conversion circuit 1000, and an output circuit 130. The delay circuit 110 delays the reference clock CLK by a predetermined time and outputs it as the signal under measurement SC. The reset generation circuit 120 detects the timing (eg, falling timing) of the reference clock CLK, and outputs a reset signal for resetting each output in the time digital conversion circuit 1000. However, each output in the time digital conversion circuit 1000 includes a counter output COUT, a first encoder output FEOUT, a second encoder output SEOUT, first to nth determination circuit outputs P1 to Pn, and first to nth inversion determination circuit outputs. M1 to Mn. The time digital conversion circuit 1000 is supplied with the reference clock CLK and the signal under measurement SC, is further supplied with an analog signal input VIN, and outputs a time digital conversion output OUT. The time digital conversion circuit 1000 is further supplied with a reset signal, and each output is reset. The time digital conversion circuit 1000 is exemplified in the configuration of FIG. 2, but may be the time digital conversion circuit 2000 exemplified in the configuration of FIG. 6. The output circuit 130 outputs the time digital conversion output OUT at the timing of the reference clock CLK (example: falling timing).

時間デジタル変換回路1000において、AD変換の対象であるアナログ信号入力VINは、第1ディレイライン1010内の各段の第1遅延素子1011および第2ディレイライン1040内の各段の第2遅延素子1041の電源電圧として入力される。リセット発生回路120のリセット信号は、カウンタ1020と第1エンコーダ1030と第2エンコーダ1050と第1判定回路1060〜第n判定回路1120と第1反転判定回路1070〜第n反転判定回路1130に入力される。このADCは、時間デジタル変換回路1000も含めて一つの半導体チップに混載されていても良い。   In the time digital conversion circuit 1000, an analog signal input VIN that is an AD conversion target is a first delay element 1011 at each stage in the first delay line 1010 and a second delay element 1041 at each stage in the second delay line 1040. Is input as the power supply voltage. The reset signal of the reset generation circuit 120 is input to the counter 1020, the first encoder 1030, the second encoder 1050, the first determination circuit 1060 to the nth determination circuit 1120, and the first inversion determination circuit 1070 to the nth inversion determination circuit 1130. The This ADC may be mixedly mounted on one semiconductor chip including the time digital conversion circuit 1000.

図10は、本実施の形態に係る時間デジタル変換回路を適用したADCにおける第1ディレイライン1010内の各段の第1遅延素子1011の構成例を示す図である。第1遅延素子1011の電源電圧にはAD変換の対象であるアナログ信号入力VINが供給される。アナログ信号入力VINの電圧が高くなると第1遅延素子1011の遅延時間は小さくなる。一方、アナログ信号入力VINの電圧が低くなると第1遅延素子1011の遅延時間は小さくなる。すなわち、アナログ信号入力VINの電圧により、遅延時間が変動する。第2ディレイライン1040内の各段の第2遅延素子1041の構成例も図10と同様である。すなわち、第2遅延素子1041の電源電圧にAD変換の対象であるアナログ信号入力VINが入力され、図10の場合と同様に動作する。   FIG. 10 is a diagram illustrating a configuration example of the first delay element 1011 at each stage in the first delay line 1010 in the ADC to which the time digital conversion circuit according to the present embodiment is applied. An analog signal input VIN that is an object of AD conversion is supplied to the power supply voltage of the first delay element 1011. When the voltage of the analog signal input VIN increases, the delay time of the first delay element 1011 decreases. On the other hand, when the voltage of the analog signal input VIN decreases, the delay time of the first delay element 1011 decreases. That is, the delay time varies depending on the voltage of the analog signal input VIN. The configuration example of the second delay element 1041 at each stage in the second delay line 1040 is the same as that in FIG. That is, the analog signal input VIN that is the object of AD conversion is input to the power supply voltage of the second delay element 1041, and the same operation as in FIG.

次に、ADCの動作について説明する。
図11は、本実施の形態に係る時間デジタル変換回路を適用したADCの動作の一例を示すタイミングチャートである。ただし、(a)はAD変換の対象であるアナログ信号入力VIN、(b)は基準クロックCLK、(c)は被測定信号SCをそれぞれ示す。(d)〜(h)は1段目〜第5段目の第1遅延素子1011からの出力D1〜D5、(i)〜(m)は12段目〜16段目の第1遅延素子1011からの出力D12〜D16をそれぞれ示す。(n)〜(r)は第1段目〜第5段目の第2遅延素子1041からの出力C1〜C5、(s)〜(w)は第12段目〜16段目の第2遅延素子1041からの出力C12〜C16をそれぞれ示す。(x)はカウンタ1020からのカウンタ出力COUT、(y)第1エンコーダ1030からの第1エンコーダ出力FEOUT、(z)は第2エンコーダ1050からの第2エンコーダ出力SEOUTをそれぞれ示す。(A)は制御回路1015(時間デジタル変換回路)の出力OUT、(B)はADCの出力ADOUTをそれぞれ示す。
Next, the operation of the ADC will be described.
FIG. 11 is a timing chart showing an example of the operation of the ADC to which the time digital conversion circuit according to this embodiment is applied. However, (a) shows an analog signal input VIN to be AD converted, (b) shows a reference clock CLK, and (c) shows a signal under measurement SC. (D) to (h) are outputs D1 to D5 from the first delay element 1011 of the first stage to the fifth stage, and (i) to (m) are the first delay elements 1011 of the 12th to 16th stages. Outputs D12 to D16 are respectively shown. (N) to (r) are outputs C1 to C5 from the second delay element 1041 of the first stage to the fifth stage, and (s) to (w) are the second delays of the twelfth stage to the sixteenth stage. Outputs C12 to C16 from the element 1041 are shown, respectively. (X) shows the counter output COUT from the counter 1020, (y) the first encoder output FEOUT from the first encoder 1030, and (z) shows the second encoder output SEOUT from the second encoder 1050, respectively. (A) shows the output OUT of the control circuit 1015 (time digital conversion circuit), and (B) shows the output ADOUT of the ADC.

このADCの時間デジタル変換回路1000では、AD変換の対象であるアナログ信号入力VINの電圧に応じた遅延時間で第1ディレイライン1010と第2ディレイライン1040が動作する。このとき、基準クロックCLKのデューティ(“Hi”出力の期間と“Low”出力の期間)は、式(6)で示すカウントアップ周期Ct(第1ディレイライン1010の遅延伝搬が一周する周期)の2倍以上の周期で入力されるものとする。   In the ADC time digital conversion circuit 1000, the first delay line 1010 and the second delay line 1040 operate with a delay time corresponding to the voltage of the analog signal input VIN to be AD converted. At this time, the duty of the reference clock CLK (the period of “Hi” output and the period of “Low” output) is a count-up cycle Ct (a cycle in which the delay propagation of the first delay line 1010 makes one round) represented by Expression (6). It is assumed that the input is made at a period of twice or more.

このADCにおいて、基準クロックCLKが立ち上がった後、遅延回路110は、基準クロックCLKを一定時間遅延させた被測定信号SCを出力する(被測定信号SCが立ち上がる)。時間デジタル変換回路1000は、被測定信号SCの立ち上がりタイミングにおいて、例えば第1の実施の形態で説明された時間デジタル変換動作を開始し、アナログ信号入力VINのA/D変換動作を開始する(タイミングT11)。続いて、時間デジタル変換回路1000は、時間デジタル変換動作により時間デジタル変換出力OUTを出力する(タイミングT12)。その後、出力回路130は、時間デジタル変換出力OUTを、基準クロックCLKの立ち下がりタイミングでA/D変換出力ADOUTとして出力する(タイミングT13)。   In this ADC, after the reference clock CLK rises, the delay circuit 110 outputs the signal under measurement SC obtained by delaying the reference clock CLK for a predetermined time (the signal under measurement SC rises). The time digital conversion circuit 1000 starts, for example, the time digital conversion operation described in the first embodiment at the rising timing of the signal under measurement SC, and starts the A / D conversion operation of the analog signal input VIN (timing). T11). Subsequently, the time digital conversion circuit 1000 outputs a time digital conversion output OUT by a time digital conversion operation (timing T12). Thereafter, the output circuit 130 outputs the time digital conversion output OUT as the A / D conversion output ADOUT at the falling timing of the reference clock CLK (timing T13).

また、それとともに、リセット発生回路120は、基準クロックCLKの立ち下がりタイミングに応答して、時間デジタル変換回路1000へリセット信号を出力する。時間デジタル変換回路1000は、リセット信号に応答して、カウンタ出力COUTと第1エンコーダ出力FEOUTと第2エンコーダ出力SEOUTと第1〜第n判定回路出力P1〜Pnおよび第1〜第n反転判定回路出力M1〜Mnをリセット(0クリア)する。第1ディレイライン1010には“Low”が伝搬を開始する(タイミングT13)。また、基準クロックCLKが立ち下がった後、遅延回路110は、基準クロックCLKを一定時間遅延させた被測定信号SCを出力する(被測定信号SCが立ち下がる)。被測定信号SCが立ち下がった後、第2ディレイライン1040には“Low”が伝搬を開始する。第1ディレイライン1010および第2ディレイライン1040に伝搬する信号が0クリアされる(タイミングT14)   At the same time, the reset generation circuit 120 outputs a reset signal to the time digital conversion circuit 1000 in response to the falling timing of the reference clock CLK. In response to the reset signal, the time digital conversion circuit 1000 includes a counter output COUT, a first encoder output FEOUT, a second encoder output SEOUT, first to nth determination circuit outputs P1 to Pn, and first to nth inversion determination circuits. The outputs M1 to Mn are reset (cleared to 0). “Low” starts to propagate through the first delay line 1010 (timing T13). Further, after the reference clock CLK falls, the delay circuit 110 outputs the signal under measurement SC obtained by delaying the reference clock CLK for a certain time (the signal under measurement SC falls). After the signal under test SC falls, “Low” starts to propagate through the second delay line 1040. The signals propagated to the first delay line 1010 and the second delay line 1040 are cleared to 0 (timing T14).

以降、基準クロックCLKの周期毎にタイミングT11〜T14の動作が繰り返される。その結果、基準クロックCLKの立ち上がりタイミングから一定時間遅延した被測定信号SCのタイミングでのアナログ信号入力VINのアナログ値が、A/D変換されて、基準クロックCLKの立ち下がりタイミングでA/D変換出力ADOUTのデジタル値として出力される。そのとき、アナログ信号入力VINの電圧が高くなると、第1ディレイライン1010と第2ディレイライン1040の遅延時間が小さくなり、A/D変換動作で得られるA/D変換出力ADOUTの値は大きくなる。一方、アナログ信号入力VINの電圧が低くなると、第1ディレイライン1010と第2ディレイライン1040の遅延時間が大きくなり、A/D変換動作で得られるA/D変換出力ADOUTの値は大きくなる。   Thereafter, the operations at timings T11 to T14 are repeated for each cycle of the reference clock CLK. As a result, the analog value of the analog signal input VIN at the timing of the signal under measurement SC delayed by a certain time from the rising timing of the reference clock CLK is A / D converted, and A / D converted at the falling timing of the reference clock CLK. Output as a digital value of the output ADOUT. At this time, when the voltage of the analog signal input VIN increases, the delay time of the first delay line 1010 and the second delay line 1040 decreases, and the value of the A / D conversion output ADOUT obtained by the A / D conversion operation increases. . On the other hand, when the voltage of the analog signal input VIN decreases, the delay time of the first delay line 1010 and the second delay line 1040 increases, and the value of the A / D conversion output ADOUT obtained by the A / D conversion operation increases.

以上の動作により、アナログ信号入力VINを多ビット高分解能でアナログデジタル変換することができる。   With the above operation, the analog signal input VIN can be converted from analog to digital with multi-bit high resolution.

本実施の形態のADCは、図9、図10に示す構成により、高分解能で測定可能な時間デジタル変換回路(1000、2000)の上記の作用・効果を有効に活用することができる。   The ADC according to the present embodiment can effectively utilize the above-described operation and effect of the time digital conversion circuit (1000, 2000) that can be measured with high resolution by the configuration shown in FIGS.

(第5の実施の形態)
第5の実施の形態に係る時間デジタル変換回路について説明する。本実施の形態では、第1〜第2の実施の形態に係る時間デジタル変換回路をADPLL(All Digital Phase−Locked Loop:完全デジタル位相同期回路)に適用した場合について説明する。
(Fifth embodiment)
A time digital conversion circuit according to a fifth embodiment will be described. In the present embodiment, a case will be described in which the time digital conversion circuit according to the first to second embodiments is applied to an ADPLL (All Digital Phase-Locked Loop).

まず、ADPLLの構成例について説明する。
図12は、本実施の形態に係る時間デジタル変換回路を適用したADPLLの構成例を示すブロック図である。ADPLLは、累積加算器901と、位相比較器902と、ループフィルタ903と、DCO(Digitally−Controlled−Oscilator:デジタル制御発振器)利得正規化回路904と、DCO905とを備えている。ADPLLは、さらに、累積加算器906と、サンプリング回路907と、DCO周期正規化回路908と、リタイミング回路909と、時間デジタル変換回路1000とを備えている。このADPLLは、時間デジタル変換回路1000も含めて一つの半導体チップに混載されていても良い。
First, a configuration example of ADPLL will be described.
FIG. 12 is a block diagram showing a configuration example of an ADPLL to which the time digital conversion circuit according to this embodiment is applied. The ADPLL includes a cumulative adder 901, a phase comparator 902, a loop filter 903, a DCO (Digitally Controlled-Oscillator) gain normalization circuit 904, and a DCO 905. The ADPLL further includes a cumulative adder 906, a sampling circuit 907, a DCO cycle normalization circuit 908, a retiming circuit 909, and a time digital conversion circuit 1000. The ADPLL may be mixedly mounted on one semiconductor chip including the time digital conversion circuit 1000.

リタイミング回路909は、データ端子にリファレンスクロック信号FREFを、クロック端子にDCO905の出力信号CKVをそれぞれ入力される。リタイミング回路909は、出力信号CKVの立ち上がりエッジに応答して、リファレンスクロック信号FREFをサンプルし、タイミング調整されたクロック信号CKRとして累積加算器901およびサンプリング回路907へ出力する。   The retiming circuit 909 receives the reference clock signal FREF at the data terminal and the output signal CKV of the DCO 905 at the clock terminal. The retiming circuit 909 samples the reference clock signal FREF in response to the rising edge of the output signal CKV, and outputs it to the cumulative adder 901 and the sampling circuit 907 as the clock signal CKR adjusted in timing.

累積加算器906は、出力信号CKVのエッジ回数を累積加算する。サンプリング回路907は、クロック信号CKRのエッジタイミング(例示:立ち上がりエッジのタイミング)ごとに累積加算器906の累積加算値を位相比較器902へ出力する。累積加算器906およびサンプリング回路907は、出力信号CKVの周波数がリファレンスクロック信号FREFの周波数の約何倍の整数値になるかを計測する。累積加算器906とサンプリング回路907とは、一体であってもよい。   The cumulative adder 906 cumulatively adds the number of edges of the output signal CKV. The sampling circuit 907 outputs the cumulative added value of the cumulative adder 906 to the phase comparator 902 for each edge timing (example: rising edge timing) of the clock signal CKR. The cumulative adder 906 and the sampling circuit 907 measure how many times the frequency of the output signal CKV is an integer value of the frequency of the reference clock signal FREF. The cumulative adder 906 and the sampling circuit 907 may be integrated.

時間デジタル変換回路1000は、リファレンスクロック信号FREFを被測定信号SCとして入力され、出力信号CKVを基準クロックCLKとして入力される。それにより、時間デジタル変換回路1000は、リファレンスクロック信号FREFの位相と出力信号CKVの位相の差分をデジタルデータである時間デジタル変換出力OUTとして出力する。時間デジタル変換出力OUTは、DCO周期正規化回路908へ出力される。DCO周期正規化回路908は、時間デジタル変換回路1000で測定された遅延時間に対する位相差(時間デジタル変換出力OUT)を、出力信号CKVの1周期に対する割合に正規化して、位相比較器902へ出力する。時間デジタル変換回路1000およびDCO周期正規化回路908は、出力信号CKVの周波数がリファレンスクロック信号FREFの周波数の約何倍になるかを計測するとき、整数値を除く小数部分を計測する。   In the time digital conversion circuit 1000, the reference clock signal FREF is input as the signal under measurement SC, and the output signal CKV is input as the reference clock CLK. Accordingly, the time digital conversion circuit 1000 outputs a difference between the phase of the reference clock signal FREF and the phase of the output signal CKV as a time digital conversion output OUT that is digital data. The time digital conversion output OUT is output to the DCO cycle normalization circuit 908. The DCO cycle normalization circuit 908 normalizes the phase difference (time digital conversion output OUT) with respect to the delay time measured by the time digital conversion circuit 1000 to a ratio with respect to one cycle of the output signal CKV, and outputs it to the phase comparator 902. To do. When the time digital conversion circuit 1000 and the DCO cycle normalization circuit 908 measure how many times the frequency of the output signal CKV is about the frequency of the reference clock signal FREF, the decimal part excluding the integer value is measured.

累積加算器901は、クロック信号CKRのエッジが入力されるごとに、周波数設定データFCWを累積加算して、位相比較器902へ出力する。   The cumulative adder 901 performs cumulative addition of the frequency setting data FCW every time an edge of the clock signal CKR is input, and outputs the result to the phase comparator 902.

位相比較器902は、累積加算器901からの累積加算値と累積加算器906からの累積加算値とDCO周期正規化回路908からの位相差とに基づいて、位相誤差データを算出して、ループフィルタ903へ出力する。ループフィルタ903は、位相誤差データを平滑化して、DCO利得正規化回路904へ出力する。DCO利得正規化回路904は、平滑化された位相誤差データに基づいて、DCOのゲインの正規化を行い、その位相誤差データが0になるようにデジタル信号をクロック信号CKRのタイミングでDCO905に供給する。DCO905は、そのデジタル信号に基づいて、出力信号CKVを生成し、出力する。   The phase comparator 902 calculates phase error data based on the cumulative addition value from the cumulative adder 901, the cumulative addition value from the cumulative adder 906, and the phase difference from the DCO cycle normalization circuit 908, and loops Output to the filter 903. The loop filter 903 smoothes the phase error data and outputs it to the DCO gain normalization circuit 904. The DCO gain normalization circuit 904 normalizes the DCO gain based on the smoothed phase error data, and supplies the digital signal to the DCO 905 at the timing of the clock signal CKR so that the phase error data becomes zero. To do. The DCO 905 generates and outputs an output signal CKV based on the digital signal.

以上の構成および動作により、位相比較器902が出力する位相誤差データが0になるようにDCO905の発振周波数が調整されることでADPLLとして動作できる。このように、本実施の形態のADPLLは、図12に示す構成により、高分解能で測定可能な時間デジタル変換回路(1000、2000)の上記の作用・効果を有効に活用することができる。   With the above configuration and operation, the ADPLL can operate by adjusting the oscillation frequency of the DCO 905 so that the phase error data output from the phase comparator 902 becomes zero. As described above, the ADPLL according to the present embodiment can effectively utilize the above-described operations and effects of the time digital conversion circuit (1000, 2000) that can be measured with high resolution by the configuration shown in FIG.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。また、各実施の形態の技術は、矛盾の発生しない限り他の実施の形態に適用可能である。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say. The technology of each embodiment can be applied to other embodiments as long as no contradiction occurs.

1 :流路
2 :超音波振動子
3 :超音波振動子
4 :制御回路
5 :駆動回路
6 :受信検知回路
7 :制御部
8 :演算部
9 :送受切替回路
10:送信検知回路
110:遅延回路
120:リセット発生回路
130:出力回路
901:累積加算器
902:位相比較器
903:ループフィルタ
904:利得正規化回路
906:累積加算器
907:サンプリング回路
908:DCO周期正規化回路
909:リタイミング回路
1000:時間デジタル変換回路
1010:ディレイライン
1011:遅延素子
1012:NAND回路
1015:制御回路
1020:カウンタ
1030:第1エンコーダ
1040:ディレイライン
1041:遅延素子
1050:第2エンコーダ
1055:判定回路
1060:判定回路
1061:フリップ・フロップ
1062:マルチプレクサ
1070:第1反転判定回路
1071:フリップ・フロップ
1072:マルチプレクサ
1080:第2判定回路
1081:フリップ・フロップ
1082:マルチプレクサ
1090:第2反転判定回路
1091:フリップ・フロップ
1092:マルチプレクサ
1100:第(n−1)判定回路
1101:フリップ・フロップ
1102:マルチプレクサ
1110:第(n−1)反転判定回路
1111:フリップ・フロップ
1112:マルチプレクサ
1120:第n判定回路
1121:フリップ・フロップ
1122:マルチプレクサ
1130:第n反転判定回路
1131:フリップ・フロップ
1132:マルチプレクサ
2000:時間デジタル変換回路
2060:第1判定回路
2061:マルチプレクサ
2062:フリップ・フロップ
2070:第1反転判定回路
2071:マルチプレクサ
2072:フリップ・フロップ
2080:第2判定回路
2081:マルチプレクサ
2082:フリップ・フロップ
2090:第2反転判定回路
2091:マルチプレクサ
2092:フリップ・フロップ
2100:第(n−1)判定回路
2101:マルチプレクサ
2102:フリップ・フロップ
2110:第(n−1)反転判定回路
2111:マルチプレクサ
2112:フリップ・フロップ
2120:第n判定回路
2121:マルチプレクサ
2122:フリップ・フロップ
2130:第n反転判定回路
2131:マルチプレクサ
2132:フリップ・フロップ
DESCRIPTION OF SYMBOLS 1: Flow path 2: Ultrasonic transducer 3: Ultrasonic transducer 4: Control circuit 5: Drive circuit 6: Reception detection circuit 7: Control part 8: Calculation part 9: Transmission / reception switching circuit 10: Transmission detection circuit 110: Delay Circuit 120: Reset generation circuit 130: Output circuit 901: Cumulative adder 902: Phase comparator 903: Loop filter 904: Gain normalization circuit 906: Cumulative adder 907: Sampling circuit 908: DCO cycle normalization circuit 909: Retiming Circuit 1000: Time digital conversion circuit 1010: Delay line 1011: Delay element 1012: NAND circuit 1015: Control circuit 1020: Counter 1030: First encoder 1040: Delay line 1041: Delay element 1050: Second encoder 1055: Determination circuit 1060: Judgment circuit 1061: Flip Flop 1062: Multiplexer 1070: First inversion determination circuit 1071: Flip flop 1072: Multiplexer 1080: Second determination circuit 1081: Flip flop 1082: Multiplexer 1090: Second inversion determination circuit 1091: Flip flop 1092: Multiplexer 1100: (N-1) decision circuit 1101: Flip flop 1102: Multiplexer 1110: (n-1) inversion decision circuit 1111: Flip flop 1112: Multiplexer 1120: Nth decision circuit 1121: Flip flop 1122: Multiplexer 1130 : N-th inversion judgment circuit 1131: flip-flop 1132: multiplexer 2000: time digital conversion circuit 2060: first judgment circuit 2061: round Plexer 2062: Flip flop 2070: First inversion determination circuit 2071: Multiplexer 2072: Flip flop 2080: Second determination circuit 2081: Multiplexer 2082: Flip flop 2090: Second inversion determination circuit 2091: Multiplexer 2092: Flip flop 2100: (n-1) decision circuit 2101: multiplexer 2102: flip-flop 2110: (n-1) inversion decision circuit 2111: multiplexer 2112: flip-flop 2120: nth decision circuit 2121: multiplexer 2122: flip-flop Flop 2130: nth inversion determination circuit 2131: Multiplexer 2132: Flip flop

Claims (10)

基準クロックに対する被測定信号の位相を検出する時間デジタル変換回路であって、
直列接続されたn個の第1遅延素子を備え、前記基準クロックを入力とし、n段目の第1遅延素子の出力と前記基準クロックとの演算結果を1段目の第1遅延素子に入力する第1ディレイラインと、
直列接続されたn個の第2遅延素子を備え、前記被測定信号を入力とする第2ディレイラインと、
前記被測定信号の入力時に前記第1ディレイライン内において前記基準クロックが何段の第1遅延素子を伝搬したかを示す伝搬段数に基づいて、前記第1ディレイライン内の各段の第1遅延素子からの第1遅延出力および前記第2ディレイライン内の各段の第2遅延素子からの第2遅延出力のうちの一方を他方のタイミングでラッチし、または、前記他方を前記一方のタイミングでラッチして出力する判定回路と、
前記基準クロックが前記n段目の第1遅延素子に達した回数と前記伝搬段数と前記判定回路の出力とに基づいて、前記位相を出力する制御回路と
を具備する
時間デジタル変換回路。
A time digital conversion circuit for detecting a phase of a signal under measurement with respect to a reference clock,
N first delay elements connected in series are provided, the reference clock is input, and an operation result of the output of the nth first delay element and the reference clock is input to the first delay element of the first stage. A first delay line that
A second delay line comprising n second delay elements connected in series and receiving the signal under measurement;
The first delay of each stage in the first delay line is based on the number of propagation stages indicating how many first delay elements the reference clock has propagated in the first delay line when the signal under measurement is input. One of the first delay output from the element and the second delay output from the second delay element of each stage in the second delay line is latched at the other timing, or the other at the one timing. A determination circuit that latches and outputs, and
A time digital conversion circuit comprising: a control circuit that outputs the phase based on the number of times the reference clock reaches the n-th first delay element, the number of propagation stages, and the output of the determination circuit.
請求項1に記載の時間デジタル変換回路において、
前記判定回路は、
前記伝搬段数に基づいて、前記第1ディレイライン内の各段の第1遅延素子からの第1遅延出力を前記第2ディレイライン内の各段の第2遅延素子からの第2遅延出力のタイミングでラッチする複数の非反転判定回路と、
前記伝搬段数に基づいて、前記第2ディレイライン内の各段の第2遅延素子からの第2遅延出力を前記第1ディレイライン内の各段の第1遅延素子からの第1遅延出力のタイミングでラッチする複数の反転判定回路と
を備え、
前記制御回路は、前記回数と前記伝搬段数とに基づいて、前記複数の非反転判定回路の複数の第1出力および前記複数の反転判定回路の複数の第2出力から前記判定回路の出力を選択する
時間デジタル変換回路。
The time digital conversion circuit according to claim 1,
The determination circuit includes:
Based on the number of propagation stages, the first delay output from the first delay element of each stage in the first delay line is used as the timing of the second delay output from the second delay element of each stage in the second delay line. A plurality of non-inversion determination circuits latched at
Based on the number of propagation stages, the second delay output from the second delay element in each stage in the second delay line is used as the timing of the first delay output from the first delay element in each stage in the first delay line. And a plurality of inversion determination circuits latched at
The control circuit selects an output of the determination circuit from a plurality of first outputs of the plurality of non-inversion determination circuits and a plurality of second outputs of the plurality of inversion determination circuits based on the number of times and the number of propagation stages. To time digital conversion circuit.
請求項2に記載の時間デジタル変換回路において、
前記制御回路は、
前記回数を示すカウンタ値を出力するカウンタと、
前記被測定信号と前記第1ディレイラインの各段の第1遅延出力とに基づいて、前記伝搬段数および前記伝搬段数を示す第1エンコード値を出力する第1エンコーダと、
前記カウンタ値と前記伝搬段数とに基づいて、前記複数の第1出力および前記複数の第2出力から前記判定回路の出力を選択して、前記第1ディレイライン内での前記基準クロックと前記被測定信号との位相差を出力する第2エンコーダと
を備える
時間デジタル変換回路。
In the time digital conversion circuit according to claim 2,
The control circuit includes:
A counter that outputs a counter value indicating the number of times;
A first encoder for outputting the number of propagation stages and a first encoded value indicating the number of propagation stages based on the signal under measurement and the first delay output of each stage of the first delay line;
Based on the counter value and the number of propagation stages, an output of the determination circuit is selected from the plurality of first outputs and the plurality of second outputs, and the reference clock and the target in the first delay line are selected. A time digital conversion circuit comprising: a second encoder that outputs a phase difference from a measurement signal.
請求項3に記載の時間デジタル変換回路において、
前記制御回路は、前記カウンタ値を上位桁とし、前記第1エンコード値を中位桁とし、前記第2エンコード値を下位桁として前記位相を出力する
時間デジタル変換回路。
In the time digital conversion circuit according to claim 3,
The time digital conversion circuit, wherein the control circuit outputs the phase with the counter value as an upper digit, the first encoded value as a middle digit, and the second encoded value as a lower digit.
請求項2に記載の時間デジタル変換回路において、
前記複数の非反転判定回路の各々は、
前記第1ディレイライン内の第i段の第1遅延素子からの第1遅延出力を前記第2ディレイライン内の各段の第2遅延素子からの第2遅延出力のタイミングでラッチする複数の第1フリップ・フロップ回路と、
前記伝搬段数に基づいて、前記複数の第1フリップ・フロップ回路からの複数の出力のうちの一つを選択する第1マルチプレクス回路と
を含み、
前記複数の反転判定回路の各々は、
前記第2ディレイライン内の第j段の第2遅延素子からの第2遅延出力を前記第1ディレイライン内の各段の第1遅延素子からの第1遅延出力のタイミングでラッチする複数の第2フリップ・フロップ回路と、
前記伝搬段数に基づいて、前記複数の第2フリップ・フロップ回路からの複数の出力のうちの一つを選択する第2マルチプレクス回路と
を含む
時間デジタル変換回路。
In the time digital conversion circuit according to claim 2,
Each of the plurality of non-inversion determination circuits includes:
A plurality of first delay outputs latched at the timing of the second delay output from the second delay element of each stage in the second delay line with the first delay output from the i-th first delay element in the first delay line. 1 flip-flop circuit,
A first multiplex circuit that selects one of a plurality of outputs from the plurality of first flip-flop circuits based on the number of propagation stages; and
Each of the plurality of inversion determination circuits includes:
A plurality of second delay outputs latched at the timing of the first delay output from the first delay element of each stage in the first delay line with the second delay output from the jth second delay element in the second delay line. 2 flip-flop circuits,
And a second multiplex circuit that selects one of a plurality of outputs from the plurality of second flip-flop circuits based on the number of propagation stages.
請求項2に記載の時間デジタル変換回路において、
前記複数の非反転判定回路の各々は、
前記伝搬段数に基づいて、前記第2ディレイライン内の各段の第2遅延素子からの第2遅延出力のうちから一つの第2遅延出力を選択する第1マルチプレクス回路と、
前記第1ディレイライン内の第i段(i=1〜n)の第1遅延素子からの第1遅延出力を前記第1マルチプレクス回路で選択された第2遅延出力のタイミングでラッチする第1フリップ・フロップ回路と
を含み、
前記複数の反転判定回路の各々は、
前記伝搬段数に基づいて、前記第1ディレイライン内の各段の第1遅延素子からの第1遅延出力のうちから一つの第1遅延出力を選択する第2マルチプレクス回路と、
前記第2ディレイライン内の第j段(j=1〜n)の第2遅延素子からの第2遅延出力を前記第3マルチプレクス回路で選択された第1遅延出力のタイミングでラッチする第2フリップ・フロップ回路と
を含む
時間デジタル変換回路。
In the time digital conversion circuit according to claim 2,
Each of the plurality of non-inversion determination circuits includes:
A first multiplex circuit that selects one second delay output from the second delay outputs from the second delay elements of each stage in the second delay line based on the number of propagation stages;
The first delay output from the i-th (i = 1 to n) first delay element in the first delay line is latched at the timing of the second delay output selected by the first multiplex circuit. Including flip-flop circuit and
Each of the plurality of inversion determination circuits includes:
A second multiplex circuit that selects one first delay output from the first delay outputs from the first delay elements of each stage in the first delay line based on the number of propagation stages;
A second latch that latches the second delay output from the second delay element of the jth stage (j = 1 to n) in the second delay line at the timing of the first delay output selected by the third multiplex circuit. Flip-flop circuit and time digital conversion circuit.
流量測定対象が流れる流路に設置され、駆動開始を示す第1駆動信号を供給され、前記流量測定対象へ超音波を発信し、その発信した超音波を第1振動信号として出力する第1超音波振動部と、
前記流路に設置され、駆動開始を示す第2駆動信号を供給され、受信した超音波を第2振動信号として出力する第2超音波振動部と、
前記第1駆動信号と前記第2駆動信号とを出力し、前記第1振動信号と前記第2振動信号とを受信して、前記流量測定対象の流量を算出する制御回路とを具備し、
前記制御回路は、
前記第1振動信号に応答して基準クロックを生成して出力し、前記第2振動信号に応答して被測定信号を生成して出力する内部制御回路と、
前記基準クロックの入力から前記被測定信号の入力までの時間を測定して時間デジタル変換出力として出力する請求項1に記載の時間デジタル変換回路と
を備え、
前記内部制御回路は、前記時間デジタル変換出力に基づいて、前記流量を算出する
超音波流量計。
A first supersonic wave is installed in the flow path through which the flow rate measurement target flows, is supplied with a first drive signal indicating the start of driving, transmits an ultrasonic wave to the flow rate measurement target, and outputs the transmitted ultrasonic wave as a first vibration signal. A sound wave vibration unit;
A second ultrasonic vibration unit installed in the flow path, supplied with a second drive signal indicating drive start, and outputting the received ultrasonic wave as a second vibration signal;
A control circuit that outputs the first drive signal and the second drive signal, receives the first vibration signal and the second vibration signal, and calculates a flow rate of the flow rate measurement target;
The control circuit includes:
An internal control circuit that generates and outputs a reference clock in response to the first vibration signal, and generates and outputs a signal under measurement in response to the second vibration signal;
The time digital conversion circuit according to claim 1, wherein a time from the input of the reference clock to the input of the signal under measurement is measured and output as a time digital conversion output.
The internal control circuit is an ultrasonic flowmeter that calculates the flow rate based on the time digital conversion output.
基準クロックを一定時間遅延させて被測定信号として出力する遅延回路と、
前記基準クロックと前記被測定信号とアナログ信号入力とを供給され、時間デジタル変換出力を出力する請求項1に記載の時間デジタル変換回路と、
前記時間デジタル変換出力を前記基準クロックのタイミングで出力する出力回路とを備え、
前記アナログ信号入力VINは、前記時間デジタル変換回路の第1ディレイライン内の各段の第1遅延素子および第2ディレイライン内の各段の第2遅延素子の電源電圧として入力される
アナログデジタルコンバータ。
A delay circuit that delays the reference clock for a predetermined time and outputs it as a signal under measurement;
The time digital conversion circuit according to claim 1, wherein the time clock conversion circuit is supplied with the reference clock, the signal under measurement, and an analog signal input, and outputs a time digital conversion output.
An output circuit for outputting the time digital conversion output at the timing of the reference clock,
The analog signal input VIN is input as a power supply voltage of the first delay element at each stage in the first delay line and the second delay element at each stage in the second delay line of the time digital conversion circuit. .
出力信号を出力するDCO(Digitally−Controlled−Oscilator)と、
前記出力信号のタイミングでリファレンスクロック信号をサンプルし、タイミング調整されたクロック信号として出力するリタイミング回路と、
前記出力信号のエッジ回数を累積加算した第1累積加算値を、前記クロック信号の入力に基づいて出力する第1累積加算回路と、
前記リファレンスクロック信号を被測定信号とし、前記出力信号を基準クロックとして入力され、両信号の位相差である時間デジタル変換出力として出力する時間デジタル変換回路と、
前記時間デジタル変換出力を、前記出力信号の1周期に対する割合に正規化して出力するDCO周期正規化回路と、
周波数設定データを累積加算した第2累積加算値を、前記クロック信号の入力に基づいて出力する第2累積加算部と、
前記第1累積加算値と前記第2累積加算値と正規化された前記時間デジタル変換出力とに基づいて、位相誤差データを算出して出力する位相比較器と、
前記位相誤差データを平滑化して出力するループフィルタと、
平滑化された前記位相誤差データに基づいて、前記DCOのゲインの正規化を行い、その位相誤差データが0になるようにデジタル信号を前記クロック信号のタイミングで供給するDCO利得正規化回路と
を具備し、
前記DCOは、前記デジタル信号に基づいて、前記出力信号CKVを生成する
完全デジタル位相同期回路。
DCO (Digitally-Controlled-Oscillator) that outputs an output signal;
A retiming circuit that samples a reference clock signal at the timing of the output signal, and outputs the sampled clock signal as a timing-adjusted clock signal;
A first cumulative addition circuit that outputs a first cumulative addition value obtained by cumulatively adding the number of edges of the output signal based on an input of the clock signal;
A time digital conversion circuit that uses the reference clock signal as a signal under measurement, the output signal is input as a reference clock, and is output as a time digital conversion output that is a phase difference between the two signals;
A DCO cycle normalization circuit that normalizes and outputs the time digital conversion output to a ratio of one cycle of the output signal;
A second cumulative addition unit that outputs a second cumulative addition value obtained by cumulatively adding the frequency setting data based on the input of the clock signal;
A phase comparator that calculates and outputs phase error data based on the first cumulative addition value, the second cumulative addition value, and the normalized time digital conversion output;
A loop filter for smoothing and outputting the phase error data;
A DCO gain normalization circuit that normalizes the gain of the DCO based on the smoothed phase error data and supplies a digital signal at the timing of the clock signal so that the phase error data becomes zero; Equipped,
The DCO is a complete digital phase synchronization circuit that generates the output signal CKV based on the digital signal.
基準クロックに対する被測定信号の位相を検出する時間デジタル変換方法であって、
直列接続されたn個の第1遅延素子を備える第1ディレイラインへ、前記基準クロックを入力し、n段目の第1遅延素子の出力と前記基準クロックとの演算結果を1段目の第1遅延素子に入力するステップと、
直列接続されたn個の第2遅延素子を備える第2ディレイラインへ、前記被測定信号を入力するステップと、
判定回路が、前記被測定信号の入力時に前記第1ディレイライン内において前記基準クロックが何段の第1遅延素子を伝搬したかを示す伝搬段数に基づいて、前記第1ディレイライン内の各段の第1遅延素子からの第1遅延出力および前記第2ディレイライン内の各段の第2遅延素子からの第2遅延出力のうちの一方を他方のタイミングでラッチし、または、前記他方を前記一方のタイミングでラッチして出力するステップと、
制御回路が、前記基準クロックが前記n段目の第1遅延素子に達した回数と前記伝搬段数と前記判定回路の出力とに基づいて、前記位相を出力するステップと
を具備する
時間デジタル変換方法。
A time digital conversion method for detecting a phase of a signal under measurement with respect to a reference clock,
The reference clock is input to a first delay line including n first delay elements connected in series, and an operation result of the output of the nth first delay element and the reference clock is calculated as the first delay line. Inputting to one delay element;
Inputting the signal under measurement to a second delay line comprising n second delay elements connected in series;
Each stage in the first delay line has a decision circuit based on the number of propagation stages indicating the number of first delay elements propagated in the first delay line when the signal under measurement is input. One of the first delay output from the first delay element and the second delay output from the second delay element of each stage in the second delay line is latched at the other timing, or the other is Latching and outputting at one timing;
A control circuit comprising: a step of outputting the phase based on the number of times the reference clock reaches the n-th first delay element, the number of propagation stages, and the output of the determination circuit; .
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