JP2014099791A - Input circuit - Google Patents

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寛之 武田
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Abstract

PROBLEM TO BE SOLVED: To provide an input circuit converting a high-potential signal into a low-potential signal.SOLUTION: A gate, a drain, and a source of an NMOS transistor are connected to an input terminal to which a high-potential signal is input, a power-supply terminal to which a low power-supply potential is applied, and an output terminal, respectively. A current-source circuit is provided between the output terminal and a ground terminal. A current-source control circuit turns ON the current-source circuit when a potential of a first node connected to the input terminal is less than a first inverted potential, and turns OFF the current-source circuit when the potential of the first node is the first inverted potential or more.

Description

本発明は、高電位信号を低電位信号に変換する入力回路に関する。   The present invention relates to an input circuit that converts a high potential signal into a low potential signal.

特許文献１（特開２００９−７７０１６号公報）は、高電位信号を低電位信号に変換する入力回路を開示している。ここで、高電位信号の電位レベルは、グランド電位ＧＮＤから高電源電位ＶＣＣＨまでの範囲で変動し、低電位信号の電位レベルは、グランド電位ＧＮＤから低電源電位ＶＣＣＬまでの範囲で変動する。高電源電位ＶＣＣＨは、低電源電位ＶＣＣＬよりも高い（ＶＣＣＨ＞ＶＣＣＬ）。特許文献１では、入力回路内の全てのトランジスタが、低耐圧トランジスタで形成される。   Japanese Patent Application Laid-Open No. 2009-77016 discloses an input circuit that converts a high potential signal into a low potential signal. Here, the potential level of the high potential signal varies in the range from the ground potential GND to the high power supply potential VCCH, and the potential level of the low potential signal varies in the range from the ground potential GND to the low power supply potential VCCL. The high power supply potential VCCH is higher than the low power supply potential VCCL (VCCH> VCCL). In Patent Document 1, all transistors in the input circuit are formed of low breakdown voltage transistors.

より詳細には、第１のＰチャネル型トランジスタと第１のＮチャネル型トランジスタのドレイン同士が接続され、そこに高電位信号が入力される。第１のＰチャネル型トランジスタのソースは、第２のＰチャネル型トランジスタのゲートに接続され、第１のＮチャネル型トランジスタのソースは、第２のＮチャネル型トランジスタのゲートに接続されている。第１のＰチャネル型トランジスタと第１のＮチャネル型トランジスタのゲートは、低電源電圧に接続される。第２のＰチャネル型トランジスタのソースは、高電源電圧に接続され、第２のＮチャネル型トランジスタのソースは、接地電位に接続されている。第２のＰチャネル型トランジスタのドレインは、第３のＰチャネル型トランジスタのソースに接続され、第２のＮチャネル型トランジスタのドレインは、第３のＮチャネル型トランジスタのソースに接続されている。第３のＰチャネル型トランジスタ及び第３のＮチャネル型トランジスタのゲートは、低電源電圧に接続されている。また、第３のＰチャネル型トランジスタ及び第３のＮチャネル型トランジスタのドレイン同士が接続されており、それがレベルシフト回路の入力端子に接続されている。   More specifically, the drains of the first P-channel transistor and the first N-channel transistor are connected to each other, and a high potential signal is input thereto. The source of the first P-channel transistor is connected to the gate of the second P-channel transistor, and the source of the first N-channel transistor is connected to the gate of the second N-channel transistor. The gates of the first P-channel transistor and the first N-channel transistor are connected to a low power supply voltage. The source of the second P-channel transistor is connected to the high power supply voltage, and the source of the second N-channel transistor is connected to the ground potential. The drain of the second P-channel transistor is connected to the source of the third P-channel transistor, and the drain of the second N-channel transistor is connected to the source of the third N-channel transistor. The gates of the third P-channel transistor and the third N-channel transistor are connected to a low power supply voltage. The drains of the third P-channel transistor and the third N-channel transistor are connected to each other and connected to the input terminal of the level shift circuit.

特開２００９−７７０１６号公報JP 2009-77016 A

本開示の目的は、高電位信号を低電位信号に変換する入力回路に関して、新たな構成を提供することにある。   An object of the present disclosure is to provide a new configuration for an input circuit that converts a high potential signal into a low potential signal.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるだろう。   Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.

入力回路は、入力端子、グランド端子、電源端子、第１ＮＭＯＳトランジスタ、電流源回路、第１ノード、及び電流源制御回路を備えている。入力端子には、グランド電位と第１電源電位との間で電位が変動する入力信号が入力される。グランド端子には、グランド電位が印加される。電源端子には、第１電源電位より低い第２電源電位が印加される。第１ＮＭＯＳトランジスタのゲート、ドレイン、及びソースは、それぞれ、入力端子、電源端子、及び出力端子に接続されている。電流源回路は、出力端子とグランド端子との間に設けられている。第１ノードは、入力端子に接続されている。電流源制御回路は、第１ノードの電位が第１反転電位未満の場合に電流源回路をＯＮし、第１ノードの電位が第１反転電位以上の場合に電流源回路をＯＦＦする。   The input circuit includes an input terminal, a ground terminal, a power supply terminal, a first NMOS transistor, a current source circuit, a first node, and a current source control circuit. An input signal whose potential varies between the ground potential and the first power supply potential is input to the input terminal. A ground potential is applied to the ground terminal. A second power supply potential lower than the first power supply potential is applied to the power supply terminal. The gate, drain, and source of the first NMOS transistor are connected to an input terminal, a power supply terminal, and an output terminal, respectively. The current source circuit is provided between the output terminal and the ground terminal. The first node is connected to the input terminal. The current source control circuit turns on the current source circuit when the potential at the first node is less than the first inversion potential, and turns off the current source circuit when the potential at the first node is equal to or higher than the first inversion potential.

本開示によれば、高電位信号を低電位信号に変換する入力回路に関して、新たな構成が提供される。   According to the present disclosure, a new configuration is provided for an input circuit that converts a high potential signal into a low potential signal.

図１は、第１の実施の形態に係る入力回路の構成を示す回路図である。FIG. 1 is a circuit diagram showing a configuration of an input circuit according to the first embodiment. 図２は、第１の実施の形態に係る入力回路の動作を示すタイミングチャートである。FIG. 2 is a timing chart showing the operation of the input circuit according to the first embodiment. 図３は、第２の実施の形態に係る入力回路の構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of an input circuit according to the second embodiment. 図４は、第２の実施の形態に係る入力回路の動作を示すタイミングチャートである。FIG. 4 is a timing chart showing the operation of the input circuit according to the second embodiment. 図５は、第３の実施の形態に係る入力回路の構成を示す回路図である。FIG. 5 is a circuit diagram showing a configuration of an input circuit according to the third embodiment. 図６は、第４の実施の形態に係る入力回路の構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of an input circuit according to the fourth embodiment. 図７は、第５の実施の形態に係る入力回路の電流源回路の一構成例を示す回路図である。FIG. 7 is a circuit diagram showing a configuration example of the current source circuit of the input circuit according to the fifth embodiment. 図８は、第５の実施の形態に係る入力回路の電流源回路の他の構成例を示す回路図である。FIG. 8 is a circuit diagram showing another configuration example of the current source circuit of the input circuit according to the fifth embodiment. 図９は、第６の実施の形態に係る入力回路の電流源制御回路の一構成例を示す回路図である。FIG. 9 is a circuit diagram showing a configuration example of the current source control circuit of the input circuit according to the sixth embodiment. 図１０は、第７の実施の形態に係る入力回路の構成を示す回路図である。FIG. 10 is a circuit diagram showing a configuration of an input circuit according to the seventh embodiment. 図１１は、第８の実施の形態に係る半導体集積回路の構成を概略的に示すブロック図である。FIG. 11 is a block diagram schematically showing the configuration of the semiconductor integrated circuit according to the eighth embodiment.

１．第１の実施の形態
１−１．構成
図１は、第１の実施の形態に係る入力回路１を示す回路図である。この入力回路１は、高電位信号を低電位信号に変換するための回路である。 1. 1. First embodiment 1-1. Configuration FIG. 1 is a circuit diagram showing an input circuit 1 according to the first embodiment. The input circuit 1 is a circuit for converting a high potential signal into a low potential signal.

より詳細には、入力回路１は、入力端子ＩＮ及び出力端子ＯＵＴを備えている。入力端子ＩＮには、高電位信号が入力信号として入力される。その入力信号の電位レベルは、グランド電位ＧＮＤと高電源電位ＶＣＣＨ（第１電源電位）との間で変動する。一方、出力端子ＯＵＴからは、低電位信号が出力信号として出力される。その出力信号の電位レベルは、グランド電位ＧＮＤと低電源電位ＶＣＣＬ（第２電源電位）との間で変動する。高電源電位ＶＣＣＨは、低電源電位ＶＣＣＬよりも高い（ＶＣＣＨ＞ＶＣＣＬ）。例えば、高電源電位ＶＣＣＨは３．３Ｖであり、低電源電位ＶＣＣＬは１．８Ｖである。   More specifically, the input circuit 1 includes an input terminal IN and an output terminal OUT. A high potential signal is input as an input signal to the input terminal IN. The potential level of the input signal varies between the ground potential GND and the high power supply potential VCCH (first power supply potential). On the other hand, a low potential signal is output as an output signal from the output terminal OUT. The potential level of the output signal varies between the ground potential GND and the low power supply potential VCCL (second power supply potential). The high power supply potential VCCH is higher than the low power supply potential VCCL (VCCH> VCCL). For example, the high power supply potential VCCH is 3.3V and the low power supply potential VCCL is 1.8V.

入力回路１は更に、ＮＭＯＳトランジスタＭＮ１（第１ＮＭＯＳトランジスタ）、電流源回路１０、及び電流源制御回路２０を備えている。   The input circuit 1 further includes an NMOS transistor MN1 (first NMOS transistor), a current source circuit 10, and a current source control circuit 20.

ＮＭＯＳトランジスタＭＮ１のゲートは、入力端子ＩＮに接続されている。つまり、ＮＭＯＳトランジスタＭＮ１のゲートには入力信号が印加され、その入力信号の電位レベルによってＮＭＯＳトランジスタＭＮ１がＯＮ／ＯＦＦ制御される。また、ＮＭＯＳトランジスタＭＮ１のソース及びドレインは、それぞれ、出力端子ＯＵＴ及び電源端子に接続されている。電源端子には、低電源電位ＶＣＣＬが印加される。   The gate of the NMOS transistor MN1 is connected to the input terminal IN. That is, an input signal is applied to the gate of the NMOS transistor MN1, and the NMOS transistor MN1 is ON / OFF controlled according to the potential level of the input signal. The source and drain of the NMOS transistor MN1 are connected to the output terminal OUT and the power supply terminal, respectively. A low power supply potential VCCL is applied to the power supply terminal.

電流源回路１０は、出力端子ＯＵＴとグランド電位ＧＮＤが印加されるグランド端子との間に接続されている。この電流源回路１０は、ＯＮ／ＯＦＦ制御可能である。ＯＮの場合、電流源回路１０は、出力端子ＯＵＴとグランド端子の間を電気的に接続する。一方、ＯＦＦの場合、電流源回路１０は、出力端子ＯＵＴとグランド端子との間の電気的接続を遮断する。この電流源回路１０は、後述の電流源制御回路２０によってＯＮ／ＯＦＦ制御される。   The current source circuit 10 is connected between the output terminal OUT and a ground terminal to which the ground potential GND is applied. The current source circuit 10 can be turned ON / OFF. When ON, the current source circuit 10 electrically connects the output terminal OUT and the ground terminal. On the other hand, when OFF, the current source circuit 10 cuts off the electrical connection between the output terminal OUT and the ground terminal. The current source circuit 10 is ON / OFF controlled by a current source control circuit 20 described later.

例えば図１において、電流源回路１０は、出力端子ＯＵＴとグランド端子との間に介在するＮＭＯＳトランジスタＭＮ１０を含んでいる。より詳細には、ＮＭＯＳトランジスタＭＮ１０のソース及びドレインは、それぞれ、グランド端子及び出力端子ＯＵＴに接続されている。また、ＮＭＯＳトランジスタＭＮ１０のゲートは、電流源制御回路２０に接続されている。   For example, in FIG. 1, the current source circuit 10 includes an NMOS transistor MN10 interposed between the output terminal OUT and the ground terminal. More specifically, the source and drain of the NMOS transistor MN10 are connected to the ground terminal and the output terminal OUT, respectively. The gate of the NMOS transistor MN10 is connected to the current source control circuit 20.

電流源制御回路２０は、電流源回路１０をＯＮ／ＯＦＦ制御するための回路である。ここで、電流源制御回路２０は、高電位信号である入力信号の電位レベルに基づいて電流源回路１０をＯＮ／ＯＦＦ制御するように構成される。   The current source control circuit 20 is a circuit for ON / OFF control of the current source circuit 10. Here, the current source control circuit 20 is configured to perform ON / OFF control of the current source circuit 10 based on the potential level of the input signal which is a high potential signal.

例えば図１において、電流源制御回路２０は、インバータを備えている。そのインバータは、ＰＭＯＳトランジスタＭＰ２０及びＮＭＯＳトランジスタＭＮ２０を備えている。ＰＭＯＳトランジスタＭＰ２０のゲート、ソース、及びドレインは、それぞれ、第１ノードＮ１、電源端子、及び第２ノードＮ２に接続されている。ＮＭＯＳトランジスタＭＮ２０のゲート、ソース、及びドレインは、それぞれ、第１ノードＮ１、グランド端子、及び第２ノードＮ２に接続されている。第１ノードＮ１は、このインバータの入力端子であり、また、入力回路１の入力端子ＩＮに接続されている。一方、第２ノードＮ２は、このインバータの出力端子であり、また、電流源回路１０のＮＭＯＳトランジスタＭＮ１０のゲートに接続されている。また、このインバータの反転電位は、Ｖｉｎｔ（ＧＮＤ＜Ｖｉｎｔ＜ＶＣＣＬ）であるとする。   For example, in FIG. 1, the current source control circuit 20 includes an inverter. The inverter includes a PMOS transistor MP20 and an NMOS transistor MN20. The gate, source, and drain of the PMOS transistor MP20 are connected to the first node N1, the power supply terminal, and the second node N2, respectively. The gate, source, and drain of the NMOS transistor MN20 are connected to the first node N1, the ground terminal, and the second node N2, respectively. The first node N1 is an input terminal of the inverter and is connected to the input terminal IN of the input circuit 1. On the other hand, the second node N2 is an output terminal of the inverter and is connected to the gate of the NMOS transistor MN10 of the current source circuit 10. The inversion potential of this inverter is assumed to be Vint (GND <Vint <VCCL).

第１ノードＮ１の電位が反転電位Ｖｉｎｔ未満の場合、ＰＭＯＳトランジスタＭＰ２０がＯＮし、ＮＭＯＳトランジスタＭＮ２０がＯＦＦする。その結果、第２ノードＮ２は、電源端子と電気的に接続され、第２ノードＮ２の電位は低電源電位ＶＣＣＬとなる。この場合、電流源回路１０のＮＭＯＳトランジスタＭＮ１０がＯＮする。すなわち、第１ノードＮ１の電位が反転電位Ｖｉｎｔ未満の場合、電流源制御回路２０は、電流源回路１０をＯＮする。その結果、出力端子ＯＵＴとグランド端子とが電気的に接続される。   When the potential of the first node N1 is less than the inversion potential Vint, the PMOS transistor MP20 is turned on and the NMOS transistor MN20 is turned off. As a result, the second node N2 is electrically connected to the power supply terminal, and the potential of the second node N2 becomes the low power supply potential VCCL. In this case, the NMOS transistor MN10 of the current source circuit 10 is turned on. That is, when the potential of the first node N1 is less than the inversion potential Vint, the current source control circuit 20 turns on the current source circuit 10. As a result, the output terminal OUT and the ground terminal are electrically connected.

一方、第１ノードＮ１の電位が反転電位Ｖｉｎｔ以上の場合、ＮＭＯＳトランジスタＭＮ２０がＯＮし、ＰＭＯＳトランジスタＭＰ２０がＯＦＦする。その結果、第２ノードＮ２は、グランド端子と電気的に接続され、第２ノードＮ２の電位はグランド電位ＧＮＤとなる。この場合、電流源回路１０のＮＭＯＳトランジスタＭＮ１０がＯＦＦする。すなわち、第１ノードＮ１の電位が反転電位Ｖｉｎｔ以上の場合、電流源制御回路２０は、電流源回路１０をＯＦＦする。その結果、出力端子ＯＵＴとグランド端子との間の電気的接続が遮断される。   On the other hand, when the potential of the first node N1 is equal to or higher than the inversion potential Vint, the NMOS transistor MN20 is turned on and the PMOS transistor MP20 is turned off. As a result, the second node N2 is electrically connected to the ground terminal, and the potential of the second node N2 becomes the ground potential GND. In this case, the NMOS transistor MN10 of the current source circuit 10 is turned off. That is, when the potential of the first node N1 is equal to or higher than the inversion potential Vint, the current source control circuit 20 turns off the current source circuit 10. As a result, the electrical connection between the output terminal OUT and the ground terminal is interrupted.

１−２．動作
図２は、本実施の形態に係る入力回路１の動作を示すタイミングチャートである。図２には、入力端子ＩＮの電位（入力信号の電位）、第１ノードＮ１の電位、第２ノードＮ２の電位、及び出力端子ＯＵＴの電位（出力信号の電位）が示されている。 1-2. Operation FIG. 2 is a timing chart showing the operation of the input circuit 1 according to the present embodiment. FIG. 2 shows the potential of the input terminal IN (potential of the input signal), the potential of the first node N1, the potential of the second node N2, and the potential of the output terminal OUT (potential of the output signal).

時刻Ｔ０において、入力信号の電位はグランド電位ＧＮＤである。このとき、ＮＭＯＳトランジスタＭＮ１はＯＦＦしている。第１ノードＮ１の電位はグランド電位ＧＮＤであり、ＰＭＯＳトランジスタＭＰ２０がＯＮしており、第２ノードＮ２の電位は低電源電位ＶＣＣＬである。電流源回路１０のＮＭＯＳトランジスタＭＮ１０はＯＮしており、出力端子ＯＵＴとグランド端子とを電気的に接続している。その結果、出力信号の電位はグランド電位ＧＮＤとなる。   At time T0, the potential of the input signal is the ground potential GND. At this time, the NMOS transistor MN1 is OFF. The potential of the first node N1 is the ground potential GND, the PMOS transistor MP20 is ON, and the potential of the second node N2 is the low power supply potential VCCL. The NMOS transistor MN10 of the current source circuit 10 is ON, and the output terminal OUT and the ground terminal are electrically connected. As a result, the potential of the output signal becomes the ground potential GND.

時刻Ｔ０以降、入力信号の電位が、グランド電位ＧＮＤから高電源電位ＶＣＣＨまで徐々に上昇する。   After time T0, the potential of the input signal gradually rises from the ground potential GND to the high power supply potential VCCH.

時刻Ｔ１において、ＮＭＯＳトランジスタＭＮ１はＯＦＦ状態からＯＮ状態に変化する。このときＮＭＯＳトランジスタＭＮ１０もＯＮしているため、電源端子からＮＭＯＳトランジスタＭＮ１、ＭＮ１０を通してグランド端子に貫通電流が流れる。従って、ＮＭＯＳトランジスタＭＮ１は、ソースフォロアとして機能する。その結果、出力端子ＯＵＴの電位（ソース電位）は、入力端子ＩＮの電位（ゲート電位）に追随して上昇する。ここで、ＮＭＯＳトランジスタＭＮ１の閾値電圧Ｖｔｎ１及びオーバードライブ電圧Ｖｏｖを考慮すると、出力端子ＯＵＴの電位（ソース電位）は、入力端子ＩＮの電位（ゲート電位）から“Ｖｔｎ１＋Ｖｏｖ”だけ下がった電位となる。   At time T1, the NMOS transistor MN1 changes from the OFF state to the ON state. At this time, since the NMOS transistor MN10 is also ON, a through current flows from the power supply terminal to the ground terminal through the NMOS transistors MN1 and MN10. Therefore, the NMOS transistor MN1 functions as a source follower. As a result, the potential (source potential) of the output terminal OUT rises following the potential (gate potential) of the input terminal IN. Here, considering the threshold voltage Vtn1 and the overdrive voltage Vov of the NMOS transistor MN1, the potential (source potential) of the output terminal OUT is a potential that is lower than the potential (gate potential) of the input terminal IN by “Vtn1 + Vov”.

その一方で、入力端子ＩＮの電位上昇に伴い、第１ノードＮ１の電位も上昇する。時刻Ｔ２において、第１ノードＮ１の電位が、上記インバータの反転電位Ｖｉｎｔを超える。その結果、ＮＭＯＳトランジスタＭＮ２０がＯＮし、第２ノードＮ２の電位が低電源電位ＶＣＣＬから低下し始める。時刻Ｔ３において、第２ノードＮ２の電位がグランド電位ＧＮＤとなる。これにより、電流源回路１０のＮＭＯＳトランジスタＭＮ１０は完全にＯＦＦし、出力端子ＯＵＴとグランド端子との間の電気的接続が遮断される。その結果、上記の貫通電流も遮断される。   On the other hand, as the potential at the input terminal IN increases, the potential at the first node N1 also increases. At time T2, the potential of the first node N1 exceeds the inversion potential Vint of the inverter. As a result, the NMOS transistor MN20 is turned on, and the potential of the second node N2 starts to drop from the low power supply potential VCCL. At time T3, the potential of the second node N2 becomes the ground potential GND. As a result, the NMOS transistor MN10 of the current source circuit 10 is completely turned off, and the electrical connection between the output terminal OUT and the ground terminal is interrupted. As a result, the above through current is also cut off.

その後、電源端子に接続されている出力端子ＯＵＴの電位は、低電源電位ＶＣＣＬまで上昇する。   Thereafter, the potential of the output terminal OUT connected to the power supply terminal rises to the low power supply potential VCCL.

時刻Ｔ４以降、入力信号の電位が、高電源電位ＶＣＣＨからグランド電位ＧＮＤまで徐々に減少する。   After time T4, the potential of the input signal gradually decreases from the high power supply potential VCCH to the ground potential GND.

入力端子ＩＮの電位減少に伴い、第１ノードＮ１の電位も減少する。時刻Ｔ６において、第１ノードＮ１の電位が、上記インバータの反転電位Ｖｉｎｔを下回る。その結果、ＰＭＯＳトランジスタＭＰ２０がＯＮし、第２ノードＮ２の電位がグランド電位ＧＮＤから上昇し始める。時刻Ｔ７において、第２ノードＮ２の電位が低電源電位ＶＣＣＬとなる。これにより、電流源回路１０のＮＭＯＳトランジスタＭＮ１０は完全にＯＮする。このときＮＭＯＳトランジスタＭＮ１もＯＮしているため、電源端子からＮＭＯＳトランジスタＭＮ１、ＭＮ１０を通してグランド端子に貫通電流が流れる。   As the potential at the input terminal IN decreases, the potential at the first node N1 also decreases. At time T6, the potential of the first node N1 falls below the inversion potential Vint of the inverter. As a result, the PMOS transistor MP20 is turned on, and the potential of the second node N2 starts to rise from the ground potential GND. At time T7, the potential of the second node N2 becomes the low power supply potential VCCL. As a result, the NMOS transistor MN10 of the current source circuit 10 is completely turned on. At this time, since the NMOS transistor MN1 is also ON, a through current flows from the power supply terminal to the ground terminal through the NMOS transistors MN1 and MN10.

従って、ＮＭＯＳトランジスタＭＮ１はソースフォロアとして機能し、出力端子ＯＵＴの電位（ソース電位）は、入力端子ＩＮの電位（ゲート電位）に追随して減少する。上記と同様、出力端子ＯＵＴの電位（ソース電位）は、入力端子ＩＮの電位（ゲート電位）から“Ｖｔｎ１＋Ｖｏｖ”だけ下がった電位となる。入力端子ＩＮの電位減少に追随して、出力端子ＯＵＴの電位は、グランド電位まで減少する。   Therefore, the NMOS transistor MN1 functions as a source follower, and the potential (source potential) of the output terminal OUT decreases following the potential (gate potential) of the input terminal IN. Similarly to the above, the potential (source potential) of the output terminal OUT is a potential that is lower than the potential (gate potential) of the input terminal IN by “Vtn1 + Vov”. Following the decrease in the potential at the input terminal IN, the potential at the output terminal OUT decreases to the ground potential.

１−３．効果
以上に説明されたように、本実施の形態によれば、ＮＭＯＳトランジスタＭＮ１がソースフォロアとして機能する。ＮＭＯＳトランジスタＭＮ１がソースフォロアとして機能している間、出力端子ＯＵＴの電位は、入力端子ＩＮの電位から“Ｖｔｎ１＋Ｖｏｖ”だけ下がった電位となる。従って、入力回路１の論理反転電位（出力信号の論理レベルが切り替わるタイミングでの入力信号の電位）を、ＮＭＯＳトランジスタＭＮ１の設計により、任意に調整することができる。 1-3. Effect As described above, according to the present embodiment, the NMOS transistor MN1 functions as a source follower. While the NMOS transistor MN1 functions as a source follower, the potential of the output terminal OUT becomes a potential that is lower than the potential of the input terminal IN by “Vtn1 + Vov”. Therefore, the logic inversion potential of the input circuit 1 (the potential of the input signal at the timing when the logic level of the output signal switches) can be arbitrarily adjusted by the design of the NMOS transistor MN1.

２．第２の実施の形態
上記第１の実施の形態の構成の場合、インバータの入力である第１ノードＮ１に高電源電位ＶＣＣＨが印加される。このことは、ＰＭＯＳトランジスタＭＰ２０及びＮＭＯＳトランジスタＭＮ２０の耐圧の観点から好ましくない。そこで、第２の実施の形態では、耐圧の観点から好適な構成を提案する。尚、第１の実施の形態と重複する説明は適宜省略する。 2. Second Embodiment In the case of the configuration of the first embodiment, the high power supply potential VCCH is applied to the first node N1 that is the input of the inverter. This is not preferable from the viewpoint of the breakdown voltage of the PMOS transistor MP20 and the NMOS transistor MN20. Therefore, in the second embodiment, a suitable configuration is proposed from the viewpoint of withstand voltage. In addition, the description which overlaps with 1st Embodiment is abbreviate | omitted suitably.

図３は、第２の実施の形態に係る入力回路１を示す回路図である。図１で示された回路構成と比較して、ＮＭＯＳトランジスタＭＮ２３（第２ＮＭＯＳトランジスタ）が追加されている。このＮＭＯＳトランジスタＭＮ２３は、入力端子ＩＮとインバータの入力である第１ノードＮ１との間に介在しており、入力端子ＩＮから第１ノードＮ１への高電位の伝搬を防止する役割を果たす。   FIG. 3 is a circuit diagram showing the input circuit 1 according to the second embodiment. Compared with the circuit configuration shown in FIG. 1, an NMOS transistor MN23 (second NMOS transistor) is added. The NMOS transistor MN23 is interposed between the input terminal IN and the first node N1 that is an input of the inverter, and plays a role of preventing propagation of a high potential from the input terminal IN to the first node N1.

より詳細には、ＮＭＯＳトランジスタＭＮ２３のドレイン及びソースは、それぞれ、入力端子ＩＮ及び第１ノードＮ１に接続されている。また、ＮＭＯＳトランジスタＭＮ２３のゲートは、低電源電位ＶＣＣＬが印加される電源端子に接続されている。このＮＭＯＳトランジスタＭＮ２３の閾値電圧がＶｔｎ２である場合、ＮＭＯＳトランジスタＭＮ２３のソース電位は、最大でも“ＶＣＣＬ−Ｖｔｎ２”に抑えられる。すなわち、ＮＭＯＳトランジスタＭＮ２３は、第１ノードＮ１に高電位が伝搬することを防止する役割を果たす。   More specifically, the drain and source of the NMOS transistor MN23 are connected to the input terminal IN and the first node N1, respectively. The gate of the NMOS transistor MN23 is connected to a power supply terminal to which the low power supply potential VCCL is applied. When the threshold voltage of the NMOS transistor MN23 is Vtn2, the source potential of the NMOS transistor MN23 is suppressed to “VCCL−Vtn2” at the maximum. That is, the NMOS transistor MN23 plays a role of preventing a high potential from propagating to the first node N1.

図４は、本実施の形態に係る入力回路１の動作を示すタイミングチャートである。上記の図２の場合と重複する説明は適宜省略する。入力信号の電位がグランド電位ＧＮＤから高電源電位ＶＣＣＨまで上昇する際、それに追随する第１ノードＮ１の電位の上昇は“ＶＣＣＬ−Ｖｔｎ２”で停止する（図中では、簡単のため、“Ｖｔｎ２”の分が省略されている）。また、入力信号の電位が高電源電位ＶＣＣＨからグランド電位ＧＮＤまで減少する際、時刻Ｔ５までは、第１ノードＮ１の電位は“ＶＣＣＬ−Ｖｔｎ２”に維持される。時刻Ｔ５以降、第１ノードＮ１の電位は、入力端子ＩＮの電位に追随して減少する。   FIG. 4 is a timing chart showing the operation of the input circuit 1 according to the present embodiment. The description overlapping with the case of FIG. 2 will be omitted as appropriate. When the potential of the input signal rises from the ground potential GND to the high power supply potential VCCH, the rise in the potential of the first node N1 that follows it stops at “VCCL−Vtn2” (in the drawing, for simplicity, “Vtn2” Is omitted). Further, when the potential of the input signal decreases from the high power supply potential VCCH to the ground potential GND, the potential of the first node N1 is maintained at “VCCL−Vtn2” until time T5. After time T5, the potential of the first node N1 decreases following the potential of the input terminal IN.

以上に説明されたように、本実施の形態によれば、第１ノードＮ１の電位は、最大でも“ＶＣＣＬ−Ｖｔｎ２”に抑えられる。従って、ＰＭＯＳトランジスタＭＰ２０及びＮＭＯＳトランジスタＭＮ２０に関する耐圧の問題は解消される。また、ＮＭＯＳトランジスタＭＮ１はソースフォロアとして動作するため、耐圧の問題は発生しない。従って、本実施の形態によれば、全てのトランジスタを低耐圧トランジスタとすることができる。このことは、回路面積削減の観点から好適である。   As described above, according to the present embodiment, the potential of the first node N1 is suppressed to “VCCL−Vtn2” at the maximum. Therefore, the breakdown voltage problem related to the PMOS transistor MP20 and the NMOS transistor MN20 is solved. In addition, since the NMOS transistor MN1 operates as a source follower, the problem of withstand voltage does not occur. Therefore, according to the present embodiment, all the transistors can be low breakdown voltage transistors. This is preferable from the viewpoint of circuit area reduction.

３．第３の実施の形態
上記第２の実施の形態の構成の場合、入力端子ＩＮに高電源電位ＶＣＣＨが印加された際、ＮＭＯＳトランジスタＭＮ２３を通したリーク電流により、第１ノードＮ１の電位が高電源電位ＶＣＣＨまで上昇する可能性がある。このことは、ＰＭＯＳトランジスタＭＰ２０及びＮＭＯＳトランジスタＭＮ２０の耐圧の観点から好ましくない。そこで、第３の実施の形態では、そのようなリーク電流による問題を未然に防止するために好適な構成を提案する。尚、第２の実施の形態と重複する説明は適宜省略する。 3. Third Embodiment In the case of the configuration of the second embodiment, when the high power supply potential VCCH is applied to the input terminal IN, the potential of the first node N1 becomes high due to the leakage current that flows through the NMOS transistor MN23. There is a possibility of increasing to the power supply potential VCCH. This is not preferable from the viewpoint of the breakdown voltage of the PMOS transistor MP20 and the NMOS transistor MN20. Therefore, in the third embodiment, a suitable configuration is proposed in order to prevent such a problem due to leakage current. In addition, the description which overlaps with 2nd Embodiment is abbreviate | omitted suitably.

図５は、第３の実施の形態に係る入力回路１を示す回路図である。図３で示された回路構成と比較して、ＰＭＯＳトランジスタＭＰ２３（第１ＰＭＯＳトランジスタ）が追加されている。ＰＭＯＳトランジスタＭＰ２３のドレイン及びソースは、それぞれ、第１ノードＮ１及び低電源電位ＶＣＣＬが印加される電源端子に接続されている。また、ＰＭＯＳトランジスタＭＰ２３のゲートは第２ノードＮ２に接続されており、その第２ノードＮ２の電位に応じてＰＭＯＳトランジスタＭＰ２３はＯＮ／ＯＦＦ制御される。   FIG. 5 is a circuit diagram showing the input circuit 1 according to the third embodiment. Compared with the circuit configuration shown in FIG. 3, a PMOS transistor MP23 (first PMOS transistor) is added. The drain and source of the PMOS transistor MP23 are connected to the first node N1 and a power supply terminal to which the low power supply potential VCCL is applied, respectively. The gate of the PMOS transistor MP23 is connected to the second node N2, and the PMOS transistor MP23 is ON / OFF controlled according to the potential of the second node N2.

より詳細には、第２ノードＮ２の電位がグランド電位ＧＮＤの場合、ＰＭＯＳトランジスタＭＰ２３がＯＮする。これにより、第１ノードＮ１と電源端子とが短絡し、第１ノードＮ１の電位が低電源電位ＶＣＣＬに固定される。既出の図４を参照すると、本実施の形態の場合、第１ノードＮ１の電位は、低電源電位ＶＣＣＬに維持される。   More specifically, when the potential of the second node N2 is the ground potential GND, the PMOS transistor MP23 is turned on. As a result, the first node N1 and the power supply terminal are short-circuited, and the potential of the first node N1 is fixed to the low power supply potential VCCL. Referring to FIG. 4 described above, in the case of the present embodiment, the potential of the first node N1 is maintained at the low power supply potential VCCL.

また、第２ノードＮ２の電位がグランド電位ＧＮＤである期間（Ｔ３〜Ｔ６）は、入力端子ＩＮに比較的高電位が印加されている期間と一致する。つまり、入力端子ＩＮに比較的高電位が印加されている期間に、ＰＭＯＳトランジスタＭＰ２３がＯＮする。従って、その期間、第１ノードＮ１の電位は、ＮＭＯＳトランジスタＭＮ２３を通したリーク電流に関係なく、低電源電位ＶＣＣＬに維持される。その結果、リーク電流に起因する耐圧問題が解消される。   Further, a period (T3 to T6) in which the potential of the second node N2 is the ground potential GND coincides with a period in which a relatively high potential is applied to the input terminal IN. That is, the PMOS transistor MP23 is turned on while a relatively high potential is applied to the input terminal IN. Therefore, during this period, the potential of the first node N1 is maintained at the low power supply potential VCCL regardless of the leakage current that has passed through the NMOS transistor MN23. As a result, the breakdown voltage problem due to the leakage current is solved.

４．第４の実施の形態
図６は、第４の実施の形態に係る入力回路１の構成を示す回路図である。図５で示された回路構成と比較して、ＮＭＯＳトランジスタＭＮ２４（第３ＮＭＯＳトランジスタ）が追加されている。このＮＭＯＳトランジスタＭＮ２４は、上記のＰＭＯＳトランジスタＭＰ２３と第１ノードＮ１との間に介在している。より詳細には、ＰＭＯＳトランジスタＭＰ２３のドレインが第３ノードＮ３に接続されており、ＮＭＯＳトランジスタＭＮ２４のドレイン及びソースは、それぞれ、第３ノードＮ３及び第１ノードＮ１に接続されている。また、ＮＭＯＳトランジスタＭＮ２４のゲートは入力端子ＩＮに接続されており、入力端子ＩＮの電位に応じてＮＭＯＳトランジスタＭＮ２４はＯＮ／ＯＦＦ制御される。 4). Fourth Embodiment FIG. 6 is a circuit diagram showing a configuration of an input circuit 1 according to a fourth embodiment. Compared with the circuit configuration shown in FIG. 5, an NMOS transistor MN24 (third NMOS transistor) is added. The NMOS transistor MN24 is interposed between the PMOS transistor MP23 and the first node N1. More specifically, the drain of the PMOS transistor MP23 is connected to the third node N3, and the drain and source of the NMOS transistor MN24 are connected to the third node N3 and the first node N1, respectively. The gate of the NMOS transistor MN24 is connected to the input terminal IN, and the NMOS transistor MN24 is ON / OFF controlled according to the potential of the input terminal IN.

入力端子ＩＮの電位の上昇期間において、その電位が所定値（ＶＣＣＬ＋α）以上になると、ＮＭＯＳトランジスタＭＮ２４はＯＮする。これにより、上記第３の実施の形態で説明したように、第１ノードＮ１と電源端子とが短絡し、第１ノードＮ１の電位が低電源電位ＶＣＣＬに固定される。   When the potential of the input terminal IN rises above the predetermined value (VCCL + α) during the rise period of the potential of the input terminal IN, the NMOS transistor MN24 is turned on. As a result, as described in the third embodiment, the first node N1 and the power supply terminal are short-circuited, and the potential of the first node N1 is fixed to the low power supply potential VCCL.

一方、入力端子ＩＮの電位の下降期間において、その電位が所定値（ＶＣＣＬ＋α）以下になると、ＮＭＯＳトランジスタＭＮ２４はＯＦＦする。つまり、ＮＭＯＳトランジスタＭＮ２４は、入力端子ＩＮの電位の下降期間において、第１ノードＮ１と電源端子とを電気的に切り離す役割を果たす。第１ノードＮ１と電源端子とが電気的に切り離されることにより、第１ノードＮ１の電位はグランド電位ＧＮＤに遷移しやすくなり、結果として、第２ノードＮ２の電位は低電源電位ＶＣＣＬに遷移しやすくなる（図４参照）。このことは、入力回路１の論理反転電位をＮＭＯＳトランジスタＭＮ２４の設計により調整することができることを意味する。   On the other hand, the NMOS transistor MN24 is turned off when the potential falls below a predetermined value (VCCL + α) during the potential falling period of the input terminal IN. That is, the NMOS transistor MN24 plays a role of electrically separating the first node N1 and the power supply terminal during the period when the potential of the input terminal IN drops. Since the first node N1 and the power supply terminal are electrically disconnected, the potential of the first node N1 is likely to transition to the ground potential GND. As a result, the potential of the second node N2 transitions to the low power supply potential VCCL. It becomes easier (see FIG. 4). This means that the logic inversion potential of the input circuit 1 can be adjusted by the design of the NMOS transistor MN24.

５．第５の実施の形態
電流源回路１０の構成は、既出の実施の形態で説明されたものに限られない。第５の実施の形態では、電流源回路１０の様々な変形例を説明する。尚、既出の実施の形態と重複する説明は適宜省略する。 5. Fifth Embodiment The configuration of the current source circuit 10 is not limited to that described in the previous embodiments. In the fifth embodiment, various modifications of the current source circuit 10 will be described. In addition, the description which overlaps with previous embodiment is abbreviate | omitted suitably.

図７に示される例では、電流源回路１０は、ＮＭＯＳトランジスタＭＮ１０と抵抗素子１１を備えている。ＮＭＯＳトランジスタＭＮ１０のゲート、ソース、及びドレインは、それぞれ、第２ノードＮ２、グランド端子、及び抵抗素子１１の一端に接続されている。抵抗素子１１の他端は、出力端子ＯＵＴに接続されている。このような構成により、動作電流が抑えられる。   In the example shown in FIG. 7, the current source circuit 10 includes an NMOS transistor MN10 and a resistance element 11. The gate, source, and drain of the NMOS transistor MN10 are connected to the second node N2, the ground terminal, and one end of the resistance element 11, respectively. The other end of the resistance element 11 is connected to the output terminal OUT. With such a configuration, the operating current can be suppressed.

図８に示される例では、電流源回路１０は、ＮＭＯＳトランジスタＭＮ１０とＮＭＯＳトランジスタＭＮ１１を備えている。ＮＭＯＳトランジスタＭＮ１０のゲート、ソース、及びドレインは、それぞれ、第２ノードＮ２、グランド端子、及びノードＮ１０に接続されている。ＮＭＯＳトランジスタＭＮ１０のゲート、ソース、及びドレインは、それぞれ、出力端子ＯＵＴ、ノードＮ１０、及び出力端子ＯＵＴに接続されている。このような構成により、動作電流が一定に保たれる。   In the example shown in FIG. 8, the current source circuit 10 includes an NMOS transistor MN10 and an NMOS transistor MN11. The gate, source, and drain of the NMOS transistor MN10 are connected to the second node N2, the ground terminal, and the node N10, respectively. The gate, source, and drain of the NMOS transistor MN10 are connected to the output terminal OUT, the node N10, and the output terminal OUT, respectively. With such a configuration, the operating current is kept constant.

６．第６の実施の形態
既出の実施の形態では、電流源制御回路２０は、第１ノードＮ１と第２ノードＮ２との間に接続されたインバータを備えている。但し、電流源制御回路２０は、それに限られない。例えば、図９に示されるように、インバータの代わりにＮＯＲゲートが第１ノードＮ１と第２ノードＮ２との間に設けられていてもよい。 6). Sixth Embodiment In the foregoing embodiment, the current source control circuit 20 includes an inverter connected between the first node N1 and the second node N2. However, the current source control circuit 20 is not limited thereto. For example, as shown in FIG. 9, a NOR gate may be provided between the first node N1 and the second node N2 instead of the inverter.

より詳細には、そのＮＯＲゲートは、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２を備えている。ＰＭＯＳトランジスタＭＰ２１のゲート、ソース、及びドレインは、それぞれ、第１ノードＮ１、ノードＮ４、及び第２ノードＮ２に接続されている。ＮＭＯＳトランジスタＭＮ２１のゲート、ソース、及びドレインは、それぞれ、第１ノードＮ１、グランド端子、及び第２ノードＮ２に接続されている。ＰＭＯＳトランジスタＭＰ２２のゲート、ソース、及びドレインは、それぞれ、イネーブル端子、電源端子、及びノードＮ４に接続されている。ＮＭＯＳトランジスタＭＮ２２のゲート、ソース、及びドレインは、それぞれ、イネーブル端子、グランド端子、及び第２ノードＮ２に接続されている。   More specifically, the NOR gate includes PMOS transistors MP21 and MP22 and NMOS transistors MN21 and MN22. The gate, source, and drain of the PMOS transistor MP21 are connected to the first node N1, the node N4, and the second node N2, respectively. The gate, source, and drain of the NMOS transistor MN21 are connected to the first node N1, the ground terminal, and the second node N2, respectively. The gate, source, and drain of the PMOS transistor MP22 are connected to the enable terminal, the power supply terminal, and the node N4, respectively. The gate, source, and drain of the NMOS transistor MN22 are connected to the enable terminal, the ground terminal, and the second node N2, respectively.

イネーブル端子には、イネーブル信号ＥＮが入力される。イネーブル信号ＥＮをＨｉｇｈレベル（ディスエーブル）に設定することにより、入力端子ＩＮの電位にかかわらず、貫通電流の発生を防止することができる。   An enable signal EN is input to the enable terminal. By setting the enable signal EN to a high level (disabled), it is possible to prevent the occurrence of a through current regardless of the potential of the input terminal IN.

７．第７の実施の形態
図１０は、第７の実施の形態に係る入力回路１の構成を示す回路図である。既出の実施の形態における回路構成にいくつかのトランジスタを付加することにより、入力回路１にシュミット回路機能を持たせることができる。尚、既出の実施の形態中の出力端子ＯＵＴは、ノードＮ３０に置き換えられている。また、既出の実施の形態と重複する説明は適宜省略する。 7). Seventh Embodiment FIG. 10 is a circuit diagram showing a configuration of an input circuit 1 according to a seventh embodiment. By adding several transistors to the circuit configuration in the above-described embodiment, the input circuit 1 can have a Schmitt circuit function. Note that the output terminal OUT in the above-described embodiment is replaced with the node N30. In addition, descriptions overlapping with the above-described embodiments are omitted as appropriate.

図１０に示されるように、ノードＮ３０とノードＮ４０との間にインバータが接続されている。そのインバータは、ＰＭＯＳトランジスタＭＰ３０及びＮＭＯＳトランジスタＭＮ３０を備えている。ＰＭＯＳトランジスタＭＰ３０のゲート、ソース、及びドレインは、それぞれ、ノードＮ３０、電源端子、及びノードＮ４０に接続されている。ＮＭＯＳトランジスタＭＮ３０のゲート、ソース、及びドレインは、それぞれ、ノードＮ３０、グランド端子、及びノードＮ４０に接続されている。ノードＮ４０（第３ノード）には、ノードＮ３０（既出の実施の形態では出力端子ＯＵＴに相当）の電位の反転電位が現れる。   As shown in FIG. 10, an inverter is connected between node N30 and node N40. The inverter includes a PMOS transistor MP30 and an NMOS transistor MN30. The gate, source, and drain of the PMOS transistor MP30 are connected to the node N30, the power supply terminal, and the node N40, respectively. The gate, source, and drain of the NMOS transistor MN30 are connected to the node N30, the ground terminal, and the node N40, respectively. An inverted potential of the potential of the node N30 (corresponding to the output terminal OUT in the foregoing embodiment) appears at the node N40 (third node).

また、ノードＮ４０と出力端子ＯＵＴとの間にインバータが接続されている。そのインバータは、ＰＭＯＳトランジスタＭＰ４０及びＮＭＯＳトランジスタＭＮ４０を備えている。ＰＭＯＳトランジスタＭＰ４０のゲート、ソース、及びドレインは、それぞれ、ノードＮ４０、電源端子、及び出力端子ＯＵＴに接続されている。ＮＭＯＳトランジスタＭＮ４０のゲート、ソース、及びドレインは、それぞれ、ノードＮ４０、グランド端子、及び出力端子ＯＵＴに接続されている。   An inverter is connected between the node N40 and the output terminal OUT. The inverter includes a PMOS transistor MP40 and an NMOS transistor MN40. The gate, source, and drain of the PMOS transistor MP40 are connected to the node N40, the power supply terminal, and the output terminal OUT, respectively. The gate, source, and drain of the NMOS transistor MN40 are connected to the node N40, the ground terminal, and the output terminal OUT, respectively.

更に、ＰＭＯＳトランジスタＭＰ５０（第２ＰＭＯＳトランジスタ）及びＮＭＯＳトランジスタＭＮ５０（第４ＮＭＯＳトランジスタ）が設けられている。ＰＭＯＳトランジスタＭＰ５０のゲート、ソース、及びドレインは、それぞれ、ノードＮ４０、電源端子、及びノードＮ３０に接続されている。ＮＭＯＳトランジスタＭＮ５０のゲート、ソース、及びドレインは、それぞれ、ノードＮ４０、グランド端子、及びノードＮ３０に接続されている。   Further, a PMOS transistor MP50 (second PMOS transistor) and an NMOS transistor MN50 (fourth NMOS transistor) are provided. The gate, source, and drain of the PMOS transistor MP50 are connected to the node N40, the power supply terminal, and the node N30, respectively. The gate, source, and drain of the NMOS transistor MN50 are connected to the node N40, the ground terminal, and the node N30, respectively.

入力端子ＩＮの電位がグランド電位ＧＮＤから高電源電位ＶＣＣＨに遷移するとき、ノードＮ３０の電位はグランド電位ＧＮＤから低電源電位ＶＣＣＬに遷移する。ここで、入力端子ＩＮの電位がグランド電位ＧＮＤのとき、ノードＮ３０の電位はグランド電位ＧＮＤであり、ノードＮ４０の電位は低電源電位ＶＣＣＬである。この場合、ＰＭＯＳトランジスタＭＰ５０がＯＦＦし、ＮＭＯＳトランジスタＭＮ５０がＯＮする。これは、ノードＮ３０の電位の上昇を妨げるように機能する。従って、入力電位ＩＮの電位が上昇する際の入力回路１の論理反転電位を、高電位側に調整することができる。   When the potential of the input terminal IN transitions from the ground potential GND to the high power supply potential VCCH, the potential of the node N30 transitions from the ground potential GND to the low power supply potential VCCL. Here, when the potential of the input terminal IN is the ground potential GND, the potential of the node N30 is the ground potential GND, and the potential of the node N40 is the low power supply potential VCCL. In this case, the PMOS transistor MP50 is turned off and the NMOS transistor MN50 is turned on. This functions to prevent an increase in the potential of the node N30. Therefore, the logic inversion potential of the input circuit 1 when the potential of the input potential IN rises can be adjusted to the high potential side.

一方、入力端子ＩＮの電位が高電源電位ＶＣＣＨからグランド電位ＧＮＤに遷移するとき、ノードＮ３０の電位は低電源電位ＶＣＣＬからグランド電位ＧＮＤに遷移する。ここで、入力端子ＩＮの電位が高電源電位ＶＣＣＨのとき、ノードＮ３０の電位は低電源電位ＶＣＣＬであり、ノードＮ４０の電位はグランド電位ＧＮＤである。この場合、ＮＭＯＳトランジスタＭＮ５０がＯＦＦし、ＰＭＯＳトランジスタＭＰ５０がＯＮする。これは、ノードＮ３０の電位の下降を妨げるように機能する。従って、入力電位ＩＮの電位が下降する際の入力回路１の論理反転電位を、低電位側に調整することができる。   On the other hand, when the potential of the input terminal IN transitions from the high power supply potential VCCH to the ground potential GND, the potential of the node N30 transitions from the low power supply potential VCCL to the ground potential GND. Here, when the potential of the input terminal IN is the high power supply potential VCCH, the potential of the node N30 is the low power supply potential VCCL, and the potential of the node N40 is the ground potential GND. In this case, the NMOS transistor MN50 is turned off and the PMOS transistor MP50 is turned on. This functions to prevent the potential of the node N30 from dropping. Therefore, the logic inversion potential of the input circuit 1 when the potential of the input potential IN decreases can be adjusted to the low potential side.

このように、入力回路１にシュミット回路機能を持たせることができる。その結果、入力ノイズに対する耐性を強化することが可能となる。   Thus, the input circuit 1 can have a Schmitt circuit function. As a result, it is possible to enhance resistance to input noise.

８．第８の実施の形態
図１１は、既出の実施の形態に係る入力回路１を適用した半導体集積回路の構成を概略的に示すブロック図である。一例として、既出の実施の形態に係る入力回路１がソースシンクロナス（データ・クロック並送）システムに適用された場合を説明する。 8). Eighth Embodiment FIG. 11 is a block diagram schematically showing a configuration of a semiconductor integrated circuit to which the input circuit 1 according to the foregoing embodiment is applied. As an example, the case where the input circuit 1 according to the above-described embodiment is applied to a source synchronous (data clock parallel transmission) system will be described.

ソースシンクロナスシステムは、ＶＣＣＨ電源１０１、送信側ＬＳＩ１０２、受信側ＬＳＩ１０３、及び伝送線路１０４を備えている。伝送線路１０４は、送信側ＬＳＩ１０２と受信側ＬＳＩ１０３との間を接続している。送信側ＬＳＩ１０２には、ＶＣＣＨ電源から高電源電位ＶＣＣＨが供給される。   The source synchronous system includes a VCCH power supply 101, a transmission side LSI 102, a reception side LSI 103, and a transmission line 104. The transmission line 104 connects between the transmission side LSI 102 and the reception side LSI 103. The transmission-side LSI 102 is supplied with the high power supply potential VCCH from the VCCH power supply.

受信側ＬＳＩ１０３は、既出の実施の形態に係る入力回路１と受信回路１１０を備えている。既出の実施の形態に係る入力回路１（ＶＣＣＨインタフェース）を採用した結果、受信側ＬＳＩ１０３に対してＶＣＣＨ電源から高電源電位ＶＣＣＨを供給する必要がなくなる。これにより、電源プレーン削除及び消費電力削減の効果が得られる。また、入力回路１の論理反転閾値を調整することによって、ジッタを低減し、信号伝送エラーレートを改善することが可能となる。   The receiving-side LSI 103 includes the input circuit 1 and the receiving circuit 110 according to the above-described embodiment. As a result of employing the input circuit 1 (VCCH interface) according to the above-described embodiment, it is not necessary to supply the high power supply potential VCCH from the VCCH power supply to the reception-side LSI 103. Thereby, the effect of power supply plane deletion and power consumption reduction can be obtained. Further, by adjusting the logic inversion threshold of the input circuit 1, it is possible to reduce jitter and improve the signal transmission error rate.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

１ 入力回路
１０ 電流源回路
２０ 電流源制御回路
１０１ ＶＣＣＨ電源
１０２ 送信側ＬＳＩ
１０３ 受信側ＬＳＩ
１０４ 伝送線路
１１０ 受信回路
Ｎ１ 第１ノード
Ｎ２ 第２ノード
Ｎ３ 第３ノード
ＩＮ 入力端子
ＯＵＴ 出力端子 1 Input Circuit 10 Current Source Circuit 20 Current Source Control Circuit 101 VCCH Power Supply 102 Transmitting LSI
103 Receiver LSI
104 Transmission line 110 Receiving circuit N1 First node N2 Second node N3 Third node IN Input terminal OUT Output terminal

Claims (5)

グランド電位と第１電源電位との間で電位が変動する入力信号が入力される入力端子と、
前記グランド電位が印加されるグランド端子と、
前記第１電源電位より低い第２電源電位が印加される電源端子と、
ゲートが前記入力端子に接続され、ドレインが前記電源端子に接続され、ソースが出力端子に接続された第１ＮＭＯＳトランジスタと、
前記出力端子と前記グランド端子との間に設けられた電流源回路と、
前記入力端子に接続された第１ノードと、
前記第１ノードの電位が第１反転電位未満の場合に前記電流源回路をＯＮし、前記第１ノードの電位が前記第１反転電位以上の場合に前記電流源回路をＯＦＦする電流源制御回路と
を備える
入力回路。 An input terminal to which an input signal whose potential varies between the ground potential and the first power supply potential is input;
A ground terminal to which the ground potential is applied;
A power supply terminal to which a second power supply potential lower than the first power supply potential is applied;
A first NMOS transistor having a gate connected to the input terminal, a drain connected to the power supply terminal, and a source connected to the output terminal;
A current source circuit provided between the output terminal and the ground terminal;
A first node connected to the input terminal;
A current source control circuit that turns on the current source circuit when the potential of the first node is less than a first inversion potential, and turns off the current source circuit when the potential of the first node is greater than or equal to the first inversion potential. An input circuit comprising: 請求項１に記載の入力回路であって、
ゲートが前記電源端子に接続され、ドレインが前記入力端子に接続され、ソースが前記第１ノードに接続された第２ＮＭＯＳトランジスタ
を更に備える
入力回路。 The input circuit according to claim 1,
An input circuit further comprising: a second NMOS transistor having a gate connected to the power supply terminal, a drain connected to the input terminal, and a source connected to the first node. 請求項２に記載の入力回路であって、
ゲートが第２ノードに接続され、ドレインが前記第１ノードに接続され、ソースが前記電源端子に接続された第１ＰＭＯＳトランジスタ
を更に備え、
前記第１ノードの電位が前記第１反転電位未満の場合、前記電流源制御回路は、前記第２ノードと前記電源端子とを電気的に接続し、
前記第１ノードの電位が前記第１反転電位以上の場合、前記電流源制御回路は、前記第２ノードと前記グランド端子とを電気的に接続する
入力回路。 An input circuit according to claim 2,
A first PMOS transistor having a gate connected to the second node, a drain connected to the first node, and a source connected to the power supply terminal;
When the potential of the first node is less than the first inversion potential, the current source control circuit electrically connects the second node and the power supply terminal,
When the potential of the first node is equal to or higher than the first inversion potential, the current source control circuit electrically connects the second node and the ground terminal. 請求項３に記載の入力回路であって、
前記第１ＰＭＯＳトランジスタの前記ドレインと前記第１ノードとの間に介在し、ゲートが前記入力端子に接続された第３ＮＭＯＳトランジスタ
を更に備える
入力回路。 An input circuit according to claim 3,
An input circuit further comprising: a third NMOS transistor interposed between the drain of the first PMOS transistor and the first node and having a gate connected to the input terminal. 請求項１乃至４のいずれか一項に記載の入力回路であって、
前記出力端子の電位の反転電位が現れる第３ノードと、
ゲートが前記第３ノードに接続され、ドレインが前記出力端子に接続され、ソースが前記電源端子に接続された第２ＰＭＯＳトランジスタと、
ゲートが前記第３ノードに接続され、ドレインが前記出力端子に接続され、ソースが前記グランド端子に接続された第４ＭＯＳトランジスタと
を更に備える
入力回路。 An input circuit according to any one of claims 1 to 4,
A third node where an inverted potential of the output terminal appears,
A second PMOS transistor having a gate connected to the third node, a drain connected to the output terminal, and a source connected to the power supply terminal;
And a fourth MOS transistor having a gate connected to the third node, a drain connected to the output terminal, and a source connected to the ground terminal.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS548941A (en) * 1977-06-23 1979-01-23 Mitsubishi Electric Corp High threshold value circuit device using field effect transistor
JPH0923140A (en) * 1995-07-05 1997-01-21 Hitachi Ltd Mos device
JPH11251898A (en) * 1997-12-23 1999-09-17 Texas Instr Inc <Ti> Input buffer withstanding high voltage
JP2000091901A (en) * 1998-09-10 2000-03-31 Hitachi Ltd Output buffer circuit, two-way buffer and semiconductor integrated circuit
JP2003218688A (en) * 2002-01-18 2003-07-31 Kawasaki Microelectronics Kk Output buffer circuit and input/output buffer circuit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS548941A (en) * 1977-06-23 1979-01-23 Mitsubishi Electric Corp High threshold value circuit device using field effect transistor
JPH0923140A (en) * 1995-07-05 1997-01-21 Hitachi Ltd Mos device
JPH11251898A (en) * 1997-12-23 1999-09-17 Texas Instr Inc <Ti> Input buffer withstanding high voltage
JP2000091901A (en) * 1998-09-10 2000-03-31 Hitachi Ltd Output buffer circuit, two-way buffer and semiconductor integrated circuit
JP2003218688A (en) * 2002-01-18 2003-07-31 Kawasaki Microelectronics Kk Output buffer circuit and input/output buffer circuit

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