JP2014090187A - Semiconductor integrated circuit and pattern layout method thereof - Google Patents
Semiconductor integrated circuit and pattern layout method thereof Download PDFInfo
- Publication number
- JP2014090187A JP2014090187A JP2013254057A JP2013254057A JP2014090187A JP 2014090187 A JP2014090187 A JP 2014090187A JP 2013254057 A JP2013254057 A JP 2013254057A JP 2013254057 A JP2013254057 A JP 2013254057A JP 2014090187 A JP2014090187 A JP 2014090187A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- functional
- dummy pattern
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
Description
本発明は、機能性ダミーパターンを備えた半導体集積回路とそのパターンレイアウト方法に関し、特に、半導体素子、液晶表示素子、撮像素子(CCD:Charge - Coupled Device)や薄膜磁気ヘッドなどのマイクロデバイスの製造に適用可能な技術に関する。 The present invention relates to a semiconductor integrated circuit having a functional dummy pattern and a pattern layout method thereof, and in particular, manufacturing of a microdevice such as a semiconductor element, a liquid crystal display element, an image pickup element (CCD: Charge-Coupled Device) and a thin film magnetic head. It relates to technology that can be applied.
従来から、半導体集積回路(LSI)を製造する際には、フォトマスクのパターン像を、投影光学系を介して、フォトレジストが塗布されたウエハやガラスプレート等の基板上に投影する投影露光装置が使用されている。 Conventionally, when manufacturing a semiconductor integrated circuit (LSI), a projection exposure apparatus that projects a pattern image of a photomask onto a substrate such as a wafer or a glass plate coated with a photoresist via a projection optical system. Is used.
LSIには、多種類のパターンが配置されている。各種の機能モジュールのパターンは勿論の事ながら、それ以外にもマーク/スクライブTEGパターンやダミーパターン等のパターンが配置されており、それぞれ重要な役割を担っている。尚、TEG(Test Elementary Group)とは、トランジスタ構造や回路方式の検証、性能の把握などを目的に試作する要素回路のことである。 Many types of patterns are arranged in the LSI. In addition to various functional module patterns, other patterns such as a mark / scribe TEG pattern and a dummy pattern are arranged, and each plays an important role. The TEG (Test Elementary Group) is an element circuit that is prototyped for the purpose of verifying the transistor structure and circuit system, and grasping the performance.
ダミーパターンは、化学的機械的研磨(CMP)やドライエッチングプロセスにおいて、LSIチップやウエハのパターン占有率の均一性を向上させるために、LSIチップやウエハの内外の余ったスペースに配置されるものである。ダミーパターン7は、その占有率が所定の範囲内であればその役割は果たされるので、その形状や大きさは任意で良く、従って複雑な形状である必要はないので、図9の様に、いくつかの大きさの矩形パターンを用意し、RAMやアナログ等の各機能モジュール2の間の隙間やLSI製品の内外に配置されている。またダミーパターンは、LSIの機能や性能には影響しないが、その均一性向上の効果によりLSIの各機能モジュールや素子の特性のバラツキをなくすことができるので、現在ではLSI製造プロセスにおいて安定性や信頼性を確保する上で不可欠なパターンとなっている(特許文献1)。
Dummy patterns are placed in extra space inside and outside of LSI chips and wafers to improve uniformity of LSI chip and wafer pattern occupancy in chemical mechanical polishing (CMP) and dry etching processes. It is. Since the dummy pattern 7 plays its role as long as its occupation ratio is within a predetermined range, its shape and size may be arbitrary, and therefore it is not necessary to have a complicated shape, as shown in FIG. Rectangular patterns of several sizes are prepared and arranged in the gaps between the
従来のLSIの周縁には、ダイシング用のスクライブ領域が設けられている。このスクライブ領域には、サイドモニタ、アライメントマークおよび解像力チャート等のスクライブTEGパターンが配置されており、それらのTEGパターンにより、LSIを製造する際の仕上がり具合をモニタしている。それらのTEGパターンは、従来ではLSIの機能や性能には影響しないが、製造装置が正常に稼動しているか否かを管理し、もし異常が発生した場合は、それらのTEGパターンを即座に検査して、他のLSIへの被害の拡大を防止するために、または可能なら救済ややり直しをするために、現在のLSI製造プロセスにおいて不可欠なパターンとなっている。 A scribe area for dicing is provided at the periphery of the conventional LSI. Scribe TEG patterns such as side monitors, alignment marks, and resolution charts are arranged in the scribe area, and the finished condition when the LSI is manufactured is monitored by these TEG patterns. These TEG patterns do not affect the function and performance of the LSI in the past, but manage whether the manufacturing equipment is operating normally. If an abnormality occurs, the TEG patterns are inspected immediately. In order to prevent the spread of damage to other LSIs, or to relieve or redo if possible, this pattern is indispensable in the current LSI manufacturing process.
スクライブTEGパターンは、モニタすべき項目が少なくスクライブ領域分の面積があれば十分配置可能であった世代では、大きな問題にはならなかった。しかし、最近のLSIでは、1チップにメモリ、ロジック、アナログおよびセンサ等の多種類の機能モジュールが形成されるので、使用されるトランジスタ、ダイオード、抵抗、容量およびインダクタ等の素子の種類が飛躍的に増加しており、それに連れて、スクライブTEGパターンによりモニタすべき項目も増加している。 The scribe TEG pattern was not a big problem in the generation where there were few items to be monitored and the scribe TEG pattern could be sufficiently arranged if there was an area for the scribe region. However, in recent LSIs, since various types of functional modules such as memory, logic, analog, and sensor are formed on one chip, the types of elements such as transistors, diodes, resistors, capacitors, and inductors used are dramatically increased. Accordingly, the items to be monitored by the scribe TEG pattern are also increasing.
当然、多くの項目をモニタするためには、多くのスクライブTEGパターンが必要であるが、最近では、スクライブ領域だけでは、それら全てのスクライブTEGパターンを配置する事ができなくなってきている。 Of course, in order to monitor many items, many scribe TEG patterns are required, but recently, it is not possible to arrange all the scribe TEG patterns only in the scribe area.
そのため、モニタすべき項目を削減したり、スクライブ領域の幅を広げるなどの措置を取る必要があるが、その場合、下記1−3の様な問題点が発生する。1.モニタすべき項目を削減すれば、プロセス管理が不十分となり、プロセス装置の異常検出がおろそかになる。2.スクライブ領域の幅を広げると、製品として利用できる面積が減るので、ウエハ1枚から取れる製品の数が減り、製品の製造コストが上昇する。3.スクライブTEGパターンをスクライブ領域に配置する場合、そのスクライブTEGパターンの位置(モニタ位置)がモニタ対象の素子の位置から離れた位置となるので、モニタ結果に必ず誤差が含まれる。 For this reason, it is necessary to take measures such as reducing items to be monitored or expanding the width of the scribe area. In this case, the following problems 1-3 occur. 1. If the number of items to be monitored is reduced, process management becomes inadequate and process device abnormality detection is neglected. 2. When the width of the scribe region is increased, the area that can be used as a product is reduced, so that the number of products that can be taken from one wafer is reduced, and the manufacturing cost of the product is increased. 3. When the scribe TEG pattern is arranged in the scribe area, the position of the scribe TEG pattern (monitor position) is a position away from the position of the element to be monitored, and therefore an error is always included in the monitor result.
また、LSIに搭載される機能モジュールのなかには、電磁ノイズや電気ノイズの影響を受け易いものあるので、その様な機能モジュールには、電磁ノイズ遮断回路や電気ノイズ遮断回路を備えさせる必要がある。しかし、機能モジュール自身に、電磁ノイズ遮断回路や電気ノイズ遮断回路を備えさせると、機能モジュールが大型化し、チップ内でのスペース確保が困難になるので、電磁ノイズ遮断対策や電気ノイズ遮断対策が行われていなかった。 In addition, some functional modules mounted on an LSI are easily affected by electromagnetic noise and electrical noise. Therefore, it is necessary to provide such a functional module with an electromagnetic noise cutoff circuit and an electrical noise cutoff circuit. However, if the functional module itself is equipped with an electromagnetic noise cutoff circuit or an electrical noise cutoff circuit, the functional module will become larger and it will be difficult to secure space in the chip. It wasn't.
本発明は、このような状況に鑑みてなされたもので、第1に、ダミーパターンを利用することで、モニタ項目を削減することなく、且つスクライブ領域の幅を広げることなく、且つモニタ結果に誤差が含まれる事を防止して、TEGパターンを形成できる半導体集積回路とそのレイアウト設計方法を提供することを目的とする。 The present invention has been made in view of such a situation. First, by using a dummy pattern, it is possible to reduce the number of monitor items without increasing the width of the scribe area, and to obtain a monitor result. An object of the present invention is to provide a semiconductor integrated circuit capable of forming a TEG pattern while preventing errors from being included, and a layout design method thereof.
そして第2に、ダミーパターンを利用することで、電磁ノイズ遮断や電気ノイズ遮断のためのスペースを新たに確保することなく、機能モジュールに対する電磁ノイズ遮断対策や電気ノイズ遮断対策が行える半導体集積回路とそのレイアウト設計方法を提供することを目的とする。 Secondly, by using a dummy pattern, a semiconductor integrated circuit capable of taking electromagnetic noise blocking measures and electric noise blocking measures for functional modules without newly securing a space for blocking electromagnetic noise and electric noise. An object is to provide a layout design method.
上記課題を解決する為に、本発明の第1の形態は、チップ内に形成された複数の機能モジュールと、チップ内の所定の機能モジュールの周辺の空き領域に形成され、収差モニタ機能を有する機能性ダミーパターンとを備え、前記機能性ダミーパターンは、平面視で帯状のメタル部と帯状の絶縁膜部とがそれぞれ周期的に繰り返されて形成されるものである。 In order to solve the above-described problem, the first embodiment of the present invention has a plurality of functional modules formed in a chip and an empty area around a predetermined functional module in the chip and has an aberration monitoring function. The functional dummy pattern is formed by periodically repeating a band-shaped metal part and a band-shaped insulating film part in plan view.
以上の様に構成された半導体集積回路によれば、チップ内の所定の機能モジュールの周辺の空き領域に、収差モニタ機能を有する機能性ダミーパターンが形成されるので、ダミーパターンを利用することで、収差モニタのモニタ項目を削減することなく、且つスクライブ領域の幅を広げることなく、収差モニタ用のTEGパターンを形成できる。また機能性ダミーパターンは、チップ内の所定の機能モジュールの周辺の空き領域に形成されるので、モニタ対象の機能モジュールの周辺(即ち直ぐ隣り)に配置でき、モニタ結果に従来の様な誤差が含まれる事を防止できる。 According to the semiconductor integrated circuit configured as described above, the functional dummy pattern having the aberration monitoring function is formed in the empty area around the predetermined functional module in the chip. A TEG pattern for monitoring an aberration can be formed without reducing monitor items for the aberration monitor and without increasing the width of the scribe area. In addition, since the functional dummy pattern is formed in an empty area around a predetermined functional module in the chip, it can be arranged around the functional module to be monitored (that is, immediately adjacent), and the monitor result has an error as in the conventional case. It can be prevented from being included.
実施の形態1.
図1は、この実施の形態に係る半導体集積回路のフロアプランの一例を示している。同図の様に、この実施の形態に係る半導体集積回路10は、チップ状に形成され、そのチップ1にはメモリ(RAM,ROM)、アナログ、ロジック、I/O等の複数の機能モジュール2が形成されており、それら機能モジュール2を囲む様に、チップ周縁に、スクライブTEGパターンが形成されるスクライブ領域4が形成されている。
FIG. 1 shows an example of a floor plan of a semiconductor integrated circuit according to this embodiment. As shown in the figure, the semiconductor integrated
各機能モジュール2間には、空き領域3が発生している。この空き領域3は、各機能モジュール2間で、信号をやり取りする上でまたは信号の干渉を防止する上で必要な領域ではあるが、一般的には、可能な限り小さくなるように調整されている。しかしこの空き領域3は、完全に無くすことはできないので、ある程度は発生するものである。
An
この空き領域3には、特殊な機能を有する機能性ダミーパターン5が形成されている。これにより、チップ1のパターン占有率(機能モジュール2と機能性ダミーパターン5とを合わせたパターン占有率)の均一性が向上される。尚、この空き領域3は、機能性ダミーパターン5を形成することよりも、チップ1のサイズ縮小を優先して最適化する方が好ましい。
In this
ここでは、機能性ダミーパターン5は、収差モニタ機能を有する機能性ダミーパターンとして形成されている。より詳細には、この機能性ダミーパターン5は、図4の様に、帯状のメタル部(暗部)Bと帯状の絶縁膜部(明部)Lとがそれぞれ同幅で周期的に繰り返されて形成される。
Here, the
図4では、この機能性ダミーパターン5は、収差モニタ対象の機能モジュール(例えばSRAMモジュール)2の周辺の空き領域3に形成されており、周期方向が横方向(収差モニタ対象の機能モジュール2との対向方向(y方向)に直交する方向(x方向))で且つ周期ピッチPが相対的に大、中、小と変化された機能性ダミーパターン5a,5b、5cと、周期方向が縦方向(収差モニタ対象の機能モジュール2との対向方向(y方向)に平行な方向)で且つ周期ピッチPが相対的に大、中、小と変化された機能性ダミーパターン5d,5e、5fとが図示される。
In FIG. 4, this
尚、各機能性ダミーパターン5a−5fを、それぞれ1つの機能性ダミーパターン5として扱ってもよく、またはそれら各機能性ダミーパターン5a−5f(一般には周期方向や周期ピッチを変えた複数の機能性ダミーパターン)をまとめて1つの機能性ダミーパターン5として扱ってもよい。
Each functional dummy pattern 5a-5f may be treated as one
収差には、非点収差やコマ収差のように横方向と縦方向とで収差の挙動が異なるケースもあるので、上記の様に周期方向が横方向や縦方向の機能性ダミーパターン5が必要である。
As for aberrations, there are cases where the behavior of aberrations differs in the horizontal and vertical directions, such as astigmatism and coma, so the
このような機能性ダミーパターン5は、例えば、SRAMのようにフリップフロップや差動素子等のレイアウトの対称性を利用した機能モジュール(即ちレンズ収差が問題となる機能モジュール)2の周辺の空き領域3に形成される。その際、この機能性ダミーパターン5は、そのマスクパターンを半導体集積回路10用のマスクの空き領域に共存させることで、当該機能モジュール2の周辺(即ち直ぐ隣り)に形成される。
Such a
この様に、チップ1内の空き領域3に機能性ダミーパターン5を形成することで、半導体集積回路10の不良と光学系の収差との因果関係の有無を直接的に調べることができる。例えば、パターンの対称性が必要なSRAMの回路やメモリセルをコマ収差や非点収差が残っている光学系で転写すると、パターンの仕上がりが非対称となり、フリップフロップを利用した回路動作が不安定になるが、SRAMの直ぐ隣りに機能性ダミーパターン5があれば、両者の因果関係を直ちに定量化でき、対策を打つことができる。同時に、機能性ダミーパターン5によりチップ1内のパターン占有率の調整も行える。
In this way, by forming the
以上の様に構成された半導体集積回路10によれば、チップ1内の所定の機能モジュール2の周辺の空き領域3に、収差モニタ機能を有する機能性ダミーパターン5が形成されるので、ダミーパターンを利用することで、収差モニタのモニタ項目を削減することなく、且つスクライブ領域の幅を広げることなく、収差モニタ用のTEGパターンを形成できる。
According to the semiconductor integrated
また機能性ダミーパターン5は、チップ1内の所定の機能モジュール2の周辺の空き領域3に形成されるので、モニタ対象の機能モジュールの周辺に配置でき、モニタ結果に従来の様な誤差が含まれる事を防止できる。
Further, since the
また機能性ダミーパターン5は、平面視で帯状のメタル部Bと帯状の絶縁膜部Lとがそれぞれ周期的に繰り返されて形成されるので、ダミーパターンとして機能させつつ、収差モニタの機能を持たせる事ができる。
Further, since the
実施の形態2.
この実施の形態に係る半導体集積回路10は、実施の形態1において、収差モニタ機能を有する機能性ダミーパターン5の代わりに、電気ノイズ遮断機能を有する機能性ダミーパターン5Bを用いたものである。以下、実施の形態1と異なる点を中心に説明する。
The semiconductor integrated
この実施の形態の機能性ダミーパターン5Bは、図5の様に、第1の周期パターン5Baと、第2の周期パターン5Bbとから構成されている。第1および第2の周期パターン5Ba,5Bbは共に、帯状のメタル部(暗部)Bと帯状の絶縁膜部(明部)Lとがそれぞれ同幅(幅比1対1)で周期的に繰り返されて形成されている。第2の周期パターン5Bbの周期ピッチP2は、第1の周期パターン5Baの周期ピッチP1と異なる周期ピッチに設定されている(即ち、第2の周期パターン5Bbの空間周波数ν2は、第1の周期パターン5Baの空間周波数ν1と異なる空間周波数に設定されている)。第1および第2の周期パターン5Ba,5Bbは、共にその周期方向が電気ノイズ遮断対象の機能モジュール(例えばアナログモジュール)2との対向方向(x方向)に一致され、且つ互いに当該機能モジュール2との対向方向に沿って並列配置されている。
The
第1および第2の周期パターン5Ba,5Bbはそれぞれ、その周期方向に対しては、その空間周波数ν1,ν2(ν1≠ν2)に一致する周波数の電気ノイズのみを通過させる特性を持っている。この機能性ダミーパターン5Bは、その様な周期パターン5Ba,5Bbを図5の様に電気ノイズ遮断対象の機能モジュール2との対向方向に沿って並列配置することで、電気ノイズ遮断対象の機能モジュール2に伝搬する電気ノイズを完全に遮断する様になっている。尚、フーリエ変換の定義より、メタル部Bと絶縁膜部Lとが幅比1対1の周期パターンの場合、高次高調波としては、奇数次のものしか発生しない。
Each of the first and second periodic patterns 5Ba and 5Bb has a characteristic of passing only electrical noise having a frequency matching the spatial frequencies ν1 and ν2 (ν1 ≠ ν2) in the periodic direction. This
この機能性ダミーパターン5Bは、例えば、メモリやアナログや高周波素子の周辺の空き領域3に形成される。ここでは、この機能性ダミーパターン5Bは、そのマスクパターンを半導体集積回路10用のマスクの空き領域に共存させることで、電気ノイズ遮断対象の機能モジュール2の直ぐ隣りに形成される。
The
この実施の形態では、例えば、宇宙線(α線や中性子線)による電気パルスノイズに伴うソフトエラーが発生した場合を想定する。一般に電気パルスノイズは、フーリエ周波数分解すると、あらゆる周波数成分を含む白色状態である。そのため、電気パルスノイズには、或る周期的ダミーパターンの空間周波数ν1と一致するノイズ成分は必ず存在する。そして、そのν1のノイズ成分は、その周期的ダミーパターンについては、遮断されることなく通過する。これは、アナログや高周波素子にとっては致命的なエラーを招く。 In this embodiment, for example, a case is assumed in which a soft error accompanying electric pulse noise due to cosmic rays (α rays or neutron rays) occurs. Generally, electric pulse noise is a white state including all frequency components when Fourier frequency decomposition is performed. Therefore, the electric pulse noise always has a noise component that matches the spatial frequency ν1 of a certain periodic dummy pattern. The noise component of ν1 passes through the periodic dummy pattern without being blocked. This causes a fatal error for analog and high frequency devices.
しかし、ν1のノイズ成分とは異なる空間周波数ν2を持つ別の周期的ダミーパターンが、空間周波数ν1を持つ周期的ダミーパターンの近くに存在すれば、空間周波数ν1を持つ周期的ダミーパターンを通過したν1のノイズ成分は、空間周波数ν2を持つ周期的ダミーパターンは通過できずに遮断される。逆に、ν2のノイズ成分は、空間周波数ν1を持つ周期的ダミーパターンを通過できずに遮断される。そのため、電気パルスノイズが白色ノイズであっても、ν1であると同時にν2であるというノイズ成分は存在しないので、この実施の形態の様に、第1および第2の周期パターン5Ba,5Bbを並列配置すれば、完全に遮断できる。さらに、第1および第2の周期パターン5Ba,5Bbとして、高調波が奇数次しか発生しない幅比(メタル部Bと絶縁膜部Lの幅比)1対1の周期パターンを選択しておけば、高調波同士が一致する可能性が少なくなる。この実施の形態の様に、ノイズの伝播経路上に2種類以上の幅比1対1の周期パターン5Ba,5Bbを配置すれば、アナログや高周波素子において、ソフトエラーの伝播阻止や高周波ノイズの遮断ができ、且つパターン占有率の調整も行える。 However, if another periodic dummy pattern having a spatial frequency ν2 different from the noise component of ν1 is present near the periodic dummy pattern having the spatial frequency ν1, the periodic dummy pattern having the spatial frequency ν1 is passed. The noise component ν1 is blocked without passing through the periodic dummy pattern having the spatial frequency ν2. On the contrary, the noise component of ν2 is blocked without passing through the periodic dummy pattern having the spatial frequency ν1. Therefore, even if the electric pulse noise is white noise, there is no noise component that is ν1 and ν2 at the same time, and therefore the first and second periodic patterns 5Ba and 5Bb are arranged in parallel as in this embodiment. If placed, it can be completely blocked. Further, as the first and second periodic patterns 5Ba and 5Bb, if a one-to-one periodic pattern with a width ratio (width ratio between the metal part B and the insulating film part L) in which harmonics are generated only in odd order is selected. , The possibility that harmonics match each other is reduced. If two or more types of periodic patterns 5Ba and 5Bb having a width ratio of 1: 1 are arranged on the noise propagation path as in this embodiment, soft error propagation prevention and high-frequency noise interruption are achieved in analog and high-frequency elements. The pattern occupancy can be adjusted.
尚、ソフトエラーとは、電子機器中のメモリチップなどが何らかの原因で誤動作する現象のことである。回路に致命的なダメージを与える「ハードエラー」と違って一時的なものであり、すぐに故障の原因となるわけではない。ソフトエラーにはいくつかの原因が考えられているが、地上まで到達する二次宇宙線が大きな原因と考えられている。地上まで到達する宇宙線のうち、電荷を持つα線などはメモリセルに衝突した際にメモリセルに蓄えられた電荷量の値を乱してしまうためにメモリエラーの原因となる。また、電荷を持たない中性子線などはメモリのシリコン基板に衝突した際に基板原子を破壊し、その際のエネルギーにより発生したイオンに由来してメモリエラーの原因となる。 A soft error is a phenomenon in which a memory chip or the like in an electronic device malfunctions for some reason. Unlike a "hard error" that causes fatal damage to the circuit, it is temporary and does not cause immediate failure. There are several possible causes for soft errors, but secondary cosmic rays reaching the ground are thought to be the major cause. Among the cosmic rays that reach the ground, α-rays with electric charges, etc., cause a memory error because they disturb the value of the amount of electric charge stored in the memory cells when they collide with the memory cells. In addition, neutron beams or the like having no electric charge destroy the substrate atoms when colliding with the silicon substrate of the memory, and cause memory errors due to the ions generated by the energy at that time.
以上の様に構成された半導体集積回路10によれば、チップ1内の所定の機能モジュール2の周辺の空き領域3に、電気ノイズ遮断機能を有する機能性ダミーパターン5Bが形成されるので、ダミーパターンを利用することで、電気ノイズ遮断のためのスペースを新たに確保することなく、機能モジュール2に対する電気ノイズ遮断対策が行える。
According to the semiconductor integrated
また機能性ダミーパターン5Bは、第1および第2の周期パターン5Ba,5Bbを有し、第1および第2の周期パターン5Ba,5Bbは共に、平面視で帯状のメタル部Bと帯状の絶縁膜部Lとがそれぞれ同幅で周期的に繰り返されて形成され、第2の周期パターン5Bbの周期ピッチP2は、第1の周期パターン5Baの周期ピッチP1と異なる周期ピッチに設定され、第1および第2の周期パターン5Ba,5Bbは、それぞれその周期方向が電磁ノイズ遮断対象の機能モジュール2との対向方向に一致され、且つ互いに電磁ノイズ遮断対象の機能モジュール2との対向方向に沿って並列配置されるので、ダミーパターンとして機能させつつ、電気ノイズ遮断の機能を持たせる事ができる。
The
実施の形態3.
この実施の形態に係る半導体集積回路10は、実施の形態1において、収差モニタ機能を有する機能性ダミーパターン5の代わりに、磁気ノイズ遮断機能を有する機能性ダミーパターン5Cを用いたものである。以下、実施の形態1と異なる点を中心に説明する。
The semiconductor integrated
この実施の形態の機能性ダミーパターン5Cは、図6の様に、1つまたは複数の平面視環状のメタル部Bからなる環状パターンにより構成される。尚、メタル部B以外の部分Lは、絶縁膜により形成されている。図6では、機能性ダミーパターン5Cの一例として、1つの平面視正方形環状のメタル部Bにより構成された機能性ダミーパターン5Caと、同心状の2つの平面視正方形環状のメタル部Bから構成されたダミーパターン5Cbと、1つの平面視長方形環状のメタル部Bから構成されたダミーパターン5Ccとが図示されている。
As shown in FIG. 6, the
この機能性ダミーパターン5Cは、磁気パルスノイズCがリング部Rを通過すると、その際にメタル部Bに生じるファラデーの電磁誘導効果により、その電磁パルスノイズCを遮断する様になっている。
When the magnetic pulse noise C passes through the ring portion R, the
尚、ファラデーの電磁誘導(Electromagnetic induction)とは、磁束が変動する環境下に存在する導体に電位差(電圧)が生じる現象である。また、レンツの法則により、回路に発生する起電力は、起電力によって回路を流れる電流が起こす磁束が、与えられた磁束変化に逆らうような方向で発生することが知られている。 Note that Faraday's electromagnetic induction is a phenomenon in which a potential difference (voltage) occurs in a conductor that exists in an environment in which magnetic flux fluctuates. Further, according to Lenz's law, it is known that an electromotive force generated in a circuit is generated in such a direction that a magnetic flux generated by a current flowing through the circuit due to the electromotive force opposes a given magnetic flux change.
この機能性ダミーパターン5Cは、例えば、半導体集積回路10が磁気センサモジュールを備える場合において、その磁気センサモジュール以外の機能モジュール2の周辺の空き領域3に形成される。磁気センサモジュールの周辺の空き領域3には、その磁気センサモジュールの磁気検出を妨げない様に、磁気ノイズ遮断機能を持たないダミーパターンが形成される。
For example, when the semiconductor integrated
尚、磁気センサには主に3種類ある。MR(magneto-resistive)素子、MI(magneto-impedance)素子、ホール素子である。MR素子は、例えば外部磁界の強度変化とともに抵抗値が変わるパーマロイ(NiFe)など金属軟磁性体のMR効果を利用するものである。MI素子は、外部磁界が変動したときにインピーダンスが変わるアモルファス・ワイヤのMI効果を利用するものである。その際、ワイヤにはパルス電流を流しておく。ホール素子は、半導体のホール効果によって生じた電位差を検出することで、外部磁界の変化を測定するものである。 There are mainly three types of magnetic sensors. MR (magneto-resistive) elements, MI (magneto-impedance) elements, and Hall elements. The MR element utilizes the MR effect of a soft metal magnetic material such as permalloy (NiFe) whose resistance value changes with an external magnetic field strength change, for example. The MI element utilizes the MI effect of an amorphous wire whose impedance changes when the external magnetic field changes. At that time, a pulse current is allowed to flow through the wire. The Hall element measures a change in an external magnetic field by detecting a potential difference generated by the Hall effect of a semiconductor.
以上の様に構成された半導体集積回路10によれば、チップ1内の所定の機能モジュール2の周辺の空き領域3に、磁気ノイズ遮断機能を有する機能性ダミーパターン5Cが形成されるので、ダミーパターンを利用することで、磁気ノイズ遮断のためのスペースを新たに確保することなく、機能モジュール2に対する磁気ノイズ遮断対策が行える。
According to the semiconductor integrated
また機能性ダミーパターン5Cは、1つまたは複数の平面視環状のメタル部Bからなる環状パターンにより構成されるので、ダミーパターンとして機能させつつ、磁気ノイズ遮断の機能を持たせる事ができる。
Moreover, since the
実施の形態4.
この実施の形態に係る半導体集積回路10は、実施の形態1において、収差モニタ機能を有する機能性ダミーパターン5の代わりに、アライメント測定機能を有する機能性ダミーパターン5Dを用いたものである。以下、実施の形態1と異なる点を中心に説明する。
Embodiment 4 FIG.
The semiconductor integrated
この実施の形態のダミーパターン5Dは、図7の様に、チップ1内の空き領域3に形成された主尺パターン5mおよび副尺パターン5nとから構成される。
As shown in FIG. 7, the dummy pattern 5D of this embodiment is composed of a
主尺パターン5mおよび副尺パターン5nは共に、平面視で帯状のメタル部(暗部)Bと帯状の絶縁膜部(明部)Lとがそれぞれ例えば同幅で周期的に繰り返されて形成されている。副尺パターン5nの周期ピッチP4は、主尺パターン5mの周期ピッチP3と異なる周期ピッチに設定されている。主尺パターン5mおよび副尺パターン5nは、平面視で、互いにその周期方向の直交方向に隣り合って形成されている。図7では、周期方向がアライメント測定対象の機能モジュール(例えばSRAMモジュール)2との対向方向に直交する方向(y方向)に向けられた機能性ダミーパターン5Daと、周期方向がアライメント測定対象の機能モジュール2との対向方向(x方向)に向けられた機能性ダミーパターン5Dbとが図示される。
Both the
この機能性ダミーパターン5Dは、その主尺パターン5mのマスクパターンをアライメント測定対象の機能モジュール2の形成用の各マスクのうちの一のマスク上の空き領域3に共存させ、他方、その副尺パターン5nのマスクパターンを前記アライメント測定対象の機能モジュール2の形成用のマスクのうちの別の一のマスク上の空き領域3に共存させることで、そのアライメント測定対象の機能モジュール2と一緒に形成される。そして機能性ダミーパターン5Dの形成後、主尺パターン5mと副尺パターン5nとの周期方向のズレ幅を測定することで、主尺パターン5mと同じマスクで形成された当該機能モジュール2の部位と、副尺パターン5nと同じマスクで形成された当該機能モジュール2の別の部位との間のアライメントを適切に測定できる。
This functional dummy pattern 5D allows the mask pattern of the
この機能性ダミーパターン5Dは、例えば、重ねあわせ精度が問題となる機能モジュール2の周辺の空き領域3に形成される。例えば、ビアとメタル配線とのアライメントを測定する場合は、例えば、ビアの形成用のマスクの空き領域3に主尺パターン5mのマスクパターンを共存させ、他方、メタル配線の形成用のマスクの空き領域3に副尺パターン5nのマスクパターンを共存させて、ビアおよびメタル配線と一緒に主尺パターン5mおよび副尺パターン5nを形成する。そして、主尺パターン5mと副尺パターン5nとの周期方向のズレ幅を測定することで、ビアとメタル配線とのアライメントを測定する。
The functional dummy pattern 5D is formed, for example, in the
この機能性ダミーパターン5Dでは、上記の様に、主尺パターン5mのマスクパターンと副尺パターン5nのマスクパターンを異なるマスクに共存させる必要があるので、この機能性ダミーパターン5Dを形成するには、半導体集積回路10の形成用の各マスクのうち、2つ以上のマスクにおいて、同じ箇所に空き領域3が存在している必要がある。
In this functional dummy pattern 5D, as described above, the mask pattern of the
この様に、チップ1内の空き領域3に機能性ダミーパターン5Dを形成することで、半導体集積回路10の不良とアライメントエラーとの因果関係の有無を直接的に調べることができる。例えば、特に高精度な重ね合わせが要求されるビアと多層配線との形成工程の転写時にアライメントエラーが発生すると、回路動作が不安定になるが、それらビアと多重配線との周辺に機能性ダミーパターン5Dがあれば、両者の因果関係を直ちに定量化でき、対策を打つことができる。同時に、機能性ダミーパターン5Dによりチップ1内のパターン占有率の調整も行える。
In this manner, by forming the functional dummy pattern 5D in the
以上の様に構成された半導体集積回路10によれば、チップ1内の空き領域3に、アライメント測定機能を有する機能性ダミーパターン5Dが形成されるので、ダミーパターンを利用することで、アライメント測定のモニタ項目を削減することなく、且つスクライブ領域の幅を広げることなく、アライメント測定用のTEGパターンを形成できる。
According to the semiconductor integrated
また機能性ダミーパターン5Dは、チップ1内の所定の機能モジュール2の周辺の空き領域3に形成されるので、アライメント測定対象の機能モジュール2の周辺に配置でき、モニタ結果に従来の様な誤差が含まれる事を防止できる。
Further, since the functional dummy pattern 5D is formed in the
また機能性ダミーパターン5Dは、主尺パターン5mと副尺パターン5nとを有し、主尺パターン5mおよび副尺パターン5nは共に、平面視で帯状のメタル部Bと帯状の絶縁膜部Lとがそれぞれ同幅で周期的に繰り返されて形成され、副尺パターン5nの周期ピッチP4は、主尺パターン5mの周期ピッチP3と異なる周期ピッチに設定され、主尺パターン5mおよび副尺パターン5nは、平面視で、互いにその周期方向の直交方向に隣り合って配置されるので、ダミーパターンとして機能させつつ、アライメント測定機能を持たせる事ができる。
The functional dummy pattern 5D has a
尚、この実施の形態では、主尺パターン5mおよび副尺パターン5nを、帯状のメタル部Bと帯状の絶縁膜部Lとを周期的に繰り返したパターンで構成したが、その代わりに、重ね合わせ検査用のメタル製のバーニヤパターンやメタル製の矩形パターンで構成してもよい。
In this embodiment, the
尚、バーニヤ(副尺、バーニア、バーニヤスケール、Vernier Scale)とは、ノギス等に付随し、最小目盛以下の数値を読取る補助をするものである。多くの場合、主尺(メインスケール)の9/10あるいは19/20の間隔で目盛が振られており、測定点にバーニヤの0点を合せて主尺の目盛とバーニヤの目盛が一致した場所を読取ることによって1/10あるいは1/20の単位を測定することができる。 Vernier (vernier scale, vernier scale, Vernier Scale) is attached to calipers and the like and assists in reading numerical values below the minimum scale. In many cases, the scale is set at intervals of 9/10 or 19/20 of the main scale (main scale), and the zero point of the vernier is aligned with the measurement point, and the scale of the main scale and the vernier scale coincide. Can be measured in units of 1/10 or 1/20.
実施の形態5.
この実施の形態に係る半導体集積回路10は、実施の形態1において、収差モニタ機能を有する機能性ダミーパターン5の代わりに、タイミング測定機能を有する機能性ダミーパターン5Eを用いたものである。以下、実施の形態1と異なる点を中心に説明する。
The semiconductor integrated
この実施の形態の機能性ダミーパターン5Eは、図8の様に、インバータ5pが奇数段従属接続されて入出力間がループ状に接続されてなるリングオシレータにより構成される。
As shown in FIG. 8, the
尚、リングオシレータとは、例えば、インバータを奇数段従属接続して入出力間をループ状に接続すると、もとの入力論理値を反転した論理値が入力に戻り、入力が反転される。このようにインバータの奇数段従属接続ループ回路では、入力の反転が際限なく繰り返されるため、リングオシレータ(リング発振器)と呼ばれる。リングオシレータの発振周期は、論理値がループを一周する時間と考えられるため、インバータの平均遅延時間がtdであるとすると、N段のリングオシレータの発振周期はT=2・td・Nで与えられる。発振周期を測定すれば、インバータの平均遅延時間を求めることができるため、製造プロセスの評価に用いることができる。 In the ring oscillator, for example, when an odd number of inverters are connected in cascade and input and output are connected in a loop, a logical value obtained by inverting the original input logical value is returned to the input, and the input is inverted. In this way, in the odd-numbered cascade connection loop circuit of the inverter, the inversion of the input is repeated indefinitely, so it is called a ring oscillator (ring oscillator). Since the oscillation period of the ring oscillator is considered to be the time for which the logical value goes around the loop, if the average delay time of the inverter is td, the oscillation period of the N-stage ring oscillator is given by T = 2 · td · N It is done. If the oscillation period is measured, the average delay time of the inverter can be obtained, so that it can be used for evaluation of the manufacturing process.
この機能性ダミーパターン5Eは、チップ1内の空き領域3の複数箇所(例えば、アナログモジュールに囲まれた空き領域3aやROM/RAMに囲まれた空き領域3b)に形成される。尚、各箇所には、同一の機能性ダミーパターン5Eが形成される。この機能性ダミーパターン5Eは、そのマスクパターンを半導体集積回路10の形成用のマスク上の空き領域3に共存させることで、チップ1内の空き領域3に形成される。
The
尚、リングオシレータは、1つのマスクだけでは形成できないので、この機能性ダミーパターン5Eのマスクパターンを半導体集積回路10の形成用のマスク上の空き領域3に共存させるには、そのマスクのうちの多層配線の形成用のマスク以外の全マスクにおいて、同じ箇所に空き領域3が存在している必要がある。
Since the ring oscillator cannot be formed with only one mask, in order for the mask pattern of this
この様に、機能性ダミーパターン5Eをチップ1内の空き領域3の複数箇所に形成することで、チップ1内の各箇所と信号伝播能力との因果関係の有無を直接的に調べることができる。例えば、一般的にパターン密度の低いアナログモジュールに囲まれた空き領域3aとパターン密度の高いROM/RAMに囲まれた空き領域3bとでは、CMPプロセスやドライエッチングプロセスでの微細加工の仕上がりにばらつきが生じる。この様なプロセスばらつきがあると、多層配線の抵抗や容量にばらつきが生じる。そのため、それらの空き空間3a,3bに機能性ダミーパターン5Eを形成しておけば、プロセスばらつき、抵抗や容量の変動および信号のタイミングずれの間の因果関係を直ちに定量化でき、対策を打つことができる。同時に、機能性ダミーパターン5Eによりチップ1内のパターン占有率の調整も行える。
In this manner, by forming the
以上の様に構成された半導体集積回路10によれば、チップ1内の空き領域3の複数箇所に、タイミング測定機能を有する複数の機能性ダミーパターン5Eが形成されるので、ダミーパターンを利用することで、タイミング測定のモニタ項目を削減することなく、且つスクライブ領域の幅を広げることなく、タイミング測定用のTEGパターンを形成できる。
According to the semiconductor integrated
また機能性ダミーパターン5Eは、リングオシレータにより構成されるので、ダミーパターンとして機能させつつ、タイミング測定機能を持たせる事ができる。
Since the
実施の形態6.
この実施の形態は、実施の形態1−5に係る半導体集積回路10のパターンをレイアウトするパターンレイアウト方法である。以下、図2および図3に基づき、この実施の形態に係る半導体集積回路のパターンレイアウト方法を説明する。
Embodiment 6 FIG.
This embodiment is a pattern layout method for laying out a pattern of the semiconductor integrated
ステップS1で、図3の様にチップ1内に複数の機能モジュール2を搭載した半導体集積回路(尚、これには未だ機能性ダミーモジュールは形成されていない)10sのレイアウトパターンを設計し、その設計データを作成する。
In step S1, a layout pattern of a semiconductor integrated circuit (in which a functional dummy module is not yet formed) 10s having a plurality of
ステップS2で、その半導体集積回路10sの設計データに対し、周知の階層処理および周知の図形演算を行って、マスク毎の描画データを作成する。
In step S2, a well-known hierarchical process and a well-known graphic operation are performed on the design data of the semiconductor integrated
ステップS3で、その半導体集積回路10sの描画データに対し、マスク毎に各機能モジュール2の占有領域を所定幅だけ拡幅処理(オーバーサイズ)し、その拡幅処理後の各機能モジュール2の占有領域を求める。この様にして、隣接する機能モジュール2間の安全距離を確保した上で各機能モジュール2の占有領域を求め、半導体集積回路10sのチップ1内のうち、その残りの領域を空き領域3とする。
In step S3, the occupation area of each
ステップS4で、ステップS3の結果に基づき、半導体集積回路10のチップ1内の空き領域3を求める。その際、求めた各空き領域3が幾つのマスクに共通にして空いているかを識別して、各空き領域3を求める。これにより、1つのマスクだけでの空き領域3や、複数のマスクに共通の空き領域3などを求める事も可能である。
In step S4, the
ステップS5で、実施の形態1−5の機能性ダミーパターン5,5B,5C,5D,5Eのうちの何れかの機能性ダミーパターンを設計し、その設計データを作成する。
In step S5, any one of the
ステップS6で、その機能性ダミーパターンの設計データに対し、周知の階層処理および周知の図形演算を行って、マスク毎の描画データを作成する。 In step S6, a well-known hierarchical process and a well-known graphic operation are performed on the design data of the functional dummy pattern to create drawing data for each mask.
ステップS7で、その機能性ダミーパターンの描画データに対し、マスク毎にその機能性ダミーパターンの占有面積を所定幅だけ拡幅処理(オーバーサイズ)し、その拡幅処理後の機能性ダミーパターンの占有面積を求めると共に、その使用マスク数を求める。尚、その機能性ダミーパターンの使用マスク数は、機能性ダミーパターン5,5B,5Cの場合は例えば1つであり、機能性ダミーパターン5Dの場合は例えば2つであり、機能性ダミーパターン5Eの場合は例えば3つである。
In step S7, the functional dummy pattern occupation area is widened (oversized) by a predetermined width with respect to the drawing data of the functional dummy pattern for each mask, and the functional dummy pattern occupation area after the widening process is performed. As well as the number of masks used. The number of masks used for the functional dummy pattern is, for example, one for the
ステップS8で、その機能性ダミーパターンの拡幅処理後の占有面積および使用マスク数に基づき、ステップ4で求めた空き領域3の中から、その機能性ダミーパターンが形成可能な空き領域3を抽出する。より詳細には、ステップ4で求めた空き領域3の中から、その機能性ダミーパターンの拡幅処理後の占有面積よりも大きく且つその機能性ダミーパターンの使用マスク数以上のマスクに共通して空いている空き領域3を抽出する。
In step S8, based on the occupation area after the widening process of the functional dummy pattern and the number of used masks, the
そして、その抽出した空き領域3に、適宜数の機能性ダミーパターンを配置する。より詳細には、半導体集積回路10s用の各マスクのうちのその抽出した空き領域3を共有する各マスクのうちの所定のマスク上の当該空き領域3に、機能性ダミーパターンのマスクパターンを共存させる。これにより、機能性ダミーパターンを半導体集積回路10sに搭載された各機能モジュール2の周辺(直ぐ隣)に適切に形成できる。
Then, an appropriate number of functional dummy patterns are arranged in the extracted
例えば、実施の形態1の機能性ダミーパターン5の場合は、半導体集積回路10s用の各マスクのうちのその抽出した空き領域3を共有する各マスクのうちの測定対象の機能モジュール2のマスクパターンが形成された各マスクのうちの一のマスク上の当該空き領域3に、機能性ダミーパターン5のマスクパターンを共存させる。また実施の形態2,3の機能性ダミーパターン5B,5Cの場合は、半導体集積回路10s用の各マスクのうちのその抽出した空き領域3を共有する各マスクのうちのノイズ遮断対象の機能モジュール2用のマスクパターンが形成された各マスクのうちの一のマスク上の当該空き領域3に、機能性ダミーパターン5B,5Cのマスクパターンを共存させる。また実施の形態4の機能性ダミーパターン5Dの場合は、半導体集積回路10s用の各マスクのうちのその抽出した空き領域3を共有する各マスクのうち、アライメント測定対象の一方の部位のマスクパターンが形成されたマスク上の当該空き領域3に機能性ダミーパターン5Dの主尺パターン5mのマスクパターンを共存させ、アライメント測定対象の他方の部位のマスクパターンが形成されたマスク上の当該空き領域3に機能性ダミーパターン5Dの副尺パターン5nのマスクパターンを共存させる。また実施の形態5の機能性ダミーパターン5Eの場合は、半導体集積回路10s用の各マスクのうちのその抽出した空き領域3を共有する各マスクのうちの特定の機能モジュール(例えばアナログモジュールやRAM/ROM)2で囲まれた空き領域3a,3bを共有する各マスク上の当該空き領域3a,3bに、機能性ダミーパターン5Dのマスクパターンを共存させる。
For example, in the case of the
尚、空き領域3に形成された機能性ダミーパターンと同じモニタ項目のTEGパターンについては、チップ4の周縁のスクライブ領域4への形成を取り止める。
Note that the formation of the TEG pattern of the same monitor item as the functional dummy pattern formed in the
ステップS9で、ステップS8の結果に基づき、半導体集積回路10sの描画データおよび機能性ダミーパターンの描画データから、図1または図8の様に、複数の機能性モジュール2および機能性ダミーパターン5,5B,5C,5Dまたは5Eを搭載した半導体集積回路10の各マスクの描画データを作成する。この様にして、半導体集積回路10のパターンがレイアウトされる。
In step S9, based on the drawing data of the semiconductor integrated
以上に説明した半導体集積回路のレイアウト方法によれば、機能性ダミーパターンの占有面積および使用マスク数に基づき、半導体集積回路10sの空き領域3の中から、機能性ダミーパターンの形成可能な空き領域3を抽出し、その抽出した空き領域3に機能性ダミーパターンを配置することで、チップ1内に複数の機能モジュール2が形成されると共にチップ1内の空き領域3に機能性ダミーパターンが形成された半導体集積回路10の各マスクの描画データを作成するので、実施の形態1−5の半導体集積回路10のパターンを適切にレイアウトできる。
According to the layout method of the semiconductor integrated circuit described above, the empty area in which the functional dummy pattern can be formed from the
また実施の形態1−6に共通の効果として、機能性ダミーパターン5,5B,5C,5D,5Eは空き領域3を活用して形成するので、従来と比べて、チップ面積の増加およびコストの増加を招くこと無く、より多くのTEGパターンを搭載できて従来よりもきめ細かいプロセスモニタができる。
Further, as a common effect to the first to sixth embodiments, the
また、チップ1内の空き領域3に機能性ダミーパターン5,5B,5C,5D,5Eを形成するので、チップ1の占有率を確保でき、微細パターンの仕上がりのばらつきを抑えることができる。
Further, since the
また、チップ1内の空き領域3に機能性ダミーパターン5,5B,5C,5D,5Eとして形成されたTEGパターンは、チップ周縁のスクライブ領域4から削除できるので、その分、スクライブ領域4を縮小でき、これにより、1枚のウエハから生産できるLSIのチップ数を増加でき、1チップあたりの製造コストを削減できる。
Further, since the TEG pattern formed as the
また、チップ1内の空き領域3に機能性ダミーパターン5,5B,5C,5D,5Eとして形成されたTEGパターンは、従来よりもモニタ対象の機能モジュール2に近い位置でその機能モジュール2の特性をモニタできるので、従来のTEGパターンの搭載位置に起因した誤差が軽減でき、高精度なプロセスモニタが可能となる。
Further, the TEG pattern formed as the
1 チップ、2 機能モジュール、3 チップ内の空き領域、4 スクライブ領域、5,5B,5C,5D,5E 機能性ダミーパターン、5Ba 第1の周期パターン、5Bb 第2の周期パターン、5m 主尺パターン、5n 副尺パターン、10 半導体集積回路、B メタル部、L 絶縁膜部、P,P1,P2,P3,P4 周期ピッチ。
1 chip, 2 functional module, 3 free area in chip, 4 scribe area, 5, 5B, 5C, 5D, 5E functional dummy pattern, 5Ba first periodic pattern, 5Bb second periodic pattern, 5m
Claims (3)
チップ内の所定の機能モジュールの周辺の空き領域に形成され、電気ノイズ遮断機能を有する機能性ダミーパターンとを備え、
前記機能性ダミーパターンは、第1および第2の周期パターンを有し、
前記第1および第2の周期パターンは共に、平面視で帯状のメタル部と帯状の絶縁膜部とがそれぞれ同幅で周期的に繰り返されて形成され、
前記第2の周期パターンの周期ピッチは、前記第1の周期パターンの周期ピッチと異なる周期ピッチに設定され、
前記第1および第2の周期パターンは、それぞれその周期方向が前記所定の機能モジュールとの対向方向に一致され、且つ互いに前記所定の機能モジュールとの対向方向に沿って並列配置されることを特徴とする半導体集積回路。 A plurality of functional modules formed in the chip;
A functional dummy pattern formed in an empty area around a predetermined functional module in the chip and having an electrical noise blocking function;
The functional dummy pattern has first and second periodic patterns;
Both the first and second periodic patterns are formed by periodically repeating a band-shaped metal part and a band-shaped insulating film part with the same width in plan view,
The periodic pitch of the second periodic pattern is set to a periodic pitch different from the periodic pitch of the first periodic pattern,
The first and second periodic patterns have their periodic directions aligned with the direction facing the predetermined functional module, and are arranged in parallel along the direction facing the predetermined functional module. A semiconductor integrated circuit.
(a)チップ内に複数の機能モジュールが搭載された半導体集積回路の、マスク毎の描画データを作成する工程と、
(b)前記半導体集積回路の前記描画データに対し、チップ内の空き領域を求める工程と、
(c)前記機能性ダミーパターンの、マスク毎の描画データを作成する工程と、
(d)前記機能性ダミーパターンの前記描画データに基づき、前記機能性ダミーパターンの占有面積および使用マスク数を求める工程と、
(e)前記機能性ダミーパターンの前記占有面積および前記使用マスク数に基づき、工程(b)で求めた前記空き領域の中から、前記機能性ダミーパターンの形成可能な空き領域を抽出する工程と、
(f)前記工程(e)で抽出した前記空き領域に前記機能性ダミーパターンを配置することで、チップ内に前記複数の機能モジュールが形成されると共にチップ内の前記空き領域に前記機能性ダミーパターンが形成された半導体集積回路の、マスク毎の描画データを作成する工程と、
を備えることを特徴とする半導体集積回路のパターンレイアウト方法。 A pattern layout method for laying out a pattern of a semiconductor integrated circuit according to claim 1,
(A) creating drawing data for each mask of a semiconductor integrated circuit having a plurality of functional modules mounted in a chip;
(B) obtaining a free area in the chip for the drawing data of the semiconductor integrated circuit;
(C) creating drawing data for each mask of the functional dummy pattern;
(D) obtaining an occupation area of the functional dummy pattern and the number of masks used based on the drawing data of the functional dummy pattern;
(E) extracting a vacant area where the functional dummy pattern can be formed from the vacant areas determined in step (b) based on the occupied area of the functional dummy pattern and the number of masks used; ,
(F) By disposing the functional dummy pattern in the empty area extracted in the step (e), the plurality of functional modules are formed in the chip and the functional dummy in the empty area in the chip. Creating drawing data for each mask of the semiconductor integrated circuit on which the pattern is formed;
A pattern layout method for a semiconductor integrated circuit, comprising:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013254057A JP5647328B2 (en) | 2013-12-09 | 2013-12-09 | Semiconductor integrated circuit and pattern layout method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013254057A JP5647328B2 (en) | 2013-12-09 | 2013-12-09 | Semiconductor integrated circuit and pattern layout method thereof |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007229773A Division JP5431661B2 (en) | 2007-09-05 | 2007-09-05 | Semiconductor integrated circuit and pattern layout method thereof |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014090187A true JP2014090187A (en) | 2014-05-15 |
JP5647328B2 JP5647328B2 (en) | 2014-12-24 |
Family
ID=50791826
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013254057A Expired - Fee Related JP5647328B2 (en) | 2013-12-09 | 2013-12-09 | Semiconductor integrated circuit and pattern layout method thereof |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5647328B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102537526B1 (en) | 2016-05-31 | 2023-05-26 | 삼성전자 주식회사 | Semiconductor device |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998012750A1 (en) * | 1996-09-20 | 1998-03-26 | Hitachi, Ltd. | Semiconductor integrated circuit device |
JP2001274163A (en) * | 2000-03-27 | 2001-10-05 | Toshiba Corp | Semiconductor device |
JP2002190516A (en) * | 2000-12-22 | 2002-07-05 | Matsushita Electric Ind Co Ltd | Semiconductor device |
JP2002353320A (en) * | 2001-05-22 | 2002-12-06 | Nec Microsystems Ltd | Semiconductor integrated circuit apparatus |
JP2004179255A (en) * | 2002-11-25 | 2004-06-24 | Sony Corp | Semiconductor integrated circuit |
WO2006107356A2 (en) * | 2005-04-04 | 2006-10-12 | International Business Machines Corporation | Method of adding fabrication monitors to integrated circuit chips |
-
2013
- 2013-12-09 JP JP2013254057A patent/JP5647328B2/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1998012750A1 (en) * | 1996-09-20 | 1998-03-26 | Hitachi, Ltd. | Semiconductor integrated circuit device |
JP2001274163A (en) * | 2000-03-27 | 2001-10-05 | Toshiba Corp | Semiconductor device |
JP2002190516A (en) * | 2000-12-22 | 2002-07-05 | Matsushita Electric Ind Co Ltd | Semiconductor device |
JP2002353320A (en) * | 2001-05-22 | 2002-12-06 | Nec Microsystems Ltd | Semiconductor integrated circuit apparatus |
JP2004179255A (en) * | 2002-11-25 | 2004-06-24 | Sony Corp | Semiconductor integrated circuit |
WO2006107356A2 (en) * | 2005-04-04 | 2006-10-12 | International Business Machines Corporation | Method of adding fabrication monitors to integrated circuit chips |
Also Published As
Publication number | Publication date |
---|---|
JP5647328B2 (en) | 2014-12-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
Sedcole et al. | Within-die delay variability in 90nm FPGAs and beyond | |
US8754412B2 (en) | Intra die variation monitor using through-silicon via | |
US20080077894A1 (en) | Method for generating a design rule map having spatially varying overlay budget | |
US11669957B2 (en) | Semiconductor wafer measurement method and system | |
US9007571B2 (en) | Measurement method of overlay mark | |
JP5431661B2 (en) | Semiconductor integrated circuit and pattern layout method thereof | |
US5721619A (en) | Misregistration detecting marks for pattern formed on semiconductor substrate | |
US20160334208A1 (en) | Overlay mark pattern and method of measuring overlay | |
JP3214556B2 (en) | Integrated circuit device, semiconductor wafer, circuit inspection method | |
US20210042461A1 (en) | Method of inserting dummy boundary cells for macro/ip and ic | |
Le-Gratiet et al. | Investigating process variability at ppm level using advanced massive eBeam CD metrology and contour analysis | |
JP5647328B2 (en) | Semiconductor integrated circuit and pattern layout method thereof | |
US10191112B2 (en) | Early development of a database of fail signatures for systematic defects in integrated circuit (IC) chips | |
Schuermyer et al. | Identifying systematic critical features using silicon diagnosis data | |
US20060290919A1 (en) | Method for testing the generation of scattered light by photolithographic imaging devices | |
US7487487B1 (en) | Design structure for monitoring cross chip delay variation on a semiconductor device | |
JP2004020577A (en) | Method of manufacturing mask | |
US7926010B2 (en) | Method of determining defects in photomask | |
US9410902B1 (en) | Overlay measurement method | |
JP2008198832A (en) | Element property measuring circuit and semiconductor device | |
Blanco Carballo et al. | Voltage contrast determination of design rules at the limits of EUV single patterning | |
CN117111398B (en) | Method and system for monitoring deviation of photomask manufacturing process | |
US11941338B2 (en) | Integrated circuit with dummy boundary cells | |
US11748869B1 (en) | Image-based overlay targets incorporating features for pattern recognition and moire fringe patterns for measurement | |
US10755405B2 (en) | Method and system for diagnosing a semiconductor wafer |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140922 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20141014 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20141106 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5647328 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |