JP2014086439A - Manufacturing method of mask pattern - Google Patents
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Abstract
Description
本発明は、マスクパターンの製造方法に関する。 The present invention relates to a mask pattern manufacturing method.
集積回路は、半導体基板に形成されたトランジスタとトランジスタに接続された配線とを有する装置である。集積回路のトランジスタおよび配線は、レジスト膜に転写されたマスクパターンにより形成される。マスクパターンは、配置配線（Place and Route）ツール等の自動レイアウト・ツールにより設計される。 An integrated circuit is a device having a transistor formed over a semiconductor substrate and a wiring connected to the transistor. The transistors and wirings of the integrated circuit are formed by a mask pattern transferred to a resist film. The mask pattern is designed by an automatic layout tool such as a place and route tool.
自動レイアウト・ツールによりマスクパターンを設計すると、トランジスタの集積度に反比例して配線パターンの間隔が狭くなる。配線パターンの間隔が狭くなると集積回路に形成される配線の間隔も狭くなり、配線容量が増加する。すると配線を伝搬する信号の速度が遅くなり、集積回路の動作速度が遅くなる。 When the mask pattern is designed by the automatic layout tool, the interval between the wiring patterns is reduced in inverse proportion to the degree of integration of the transistors. When the interval between the wiring patterns is reduced, the interval between the wirings formed in the integrated circuit is also reduced, and the wiring capacitance is increased. Then, the speed of the signal propagating through the wiring is decreased, and the operation speed of the integrated circuit is decreased.
上記の問題を解決するために、本方法の一観点によれば、第１レイヤーにおいて所定の間隔以下で対向する第１配線パターンと第２配線パターンをビアパターンに対応する複数のビア部と複数の直線部とに分割する第１工程と、前記各ビア部を当該各ビア部が位置する第１ビア部領域に対応する第２レイヤー内の第２ビア部領域または前記第１ビア部領域に対応する第３レイヤー内の第３ビア部領域に配置する第２工程と、前記各直線部を当該各直線部が位置する第１直線部領域に対応する前記第２レイヤー内の第２直線部領域または前記第１直線部領域に対応する前記第３レイヤー内の第３直線部領域に配置する第３工程と、前記複数のビア部と前記複数の直線部のうち前記第２レイヤーに配置された部分を合成して第３配線パターンを形成するとともに前記複数のビア部と前記複数の直線部のうち前記第３レイヤーに配置された部分を合成して第４配線パターンを形成する第４工程と、前記第１レイヤーを前記第３配線パターンを有する前記第２レイヤーと前記第４配線パターンを有する前記第３レイヤーとに置き換える第５工程を有し、前記第３工程では前記各直線部を前記第１配線パターンから分割された前記各直線部と前記第２配線パターンから分割された前記各直線部が前記所定の間隔以下で対向しないように前記第２直線部領域または前記第３直線部領域に配置するマスクパターンの製造方法が提供される。 In order to solve the above problem, according to one aspect of the present method, a first wiring pattern and a second wiring pattern that face each other at a predetermined interval or less in the first layer are provided with a plurality of via portions and a plurality of via portions corresponding to the via patterns. And dividing each via portion into a second via portion region or a first via portion region in a second layer corresponding to the first via portion region where each via portion is located. A second step of arranging in a third via portion region in the corresponding third layer, and a second straight portion in the second layer corresponding to the first straight portion region in which each straight portion is located. A third step of arranging in a third linear portion region in the third layer corresponding to the region or the first linear portion region, and being arranged in the second layer among the plurality of via portions and the plurality of linear portions. The third wiring pattern is formed by combining the parts And a fourth step of forming a fourth wiring pattern by synthesizing portions of the plurality of via portions and the plurality of straight line portions arranged in the third layer, and the first layer as the third wiring pattern. Each of the straight lines obtained by dividing the straight line portion from the first wiring pattern in the third step, the fifth step of replacing the second layer with a third layer having the fourth wiring pattern. And a method of manufacturing a mask pattern arranged in the second straight line area or the third straight line area so that the straight lines divided from the second wiring pattern do not face each other at a predetermined distance or less. The
開示の方法によれば、自動レイアウト・ツール等により生成された配線パターンの間隔を広くすることができる。 According to the disclosed method, the interval between the wiring patterns generated by an automatic layout tool or the like can be widened.
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一の符号を付し、その説明を省略する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the technical scope of the present invention is not limited to these embodiments, but extends to the matters described in the claims and equivalents thereof. Note that, even if the drawings are different, corresponding parts are denoted by the same reference numerals, and description thereof is omitted.
（実施の形態１）
（１）パターン変換装置
図１は、実施の形態１のパターン変換方法（マスクパターンの製造方法）を実行するパターン変換装置２の構成図である。パターン変換装置２は、例えばコンピュータである。実施の形態１のパターン変換方法は、あるマスクパターンから別のマスクパターンを製造するマスクパターンの製造方法である（実施の形態２〜３についても、同様）。
(Embodiment 1)
(1) Pattern Conversion Device FIG. 1 is a configuration diagram of a
パターン変換装置２は、例えばＣＰＵ（Central Processing Unit）４と、ＲＯＭ６と、ＲＡＭ（Random Access Memory）８と、ハードディスクを有するＨＤＤ（Hard Disk Drive）１０とを有する。さらにパターン変換装置２は、バス１２と、入力装置１４と、出力装置１６とを有する。
The
入力装置１４は、外部からデータを取り込む装置である。出力装置１６は、外部にデータを出力する装置である。
The
ＣＰＵ４はＨＤＤ１０を制御するとともに、ＨＤＤ１０に記録されたプログラムをＲＡＭ８にロードし、ロードされたプログラムを実行する。ＨＤＤ１０は、コンピュータにより読取可能な記録媒体である。
The
ＲＯＭ６には、ＣＰＵ４が実行する基本的なプログラム等が記録されている。ＲＡＭ８には、プログラム以外にも、ＣＰＵ４がプログラムを実行する際の途中データが一時的に記録される。
The
ＨＤＤ１０には、実施の形態１のパターン変換方法をＣＰＵ４に実行させるパターン変換プログラム（ＣＰＵ４が実行可能なプログラム）１８が記録されている。コンピュータ２は、ＣＰＵ４がパターン変換プログラム１８を実行することでパターン変換装置になる。
The
ＨＤＤ１０にはさらに、入力されたマスクデータ２０と、パターン変換方法の実行過程で生成されるレイアウトデータ２２と、同じくパターン変換方法の実行過程で生成される変換データ２４とが一時的に記録される。マスクデータは、マスクパターンに対応するデータである。
The
レイアウトデータ２２の構造および推移については、実施の形態３で説明する。変換データ２４の構造および推移についても、同様である。
The structure and transition of the
（２）パターン変換方法
図２は、実施の形態１のパターン変換方法のフローチャートである。図３〜７は、実施の形態１の方法を説明する工程図である。
(2) Pattern Conversion Method FIG. 2 is a flowchart of the pattern conversion method according to the first embodiment. 3 to 7 are process diagrams for explaining the method of the first embodiment.
（ｉ）マスクパターン入力工程（Ｓ２）
まず集積回路のマスクパターン（フォトマスクを形成する複数の図形）が、入力装置１４を介してパターン変換装置２に入力される。入力されるマスクパターンは、例えば自動レイアウト・ツールにより生成されたものである。
(I) Mask pattern input step (S2)
First, an integrated circuit mask pattern (a plurality of figures forming a photomask) is input to the
入力されるマスクパターンの配線層（以下、第１レイヤーと呼ぶ）には、図３（ａ）に示すように、所定の間隔Ｗ以下で対向する第１配線パターン２６ａと第２配線パターン２６ｂが配置されている。図３（ａ）の左上部には、マスクパターンのレイヤー名が示されている。図３（ｂ）〜図７（ｂ）等についても同様である。
As shown in FIG. 3A, a
図３（ａ）には、上記マスクパターンのビア層が有するビアパターン２８も示されている。各ビアパターン２８が示された位置は、各ビアパターン２８のビア層内における位置に対応している。各ビアパターン２８により形成されるビアは、第１配線パターン２６ａおよび第２配線パターン２６ｂにより形成される配線に接続される。図３（ｂ）〜図８等についても、同様である。
FIG. 3A also shows a via
マスクパターン変換装置２は入力されたマスクパターン（マスクデータ２０）を、図１に示すようにＨＤＤ１０に記録する。マスクデータ２０のフォーマットは例えば、GDS II（Graphic Design System II）またはOASIS(Open Artwork System Interchange Standard)である。
The mask
ＣＰＵ２は入力されたマスクデータ２０に基づいてレイアウトデータ２２を生成し、ＨＤＤ１０に記録する。
The
（ii）分割工程（Ｓ４）
ＣＰＵ４は図３（ｂ）に示すように、第１レイヤーにおいて所定の間隔Ｗ以下で対向する第１配線パターン２６ａと第２配線パターン２６ｂを、ビアパターン２８に対応する複数のビア部３０と複数の直線部３２とに分割する。上記所定の間隔は例えば、デザインルールで定められた最小間隔の１．９倍である。
(Ii) Division process (S4)
As shown in FIG. 3B, the
ビア部３０の長さは、所定の長さ以下が好ましい。所定の長さとしては、例えば第１配線パターン２６ａ（または、第２配線パターン２６ｂ）の幅の１〜１０倍が好ましい。なおビア部３０の長さとは、第１配線パターン２６ａ（または、第２配線パターン２６ｂ）の長手方向の長さである。
The length of the via
図８は、第１レイヤーにおける第１配線パターン２６ａおよび第２配線パターン２６ｂそれぞれの領域を説明する図である。図８に示すように、第１配線パターン２６ａおよび第２配線パターン２６ｂはそれぞれ、各ビア部３０がそれぞれ位置する複数の第１ビア部領域３４ａと、各直線部３２がそれぞれ位置する複数の第１直線部領域３６ａとを有する。
FIG. 8 is a diagram for explaining the areas of the
（iii）ビア部配置工程（Ｓ６）
ＣＰＵ４は各ビア部３０を図４に示すように、第２レイヤー内の第２ビア部領域３４ｂ（図４（ａ）参照）または第３レイヤー内の第３ビア部領域３４ｃ（図４（ｂ）参照）に配置する。
(Iii) Via part arrangement process (S6)
As shown in FIG. 4, the
第２ビア部領域３４ｂは、第１レイヤーにおいて各ビア部３０それぞれが位置する第１ビア部領域３４ａ（図８参照）に対応する第２レイヤー内の領域である。第３ビア部領域３４ｃは、第１レイヤーにおいて各ビア部３０それぞれが位置する第１ビア部領域３４ａ（図８参照）に対応する第２レイヤー内の領域である。
The second via
この時ＣＰＵ４は、第１レイヤーの下側のビアパターン（以下、下層ビアパターンと呼ぶ）に対応するビア部（以下、下層ビア部と呼ぶ）が複数存在する場合には、各下層ビア部をすべて第２ビア部領域３４ｂおよび第３ビア部領域３４ｃのいずれか一方に配置する。なお「下側」とは、基板側のことである。
At this time, if there are a plurality of via portions (hereinafter referred to as lower layer via portions) corresponding to the lower via pattern (hereinafter referred to as lower layer via pattern) of the first layer, the
同様にＣＰＵ４は、第１レイヤーの上側のビアパターン（以下、上層ビアパターンと呼ぶ）に対応するビア部（以下、上層ビア部と呼ぶ）が複数存在する場合には、各上層ビア部をすべて第２ビア部領域３４ｂおよび第３ビア部領域３４ｃのいずれか一方に配置する。なお「上側」とは、第１レイヤーを挟んで基板の反対側のことである。
Similarly, when there are a plurality of via portions (hereinafter referred to as upper layer via portions) corresponding to the upper via pattern (hereinafter referred to as upper layer via pattern) of the first layer, the
図４に示す例では、ビア部３０は全て第３レイヤー内の第３ビア部領域３４ｃに配置されている。
In the example shown in FIG. 4, all the via
（iv）直線部配置工程（Ｓ８）
ＣＰＵ４は各直線部３２（図３（ｂ）参照）を、第２レイヤー内の第２直線部領域３６ｂ（図５（ａ）参照）または第３レイヤー内の第３直線部領域３６ｃ（図５（ｂ）参照）に配置する。
(Iv) Straight line portion arranging step (S8)
The
第２直線部領域３６ｂは、第１レイヤーにおいて各直線部３２それぞれが位置する第１直線部領域３６ａ（図８参照）に対応する第２レイヤー内の領域である。第３直線部領域３６ｃは、第１レイヤーにおいて各直線部３２それぞれが位置する第１直線部領域３６ａ（図８参照）に対応する第３レイヤー内の領域である。
The second
この時ＣＰＵ４は図５に示すように、各直線部３２を、第１配線パターン２６ａから分割された各直線部３３と第２配線パターン２６ｂから分割された各直線部３５が所定の間隔Ｗ以下で対向しないように、第２直線部領域３６ｂまたは第３直線部領域３６ｃに配置する。
At this time, as shown in FIG. 5, the
図５に示す例では、第１配線パターン２６ａから分割された直線部３３は、第２レイヤー内の第２直線部領域３６ｂに配置される。第２配線パターン２６ｂから分割された直線部３５は、第３レイヤー内の第３直線部領域３６ｃに配置される。したがって、第１配線パターン２６ａから分割された直線部と第２配線パターン２６ｂから分割された直線部は（所定の間隔Ｗ以下で）対向しない。
In the example shown in FIG. 5, the straight line portion 33 divided from the
（v）判断工程（Ｓ１０）
ＣＰＵ４は、複数のビア部３０および複数の直線部３２のうち第１レイヤーで接していた第１部分（例えば、直線部）と第２部分（例えば、ビア部）を、直線部配置工程（Ｓ８）で異なるレイヤーに配置したか否を判断する（Ｓ１０）。
(V) Judgment process (S10)
The
ＣＰＵ４は図５に示すように、異なるレイヤーに配置された第１部分３８ａと第２部分３８ｂが存在すると判断すると、接続部配置工程（Ｓ１２）を実行する。
As shown in FIG. 5, when the
ＣＰＵ４は、異なるレイヤーに配置された第１部分と第２部分は存在しないと判断すると、合成工程（Ｓ１４）を実行する。
If the
（vi）接続部配置工程（Ｓ１２）
ＣＰＵ４は図６に示すように、第２レイヤーまたは第３レイヤーに配置された第１部分３８ａに接しさらに第２部分３８ｂに対応する領域４０の端部に重なる接続部４２を、第１部分３８ａが配置されたレイヤーに配置する。
(Vi) Connection portion arranging step (S12)
As shown in FIG. 6, the
図６に示す例ではＣＰＵ４は、第１部分３８ａ（直線部）を第２レイヤーに配置する。一方ＣＰＵ４は、第２部分３８ｂ（ビア部）を第３レイヤーに配置する。ＣＰＵ４は、第２レイヤーに配置された第１部分３８ａ（直線部）に接しさらに第２部分３８ｂ（ビア部）に対応する領域４０の端部に重なる接続部４２を第２レイヤーに配置する。
In the example shown in FIG. 6, the
第２レイヤーは、例えば第３レイヤーの上に配置されるレイヤーである。或いは第２レイヤーは、第３レイヤーの下に配置されるレイヤーであってもよい。 The second layer is a layer disposed on the third layer, for example. Alternatively, the second layer may be a layer disposed below the third layer.
その後ＣＰＵ４は、合成工程（Ｓ１４）を実行する。 Then, CPU4 performs a synthetic | combination process (S14).
（vii）合成工程（Ｓ１４）
ＣＰＵ４は複数のビア部３０と接続部４２と複数の直線部３２のうち第２レイヤーに配置された部分（図６（ａ）参照）を、図７（ａ）に示すように例えばＯＲ処理により合成して第３配線パターン２６ｃを形成する。
(Vii) Synthesis step (S14)
As shown in FIG. 7A, the
さらにＣＰＵ４は複数のビア部３０と接続部４２と複数の直線部３２のうち第３レイヤーに配置された部分（図６（ｂ）参照）を、図７（ｂ）に示すように例えばＯＲ処理により合成して第４配線パターン２６ｄを形成する。
Further, the
（viii）出力工程（Ｓ１６）
ＣＰＵ４はマスクデータ２０の第１レイヤーの代わりに、第３配線パターン２６ｃを有する第２レイヤー（図７（ａ）参照）と第４配線パターン２６ｄを有する第３レイヤー（図７（ｂ）参照）とを有するマスクパターンを生成し出力する。出力されるマスクパターン（マスクデータ）のフォーマットは、例えばGDS IIまたはOASISである。
(Viii) Output step (S16)
The
図７に示すように、第３配線パターン２６ｃと第４配線パターン２６ｄは異なるレイヤーに配置される。したがって出力時の配線パターンの間隔は、ビアパターン２８の近傍を除き入力時の配線パターンより広くなる(図７も示す例では、無限大)。
As shown in FIG. 7, the
（３）配線構造
図９は、変換されたマスクパターンを用いて形成される配線構造（集積回路の配線構造）４６の平面図である。
(3) Wiring Structure FIG. 9 is a plan view of a wiring structure (wiring structure of an integrated circuit) 46 formed using the converted mask pattern.
図９（ａ）には、変換されたマスクパターンの第２レイヤーにより形成される第１配線４４ａが示されている。第１配線４４ａは、第３配線パターン２６ｃ（図７（ａ）参照）に対応する配線である。図９（ａ）には、第３レイヤーにより形成される配線も破線で示されている。
FIG. 9A shows the
図９（ｂ）には、変換されたマスクパターンの第３レイヤーにより形成される第２配線４４ｂおよび同じく第３レイヤーにより形成される複数の第３配線４４ｃが示されている。第２配線４４ｂは、第４配線パターン２６ｄ（図７（ｂ）参照）に対応する配線である。第３配線４４ｃは、第１配線パターン２６ａ（図３（ｂ）参照）から分割されたビア部２３０に対応する配線である。図９（ｂ）には、第２レイヤーにより形成される配線も破線で示されている。
FIG. 9B shows a
図１０は、図９のX-X線に沿った断面図である。図１０に示すように配線構造４６は、第１層間絶縁膜４８ａと、第１層間絶縁膜４８ａの裏面（基板側の面）に接す第２層間絶縁膜４８ｂと、第２層間絶縁膜４８ｂの裏面に接す第３層間絶縁膜４８ｃとを有する。
FIG. 10 is a cross-sectional view taken along line XX in FIG. As shown in FIG. 10, the
配線構造４６はさらに、第３層間絶縁膜４８ｃに形成された下層ビア５０を有する。下層ビア５０は、下層ビアパターンに対応するビアである。
The
上述した第１配線４４ａは図１０に示すように、第２層間絶縁膜４８ｂに形成される。第２配線４４ｂと第３配線４４ｃは、第３層間絶縁膜４８ｃに形成される。
The
このように第１配線４４ａと第２配線４４ｂは異なる層間絶縁膜に形成されるので、第１配線４４ａと第２配線４４ｂの配線間容量は小さくなる。
Thus, since the
ところで、配線を伝搬する信号の速度は、配線容量Ｃと配線抵抗ＲのＲＣ積により制限される。したがって第１配線４４ａと第２配線４４ｂが同じ層間絶縁膜に形成されても配線を高くすれば、配線抵抗Ｒが小さくなりＲＣ積は小さくなるようにも思われる。しかし配線を高くすると配線間容量も増加するので、ＲＣ積は殆ど変わらない。一方、実施の形態１によれば、配線抵抗Ｒを変えずに配線容量Ｃだけを小さくすることができる。したがってＲＣ積が小さくなり、配線を伝搬する信号の速度が速くなる。
By the way, the speed of the signal propagating through the wiring is limited by the RC product of the wiring capacitance C and the wiring resistance R. Therefore, even if the
ところで実施の形態１では、第１配線パターン２６ａから分割されたビア部２３０（図３（ｂ）参照）と直線部２３２（図３（ｂ）参照）は、図５に示すように異なるレイヤーに配置される。したがって直線部２３２により第１配線４４ａを形成しビア部２３０により第３配線４４ｃを形成すると、第１配線４４ａと第３配線４４ｃは辛うじて一辺で接触するだけである。
In the first embodiment, the via portion 230 (see FIG. 3B) and the straight portion 232 (see FIG. 3B) divided from the
しかし実施の形態１では、直線部２３２と接続部４２（図６（ａ）参照）が合成された第３配線パターン２６ｃ（図７参照）により第１配線４４ａが形成される。したがって図１０に示すように、第１配線４４ａと第３配線４４ｃは確実に接続される。
However, in the first embodiment, the
なお、最初から第１配線パターンと第２配線パターンが異なるレイヤーに配置されるようにマスクパターンを設計することも考えられる。しかし、このような設計は複雑であり現実的でない。一方、実施の形態１のマスクパターンの変換方法は簡単である。 It is also conceivable to design the mask pattern so that the first wiring pattern and the second wiring pattern are arranged in different layers from the beginning. However, such a design is complicated and impractical. On the other hand, the mask pattern conversion method of the first embodiment is simple.
さらに実施の形態１のマスクパターンの変換方法は、既存のマスクパターンに対しても適用可能である。 Furthermore, the mask pattern conversion method of the first embodiment can be applied to an existing mask pattern.
（４）接続部配置工程が実行されない例
図１１及び１２は、接続部配置工程（Ｓ１２）が実行されない例を説明する平面図である。
(4) Example in which the connecting portion arranging step is not executed FIGS. 11 and 12 are plan views for explaining an example in which the connecting portion arranging step (S12) is not executed.
この例では、パターン変換装置２に入力されるマスクパターンは、図１１（ａ）に示すように第１レイヤーに、上層ビアパターン５４に対応する第１配線パターン２６ａと下層ビアパターン５５に対応する第２配線パターン２６ｂとを有する。
In this example, the mask pattern input to the
第１配線パターン２６ａは、図１１（ｂ）に示すように、分割工程（Ｓ４）により上層ビアパターン５４に対応する複数のビア部３０と直線部３２とに分割される。
As shown in FIG. 11B, the
上層ビアパターン５４に対応する複数のビア部３０は、図１２（ａ）に示すように、ビア部配置工程（Ｓ６）により第２レイヤーに配置される。上層ビアパターン５４とともに第１配線パターン２６ａから分割された直線部３２も第２レイヤーに配置される。
As shown in FIG. 12A, the plurality of via
したがって第１配線パターン２６ａから分割された部分は全て、第２レイヤーに配置される。同様に第２配線パターン２６ｂから分割された部分は図１２（ｂ）に示すように全て、第３レイヤーに配置される。
Therefore, all parts divided from the
したがってＣＰＵ４は判断工程（Ｓ１０）で、第１レイヤーで接していた部分で異なるレイヤーに配置されたものは存在しないと判断し、接続部配置工程（Ｓ１２）は実行しない。
Therefore, the
（５）ビア部配置工程について
図１３及び１４は、複数の上層ビア部がそれぞれ異なるレイヤーに配置されたマスクパターンを説明する図である。図１４は、図１３のXIV-XIV線に沿った断面図である。
(5) About Via Part Arrangement Step FIGS. 13 and 14 are diagrams illustrating a mask pattern in which a plurality of upper via parts are arranged in different layers. 14 is a cross-sectional view taken along line XIV-XIV in FIG.
図１３（ａ）は、このようなマスクパターンの第２レイヤーにより形成される第４配線４４ｄの一例を示している。図１３（ｂ）は、このようなマスクパターンの第３レイヤーにより形成される第５配線４４ｅの一例を示している。
FIG. 13A shows an example of the
第４配線４４ｄには例えば図１４に示すように、第１層間絶縁膜４８ａを貫通する第１上層ビア５１ａが接続される。第５配線４４ｅには例えば図１４に示すように、第１層間絶縁膜４８ａおよび第２層間絶縁膜４８ｂを貫通する第２上層ビア５１ｂが接続される。
For example, as shown in FIG. 14, a first upper layer via 51a penetrating the first
したがって第１上層ビア５１ａが貫通する層間絶縁膜は、第２上層ビア５１ｂが貫通する層間絶縁膜より少ない。このため、第１上層ビア５１ａのビアホールを形成する条件と第２上層ビア５１ｂのビアホールを形成する条件は異なる。したがって、第１上層ビア５１ａと第２上層ビア５１ｂを同時に形成することは困難である。 Accordingly, the interlayer insulating film through which the first upper layer via 51a penetrates is less than the interlayer insulating film through which the second upper layer via 51b penetrates. For this reason, the conditions for forming the via hole of the first upper layer via 51a and the conditions for forming the via hole of the second upper layer via 51b are different. Therefore, it is difficult to form the first upper layer via 51a and the second upper layer via 51b at the same time.
一方、図２を参照して説明した方法によれば、上層ビア部は全て同じレイヤー（例えば、第２レイヤー）に配置されるので、このような問題は生じない。ただし第２層間絶縁膜４８ｂが十分に薄い場合等には、複数の上層ビア部が同じレイヤーに配置されてもよい。
On the other hand, according to the method described with reference to FIG. 2, all the upper via portions are arranged in the same layer (for example, the second layer), and thus such a problem does not occur. However, when the second
（実施の形態２）
実施の形態２は、実施の形態１に類似している。したがって実施の形態１と共通する部分の説明は、省略または簡単にする。
(Embodiment 2)
The second embodiment is similar to the first embodiment. Therefore, description of portions common to
図１５及び１６は、実施の形態２の分割工程を説明する図である。 15 and 16 are diagrams for explaining the dividing step of the second embodiment.
実施の形態１では、パターン変換装置２に入力されるマスクパターンの配線層は、直線状の配線（図３（ａ）参照）を有している。ＣＰＵ４は図１５（ａ）に示すように、この直線状の配線パターンをビア部３０と直線部３２に分割する。
In the first embodiment, the wiring layer of the mask pattern input to the
図１５（ａ）に示された領域５６は、配線パターンからビア部３０等を切り取る領域である。以下このような範囲を、変換禁止領域５６と呼ぶ。「変換」とは、配線パターン（ビア部、直線部など）が属するレイヤーを変更することである。
A
一方実施の形態２では図１５（ｂ）等に示すように、配線層に含まれる配線パターン（第１配線パターン２６ａおよび第２配線パターン２６ｂ）の一部または全部は、分岐または屈折する特異部５８を有している。図１５（ｂ）〜（ｃ）では、配線パターンが屈折する。図１６（ａ）〜（ｃ）では、配線パターンが分岐する。
On the other hand, in the second embodiment, as shown in FIG. 15B and the like, a part or all of the wiring patterns (
実施の形態２の分割工程（Ｓ４）ではＣＰＵ４は、第１配線パターン２６ａと第２配線パターン２６ｂを、複数のビア部３０と特異部５８と複数の直線部３２とに分割する。
In the dividing step (S4) of the second embodiment, the
ビア部配置工程（Ｓ６）ではＣＰＵ４は特異部５８を、第２レイヤー内の第２特異部領域に配置する。第２特異部領域は、特異部５８が位置する第１レイヤー内の第１特異部領域に対応する第２レイヤー内の領域である。或いは、ＣＰＵ４は特異部５８を、第１特異部領域に対応する第３レイヤー内の第３特異部領域に配置する。
In the via part placement step (S6), the
合成工程（Ｓ１４）ではＣＰＵ４は、特異部５８が前記第２レイヤーに配置された場合には、複数のビア部３０と特異部５８と複数の直線部３２のうち第２レイヤーに配置された部分を合成して、第３配線パターン２６ｃを形成する。一方、特異部５８が第３レイヤーに配置された場合にはＣＰＵ４は、複数のビア部３０と特異部５８と複数の直線部３２のうち第３レイヤーに配置された部分を合成して、第４配線パターン２６ｄを形成する。
In the synthesizing step (S14), when the
分割された配線パターンが屈折または分岐していると、直線部配置工程（Ｓ８）の実行が困難になる。そこで実施の形態２では、第１配線パターン２６ａおよび第２配線パターン２６ｂから特異部５８を切り取ることで、分割された配線パターンが屈折または分岐しないようにする。
If the divided wiring pattern is refracted or branched, it is difficult to execute the straight line portion arranging step (S8). Therefore, in the second embodiment, the
なお図１５（ｄ）に示すように、ビア部３０および特異５８以外の部分６０で、第１レイヤー内の配線パターンを分割してもよい。
As shown in FIG. 15D, the wiring pattern in the first layer may be divided at a
（実施の形態３）
実施の形態３では、レイアウトデータ２２（図１参照）および変換データ２４（図１参照）の推移に従ってパターン変換方法を説明する。実施の形態１又は２と共通する部分の説明は、省略または簡単にする。
(Embodiment 3)
In the third embodiment, a pattern conversion method will be described in accordance with the transition of layout data 22 (see FIG. 1) and conversion data 24 (see FIG. 1). Description of portions common to
図１７〜２０は、実施の形態３のパターン変換方法（マスクパターンの製造方法）のフローチャートである。図２１及び２２は、マスクデータ２０の構造を説明する図である。図２３は、レイアウトデータ２２の構造を説明する図である。図２４は、変換データ２４の構造を説明する図である。
17 to 20 are flowcharts of the pattern conversion method (mask pattern manufacturing method) according to the third embodiment. 21 and 22 are diagrams for explaining the structure of the
（１）マスクパターン入力工程（Ｓ２）
まずパターン変換装置２に、マスクデータが入力される。するとＣＰＵ４は、図１に示すように、マスクデータ２０をＨＤＤ１０に記録する。
(1) Mask pattern input process (S2)
First, mask data is input to the
マスクデータ２０は図２１に示すように、マスクパターンに含まれる複数のパターン（矩形パターン、多角形パターン、パスパターン等）それぞれに対応する第１パターンデータ７４ａを有する。各第１パターンデータ７４ａは、例えば「層番号」６２と「型番号」６４と「層名」６６と「形状」６８と「座標」７０とを有する。
As shown in FIG. 21, the
図２１では、「形状」および「座標」の具体例は省略されている。「形状」は、各第１パターンデータ７４ａに対応するパターンの形状（矩形、多角形、パス等）である。「座標」は、各第１パターンデータ７４ａに対応するパターンの頂点座標等である。
In FIG. 21, specific examples of “shape” and “coordinates” are omitted. “Shape” is the shape of a pattern (rectangle, polygon, path, etc.) corresponding to each
「層番号」６２と「型番号」６４の組み合わせは、各パターンが配置されたレイヤーを表している。例えば「層番号」として「１」を有し「型番号」として「０」を有する第１パターンデータ７４ａは、素子分離領域形成層に対応する。「層番号」として「４１」を有し「型番号」として「０」を有する第１パターンデータ７４ａは、第１層目配線形成層（第１レイヤー）に対応する。
A combination of “layer number” 62 and “model number” 64 represents a layer in which each pattern is arranged. For example, the
マスクデータ２０はさらに、各レイヤーに付随するデータを有する。「層番号」として「４１」を有し「型番号」として「１」を有する第１パターンデータ７４ａは、第１層目配線形成層（第１レイヤー）内の変換禁止領域５６を表すデータである。「層番号」として「４１」を有し「型番号」として「２」を有する第１パターンデータ７４ａは、配線パターンが短い等の理由により予め分割が禁止された配線パターン（以下、「変換不可領域」と呼ぶ）のデータである。
The
図２２には、図２１で省略された「形状」および「座標」の具体例が示されている。「形状」は例えば、”Rectangle”（矩形）である。「座標」は例えば、矩形パターンの頂点のうち対角する２点の座標である。 FIG. 22 shows specific examples of “shape” and “coordinates” omitted in FIG. The “shape” is, for example, “Rectangle” (rectangle). “Coordinates” are, for example, the coordinates of two diagonal points of the vertices of the rectangular pattern.
（２）変換パラメータ入力工程（Ｓ２０）
次にパターン変換装置２に、変換パラメータが入力される。入力された変換パラメータは、例えばＨＤＤ１０に記録される。
(2) Conversion parameter input step (S20)
Next, conversion parameters are input to the
変換パラメータは例えば、「最大隣接距離」と「変換禁止領域寸法」と「最小配線長」と「接続長」等である。「最大隣接距離」は、実施の形態１で説明した所定の間隔Ｗ（図３（ａ）参照）である。「変換禁止領域寸法」は、変換禁止領域５６（図１５及び１６参照）の長さ（直線部３２の延在方向の寸法）である。 The conversion parameters are, for example, “maximum adjacent distance”, “conversion prohibited area dimension”, “minimum wiring length”, “connection length”, and the like. The “maximum adjacent distance” is the predetermined interval W (see FIG. 3A) described in the first embodiment. The “conversion prohibited area dimension” is the length (dimension in the extending direction of the linear portion 32) of the conversion prohibited area 56 (see FIGS. 15 and 16).
「最小配線長」は、長さが短く分割が物理的に困難になる配線の長さである。「最小配線長」より短い配線パターンは、分割されないまま第２レイヤーまたは第３レイヤーに配置される。このような配線パターンは例えば、「層番号」として「４１」を有し「型番号」として「２」を有する層（例えば、図２１の第１層目配線変換不可領域層）に記録されている。 The “minimum wiring length” is the length of wiring that is short and physically difficult to divide. A wiring pattern shorter than the “minimum wiring length” is arranged in the second layer or the third layer without being divided. Such a wiring pattern is recorded, for example, on a layer having “41” as the “layer number” and “2” as the “model number” (for example, the first layer wiring non-convertible region layer in FIG. 21). Yes.
「接続長」は、接続部４２（図６（ａ）参照）の長さである。 “Connection length” is the length of the connection portion 42 (see FIG. 6A).
（３）レイアウトデータ生成工程（Ｓ２２）
ＣＰＵ４は、ＨＤＤ１０に記録されたマスクデータ２０からレイアウト情報を抽出する。ＣＰＵ４はさらに、抽出したレイアウト情報からレイアウトデータ２２を生成する。ＣＰＵ４はさらに、生成したレイアウトデータをＨＤＤ１０に記録する。
(3) Layout data generation step (S22)
The
レイアウトデータ２２は図２３に示すように、マスクパターンに含まれる複数のパターンと変換禁止領域５６と上記「変換不可領域」それぞれに対応する第２パターンデータ７４ｂを有する。第２パターンデータ７４ｂは例えば、「層番号」６２と「型番号」６４と「形状」６６と「座標」７０とを有する。これらの情報は、マスクデータ２０に含まれる情報と同じものである。
As shown in FIG. 23, the
第２パターンデータ７４ｂはさらに、各パターンの属性（例えば、「下層ビア」、「配線」、「配線禁止領域」、「変換不可領域」等）を表す「検出情報」７２を有する。
The
第２パターンデータ７４ｂはさらに、「配線幅」と「配線長」と「抵抗」と「容量」とを表す情報を有してもよい（図示せず）。「配線幅」は、各パターンの幅である。「配線長」は、各パターンの長さである。「抵抗」は、各パターンから形成される配線の抵抗値である。「容量」は、各パターンから形成される配線の容量値である。抵抗値および容量値は、各パターンの寸法等から算出される。
The
レイアウトデータ２２はさらに、「層番号」として「４１」を有し「型番号」として「３」または「４」を有する第３パターンデータ７４ｃを有する。第３パターンデータ７４ｃの「形状」および「座標」の初期値は、ヌル・データである。
The
「層番号」として「４１」を有し「型番号」として「３」を有する第３パターンデータ７４ｃは、実施の形態１で説明した第２レイヤーに対応する。「層番号」として「４１」を有し「型番号」として「４」を有する第３パターンデータ７４ｃは、実施の形態１で説明した第３レイヤーに対応する。
The
（４）分割工程（Ｓ４）
ＣＰＵ４は、第１層目配線形成層（第１レイヤー）において最大隣接距離（所定の間隔）以下で対向する配線パターンを検出し、変換禁止領域５６に対応する部分（以下、変換禁止部分と呼ぶ）と直線部３２に分割する。この時ビア部３０および特異部５８が、変換禁止部分として生成される。
(4) Division process (S4)
The
変換禁止領域５６は、レイアウトデータ（図２３参照）から抽出される。具体的には第３パターンデータ７４ｃのうち「検出情報」７２として「変換禁止領域」が記録されたパターンデータの「形状」と「座標」が、変換禁止領域５６を表す情報として抽出される。
The
ＣＰＵ４は、変換禁止部分の「形状」および「座標」を一時的にＨＤＤ１０に記録する。
The
―変換データの生成―
ＣＰＵ４は図２４に示すように、配線パターンから分割された各直線部３２に対応する第４パターンデータ７４ｄと上記変換不可領域に対応する第５パターンデータ７４ｅとを有する変換データ２４を生成する。ＣＰＵ４は、生成した変換データ２４をＨＤＤ１０に記録する。
―Generation of conversion data―
As shown in FIG. 24, the
第４パターンデータ７４ｄは例えば図２４に示すように、レイアウトデータ部７８と振り分けデータ部８０とを有する。
For example, as shown in FIG. 24, the
レイアウトデータ部７８は、各直線部３２に対応する「識別子」８２と「層番号」６２と「型番号」６４と「座標」７０とを有する。「層番号」６２および「型番号」７０は、分割前の配線パターンの「層番号」および「型番号」である。「座標」７０は例えば、各パターン（各直線部または変換不可領域）の頂点座標のうち対角する２点の座標である。レイアウトデータ部７８はさらに「変換不可情報」９６と「順番」９８を有する。「順番」９８は、各パターンに付けられた番号である。
The
「変換不可情報」９６は、各パターンの変換が予め禁止（「ＮＧ」）されているか否（「ＯＫ」）を示す。「変換不可情報」９６は、例えばレイアウトデータ２２の検出情報７２に基づいて生成される。
The “non-convertible information” 96 indicates whether or not conversion of each pattern is prohibited (“NG”) in advance (“OK”). The “non-convertible information” 96 is generated based on the
レイアウトデータ部７８はさらに、「配線幅」と「配線長」と「抵抗」と「容量」を有してもよい。「配線幅」は、各パターンの幅である。「配線長」は、各パターンの長さである。
The
「抵抗」は、各パターンに対応する配線の抵抗値である。「容量」は、各パターンに対応する配線の容量値である。これらの情報は、各パターンの寸法等から算出される。 “Resistance” is the resistance value of the wiring corresponding to each pattern. “Capacitance” is the capacitance value of the wiring corresponding to each pattern. These pieces of information are calculated from the dimensions of each pattern.
―振り分けデータ部―
振り分けデータ部８０は、「変換済み情報」８４と「上層／下層（型番号）」８６と「選択不可情報」８８とを有する。「上層／下層（型番号）」８６は、各パターンが配置されるレイヤーを示すデータである。
―Distribution data part―
The
「変換済み情報」８４の初期値は「未変換」である。「上層／下層（型番号）」８６と「選択不可情報」８８の初期値は、ヌル・データである。 The initial value of “converted information” 84 is “unconverted”. The initial values of “upper layer / lower layer (model number)” 86 and “non-selectable information” 88 are null data.
但し、「変換不可情報」９６として「ＮＧ」を有する第５パターンデータ７４ｅの「変換済み情報」８４は「済」に設定される。さらにこの第５パターンデータ７４ｅの「上層／下層（型番号）」８６は、「下層（４）」または「下層（３）」に設定される。すなわち「変換不可情報」９６が「ＮＧ」のパターン（配線不可領域）は、予め上層または下層に配置される。
However, the “converted information” 84 of the
（５）変換禁止部の配置工程（Ｓ２４）
ＣＰＵ４は、変換禁止部に対応するパターンデータを、レイアウトデータ（図２３）に記録する。「変換禁止部の配置工程」（Ｓ２４）は、実施の形態１のビア部配置工程に対応する。
(5) Arrangement process of conversion prohibition part (S24)
The
具体的にはＣＰＵ４は、第３パターンデータ７４ｃの「形状」および「座標」として、変換禁止部の「形状」および「座標」を記録する。
Specifically, the
この時ＣＰＵ４は、変換禁止部が複数の下層ビア部を含む場合には、「型番号」として「３」および「４」のいずれか一方を有する第３パターンデータ７４ｃに、各下層ビア部の「形状」および「座標」を記録する。変換禁止部が複数の上層ビア部を含む場合も、同様である。
At this time, if the conversion prohibition unit includes a plurality of lower layer via portions, the
（６）直線部配置工程（Ｓ８）
直線部配置工程（Ｓ８）の詳細は、図１９及び２０に示されている。
(6) Straight line portion arranging step (S8)
Details of the straight line portion arranging step (S8) are shown in FIGS.
―ステップＳ３０〜Ｓ４６―
図２５〜２７は、第２レイヤー（以下、上層と呼ぶ）および第３レイヤー（以下、下層と呼ぶ）の推移を示す図である。図２８〜３０は、振り分けデータ部８０の推移を示す図である。
-Steps S30 to S46-
25 to 27 are diagrams showing transitions of the second layer (hereinafter referred to as the upper layer) and the third layer (hereinafter referred to as the lower layer). 28 to 30 are diagrams illustrating the transition of the
図２５〜２７には、第１層目配線形成層（第１レイヤー）に配置された各配線パターンが一点鎖線で示されている。図２５〜２７にはさらに、上層または下層に配置される変換禁止部９０（下層ビア部９２または上層ビア部９４）が示されている。図２５〜２７の「」内には、各直線部に対応する「順番」９８（図２８参照）が示されている。 25 to 27, each wiring pattern arranged in the first-layer wiring forming layer (first layer) is indicated by a one-dot chain line. 25 to 27 further show a conversion prohibition portion 90 (lower layer via portion 92 or upper layer via portion 94) arranged in the upper layer or the lower layer. “Order” 98 (see FIG. 28) corresponding to each straight line portion is shown in “” of FIGS. 25 to 27.
変換禁止部の配置工程（Ｓ２４）が終了した時点で上層および下層には、図２５（ａ）に示すように変換禁止部９０が配置されている。一方、直線部３２は未配置である。
As shown in FIG. 25A, the conversion prohibition unit 90 is arranged in the upper layer and the lower layer when the conversion prohibition unit arranging step (S24) is completed. On the other hand, the
したがって図２８（ａ）に示すように、振り分けデータ部８０の「上層／下層（型番号）」および「選択不可情報」はヌル・データである。
Therefore, as shown in FIG. 28A, “upper layer / lower layer (model number)” and “non-selectable information” of the
ＣＰＵ４は図１９に示すようにまず、未変換（未配置）の直線部が存在するか否かを振り分けデータ部８０の「変換済み情報」８４を参照して判断する（Ｓ３０）。
As shown in FIG. 19, the
未変換の直線部が存在する場合ＣＰＵ４は、未変換の直線部のうち「順番」９８（図２８参照）が最も小さい直線部を参照パターンに選択する（Ｓ３２）。図２８（ａ）および図２５（ａ）に示す例ではＣＰＵ４は、「順番」９８として「１」を有する直線部を参照パターンに選択する。
When there is an unconverted straight line portion, the
次にＣＰＵ４は、参照パターンに選択した直線部に対向する直線部に未変換のものが存在する否かを、「変換済み情報」８４を参照して判断する（Ｓ３４）。参照パターンと直線部が対向するか否かは、例えば「座標」７０に基づいて判断することができる。
Next, the
未変換の直線部が存在する場合ＣＰＵ４は、未変換の直線部のうち最も長い直線部を変換対象に選択する（Ｓ３６）。例えばＣＰＵ４は、「順番」９８として「２」を有する直線部（図２５（ａ）参照）を選択する。
When there is an unconverted straight line portion, the
ＣＰＵ４はステップ３２で選択した参照パターン（例えば、「順番」８４として「１」を有する直線部）が上層に配置されているか否かを、「上層／下層（型番号）」８６を参照して判断する（Ｓ３８）。
The
「上層／下層（型番号）」８６が「上層」（または、「上層（３）」）であれば、変換対象に選択された直線部は上層に配置される。「上層／下層（型番号）」８６が「下層」（または、「下層（４）」）であれば、変換対象に選択された直線部は下層に配置される。 If “upper layer / lower layer (model number)” 86 is “upper layer” (or “upper layer (3)”), the straight line portion selected for conversion is arranged in the upper layer. If “upper layer / lower layer (model number)” 86 is “lower layer” (or “lower layer (4)”), the straight line portion selected for conversion is placed in the lower layer.
ＣＰＵ４はステップＳ３２で選択した参照パターンが上層に配置されていないと判断すると、図２５（ｂ）に示すように変換対象として選択した直線部１００を上層に配置する（Ｓ４０）。図２５（ｂ）に示す例では、参照パターン（「順番」として「１」を有する直線部）が上層および下層のいずれにも配置されていないのでＣＰＵ４は、参照パターンは上層に配置されていないと判断する。
If the
具体的にはＣＰＵ４は図２８（ｂ）に示すように、直線部１００（「順番」として「２」を有する直線部）の「変換済み情報」８４を「済」に変換し、さらに「上層／下層（型番号）」８６をヌル・データから「上層」に変換する。一方ＣＰＵ４は、参照パターンが上層に配置されていると判断すると、直線部１００を下層に配置する（Ｓ４２）。
Specifically, as shown in FIG. 28B, the
次にＣＰＵ４は、ステップＳ４０またはステップＳ４２で変換（配置）した直線部１００を、参照パターンに選択する（Ｓ４４）。
Next, the
次にＣＰＵ４は、参照パターン（直線部１００）に対向する直線部のうちに未変換のものが存在するか否かを、変換済み情報８４（図２８（ｂ）参照）を参照して判断する（Ｓ４６）。
Next, the
ＣＰＵ４は、未変換の直線部が存在する場合には、ステップＳ３６に戻ってステップＳ３６〜Ｓ４６を再度実行する。これにより例えば、図２５（ｃ）〜図２６（ａ）に示すように、直線部３２が順次上層または下層に配置される。
When there is an unconverted straight line portion, the
具体的には例えばＣＰＵ４はまず、図２９（ａ）に示すように、「順番」が「３」の直線部の「変換済み情報」８４を「済」に変換し、「上層／下層（型番号）」８６を「下層」に変換する。次にＣＰＵ４は「順番」が「４」の直線部の「変換済み情報」８４を「済」に変換し、「上層／下層（型番号）」８６を「上層」に変換する。
Specifically, for example, as shown in FIG. 29 (a), the
―ステップＳ４８〜Ｓ５４―
ＣＰＵ４はステップ４６で、参照パターンに対向する直線部のうちに未変換のものが存在しないと判断した場合には、ステップＳ４８〜Ｓ５４を実行する。
-Steps S48 to S54-
If the
ステップＳ４８ではＣＰＵ４は、ステップ４６で対向する直線部に未変換のものが存在しないと判断された参照パターンの「選択不可情報」８８（図２９（ｂ）参照）を「不可」にする（Ｓ４８）。
In step S48, the
例えば図２５（ｂ）〜図２６（ａ）に示すように「順番」が「２」と「３」と「４」の直線部がこの順番で変換（配置）された場合、ＣＰＵ４は「順番」として「４」を有する直線部を最後に参照パターンとして選択する（Ｓ４４）。図２６（ａ）に示すように、この直線部に対向する未変換の直線部は存在しない。したがってＣＰＵ４は、参照パターンに対向する未変換の直線部は存在しないと判断する（Ｓ４６）。
For example, as shown in FIG. 25B to FIG. 26A, when the straight portions of “2”, “3”, and “4” are converted (arranged) in this order as shown in FIG. The straight line portion having “4” as “” is finally selected as a reference pattern (S44). As shown in FIG. 26 (a), there is no unconverted straight line portion facing this straight line portion. Therefore, the
するとＣＰＵ４はステップＳ４８を実行し図２９（ｂ）に示すように、選択した参照パターン（「順番」として「４」を有する直線部）の「選択不可情報」８８を「不可」にする（Ｓ４８）。
Then, the
次にＣＰＵ４は、「変換済み情報」８４および「選択不可情報」８８を参照して、変換済み（配置済み）でかつ参照パターンとして選択可能な（「選択不可情報」８８が「不可」でない）直線部が存在するか判断する（Ｓ５０）。
Next, the
ＣＰＵ４は、変換済みで選択可能な直線部が存在すると判断した場合には、変換済みで選択可能と判断した直線部の中から参照パターンに選択する（Ｓ５２）。
If the
この時ＣＰＵ４は、「順番」９８に基づいて参照パターンを選択する。例えば、ステップＳ４８で「不可」された直線部の「順番」（例えば、「４」）を基準順番として、この基準順番の次に大きい「順番」を有する直線部を参照パターンに選択する。このような直線部が存在しない場合には、基準順番の次に小さい「順番」を有する直線部を参照パターンに選択する。
At this time, the
図２９（ｂ）に示す例では、変換済みで選択可能な直線部の「順番」は「２」と「３」である。ステップＳ４８で「不可」された直線部の「順番」は「４」である。したがってＣＰＵ４は、「４」の次に小さい「３」を「順番」として有する直線部を参照パターンに選択する。
In the example shown in FIG. 29B, the “order” of the converted and selectable straight line portions is “2” and “3”. The “order” of the straight line portion “impossible” in step S48 is “4”. Therefore, the
次にＣＰＵ４は、参照パターンに対向する未変換（未配置）の直線部が存在するか判断する（Ｓ５４）。ＣＰＵ４は、参照パターンに対向する未変換（未配置）の直線部が存在しないと判断した場合、ステップＳ４８に戻る。
Next, the
図２６（ａ）に示す例では、参照パターン（「順番」が「３」の直線部）に対向する直線部は全て変換済み（配置済み）である。したがってＣＰＵ４は、参照パターンに対向する未変換の直線部は存在しないと判断し、ステップＳ４８に戻りステップＳ４８〜Ｓ５４を再度実行する。
In the example shown in FIG. 26A, all of the straight line portions that face the reference pattern (the straight line portion whose “order” is “3”) have been converted (allocated). Therefore, the
図２９（ｂ）に示す例ではＣＰＵ４は図３０（ａ）に示すように、「順番」として「３」を有する直線部の「選択不可情報」８８を「不可」にする（Ｓ４８）。次にＣＰＵ４は、「順番」として「２」を有する直線部を参照パターンに選択する（Ｓ５２）。次にＣＰＵ４は、参照パターン（「順番」として「２」を有する直線部）に対向する未変換の直線部が存在するか判断する（Ｓ５４）。この状態では図２６（ａ）に示すように、参照パターン（「順番」として「２」を有する直線部）に対向する未変換の直線部が存在する。
In the example shown in FIG. 29B, as shown in FIG. 30A, the
―ステップＳ３６への戻り―
ＣＰＵ４はステップＳ５４で、参照パターンに対向する未変換（未配置）の直線部が存在すると判断した場合、ステップＳ３６に戻りステップＳ３６〜Ｓ４６を実行する。
-Return to step S36-
If the
これにより例えば図２６（ｂ）〜図２７（ｂ）に示すように、「順番」が「１」と「５」と「８」と「６」の直線部３２が順次上層または下層に配置される。
As a result, for example, as shown in FIGS. 26B to 27B, the
具体的には例えばＣＰＵ４はまず、図３０（ａ）に示すように、「順番」が「１」と「５」と「８」と「６」の直線部３２の「上層／下層（型番号）」８６を、順次「上層」または「下層」に変換する。
Specifically, for example, as shown in FIG. 30A, the
―ステップＳ３０への戻り―
一方ＣＰＵ４は、ステップＳ５０で変換済み（配置済み）でかつ参照パターンとして選択可能な直線部が存在ないと判断した場合、ステップＳ３０に戻る。
-Return to step S30-
On the other hand, if the
例えば図２７（ｂ）に示すように「番号」が「７」以外の直線部が変換済みになり、「番号」として「６」を有する直線部が参照パターンとして選択された場合を考える。 For example, as shown in FIG. 27B, a case is considered in which a straight line portion having a “number” other than “7” has been converted and a straight line portion having “6” as the “number” is selected as the reference pattern.
この場合ＣＰＵ４はステップＳ４６で、参照パターンに対向する未変換の直線部は存在しないと判断する。するとＣＰＵ４はステップＳ４８〜Ｓ５４を繰り返し実行し、「順番」として「８」と「５」と「２」と「１」を有する直線部をこの順番で参照パターンに選択する。この時ＣＰＵ４は図３０（ａ）及び（ｂ）に示すように、「順番」として「６」と「８」と「５」と「２」と「１」を有する直線部の「選択不可情報」８８をこの順番で「不可」にする。
In this case, the
この状態では図３０（ｂ）に示すように、変換済み（配置済み）で参照パターンとして選択可能な直線部が存在ない。したがってＣＰＵ４は、変換済み（配置済み）で参照パターンとして選択可能な直線部が存在ないと判断し、ステップＳ３０に戻る（Ｓ５０）。
In this state, as shown in FIG. 30B, there is no straight line portion that has been converted (arranged) and can be selected as a reference pattern. Therefore, the
ＣＰＵ４はステップＳ３０で未変換の直線部が存在すると判断すると、未変換の直線部のうち「順番」が最も小さい直線部を参照パターンに選択する（Ｓ３２）。
If the
図３０（ｂ）に示す例では、「番号」として「７」を有する直線部が未変換である。したがってＣＰＵ４は未変換の直線部が存在すると判断し（Ｓ３０）、「番号」として「７」を有する直線部を参照パターンに選択する（Ｓ３２）。
In the example shown in FIG. 30B, the straight line portion having “7” as the “number” is not converted. Therefore, the
ＣＰＵ４はステップＳ３４で参照パターンに対向する直線部が存在しないと判断した場合、参照パターンを上層または下層に配置する（Ｓ５６）。さらにＣＰＵ４は、この参照パターンの「選択不可情報」８８を「不可」にする（Ｓ５８）。
If the
例えばＣＰＵ４は図３０（ｃ）に示すように、「番号」として「７」を有する直線部の「変換済み情報」８４を「済み」にし、さらに「上層／下層（形番号）」８６を「上層」にする（Ｓ５６）。ＣＰＵ４さらには、「番号」が「７」の直線部の「選択不可情報」８８を「不可」にする（Ｓ５８）。これにより全ての直線部が変換済み（配置済み）になる。
For example, as shown in FIG. 30 (c), the
この状態では、未変換の直線部は存在しない。するとＣＰＵ４はステップＳ３０で未変換の直線部が存在しなと判断し、直線配置工程Ｓ８を終了する。
In this state, there is no unconverted straight line portion. Then, the
直線配置工程Ｓ８によれば、第１レイヤーにおいて最大隣接距離（所定の間隔）以下で対向する直線パターンから分割された直線部は全て、最大隣接距離（所定の間隔）以下では対向しないようになる。 According to the straight line placement step S8, all the straight line portions divided from the straight line patterns that face each other at the maximum adjacent distance (predetermined interval) or less in the first layer do not face each other below the maximum adjacent distance (predetermined interval). .
（７）判断工程（Ｓ１０）および接続部配置工程（Ｓ１２）
判断工程（Ｓ１０）および接続部配置工程（Ｓ１２）は、実施の形態１のものと略同じである。したがって、判断工程（Ｓ１０）および接続部配置工程（Ｓ１２）の説明は省略する。
(7) Judgment process (S10) and connection part arrangement process (S12)
The determination step (S10) and the connection portion arrangement step (S12) are substantially the same as those in the first embodiment. Therefore, the description of the determination step (S10) and the connection portion arrangement step (S12) is omitted.
（８）合成工程（Ｓ１４）
図３１は、合成工程を説明する図である。
(8) Synthesis step (S14)
FIG. 31 is a diagram illustrating the synthesis process.
ＣＰＵ４は上層に配置されたパターンをＯＲ処理により合成しその「形状」および「座標」を、図３１に示すようにレイアウトデータのパターンデータのうち上層に対応するパターンデータ１０２の「形状」６８および「座標」７０に記録する。さらにＣＰＵ４は下層に配置されたパターンをＯＲ処理により合成しその「形状」および「座標」を、図３１に示すようにレイアウトデータのパターンデータのうち下層に対応するパターンデータ１０３の「形状」６８および「座標」７０の記録する。
The
（９）出力工程（Ｓ１６）
ＣＰＵ４は、レイアウトデータ（図３１）から各レイヤーのパターンデータを抽出し、抽出したパターンデータによりマスクデータを生成する。この時ＣＰＵ４は、第１層目配線形成層（第１レイヤー）のパターンデータの代わりに、上層（第２レイヤー）および下層（第３レイヤー）のパターンデータを抽出する。
(9) Output step (S16)
The
ＣＰＵ４は、このように生成したマスクデータを出力する。
The
（実施の形態４）
図３２〜３４は、実施の形態４の集積回路の製造法を説明する工程断面図である。
(Embodiment 4)
32 to 34 are process cross-sectional views illustrating the method of manufacturing the integrated circuit according to the fourth embodiment.
（１）マスク製造工程
まず実施の形態１〜３と略同じ方法で、例えば自動レイアウト・ツールで生成されたマスクパターンを変換する。
(1) Mask Manufacturing Process First, for example, a mask pattern generated by an automatic layout tool is converted by substantially the same method as in the first to third embodiments.
今、第１層目配線層内の配線パターンの間隔が所定の間隔Ｗより広く第２層目配線層内の配線パターンの間隔が所定の間隔Ｗより狭いマスクパターンを、自動レイアウト・ツールが生成したとする。さらに第２層目配線層内の各配線パターンは、下層ビア層に含まれる下層ビアパターンに対応しているとする。 Now, the automatic layout tool generates a mask pattern in which the wiring pattern spacing in the first wiring layer is wider than the predetermined spacing W and the wiring pattern spacing in the second wiring layer is narrower than the predetermined spacing W. Suppose that Furthermore, it is assumed that each wiring pattern in the second wiring layer corresponds to a lower via pattern included in the lower via layer.
パターン変換装置２は、第２層目配線層を下層と上層に変換し、第１層目配線層と下層ビア層と下層と上層を含むマスクパターン（マスクデータ）を出力する。
The
出力されたマスクパターンにより、複数のフォトマスクが製造される。 A plurality of photomasks are manufactured based on the output mask pattern.
（２）トランジスタ形成〜第１層目配線の形成工程（図３２（ａ））
上述した第１層目配線層等に対応するフォトマスクにより図３２（ａ）に示すように、トランジスタ１０４とビア１１２と第１層目配線１０６を、半導体基板１０８上に形成する。トランジスタ１０４は、素子分離絶縁膜１１０により他のトランジスタから電気的に分離される。
(2) Transistor formation to first layer wiring formation process (FIG. 32A)
As shown in FIG. 32A, the
（３）層間絶縁膜の堆積工程（図３２（ａ））
第１層目配線層１０６の上に、層間絶縁膜１１４を堆積する。層間絶縁膜１１４は、例えば厚さ約100nmの絶縁膜（SiO2膜、SiN膜、TEOS（Tetraethyl orthosilicate）膜、USG(tetraethyl orthosilicate undoped silicate glass)膜、BPSG（Boro-phospho silicate glass）膜、SiOC膜, ポーラスLow-k膜など）である。層間絶縁膜１１４は多層の層間絶縁膜であってもよい。
(3) Interlayer insulating film deposition step (FIG. 32A)
An interlayer insulating
（４）ビアホールの形成工程（図３２（ｂ））
上述した下層ビア層に対応するフォトマスクを用いて層間絶縁膜１１４上に、エッチングマスク(図示せず)を形成する。エッチングマスクは、反射防止膜と反射防止膜上に形成されたフォトレジスト膜とを有する（以下、同様）。
(4) Via hole formation process (FIG. 32B)
An etching mask (not shown) is formed on
このエッチングマスクを介して層間絶縁膜１１４を例えばＲＩＥ（Reactive Ion Etching）によりエッチングして図３２（ｂ）に示すように、ビアホール１１６を形成する。その後、エッチングマスクを除去する。
The
（５）配線溝の形成工程（図３２（ｃ））
ビアホール１１６が形成された層間絶縁膜１１４上に、上述した下層に対応するフォトマスクを用いて、エッチングマスク(図示せず)を形成する。
(5) Wiring groove forming step (FIG. 32 (c))
An etching mask (not shown) is formed on the
このエッチングマスクを介して層間絶縁膜１１４をエッチングして図３２（ｃ）に示すように、配線溝１１８を形成する。その後、エッチングマスクを除去する。
The
（６）配線材料堆積およびＣＭＰ工程（図３３（ａ）〜（ｂ））
ビアホール１１６と配線溝１１８が形成された層間絶縁膜１１４上に図３３（ａ）に示すように、配線材料１２０(Cu,W,Ta,TaN,Ti,TiN,Ru等)を堆積する。その後、配線材料１２０をＣＭＰ（Chemical Mechanical Polishing）によりエッチングして、図３３（ｂ）に示すように下層ビア５０と下層配線１２２を形成する。
(6) Wiring material deposition and CMP process (FIGS. 33A to 33B)
As shown in FIG. 33A, a wiring material 120 (Cu, W, Ta, TaN, Ti, TiN, Ru, etc.) is deposited on the
（７）配線溝の形成工程（図３３（ｂ）〜（ｃ））
下層ビア５０と下層配線１２２が形成された層間絶縁膜１１４の上に、層間絶縁膜１２４を堆積する。この層間絶縁膜１２４上に、上述した上層に対応するフォトマスクを用いて、エッチングマスク(図示せず)を形成する。このエッチングマスクを介して層間絶縁膜１２４をエッチングして、配線溝１２６を形成する。その後、エッチングマスクを除去する。
(7) Wiring groove forming process (FIGS. 33B to 33C)
An interlayer insulating
（８）配線材料堆積およびＣＭＰ工程（図３４（ａ）〜（ｂ））
配線溝１２６が形成された層間絶縁膜１２４上に、図３４（ａ）に示すように配線材料１２８(Cu,W,Ta,TaN,Ti,TiN,Ru等)を堆積する。その後、配線材料１２８をＣＭＰによりエッチングして、図３４（ｂ）に示すように上層配線１３０を形成する。
(8) Wiring material deposition and CMP process (FIGS. 34A to 34B)
A wiring material 128 (Cu, W, Ta, TaN, Ti, TiN, Ru, etc.) is deposited on the
その後、上層配線１３０が形成された層間絶縁膜１２４の上に、層間絶縁膜１３２を堆積する。
Thereafter, an
実施の形態４によれば、変換前のマスクパターンで対向していた配線パターンが上層と下層に分離されるので、集積回路の配線容量が小さくなる。 According to the fourth embodiment, since the wiring pattern facing the mask pattern before conversion is separated into the upper layer and the lower layer, the wiring capacity of the integrated circuit is reduced.
（実施の形態５）
実施の形態５は、実施の形態４に類似している。したがって実施の形態４と共通する部分の説明は、省略または簡単にする。
(Embodiment 5)
The fifth embodiment is similar to the fourth embodiment. Therefore, description of portions common to
図３５〜３６は、実施の形態５の集積回路の製造法の工程断面図である。 35 to 36 are process cross-sectional views of the manufacturing method of the integrated circuit according to the fifth embodiment.
（１）マスク製造工程
まず実施の形態４と略同じ手順で、複数のフォトマスを製造する。
(1) Mask Manufacturing Process First, a plurality of photomasses are manufactured in substantially the same procedure as in the fourth embodiment.
但し変換されたマスクパターンは、接続部４２（図６（ａ）参照）が配置された接続部層を有する。したがってフォトマスクには、この接続部層に対応するマスクが含まれる。 However, the converted mask pattern has a connection part layer in which the connection part 42 (see FIG. 6A) is arranged. Therefore, the photomask includes a mask corresponding to the connection layer.
（２）トランジスタ形成〜下層配線の形成工程（図３５（ａ））
製造されたフォトマスクにより実施の形態４と略同じ手順により、図３５（ａ）に示すように半導体基板１０８上に、トランジスタ１０４と、第１層目配線１０６と、下層ビア５０と、下層配線１２２とを形成する。
(2) Transistor formation to lower layer wiring formation process (FIG. 35A)
With the manufactured photomask, the
実施の形態４では図３２（ａ）に示すように、第１層目配線１０６は一層の層間絶縁膜１３２に形成される。一方、実施の形態５の第１層目配線１０６は二層の層間絶縁膜１３４に形成される。
In the fourth embodiment, as shown in FIG. 32A, the
層間絶縁膜１３４のうち基板側の絶縁膜は、例えば厚さ約20nmのSiN膜（或いは、TEOS膜、SiOC膜など）である。表面側の絶縁膜は、例えば厚さ約100nmのSiO2膜(或いは、SiN膜、TEOS膜、USG膜、BPSG膜、SiOC膜、ポーラスLow-k膜など)である。
The insulating film on the substrate side of the
（３）層間絶縁膜の形成（図３５（ａ））
下層配線１２２が形成された層間絶縁膜１１４の上に図３５（ａ）に示すように、二層の層間絶縁膜１３６を堆積する。層間絶縁膜１３６の構成は、層間絶縁膜１３４と同じである。
(3) Formation of interlayer insulating film (FIG. 35A)
As shown in FIG. 35A, a two-layer
（４）接続部ホールの形成（図３５（ｂ））
上述した接続部層に対応するフォトマスクを用いて層間絶縁膜１３６上に、エッチングマスク(図示せず)を形成する。このエッチングマスクを介して二層の層間絶縁膜１３６を例えばＲＩＥによりエッチングして、図３５（ｂ）に示すように接続部ホール１３８を形成する。その後、エッチングマスクを除去する。
(4) Formation of connection hole (FIG. 35 (b))
An etching mask (not shown) is formed on the
（５）配線溝の形成工程（図３６（ａ））
その後、接続部ホール１３８が形成された層間絶縁膜１３６上に、下層ビア層に対応するフォトマスクを用いてエッチングマスク(図示せず)を形成する。このエッチングマスクを介して層間絶縁膜１３６のうち上側の絶縁膜をエッチングして、配線溝１２６を形成する。その後、エッチングマスクを除去する。
(5) Wiring groove forming step (FIG. 36A)
Thereafter, an etching mask (not shown) is formed on the
（６）配線材料堆積およびＣＭＰ工程（図３６（ｂ））
接続部ホール１３８と配線溝１１８が形成された層間絶縁膜１３６上に、配線材料(Cu,W,Ta,TaN,Ti,TiN,Ru等)を堆積する。この配線材料をＣＭＰによりエッチングして、図３６（ｂ）に示すように上層配線１４０を形成する。
(6) Wiring material deposition and CMP process (FIG. 36B)
A wiring material (Cu, W, Ta, TaN, Ti, TiN, Ru, etc.) is deposited on the
その後、上層配線１４０が形成された層間絶縁膜１３６の上に、層間絶縁膜１４２を堆積する。
Thereafter, an
実施の形態５によれば、下層配線１２２が形成された層間絶縁膜１１４に発生するクラック等の欠陥は、上層配線１４０が形成された層間絶縁膜１３６のうち下側の絶縁膜により覆われる。したがって層間絶縁膜１１４の欠陥を介して上層配線１４０と下層配線１２２が接続されることはない。
According to the fifth embodiment, defects such as cracks generated in the
以上の例では、パターン変換方法（マスクパターンの製造方法）の全工程がパターン変換装置により実行される。しかしパターン変換方法の一部または全部は、人手により行われてもよい。 In the above example, all the steps of the pattern conversion method (mask pattern manufacturing method) are executed by the pattern conversion apparatus. However, part or all of the pattern conversion method may be performed manually.
また以上の例では、変換される層（レイヤー）は一層である。しかし複数の層が変換されてもよい。 Moreover, in the above example, the layer (layer) converted is one layer. However, multiple layers may be converted.
以上の例では、パターン変換されるマスクパターンは、自動レイアウト・ツールで生成される。しかし人手で生成されたマスクパターンを、変換してもよい。 In the above example, the mask pattern subjected to pattern conversion is generated by the automatic layout tool. However, a manually generated mask pattern may be converted.
２・・・パターン変換装置
２６ａ・・・第１配線パターン
２６ｂ・・・第２配線パターン
２６ｃ・・・第３配線パターン
２６ｄ・・・第４配線パターン
３０・・・ビア部
３２・・・直線部
３４ａ・・・第１ビア部領域
３６ａ・・・第１直線部領域
３８ａ・・・第１部分
３８ｂ・・・第２部分
５８・・・特異部
６０・・・部分
９０・・・変換禁止部
2 ...
Claims (4)
前記各ビア部を、当該各ビア部が位置する第１ビア部領域に対応する第２レイヤー内の第２ビア部領域または前記第１ビア部領域に対応する第３レイヤー内の第３ビア部領域に配置する第２工程と、
前記各直線部を、当該各直線部が位置する第１直線部領域に対応する前記第２レイヤー内の第２直線部領域または前記第１直線部領域に対応する前記第３レイヤー内の第３直線部領域に配置する第３工程と、
前記複数のビア部と前記複数の直線部のうち前記第２レイヤーに配置された部分を合成して第３配線パターンを形成するとともに、前記複数のビア部と前記複数の直線部のうち前記第３レイヤーに配置された部分を合成して第４配線パターンを形成する第４工程と、
前記第１レイヤーの代わりに、前記第３配線パターンを有する前記第２レイヤーと前記第４配線パターンを有する前記第３レイヤーとを有するマスクパターンを生成する第５工程を有し、
前記第３工程では、前記各直線部を、前記第１配線パターンから分割された前記各直線部と前記第２配線パターンから分割された前記各直線部が前記所定の間隔以下で対向しないように、前記第２直線部領域または前記第３直線部領域に配置する
マスクパターンの製造方法。 A first step of dividing the first wiring pattern and the second wiring pattern facing each other in the first layer into a plurality of via portions corresponding to the via pattern and a plurality of straight line portions;
Each via portion is defined as a second via portion region in a second layer corresponding to the first via portion region in which each via portion is located or a third via portion in a third layer corresponding to the first via portion region. A second step of arranging in the region;
Each straight line portion is a second straight line region in the second layer corresponding to the first straight line region where the straight line portion is located or a third in the third layer corresponding to the first straight line region. A third step of arranging in the straight line region;
Of the plurality of via portions and the plurality of straight line portions, a portion arranged in the second layer is synthesized to form a third wiring pattern, and the first of the plurality of via portions and the plurality of straight line portions is A fourth step of synthesizing portions arranged in the three layers to form a fourth wiring pattern;
A fifth step of generating a mask pattern having the second layer having the third wiring pattern and the third layer having the fourth wiring pattern instead of the first layer;
In the third step, the straight line portions divided from the first wiring pattern and the straight line portions divided from the second wiring pattern do not face each other at a predetermined distance or less. A method of manufacturing a mask pattern arranged in the second straight line region or the third straight line region.
前記第２工程では、前記複数のビア部のうち複数のビア部が前記第１レイヤーの上側のビアパターンに対応する上層ビア部である場合には、前記各上層ビア部を前記第２レイヤー内の前記第２ビア部領域および前記第３レイヤー内の前記第３ビア部領域のいずれか一方に配置し、前記複数のビア部のうち複数のビア部が前記第１レイヤーの下側のビアパターンに対応する下層ビア部である場合には、前記各下層ビア部を前記第２ビア部領域および前記第３ビア部領域のいずれか一方に配置することを
特徴とするマスクパターンの製造方法。 In the manufacturing method of the mask pattern according to claim 1,
In the second step, when a plurality of via portions among the plurality of via portions are upper layer via portions corresponding to a via pattern on the upper side of the first layer, each upper layer via portion is included in the second layer. Arranged in one of the second via portion region and the third via portion region in the third layer, and a plurality of via portions of the plurality of via portions are disposed below the first layer. When the lower via portion corresponds to the above, the respective lower via portions are arranged in one of the second via portion region and the third via portion region.
前記第１配線パターンおよび前記第２配線パターンのいずれか一方または双方が、分岐または屈折する特異部を有し、
前記第１工程では、前記第１配線パターンと前記第２配線パターンを、前記複数のビア部と前記特異部と前記複数の直線部とに分割し、
前記第２工程ではさらに、前記特異部を、前記特異部が位置する第１特異部領域に対応する前記第２レイヤー内の第２特異部領域または前記第１特異部領域に対応する前記第３レイヤー内の第３特異部領域に配置し、
第４工程では、前記特異部が前記第２レイヤーに配置された場合には、前記複数のビア部と前記特異部と前記複数の直線部のうち前記第２レイヤーに配置された部分を合成して前記第３配線パターンを形成し、前記特異部が前記第３レイヤーに配置された場合には、前記複数のビア部と前記特異部と前記複数の直線部のうち前記第３レイヤーに配置された部分を合成して前記第４配線パターンを形成することを
特徴とするマスクパターンの製造方法。 In the manufacturing method of the mask pattern according to claim 1 or 2,
Either or both of the first wiring pattern and the second wiring pattern have a singular part that branches or refracts,
In the first step, the first wiring pattern and the second wiring pattern are divided into the plurality of via portions, the unique portion, and the plurality of linear portions,
In the second step, the singular part may be the second singular part region in the second layer corresponding to the first singular part region where the singular part is located or the third singular part region corresponding to the first singular part region. Place it in the third singular part area in the layer,
In the fourth step, when the singular part is arranged in the second layer, the parts arranged in the second layer among the plurality of via parts, the singular part, and the plurality of straight line parts are synthesized. When the third wiring pattern is formed and the singular part is arranged in the third layer, the third wiring pattern is arranged in the third layer among the plurality of via parts, the singular part, and the plurality of straight line parts. And forming the fourth wiring pattern by synthesizing the portions.
前記複数のビア部および前記複数の直線部のうち前記第１レイヤーで接していた第１部分と第２部分を、前記第２工程で異なるレイヤーに配置した場合、
前記第４工程では、配置された前記第１部分に接しさらに前記第２部分に対応する領域の端部に重なる接続部と前記第１部分とを合成することを
特徴とするマスクパターンの製造方法。 In the manufacturing method of the mask pattern given in any 1 paragraph of Claims 1 thru / or 3,
When the first portion and the second portion that were in contact with each other in the first layer among the plurality of via portions and the plurality of linear portions are arranged in different layers in the second step,
In the fourth step, the first portion and the connecting portion that are in contact with the arranged first portion and overlap the end portion of the region corresponding to the second portion are combined with the first portion. .
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