JP2014078901A

JP2014078901A - Data transfer circuit, imaging element and imaging apparatus

Info

Publication number: JP2014078901A
Application number: JP2012226605A
Authority: JP
Inventors: Shingo Sanada; 慎吾眞田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2012-10-12
Filing date: 2012-10-12
Publication date: 2014-05-01
Also published as: US9571771B2; US20140104470A1; CN103731610A

Abstract

PROBLEM TO BE SOLVED: To reduce transfer delay.SOLUTION: The data transfer circuit includes: plural data transfer sections each of which has a transfer line for transferring pixel signal read out from a pixel column of an image sensor and an amplification section for amplifying the pixel signal output from the transfer line, and each of the plural data transfer sections transfers a pixel signal from different pixel columns. The plural data transfer sections are connected to each other in series. By reducing transfer delay, the data output section can precisely take in the data at a high speed. The art is applicable to, for example, any apparatus such as imaging element, imaging apparatus.

Description

本技術は、データ転送回路、撮像素子、および撮像装置に関し、特に、転送遅延の増大を抑制することができるようにしたデータ転送回路、撮像素子、および撮像装置に関する。 The present technology relates to a data transfer circuit, an imaging device, and an imaging device, and more particularly, to a data transfer circuit, an imaging device, and an imaging device that can suppress an increase in transfer delay.

従来、画素アレイより行毎に読み出された画素信号を、それぞれA/D変換し、データ出力部に順次転送する撮像素子があった。このような撮像素子においては、画素信号を転送するデータ転送回路において、出力側から遠い方の画素列から読み出された画素信号の遅延時間と、出力側から近い方の画素列から読み出された画素信号の遅延時間との差が大きくグローバルクロックとの同期化をはかるフリップフロップのセットアップタイムマージン・ホールドタイムマージンが減少し、転送速度が低下する恐れがあった。 Conventionally, there has been an image sensor in which pixel signals read out from a pixel array for each row are A / D converted and sequentially transferred to a data output unit. In such an image sensor, in the data transfer circuit for transferring the pixel signal, the delay time of the pixel signal read from the pixel row farther from the output side and the pixel row read from the pixel row closer to the output side are read. The difference between the delay time of the pixel signals is large and the setup time margin / hold time margin of the flip-flop that synchronizes with the global clock is reduced, which may reduce the transfer speed.

そこで、デジタルデータ出力部のデータ取り込みを行うクロックラインの遅延を調整することにより、デジタルデータ出力部へ転送する転送線で生じる遅延を低減することでデジタルデータ出力部におけるデータ取り込みを高速かつ高精度に行うデータ転送回路が考えられた（例えば、特許文献１参照）。 Therefore, by adjusting the delay of the clock line that captures data in the digital data output unit, the delay in the transfer line that transfers to the digital data output unit is reduced, so that the data capture in the digital data output unit can be performed at high speed and with high accuracy. A data transfer circuit for performing the above is considered (for example, see Patent Document 1).

特開２００８−３０６６９５号公報JP 2008-306695 A

しかしながら、この方法では、画素列が多かったり、転送線が長かったりする場合、転送バスで生じる遅延の低減への寄与は限定的であり、配線遅延の増大を招く恐れがあった。 However, in this method, when there are many pixel columns or the transfer line is long, the contribution to the reduction of the delay caused by the transfer bus is limited, and there is a possibility of increasing the wiring delay.

本技術は、このような状況に鑑みて提案されたものであり、転送遅延の増大を抑制することを目的とする。 The present technology has been proposed in view of such a situation, and an object thereof is to suppress an increase in transfer delay.

本技術の一側面は、イメージセンサの、画素列から読み出された画素信号を転送する転送線と、前記転送線から出力される前記画素信号を増幅する増幅部とを有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部を備え、前記複数のデータ転送部が、互いに直列に接続されるデータ転送回路である。 One aspect of the present technology includes a transfer line that transfers a pixel signal read from a pixel column of an image sensor, and an amplification unit that amplifies the pixel signal output from the transfer line. The data transfer circuit includes a plurality of data transfer units that transfer column pixel signals, and the plurality of data transfer units are connected in series to each other.

前記データ転送部は、さらに、画素から読み出された画素信号の信号レベルをデジタル値に変換して保持するカウンタラッチを画素列毎に備え、前記転送線は、各カウンタラッチに保持された前記デジタル値を順次転送することができる。 The data transfer unit further includes, for each pixel column, a counter latch that converts and holds a signal level of a pixel signal read from a pixel into a digital value, and the transfer line is held in each counter latch. Digital values can be transferred sequentially.

前記データ転送部毎に、各画素列の画素信号の転送のタイミングを制御する列走査回路をさらに備え、各列走査回路は、クロック信号を取得するための、互いに独立したクロック線を有することができる。 Each of the data transfer units further includes a column scanning circuit that controls the timing of transferring the pixel signal of each pixel column, and each column scanning circuit has clock lines that are independent from each other for acquiring a clock signal. it can.

前記データ転送部から出力される画素信号を保持し、所定のタイミングにおいて、保持している画素信号を次段の前記データ転送部に供給する中継用データ転送部をさらに備え、前記複数のデータ転送部は、前記中継用データ転送部を介して互いに直列に接続されることができる。 A plurality of data transfer units, further comprising a relay data transfer unit that holds the pixel signal output from the data transfer unit and supplies the held pixel signal to the data transfer unit in the next stage at a predetermined timing; The units can be connected to each other in series via the relay data transfer unit.

前記中継用データ転送部は、前記画素信号を保持する保持部と、前記保持部に保持された前記画素信号を読み出す読み出し部とを備えることができる。 The relay data transfer unit may include a holding unit that holds the pixel signal and a reading unit that reads the pixel signal held in the holding unit.

前記読み出し部は、前記複数のデータ転送部間で同期をとったタイミングで、前記保持部に保持された前記画素信号を読み出すことができる。 The readout unit can read out the pixel signal held in the holding unit at a timing at which the plurality of data transfer units are synchronized.

前記中継用データ転送部に画素信号を供給するデータ転送部は、各画素列の画素信号を、前記画素信号の前記データ転送回路からの出力タイミングに応じたタイミングよりも早く前記中継用データ転送部に供給することができる。 The data transfer unit that supplies a pixel signal to the relay data transfer unit sends the pixel signal of each pixel column earlier than the timing corresponding to the output timing of the pixel signal from the data transfer circuit. Can be supplied to.

前記中継用データ転送部は、前記保持部を複数備え、前記中継用データ転送部に画素信号を供給するデータ転送部は、各画素列の画素信号を、前記画素信号の前記データ転送回路からの出力タイミングに応じたタイミングよりも、前記中継用データ転送部の前記保持部の数に応じた時間分早く前記中継用データ転送部に供給することができる。 The relay data transfer unit includes a plurality of the holding units, and the data transfer unit that supplies pixel signals to the relay data transfer unit receives pixel signals of each pixel column from the data transfer circuit of the pixel signals. The relay data transfer unit can be supplied to the relay data transfer unit earlier than the timing corresponding to the output timing by a time corresponding to the number of the holding units of the relay data transfer unit.

最も出力側の前記データ転送部から出力される画素信号の出力タイミングの同期をとる同期部をさらに備えることができる。 A synchronization unit that synchronizes the output timing of the pixel signal output from the data transfer unit on the most output side can be further provided.

本技術の他の側面は、入射光を光電変換する受光部を有する画素を複数有する画素領域と、前記画素領域の、画素列から読み出された画素信号を転送する転送線と、前記転送線から出力される前記画素信号を増幅する増幅部とを有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部とを備え、前記複数のデータ転送部が、互いに直列に接続される撮像素子である。 Another aspect of the present technology includes a pixel region having a plurality of pixels each having a light receiving unit that photoelectrically converts incident light, a transfer line that transfers a pixel signal read from a pixel column in the pixel region, and the transfer line And a plurality of data transfer units that transfer pixel signals of different pixel columns, and the plurality of data transfer units are connected in series to each other. It is an image sensor.

本技術のさらに他の側面は、入射光を光電変換する受光部を有する画素を複数有する画素領域と、前記画素領域の、画素列から読み出された画素信号を転送する転送線と、前記転送線から出力される前記画素信号を増幅する増幅部とを有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部とを備え、前記複数のデータ転送部が、互いに直列に接続される撮像素子と、前記撮像素子において光電変換された被写体の画像を画像処理する画像処理部とを備える撮像装置である。 According to still another aspect of the present technology, a pixel region having a plurality of pixels each having a light receiving unit that photoelectrically converts incident light, a transfer line that transfers a pixel signal read from a pixel column in the pixel region, and the transfer An amplification unit that amplifies the pixel signal output from the line, and a plurality of data transfer units that transfer pixel signals of different pixel columns, and the plurality of data transfer units are connected in series to each other And an image processing unit that performs image processing on an image of a subject photoelectrically converted by the image sensor.

本技術の一側面においては、イメージセンサの、画素列から読み出された画素信号を転送する転送線と、転送線から出力される画素信号を増幅する増幅部とを有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部とが備えられ、複数のデータ転送部が、互いに直列に接続される。 In one aspect of the present technology, the image sensor includes a transfer line that transfers a pixel signal read from the pixel column and an amplification unit that amplifies the pixel signal output from the transfer line, and the pixel columns are different from each other. And a plurality of data transfer units that transfer the pixel signals, and the plurality of data transfer units are connected in series with each other.

本技術の他の側面においては、入射光を光電変換する受光部を有する画素を複数有する画素領域と、画素領域の、画素列から読み出された画素信号を転送する転送線と、転送線から出力される画素信号を増幅する増幅部とを有し、互いに異なる画素列の画素信号が転送される複数のデータ転送部とが備えられ、複数のデータ転送部が、互いに直列に接続される。 In another aspect of the present technology, a pixel region having a plurality of pixels each having a light receiving unit that photoelectrically converts incident light, a transfer line that transfers a pixel signal read from a pixel column in the pixel region, and a transfer line And a plurality of data transfer units to which pixel signals of different pixel columns are transferred. The plurality of data transfer units are connected in series to each other.

本技術のさらに他の側面においては、入射光を光電変換する受光部を有する画素を複数有する画素領域と、画素領域の、画素列から読み出された画素信号を転送する転送線と、転送線から出力される画素信号を増幅する増幅部とを有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部とが備えられ、複数のデータ転送部が、互いに直列に接続される撮像素子と、撮像素子において光電変換された被写体の画像を画像処理する画像処理部とが備えられる。 In still another aspect of the present technology, a pixel region having a plurality of pixels each having a light receiving unit that photoelectrically converts incident light, a transfer line that transfers a pixel signal read from a pixel column in the pixel region, and a transfer line And a plurality of data transfer units that transfer pixel signals of different pixel columns, and the plurality of data transfer units are connected in series to each other. An element and an image processing unit that performs image processing on an image of a subject photoelectrically converted by the imaging element are provided.

本技術によれば、転送遅延の増大を抑制することができる。 According to the present technology, it is possible to suppress an increase in transfer delay.

従来のイメージセンサの主な構成例を示す図である。It is a figure which shows the main structural examples of the conventional image sensor. 従来のデータ転送回路の主な構成例を示す図である。It is a figure which shows the main structural examples of the conventional data transfer circuit. 従来のデータ転送回路のドライバの主な構成例を示す図である。It is a figure which shows the main structural examples of the driver of the conventional data transfer circuit. 従来のデータ転送回路の主な構成例を示す図である。It is a figure which shows the main structural examples of the conventional data transfer circuit. 従来のデータ転送回路のセットアップホールドマージンの関係を表した図である。It is a figure showing the relationship of the setup hold margin of the conventional data transfer circuit. 従来のデータ転送回路の出力遅延量を表した図である。It is a figure showing the output delay amount of the conventional data transfer circuit. イメージセンサの主な構成例を示す図である。It is a figure which shows the main structural examples of an image sensor. 単位画素の主な構成例を示す図である。It is a figure which shows the main structural examples of a unit pixel. データ転送回路の主な構成例を示す図である。It is a figure which shows the main structural examples of a data transfer circuit. データ転送回路のセットアップホールドマージンの関係の例を表した図である。It is a figure showing the example of the relationship of the setup hold margin of a data transfer circuit. データ転送回路の出力遅延量の例を表した図である。It is a figure showing the example of the output delay amount of a data transfer circuit. データ転送回路の他の構成例を示す図である。It is a figure which shows the other structural example of a data transfer circuit. データ転送回路の、さらに他の構成例を示す図である。It is a figure which shows the further another structural example of a data transfer circuit. データ転送回路のセットアップホールドマージンの関係の、他の例を表した図である。It is a figure showing the other example of the relationship of the setup hold margin of a data transfer circuit. データ転送回路の出力遅延量の他の例を表した図である。It is a figure showing the other example of the output delay amount of a data transfer circuit. 撮像装置の主な構成例を示すブロック図である。It is a block diagram which shows the main structural examples of an imaging device.

以下、本開示を実施するための形態（以下実施の形態とする）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（イメージセンサ）
２．第２の実施の形態（撮像装置） Hereinafter, modes for carrying out the present disclosure (hereinafter referred to as embodiments) will be described. The description will be given in the following order.
1. First embodiment (image sensor)
2. Second embodiment (imaging device)

＜１．第１の実施の形態＞
［イメージセンサ］
図１は、従来のイメージセンサの一部の構成例を示すブロック図である。図１に示されるイメージセンサ１０は、撮像素子の一実施の形態であり、被写体を撮像し、撮像画像のデジタルデータを得る。 <1. First Embodiment>
[Image sensor]
FIG. 1 is a block diagram illustrating a configuration example of a part of a conventional image sensor. An image sensor 10 shown in FIG. 1 is an embodiment of an image sensor, and images a subject to obtain digital data of a captured image.

イメージセンサ１０は、どのようなイメージセンサであっても良い。例えば、CMOS（Complementary Metal Oxide Semiconductor）を用いたCMOSイメージセンサや、CCD（Charge Coupled Device）を用いたCCDイメージセンサ等であってもよい。 The image sensor 10 may be any image sensor. For example, a CMOS image sensor using CMOS (Complementary Metal Oxide Semiconductor), a CCD image sensor using CCD (Charge Coupled Device), or the like may be used.

図１に示されるように、イメージセンサ１０は、半導体基板１１上に形成される。イメージセンサ１０は、タイミング制御回路１２、行走査回路１３、画素アレイ部１４、DAC（Digital Analog Converter）１５、比較器１６、データ転送回路１７、およびデータ処理部１８等を有する。 As shown in FIG. 1, the image sensor 10 is formed on a semiconductor substrate 11. The image sensor 10 includes a timing control circuit 12, a row scanning circuit 13, a pixel array unit 14, a DAC (Digital Analog Converter) 15, a comparator 16, a data transfer circuit 17, a data processing unit 18, and the like.

画素アレイ部１４には、複数の画素部２０が形成され、また、図中上下方向に並ぶ画素を結ぶ垂直信号線２１と、図中左右方向に並ぶ画素を結ぶ列選択線が形成される。比較器１６は、画素列（垂直信号線２１）毎に設けられる。比較器１６は、対応する画素列の画素から読み出された画素信号とDAC１５から供給される参照信号とを比較し、その比較結果をデータ転送回路１７に供給する。 In the pixel array unit 14, a plurality of pixel units 20 are formed, and a vertical signal line 21 connecting pixels arranged in the vertical direction in the drawing and a column selection line connecting pixels arranged in the horizontal direction in the drawing are formed. The comparator 16 is provided for each pixel column (vertical signal line 21). The comparator 16 compares the pixel signal read from the pixel in the corresponding pixel column with the reference signal supplied from the DAC 15 and supplies the comparison result to the data transfer circuit 17.

データ転送回路１７は、列走査回路３１、列選択線３２、カウンタラッチ３３、センスアンプ３４、およびフリップフロップ３５を有する。カウンタラッチ３３は、画素列毎に設けられ、その画素列の画素から読み出された信号を一時的に保持し、順次、転送線を介してセンスアンプ３４に供給する。 The data transfer circuit 17 includes a column scanning circuit 31, a column selection line 32, a counter latch 33, a sense amplifier 34, and a flip-flop 35. The counter latch 33 is provided for each pixel column, temporarily holds a signal read from the pixel of the pixel column, and sequentially supplies the signal to the sense amplifier 34 via the transfer line.

行走査回路１３は、画素信号の読み出しを制御する。 The row scanning circuit 13 controls reading of pixel signals.

カウンタラッチ３３および比較器１６は、画素列毎に設けられ、供給された画素信号の信号レベルをデジタル値として出力する。つまり、DAC１５、並びに、カウンタラッチ３３および比較器１６は、列並列A/Dを構成すると言える。 The counter latch 33 and the comparator 16 are provided for each pixel column, and output the signal level of the supplied pixel signal as a digital value. That is, it can be said that the DAC 15, the counter latch 33, and the comparator 16 constitute a column parallel A / D.

列走査回路３１は、各カウンタラッチ３３が保持する画素信号のデジタル値を読み出し、順次、センスアンプ３４を介してイメージセンサ１０の外部に出力する。 The column scanning circuit 31 reads the digital value of the pixel signal held by each counter latch 33 and sequentially outputs it to the outside of the image sensor 10 via the sense amplifier 34.

図２は、図１のデータ転送回路１７の、より詳細な構成例を示す図である。シフトレジスタ４５により構成されている列走査回路３１によりドライブトランジスタを制御し、カウンタラッチ（Nビット）３３へ順次アクセスを行なっていき、センスアンプ３４にて増幅し、グローバルクロックとの同期化を行った後、外部へ出力する。 FIG. 2 is a diagram showing a more detailed configuration example of the data transfer circuit 17 of FIG. The column scanning circuit 31 constituted by the shift register 45 controls the drive transistor, sequentially accesses the counter latch (N bit) 33, amplifies by the sense amplifier 34, and synchronizes with the global clock. After that, output to the outside.

図３は、従来のデータ転送回路用のドライバのブロック構成を示している。図３に示されるように、センスアンプ３４では、転送バス上の微小な電圧差を増幅することによりデータ転送を行う。 FIG. 3 shows a block configuration of a driver for a conventional data transfer circuit. As shown in FIG. 3, the sense amplifier 34 performs data transfer by amplifying a small voltage difference on the transfer bus.

図４は、従来のデータ転送回路１７の全体の構成例を示す図である。カウンタラッチ・ドライブトランジスタ・センスアンプ・列走査回路（シフトレジスタ）により構成されている。列走査回路３１を構成するシフトレジスタ４５へ枝葉状に分配された遅延クロックの周期でカウンタラッチ３３へ順次アクセスを行う。カウンタラッチ３３の値に応じた結果をセンスアンプ３４は出力する。転送されたデータはシフトレジスタ３５によってグローバルクロックとの同期化される。 FIG. 4 is a diagram showing an example of the overall configuration of a conventional data transfer circuit 17. It consists of a counter latch, a drive transistor, a sense amplifier, and a column scanning circuit (shift register). The counter latch 33 is sequentially accessed at the cycle of the delay clock distributed in the form of branches and leaves to the shift register 45 constituting the column scanning circuit 31. The sense amplifier 34 outputs a result corresponding to the value of the counter latch 33. The transferred data is synchronized with the global clock by the shift register 35.

図５は、従来のデータ転送回路１７内でのセットアップホールドマージンの関係を表した図である。列走査回路３１を構成するシフトレジスタ４５へ入力されるクロックは枝葉状に分配されるためグローバルクロックに対しての遅延時間はすべてのシフトレジスタで等しくなる。センスアンプ３４から列選択ドライバ間の接続負荷に応じてセンスアンプ３４の出力遅延は異なるため、センスアンプ３４の遠端では出力遅延は大きくセンスアンプ３４の近端では出力遅延は小さくなる。 FIG. 5 is a diagram showing the relationship between the setup and hold margins in the conventional data transfer circuit 17. Since the clocks input to the shift register 45 constituting the column scanning circuit 31 are distributed in the form of branches and leaves, the delay time with respect to the global clock is equal in all the shift registers. Since the output delay of the sense amplifier 34 differs depending on the connection load between the sense amplifier 34 and the column selection driver, the output delay is large at the far end of the sense amplifier 34 and the output delay is small at the near end of the sense amplifier 34.

図６は、従来のデータ転送回路１７での、グローバルクロックに対するセンスアンプ３４の出力および枝葉状に分配されたクロックの出力遅延量を表した図である。このように遠近端でのセンスアンプ出力遅延時間差が大きいため、グローバルクロックとの同期化をはかるフリップフロップのセットアップタイムマージン・ホールドタイムマージンが減少し、転送速度が低下する恐れがあった。 FIG. 6 is a diagram showing the output delay amount of the output of the sense amplifier 34 with respect to the global clock and the clock distributed to the branches and leaves in the conventional data transfer circuit 17. Since the difference in the sense amplifier output delay time at the far and near ends is thus large, the setup time margin and the hold time margin of the flip-flop that synchronizes with the global clock are reduced, and the transfer speed may be lowered.

特許文献１においては、デジタルデータ出力部のデータ取り込みを行うクロックラインの遅延を調整することにより、デジタルデータ出力部へ転送する転送線で生じる遅延を低減することでデジタルデータ出力部におけるデータ取り込みを高速かつ高精度に行う方法が開示されているが、取り扱う列並列A/D数が多いケースや転送線が長いケースでは、上記データ転送回路において転送バスで生じる遅延の低減への寄与は限定的であり、配線遅延の増大を招いてしまう恐れがあった。 In Patent Document 1, the delay in the transfer line that transfers data to the digital data output unit is reduced by adjusting the delay of the clock line that performs the data capture in the digital data output unit, thereby capturing the data in the digital data output unit. Although a high-speed and high-accuracy method has been disclosed, in the case where the number of column parallel A / Ds handled is large or the transfer line is long, the contribution to reducing the delay generated in the transfer bus in the data transfer circuit is limited. Therefore, there is a risk of increasing the wiring delay.

そこで、このようなデータ転送回路において、データ転送路を多段化し、遅延時間の増大を抑制するようにする。 Therefore, in such a data transfer circuit, the data transfer path is multistaged to suppress an increase in delay time.

図７は、本技術を適用したイメージセンサの主な構成例を示すブロック図である。図７に示されるイメージセンサ１００は、図１のイメージセンサ１０と基本的に同様の撮像素子であり、その構成は、半導体基板１１１に形成される。つまり、イメージセンサ１００は、イメージセンサ１０と同様に、任意のイメージセンサであってもよく、CMOSイメージセンサやCCDイメージセンサであってもよい。 FIG. 7 is a block diagram illustrating a main configuration example of an image sensor to which the present technology is applied. An image sensor 100 shown in FIG. 7 is an image sensor basically similar to the image sensor 10 of FIG. 1, and the configuration thereof is formed on a semiconductor substrate 111. That is, the image sensor 100 may be an arbitrary image sensor like the image sensor 10, and may be a CMOS image sensor or a CCD image sensor.

図７に示されるように、イメージセンサ１００は、タイミング制御回路１１２、行走査回路１１３、画素アレイ部１１４、DAC１１５、比較部（コンパレータ）１１６、データ転送回路１１７、およびデータ処理部１２０を有する。 As illustrated in FIG. 7, the image sensor 100 includes a timing control circuit 112, a row scanning circuit 113, a pixel array unit 114, a DAC 115, a comparison unit (comparator) 116, a data transfer circuit 117, and a data processing unit 120.

タイミング制御回路１１２は、行走査回路１１３、DAC１１５、およびデータ転送回路１２０等の、イメージセンサ１００の各部の動作タイミングを制御する。 The timing control circuit 112 controls the operation timing of each part of the image sensor 100 such as the row scanning circuit 113, the DAC 115, and the data transfer circuit 120.

行走査回路１１３は、画素アレイ部１１４からの画素信号の読み出しを制御する。DAC１１５は、ランプ波形の基準信号を生成し、各比較器１１６に供給する。比較器１１６は、画素アレイ部１１４の画素列毎に設けられ、画素アレイ部１１４から読み出された画素信号とDAC１１５から供給された基準信号とで信号レベルを比較し、その比較結果をデータ転送回路１１７に供給する。 The row scanning circuit 113 controls reading of pixel signals from the pixel array unit 114. The DAC 115 generates a reference signal having a ramp waveform and supplies it to each comparator 116. The comparator 116 is provided for each pixel column of the pixel array unit 114, compares the signal level between the pixel signal read from the pixel array unit 114 and the reference signal supplied from the DAC 115, and transfers the comparison result to the data. This is supplied to the circuit 117.

データ転送回路１１７は、比較器１１６の出力をカウントして画素信号のデジタル値を得ると、そのデジタル値を順次データ処理部１１８に転送する。データ処理部１１８は、以上のようにして得られた、画素アレイ部１１４の全画素の画素信号（デジタル値）、すなわち画像データに対して、画像処理や符号化等の所定の処理を行う。 When the data transfer circuit 117 counts the output of the comparator 116 to obtain a digital value of the pixel signal, the data transfer circuit 117 sequentially transfers the digital value to the data processing unit 118. The data processing unit 118 performs predetermined processing such as image processing and encoding on the pixel signals (digital values) of all the pixels of the pixel array unit 114 obtained as described above, that is, image data.

画素アレイ部１１４は、図７に示されるように、アレイ状に配置された複数の画素部１２０よりなる。各画素部１２０から読み出された画素信号は、画素列を結ぶ垂直信号線１２１を介して比較器１１６に転送される。また、各画素部１２０は、画素行を結ぶ列選択線１２２に接続され、その列選択線１２２を介して行走査回路１１３により動作を制御される。 As shown in FIG. 7, the pixel array unit 114 includes a plurality of pixel units 120 arranged in an array. The pixel signal read from each pixel unit 120 is transferred to the comparator 116 via the vertical signal line 121 connecting the pixel columns. Each pixel unit 120 is connected to a column selection line 122 that connects pixel rows, and its operation is controlled by the row scanning circuit 113 via the column selection line 122.

［画素構成］
図８は、画素部１２０の回路構成の一例を示す回路図である。図８に示されるように、画素部１２０は、光電変換部（受光部）である例えばフォトダイオード１２５に加えて、例えば読み出しトランジスタ１２６、リセットトランジスタ１２７、増幅トランジスタ１２８、およびセレクトトランジスタ１２９の４つのトランジスタを有する。 [Pixel configuration]
FIG. 8 is a circuit diagram illustrating an example of a circuit configuration of the pixel unit 120. As illustrated in FIG. 8, the pixel unit 120 includes, for example, a read transistor 126, a reset transistor 127, an amplification transistor 128, and a select transistor 129 in addition to the photodiode 125 that is a photoelectric conversion unit (light receiving unit). Has a transistor.

ここでは、この４つのトランジスタ（読み出しトランジスタ１２６乃至セレクトトランジスタ１２９）として、例えばＮチャネルのMOS（Metal Oxide Semiconductor）トランジスタを用いている。ただし、ここで例示した読み出しトランジスタ１２６、リセットトランジスタ１２７、増幅トランジスタ１２８、およびセレクトトランジスタ１２９の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。 Here, as these four transistors (read transistor 126 to select transistor 129), for example, N-channel MOS (Metal Oxide Semiconductor) transistors are used. However, the combination of conductivity types of the read transistor 126, the reset transistor 127, the amplification transistor 128, and the select transistor 129 illustrated here is merely an example, and is not limited to these combinations.

この画素部１２０に対して、列選択線１２２として、例えば、転送線、リセット線、および選択線の３本の駆動配線が同一画素行の各画素について共通に設けられている。これら転送線、リセット線、および選択線は、各一端が行走査回路１０３の各画素行に対応した出力端に画素行単位で接続されており、画素部１２０を駆動する駆動信号である転送パルスφTRF、リセットパルスφRST、および選択パルスφSELを伝送する。 For the pixel unit 120, as the column selection line 122, for example, three drive wirings of a transfer line, a reset line, and a selection line are provided in common for each pixel in the same pixel row. One end of each of the transfer line, reset line, and selection line is connected to the output end corresponding to each pixel row of the row scanning circuit 103 in units of pixel rows, and a transfer pulse that is a drive signal for driving the pixel unit 120. φTRF, reset pulse φRST, and selection pulse φSEL are transmitted.

フォトダイオード１２５は、アノード電極が負側電源(例えば、グランド)に接続されており、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。フォトダイオード１２５のカソード電極は、読み出しトランジスタ１２６を介して増幅トランジスタ１２８のゲート電極と電気的に接続されている。増幅トランジスタ１２８のゲート電極と電気的に繋がったノードをFD（フローティングディフュージョン）と称する。 The photodiode 125 has an anode electrode connected to a negative power source (for example, ground), and photoelectrically converts the received light into a photocharge (here, photoelectrons) having a charge amount corresponding to the light quantity. Accumulate. The cathode electrode of the photodiode 125 is electrically connected to the gate electrode of the amplification transistor 128 through the read transistor 126. A node electrically connected to the gate electrode of the amplification transistor 128 is referred to as FD (floating diffusion).

読み出しトランジスタ１２６は、フォトダイオード１２５のカソード電極と増幅トランジスタ１２８のゲート電極（すなわちFD）との間に接続されている。読み出しトランジスタ１２６のゲート電極には、高レベル（例えば、Vddレベル）がアクティブ（以下、「Highアクティブ」と記述する）の転送パルスφTRFが転送線を介して与えられる。これにより、読み出しトランジスタ１２６はオン状態となり、フォトダイオード１２１で光電変換された光電荷をフローティングディフュージョン（FD）に転送する。 The read transistor 126 is connected between the cathode electrode of the photodiode 125 and the gate electrode (ie, FD) of the amplification transistor 128. A transfer pulse φTRF at which a high level (for example, Vdd level) is active (hereinafter referred to as “High active”) is applied to the gate electrode of the read transistor 126 via a transfer line. Accordingly, the reading transistor 126 is turned on, and the photoelectric charge photoelectrically converted by the photodiode 121 is transferred to the floating diffusion (FD).

リセットトランジスタ１２７は、ドレイン電極が画素電源Vddに、ソース電極がフローティングディフュージョン（FD）にそれぞれ接続されている。リセットトランジスタ１２７のゲート電極には、HighアクティブのリセットパルスφRSTがリセット線を介して与えられる。これにより、リセットトランジスタ１２７はオン状態となり、フローティングディフュージョン（FD）の電荷を画素電源Vddに捨てることによって当該フローティングディフュージョン（FD）をリセットする。 The reset transistor 127 has a drain electrode connected to the pixel power source Vdd and a source electrode connected to the floating diffusion (FD). A high active reset pulse φRST is applied to the gate electrode of the reset transistor 127 via a reset line. As a result, the reset transistor 127 is turned on, and the floating diffusion (FD) is reset by discarding the charge of the floating diffusion (FD) to the pixel power supply Vdd.

増幅トランジスタ１２８は、ゲート電極がフローティングディフュージョン（FD）に、ドレイン電極が画素電源Vddにそれぞれ接続されている。そして、増幅トランジスタ１２８は、リセットトランジスタ１２７によってリセットした後のフローティングディフュージョン（FD）の電位をリセット信号（リセットレベル）として出力する。増幅トランジスタ１２８はさらに、読み出しトランジスタ１２５によって信号電荷を転送した後のフローティングディフュージョン（FD）の電位を光蓄積信号（信号レベル）として出力する。 The amplification transistor 128 has a gate electrode connected to the floating diffusion (FD) and a drain electrode connected to the pixel power source Vdd. The amplification transistor 128 outputs the potential of the floating diffusion (FD) after being reset by the reset transistor 127 as a reset signal (reset level). Further, the amplification transistor 128 outputs the potential of the floating diffusion (FD) after the signal charge is transferred by the read transistor 125 as a light accumulation signal (signal level).

セレクトトランジスタ１２９は、例えば、ドレイン電極が増幅トランジスタ１２８のソース電極に、ソース電極が垂直信号線１２１にそれぞれ接続されている。セレクトトランジスタ１２９のゲート電極には、Highアクティブの選択パルスφSELが選択線を介して与えられる。これにより、セレクトトランジスタ１２９はオン状態となり、画素部１２０を選択状態として増幅トランジスタ１２８から出力される信号を垂直信号線１２１に中継する。 For example, the select transistor 129 has a drain electrode connected to the source electrode of the amplification transistor 128 and a source electrode connected to the vertical signal line 121. A high active selection pulse φSEL is applied to the gate electrode of the select transistor 129 via a selection line. Accordingly, the select transistor 129 is turned on, and the signal output from the amplification transistor 128 is relayed to the vertical signal line 121 with the pixel unit 120 selected.

なお、セレクトトランジスタ１２９については、画素電源Vddと増幅トランジスタ１２８のドレインとの間に接続した回路構成を採ることも可能である。 The select transistor 129 may have a circuit configuration connected between the pixel power supply Vdd and the drain of the amplification transistor 128.

また、画素部１２０としては、上記構成の４つのトランジスタからなる画素構成のものに限られるものではない。例えば、増幅トランジスタ１２８とセレクトトランジスタ１２９とを兼用した３つのトランジスタからなる画素構成のものなどであっても良く、その画素回路の構成は問わない。 Further, the pixel unit 120 is not limited to the pixel configuration including the four transistors having the above configuration. For example, it may be a pixel configuration composed of three transistors that double as the amplification transistor 128 and the select transistor 129, and the configuration of the pixel circuit is not limited.

［データ転送回路］
図７のデータ転送回路１１７の主な構成例を図９に示す。図９に示されるデータ転送回路１１７には、本技術が適用されている。すなわち、データ転送回路１１７は、そのデータ転送路が２分割されている。 [Data transfer circuit]
FIG. 9 shows a main configuration example of the data transfer circuit 117 of FIG. The present technology is applied to the data transfer circuit 117 shown in FIG. That is, the data transfer circuit 117 has its data transfer path divided into two.

本技術は、列並列A/D搭載のイメージセンサにおいて、デジタルデータ出力部へ転送する転送バス線上での配線遅延低減のため、転送バスを分割、転送バスから出力される信号を増幅する増幅回路（センスアンプ）を多段化（n分割）するものである。転送バス線上で生じる配線遅延は配線の抵抗および容量の積によって決定されており、配線幅が均一な転送バス線では、配線遅延は配線長の２乗に比例して大きくなる。そこで、本技術は、転送バス線を複数分割（n分割）することによって、このような転送線上での遅延を低減（1/ n²）するようにする。 This technology is an amplification circuit that divides the transfer bus and amplifies the signal output from the transfer bus in order to reduce the wiring delay on the transfer bus line transferred to the digital data output unit in the image sensor equipped with column parallel A / D. (Sense amplifier) is multi-staged (n divided). The wiring delay that occurs on the transfer bus line is determined by the product of the resistance and capacitance of the wiring. In a transfer bus line having a uniform wiring width, the wiring delay increases in proportion to the square of the wiring length. Therefore, the present technology reduces the delay (1 / n ² ) on such a transfer line by dividing the transfer bus line into a plurality of parts (n division).

つまり、本技術を適用することにより、転送線上での遅延（1/n²）を低減し、後段の処理部におけるデータ取り込みを高速かつ高精度に行うことができる。加えて、スキャン回路のアクセス方式を工夫することにより、中継により生じる内部レイテンシを打ち消すことができる。 That is, by applying the present technology, the delay (1 / n ² ) on the transfer line can be reduced, and data can be taken in the processing unit at the subsequent stage at high speed and with high accuracy. In addition, by devising the access method of the scan circuit, the internal latency caused by the relay can be canceled.

データ転送回路１１７は、このような本技術が適用されている。図９に示されるように、データ転送回路１１７は、列走査回路１３１−１、列走査回路１３１−２、データ転送部１３２−１、データ転送部１３２−２、同期部１３３、中継用列走査回路１４１、および、中継用データ転送部１４２を有する。 The present technology is applied to the data transfer circuit 117. As shown in FIG. 9, the data transfer circuit 117 includes a column scanning circuit 131-1, a column scanning circuit 131-2, a data transfer unit 132-1, a data transfer unit 132-2, a synchronization unit 133, and relay column scanning. A circuit 141 and a relay data transfer unit 142 are included.

列走査回路１３１−１は、複数のシフトレジスタ１５１を有し、データ転送部１３２−１におけるデータ転送を制御する。列走査回路１３１−２は、複数のシフトレジスタ１５１を有し、データ転送部１３２−２におけるデータ転送を制御する。列走査部１３１−１および列走査部１３１−２を互いに区別して説明する必要が無い場合、単に列走査部１３１と称する。 The column scanning circuit 131-1 has a plurality of shift registers 151 and controls data transfer in the data transfer unit 132-1. The column scanning circuit 131-2 includes a plurality of shift registers 151 and controls data transfer in the data transfer unit 132-2. When there is no need to distinguish between the column scanning unit 131-1 and the column scanning unit 131-2, the column scanning unit 131-1 and the column scanning unit 131-2 are simply referred to as the column scanning unit 131.

データ転送部１３２−１は、画素アレイ部１１４の一部の画素列に対応し、その対応する画素列から読み出された画素信号を同期部１３３に転送する。データ転送部１３２−１は、対応する各画素列に対して、その画素列の画素の画素信号をカウントして保持するカウンタラッチ１６１、および、カウンタラッチ１６１からの画素信号の読み出しを制御するドライブトランジスタ１６２を有する。 The data transfer unit 132-1 corresponds to a part of the pixel columns of the pixel array unit 114, and transfers the pixel signals read from the corresponding pixel columns to the synchronization unit 133. For each corresponding pixel column, the data transfer unit 132-1 counts and holds the pixel signal of the pixel of the pixel column, and a drive that controls reading of the pixel signal from the counter latch 161 A transistor 162 is included.

このカウンタラッチ１６１およびドライブトランジスタ１６２よりなる各画素列のユニットを結ぶ１対の転送バス対１６３がセンスアンプ１６４に接続される。つまり、各画素列のカウンタラッチ１６１から読み出された画素信号のデジタル値は、ドライブトランジスタ１６２を介して転送バス対１６３に供給され、その転送バス対１６３を介してセンスアンプ１６４に供給される。また、転送バス対１６３には、中継用データ転送部１４２を介してデータ転送部１６２−２から供給される、データ転送部１６２−２に対応する画素列の画素の画素信号も供給される。転送バス対１６３は、データ転送部１３２−１に対応する画素の画素信号に続いて、そのデータ転送部１３２−２に対応する画素の画素信号もセンスアンプ１６４に供給する。 A pair of transfer buses 163 that connect the units of each pixel column including the counter latch 161 and the drive transistor 162 are connected to the sense amplifier 164. That is, the digital value of the pixel signal read from the counter latch 161 of each pixel column is supplied to the transfer bus pair 163 via the drive transistor 162 and supplied to the sense amplifier 164 via the transfer bus pair 163. . The transfer bus pair 163 is also supplied with a pixel signal of a pixel column corresponding to the data transfer unit 162-2 supplied from the data transfer unit 162-2 via the relay data transfer unit 142. The transfer bus pair 163 supplies the pixel signal of the pixel corresponding to the data transfer unit 132-2 to the sense amplifier 164 following the pixel signal of the pixel corresponding to the data transfer unit 132-1.

センスアンプ１６４は、転送バス対１６３を介して順次供給される各画素列の画素の画素信号を増幅し、同期部１３３に供給する。なお、転送バス対１６３は、上述したように、抵抗および容量の積により表される配線遅延１６５を含み、距離が長くなるほど、その配線遅延１６５の遅延量が増大する。 The sense amplifier 164 amplifies the pixel signals of the pixels of each pixel column sequentially supplied via the transfer bus pair 163 and supplies the amplified pixel signal to the synchronization unit 133. Note that the transfer bus pair 163 includes the wiring delay 165 represented by the product of resistance and capacitance as described above, and the delay amount of the wiring delay 165 increases as the distance increases.

データ転送部１３２−２も、データ転送部１３２−１と同様の構成を有し、画素列毎のカウンタラッチ１６１およびドライブトランジスタ１６２、並びに、転送バス対１６３およびセンスアンプ１６４よりなる。また、転送バス対１６３は、配線遅延１６５を含む。 The data transfer unit 132-2 has the same configuration as the data transfer unit 132-1, and includes a counter latch 161 and a drive transistor 162 for each pixel column, a transfer bus pair 163, and a sense amplifier 164. Further, the transfer bus pair 163 includes a wiring delay 165.

なお、データ転送部１３２−２のセンスアンプ１６４は、転送バス対１６３を介して順次供給される各画素列の画素の画素信号を増幅し、中継用データ転送部１４２に供給する。 The sense amplifier 164 of the data transfer unit 132-2 amplifies the pixel signals of the pixels in each pixel column sequentially supplied via the transfer bus pair 163 and supplies the amplified pixel signal to the relay data transfer unit 142.

データ転送部１３２−１およびデータ転送部１３２−２を互いに区別して説明する必要がない場合、単にデータ転送部１３２と称する。 When it is not necessary to distinguish between the data transfer unit 132-1 and the data transfer unit 132-2, the data transfer unit 132-1 and the data transfer unit 132-2 are simply referred to as the data transfer unit 132.

中継用列走査部１４１は、シフトレジスタ１８１およびOR回路１８２よりなり、中継用データ転送部１４２におけるデータ転送を制御する。 The relay column scanning unit 141 includes a shift register 181 and an OR circuit 182, and controls data transfer in the relay data transfer unit 142.

中継用データ転送部１４２は、データ転送部１３２−２から出力される画素信号を取得し、それを一時的に保持し、所定のタイミングにおいて、保持している画素信号をデータ転送部１３２−１に供給する。中継用データ転送部１４２は、中継用シフトレジスタ１９１および中継用ドライブトランジスタ１９２を有する。 The relay data transfer unit 142 acquires the pixel signal output from the data transfer unit 132-2, temporarily holds the pixel signal, and stores the held pixel signal at the predetermined timing. To supply. The relay data transfer unit 142 includes a relay shift register 191 and a relay drive transistor 192.

中継用シフトレジスタ１９１は、データ転送部１３２−２のセンスアンプ１６４の出力（画素信号）を一時的に保持する。中継用ドライブトランジスタ１９２は、中継用シフトレジスタ１９１からの画素信号の読み出しを制御する。中継用ドライブトランジスタ１９２の制御に従って読み出された画素信号は、データ転送部１３２−１の転送バス対１６３に供給される。 The relay shift register 191 temporarily holds the output (pixel signal) of the sense amplifier 164 of the data transfer unit 132-2. The relay drive transistor 192 controls reading of the pixel signal from the relay shift register 191. The pixel signal read according to the control of the relay drive transistor 192 is supplied to the transfer bus pair 163 of the data transfer unit 132-1.

つまり、画素アレイ部１１４の各画素列から読み出される画素信号を転送するデータ転送回路の転送バス対１６３が複数に分割され、データ転送部１３２−１およびデータ転送部１３２−２が、直列に接続されている。 That is, the transfer bus pair 163 of the data transfer circuit that transfers pixel signals read from each pixel column of the pixel array unit 114 is divided into a plurality of pieces, and the data transfer unit 132-1 and the data transfer unit 132-2 are connected in series. Has been.

このようにデータ転送部１３２を多段構成とすることにより、転送バス対１６３の長さが短くなるので、転送バス対１６３の配線遅延１６５を低減させることができる。 Since the data transfer unit 132 has a multi-stage configuration as described above, the length of the transfer bus pair 163 is shortened, so that the wiring delay 165 of the transfer bus pair 163 can be reduced.

また、中継用データ転送部１４２を介して、各データ転送部１３２同士を接続するので、各データ転送部１３２の出力のタイミングの同期を容易にとることができる。さらに、中継用シフトレジスタ１９１によりデータ転送部１３２の出力を一時的に保持することにより、データ転送部１３２−２における各画素列の画素の画素信号の読み出しタイミングを早めることができる。 In addition, since the data transfer units 132 are connected to each other via the relay data transfer unit 142, the output timings of the data transfer units 132 can be easily synchronized. Further, by temporarily holding the output of the data transfer unit 132 by the relay shift register 191, the pixel signal read timing of each pixel column in the data transfer unit 132-2 can be advanced.

図１０は、本技術を用いたデータ転送回路構成における駆動詳細を示したものである。従来構成と同様に列走査回路１３１によって近端から遠端のカウンタラッチへ順次アクセスを行なっていく。SA1stに接続されているカウンタラッチ１５１のデータの転送が終了すると同時に、中継用ドライブトランジスタ１９２の選択信号SEL RelayがHi固定となりSA2nd以降のカウンタラッチデータを順次転送する。SA2ndの出力は列走査回路１３１に入力されている遅延クロックに対して、出力遅延を持っているため、中継前に遅延クロックにて同期化を行う。 FIG. 10 shows details of driving in the data transfer circuit configuration using the present technology. As in the conventional configuration, the column scanning circuit 131 sequentially accesses the counter latches from the near end to the far end. At the same time as the transfer of the data of the counter latch 151 connected to SA1st is completed, the selection signal SEL Relay of the relay drive transistor 192 is fixed to Hi, and the counter latch data after SA2nd are sequentially transferred. Since the output of SA2nd has an output delay with respect to the delay clock input to the column scanning circuit 131, synchronization is performed with the delay clock before relaying.

中継用データ転送部１４２は、中継用シフトレジスタ１９１により、１段での同期化を行うため、中継されたセンスアンプ出力は１サイクル分の出力遅延が生じる。そのため、SA2nd側の列走査回路１３１−２では１サイクル分の早くアクセスを行ことによって、中継用シフトレジスタ１９１で生じる水平転送クロック１サイクル分の内部レイテンシを打ち消している。 Since the relay data transfer unit 142 performs synchronization in one stage by the relay shift register 191, the relayed sense amplifier output has an output delay of one cycle. For this reason, the column scanning circuit 131-2 on the SA2nd side cancels the internal latency for one cycle of the horizontal transfer clock generated in the relay shift register 191 by performing an access for one cycle earlier.

図１１は、本技術を用いたデータ転送回路構成における、グローバルクロックに対するセンスアンプ出力および枝葉状に分配されたクロックの出力遅延量を表した図である。本技術を用いたデータ転送回路１１７では、センスアンプ１６４の転送バス対１６３を２分割することにより、転送バス対１６３上で生じる配線遅延１６５を低減することができる。配線遅延１６５の低減によって、センスアンプの遠近端出力遅延時間差が短くなっており、グローバルクロックとの同期化をはかるフリップフロップのセットアップタイムマージン・ホールドタイムマージンが拡大する。従来技術では問題となっていた、取り扱う列並列A/D数が多いケースや転送線が長いケースなどにおいても、本技術を適応することによって転送線上で生じる配線遅延の低減を図ることができる。 FIG. 11 is a diagram showing the output delay amount of the sense amplifier output with respect to the global clock and the clock distributed in the branches and leaves in the data transfer circuit configuration using the present technology. In the data transfer circuit 117 using the present technology, the wiring delay 165 generated on the transfer bus pair 163 can be reduced by dividing the transfer bus pair 163 of the sense amplifier 164 into two. By reducing the wiring delay 165, the far-near end output delay time difference of the sense amplifier is shortened, and the setup time margin and hold time margin of the flip-flop that synchronizes with the global clock are expanded. Even in the case where the number of column parallel A / Ds handled is large or the transfer line is long, which is a problem in the prior art, the application of this technique can reduce the wiring delay generated on the transfer line.

［多段構成］
以上においては、転送バス対１６３を２分割する例を説明したが、この分割数は任意である。例えば、図１２に示されるように４分割にしてもよいし、さらに、１６分割以上にしてもよい。このように分割数を増やすことにより転送線上での遅延をさらに低減することができる。 [Multi-stage configuration]
In the above, an example in which the transfer bus pair 163 is divided into two has been described, but the number of divisions is arbitrary. For example, it may be divided into four as shown in FIG. 12, or may be divided into 16 or more. Thus, by increasing the number of divisions, the delay on the transfer line can be further reduced.

［中継用データ転送部］
また、中継用データ転送部において、図１３に示される例のように、シフトレジスタを２段以上の構成としても良い。 [Relay data transfer unit]
In the relay data transfer unit, the shift register may have two or more stages as in the example shown in FIG.

図１３の例の場合のデータ転送回路１１７は、中継用列走査回路１４１の代わりに、中継用列走査回路２４１を有し、中継用データ転送部１４２の代わりに中継用データ転送部２４２を有する。さらに、データ転送回路１１７は、列走査回路１３１―１の代わりに列走査回路２３１−１を有し、列走査回路１３１−２の代わりに列走査回路１３１−１を有する。 The data transfer circuit 117 in the example of FIG. 13 has a relay column scanning circuit 241 instead of the relay column scanning circuit 141, and has a relay data transfer unit 242 instead of the relay data transfer unit 142. . Further, the data transfer circuit 117 includes a column scanning circuit 231-1 instead of the column scanning circuit 131-1, and includes a column scanning circuit 131-1 instead of the column scanning circuit 131-2.

中継用データ転送部２４２は、中継用シフトレジスタ１９１の代わりに中継用シフトレジスタ２９１および中継用シフトレジスタ２９２を有する。つまり、中継用データ転送部１４２とことなり、供給された画素信号を最大２サイクル保持する。中継用シフトレジスタ２９１は、データ転送部１３２―２に同期して動作する。中継用シフトレジスタ２９２は、データ転送部１３２−１に同期して動作する。 The relay data transfer unit 242 includes a relay shift register 291 and a relay shift register 292 instead of the relay shift register 191. That is, unlike the relay data transfer unit 142, the supplied pixel signal is held for a maximum of two cycles. The relay shift register 291 operates in synchronization with the data transfer unit 132-2. The relay shift register 292 operates in synchronization with the data transfer unit 132-1.

図９の場合と比較して、データ転送回路１１７は、各シフトレジスタへ入力されるクロックライン構成が異なっている。グローバルクロックに対する列走査回路２３１のアクセスタイミング遠近端で異なっており、センスアンプ１６４の遠近端出力遅延を打ち消す回路構成となっている。２分割されたセンスアンプ１６４は、それぞれの系でタイミング的に独立となっているため、再同期化用のフリップフロップを２段挿入している。 Compared to the case of FIG. 9, the data transfer circuit 117 is different in the clock line configuration inputted to each shift register. The access timing of the column scanning circuit 231 with respect to the global clock differs at the far end and far end, and the circuit configuration is such that the far end output delay of the sense amplifier 164 is canceled out. Since the sense amplifier 164 divided into two is independent in timing in each system, two stages of resynchronization flip-flops are inserted.

図１４はこの場合の駆動詳細を示したものである。データ転送回路１１７は、図１０の場合と同様に列走査回路１３１にて近端から遠端のカウンタラッチへ順次アクセスを行なっていく。SA1stに接続されているカウンタラッチデータの転送が終了すると同時に、中継用ドライブトランジスタ選択信号SEL RelayがHi固定となりSA2nd以降のカウンタラッチデータを順次転送する。 FIG. 14 shows details of driving in this case. As in the case of FIG. 10, the data transfer circuit 117 sequentially accesses the counter latches from the near end to the far end by the column scanning circuit 131. At the same time as the transfer of the counter latch data connected to SA1st is completed, the relay drive transistor selection signal SEL Relay is fixed to Hi and the counter latch data after SA2nd are sequentially transferred.

SA2ndの出力は列走査回路に入力されている遅延クロックに対して、出力遅延を持っているため、中継前に2nd近端遅延クロックにて同期化を行う。クロックライン構成の変更により2分割されたセンスアンプはそれぞれの系でタイミング的に独立となっているため、1st遠端遅延クロックにてさらに同期化を行う。中継されたセンスアンプ出力は2個のフリップフロップを通過するため2サイクル分の出力遅延が生じる。そのため、SA2nd側列走査回路では2サイクル分の早くアクセスを行ことによって、中継用FFで生じる水平転送クロック2サイクル分の内部レイテンシを打ち消している。 Since the output of SA2nd has an output delay with respect to the delay clock input to the column scanning circuit, synchronization is performed with the 2nd near-end delay clock before relaying. Since the sense amplifiers divided into two by changing the clock line configuration are independent in timing in each system, further synchronization is performed with the 1st far-end delay clock. Since the relayed sense amplifier output passes through two flip-flops, an output delay of two cycles occurs. For this reason, the SA2nd side column scanning circuit cancels the internal latency of two horizontal transfer clocks generated in the relay FF by making an access early for two cycles.

図1５は、本技術を用いたデータ転送回路における、グローバルクロックに対するセンスアンプ出力および枝葉状に分配されたクロックの出力遅延量を表している。各シフトレジスタへの入力クロックの遅延量は、遠端側へ向かうにつれて減少していくため、センスアンプの遠近端での出力遅延量を打ち消す構成となっている。そのため、グローバルクロックに対するセンスアンプの出力遅延量は、図１１の場合と比較して減少する。 FIG. 15 shows the sense amplifier output with respect to the global clock and the output delay amount of the clock distributed in the branches and leaves in the data transfer circuit using the present technology. Since the delay amount of the input clock to each shift register decreases toward the far end, the output delay amount at the far and near ends of the sense amplifier is canceled. Therefore, the output delay amount of the sense amplifier with respect to the global clock is reduced as compared with the case of FIG.

以上のように、本技術を用いることにより、データ転送回路の遅延を低減し、デジタルデータ出力部におけるデータ取り込みの高速化、高精度化を図ることができる。 As described above, by using the present technology, it is possible to reduce the delay of the data transfer circuit and to increase the speed and accuracy of data acquisition in the digital data output unit.

＜２．第２の実施の形態＞
［撮像装置］
図１６は、撮像装置の主な構成例を示すブロック図である。図１６に示される撮像装置８００は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。 <2. Second Embodiment>
[Imaging device]
FIG. 16 is a block diagram illustrating a main configuration example of the imaging apparatus. An imaging apparatus 800 shown in FIG. 16 is an apparatus that images a subject and outputs an image of the subject as an electrical signal.

図１６に示されるように撮像装置８００は、光学部８１１、CMOSセンサ８１２、A/D変換器８１３、操作部８１４、制御部８１５、画像処理部８１６、表示部８１７、コーデック処理部８１８、および記録部８１９を有する。 As shown in FIG. 16, the imaging apparatus 800 includes an optical unit 811, a CMOS sensor 812, an A / D converter 813, an operation unit 814, a control unit 815, an image processing unit 816, a display unit 817, a codec processing unit 818, and A recording unit 819 is included.

光学部８１１は、被写体までの焦点を調整し、焦点が合った位置からの光を集光するレンズ、露出を調整する絞り、および、撮像のタイミングを制御するシャッタ等よりなる。光学部８１１は、被写体からの光（入射光）を透過し、CMOSセンサ８１２に供給する。 The optical unit 811 includes a lens that adjusts the focal point to the subject and collects light from the in-focus position, an aperture that adjusts exposure, a shutter that controls the timing of imaging, and the like. The optical unit 811 transmits light (incident light) from the subject and supplies the light to the CMOS sensor 812.

CMOSセンサ８１２は、入射光を光電変換して画素毎の信号（画素信号）をA/D変換器６１３に供給する。 The CMOS sensor 812 photoelectrically converts incident light and supplies a signal (pixel signal) for each pixel to the A / D converter 613.

A/D変換器８１３は、CMOSセンサ８１２から、所定のタイミングで供給された画素信号を、デジタルデータ（画像データ）に変換し、所定のタイミングで順次、画像処理部８１６に供給する。 The A / D converter 813 converts the pixel signal supplied from the CMOS sensor 812 at a predetermined timing into digital data (image data), and sequentially supplies it to the image processing unit 816 at the predetermined timing.

操作部８１４は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部８１５に供給する。 The operation unit 814 includes, for example, a jog dial (trademark), a key, a button, a touch panel, or the like, receives an operation input by the user, and supplies a signal corresponding to the operation input to the control unit 815.

制御部８１５は、操作部８１４により入力されたユーザの操作入力に対応する信号に基づいて、光学部８１１、CMOSセンサ８１２、A/D変換器８１３、画像処理部８１６、表示部８１７、コーデック処理部８１８、および記録部８１９の駆動を制御し、各部に撮像に関する処理を行わせる。 The control unit 815 is based on a signal corresponding to the user's operation input input by the operation unit 814, the optical unit 811, the CMOS sensor 812, the A / D converter 813, the image processing unit 816, the display unit 817, and codec processing. The driving of the unit 818 and the recording unit 819 is controlled to cause each unit to perform processing related to imaging.

画像処理部８１６は、A/D変換器８１３から供給された画像データに対して、例えば、混色補正や、黒レベル補正、ホワイトバランス調整、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。画像処理部８１６は、画像処理を施した画像データを表示部８１７およびコーデック処理部８１８に供給する。 The image processing unit 816 performs, for example, color mixture correction, black level correction, white balance adjustment, demosaic processing, matrix processing, gamma correction, and YC conversion on the image data supplied from the A / D converter 813. Various image processing is performed. The image processing unit 816 supplies the image data subjected to the image processing to the display unit 817 and the codec processing unit 818.

表示部８１７は、例えば、液晶ディスプレイ等として構成され、画像処理部８１６から供給された画像データに基づいて、被写体の画像を表示する。 The display unit 817 is configured as a liquid crystal display, for example, and displays an image of a subject based on the image data supplied from the image processing unit 816.

コーデック処理部８１８は、画像処理部８１６から供給された画像データに対して、所定の方式の符号化処理を施し、得られた符号化データを記録部８１９に供給する。 The codec processing unit 818 performs a predetermined encoding process on the image data supplied from the image processing unit 816 and supplies the obtained encoded data to the recording unit 819.

記録部８１９は、コーデック処理部８１８からの符号化データを記録する。記録部８１９に記録された符号化データは、必要に応じて画像処理部８１６に読み出されて復号される。復号処理により得られた画像データは、表示部８１７に供給され、対応する画像が表示される。 The recording unit 819 records the encoded data from the codec processing unit 818. The encoded data recorded in the recording unit 819 is read out and decoded by the image processing unit 816 as necessary. The image data obtained by the decoding process is supplied to the display unit 817, and a corresponding image is displayed.

以上のような撮像装置８００のCMOSセンサ８１２およびA/D変換部８１３に上述した本技術を適用する。すなわち、CMOSセンサ８１２およびA/D変換部８１３として、上述したようなイメージセンサ１００を適用する。したがって、CMOSセンサ８１２およびA/D変換部８１３は、データ転送回路の転送遅延の増大を抑制することができ、画像処理部８１６におけるデータ取り込みの高速化および高精度化を実現することができる。したがって撮像装置８００は、被写体を撮像することにより、より高画質な画像を得ることができる。 The present technology described above is applied to the CMOS sensor 812 and the A / D conversion unit 813 of the imaging apparatus 800 as described above. That is, the image sensor 100 as described above is applied as the CMOS sensor 812 and the A / D converter 813. Therefore, the CMOS sensor 812 and the A / D conversion unit 813 can suppress an increase in transfer delay of the data transfer circuit, and can realize high-speed and high-precision data capture in the image processing unit 816. Therefore, the imaging apparatus 800 can obtain a higher quality image by imaging the subject.

なお、本技術を適用した撮像装置は、上述した構成に限らず、他の構成であってもよい。例えば、デジタルスチルカメラやビデオカメラだけでなく、携帯電話機、スマートホン、タブレット型デバイス、パーソナルコンピュータ等の、撮像機能を有する情報処理装置であってもよい。また、他の情報処理装置に装着して使用される（若しくは組み込みデバイスとして搭載される）カメラモジュールであってもよい。 Note that the imaging apparatus to which the present technology is applied is not limited to the configuration described above, and may have another configuration. For example, not only a digital still camera and a video camera but also an information processing apparatus having an imaging function, such as a mobile phone, a smart phone, a tablet device, and a personal computer. Further, it may be a camera module used by being mounted on another information processing apparatus (or mounted as an embedded device).

また、本明細書において、システムとは、複数の構成要素（装置、モジュール（部品）等）の集合を意味し、全ての構成要素が同一筐体中にあるか否かは問わない。したがって、別個の筐体に収納され、ネットワークを介して接続されている複数の装置、及び、１つの筐体の中に複数のモジュールが収納されている１つの装置は、いずれも、システムである。 In this specification, the system means a set of a plurality of components (devices, modules (parts), etc.), and it does not matter whether all the components are in the same housing. Accordingly, a plurality of devices housed in separate housings and connected via a network and a single device housing a plurality of modules in one housing are all systems. .

また、以上において、１つの装置（または処理部）として説明した構成を分割し、複数の装置（または処理部）として構成するようにしてもよい。逆に、以上において複数の装置（または処理部）として説明した構成をまとめて１つの装置（または処理部）として構成されるようにしてもよい。また、各装置（または各処理部）の構成に上述した以外の構成を付加するようにしてももちろんよい。さらに、システム全体としての構成や動作が実質的に同じであれば、ある装置（または処理部）の構成の一部を他の装置（または他の処理部）の構成に含めるようにしてもよい。 In addition, in the above description, the configuration described as one device (or processing unit) may be divided and configured as a plurality of devices (or processing units). Conversely, the configurations described above as a plurality of devices (or processing units) may be combined into a single device (or processing unit). Of course, a configuration other than that described above may be added to the configuration of each device (or each processing unit). Furthermore, if the configuration and operation of the entire system are substantially the same, a part of the configuration of a certain device (or processing unit) may be included in the configuration of another device (or other processing unit). .

以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。 The preferred embodiments of the present disclosure have been described in detail above with reference to the accompanying drawings, but the technical scope of the present disclosure is not limited to such examples. It is obvious that a person having ordinary knowledge in the technical field of the present disclosure can come up with various changes or modifications within the scope of the technical idea described in the claims. Of course, it is understood that it belongs to the technical scope of the present disclosure.

例えば、本技術は、１つの機能を、ネットワークを介して複数の装置で分担、共同して処理するクラウドコンピューティングの構成をとることができる。 For example, the present technology can take a configuration of cloud computing in which one function is shared by a plurality of devices via a network and jointly processed.

また、上述のフローチャートで説明した各ステップは、１つの装置で実行する他、複数の装置で分担して実行することができる。 In addition, each step described in the above flowchart can be executed by being shared by a plurality of apparatuses in addition to being executed by one apparatus.

さらに、１つのステップに複数の処理が含まれる場合には、その１つのステップに含まれる複数の処理は、１つの装置で実行する他、複数の装置で分担して実行することができる。 Further, when a plurality of processes are included in one step, the plurality of processes included in the one step can be executed by being shared by a plurality of apparatuses in addition to being executed by one apparatus.

なお、図１においては、上述した構成が全て１枚の半導体基板１０１に形成されるように説明したが、これらの構成が複数の半導体基板に形成されるようにしてもよい。例えば、画素アレイ部１０２と、行走査部１０３、カラム処理部１０４、列走査部１０５、およびシステム制御部１０６とが互いに異なる基板に形成されるようにし、CMOSイメージセンサ１００が、その２枚の基板が積層される積層型の撮像素子として形成されるようにしてもよい。 In FIG. 1, it has been described that all the above-described structures are formed on one semiconductor substrate 101. However, these structures may be formed on a plurality of semiconductor substrates. For example, the pixel array unit 102, the row scanning unit 103, the column processing unit 104, the column scanning unit 105, and the system control unit 106 are formed on different substrates, and the CMOS image sensor 100 includes the two sheets. You may make it form as a laminated type image pick-up element with which a board | substrate is laminated | stacked.

なお、本技術は以下のような構成も取ることができる。
（１）イメージセンサの、画素列から読み出された画素信号を転送する転送線と、
前記転送線から出力される前記画素信号を増幅する増幅部と
を有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部を備え、
前記複数のデータ転送部が、互いに直列に接続される
データ転送回路。
（２）前記データ転送部は、さらに、画素から読み出された画素信号の信号レベルをデジタル値に変換して保持するカウンタラッチを画素列毎に備え、
前記転送線は、各カウンタラッチに保持された前記デジタル値を順次転送する
（１）乃至（９）のいずれかに記載のデータ転送回路。
（３）前記データ転送部毎に、各画素列の画素信号の転送のタイミングを制御する列走査回路をさらに備え、
各列走査回路は、クロック信号を取得するための、互いに独立したクロック線を有する
（１）乃至（９）のいずれかに記載のデータ転送回路。
（４）前記データ転送部から出力される画素信号を保持し、所定のタイミングにおいて、保持している画素信号を次段の前記データ転送部に供給する中継用データ転送部をさらに備え、
前記複数のデータ転送部は、前記中継用データ転送部を介して互いに直列に接続される
（１）乃至（９）のいずれかに記載のデータ転送回路。
（５）前記中継用データ転送部は、
前記画素信号を保持する保持部と、
前記保持部に保持された前記画素信号を読み出す読み出し部と
を備える（１）乃至（９）のいずれかに記載のデータ転送回路。
（６）前記読み出し部は、前記複数のデータ転送部間で同期をとったタイミングで、前記保持部に保持された前記画素信号を読み出す
（１）乃至（９）のいずれかに記載のデータ転送回路。
（７）前記中継用データ転送部に画素信号を供給するデータ転送部は、各画素列の画素信号を、前記画素信号の前記データ転送回路からの出力タイミングに応じたタイミングよりも早く前記中継用データ転送部に供給する
（１）乃至（９）のいずれかに記載のデータ転送回路。
（８）前記中継用データ転送部は、前記保持部を複数備え、
前記中継用データ転送部に画素信号を供給するデータ転送部は、各画素列の画素信号を、前記画素信号の前記データ転送回路からの出力タイミングに応じたタイミングよりも、前記中継用データ転送部の前記保持部の数に応じた時間分早く前記中継用データ転送部に供給する
（１）乃至（９）のいずれかに記載のデータ転送回路。
（９）最も出力側の前記データ転送部から出力される画素信号の出力タイミングの同期をとる同期部をさらに備える
（１）乃至（８）のいずれかに記載のデータ転送回路。
（１０）入射光を光電変換する受光部を有する画素を複数有する画素領域と、
前記画素領域の、画素列から読み出された画素信号を転送する転送線と、
前記転送線から出力される前記画素信号を増幅する増幅部と
を有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部と
を備え、
前記複数のデータ転送部が、互いに直列に接続される
撮像素子。
（１１）入射光を光電変換する受光部を有する画素を複数有する画素領域と、
前記画素領域の、画素列から読み出された画素信号を転送する転送線と、
前記転送線から出力される前記画素信号を増幅する増幅部と
を有し、互いに異なる画素列の画素信号を転送する複数のデータ転送部と
を備え、
前記複数のデータ転送部が、互いに直列に接続される
撮像素子と、
前記撮像素子において光電変換された被写体の画像を画像処理する画像処理部と
を備える撮像装置。 In addition, this technique can also take the following structures.
(1) a transfer line for transferring a pixel signal read from the pixel column of the image sensor;
An amplification unit that amplifies the pixel signal output from the transfer line, and includes a plurality of data transfer units that transfer pixel signals of different pixel columns,
A data transfer circuit in which the plurality of data transfer units are connected in series with each other.
(2) The data transfer unit further includes, for each pixel column, a counter latch that converts the signal level of the pixel signal read from the pixel into a digital value and holds it.
The data transfer circuit according to any one of (1) to (9), wherein the transfer line sequentially transfers the digital value held in each counter latch.
(3) Each of the data transfer units further includes a column scanning circuit that controls the timing of pixel signal transfer of each pixel column,
Each column scanning circuit has a clock line independent from each other for acquiring a clock signal. The data transfer circuit according to any one of (1) to (9).
(4) a relay data transfer unit that holds the pixel signal output from the data transfer unit and supplies the held pixel signal to the data transfer unit in the next stage at a predetermined timing;
The data transfer circuit according to any one of (1) to (9), wherein the plurality of data transfer units are connected to each other in series via the relay data transfer unit.
(5) The relay data transfer unit
A holding unit for holding the pixel signal;
The data transfer circuit according to any one of (1) to (9), further comprising: a reading unit that reads the pixel signal held in the holding unit.
(6) The data transfer unit according to any one of (1) to (9), wherein the reading unit reads the pixel signal held in the holding unit at a timing synchronized between the plurality of data transfer units. circuit.
(7) The data transfer unit that supplies a pixel signal to the relay data transfer unit sends the pixel signal of each pixel column earlier than the timing corresponding to the output timing of the pixel signal from the data transfer circuit. The data transfer circuit according to any one of (1) to (9), which is supplied to a data transfer unit.
(8) The relay data transfer unit includes a plurality of the holding units,
The data transfer unit that supplies a pixel signal to the relay data transfer unit is configured such that the pixel signal of each pixel column is sent to the relay data transfer unit from the timing corresponding to the output timing of the pixel signal from the data transfer circuit. The data transfer circuit according to any one of (1) to (9), wherein the data is supplied to the relay data transfer unit earlier by a time corresponding to the number of the holding units.
(9) The data transfer circuit according to any one of (1) to (8), further including a synchronization unit that synchronizes output timings of pixel signals output from the data transfer unit on the most output side.
(10) a pixel region having a plurality of pixels each having a light receiving unit that photoelectrically converts incident light;
A transfer line for transferring a pixel signal read from a pixel column in the pixel region;
An amplification unit that amplifies the pixel signal output from the transfer line, and a plurality of data transfer units that transfer pixel signals of different pixel columns, and
An image sensor in which the plurality of data transfer units are connected in series with each other.
(11) a pixel region having a plurality of pixels each having a light receiving unit that photoelectrically converts incident light;
A transfer line for transferring a pixel signal read from a pixel column in the pixel region;
An amplification unit that amplifies the pixel signal output from the transfer line, and a plurality of data transfer units that transfer pixel signals of different pixel columns, and
The plurality of data transfer units, an image sensor connected in series with each other;
An image processing apparatus comprising: an image processing unit that performs image processing on an image of a subject photoelectrically converted by the image sensor.

１００イメージセンサ，１１１半導体基板，１１２タイミング制御回路，１１３行走査回路，１１４画素アレイ部，１１５ DAC，１１６比較器，１１７データ転送回路，１１８データ処理部，１２０画素部，１２１垂直信号線，１２２列選択線，１２５フォトダイオード，１２６読み出しトランジスタ，１２７リセットトランジスタ，１２８増幅トランジスタ，１２９セレクトトランジスタ，１３１列走査回路，１３２データ転送部，１３３同期部，１４１中継用列走査回路，１４２中継用データ転送部，１５１シフトレジスタ，１６１カウンタラッチ，１６２ドライブトランジスタ，１６３転送バス対，１６４センスアンプ，１６５Ｒ×Ｃ，１７１および１７２シフトレジスタ，１８１シフトレジスタ，１９１中継用シフトレジスタ，１９２中継用ドライブトランジスタ，２３１列走査回路，２４１中継用列走査回路，２４２中継用データ転送部，２９１および２９２中継用シフトレジスタ，８００撮像装置，８１２ CMOSセンサ，８１６画像処理部 100 image sensor, 111 semiconductor substrate, 112 timing control circuit, 113 row scanning circuit, 114 pixel array unit, 115 DAC, 116 comparator, 117 data transfer circuit, 118 data processing unit, 120 pixel unit, 121 vertical signal line, 122 Column selection line, 125 photodiode, 126 readout transistor, 127 reset transistor, 128 amplification transistor, 129 selection transistor, 131 column scanning circuit, 132 data transfer unit, 133 synchronization unit, 141 relay column scanning circuit, 142 relay data transfer , 151 shift register, 161 counter latch, 162 drive transistor, 163 transfer bus pair, 164 sense amplifier, 165 R × C, 171 and 17 Shift register, 181 shift register, 191 relay shift register, 192 relay drive transistor, 231 column scanning circuit, 241 relay column scanning circuit, 242 relay data transfer unit, 291 and 292 relay shift register, 800 imaging device, 812 CMOS sensor, 816 image processing unit

Claims

A transfer line for transferring a pixel signal read from the pixel column of the image sensor;
An amplification unit that amplifies the pixel signal output from the transfer line, and includes a plurality of data transfer units that transfer pixel signals of different pixel columns,
A data transfer circuit in which the plurality of data transfer units are connected in series with each other.

The data transfer unit further includes, for each pixel column, a counter latch that converts the signal level of the pixel signal read from the pixel into a digital value and holds it.
The data transfer circuit according to claim 1, wherein the transfer line sequentially transfers the digital value held in each counter latch.

Each of the data transfer units further includes a column scanning circuit for controlling the timing of transfer of the pixel signal of each pixel column,
The data transfer circuit according to claim 2, wherein each column scanning circuit has clock lines independent from each other for acquiring a clock signal.

A relay data transfer unit that holds the pixel signal output from the data transfer unit and supplies the held pixel signal to the data transfer unit in the next stage at a predetermined timing;
The data transfer circuit according to claim 1, wherein the plurality of data transfer units are connected to each other in series via the relay data transfer unit.

The relay data transfer unit includes:
A holding unit for holding the pixel signal;
The data transfer circuit according to claim 4, further comprising: a reading unit that reads the pixel signal held in the holding unit.

The data transfer circuit according to claim 5, wherein the readout unit reads out the pixel signal held in the holding unit at a timing at which the plurality of data transfer units are synchronized.

The data transfer unit that supplies a pixel signal to the relay data transfer unit sends the pixel signal of each pixel column earlier than the timing corresponding to the output timing of the pixel signal from the data transfer circuit. The data transfer circuit according to claim 6.

The relay data transfer unit includes a plurality of the holding units,
The data transfer unit that supplies a pixel signal to the relay data transfer unit is configured such that the pixel signal of each pixel column is sent to the relay data transfer unit from the timing corresponding to the output timing of the pixel signal from the data transfer circuit. The data transfer circuit according to claim 7, wherein the data is supplied to the relay data transfer unit earlier by a time corresponding to the number of the holding units.

The data transfer circuit according to claim 1, further comprising a synchronization unit that synchronizes an output timing of a pixel signal output from the data transfer unit on the most output side.

A pixel region having a plurality of pixels having a light receiving portion for photoelectrically converting incident light;
A transfer line for transferring a pixel signal read from a pixel column in the pixel region;
An amplification unit that amplifies the pixel signal output from the transfer line, and a plurality of data transfer units that transfer pixel signals of different pixel columns, and
An image sensor in which the plurality of data transfer units are connected in series with each other.

A pixel region having a plurality of pixels having a light receiving portion for photoelectrically converting incident light;
A transfer line for transferring a pixel signal read from a pixel column in the pixel region;
An amplification unit that amplifies the pixel signal output from the transfer line, and a plurality of data transfer units that transfer pixel signals of different pixel columns, and
The plurality of data transfer units, an image sensor connected in series with each other;
An image processing apparatus comprising: an image processing unit that performs image processing on an image of a subject photoelectrically converted by the image sensor.