JP2014052535A

JP2014052535A - Data line driver and liquid crystal display device

Info

Publication number: JP2014052535A
Application number: JP2012197460A
Authority: JP
Inventors: Motoo Fukuo; 元男福尾
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-09-07
Filing date: 2012-09-07
Publication date: 2014-03-20

Abstract

PROBLEM TO BE SOLVED: To provide a liquid crystal display device capable of coping with a charge share system suitable for each of a plurality of drive systems and selecting and switching the charge share system with a smaller number of external control signals.SOLUTION: A data line driver 1 for driving data lines 22 of an LCD panel 3 comprises: an output terminal 17 connected to each of the data lines 22; an output buffer 14 for outputting driver voltage driving the data line 22; positive electrode side and negative electrode side charge share lines 16a and 16b; a switch SW32 connected between the output terminal 17 and the positive electrode side charge share line 16a; a switch SW31 connected between the output terminal 17 and the negative electrode side charge share line 16b; a switch SW2 connected between two adjacent output terminals 17; and a polarity determination circuit 15 for detecting inversion of a polarity signal POL to control the switches SW2, SW31 and SW32 corresponding to existence of the inversion of the polarity signal POL.

Description

本発明は、データ線ドライバ及び液晶表示装置に関し、特に、チャージシェアを行うように構成されたデータ線ドライバ及び液晶表示装置に関する。 The present invention relates to a data line driver and a liquid crystal display device, and more particularly to a data line driver and a liquid crystal display device configured to perform charge sharing.

近年、液晶表示パネルの大型化、高精細化に伴い、液晶表示パネルに形成される配線の負荷も大きくなってきており、表示パネルの駆動に使われる消費電力が増大するという問題がある。 In recent years, with the increase in size and definition of a liquid crystal display panel, the load of wiring formed on the liquid crystal display panel has increased, and there is a problem that power consumption used for driving the display panel increases.

消費電力の増大に対する一つの対策としては、いわゆるチャージシェアが知られている。チャージシェアとは、液晶表示パネルのデータ線を駆動するデータ線ドライバの出力端子を（例えば、各水平期間（水平同期期間とも呼ばれることがある）の出力ラッチタイミング期間において）一定期間ショートさせる事により、液晶表示パネルの電荷を有効に利用する技術である。 A so-called charge share is known as one countermeasure against the increase in power consumption. Charge sharing means that the output terminal of the data line driver that drives the data line of the liquid crystal display panel is short-circuited for a certain period (for example, in the output latch timing period of each horizontal period (sometimes referred to as horizontal synchronization period)). This is a technique for effectively using the charge of a liquid crystal display panel.

一般に、チャージシェア方式は、各画素の画素電極に印加される電圧（以下、「画素電圧」という。）の極性（基準電圧に対する正／負）を、所定の時間的周期、空間的周期で反転させる反転駆動方式と併用される。例えば、１出力ごとに極性が反転される１ドット反転駆動方式、また、２出力ごとに極性が反転される２ドット反転駆動方式がある。チャージシェア駆動方式と反転駆動方式とを併用する液晶表示装置は、例えば、特開２０１０−２５６４０１号公報、及び、特開２００６−２９２８９９号公報に開示されている。 In general, in the charge sharing method, the polarity (positive / negative with respect to a reference voltage) of a voltage applied to the pixel electrode of each pixel (hereinafter referred to as “pixel voltage”) is inverted at a predetermined time period and spatial period. It is used together with the inversion driving method. For example, there is a one-dot inversion driving method in which the polarity is inverted every output, and a two-dot inversion driving method in which the polarity is inverted every two outputs. Liquid crystal display devices using both the charge share driving method and the inversion driving method are disclosed in, for example, Japanese Patent Application Laid-Open Nos. 2010-256401 and 2006-292899.

駆動方式は、表示される画像の種類や表示装置の用途に応じて選択されることが望ましく、加えて、チャージシェア方式も、駆動方式に応じて最適に選択されることが求められる。しかしながら、データ線ドライバを表示される画像の種類や表示装置の用途に応じて異なる設計にすることは不経済である。したがって、データ線ドライバは、複数の駆動方式に対応可能に設計されることが望まれ、更に、各駆動方式に適したチャージシェアを行うように設計されることが望まれる。このとき、駆動方式に応じた最適なチャージシェア方式の選択及び切替を、より少ない数の外部制御信号で、可能であれば特別な外部制御信号を供給せずに自動的に行うことができることが好ましい。しかしながら、このような要求に応える液晶表示装置のデータ線ドライバは知られていない。 The driving method is preferably selected according to the type of image to be displayed and the application of the display device. In addition, the charge sharing method is also required to be optimally selected according to the driving method. However, it is uneconomical to design the data line driver differently depending on the type of image to be displayed and the application of the display device. Therefore, it is desirable that the data line driver be designed so as to be compatible with a plurality of driving methods, and it is desirable that the data line driver be designed so as to perform charge sharing suitable for each driving method. At this time, selection and switching of the optimum charge sharing method according to the driving method can be automatically performed with a smaller number of external control signals and, if possible, without supplying a special external control signal. preferable. However, a data line driver of a liquid crystal display device that meets such a requirement is not known.

特開２０１０−２５６４０１号公報JP 2010-256401 A 特開２００６−２９２８９９号公報JP 2006-292899 A

このように、従来のデータ線ドライバには、複数の駆動方式に最適なチャージシェア方式に対応可能であると共に、チャージシェア方式の選択及び切替を、より少ない数の外部制御信号で行うという要求に対応していないという問題がある。 As described above, the conventional data line driver is compatible with the charge sharing method that is optimal for a plurality of driving methods, and the charge sharing method is selected and switched with a smaller number of external control signals. There is a problem that it is not supported.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.

一実施形態では、液晶表示パネルの複数のデータ線を駆動するデータ線ドライバが、複数のデータ線にそれぞれに接続される複数の出力端子と、データ線を駆動する駆動電圧を出力する複数の出力バッファと、第１及び第２チャージシェアラインと、複数の出力端子のそれぞれと第１チャージシェアラインとの間にそれぞれに接続された複数の第１スイッチと、複数の出力端子のそれぞれと第２チャージシェアラインとの間にそれぞれに接続された複数の第２スイッチと、複数の出力端子の隣接する２つの出力端子の間に接続された第３スイッチと、極性信号の反転を検知し、極性信号の反転の有無に応じて第１スイッチ、第２スイッチ及び第３スイッチを制御する極性判定回路とを具備する。 In one embodiment, a data line driver that drives a plurality of data lines of a liquid crystal display panel has a plurality of output terminals that are respectively connected to the plurality of data lines, and a plurality of outputs that output a driving voltage that drives the data lines. A buffer, first and second charge share lines, a plurality of first switches respectively connected between each of the plurality of output terminals and the first charge share line, and each of the plurality of output terminals and the second A plurality of second switches connected to each of the charge share lines, a third switch connected between two adjacent output terminals of the plurality of output terminals, and the polarity signal is detected to be inverted. A polarity determination circuit for controlling the first switch, the second switch, and the third switch in accordance with the presence or absence of signal inversion.

上記の実施形態によれば、複数の駆動方式に対応可能であると共に、駆動方式の選択及び切替をより少ない数の制御信号で行うことができる液晶表示装置が提供される。 According to the above-described embodiment, a liquid crystal display device that can support a plurality of driving methods and can perform selection and switching of the driving methods with a smaller number of control signals is provided.

一実施形態の液晶表示装置の構成を示すブロック図である。It is a block diagram which shows the structure of the liquid crystal display device of one Embodiment. 一実施形態におけるチャージシェア回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the charge share circuit in one Embodiment. 一実施形態における極性判定回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the polarity determination circuit in one Embodiment. 一実施形態における極性判定回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the polarity determination circuit in one Embodiment. １ライン１ドット反転駆動が行われる場合の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement in case 1 line 1 dot inversion drive is performed. １ライン１ドット反転駆動が行われる場合の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement in case 1 line 1 dot inversion drive is performed. １ライン２ドット反転駆動が行われる場合の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement in case 1 line 2 dot inversion drive is performed. １ライン２ドット反転駆動が行われる場合の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement in case 1 line 2 dot inversion drive is performed. ２ライン１ドット反転駆動が行われる場合の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement in case 2 line 1 dot inversion drive is performed. ２ライン１ドット反転駆動が行われる場合の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement in case 2 line 1 dot inversion drive is performed. ２ライン２ドット反転駆動が行われる場合の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement in case 2 line 2 dot inversion drive is performed. ２ライン２ドット反転駆動が行われる場合の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement in case 2 line 2 dot inversion drive is performed.

図１は、一実施形態の液晶表示装置の構成を示すブロック図である。当該液晶表示装置は、データ線ドライバ１と、ゲート線ドライバ２と、ＬＣＤ（液晶表示）パネル３とを備えている。ＬＣＤパネル３は、ゲート線２１と、データ線２２と、これらの交点の近傍にそれぞれに設けられた画素２３とを備えている。本実施形態では、ゲート線２１とデータ線２２とが直交するように設けられている。以下において、ゲート線２１が延伸する方向を「水平方向」、データ線２２が延伸する方向を「垂直方向」と呼ぶことがある。また、同一のゲート線２１に対応する画素２３の列を「ライン」と呼ぶことがある。データ線ドライバ１は、ＬＣＤパネル３のデータ線２２を駆動し、ゲート線ドライバ２は、ゲート線２１を駆動する。 FIG. 1 is a block diagram illustrating a configuration of a liquid crystal display device according to an embodiment. The liquid crystal display device includes a data line driver 1, a gate line driver 2, and an LCD (liquid crystal display) panel 3. The LCD panel 3 includes a gate line 21, a data line 22, and pixels 23 provided in the vicinity of these intersections. In the present embodiment, the gate line 21 and the data line 22 are provided so as to be orthogonal to each other. Hereinafter, the direction in which the gate line 21 extends may be referred to as “horizontal direction”, and the direction in which the data line 22 extends may be referred to as “vertical direction”. In addition, the column of pixels 23 corresponding to the same gate line 21 may be referred to as a “line”. The data line driver 1 drives the data line 22 of the LCD panel 3, and the gate line driver 2 drives the gate line 21.

ＬＣＤパネル３の各画素２３は、ＴＦＴ（thin film transistor）２３ａと、画素電極２３ｂとを備えている。各ゲート線２１は、対応する画素２３のＴＦＴ２３ａのゲートとして使用される。ＴＦＴ２３ａの一方のソース／ドレインはデータ線２２に接続され、他方のソース／ドレインは画素電極２３ｂに接続されている。画素電極２３ｂは、共通電極２４と対向するように設けられており、画素電極２３ｂと共通電極２４との間には液晶が満たされて液晶容量が形成されている。以下において、共通電極２４の電位（基準電圧）を、共通電位Ｖｃｏｍという。 Each pixel 23 of the LCD panel 3 includes a TFT (thin film transistor) 23a and a pixel electrode 23b. Each gate line 21 is used as the gate of the TFT 23 a of the corresponding pixel 23. One source / drain of the TFT 23a is connected to the data line 22, and the other source / drain is connected to the pixel electrode 23b. The pixel electrode 23b is provided so as to face the common electrode 24, and liquid crystal is filled between the pixel electrode 23b and the common electrode 24 to form a liquid crystal capacitance. Hereinafter, the potential (reference voltage) of the common electrode 24 is referred to as a common potential Vcom.

データ線ドライバ１は、外部（例えば、タイミングコントローラ）から供給される垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、ドット制御信号Ｓ_ＤＯＴ及び極性信号ＰＯＬを含む外部制御信号、並びに、画素データＤ_ＩＮに応答して、ＬＣＤパネル３のデータ線２２を駆動する。ここで、画素データＤ_ＩＮとは、ＬＣＤパネル３の各画素２３の階調を示すデータである。 Data line driver 1, external (e.g., the timing controller) external control signal including a vertical synchronization signal Vsync supplied from, a horizontal synchronization signal Hsync, a dot control signal _{S DOT} and the polarity signal POL, and, in response to the pixel data _{D IN} Then, the data line 22 of the LCD panel 3 is driven. Here, the pixel data _{D IN,} data indicating the gradation of each pixel 23 of the LCD panel 3.

本実施形態では、データ線ドライバ１が、チャージシェアと反転駆動とを併用する駆動に対応可能に構成されている。加えて、データ線ドライバ１が、次の４つの反転駆動：１ライン１ドット反転駆動、１ラインＭドット反転駆動、Ｎライン１ドット反転駆動、ＮラインＭドット反転駆動に対応するように構成されている。ここで、１ライン１ドット反転駆動とは、水平方向、及び垂直方向の両方において、１個の画素２３毎に駆動電圧の極性を反転させる駆動方式である。１ラインＭドット反転駆動とは、垂直方向においては１個の画素毎に駆動電圧の極性を反転させる一方で、水平方向においてはＭ個の画素２３毎に駆動電圧の極性を反転させる駆動方式である。Ｎライン１ドット反転駆動とは、垂直方向においてはＮライン毎に（即ち、Ｎ個の画素２３毎に）駆動電圧の極性を反転させる一方で、水平方向においては１個の画素２３毎に駆動電圧の極性を反転させる駆動方式である。
更に、ＮラインＭドット反転駆動とは、垂直方向においてはＮライン毎に駆動電圧の極性を反転させる一方で、水平方向においてはＭ個の画素２３毎に駆動電圧の極性を反転させる駆動方式である。なお、本明細書においては、駆動電圧の極性は、共通電位Ｖｃｏｍを基準として定義する。駆動電圧が共通電位Ｖｃｏｍよりも高い場合、駆動電圧の極性は「正」であると定義され、駆動電圧が共通電位Ｖｃｏｍよりも低い場合、駆動電圧の極性は「負」であると定義される。 In the present embodiment, the data line driver 1 is configured so as to be able to handle driving using both charge sharing and inversion driving. In addition, the data line driver 1 is configured to support the following four inversion drives: 1 line 1 dot inversion drive, 1 line M dot inversion drive, N line 1 dot inversion drive, and N line M dot inversion drive. ing. Here, the one-line, one-dot inversion driving is a driving method in which the polarity of the driving voltage is inverted for each pixel 23 in both the horizontal direction and the vertical direction. One-line M dot inversion driving is a driving method in which the polarity of the driving voltage is inverted for each pixel in the vertical direction, while the polarity of the driving voltage is inverted for each of the M pixels 23 in the horizontal direction. is there. In N-line 1-dot inversion driving, the polarity of the driving voltage is inverted every N lines (that is, every N pixels 23) in the vertical direction, while every pixel 23 is driven in the horizontal direction. This is a driving method that reverses the polarity of the voltage.
Further, the N line M dot inversion driving is a driving method in which the polarity of the driving voltage is inverted every N lines in the vertical direction, while the polarity of the driving voltage is inverted every M pixels 23 in the horizontal direction. is there. Note that in this specification, the polarity of the drive voltage is defined with reference to the common potential Vcom. When the drive voltage is higher than the common potential Vcom, the polarity of the drive voltage is defined as “positive”, and when the drive voltage is lower than the common potential Vcom, the polarity of the drive voltage is defined as “negative”. .

ここで、本実施形態の液晶表示装置では、極性信号ＰＯＬの反転を検知することで駆動電圧の極性が反転されるライン数（１ライン又はＮライン）に応じてチャージチェア方式を自動的に切り替えている。即ち、液晶表示装置の制御において広く使用されている極性信号ＰＯＬの反転を検出することで、駆動電圧の極性が反転されるライン数に応じたチャージチェア方式の切り替えが行われる。これにより、本実施形態の液晶表示装置では、チャージシェアと反転駆動との両方を行うために外部から供給される制御信号の数が低減されている。以下では、本実施形態におけるデータ線ドライバ１の構成と動作について詳細に説明する。 Here, in the liquid crystal display device of the present embodiment, the charge chair method is automatically switched according to the number of lines (1 line or N lines) where the polarity of the drive voltage is inverted by detecting the inversion of the polarity signal POL. ing. That is, by detecting the inversion of the polarity signal POL widely used in the control of the liquid crystal display device, the charge chair system is switched according to the number of lines where the polarity of the drive voltage is inverted. Thereby, in the liquid crystal display device of the present embodiment, the number of control signals supplied from the outside in order to perform both charge sharing and inversion driving is reduced. Hereinafter, the configuration and operation of the data line driver 1 in the present embodiment will be described in detail.

データ線ドライバ１は、データレジスタ回路１１とラッチ回路１２と、Ｄ／Ａ変換回路１３と、出力バッファ１４_１〜１４_ｎと、極性判定回路１５_１〜１５_ｎと、チャージシェア回路１６と、出力端子１７_１〜１７_ｎと、制御回路１８とを備えている。 The data line driver 1 includes a data register circuit 11, a latch circuit 12, a D / A conversion circuit 13, output buffers 14 _{1 to} 14 _n , polarity determination circuits 15 ₁ to 15 _n , a charge share circuit 16, and an output. Terminals 17 _{1 to} 17 _n and a control circuit 18 are provided.

データレジスタ回路１１は、外部からシリアルに転送されてくる画素データＤ_ＩＮを受け取って保存する。データレジスタ回路１１は、１ラインの画素２３に対応する画素データＤ_ＩＮを保存する容量を持っている。 Data register circuit 11, and stores the received pixel data D _IN transferred from the external serially. Data register circuit 11 has a capacity to store pixel data D _IN corresponding to one line of pixels 23.

ラッチ回路１２は、制御回路１８から供給されるラッチ信号ＳＴＢに応答してデータレジスタ回路１１から１ラインの画素２３に対応する画素データＤ_ＩＮをラッチする。ラッチ信号ＳＴＢがアサートされると（本実施形態では“Ｈ”レベルにされると）、ラッチ回路１２は、１ラインの画素２３に対応する画素データＤ_ＩＮをデータレジスタ回路１１からラッチし、Ｄ／Ａ変換回路１３に供給する。ラッチ信号ＳＴＢは、各水平期間において、出力端子１７_１〜１７_ｎからの駆動電圧の出力の開始の前にアサートされ、各水平期間において駆動電圧の生成に用いられる画素データＤ_ＩＮをデータレジスタ回路１１からラッチ回路１２にラッチさせる役割を有している。 Latch circuit 12 latches the pixel data D _IN corresponding from the data register 11 in response to a line of pixels 23 in the latch signal STB supplied from the control circuit 18. When the latch signal STB is asserted (in this embodiment, when it is set to “H” level), the latch circuit 12 latches the pixel data D _IN corresponding to the pixel 23 of one line from the data register circuit 11, and D / A conversion circuit 13 is supplied. The latch signal STB is asserted before the start of driving voltage output from the output terminals 17 _{1 to} 17 _n in each horizontal period, and the pixel data D _IN used for generating the driving voltage in each horizontal period is used as a data register circuit. 11 to latch circuit 12.

Ｄ／Ａ変換回路１３は、ラッチ回路１２から受け取った画素データＤ_ＩＮに対してデジタル−アナログ変換を行い、画素データＤ_ＩＮのデータ値に対応する電圧レベルを有する階調電圧を出力する。Ｄ／Ａ変換回路１３からは、１ラインの画素２３に対応する数の階調電圧が出力される。本実施形態では、Ｄ／Ａ変換回路１３から出力される階調電圧の数はＮ個である。 D / A conversion circuit 13, the digital to the pixel data D _IN received from the latch circuit 12 - performs analog conversion, and outputs a gradation voltage having a voltage level corresponding to the data value of the pixel data D _IN. The D / A conversion circuit 13 outputs the number of gradation voltages corresponding to the pixels 23 in one line. In the present embodiment, the number of gradation voltages output from the D / A conversion circuit 13 is N.

Ｄ／Ａ変換回路１３から出力される階調電圧の極性は、外部から供給される極性信号ＰＯＬ及びドット制御信号Ｓ_ＤＯＴに応じて決定される。極性信号ＰＯＬは、出力端子１７_１〜１７_ｎから出力される駆動電圧の極性の反転を指示する信号であり、極性信号ＰＯＬが“Ｈ”レベルから“Ｌ”レベルに、又は、“Ｌ”レベルから“Ｈ”レベルに反転されると、出力端子１７_１〜１７_ｎから出力される駆動電圧の極性も反転される。一方、ドット制御信号Ｓ_ＤＯＴは、水平方向について駆動電圧の極性が反転される空間的周期を指定するための信号である。ドット制御信号Ｓ_ＤＯＴにより、水平方向において１個の画素２３毎に駆動電圧の極性が反転される動作と、水平方向においてＭ個の画素２３毎に駆動電圧の極性が反転される動作との切り替えが行われる。水平方向において１個の画素２３毎に駆動電圧の極性が反転される場合、出力端子１７から出力される駆動電圧の極性は、１個の出力端子１７毎に反転される。同様に、水平方向においてＭ個の画素２３毎に駆動電圧の極性が反転される場合、出力端子１７から出力される駆動電圧の極性は、Ｍ個の出力端子１７毎に反転される。 The polarity of the gray scale voltage outputted from the D / A conversion circuit 13 is determined in accordance with the polarity signal POL and the dot control signal S _DOT supplied externally. The polarity signal POL is a signal that inverts the polarity of the drive voltage output from the output terminals 17 _{1 to} 17 _n , and the polarity signal POL changes from “H” level to “L” level or “L” level. Is inverted to “H” level, the polarity of the drive voltage output from the output terminals 17 _{1 to} 17 _n is also inverted. On the other hand, the dot control signal _SDOT is a signal for designating a spatial period in which the polarity of the drive voltage is inverted in the horizontal direction. Switching between the operation in which the polarity of the driving voltage is inverted for each pixel 23 in the horizontal direction and the operation in which the polarity of the driving voltage is inverted for each of the M pixels 23 in the horizontal direction by the dot control signal _SDOT. Is done. When the polarity of the drive voltage is inverted for each pixel 23 in the horizontal direction, the polarity of the drive voltage output from the output terminal 17 is inverted for each output terminal 17. Similarly, when the polarity of the drive voltage is inverted for each of the M pixels 23 in the horizontal direction, the polarity of the drive voltage output from the output terminal 17 is inverted for each of the M output terminals 17.

出力バッファ１４_１〜１４_ｎは、データ線２２を駆動可能な駆動能力を有する電圧フォロアであり、Ｄ／Ａ変換回路１３から受け取った階調電圧に対応する駆動電圧を介して出力端子１７_１〜１７_ｎに出力する。出力端子１７_１〜１７_ｎにはＬＣＤパネル３のデータ線２２が接続されており、駆動電圧は、出力端子１７_１〜１７_ｎからデータ線２２に出力され、更に、選択された画素２３（対応するゲート線２１が活性化された画素２３）に供給される。 The output buffers 14 _{1 to} 14 _n are voltage followers having a driving capability capable of driving the data line 22, and output terminals 17 ₁ to 17 _n via a driving voltage corresponding to the gradation voltage received from the D / A conversion circuit 13. 17 Output to _n . The output terminal ₁₇ 1 to 17 _n are connected to the data line 22 of the LCD panel 3, the driving voltage is output to the data line 22 from the output terminal ₁₇ 1 to 17 _n, further, the pixel 23 (corresponding to the selected The gate line 21 to be supplied is supplied to the activated pixel 23).

極性判定回路１５_１〜１５_ｎとチャージシェア回路１６とは、チャージシェアを行うために用いられる回路群である。極性判定回路１５は、外部から供給される極性信号ＰＯＬ、チャージシェア信号ＣＳ及びドット制御信号Ｓ_ＤＯＴに応答して後述のチャージシェア回路１６に含まれる各スイッチを制御する。チャージシェア回路１６は、出力端子１７をショートするためのスイッチ群を備えている。極性判定回路１５及びチャージシェア回路１６の構成と動作については、後に詳細に説明する。 The polarity determination circuits 15 ₁ to 15 _n and the charge share circuit 16 are a circuit group used for charge sharing. Polarity determination circuit 15 controls the respective switches included in the charge sharing circuit 16 to be described later in response to the polarity signal POL, the charge share signal CS and the dot control signal S _DOT supplied from the outside. The charge share circuit 16 includes a switch group for short-circuiting the output terminal 17. The configurations and operations of the polarity determination circuit 15 and the charge share circuit 16 will be described in detail later.

制御回路１８は、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、ドット制御信号Ｓ_ＤＯＴ及びその他の外部制御信号に応答して各種の制御信号を生成し、これにより、データ線ドライバ１の各回路の制御を行う。本実施形態では、制御回路１８によって生成される制御信号は、ラッチ信号ＳＴＢ、チャージシェア信号ＣＳ、及び、内部ドット制御信号Ｓ_{ＤＯＴ＿１}〜Ｓ_{ＤＯＴ＿２Ｍ}を含む。ここで、Ｍは、水平方向において駆動電圧の極性が反転される画素２３の周期であり、Ｍドット反転駆動が行われる場合、２Ｍ個の内部ドット制御信号が生成される。ラッチ信号ＳＴＢは、上述の通り、ラッチ回路１２にデータレジスタ回路１１から画素データＤ_ＩＮをラッチさせる制御を行うための信号である。ラッチ信号ＳＴＢは、垂直同期信号Ｖｓｙｎｃ、及び、水平同期信号Ｈｓｙｎｃに同期して生成される。チャージシェア信号ＣＳは、極性判定回路１５及びチャージシェア回路１６にチャージシェアのための動作を行わせる制御を行うための信号である。内部ドット制御信号Ｓ_{ＤＯＴ＿１}〜Ｓ_{ＤＯＴ＿２Ｍ}は、上述のドット制御信号Ｓ_ＤＯＴから生成される信号であり、ドット制御信号Ｓ_ＤＯＴによって指定された駆動電圧の極性が反転される空間的周期を実現するように極性判定回路１５_１〜１５_ｎを制御する信号である。 The control circuit 18 generates various control signals in response to the vertical synchronization signal Vsync, the horizontal synchronization signal Hsync, the dot control signal _SDOT, and other external control signals, thereby controlling each circuit of the data line driver 1. I do. In the present embodiment, the control signals generated by the control circuit 18 include a latch signal STB, a charge share signal CS, and internal dot control signals S _{DOT — 1 to} S _{DOT — 2M} . Here, M is the period of the pixel 23 in which the polarity of the drive voltage is inverted in the horizontal direction, and 2M internal dot control signals are generated when M dot inversion drive is performed. The latch signal STB, as described above, is a signal for performing control to the data register circuit 11 to the latch circuit 12 latches the pixel data D _IN. The latch signal STB is generated in synchronization with the vertical synchronization signal Vsync and the horizontal synchronization signal Hsync. The charge share signal CS is a signal for controlling the polarity determination circuit 15 and the charge share circuit 16 to perform an operation for charge sharing. Internal dot control signal _{_S} DOT_1 _{~S DOT_2M} is a signal generated from the dot control signal _{S DOT} above, to achieve a spatial cycle at which the polarity of the drive voltage specified by the dot control signal _{S DOT} is inverted Are signals for controlling the polarity determination circuits 15 ₁ to 15 _n .

図２は、本実施形態におけるチャージシェア回路１６の構成を示す回路図である。チャージシェア回路１６は、スイッチＳＷ１、ＳＷ２、ＳＷ３１、ＳＷ３２、正極側チャージシェアライン１６ａ、及び、負極側チャージシェアライン１６ｂを備えている。スイッチＳＷ１、ＳＷ２、ＳＷ３１、ＳＷ３２は、出力バッファ１４_１〜１４_ｎ、正極側チャージシェアライン１６ａ、負極側チャージシェアライン１６ｂ及び出力端子１７_１〜１７_ｎの間の接続関係を切り替えるためのスイッチ回路部を構成している。スイッチＳＷ１は、出力バッファ１４_１〜１４_ｎと出力端子１７_１〜１７_ｎの間に接続されており、チャージシェア動作を行う際に（即ち、チャージシェア信号ＣＳがアサートされている間の期間に）、出力バッファ１４_１〜１４_ｎを出力端子１７_１〜１７_ｎから切り離す。スイッチＳＷ２は、隣接する出力端子１７_２ｉ−１、１７_２ｉ（ｉは、１以上ｎ／２以下の自然数）の間に接続されており、チャージシェア動作を行う際に隣接する出力端子１７_２ｉ−１、１７_２ｉをショートする機能を有している。スイッチＳＷ３１は、出力端子１７_１〜１７_ｎと正極側チャージシェアライン１６ａとの間に接続されており、スイッチＳＷ３２は、出力端子１７_１〜１７_ｎと負極側チャージシェアライン１６ｂとの間に接続されている。後述されるように、正極側チャージシェアライン１６ａは、１ドットＮライン反転駆動又はＭドットＮライン反転駆動が行われる場合のチャージシェア動作において、直前に正極性の駆動電圧が供給されたデータ線２２についてチャージシェアを行うために使用される。一方、負極側チャージシェアライン１６ｂは、１ドットＮライン反転駆動又はＭドットＮライン反転駆動が行われる場合のチャージシェア動作において、直前に負極性の駆動電圧が供給されたデータ線２２についてチャージシェアを行うために使用される。 FIG. 2 is a circuit diagram showing a configuration of the charge share circuit 16 in the present embodiment. The charge share circuit 16 includes switches SW1, SW2, SW31, SW32, a positive charge share line 16a, and a negative charge share line 16b. The switches SW1, SW2, SW31, and SW32 are switch circuits for switching the connection relationships among the output buffers 14 _{1 to} 14 _n , the positive charge share line 16a, the negative charge share line 16b, and the output terminals 17 _{1 to} 17 _n. Part. The switch SW1 is connected between the output buffers 14 _{1 to} 14 _n and the output terminals 17 _{1 to} 17 _n , and performs a charge sharing operation (that is, during a period during which the charge sharing signal CS is asserted). ), Disconnecting the output buffers 14 _{1 to} 14 _n from the output terminals 17 _{1 to} 17 _n . The switch SW2 is connected between the adjacent output terminals 17 _2i-1 and 17 _2i (i is a natural number of 1 or more and n / 2 or less), and the adjacent output terminal 17 _2i− when performing the charge sharing operation. ₁ and 17 _2i have a function of short-circuiting. The switch SW31 is connected between the output terminals 17 _{1 to} 17 _n and the positive charge share line 16a, and the switch SW32 is connected between the output terminals 17 _{1 to} 17 _n and the negative charge share line 16b. Has been. As will be described later, the positive charge share line 16a is a data line to which a positive drive voltage is supplied immediately before the charge share operation in the case where 1 dot N line inversion drive or M dot N line inversion drive is performed. 22 is used to charge share. On the other hand, the negative-side charge share line 16b is a charge share for the data line 22 to which the negative drive voltage was supplied immediately before in the charge share operation when 1 dot N line inversion drive or M dot N line inversion drive is performed. Used to do.

出力端子１７_ｊに接続されたスイッチＳＷ３１、ＳＷ３２は、対応する極性判定回路１５_ｊによって制御される。また、隣接する出力端子１７_２ｉ−１、１７_２ｉの間に接続されたスイッチＳＷ２は、奇数番目の極性判定回路１５_２ｉ−１によって制御される。 Switch SW31, which is connected to the output terminal 17 _j SW32 is controlled by the corresponding polarity judgment circuit 15 _j. The switch SW2 connected between the adjacent output terminals 17 _2i-1 and 17 _2i is controlled by the odd-numbered polarity determination circuit 15 _2i-1 .

図３Ａは、本実施形態における奇数番目の極性判定回路１５_２ｉ−１のそれぞれの構成を示す回路図であり、図３Ｂは、偶数番目の極性判定回路１５_２ｉのそれぞれの構成を示す回路図である。奇数番目の極性判定回路１５_２ｉ−１は、それぞれ、インバータ３１、セレクタ３２、フリップフロップ３３、３４、ＸＯＲ（排他的論理和）ゲート３５、ＯＲゲート３６、３７、ＡＮＤゲート３８〜４０、及び、インバータ４１を備えている。 3A is a circuit diagram showing a configuration of each of the odd-numbered polarity determination circuits 15 _2i-1 in the present embodiment, and FIG. 3B is a circuit diagram showing a configuration of each of the even-numbered polarity determination circuits _152i . is there. The odd-number polarity determination circuit 15 _2i-1 includes an inverter 31, a selector 32, flip-flops 33 and 34, an XOR (exclusive OR) gate 35, OR gates 36 and 37, AND gates 38 to 40, and An inverter 41 is provided.

インバータ３１は、極性信号ＰＯＬの反転信号である極性信号／ＰＯＬを生成する。セレクタ３２は、各極性判定回路１５に供給される内部ドット制御信号Ｓ_{ＤＯＴ＿ｋ}に応答して極性信号ＰＯＬ、／ＰＯＬの一方を選択極性信号ＰＯＬ_ＳＥＬとして出力する。詳細には、セレクタ３２は、内部ドット制御信号Ｓ_{ＤＯＴ＿ｋ}が“ＨＩＧＨ”レベルである場合、極性信号ＰＯＬを選択極性信号ＰＯＬ_ＳＥＬとして選択し、内部ドット制御信号Ｓ_{ＤＯＴ＿ｋ}が“ＬＯＷ”レベルである場合、極性信号／ＰＯＬを選択極性信号ＰＯＬ_ＳＥＬとして選択する。ここで、各極性判定回路１５に供給される内部ドット制御信号Ｓ_{ＤＯＴ＿ｋ}は、内部ドット制御信号Ｓ_{ＤＯＴ＿１}〜Ｓ_{ＤＯＴ＿２Ｍ}のいずれかである。各極性判定回路１５に内部ドット制御信号Ｓ_{ＤＯＴ＿１}〜Ｓ_{ＤＯＴ＿２Ｍ}のいずれが供給されるかについては、後で詳細に説明する。 The inverter 31 generates a polarity signal / POL that is an inverted signal of the polarity signal POL. The selector 32 outputs _one of the polarity signals POL and / POL as the selection polarity signal POL _SEL in response to the internal dot control signal _{SDOT_k} supplied to each polarity determination circuit 15. Specifically, when the internal dot control signal S _{DOT_k} is “HIGH” level, the selector 32 selects the polarity signal POL as the selection polarity signal POL _SEL , and the internal dot control signal S _{DOT_k} is “LOW” level. The polarity signal / POL is selected as the selection polarity signal POL _SEL . Here, the internal dot control signal _{SDOT_k} supplied to each polarity determination circuit 15 is any one of the internal dot control signals _{SDOT_1 to} _{SDOT_2M} . _Which of the internal dot control signals S _{DOT — 1 to} S _{DOT — 2M} is supplied to each polarity determination circuit 15 will be described in detail later.

フリップフロップ３３、３４と、ＸＯＲゲート３５は、選択極性信号ＰＯＬ_ＳＥＬの反転を検知する検知回路を構成している。ここで、選択極性信号ＰＯＬ_ＳＥＬは、極性信号ＰＯＬと、その反転信号である極性信号／ＰＯＬのいずれかであるから、選択極性信号ＰＯＬ_ＳＥＬの反転を検出することは、極性信号ＰＯＬの反転を検出することと等価であることに留意されたい。 The flip-flops 33 and 34 and the XOR gate 35 constitute a detection circuit that detects inversion of the selection polarity signal POL _SEL . Here, since the selection polarity signal POL _SEL is either the polarity signal POL or the polarity signal / POL which is the inverted signal thereof, detecting the inversion of the selection polarity signal POL _{SEL is} the inversion of the polarity signal POL. Note that it is equivalent to detecting.

詳細には、フリップフロップ３３のデータ入力には選択極性信号ＰＯＬ_ＳＥＬが入力され、フリップフロップ３４のデータ入力は、フリップフロップ３３のデータ出力に接続されている。フリップフロップ３４のデータ出力は、ＸＯＲゲート３５の一方の入力に接続されている。ＸＯＲゲート３５の他方の入力には選択極性信号ＰＯＬ_ＳＥＬが入力される。フリップフロップ３３、３４のクロック端子にはラッチ信号ＳＴＢが入力される。ラッチ信号ＳＴＢは、各水平期間の開始直後のブランキング期間に（即ち、駆動電圧の出力が開始される直前に）アサートされる。結果として、ラッチ信号ＳＴＢがアサートされると、フリップフロップ３３は、現在の水平期間の選択極性信号ＰＯＬ_ＳＥＬの値を保持し、フリップフロップ３４は、直前の水平期間の選択極性信号ＰＯＬ_ＳＥＬの値を保持することになる。ＸＯＲゲート３５は、フリップフロップ３４の出力と選択極性信号ＰＯＬ_ＳＥＬとを比較する比較器として動作し、フリップフロップ３４の出力と選択極性信号ＰＯＬ_ＳＥＬとが相違するときにその出力信号を“Ｈ”レベルに設定する。結果として、現在の水平期間の選択極性信号ＰＯＬ_ＳＥＬが直前の水平期間の選択極性信号ＰＯＬ_ＳＥＬから反転されたときにＸＯＲゲート３５の出力信号が“Ｈ”レベルにされる。そして、選択極性信号ＰＯＬ_ＳＥＬの反転を検出することは、極性信号ＰＯＬの反転を検出することと等価であるから、ＸＯＲゲート３５の出力信号は、極性信号ＰＯＬが反転の有無を示す信号になる。ＸＯＲゲート３５の出力信号が、極性信号ＰＯＬが反転の有無を示す極性信号反転信号Ｓ_ＬＩＮＥとして用いられる。 Specifically, the selection polarity signal POL _SEL is input to the data input of the flip-flop 33, and the data input of the flip-flop 34 is connected to the data output of the flip-flop 33. The data output of the flip-flop 34 is connected to one input of the XOR gate 35. The selection polarity signal POL _SEL is input to the other input of the XOR gate 35. The latch signal STB is input to the clock terminals of the flip-flops 33 and 34. The latch signal STB is asserted in the blanking period immediately after the start of each horizontal period (that is, immediately before the output of the drive voltage is started). As a result, the latch signal STB is asserted, flip-flop 33 holds the value of the selection the polarity signal _{POL SEL} of the current horizontal period, flip-flop 34, the value of the selected polarity signal _{POL SEL} horizontal period just before Will hold. XOR gate 35 operates as a comparator for comparing the output of the flip-flop 34 and selection polarity signal _{POL SEL,} the output signal when the output of the flip-flop 34 and selection polarity signal _{POL SEL} are different "H" Set to level. As a result, the output signal of the XOR gate 35 is in the "H" level when the selection polarity signal _{POL SEL} of the current horizontal period is inverted from the selected polarity signal _{POL SEL} horizontal period immediately before. Since detecting the inversion of the selected polarity signal POL _SEL is equivalent to detecting the inversion of the polarity signal POL, the output signal of the XOR gate 35 becomes a signal indicating whether the polarity signal POL is inverted or not. . The output signal of the XOR gate 35 is used as a polarity signal inversion signal S _LINE indicating whether the polarity signal POL is inverted.

ＯＲゲート３６、３７、ＡＮＤゲート３８、３９、４０及びインバータ４１は、選択極性信号ＰＯＬ_ＳＥＬ、極性信号反転信号Ｓ_ＬＩＮＥ、及び、チャージシェア信号ＣＳから、チャージシェア回路１６のスイッチＳＷ２、ＳＷ３１、ＳＷ３２を制御する制御信号を生成する論理回路を構成している。 The OR gates 36 and 37, the AND gates 38, 39, and 40 and the inverter 41 are switched from the selection polarity signal POL _SEL , the polarity signal inversion signal S _LINE , and the charge share signal CS, by the switches SW2, SW31, SW32 of the charge share circuit 16. A logic circuit for generating a control signal for controlling the signal is configured.

上述の構成の極性判定回路１５_２ｉ−１では、極性信号ＰＯＬが反転された場合（即ち、極性信号反転信号Ｓ_ＬＩＮＥが“Ｈ”レベルである場合）、チャージシェア信号ＣＳがアサートされている期間（“Ｈ”レベルに設定されている期間）においてスイッチＳＷ２、ＳＷ３１、ＳＷ３２を制御する制御信号が全てアサートされる。この場合、スイッチＳＷ２、ＳＷ３１、ＳＷ３２がオンされる。一方、極性信号ＰＯＬが反転されない場合、スイッチＳＷ２を制御する信号はネゲートされる一方、スイッチＳＷ３１、ＳＷ３２を制御する信号は、選択極性信号ＰＯＬ_ＳＥＬに応じて生成される。詳細には、極性信号ＰＯＬが反転されないときには、選択極性信号ＰＯＬ_ＳＥＬが“Ｈ”レベルであり、且つ、チャージシェア信号ＣＳがアサートされている場合にスイッチＳＷ３２を制御する信号がアサートされ、スイッチＳＷ３１を制御する信号がネゲートされる。また、極性信号ＰＯＬが反転されないときには、選択極性信号ＰＯＬ_ＳＥＬが“Ｌ”レベルであり、且つ、チャージシェア信号ＣＳがアサートされている場合にスイッチＳＷ３１を制御する信号がアサートされ、スイッチＳＷ３２を制御する信号がネゲートされる。 In the polarity determination circuit _{152i-1 having the} above-described configuration, when the polarity signal POL is inverted (that is, when the polarity signal inversion signal _SLINE is at "H" level), the period during which the charge share signal CS is asserted All control signals for controlling the switches SW2, SW31, and SW32 are asserted (in a period set to “H” level). In this case, the switches SW2, SW31, and SW32 are turned on. On the other hand, when the polarity signal POL is not inverted, the signal for controlling the switch SW2 is negated, while the signal for controlling the switches SW31 and SW32 is generated according to the selection polarity signal POL _SEL . Specifically, when the polarity signal POL is not inverted, the signal for controlling the switch SW32 is asserted when the selection polarity signal POL _SEL is at the “H” level and the charge share signal CS is asserted, and the switch SW31 A signal for controlling is negated. When the polarity signal POL is not inverted, the signal for controlling the switch SW31 is asserted when the selected polarity signal POL _SEL is at the “L” level and the charge share signal CS is asserted, and the switch SW32 is controlled. The signal to be negated is negated.

また、図３Ｂに図示されているように、偶数番目の極性判定回路１５_２ｉの構成は、スイッチＳＷ２を制御する制御信号を出力するＡＮＤゲート３８が設けられないこと以外、奇数番目の極性判定回路１５_２ｉ−１と同一である。 Further, as shown in FIG. 3B, the even-numbered polarity determination circuit _152i has an odd-numbered polarity determination circuit except that an AND gate 38 that outputs a control signal for controlling the switch SW2 is not provided. 15 _2i-1 .

上記において、各極性判定回路１５に供給される内部ドット制御信号Ｓ_{ＤＯＴ＿ｋ}は、
２Ｍ個の極性判定回路１５を周期として切り替えられる。即ち、極性判定回路１５_{（２Ｍｋ＋１）}〜１５_{２Ｍ（ｋ＋１）}（ｋは０以上の整数）に、それぞれ、内部ドット制御信号Ｓ_{ＤＯＴ＿１}〜Ｓ_{ＤＯＴ＿２Ｍ}が供給される。例えば、２ドット反転駆動が行われる場合（Ｍ＝２）の場合、極性判定回路１５_１〜１５_４に、それぞれ、内部ドット制御信号Ｓ_{ＤＯＴ＿１}〜Ｓ_{ＤＯＴ＿４}が供給される。図２には、Ｍ＝２の例が図示されている。内部ドット制御信号Ｓ_{ＤＯＴ＿１}〜Ｓ_{ＤＯＴ＿２Ｍ}の値は、水平方向における駆動電圧の極性が反転される周期に応じて決定される。 In the above, the internal dot control signal _{SDOT_k} supplied to each polarity determination circuit 15 is:
2M polarity determination circuits 15 can be switched as a cycle. That is, the internal dot control signals S _{DOT — 1 to} S _{DOT — 2M} are respectively supplied to the polarity determination circuits 15 _{(2Mk + 1)} to _152M _{(k + 1)} (k is an integer of 0 or more). For example, when 2-dot inversion driving is performed (M = 2), the internal dot control signals S _{DOT —} ₁ to S _{DOT —} ₄ are supplied to the polarity determination circuits 15 ₁ to 15 ₄ , respectively. FIG. 2 shows an example of M = 2. The values of the internal dot control signals S _{DOT — 1 to} S _{DOT — 2M} are determined according to the cycle in which the polarity of the drive voltage in the horizontal direction is inverted.

図４Ａ乃至図７Ｂは、本実施形態における極性判定回路１５及びチャージシェア回路１６の動作を示すタイミングチャートである。ここでは、一例として、本実施形態の液晶表示装置において、１ライン１ドット反転駆動、１ライン２ドット反転駆動、２ライン１ドット反転駆動、２ライン２ドット反転駆動のいずれかが選択的に行われ、チャージシェア動作も反転駆動方式の選択に応じて切り替えられるとして説明を行う。即ち、Ｎ＝Ｍ＝２の場合について説明を行う。この場合、４つの内部ドット制御信号Ｓ_{ＤＯＴ＿１}〜Ｓ_{ＤＯＴ＿４}が生成されることになる。以下では、これらの反転駆動のそれぞれについて、極性判定回路１５_１〜１５_４、及び、それらによって制御されるスイッチＳＷ２、ＳＷ３１、ＳＷ３２の、第４ｋ乃至４ｋ＋３水平期間における動作について説明する。ただし、他の極性判定回路１５及びスイッチＳＷ２、ＳＷ３１、ＳＷ３２の動作、及び、他の水平期間における動作も同様であることは当業者には容易に理解されよう。 4A to 7B are timing charts showing operations of the polarity determination circuit 15 and the charge share circuit 16 in the present embodiment. Here, as an example, in the liquid crystal display device of this embodiment, either one line one dot inversion driving, one line two dots inversion driving, two lines one dot inversion driving, or two lines two dots inversion driving is selectively performed. In the following description, it is assumed that the charge sharing operation can be switched according to the selection of the inversion driving method. That is, the case where N = M = 2 will be described. In this case, four internal dot control signals S _{DOT — 1 to} S _{DOT — 4} are generated. Hereinafter, for each of these inversion drives, the operations of the polarity determination circuits 15 ₁ to 15 ₄ and the switches SW2, SW31, and SW32 controlled by them in the _4th to 4k + 3 horizontal periods will be described. However, those skilled in the art will readily understand that the operations of the other polarity determination circuit 15 and the switches SW2, SW31, and SW32 and the operations in other horizontal periods are the same.

（１ライン１ドット反転駆動）
図４Ａ、図４Ｂは、１ライン１ドット反転駆動が行われる場合のチャージシェア動作を示すタイミングチャートである。１ライン１ドット反転駆動では、各出力端子１７から出力される駆動電圧の極性が、１個の出力端子１７毎に反転されると共に、１水平期間毎に反転される。この場合、内部ドット制御信号Ｓ_{ＤＯＴ＿１}、Ｓ_{ＤＯＴ＿３}は、“ＨＩＧＨ”レベルに設定され、内部ドット制御信号Ｓ_{ＤＯＴ＿２}、Ｓ_{ＤＯＴ＿４}は、“ＬＯＷ”レベルに設定される。内部ドット制御信号Ｓ_{ＤＯＴ＿１}、Ｓ_{ＤＯＴ＿３}に応答して、奇数番目の極性判定回路１５_１、１５_３においては選択極性信号ＰＯＬ_ＳＥＬとして極性信号ＰＯＬが選択される。一方、偶数番目の極性判定回路１５_２、１５_４においては、内部ドット制御信号Ｓ_{ＤＯＴ＿２}、Ｓ_{ＤＯＴ＿４}に応答して極性信号ＰＯＬの反転信号である極性信号／ＰＯＬが選択される。 (1 line 1 dot inversion drive)
4A and 4B are timing charts showing the charge sharing operation when 1-line 1-dot inversion driving is performed. In 1-line 1-dot inversion driving, the polarity of the driving voltage output from each output terminal 17 is inverted for each output terminal 17 and inverted for each horizontal period. In this case, the internal dot control signals S _{DOT — 1} and S _{DOT — 3} are set to “HIGH” level, and the internal dot control signals S _{DOT — 2} and S _{DOT — 4} are set to “LOW” level. In response to the internal dot control signals S _{DOT_1} and S _{DOT_3} , the odd polarity determination circuits 15 ₁ and 15 ₃ select the polarity signal POL as the selection polarity signal POL _SEL . On the other hand, in the even-numbered polarity determination circuits 15 ₂ and 15 ₄ , the polarity signal / POL, which is an inverted signal of the polarity signal POL, is selected in response to the internal dot control signals S _{DOT — 2} and S _{DOT —} ₄ .

詳細には、奇数番目の水平期間（第４ｋ＋１、第４ｋ＋３水平期間）では、奇数番目の出力端子１７_１、１７_３から正極性の駆動電圧が出力され、偶数番目の出力端子１７_２、１７_４から負極性の駆動電圧が出力される。詳細には、Ｄ／Ａ変換回路１３は、極性信号ＰＯＬとドット制御信号Ｓ_ＤＯＴに応答して、出力バッファ１４_１、１４_３に正極性の階調電圧を出力すると共に出力バッファ１４_２、１４_４に負極性の階調電圧を出力する。出力バッファ１４_１〜１４_４は、供給された階調電圧に対応する駆動電圧を出力端子１７_１〜１７_４に出力する。一方、偶数番目の水平期間（第４ｋ＋２、第４ｋ＋４）水平期間では、奇数番目の出力端子１７_１、１７_３から負極性の駆動電圧が出力され、偶数番目の出力端子１７_２、１７_４から正極性の駆動電圧が出力される。 Specifically, in the odd-numbered horizontal period (the 4k + 1 and 4k + 3 horizontal periods), the odd-numbered output terminals 17 ₁ and 17 ₃ output the positive drive voltage, and the even-numbered output terminals 17 ₂ and 17 _4. To output a negative drive voltage. Specifically, the D / A conversion circuit 13 outputs positive gradation voltages to the output buffers 14 ₁ and 14 ₃ and outputs the output buffers 14 ₂ and 14 in response to the polarity signal POL and the dot control signal _SDOT. ₄ outputs a negative gradation voltage. The output buffers 14 _{1 to} 14 ₄ output drive voltages corresponding to the supplied gradation voltages to the output terminals 17 _{1 to} 17 ₄ . On the other hand, the even-numbered horizontal period (first 4k + 2, the 4k + 4) In the horizontal period, the odd-numbered output terminals ₁₇ 1, 17 ₃ from the negative polarity of the driving voltage is outputted, the positive electrode from the even-numbered output terminals ₁₇ 2, 17 ₄ Drive voltage is output.

極性判定回路１５_１〜１５_４は、各水平期間において極性信号ＰＯＬ（又は選択極性信号ＰＯＬ_ＳＥＬ）が反転されることを検出し、極性信号反転信号Ｓ_ＬＩＮＥを各水平期間において“Ｈ”レベルに設定する。このため、各水平期間において、チャージシェア信号ＣＳがアサートされている間にスイッチＳＷ２、ＳＷ３１、ＳＷ３２がオンされる。これにより、チャージシェア信号ＣＳがアサートされている間、全ての出力端子１７_１〜１７_４がショートされてチャージシェアが行われる。上述されているように、チャージシェアが行われている間（即ち、チャージシェア信号ＣＳがアサートされている間）、スイッチＳＷ１がオフされることに留意されたい。 The polarity determination circuits 15 ₁ to 15 ₄ detect that the polarity signal POL (or the selection polarity signal POL _SEL ) is inverted in each horizontal period, and set the polarity signal inversion signal S _LINE to the “H” level in each horizontal period. Set. Therefore, in each horizontal period, the switches SW2, SW31, and SW32 are turned on while the charge share signal CS is asserted. Hence, while the charge share signal CS is asserted, all of the output terminals 17 ₁ to 17 ₄ are shorted by charge sharing takes place. Note that as described above, the switch SW1 is turned off while charge sharing is taking place (ie, while the charge sharing signal CS is asserted).

（１ライン２ドット反転駆動）
図５Ａ、図５Ｂは、１ライン２ドット反転駆動が行われる場合のチャージシェア動作を示すタイミングチャートである。１ライン２ドット反転駆動では、各出力端子１７から出力される駆動電圧の極性が、２個の出力端子１７毎に反転されると共に、１水平期間毎に反転される。この場合、内部ドット制御信号Ｓ_{ＤＯＴ＿１}、Ｓ_{ＤＯＴ＿２}は、“ＨＩＧＨ”レベルに設定され、内部ドット制御信号Ｓ_{ＤＯＴ＿３}、Ｓ_{ＤＯＴ＿４}は、“ＬＯＷ”レベルに設定される。内部ドット制御信号Ｓ_{ＤＯＴ＿１}、Ｓ_{ＤＯＴ＿２}に応答して、極性判定回路１５_１、１５_２においては選択極性信号ＰＯＬ_ＳＥＬとして極性信号ＰＯＬが選択される。一方、極性判定回路１５_３、１５_４においては、内部ドット制御信号Ｓ_{ＤＯＴ＿３}、Ｓ_{ＤＯＴ＿４}に応答して極性信号ＰＯＬの反転信号である極性信号／ＰＯＬが選択される。 (1 line 2 dot inversion drive)
5A and 5B are timing charts showing a charge sharing operation when 1-line 2-dot inversion driving is performed. In the one-line two-dot inversion driving, the polarity of the driving voltage output from each output terminal 17 is inverted every two output terminals 17 and is inverted every horizontal period. In this case, the internal dot control signals S _{DOT — 1} and S _{DOT — 2} are set to “HIGH” level, and the internal dot control signals S _{DOT — 3} and S _{DOT — 4} are set to “LOW” level. In response to the internal dot control signals S _{DOT_1} and S _{DOT_2} , the polarity determination circuits 15 ₁ and 15 ₂ select the polarity signal POL as the selection polarity signal POL _SEL . On the other hand, the polarity determination circuits 15 ₃ and 15 ₄ select the polarity signal / POL which is an inverted signal of the polarity signal POL in response to the internal dot control signals S _{DOT — 3} and S _{DOT —} ₄ .

詳細には、奇数番目の水平期間（第４ｋ＋１、第４ｋ＋３水平期間）では、出力端子１７_１、１７_２から正極性の駆動電圧が出力され、出力端子１７_３、１７_４から負極性の駆動電圧が出力される。詳細には、Ｄ／Ａ変換回路１３は、極性信号ＰＯＬとドット制御信号Ｓ_ＤＯＴに応答して、出力バッファ１４_１、１４_２に正極性の階調電圧を出力すると共に出力バッファ１４_３、１４_４に負極性の階調電圧を出力する。出力バッファ１４_１〜１４_４は、供給された階調電圧に対応する駆動電圧を出力端子１７_１〜１７_４に出力する。一方、偶数番目の水平期間（第４ｋ＋２、第４ｋ＋４水平期間）では、出力端子１７_１、１７_３から負極性の駆動電圧が出力され、出力端子１７_２、１７_４から正極性の駆動電圧が出力される。 Specifically, odd-numbered horizontal period (first 4k + 1, the 4k + 3 horizontal periods), the driving voltage of the positive polarity from the output terminal ₁₇ 1, 17 ₂ is output, the output terminals ₁₇ 3, 17 ₄ from the negative polarity of the drive voltage Is output. Specifically, the D / A conversion circuit 13 outputs a positive gradation voltage to the output buffers 14 ₁ and 14 ₂ in response to the polarity signal POL and the dot control signal _SDOT , and outputs the output buffers 14 ₃ and 14. ₄ outputs a negative gradation voltage. The output buffers 14 _{1 to} 14 ₄ output drive voltages corresponding to the supplied gradation voltages to the output terminals 17 _{1 to} 17 ₄ . On the other hand, the even-numbered horizontal period (first 4k + 2, the 4k + 4 horizontal period), the output terminal ₁₇ 1, 17 ₃ are negative driving voltage is output from the output terminal ₁₇ 2, 17 ₄ from the drive voltage of the positive polarity is output Is done.

極性判定回路１５_１〜１５_４は、極性信号ＰＯＬ（又は選択極性信号ＰＯＬ_ＳＥＬ）が各水平期間において反転されることを検出し、極性信号反転信号Ｓ_ＬＩＮＥを各水平期間において“Ｈ”レベルに設定する。このため、各水平期間において、チャージシェア信号ＣＳがアサートされている間にスイッチＳＷ２、ＳＷ３１、ＳＷ３２がオンされる。これにより、チャージシェア信号ＣＳがアサートされている間、全ての出力端子１７_１〜１７_４がショートされてチャージシェアが行われる。 The polarity determination circuits 15 ₁ to 15 ₄ detect that the polarity signal POL (or the selection polarity signal POL _SEL ) is inverted in each horizontal period, and the polarity signal inversion signal S _{LINE is set} to the “H” level in each horizontal period. Set. Therefore, in each horizontal period, the switches SW2, SW31, and SW32 are turned on while the charge share signal CS is asserted. Hence, while the charge share signal CS is asserted, all of the output terminals 17 ₁ to 17 ₄ are shorted by charge sharing takes place.

（２ライン１ドット反転駆動）
図６Ａ、図６Ｂは、２ライン１ドット反転駆動が行われる場合のチャージシェア動作を示すタイミングチャートである。２ライン１ドット反転駆動では、各出力端子１７から出力される駆動電圧の極性が、隣接する出力端子１７の間で逆にされると共に、２水平期間毎に反転される。
この場合、内部ドット制御信号Ｓ_{ＤＯＴ＿１}、Ｓ_{ＤＯＴ＿３}は、“ＨＩＧＨ”レベルに設定され、内部ドット制御信号Ｓ_{ＤＯＴ＿２}、Ｓ_{ＤＯＴ＿４}は、“ＬＯＷ”レベルに設定される。内部ドット制御信号Ｓ_{ＤＯＴ＿１}、Ｓ_{ＤＯＴ＿３}に応答して、極性判定回路１５_１、１５_３においては選択極性信号ＰＯＬ_ＳＥＬとして極性信号ＰＯＬが選択される。一方、極性判定回路１５_２、１５_４においては、内部ドット制御信号Ｓ_{ＤＯＴ＿２}、Ｓ_{ＤＯＴ＿４}に応答して極性信号／ＰＯＬが選択される。 (2-line, 1-dot inversion drive)
6A and 6B are timing charts showing the charge sharing operation when 2-line 1-dot inversion driving is performed. In the 2-line 1-dot inversion drive, the polarity of the drive voltage output from each output terminal 17 is reversed between adjacent output terminals 17 and inverted every two horizontal periods.
In this case, the internal dot control signals S _{DOT — 1} and S _{DOT — 3} are set to “HIGH” level, and the internal dot control signals S _{DOT — 2} and S _{DOT — 4} are set to “LOW” level. In response to the internal dot control signals S _{DOT — 1} and S _{DOT —} ₃ , the polarity determination circuits 15 ₁ and 15 ₃ select the polarity signal POL as the selection polarity signal POL _SEL . On the other hand, in polarity determination circuits 15 ₂ and 15 ₄ , polarity signal / POL is selected in response to internal dot control signals S _{DOT — 2} and S _{DOT —} ₄ .

詳細には、第４ｋ＋１、第４ｋ＋２水平期間では、奇数番目の出力端子１７_１、１７_３から正極性の駆動電圧が出力され、偶数番目の出力端子１７_２、１７_４から負極性の駆動電圧が出力される。また、第４ｋ＋３、第４ｋ＋４水平期間では、奇数番目の出力端子１７_１、１７_３から負極性の駆動電圧が出力され、偶数番目の出力端子１７_２、１７_４から正極性の駆動電圧が出力される。 In particular, the 4k + 1, in the first 4k + 2 horizontal periods, the odd-numbered output terminals ₁₇ 1, 17 ₃ from positive drive voltage is output, the driving voltage of the negative polarity from the even-numbered output terminals ₁₇ 2, 17 ₄ Is output. Further, the 4k + 3, In a 4k + 4 horizontal periods, the driving voltage of the negative polarity from the odd-numbered output terminals ₁₇ 1, 17 ₃ are output, the driving voltage of the positive polarity from the even-numbered output terminals ₁₇ 2, 17 ₄ is output The

２ライン１ドット反転駆動においては、各出力端子１７から出力される駆動電圧の極性が反転されない場合に、正極性の駆動電圧を出力する出力端子１７と負極性の駆動電圧を出力する出力端子１７とで別々にチャージシェアを行う必要がある。このため、上述のチャージシェア回路１６の構成では、正極性の駆動電圧を出力している出力端子１７が正極側チャージシェアライン１６ａに接続されるとともに、負極性の駆動電圧を出力している出力端子１７を負極側チャージシェアライン１６ｂに接続される。上述の極性判定回路１５は、このような動作を行うようにチャージシェア回路１６の各スイッチを制御する。 In the two-line one-dot inversion driving, when the polarity of the driving voltage output from each output terminal 17 is not inverted, the output terminal 17 that outputs a positive driving voltage and the output terminal 17 that outputs a negative driving voltage. It is necessary to do charge sharing separately. Therefore, in the configuration of the charge share circuit 16 described above, the output terminal 17 that outputs the positive drive voltage is connected to the positive charge share line 16a and the output that outputs the negative drive voltage. The terminal 17 is connected to the negative charge sharing line 16b. The polarity determination circuit 15 described above controls each switch of the charge share circuit 16 so as to perform such an operation.

詳細には、第４ｋ＋１水平期間では、その直前の水平期間から極性信号ＰＯＬが反転されるので、各極性判定回路１５において極性信号ＰＯＬの反転が検出されて極性信号反転信号Ｓ_ＬＩＮＥが“Ｈ”レベルに設定される。このため、各水平期間において、チャージシェア信号ＣＳがアサートされている間にスイッチＳＷ２、ＳＷ３１、ＳＷ３２がオンされる。これにより、チャージシェア信号ＣＳがアサートされている間、全ての出力端子１７_１〜１７_４がショートされてチャージシェアが行われる。このとき、スイッチＳＷ１は、チャージシェア信号ＣＳがアサートされている間、オフされる。 Specifically, in the 4k + 1 horizontal period, since the polarity signal POL is inverted from the immediately preceding horizontal period, the polarity determination circuit 15 detects the inversion of the polarity signal POL and the polarity signal inversion signal S _LINE is “H”. Set to level. Therefore, in each horizontal period, the switches SW2, SW31, and SW32 are turned on while the charge share signal CS is asserted. Hence, while the charge share signal CS is asserted, all of the output terminals 17 ₁ to 17 ₄ are shorted by charge sharing takes place. At this time, the switch SW1 is turned off while the charge share signal CS is asserted.

第４ｋ＋１水平期間に続く第４ｋ＋２水平期間では、その直前の水平期間（第４ｋ＋１水平期間）から極性信号ＰＯＬが反転されず、よって極性信号反転信号Ｓ_ＬＩＮＥが“Ｌ”レベルに設定される。この場合、スイッチＳＷ２がオフされると共に、各極性判定回路１５において選択された選択極性信号ＰＯＬ_ＳＥＬに応答してスイッチＳＷ３１、ＳＷ３２が制御される。 In the 4k + 2 horizontal period following the 4k + 1 horizontal period, the polarity signal POL is not inverted from the immediately preceding horizontal period (the 4k + 1 horizontal period), and therefore the polarity signal inversion signal S _LINE is set to the “L” level. In this case, the switch SW2 is turned off and the switches SW31 and SW32 are controlled in response to the selection polarity signal POL _SEL selected in each polarity determination circuit 15.

詳細には、極性判定回路１５_１、１５_３においては、選択極性信号ＰＯＬ_ＳＥＬ（即ち、極性信号ＰＯＬ）が“Ｈ”レベルであることに応答して、チャージシェア信号ＣＳがアサートされている期間において、極性判定回路１５_１、１５_３に接続されたスイッチＳＷ３２がオンされる。ここで、極性判定回路１５_１、１５_３に接続されたスイッチＳＷ３１はオフのままに維持される。これにより、直前に正極性の駆動電圧が出力されていた出力端子１７_１、１７_３が正極側チャージシェアライン１６ａに接続され、出力端子１７_１、１７_３の間のチャージシェア動作が行われる。 Specifically, in the polarity determination circuits 15 ₁ and 15 ₃ , the charge share signal CS is asserted in response to the selection polarity signal POL _SEL (that is, the polarity signal POL) being at “H” level. , The switch SW32 connected to the polarity determination circuits 15 ₁ and 15 ₃ is turned on. Here, the switch SW31 connected to the polarity determination circuits 15 ₁ and 15 ₃ is kept off. Accordingly, the output terminal 17 1 a driving voltage of the positive polarity has been output immediately _before, 17 ₃ is connected to the positive side charge sharing line 16a, the charge sharing operation between the output terminals 17 _1, 17 ₃ is performed.

一方、極性判定回路１５_２、１５_４においては、選択極性信号ＰＯＬ_ＳＥＬ（即ち、極性信号／ＰＯＬ）が“Ｌ”レベルであることに応答して、チャージシェア信号ＣＳがアサートされている間、極性判定回路１５_２、１５_４に接続されたスイッチＳＷ３１がオンされる。極性判定回路１５_２、１５_４に接続されたスイッチＳＷ３２はオフのままに維持される。これにより、直前に負極性の駆動電圧が出力されていた出力端子１７_２、１７_４が負極側チャージシェアライン１６ｂに接続され、出力端子１７_２、１７_４の間のチャージシェア動作が行われる。 On the other hand, in the polarity determination circuits 15 ₂ and 15 ₄ , while the charge share signal CS is asserted in response to the selection polarity signal POL _SEL (that is, the polarity signal / POL) being at the “L” level, The switch SW31 connected to the polarity determination circuits 15 ₂ and 15 ₄ is turned on. The switch SW32 connected to the polarity determination circuits 15 ₂ and 15 ₄ is kept off. Accordingly, the output terminal 17 2 a negative polarity driving voltage immediately before has been _output, 17 ₄ is connected to the negative charge share line 16b, the charge sharing operation between the output terminals 17 _2, 17 ₄ is carried out.

更に、第４ｋ＋３水平期間では、その直前の水平期間（第４ｋ＋２水平期間）から極性信号ＰＯＬが反転されるので、各極性判定回路１５において極性信号ＰＯＬの極性の反転が検出されて極性信号反転信号Ｓ_ＬＩＮＥが“Ｈ”レベルに設定される。このため、各水平期間において、チャージシェア信号ＣＳがアサートされている間にスイッチＳＷ２、ＳＷ３１、ＳＷ３２がオンされる。これにより、チャージシェア信号ＣＳがアサートされている間、全ての出力端子１７_１〜１７_４がショートされてチャージシェアが行われる。このとき、スイッチＳＷ１は、チャージシェア信号ＣＳがアサートされている間、オフされる。 Furthermore, in the 4k + 3 horizontal period, since the polarity signal POL is inverted from the immediately preceding horizontal period (the 4k + 2 horizontal period), the polarity determination circuit 15 detects the polarity inversion of the polarity signal POL and the polarity signal inversion signal. S _LINE is set to the “H” level. Therefore, in each horizontal period, the switches SW2, SW31, and SW32 are turned on while the charge share signal CS is asserted. Hence, while the charge share signal CS is asserted, all of the output terminals 17 ₁ to 17 ₄ are shorted by charge sharing takes place. At this time, the switch SW1 is turned off while the charge share signal CS is asserted.

第４ｋ＋３水平期間に続く第４ｋ＋４水平期間では、その直前の水平期間（第４ｋ＋３水平期間）から極性信号ＰＯＬが反転されず、よって極性信号反転信号Ｓ_ＬＩＮＥが“Ｌ”レベルに設定される。この場合、スイッチＳＷ２がオフされると共に、各極性判定回路１５において選択された選択極性信号ＰＯＬ_ＳＥＬに応答してスイッチＳＷ３１、ＳＷ３２が制御される。 In the 4k + 4 horizontal period following the 4k + 3 horizontal period, the polarity signal POL is not inverted from the immediately preceding horizontal period (the 4k + 3 horizontal period), and thus the polarity signal inversion signal S _LINE is set to the “L” level. In this case, the switch SW2 is turned off and the switches SW31 and SW32 are controlled in response to the selection polarity signal POL _SEL selected in each polarity determination circuit 15.

詳細には、極性判定回路１５_１、１５_３においては、選択極性信号ＰＯＬ_ＳＥＬ（即ち、極性信号ＰＯＬ）が“Ｌ”レベルであることに応答して、チャージシェア信号ＣＳがアサートされている期間において、極性判定回路１５_１、１５_３に接続されたスイッチＳＷ３１がオンされる。ここで、極性判定回路１５_１、１５_３に接続されたスイッチＳＷ３２はオフのままに維持される。これにより、直前に負極性の駆動電圧が出力されていた出力端子１７_１、１７_３が負極側チャージシェアライン１６ｂに接続され、出力端子１７_１、１７_３の間のチャージシェア動作が行われる。 Specifically, in the polarity determination circuits 15 ₁ and 15 ₃ , a period in which the charge share signal CS is asserted in response to the selection polarity signal POL _SEL (that is, the polarity signal POL) being at the “L” level. , The switch SW31 connected to the polarity determination circuits 15 ₁ and 15 ₃ is turned on. Here, the switch SW32 connected to the polarity determination circuits 15 ₁ and 15 ₃ is kept off. Accordingly, the output terminal 17 1 a negative polarity driving voltage immediately before has been _output, 17 ₃ is connected to the negative charge share line 16b, the charge sharing operation between the output terminals 17 _1, 17 ₃ is performed.

一方、極性判定回路１５_２、１５_４においては、選択極性信号ＰＯＬ_ＳＥＬ（即ち、極性信号／ＰＯＬ）が“Ｈ”レベルであることに応答して、チャージシェア信号ＣＳがアサートされている間、極性判定回路１５_２、１５_４に接続されたスイッチＳＷ３２がオンされる。極性判定回路１５_２、１５_４に接続されたスイッチＳＷ３１はオフのままに維持される。これにより、直前に正極性の駆動電圧が出力されていた出力端子１７_２、１７_４が正極側チャージシェアライン１６ａに接続され、出力端子１７_２、１７_４の間のチャージシェア動作が行われる。 On the other hand, in the polarity determination circuits 15 ₂ and 15 ₄ , while the charge share signal CS is asserted in response to the selection polarity signal POL _SEL (that is, the polarity signal / POL) being at “H” level, The switch SW32 connected to the polarity determination circuits 15 ₂ and 15 ₄ is turned on. The switch SW31 connected to the polarity determination circuits 15 ₂ and 15 ₄ is kept off. Accordingly, the output terminal 17 2 a drive voltage of positive polarity has been output immediately _before, 17 ₄ are connected to the positive side charge sharing line 16a, the charge sharing operation between the output terminals 17 _2, 17 ₄ is carried out.

（２ライン２ドット反転駆動）
図７Ａ、図７Ｂは、２ライン２ドット反転駆動が行われる場合のチャージシェア動作を示すタイミングチャートである。２ライン２ドット反転駆動では、各出力端子１７から出力される駆動電圧の極性が２個の出力端子１７の間で反転されると共に、２水平期間毎に反転される。この場合、内部ドット制御信号Ｓ_{ＤＯＴ＿１}、Ｓ_{ＤＯＴ＿２}は、“ＨＩＧＨ”レベルに設定され、内部ドット制御信号Ｓ_{ＤＯＴ＿３}、Ｓ_{ＤＯＴ＿４}は、“ＬＯＷ”レベルに設定される。内部ドット制御信号Ｓ_{ＤＯＴ＿１}、Ｓ_{ＤＯＴ＿２}に応答して、極性判定回路１５_１、１５_２においては選択極性信号ＰＯＬ_ＳＥＬとして極性信号ＰＯＬが選択される。一方、極性判定回路１５_３、１５_４においては、内部ドット制御信号Ｓ_{ＤＯＴ＿３}、Ｓ_{ＤＯＴ＿４}に応答して極性信号／ＰＯＬが選択される。 (2-line 2-dot inversion drive)
7A and 7B are timing charts showing a charge sharing operation when 2-line 2-dot inversion driving is performed. In the 2-line 2-dot inversion drive, the polarity of the drive voltage output from each output terminal 17 is inverted between the two output terminals 17 and inverted every two horizontal periods. In this case, the internal dot control signals S _{DOT — 1} and S _{DOT — 2} are set to “HIGH” level, and the internal dot control signals S _{DOT — 3} and S _{DOT — 4} are set to “LOW” level. In response to the internal dot control signals S _{DOT_1} and S _{DOT_2} , the polarity determination circuits 15 ₁ and 15 ₂ select the polarity signal POL as the selection polarity signal POL _SEL . On the other hand, in polarity determination circuits 15 ₃ and 15 ₄ , polarity signal / POL is selected in response to internal dot control signals S _{DOT — 3} and S _{DOT —} ₄ .

詳細には、第４ｋ＋１、第４ｋ＋２水平期間では、出力端子１７_１、１７_２から正極性の駆動電圧が出力され、出力端子１７_３、１７_４から負極性の駆動電圧が出力される。また、第４ｋ＋３、第４ｋ＋４水平期間では、出力端子１７_１、１７_２から負極性の駆動電圧が出力され、出力端子１７_３、１７_４から正極性の駆動電圧が出力される。 In particular, the 4k + 1, in the first 4k + 2 horizontal period, the output terminal ₁₇ 1, 17 ₂ from the positive drive voltage is output, a negative polarity driving voltage from the output terminal ₁₇ 3, 17 ₄ is output. In the 4k + 3 and 4k + 4 horizontal periods, negative drive voltages are output from the output terminals 17 ₁ and 17 _2, and positive drive voltages are output from the output terminals 17 ₃ and 17 ₄ .

２ライン２ドット反転駆動においても、各出力端子１７から出力される駆動電圧の極性が反転されない場合に、正極性の駆動電圧を出力する出力端子１７と負極性の駆動電圧を出力する出力端子１７とで別々にチャージシェアを行う必要がある。このため、上述のチャージシェア回路１６の構成では、正極性の駆動電圧を出力している出力端子１７が正極側チャージシェアライン１６ａに接続されるとともに、負極性の駆動電圧を出力している出力端子１７を負極側チャージシェアライン１６ｂに接続される。上述の極性判定回路１５は、このような動作を行うようにチャージシェア回路１６の各スイッチを制御する。 Even in the 2-line 2-dot inversion driving, when the polarity of the driving voltage output from each output terminal 17 is not inverted, the output terminal 17 that outputs a positive driving voltage and the output terminal 17 that outputs a negative driving voltage. It is necessary to do charge sharing separately. Therefore, in the configuration of the charge share circuit 16 described above, the output terminal 17 that outputs the positive drive voltage is connected to the positive charge share line 16a and the output that outputs the negative drive voltage. The terminal 17 is connected to the negative charge sharing line 16b. The polarity determination circuit 15 described above controls each switch of the charge share circuit 16 so as to perform such an operation.

詳細には、極性判定回路１５_１、１５_２においては、選択極性信号ＰＯＬ_ＳＥＬ（即ち、極性信号ＰＯＬ）が“Ｈ”レベルであることに応答して、チャージシェア信号ＣＳがアサートされている期間において、極性判定回路１５_１、１５_２に接続されたスイッチＳＷ３２がオンされる。ここで、極性判定回路１５_１、１５_２に接続されたスイッチＳＷ３１はオフのままに維持される。これにより、直前に正極性の駆動電圧が出力されていた出力端子１７_１、１７_２が正極側チャージシェアライン１６ａに接続され、出力端子１７_１、１７_２の間のチャージシェア動作が行われる。 Specifically, in the polarity determination circuits 15 ₁ and 15 ₂ , a period in which the charge share signal CS is asserted in response to the selection polarity signal POL _SEL (that is, the polarity signal POL) being at the “H” level. , The switch SW32 connected to the polarity determination circuits 15 ₁ and 15 ₂ is turned on. Here, the switch SW31 connected to the polarity determination circuits 15 ₁ and 15 ₂ is kept off. As a result, the output terminals 17 ₁ and 17 _{2 from} which the positive drive voltage was output immediately before are connected to the positive charge sharing line 16a, and the charge sharing operation between the output terminals 17 ₁ and 17 ₂ is performed.

一方、極性判定回路１５_３、１５_４においては、選択極性信号ＰＯＬ_ＳＥＬ（即ち、極性信号／ＰＯＬ）が“Ｌ”レベルであることに応答して、チャージシェア信号ＣＳがアサートされている間、極性判定回路１５_３、１５_４に接続されたスイッチＳＷ３１がオンされる。極性判定回路１５_２、１５_４に接続されたスイッチＳＷ３２はオフのままに維持される。これにより、直前に負極性の駆動電圧が出力されていた出力端子１７_３、１７_４が負極側チャージシェアライン１６ｂに接続され、出力端子１７_３、１７_４の間のチャージシェア動作が行われる。 On the other hand, in the polarity determination circuits 15 ₃ and 15 ₄ , while the charge share signal CS is asserted in response to the selection polarity signal POL _SEL (that is, the polarity signal / POL) being at the “L” level, The switch SW31 connected to the polarity determination circuits 15 ₃ and 15 ₄ is turned on. The switch SW32 connected to the polarity determination circuits 15 ₂ and 15 ₄ is kept off. Accordingly, the output terminal 17 3 a negative polarity driving voltage immediately before has been _output, 17 ₄ is connected to the negative charge share line 16b, the charge sharing operation between the output terminals 17 _3, 17 ₄ is carried out.

更に、第４ｋ＋３水平期間では、その直前の水平期間（第４ｋ＋２水平期間）から極性信号ＰＯＬが反転されるので、各極性判定回路１５において極性信号ＰＯＬの極性の反転が検出されて極性信号反転信号Ｓ_ＬＩＮＥが“Ｈ”レベルに設定される。このため、各水平期間において、チャージシェア信号ＣＳがアサートされている間にスイッチＳＷ２、ＳＷ３１、ＳＷ３２がオンされる。これにより、チャージシェア信号ＣＳがアサートされている間、全ての出力端子１７_１〜１７_４がショートされてチャージシェアが行われる。 Furthermore, in the 4k + 3 horizontal period, since the polarity signal POL is inverted from the immediately preceding horizontal period (the 4k + 2 horizontal period), the polarity determination circuit 15 detects the polarity inversion of the polarity signal POL and the polarity signal inversion signal. S _LINE is set to the “H” level. Therefore, in each horizontal period, the switches SW2, SW31, and SW32 are turned on while the charge share signal CS is asserted. Hence, while the charge share signal CS is asserted, all of the output terminals 17 ₁ to 17 ₄ are shorted by charge sharing takes place.

詳細には、極性判定回路１５_１、１５_２においては、選択極性信号ＰＯＬ_ＳＥＬ（即ち、極性信号ＰＯＬ）が“Ｌ”レベルであることに応答して、チャージシェア信号ＣＳがアサートされている期間において、極性判定回路１５_１、１５_２に接続されたスイッチＳＷ３１がオンされる。ここで、極性判定回路１５_１、１５_２に接続されたスイッチＳＷ３２はオフのままに維持される。これにより、直前に負極性の駆動電圧が出力されていた出力端子１７_１、１７_２が負極側チャージシェアライン１６ｂに接続され、出力端子１７_１、１７_２の間のチャージシェア動作が行われる。 Specifically, in the polarity determination circuits 15 ₁ and 15 ₂ , a period in which the charge share signal CS is asserted in response to the selection polarity signal POL _SEL (that is, the polarity signal POL) being at the “L” level. , The switch SW31 connected to the polarity determination circuits 15 ₁ and 15 ₂ is turned on. Here, the switch SW32 connected to the polarity determination circuits 15 ₁ and 15 ₂ is kept off. As a result, the output terminals 17 ₁ and 17 _{2 from} which the negative drive voltage was output immediately before are connected to the negative charge sharing line 16b, and the charge sharing operation between the output terminals 17 ₁ and 17 ₂ is performed.

一方、極性判定回路１５_３、１５_４においては、選択極性信号ＰＯＬ_ＳＥＬ（即ち、極性信号／ＰＯＬ）が“Ｈ”レベルであることに応答して、チャージシェア信号ＣＳがアサートされている間、極性判定回路１５_３、１５_４に接続されたスイッチＳＷ３２がオンされる。極性判定回路１５_３、１５_４に接続されたスイッチＳＷ３１はオフのままに維持される。これにより、直前に正極性の駆動電圧が出力されていた出力端子１７_３、１７_４が、正極側チャージシェアライン１６ａに接続され、出力端子１７_３、１７_４の間のチャージシェア動作が行われる。 On the other hand, in the polarity determination circuits 15 ₃ and 15 ₄ , while the charge share signal CS is asserted in response to the selection polarity signal POL _SEL (that is, the polarity signal / POL) being at “H” level, The switch SW32 connected to the polarity determination circuits 15 ₃ and 15 ₄ is turned on. The switch SW31 connected to the polarity determination circuits 15 ₃ and 15 ₄ is kept off. Thus, the output terminal 17 3 a drive voltage of positive polarity has been output immediately _before, 17 ₄ is connected to the positive side charge sharing line 16a, the charge sharing operation is performed between the output terminals 17 _3, 17 ₄ .

以上では、１ライン１ドット反転駆動と１ライン２ドット反転駆動と、２ライン１ドット反転駆動と２ライン２ドット反転駆動のそれぞれの場合のチャージシェア動作が説明されているが、駆動電圧の極性が反転される空間的周期、時間的周期は、これらに限定されない。一般に、本実施形態の液晶表示装置の構成は、ＮラインＭドット反転駆動（Ｎ、Ｍは２以上の整数）、及び、それに応じたチャージシェア動作に対応している。例えば、Ｎライン反転駆動及びそれに応じたチャージシェア動作は、極性信号ＰＯＬをＮライン毎に（即ち、Ｎ水平期間毎に）反転することで容易に実現できる。本実施形態の液晶表示装置の構成では、極性信号ＰＯＬの反転が検出され、反転の検出の有無に応じてチャージシェア回路１６のスイッチが制御される。これにより、Ｎライン反転駆動及びそれに応じたチャージシェア動作を容易に実現することができる。 The above describes the charge sharing operation in each case of 1-line 1-dot inversion drive, 1-line 2-dot inversion drive, 2-line 1-dot inversion drive, and 2-line 2-dot inversion drive. The spatial period and the temporal period in which are inverted are not limited to these. In general, the configuration of the liquid crystal display device according to the present embodiment corresponds to N line M dot inversion driving (N and M are integers of 2 or more) and a charge sharing operation corresponding thereto. For example, the N line inversion driving and the charge sharing operation corresponding thereto can be easily realized by inverting the polarity signal POL every N lines (that is, every N horizontal periods). In the configuration of the liquid crystal display device of the present embodiment, inversion of the polarity signal POL is detected, and the switch of the charge share circuit 16 is controlled according to whether or not inversion is detected. Thereby, the N line inversion driving and the charge sharing operation corresponding to the N line inversion driving can be easily realized.

また、Ｍドット反転駆動及びそれに応じたチャージシェア動作を行うためには、内部ドット制御信号Ｓ_{ＤＯＴ＿１}〜Ｓ_{ＤＯＴ＿２Ｍ}により、Ｄ／Ａ変換回路１３が出力バッファ１４_１〜１４_ｎに出力する階調電圧の極性を、出力端子１７から出力される駆動電圧の極性がＭ個の出力端子１７毎に反転されるように選択すればよい。この場合、極性判定回路１５_１〜１５_ｎにおける選択極性信号ＰＯＬ_ＳＥＬの選択も、Ｍ個の極性判定回路１５毎に（即ち、２Ｍ個の極性判定回路１５を周期として）切り替えられる。例えば、１ライン４ドット反転駆動及びそれに応じたチャージシェア動作が行われる場合、極性判定回路１５_８ｊ＋１〜１５_８ｊ＋４が選択極性信号ＰＯＬ_ＳＥＬとして極性信号ＰＯＬを選択する一方で、極性判定回路１５_８ｊ＋５〜１５_８ｊ＋８が選択極性信号ＰＯＬ_ＳＥＬとして極性信号／ＰＯＬを選択するように設定される。 Further, in order to perform M dot inversion driving and a charge sharing operation corresponding to the M dot inversion drive, the gradation voltage output from the D / A conversion circuit 13 to the output buffers 14 _{1 to} 14 _n by the internal dot control signals S _{DOT — 1 to} S _{DOT — 2M.} May be selected such that the polarity of the drive voltage output from the output terminal 17 is inverted for each of the M output terminals 17. In this case, the selection of the selection polarity signal POL _SEL in the polarity determination circuits 15 ₁ to 15 _n is also switched every M polarity determination circuits 15 (that is, with 2M polarity determination circuits 15 as a cycle). For example, if the 1-line 4-dot inversion driving and the charge sharing operation corresponding to it is done, while the polarity judgment circuit _{₁₅ 8j + 1} _~15 8j + ₄ selects the polarity signal POL as a selection the polarity signal _{POL SEL,} the polarity judgment circuit _{15 8j +} 5 ~ 15 _{8j + 8} is set to select the polarity signal / POL as the selection polarity signal POL _SEL .

以上に説明されているように、本実施形態の液晶表示装置では、極性信号ＰＯＬの反転を検知することで駆動電圧の極性が反転されるライン数（１ライン又はＮライン）に最適なチャージシェア方式の切り替えが自動的に行われている。即ち、駆動電圧の極性が反転されるライン数を指定する信号を外部から供給せずにチャージシェア方式の切り替えが自動的に行われる。これにより、本実施形態の液晶表示装置では、チャージシェアと反転駆動との両方を行うために外部から供給される制御信号の数が低減されている。 As described above, in the liquid crystal display device of this embodiment, the charge share optimum for the number of lines (1 line or N lines) where the polarity of the drive voltage is inverted by detecting the inversion of the polarity signal POL. The system is automatically switched. That is, switching of the charge share method is automatically performed without supplying a signal specifying the number of lines whose polarity of the drive voltage is inverted from the outside. Thereby, in the liquid crystal display device of the present embodiment, the number of control signals supplied from the outside in order to perform both charge sharing and inversion driving is reduced.

なお、上記の実施形態では、内部ドット制御信号Ｓ_{ＤＯＴ＿１}〜Ｓ_{ＤＯＴ＿２Ｍ}が、外部から供給されるドット制御信号Ｓ_ＤＯＴに応答して制御回路１８によって生成されているが、内部ドット制御信号Ｓ_{ＤＯＴ＿１}〜Ｓ_{ＤＯＴ＿２Ｍ}は、画像の種別（動画、静止画等）に応答して動的に生成されてもよい。この場合、制御回路１８に画素データＤ_ＩＮが供給され、制御回路１８は、画素データＤ_ＩＮから画像の種別を判別する。制御回路１８は、判別された画像の種別に応じて、１ドット反転又はＭドット反転のいずれが行われるかを決定し、決定された反転駆動の種別に応じた値の内部ドット制御信号Ｓ_{ＤＯＴ＿１}〜Ｓ_{ＤＯＴ＿２Ｍ}を生成する。 In the above embodiments, the internal dot control signal _{_S} DOT_1 _{~S DOT_2M} is has been generated by the control circuit 18 in response to the dot control signal _{S DOT} supplied from the outside, the internal dot control signals _{S DOT_1} ~ S _{DOT_2M} may be dynamically generated in response to the type of image (moving image, still image, etc.). In this case, the control circuit 18 the pixel data _{D IN} is supplied to the control circuit 18 discriminates the type of the image from the pixel data _{D IN.} The control circuit 18 determines whether 1-dot inversion or M-dot inversion is performed according to the determined image type, and the internal dot control signal _{SDOT_1 having} a value according to the determined inversion drive type. ~ S _{DOT_2M} is generated.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

１：データ線ドライバ
２：ゲート線ドライバ
３：ＬＣＤパネル
１１：データレジスタ回路
１２：ラッチ回路
１３：Ｄ／Ａ変換回路
１４：出力バッファ
１５：極性判定回路
１６：チャージシェア回路
１６ａ：正極側チャージシェアライン
１６ｂ：負極側チャージシェアライン
１７：出力端子
１８：制御回路
２１：ゲート線
２２：データ線
２３：画素
２３ａ：ＴＦＴ
２３ｂ：画素電極
２４：共通電極
３１：インバータ
３２：セレクタ
３３、３４：フリップフロップ
３５：ＸＯＲゲート
３６、３７：ＯＲゲート
３８、３９、４０：ＡＮＤゲート 1: Data line driver 2: Gate line driver 3: LCD panel 11: Data register circuit 12: Latch circuit 13: D / A conversion circuit 14: Output buffer 15: Polarity determination circuit 16: Charge share circuit 16a: Positive side charge share Line 16b: Negative-side charge share line 17: Output terminal 18: Control circuit 21: Gate line 22: Data line 23: Pixel 23a: TFT
23b: pixel electrode 24: common electrode 31: inverter 32: selector 33, 34: flip-flop 35: XOR gate 36, 37: OR gates 38, 39, 40: AND gate

Claims

A data line driver for driving a plurality of data lines of a liquid crystal display panel,
A plurality of output terminals respectively connected to the plurality of data lines;
A plurality of output buffers for outputting drive voltages for driving the data lines;
First and second charge share lines;
A plurality of first switches respectively connected between each of the plurality of output terminals and the first charge share line;
A plurality of second switches respectively connected between each of the plurality of output terminals and the second charge share line;
A third switch connected between two adjacent output terminals of the plurality of output terminals;
A data line driver, comprising: a polarity determination circuit that detects inversion of a polarity signal and controls the first switch, the second switch, and the third switch according to whether the polarity signal is inverted.

The data line driver according to claim 1,
The polarity determination circuit responds to a charge share signal instructing execution of a charge share operation in the data line driver when no inversion of the polarity signal is detected, and a positive drive voltage among the plurality of output terminals Is connected to the first charge share line, and among the plurality of output terminals, an output terminal to which a negative drive voltage is to be output is connected to the second charge share line. A data line driver for controlling the first switch and the second switch.

The data line driver according to claim 1 or 2,
The polarity determination circuit responds to a charge share signal instructing execution of a charge share operation in the data line driver when the inversion of the polarity signal is detected, and drives the positive polarity among the plurality of output terminals. An output terminal to which a voltage is to be output is connected to the first charge share line, and an output terminal to which a negative drive voltage is to be output is connected to the second charge share line among the plurality of output terminals. A data line driver for controlling the first switch and the second switch;

A data line driver according to claim 2 or 3,
The polarity determination circuit includes:
A detection circuit that detects inversion of the polarity signal and outputs a polarity signal inversion signal indicating presence / absence of inversion of the polarity signal;
A data line driver comprising: a logic circuit that generates a control signal for controlling the first switch and the second switch in response to the charge share signal, the polarity signal inversion signal, and the polarity signal.

The data line driver according to claim 4, wherein
Furthermore,
A data register circuit for receiving pixel data indicating the gradation of each pixel of the liquid crystal display panel transferred serially from the outside;
A latch circuit that latches the pixel data from the data register circuit in response to a latch signal;
A D / A conversion circuit that performs digital-analog conversion on the pixel data output from the latch circuit and outputs a gradation voltage corresponding to the pixel data;
The plurality of output buffers output the driving voltage in response to the gradation voltage,
The detection circuit includes:
A first flip-flop that latches either the polarity signal or an inverted signal of the polarity signal in response to the latch signal;
A second flip-flop that latches the output signal of the first flip-flop in response to the latch signal;
A data line driver comprising: a comparator that compares the signal latched by the first flip-flop with the second flip-flop to generate the polarity signal inversion signal.

A liquid crystal display panel having a plurality of data lines;
A data line driver,
The data line driver is
A plurality of output terminals respectively connected to the plurality of data lines;
A plurality of output buffers for outputting drive voltages for driving the data lines;
First and second charge share lines;
A plurality of first switches respectively connected between each of the plurality of output terminals and the first charge share line;
A plurality of second switches respectively connected between each of the plurality of output terminals and the second charge share line;
A third switch connected between two adjacent output terminals of the plurality of output terminals;
A liquid crystal display device comprising: a polarity determination circuit that detects inversion of a polarity signal and controls the first switch, the second switch, and the third switch according to whether the polarity signal is inverted.

The liquid crystal display device according to claim 6,
The polarity determination circuit responds to a charge share signal instructing execution of a charge share operation in the data line driver when no inversion of the polarity signal is detected, and a positive drive voltage among the plurality of output terminals Is connected to the first charge share line, and among the plurality of output terminals, an output terminal to which a negative drive voltage is to be output is connected to the second charge share line. A liquid crystal display device for controlling the first switch and the second switch.

The liquid crystal display device according to claim 6 or 7,
The polarity determination circuit responds to a charge share signal instructing execution of a charge share operation in the data line driver when the inversion of the polarity signal is detected, and drives the positive polarity among the plurality of output terminals. An output terminal to which a voltage is to be output is connected to the first charge share line, and an output terminal to which a negative drive voltage is to be output is connected to the second charge share line among the plurality of output terminals. A liquid crystal display device that controls the first switch and the second switch.

The liquid crystal display device according to claim 7 or 8,
The polarity determination circuit includes:
A detection circuit that detects inversion of the polarity signal and outputs a polarity signal inversion signal indicating presence / absence of inversion of the polarity signal;
A liquid crystal display device comprising: a logic circuit that generates a control signal for controlling the first switch and the second switch in response to the charge share signal, the polarity signal inversion signal, and the polarity signal.

The liquid crystal display device according to claim 9,
Furthermore,
A data register circuit for receiving pixel data indicating the gradation of each pixel of the liquid crystal display panel transferred serially from the outside;
A latch circuit that latches the pixel data from the data register circuit in response to a latch signal;
A D / A conversion circuit that performs digital-analog conversion on the pixel data output from the latch circuit and outputs a gradation voltage corresponding to the pixel data;
The plurality of output buffers output the driving voltage in response to the gradation voltage,
The detection circuit includes:
A first flip-flop that latches either the polarity signal or an inverted signal of the polarity signal in response to the latch signal;
A second flip-flop that latches the output signal of the first flip-flop in response to the latch signal;
A liquid crystal display device comprising: a comparator that compares the signal latched by the first flip-flop with the second flip-flop to generate the polarity signal inversion signal.