JP2014045358A - Delta-sigma a/d converter and television receiver - Google Patents
Delta-sigma a/d converter and television receiver Download PDFInfo
- Publication number
- JP2014045358A JP2014045358A JP2012186724A JP2012186724A JP2014045358A JP 2014045358 A JP2014045358 A JP 2014045358A JP 2012186724 A JP2012186724 A JP 2012186724A JP 2012186724 A JP2012186724 A JP 2012186724A JP 2014045358 A JP2014045358 A JP 2014045358A
- Authority
- JP
- Japan
- Prior art keywords
- converter
- signal
- integrator
- output
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
Description
本開示は、デルタシグマＡ／Ｄ変換器と、このデルタシグマＡ／Ｄ変換器を用いるテレビジョン受像機に関する。 The present disclosure relates to a delta-sigma A / D converter and a television receiver using the delta-sigma A / D converter.
周知のように、現在の我が国のテレビジョン放送はデジタル放送である。テレビジョン受像機もデジタル放送を高品位な信号に復調するために、復調回路のデジタル化が進められている。
図１０は、従来技術によるテレビジョン受像機のブロック図である。
アンテナ１０２で受信した電波に応じた高周波信号は、高周波増幅器（以下「ＲＦアンプ」と略）１０３によって増幅された後、二つの混合器（「ミキサ」と略）に入力される。
第一ミキサ１０４には周知の局部発振器であるＰＬＬ（Phase Locked Loop）１０５から局部発振信号が入力され、中間周波数信号（以下「ＩＦ」と略）のＩチャネル信号が出力される。
第二ミキサ１０６にはＰＬＬ１０５の局部発振信号が９０°移相器１０７によって位相が９０°ずれた局部発振信号が入力され、ＩＦのＱチャネル信号が出力される。
Ｉチャネル信号とＱチャネル信号はポリフェーズフィルタ１００２に入力され、ノイズ成分を除去された後、ナイキスト型Ａ／Ｄ変換器１００３によってデジタル信号に変換されてから、復調部１００４に入力される。復調部１００４はデジタル信号から映像信号と音声信号を復調して、ディスプレイ１１４に映像信号を、スピーカ１１５に音声信号を供給する。
As is well known, current television broadcasting in Japan is digital broadcasting. In order to demodulate digital broadcasts into high-quality signals, television receivers are also being digitized.
FIG. 10 is a block diagram of a conventional television receiver.
A high frequency signal corresponding to the radio wave received by the
The
A local oscillation signal whose phase is shifted by 90 ° by the 90 °
The I channel signal and the Q channel signal are input to the
なお、本開示に類似すると思われる技術が開示されている先行技術文献を、特許文献１に示す。
A prior art document disclosing a technique that seems to be similar to the present disclosure is shown in
テレビジョン信号の復調処理をデジタル化するには、ＩＦの周波数をできる限り低く抑える必要がある。現在の技術動向では、ＩＦの周波数は概ね５乃至６ＭＨｚが選択される。周波数が低いＩＦを用いるテレビジョン受像機を実現する際、本来受信したい電波、すなわち所望のチャネルに隣接するチャネルの電波は、ミキサによってＩＦに変換すると、そのままイメージ信号として同様に変換され、混信とノイズの原因となる。低ＩＦ受信機を実現する、最も難しい課題の一つが、このイメージ除去である。
テレビジョン受像機は、所望のチャネルを支障なく復調できるために必要なイメージ除去比として６０ｄＢを要求する。アナログ回路でこのような大きなＣ／Ｎ比を実現するには、ポリフェーズフィルタやＰＬＬを構成する回路素子の精度を高める必要がある。通常、回路素子のミスマッチは１％前後であるが、この程度のミスマッチではイメージ除去比を４０ｄＢ程度しか確保することができない。このため、従来技術では回路素子のミスマッチを高めるために回路レイアウトを工夫したり回路素子の選定を厳密にする等、多大な労力を要していた。また、このような理由により、テレビジョン受像機の歩留まりは悪化していた。
In order to digitize the demodulation process of a television signal, it is necessary to keep the IF frequency as low as possible. In the current technical trend, the IF frequency is generally selected from 5 to 6 MHz. When realizing a television receiver that uses an IF having a low frequency, the radio wave that is originally intended to be received, that is, the radio wave of the channel adjacent to the desired channel, is converted into an IF signal as it is by the mixer, and is converted in the same way as an image signal. Causes noise. One of the most difficult issues to realize a low IF receiver is this image removal.
A television receiver requires 60 dB as an image removal ratio necessary to be able to demodulate a desired channel without hindrance. In order to realize such a large C / N ratio in an analog circuit, it is necessary to improve the accuracy of the circuit elements constituting the polyphase filter and the PLL. Normally, the mismatch of circuit elements is around 1%, but with such a mismatch, only an image rejection ratio of about 40 dB can be secured. For this reason, in the prior art, a great deal of labor has been required, such as devising a circuit layout or strict selection of circuit elements in order to increase mismatch of circuit elements. For these reasons, the yield of television receivers has deteriorated.
このように、アナログ回路で十分なイメージ除去性能を得るポリフェーズフィルタを実現することが困難であることから、出願人及び発明者は、ポリフェーズフィルタの前の段階で受信した信号をデジタルに変換し、その後デジタル化したポリフェーズフィルタでイメージ除去性能を得ることを研究している。
ナイキスト型Ａ／Ｄ変換器に代わり、ダイナミックレンジの大きなデルタシグマＡ／Ｄ変換器（以下「ΔΣＡ／Ｄ変換器」）を採用することで、イメージ信号も含めて信号をデジタル化できるので、ポリフェーズフィルタをデジタル化することが可能になる。特に、ΔΣＡ／Ｄ変換器は構成要素である積分器を多段化することで、通過周波数帯域内のダイナミックレンジが大きくなり、量子化雑音が通過周波数帯域外に退避される。また、ΔΣＡ／Ｄ変換器は高い線形性を備えるので、テレビジョン受像機に採用すれば、高品位な受信性能を実現できる。
In this way, since it is difficult to realize a polyphase filter that obtains sufficient image removal performance with an analog circuit, the applicant and the inventor convert the signal received in the previous stage of the polyphase filter to digital. Then, we are researching how to obtain image removal performance with a digital polyphase filter.
By using a delta-sigma A / D converter with a large dynamic range (hereinafter “ΔΣ A / D converter”) instead of the Nyquist A / D converter, the signal including the image signal can be digitized. The phase filter can be digitized. In particular, the ΔΣ A / D converter has a multi-stage integrator as a component, thereby increasing the dynamic range within the pass frequency band and saving the quantization noise outside the pass frequency band. Further, since the ΔΣ A / D converter has high linearity, high-quality reception performance can be realized if it is adopted in a television receiver.
しかし、ΔΣＡ／Ｄ変換器を多段化するということは、オペアンプ（実際のΔΣＡ／Ｄ変換器には完全差動アンプを使用する。）を多段化する、ということに繋がる。オペアンプの多段化は部品点数の増加に伴いコスト増に繋がる。 However, increasing the number of ΔΣ A / D converters leads to increasing the number of operational amplifiers (a full differential amplifier is used for the actual ΔΣ A / D converter). The increase in the number of operational amplifiers leads to an increase in cost as the number of parts increases.
本開示は係る状況に鑑みてなされたものであり、最小限のオペアンプの使用数で必要十分な特性を実現するデルタシグマＡ／Ｄ変換器と、このデルタシグマＡ／Ｄ変換器を用いるテレビジョン受像機を提供することを目的とする。 The present disclosure has been made in view of such circumstances, and a delta-sigma A / D converter that realizes necessary and sufficient characteristics with a minimum number of operational amplifiers and a television using the delta-sigma A / D converter An object is to provide a receiver.
上記課題を解決するために、本開示のデルタシグマＡ／Ｄ変換器は、第一積分器と、第一積分器の出力側に位置する第二積分器と、第二積分器の出力側に位置する量子化器と、量子化器の出力を受けて量子化器の入力側に負帰還の信号を与える第一電流Ｄ／Ａコンバータとを具備する。 In order to solve the above problem, a delta-sigma A / D converter according to the present disclosure includes a first integrator, a second integrator located on the output side of the first integrator, and an output side of the second integrator. And a first current D / A converter that receives the output of the quantizer and provides a negative feedback signal to the input side of the quantizer.
また、上記課題を解決するために、本開示のテレビジョン受像機は、アンテナから受信した電波を増幅するＲＦアンプと、局部発振器と、局部発振器が出力する信号の位相を９０°移相させる９０°移相器と、ＲＦアンプと局部発振器とに接続され、中間周波数信号であるＩチャネル信号を出力する第一ミキサと、ＲＦアンプと９０°移相器とに接続され、中間周波数信号であるＱチャネル信号を出力する第二ミキサとを具備する。
そして第一デルタシグマＡ／Ｄ変換器は、第一積分器と、第一積分器の出力側に位置する第二積分器と、第二積分器の出力側に位置する量子化器と、量子化器の出力を受けて量子化器の入力側に負帰還の信号を与える第一電流Ｄ／Ａコンバータとを具備する。
加えて、第二デルタシグマＡ／Ｄ変換器は、第一デルタシグマＡ／Ｄ変換器と同一の構成を有する。
そしてデジタル信号処理部は、第一デルタシグマＡ／Ｄ変換器から出力されるデジタル化Ｉチャネル信号と、第二デルタシグマＡ／Ｄ変換器から出力されるデジタル化Ｑチャネル信号とを受けて、所定のフィルタ処理及び復調処理を行う。
In order to solve the above-described problem, a television receiver according to the present disclosure shifts the phase of an RF amplifier that amplifies radio waves received from an antenna, a local oscillator, and a signal output from the local oscillator by 90 °. A phase shifter, connected to an RF amplifier and a local oscillator, and connected to a first mixer that outputs an I-channel signal that is an intermediate frequency signal, an RF amplifier and a 90 ° phase shifter, and an intermediate frequency signal And a second mixer for outputting a Q channel signal.
The first delta-sigma A / D converter includes a first integrator, a second integrator located on the output side of the first integrator, a quantizer located on the output side of the second integrator, And a first current D / A converter that receives the output of the quantizer and provides a negative feedback signal to the input side of the quantizer.
In addition, the second delta sigma A / D converter has the same configuration as the first delta sigma A / D converter.
The digital signal processing unit receives the digitized I channel signal output from the first delta sigma A / D converter and the digitized Q channel signal output from the second delta sigma A / D converter, Predetermined filter processing and demodulation processing are performed.
本開示により、最小限のオペアンプの使用数で必要十分な特性を実現するデルタシグマＡ／Ｄ変換器と、このデルタシグマＡ／Ｄ変換器を用いるテレビジョン受像機を提供できる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
According to the present disclosure, it is possible to provide a delta-sigma A / D converter that realizes necessary and sufficient characteristics with a minimum number of operational amplifiers and a television receiver using the delta-sigma A / D converter.
Problems, configurations, and effects other than those described above will be clarified by the following description of embodiments.
［テレビジョン受像機の全体構成］
図１は、本開示の実施形態に関わる、テレビジョン受像機のブロック図である。
アンテナ１０２で受信した電波に応じた高周波信号は、ＲＦアンプ１０３によって増幅された後、二つのミキサに入力される。
第一ミキサ１０４には周知の局部発振器であるＰＬＬ１０５から局部発振信号が入力され、ＩＦのＩチャネル信号が出力される。
第二ミキサ１０６にはＰＬＬ１０５の局部発振信号が９０°移相器１０７によって位相が９０°ずれた局部発振信号が入力され、ＩＦのＱチャネル信号が出力される。
Ｉチャネル信号は第一ΔΣＡ／Ｄ変換器１０９に入力される。Ｑチャネル信号もＩチャネル信号と同様に第二ΔΣＡ／Ｄ変換器１１１に入力される。なお、第一ΔΣＡ／Ｄ変換器１０９と第二ΔΣＡ／Ｄ変換器１１１は全く同じ構成である。
第一ΔΣＡ／Ｄ変換器１０９によってデジタル化されたＩチャネル信号と、第二ΔΣＡ／Ｄ変換器１１１によってデジタル化されたＱチャネル信号は、それぞれイメージ除去及びポリフェーズフィルタ１１２に入力され、ノイズ及び混信の原因となるイメージ信号成分が除去される。そして、復調部１１３はデジタル化されたＩチャネル信号とＱチャネル信号から映像信号と音声信号を復調し、ディスプレイ１１４に映像信号を、スピーカ１１５に音声信号を供給する。
イメージ除去及びポリフェーズフィルタ１１２と復調部１１３は共にデジタル回路であり、集積回路上にデジタル信号処理部１１６を構成する。
[Overall configuration of television receiver]
FIG. 1 is a block diagram of a television receiver according to an embodiment of the present disclosure.
A high frequency signal corresponding to the radio wave received by the
The
A local oscillation signal whose phase is shifted by 90 ° by the 90 °
The I channel signal is input to the first ΔΣ A /
The I channel signal digitized by the first ΔΣ A /
The image removal and
［ΔΣＡ／Ｄ変換器の回路構成］
図２は、本実施形態に係る、ΔΣＡ／Ｄ変換器の回路図である。
[Circuit Configuration of ΔΣ A / D Converter]
FIG. 2 is a circuit diagram of the ΔΣ A / D converter according to the present embodiment.
ΔΣＡ／Ｄ変換器２０１は、完全差動アンプにて構成される四つの積分器と、３ビットの量子化器２０２と、電流Ｄ／Ａコンバータ（以下「ＩＤＡＣ」と略）２０３と、ＩＤＡＣ２０４とよりなる。
差動アナログ信号の形態であるＩチャネル信号又はＱチャネル信号（以下「入力アナログ信号」と略）が入力される、ΔΣＡ／Ｄ変換器２０１の入力端子２０５の正相入力端子２０５ａには、抵抗Ｒ２０６を介して第一アンプ２０７のプラス側入力端子が接続され、正相入力信号が入力される。
同様に、入力アナログ信号が入力される、ΔΣＡ／Ｄ変換器２０１の入力端子２０５の逆相入力端子２０５ｂには、抵抗Ｒ２０８を介して第一アンプ２０７のマイナス側入力端子が接続され、逆相入力信号が入力される。
第一アンプ２０７のプラス側入力端子とマイナス側出力端子の間には可変容量コンデンサＣ２０９が接続されている。
第一アンプ２０７のマイナス側入力端子とプラス側出力端子の間には可変容量コンデンサＣ２１０が接続されている。
したがって、第一アンプ２０７は積分器として機能する。
第一アンプ２０７は積分器としての機能の他、入力アナログ信号と後述するフィードバック信号との加算器を兼用している。
The ΔΣ A /
A positive
Similarly, the negative
A variable capacitor C209 is connected between the positive input terminal and the negative output terminal of the
A variable capacitor C210 is connected between the negative input terminal and the positive output terminal of the
Therefore, the
In addition to the function as an integrator, the
第一アンプ２０７のプラス側出力端子は抵抗Ｒ２１１を介して第二アンプ２１２のプラス側入力端子が接続される。
第一アンプ２０７のマイナス側出力端子は抵抗Ｒ２１３を介して第二アンプ２１２のマイナス側入力端子が接続される。
第二アンプ２１２のプラス側入力端子とマイナス側出力端子の間には可変容量コンデンサＣ２１４が接続されている。
第二アンプ２１２のマイナス側入力端子とプラス側出力端子の間には可変容量コンデンサＣ２１５が接続されている。
したがって、第二アンプ２１２は積分器として機能する。
第二アンプ２１２のプラス側出力端子と第一アンプ２０７のマイナス側入力端子との間には、フィードバック制御ラインとして、抵抗Ｒ２１６が接続されている。
第二アンプ２１２のマイナス側出力端子と第一アンプ２０７のプラス側入力端子との間には、フィードバック制御ラインとして、抵抗Ｒ２１７が接続されている。
The plus side output terminal of the
The negative output terminal of the
A variable capacitor C214 is connected between the positive input terminal and the negative output terminal of the
A variable capacitor C215 is connected between the negative input terminal and the positive output terminal of the
Therefore, the
A resistor R216 is connected as a feedback control line between the positive output terminal of the
A resistor R217 is connected as a feedback control line between the negative output terminal of the
第二アンプ２１２のプラス側出力端子は抵抗Ｒ２１８を介して第三アンプ２１９のプラス側入力端子が接続される。
第二アンプ２１２のマイナス側出力端子は抵抗Ｒ２２０を介して第三アンプ２１９のマイナス側入力端子が接続される。
第三アンプ２１９のプラス側入力端子とマイナス側出力端子の間には可変容量コンデンサＣ２２１が接続されている。
第三アンプ２１９のマイナス側入力端子とプラス側出力端子の間には可変容量コンデンサＣ２２２が接続されている。
したがって、第三アンプ２１９は積分器として機能する。
第三アンプ２１９は積分器としての機能の他、第二アンプ２１２の出力信号と後述するフィードバック信号との加算器を兼用している。
The plus side output terminal of the
The negative output terminal of the
A variable capacitor C221 is connected between the positive side input terminal and the negative side output terminal of the third amplifier 219.
A variable capacitor C222 is connected between the negative input terminal and the positive output terminal of the third amplifier 219.
Therefore, the third amplifier 219 functions as an integrator.
In addition to the function as an integrator, the third amplifier 219 also serves as an adder for the output signal of the
第三アンプ２１９のプラス側出力端子は抵抗Ｒ２２３を介して第四アンプ２２４のプラス側入力端子が接続される。
第三アンプ２１９のマイナス側出力端子は抵抗Ｒ２２５を介して第四アンプ２２４のマイナス側入力端子が接続される。
第四アンプ２２４のプラス側入力端子とマイナス側出力端子の間には抵抗Ｒ２２６と可変容量コンデンサＣ２２７が直列接続されている。
第四アンプ２２４のマイナス側入力端子とプラス側出力端子の間には抵抗Ｒ２２８と可変容量コンデンサＣ２２９が直列接続されている。
したがって、第四アンプ２２４は積分器として機能する。
第四アンプ２２４は積分器としての機能の他、第三アンプ２１９の出力信号と後述するフィードフォワード信号との加算器を兼用している。
第四アンプ２２４のプラス側出力端子と第三アンプ２１９のマイナス側入力端子との間には、フィードバック制御ラインとして、抵抗Ｒ２３０が接続されている。
第四アンプ２２４のマイナス側出力端子と第三アンプ２１９のプラス側入力端子との間には、フィードバック制御ラインとして、抵抗Ｒ２３１が接続されている。
The plus side output terminal of the third amplifier 219 is connected to the plus side input terminal of the
The negative output terminal of the third amplifier 219 is connected to the negative input terminal of the
A resistor R226 and a variable capacitor C227 are connected in series between the positive input terminal and the negative output terminal of the
A resistor R228 and a variable capacitor C229 are connected in series between the negative input terminal and the positive output terminal of the
Therefore, the
In addition to the function as an integrator, the
A resistor R230 is connected as a feedback control line between the positive output terminal of the
A resistor R231 is connected as a feedback control line between the negative output terminal of the
第一アンプ２０７のプラス側出力端子と第四アンプ２２４のプラス側入力端子との間には、フィードフォワード制御ラインとして、抵抗Ｒ２３２が接続されている。
第一アンプ２０７のマイナス側出力端子と第四アンプ２２４のマイナス側入力端子との間には、フィードフォワード制御ラインとして、抵抗Ｒ２３３が接続されている。
第二アンプ２１２のプラス側出力端子と第四アンプ２２４のプラス側入力端子との間には、フィードフォワード制御ラインとして、抵抗Ｒ２３４が接続されている。
第二アンプ２１２のマイナス側出力端子と第四アンプ２２４のマイナス側入力端子との間には、フィードフォワード制御ラインとして、抵抗Ｒ２３５が接続されている。
入力端子２０５の正相入力端子２０５ａと第四アンプ２２４のプラス側入力端子との間には、フィードフォワード制御ラインとして、微分要素としての可変容量コンデンサＣ２３６と抵抗Ｒ２３７が直列接続されている。
入力端子２０５の逆相入力端子２０５ｂと第四アンプ２２４のマイナス側入力端子との間には、フィードフォワード制御ラインとして、微分要素としての可変容量コンデンサＣ２３８と抵抗Ｒ２３９が直列接続されている。
A resistor R232 is connected as a feedforward control line between the plus output terminal of the
A resistor R233 is connected as a feedforward control line between the negative output terminal of the
A resistor R234 is connected as a feedforward control line between the plus output terminal of the
A resistor R235 is connected as a feedforward control line between the negative output terminal of the
Between the positive
Between the negative
第四アンプ２２４のプラス側出力端子は抵抗Ｒ２４０を介して量子化器２０２に接続される。第四アンプ２２４のマイナス側出力端子は抵抗Ｒ２４１を介して量子化器２０２に接続される。量子化器２０２は第四アンプ２２４の出力信号の量子化処理を行う。３ビット量子化されたデジタル信号は、ＩＤＡＣ２０３に入力される。
ＩＤＡＣ２０３の出力信号線は量子化器２０２の入力端子に夫々接続される。
第四アンプ２２４は積分器としての機能の他、ΔΣＡ／Ｄ変換器２０１の入力端子２０５、第一アンプ２０７の出力端子及び第二アンプ２１２の出力端子のフィードフォワード制御ラインとの加算器を兼用している。
第四アンプ２２４のプラス側出力端子に接続されている抵抗Ｒ２４０と第四アンプ２２４のマイナス側出力端子に接続されている抵抗Ｒ２４１は、本実施形態のΔΣＡ／Ｄ変換器２０１におけるフィードバック機能を正常に働かせるために不可欠な存在である。
The positive output terminal of the
The output signal lines of the
In addition to the function as an integrator, the
The resistor R240 connected to the plus side output terminal of the
量子化器２０２によって３ビット量子化されたデジタル信号は、後段のデジタル信号処理部１１６に入力される。
一方、３ビット量子化されたデジタル信号はＩＤＡＣ２０４にも入力される。ＩＤＡＣ２０４の出力端子はフィードバック制御ラインとして第一アンプ２０７の入力端子に接続される。
The digital signal quantized by 3 bits by the
On the other hand, the 3-bit quantized digital signal is also input to the
以上に説明したように、ΔΣＡ／Ｄ変換器２０１は四段の積分器と量子化器２０２と、フィードバック制御ラインとフィードフォワード制御ラインよりなる。
As described above, the ΔΣ A /
［ＩＤＡＣの回路構成］
図３はＩＤＡＣ２０３の回路図である。なお、ＩＤＡＣ２０４もＩＤＡＣ２０３と同一の回路構成であるので、図３及び後述する図４ではＩＤＡＣ２０３のみ説明する。
ＩＤＡＣ２０３は、デコーダ３０１と７個の定電流源ユニットと、７個の定電流源ユニットに基準電圧を供給するＭＯＳ−ＦＥＴ３１３よりなる。
量子化器２０２から出力される３ビットのデジタル信号はデコーダ３０１に入力される。
デコーダ３０１は７個の定電流源ユニットに接続されており、３ビットのデジタル信号に応じて７個の定電流源ユニットを制御する。
第一定電流源ユニット３０２、第二定電流源ユニット３０３、第三定電流源ユニット３０４、第四定電流源ユニット３０５、第五定電流源ユニット３０６、第六定電流源ユニット３０７及び第七定電流源ユニット３０８は、全て同一の構成である。
[Circuit configuration of IDAC]
FIG. 3 is a circuit diagram of the
The
A 3-bit digital signal output from the
The
First constant
ＭＯＳ−ＦＥＴ３０９のソースは接地されている。ＭＯＳ−ＦＥＴ３０９のドレインには、トランジスタスイッチが二つ並列接続されている。第一トランジスタスイッチ３１０は第四アンプ２２４のプラス側出力端子に接続される抵抗Ｒ２４０に、第二トランジスタスイッチ３１１は第四アンプ２２４のマイナス側出力端子に接続される抵抗Ｒ２４１に、それぞれ接続されている。
第一トランジスタスイッチ３１０及び第二トランジスタスイッチ３１１はデコーダ３０１から出力される制御信号によって、ＮＯＴゲート３１２を通じて排他的にオン・オフ制御される。
ＭＯＳ−ＦＥＴ３１３はドレインとソースが直結されており、ドレインは抵抗Ｒ３１４を介して電源電圧に接続されている。このため、ＭＯＳ−ＦＥＴ３１３は周知の定電流源回路を構成する。したがって、ＭＯＳ−ＦＥＴ３１３のゲート電圧がＭＯＳ−ＦＥＴ３０９のゲートに印加されることで、ＭＯＳ−ＦＥＴ３０９も定電流源を構成する。
ＭＯＳ−ＦＥＴ３０９のドレインは第四アンプ２２４のプラス側出力端子に接続される抵抗Ｒ２４０とマイナス側出力端子に接続される抵抗Ｒ２４１に排他的に接続され、第四アンプ２２４の出力電流を接地に流す。つまり、ＭＯＳ−ＦＥＴ３０９は量子化器２０２の電流入力のフィードバック・ループを構成する。
The source of the MOS-
The first transistor switch 310 and the
In the MOS-
The drain of the MOS-
図４はデコーダ３０１の回路図である。
デコーダ３０１は７個のＡＮＤゲートと、６個の多入力ＯＲゲートよりなる。
ＡＮＤゲートの入力端子は３ビットであり、量子化器２０２から出力される３ビットの信号に応じて論理の真（高電位）又は偽（低電位）を出力する。
第一ＡＮＤゲート４０１は、第一ビット入力端子と第二ビット入力端子が反転入力となっており、「００１」つまり入力信号が「１」の時に論理の真を出力する。
第二ＡＮＤゲート４０２は、第一ビット入力端子と第三ビット入力端子が反転入力となっており、「０１０」つまり入力信号が「２」の時に論理の真を出力する。
以下同様に、第三ＡＮＤゲート４０３は入力信号が「３」の時に、第四ＡＮＤゲート４０４は入力信号が「４」の時に、第五ＡＮＤゲート４０５は入力信号が「５」の時に、第六ＡＮＤゲート４０６は入力信号が「６」の時に、第七ＡＮＤゲート４０７は入力信号が「７」の時に、論理の真を出力する。
FIG. 4 is a circuit diagram of the
The
The input terminal of the AND gate has 3 bits, and outputs logical true (high potential) or false (low potential) in accordance with the 3-bit signal output from the
In the first AND
In the second AND gate 402, the first bit input terminal and the third bit input terminal are inverted inputs, and outputs “true” when the input signal is “010”, that is, “2”.
Similarly, when the third AND gate 403 is “3”, the fourth AND
第一ＯＲゲート４１１の入力端子には、第一ＡＮＤゲート４０１の出力端子と、第二ＡＮＤゲート４０２の出力端子と、第三ＡＮＤゲート４０３の出力端子と、第四ＡＮＤゲート４０４の出力端子と、第五ＡＮＤゲート４０５の出力端子と、第六ＡＮＤゲート４０６の出力端子と、第七ＡＮＤゲート４０７の出力端子が接続されており、入力信号が「１」から「７」の時に論理の真を出力し、入力信号が「０」の時は論理の偽を出力する。
第二ＯＲゲート４１２の入力端子には、第二ＡＮＤゲート４０２の出力端子と、第三ＡＮＤゲート４０３の出力端子と、第四ＡＮＤゲート４０４の出力端子と、第五ＡＮＤゲート４０５の出力端子と、第六ＡＮＤゲート４０６の出力端子と、第七ＡＮＤゲート４０７の出力端子が接続されており、入力信号が「２」から「７」の時に論理の真を出力し、入力信号が「０」又は「１」の時は論理の偽を出力する。
第三ＯＲゲート４１３の入力端子には、第三ＡＮＤゲート４０３の出力端子と、第四ＡＮＤゲート４０４の出力端子と、第五ＡＮＤゲート４０５の出力端子と、第六ＡＮＤゲート４０６の出力端子と、第七ＡＮＤゲート４０７の出力端子が接続されており、入力信号が「３」から「７」の時に論理の真を出力し、入力信号が「０」「１」又は「２」の時は論理の偽を出力する。
第四ＯＲゲート４１４の入力端子には、第四ＡＮＤゲート４０４の出力端子と、第五ＡＮＤゲート４０５の出力端子と、第六ＡＮＤゲート４０６の出力端子と、第七ＡＮＤゲート４０７の出力端子が接続されており、入力信号が「４」から「７」の時に論理の真を出力し、入力信号が「０」「１」「２」又は「３」の時は論理の偽を出力する。
第五ＯＲゲート４１５の入力端子には、第五ＡＮＤゲート４０５の出力端子と、第六ＡＮＤゲート４０６の出力端子と、第七ＡＮＤゲート４０７の出力端子が接続されており、入力信号が「５」から「７」の時に論理の真を出力し、入力信号が「０」「１」「２」「３」又は「４」の時は論理の偽を出力する。
第六ＯＲゲート４１６の入力端子には、第六ＡＮＤゲート４０６の出力端子と、第七ＡＮＤゲート４０７の出力端子が接続されており、入力信号が「６」又は「７」の時に論理の真を出力し、入力信号が「０」「１」「２」「３」「４」又は「５」の時は論理の偽を出力する。
The input terminal of the first OR gate 411 includes an output terminal of the first AND
The input terminal of the second OR
The input terminal of the third OR
The input terminal of the fourth OR
The output terminal of the fifth AND
The input terminal of the sixth OR
第一ＯＲゲート４１１は第一定電流源ユニット３０２を制御する。以下同様に、第二ＯＲゲート４１２は第二定電流源ユニット３０３を制御し、第三ＯＲゲート４１３は第三定電流源ユニット３０４を制御し、第四ＯＲゲート４１４は第四定電流源ユニット３０５を制御し、第五ＯＲゲート４１５は第五定電流源ユニット３０６を制御し、第六ＯＲゲート４１６は第六定電流源ユニット３０７を制御する。そして、第七ＡＮＤゲート４０７は第七定電流源ユニット３０８を制御する。
The first OR gate 411 controls the first constant
今、第一定電流源ユニット３０２に注目すると、３ビットの入力信号が「０」の時、第一ＡＮＤゲート４０１から第七ＡＮＤゲート４０７が全て論理の偽を出力する。したがって、第一ＯＲゲート４１１は論理の偽を出力するので、第一定電流源ユニット３０２の第一トランジスタスイッチ３１０はオフ状態になり、第二トランジスタスイッチ３１１はオン状態になる。すると、第四アンプ２２４のマイナス側出力端子に接続される抵抗Ｒ２４１に、定電流源であるＭＯＳ−ＦＥＴのドレインが接続される。つまり、第四アンプ２２４のマイナス側出力端子に接続される抵抗Ｒ２４１と接地との間に、所定の電流を流す抵抗が接続されることとなる。したがって、第四アンプ２２４のマイナス側出力端子に接続される抵抗Ｒ２４１から流れ出す電流の一部が接地に流れ出し、結果的に後続の量子化器２０２のマイナス側入力端子に流れ込む電流が減少する。マイナス側出力端子の電流が減少するので、全体として見るとプラスの信号を与えることとなる。ＩＤＡＣ２０３は負帰還なので、マイナスのマイナスがプラスに転じる。
Now, paying attention to the first constant
逆に、３ビットの入力信号が「１」の時、第一ＡＮＤゲート４０１が論理の真を出力する。したがって、第一ＯＲゲート４１１は論理の真を出力するので、第一定電流源ユニット３０２の第一トランジスタスイッチ３１０はオン状態になり、第二トランジスタスイッチ３１１はオフ状態になる。すると、第四アンプ２２４のプラス側出力端子に定電流源であるＭＯＳ−ＦＥＴのドレインが接続される。つまり、第四アンプ２２４のプラス側出力端子と接地との間に、所定の電流を流す抵抗が接続されることとなる。したがって、第四アンプ２２４のプラス側出力端子から流れ出す電流の一部が接地に流れ出し、結果的に後続の量子化器２０２のプラス側入力端子に流れ込む電流が減少する。プラス側出力端子の電流が減少するので、全体として見るとマイナスの信号を与えることとなる。ＩＤＡＣ２０３は負帰還なので、プラスのマイナスがマイナスに転じる。
Conversely, when the 3-bit input signal is “1”, the first AND
定電流源を構成するＭＯＳ−ＦＥＴ３０９を仮に「１」という値であるとすると、第一定電流源ユニット３０２から第七定電流源ユニット３０８は、トランジスタスイッチの状態に応じて「＋１」又は「−１」の値を採る。
３ビットの入力信号が「０」の時、第一定電流源ユニット３０２から第七定電流源ユニット３０８には全て論理の偽が与えられる。すると、「−７」が出力される。
３ビットの入力信号が「１」の時、第一定電流源ユニット３０２のみ論理の真が与えられ、第二定電流源ユニット３０３から第七定電流源ユニット３０８には論理の偽が与えられる。すると、「−５」が出力される。
以下同様に、３ビットの入力信号が「２」の時は「−３」が、３ビットの入力信号が「３」の時は「−１」が、３ビットの入力信号が「４」の時は「１」が、３ビットの入力信号が「５」の時は「３」が、３ビットの入力信号が「６」の時は「５」が、３ビットの入力信号が「７」の時は「７」が、それぞれ出力される。
Assuming that the value of the MOS-
When the 3-bit input signal is “0”, all of the first constant
When the 3-bit input signal is “1”, only the first constant
Similarly, when the 3-bit input signal is “2”, “−3” is set, and when the 3-bit input signal is “3”, “−1” is set, and the 3-bit input signal is “4”. “1” is “3” when the 3-bit input signal is “5”, “5” is “3” when the 3-bit input signal is “6”, and “7” is the 3-bit input signal. In this case, “7” is output.
［ΔΣＡ／Ｄ変換器２０１の設計］
本実施形態のΔΣＡ／Ｄ変換器２０１を想到するに至る迄の経緯を説明する。
図５はΔΣＡ／Ｄ変換器のブロック線図である。
先ず、発明者は特許文献１を踏まえて、図５に示すブロック線図モデルよりなるΔΣＡ／Ｄ変換器５０１を設計した。
第一加算器５０２の入力には入力信号と、量子化器２０２の出力信号に対する増幅率ａ２の第一負帰還要素５０３と、第二積分器５０６の出力信号に対する増幅率ｂ６の第二負帰還要素５０４とが接続される。
第一加算器５０２の出力には第一積分器５０５が接続される。
第一積分器５０５の出力には第二積分器５０６が接続される。
第二積分器５０６の出力には第二加算器５０７が接続される。
第二加算器５０７の入力には第二積分器５０６の出力信号と、量子化器２０２の出力信号に対する増幅率ｂ５の第三負帰還要素５０８が接続される。
第二加算器５０７の出力には第三積分器５０９が接続される。
第三積分器５０９の出力には第三加算器５１０が接続される。
第三加算器５１０の入力には、第三積分器５０９の出力信号の他に、第一加算器５０２の出力を微分して増幅率ｂ２の第一正帰還要素５１１と、第一加算器の出力に対する増幅率ｂ３の第二正帰還要素５１２と、第二加算器５０７の出力に対する増幅率ｂ４の第三正帰還要素５１３が接続される。
第三加算器５１０の出力には第四積分器５１４が接続される。
第四積分器５１４の出力には第四加算器５１５が接続される。
第四加算器５１５の入力には、第四積分器５１４の出力の他に、量子化器２０２の出力信号に対する増幅率ａ１の第四負帰還要素５１６が接続される。
第四加算器５１５の出力には量子化器２０２が接続され、量子化器２０２の出力がΔΣＡ／Ｄ変換器５０１の出力信号となる。
[Design of ΔΣ A / D Converter 201]
The process up to the idea of the ΔΣ A /
FIG. 5 is a block diagram of the ΔΣ A / D converter.
First, the inventor designed a ΔΣ A / D converter 501 composed of a block diagram model shown in FIG.
The input of the
A
A
A
The output of the
A
A
In addition to the output signal of the
A
A
In addition to the output of the
The
周知のように、加算器の直後に積分器がある場合、オペアンプ一個で纏めることができる。
しかし、加算器の直後に積分器がない場合、加算器はオペアンプで構成しなければならなくなる。
図５に示すブロック線図モデルの場合、オペアンプは５個必要になる。つまり、第四加算器５１５のために独立してオペアンプを用意しなければならない。
As is well known, when there is an integrator immediately after the adder, it can be combined with one operational amplifier.
However, if there is no integrator immediately after the adder, the adder must be composed of an operational amplifier.
In the case of the block diagram model shown in FIG. 5, five operational amplifiers are required. That is, an operational amplifier must be prepared independently for the
そこで、オペアンプの数を減らす為に、発明者は図５のブロック線図モデルから第四加算器５１５を省略する方法を考えた。
図６はΔΣＡ／Ｄ変換器のブロック線図である。
図５のブロック線図モデルとの相違点は、第四加算器５１５が省略され、その代わりに増幅率ａ１の第四負帰還要素５１６に微分要素が加わった（第四負帰還要素６１６）点である。
第四積分器５１４の直後に入れる筈だった信号を、第四積分器５１４の前に移動させるため、第四負帰還要素５１６に微分要素を追加したのが、第四負帰還要素６１６である。
このブロック線図モデルを採用することで、オペアンプの数は４個に抑えることができる。
Therefore, in order to reduce the number of operational amplifiers, the inventor considered a method of omitting the
FIG. 6 is a block diagram of the ΔΣ A / D converter.
The difference from the block diagram model of FIG. 5 is that the
The fourth negative feedback element 616 is obtained by adding a differential element to the fourth
By adopting this block diagram model, the number of operational amplifiers can be reduced to four.
図７はΔΣＡ／Ｄ変換器６０１の回路図である。図６のブロック線図モデルを実際の回路に書き直した図である。本実施形態の回路図である図２との相違点は、ＩＤＡＣの代わりに電圧Ｄ／Ａコンバータ（以下「ＶＤＡＣ」と略）が用いられている点である。
量子化器２０２によって３ビット量子化されたデジタル信号は、ＶＤＡＣ７０１に入力される。
ＶＤＡＣ７０１のプラス側出力信号線は可変抵抗Ｒ７０２と微分要素であるコンデンサＣ７０３を介して第四アンプ２２４のプラス側入力端子に接続される。
ＶＤＡＣ７０１のマイナス側出力信号線は可変抵抗Ｒ７０４と微分要素であるコンデンサＣ７０５を介して第四アンプ２２４のマイナス側入力端子に接続される。
３ビット量子化されたデジタル信号はＶＤＡＣ７０６にも入力される。
ＶＤＡＣ７０６のプラス側出力信号線は可変抵抗Ｒ７０７を介して第一アンプ２０７のプラス側入力端子に接続される。
ＶＤＡＣ７０６のマイナス側出力信号線は可変抵抗Ｒ７０８を介して第一アンプ２０７のマイナス側入力端子に接続される。
FIG. 7 is a circuit diagram of the ΔΣ A /
The digital signal quantized by 3 bits by the
The positive output signal line of the
The negative output signal line of the
The 3-bit quantized digital signal is also input to the
The positive output signal line of the
The negative output signal line of the
しかし、図６のブロック線図モデルを採用すると、問題点が顕在化する。
図８Ａ及びＢは、ＶＤＡＣ７０１にコンデンサが直列接続された回路構成を示す図である。
ＶＤＡＣ７０１の出力端子にコンデンサＣ７０３及びＣ７０５が接続されると、インピーダンスが大きくなる。すると、直列接続されている可変抵抗Ｒ７０２及びＲ７０４に存在する寄生容量が顕在化する。可変抵抗Ｒ７０２及びＲ７０４に並列接続されているトランジスタスイッチを全部オフ制御すると、寄生容量が顕在化し、結果的に高周波特性が劣化し、波形が鈍ってしまう。
また、ＶＤＡＣはその実装上、基準電圧源８０１及び８０２のキャリブレーションを行わなければならない。このため、実装の際にはキャリブレーションのための回路を別途必要とするので、結果的に回路規模が大きくなってしまう。
However, when the block diagram model of FIG. 6 is adopted, the problem becomes obvious.
8A and 8B are diagrams illustrating a circuit configuration in which a capacitor is connected in series to the
When capacitors C703 and C705 are connected to the output terminal of the
In addition, the VDAC must calibrate the
そこで、発明者は加算器を用いる、というこれまでの技術常識から離れて、信号線にフィードバック信号を与える意味を考えた。その結果、高インピーダンス入力ではない対象に流す信号は、電流の大小によって形成されることに気がついた。
フィードバック・ループにおける加算器は、主信号からフィードバック信号を減じる役割を果たす。ならば、加算器を使う代わりに、定電流源で電流を減じる、という実装をすれば良い。
その結果として発明者は、差動アナログ信号の正相信号線と逆相信号線の夫々に、接地する定電流源を交互に接続する、という発想に至った。
特に量子化器の直前にＩＤＡＣを接続することで、これまでＶＤＡＣで必要だった加算器を省略でき、ΔΣＡ／Ｄ変換器のＣ／Ｎ特性及びダイナミックレンジの拡大に大きく貢献する。
なお、第四アンプ２２４のプラス側出力端子に接続されている抵抗Ｒ２４０、第四アンプ２２４のマイナス側出力端子に接続されている抵抗Ｒ２４１、そして抵抗Ｒ３１４に同じ種類の抵抗を使い、マッチングを良くすることで、自動的に抵抗のばらつきを吸収することになり、これまで複雑であった図８のキャリブレーション機能を削減することができる。
Therefore, the inventor considered the meaning of giving a feedback signal to the signal line, apart from the conventional common sense that an adder is used. As a result, I noticed that the signal that flows to a target that is not a high impedance input is formed by the magnitude of the current.
The adder in the feedback loop serves to subtract the feedback signal from the main signal. Then, instead of using an adder, it may be implemented to reduce the current with a constant current source.
As a result, the inventor has come up with the idea of alternately connecting a grounded constant current source to each of the positive-phase signal line and the negative-phase signal line of the differential analog signal.
In particular, by connecting the IDAC immediately before the quantizer, it is possible to omit an adder that has been necessary in the VDAC so far, which greatly contributes to the expansion of the C / N characteristics and dynamic range of the ΔΣ A / D converter.
The same type of resistor is used for the resistor R240 connected to the plus side output terminal of the
図９Ａ及びＢは、従来技術によるΔΣＡ／Ｄ変換器と、本実施形態によるΔΣＡ／Ｄ変換器の、周波数特性のシミュレーション結果を示すグラフである。
ＶＤＡＣを用いた図９ＡのΔΣＡ／Ｄ変換器の場合、所望する信号周波数Ｆｓとそれ以外の周波数との間には、凡そ６０ｄＢ程度の差がある。しかし、このようなダイナミックレンジは回路素子のばらつきによって容易に得ることはできない。更に、寄生容量の影響が加わるともっとダイナミックレンジが悪化する
ＩＤＡＣを用いた図９ＡのΔΣＡ／Ｄ変換器の場合、所望する信号周波数Ｆｓとそれ以外の周波数との間には、凡そ１００ｄＢ程度の差がある。つまり、理想的には１００ｄＢまでのダイナミックレンジを得ることができ、回路素子のバラつき等を考慮しても６０ｄＢまでのダイナミックレンジを得ることは困難ではない程度の、十分なマージンがあることが判る。
9A and 9B are graphs showing simulation results of frequency characteristics of the ΔΣ A / D converter according to the prior art and the ΔΣ A / D converter according to the present embodiment.
In the case of the ΔΣ A / D converter of FIG. 9A using VDAC, there is a difference of about 60 dB between the desired signal frequency Fs and other frequencies. However, such a dynamic range cannot be easily obtained due to variations in circuit elements. Furthermore, the dynamic range is further deteriorated when the influence of parasitic capacitance is added. In the case of the ΔΣ A / D converter of FIG. 9A using the IDAC, there is about 100 dB between the desired signal frequency Fs and other frequencies. There is a difference. That is, ideally, a dynamic range of up to 100 dB can be obtained, and it is understood that there is a sufficient margin that it is not difficult to obtain a dynamic range of up to 60 dB even considering variations in circuit elements. .
図３及び図４に示したＩＤＡＣ２０３及びＩＤＡＣ２０４を採用することで、図５のブロック線図モデルを実装する際に第四加算器５１５を省略しつつ、良好なダイナミックレンジ及びＣ／Ｎ比を実現するΔΣＡ／Ｄ変換器２０１を提供できる。つまり、図５のブロック線図モデルに示したΔΣＡ／Ｄ変換器５０１をＩＤＡＣ２０３及びＩＤＡＣ２０４で実装した結果が、図２のΔΣＡ／Ｄ変換器２０１である。
By adopting
以上説明した実施形態には、以下に記す応用例が可能である。
（１）上述したΔΣＡ／Ｄ変換器２０１は極めて汎用性が高い回路であるので、ΔΣＡ／Ｄ変換器を採用する全ての電子機器に対して、本実施形態のΔΣＡ／Ｄ変換器２０１が適用可能である。適用範囲はテレビジョン受像機に限らず、例えば携帯型無線端末や、オーディオ機器、種々の制御機器等、様々な適用対象が考えられる。
In the embodiment described above, the following application examples are possible.
(1) Since the above-described ΔΣ A /
（２）量子化器２０２の出力信号を周知のサーモメータ形式に構成することで、デコーダ３０１を省略することができる。この場合、量子化器２０２には７本の出力信号線が存在し、各々の出力信号線に第一定電流源ユニット３０２、第二定電流源ユニット３０３、第三定電流源ユニット３０４、第四定電流源ユニット３０５、第五定電流源ユニット３０６、第六定電流源ユニット３０７及び第七定電流源ユニット３０８が直接接続される。
(2) The
（３）本開示は以下のような構成も取ることができる。
＜１＞
第一積分器と、
前記第一積分器の出力側に位置する第二積分器と、
前記第二積分器の出力側に位置する量子化器と、
前記量子化器の出力を受けて前記量子化器の入力側に負帰還の信号を与える第一電流Ｄ／Ａコンバータと
を具備するデルタシグマＡ／Ｄ変換器。
＜２＞
更に、
前記量子化器の出力を受けて前記第一積分器の入力側に負帰還の信号を与える第二電流Ｄ／Ａコンバータと
を具備する、＜１＞記載のデルタシグマＡ／Ｄ変換器。
＜３＞
前記第一積分器、前記第二積分器及び前記量子化器には差動アナログ信号が入力され、
前記第一電流Ｄ／Ａコンバータは、前記差動アナログ信号の正相信号線と接地との間に接続される第一電流源と、前記差動アナログ信号の逆相信号線と接地との間に接続される第二電流源とを有する電流源ユニットを複数有する、＜１＞又は＜２＞記載のデルタシグマＡ／Ｄ変換器。
＜４＞
アンテナから受信した電波を増幅するＲＦアンプと、
局部発振器と、
前記局部発振器が出力する信号の位相を９０°移相させる９０°移相器と、
前記ＲＦアンプと前記局部発振器とに接続され、中間周波数信号であるＩチャネル信号を出力する第一ミキサと、
前記ＲＦアンプと前記９０°移相器とに接続され、中間周波数信号であるＱチャネル信号を出力する第二ミキサと、
第一積分器と、前記第一積分器の出力側に位置する第二積分器と、前記第二積分器の出力側に位置する量子化器と、前記量子化器の出力を受けて前記量子化器の入力側に負帰還の信号を与える第一電流Ｄ／Ａコンバータとを具備する第一デルタシグマＡ／Ｄ変換器と、
前記第一デルタシグマＡ／Ｄ変換器と同一の構成を有する第二デルタシグマＡ／Ｄ変換器と、
前記第一デルタシグマＡ／Ｄ変換器から出力されるデジタル化Ｉチャネル信号と、前記第二デルタシグマＡ／Ｄ変換器から出力されるデジタル化Ｑチャネル信号とを受けて、所定のフィルタ処理及び復調処理を行うデジタル信号処理部と
を具備するテレビジョン受像機。
＜５＞
前記第一デルタシグマＡ／Ｄ変換器は更に、
前記量子化器の出力を受けて前記第一積分器の入力側に負帰還の信号を与える第二電流Ｄ／Ａコンバータと
を具備する、＜４＞記載のテレビジョン受像機。
＜６＞
前記第一デルタシグマＡ／Ｄ変換器は、
前記第一積分器、前記第二積分器及び前記量子化器には差動アナログ信号が入力され、
前記第一電流Ｄ／Ａコンバータは、前記差動アナログ信号の正相信号線と接地との間に接続される第一電流源と、前記差動アナログ信号の逆相信号線と接地との間に接続される第二電流源とを有する電流源ユニットを複数有する、＜４＞又は＜５＞記載のテレビジョン受像機。
(3) This indication can also take the following composition.
<1>
A first integrator;
A second integrator located on the output side of the first integrator;
A quantizer located on the output side of the second integrator;
A delta-sigma A / D converter comprising a first current D / A converter that receives an output of the quantizer and provides a negative feedback signal to an input side of the quantizer.
<2>
Furthermore,
The delta-sigma A / D converter according to <1>, further comprising: a second current D / A converter that receives an output of the quantizer and applies a negative feedback signal to an input side of the first integrator.
<3>
A differential analog signal is input to the first integrator, the second integrator, and the quantizer,
The first current D / A converter is connected between a first current source connected between the positive phase signal line of the differential analog signal and the ground, and between a negative phase signal line of the differential analog signal and the ground. The delta-sigma A / D converter according to <1> or <2>, including a plurality of current source units each having a second current source.
<4>
An RF amplifier that amplifies the radio waves received from the antenna;
A local oscillator,
A 90 ° phase shifter for shifting the phase of the signal output from the local oscillator by 90 °;
A first mixer connected to the RF amplifier and the local oscillator and outputting an I channel signal which is an intermediate frequency signal;
A second mixer connected to the RF amplifier and the 90 ° phase shifter for outputting a Q channel signal as an intermediate frequency signal;
A first integrator; a second integrator located on the output side of the first integrator; a quantizer located on the output side of the second integrator; and an output of the quantizer receiving the quantum A first delta-sigma A / D converter comprising a first current D / A converter that provides a negative feedback signal on the input side of the generator;
A second delta-sigma A / D converter having the same configuration as the first delta-sigma A / D converter;
Receiving a digitized I-channel signal output from the first delta-sigma A / D converter and a digitized Q-channel signal output from the second delta-sigma A / D converter; A television receiver comprising a digital signal processing unit that performs demodulation processing.
<5>
The first delta-sigma A / D converter further includes:
The television receiver according to <4>, further comprising: a second current D / A converter that receives an output of the quantizer and provides a negative feedback signal to an input side of the first integrator.
<6>
The first delta-sigma A / D converter is:
A differential analog signal is input to the first integrator, the second integrator, and the quantizer,
The first current D / A converter is connected between a first current source connected between the positive phase signal line of the differential analog signal and the ground, and between a negative phase signal line of the differential analog signal and the ground. The television receiver according to <4> or <5>, wherein the television receiver includes a plurality of current source units each having a second current source.
本実施形態では、テレビジョン受像機１０１と、これに用いられるΔΣＡ／Ｄ変換器２０１を開示した。
フィードバック・ループに、差動アナログ信号の正相信号線と逆相信号線の夫々に、接地する定電流源を交互に接続する構成のＩＤＡＣを用いた。このＩＤＡＣを利用することで、加算器を用いずともフィードバック・ループを実現できる。特に量子化器の直前にＩＤＡＣを接続することで、これまでＶＤＡＣで必要だった加算器を省略でき、ΔΣＡ／Ｄ変換器のＣ／Ｎ特性及びダイナミックレンジの拡大に大きく貢献する。
In the present embodiment, the television receiver 101 and the ΔΣ A /
An IDAC having a configuration in which a constant current source to be grounded is alternately connected to each of the positive-phase signal line and the negative-phase signal line of the differential analog signal is used for the feedback loop. By using this IDAC, a feedback loop can be realized without using an adder. In particular, by connecting the IDAC immediately before the quantizer, it is possible to omit an adder that has been necessary in the VDAC so far, which greatly contributes to the expansion of the C / N characteristics and dynamic range of the ΔΣ A / D converter.
以上、本開示の実施形態例について説明したが、本開示は上記実施形態例に限定されるものではなく、特許請求の範囲に記載した本開示の要旨を逸脱しない限りにおいて、他の変形例、応用例を含む。
例えば、上記した実施形態例は本開示をわかりやすく説明するために装置及びシステムの構成を詳細且つ具体的に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることは可能であり、更にはある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
また、上記の各構成、機能、処理部等は、それらの一部又は全部を、例えば集積回路で設計するなどによりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行するためのソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Solid State Drive）等の揮発性或は不揮発性のストレージ、または、ＩＣカード、光ディスク等の記録媒体に保持することができる。
また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。
The embodiment of the present disclosure has been described above. However, the present disclosure is not limited to the above-described embodiment, and other modifications may be made without departing from the gist of the present disclosure described in the claims. Includes application examples.
For example, the above-described exemplary embodiments are detailed and specific descriptions of the configuration of the apparatus and the system in order to easily understand the present disclosure, and are not necessarily limited to those having all the configurations described. . Further, a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment. Moreover, it is also possible to add, delete, and replace other configurations for a part of the configuration of each embodiment.
Each of the above-described configurations, functions, processing units, and the like may be realized by hardware by designing a part or all of them with, for example, an integrated circuit. Further, each of the above-described configurations, functions, and the like may be realized by software for interpreting and executing a program that realizes each function by the processor. Information such as programs, tables, and files for realizing each function is stored in a memory, a hard disk, a volatile or non-volatile storage such as an SSD (Solid State Drive), or a recording medium such as an IC card or an optical disk. be able to.
In addition, the control lines and information lines are those that are considered necessary for the explanation, and not all the control lines and information lines on the product are necessarily shown. Actually, it may be considered that almost all the components are connected to each other.
１０１…テレビジョン受像機、１０２…アンテナ、１０３…ＲＦアンプ、１０４…第一ミキサ、１０５…ＰＬＬ、１０６…第二ミキサ、１０７…移相器、１０９…第一ΔΣＡ／Ｄ変換器、１１１…第二ΔΣＡ／Ｄ変換器、１１２…ポリフェーズフィルタ、１１３…復調部、１１４…ディスプレイ、１１５…スピーカ、１１６…デジタル信号処理部、２０１…ΔΣＡ／Ｄ変換器、２０２…量子化器、２０３、２０４…ＩＤＡＣ、２０５…入力端子、２０７…第一アンプ、２１２…第二アンプ、２１９…第三アンプ、２２４…第四アンプ、３０１…デコーダ、３０２…第一定電流源ユニット、３０３…第二定電流源ユニット、３０４…第三定電流源ユニット、３０５…第四定電流源ユニット、３０６…第五定電流源ユニット、３０７…第六定電流源ユニット、３０８…第七定電流源ユニット、３０９…ＭＯＳ−ＦＥＴ、３１０…第一トランジスタスイッチ、３１１…第二トランジスタスイッチ、３１２…ＮＯＴゲート、３１３…ＭＯＳ−ＦＥＴ、４０１…第一ＡＮＤゲート、４０２…第二ＡＮＤゲート、４０３…第三ＡＮＤゲート、４０４…第四ＡＮＤゲート、４０５…第五ＡＮＤゲート、４０６…第六ＡＮＤゲート、４０７…第七ＡＮＤゲート、４１１…第一ＯＲゲート、４１２…第二ＯＲゲート、４１３…第三ＯＲゲート、４１４…第四ＯＲゲート、４１５…第五ＯＲゲート、４１６…第六ＯＲゲート、５０１…ΔΣＡ／Ｄ変換器、５０２…第一加算器、５０３…第一負帰還要素、５０４…第二負帰還要素、５０５…第一積分器、５０６…第二積分器、５０７…第二加算器、５０８…第三負帰還要素、５０９…第三積分器、５１０…第三加算器、５１１…第一正帰還要素、５１２…第二正帰還要素、５１３…第三正帰還要素、５１４…第四積分器、５１５…第四加算器、５１６…第四負帰還要素、６０１…ΔΣＡ／Ｄ変換器、６１６…第四負帰還要素、７０１、７０６…ＶＤＡＣ、８０１…基準電圧源、８０２…ポリフェーズフィルタ、８０３…ナイキスト型Ａ／Ｄ変換器、８０４…復調部、Ｃ２０９、Ｃ２１０、Ｃ２１４、Ｃ２１５、Ｃ２２１、Ｃ２２２、Ｃ２２７、Ｃ２２９、Ｃ２３６、Ｃ２３８…可変容量コンデンサ、Ｃ７０３、Ｃ７０５…コンデンサ、Ｒ２０６、Ｒ２０８、Ｒ２１１、Ｒ２１３、Ｒ２１６、Ｒ２１７、Ｒ２１８、Ｒ２２０、Ｒ２２３、Ｒ２２５、Ｒ２２６、Ｒ２２８、Ｒ２３０、Ｒ２３１、Ｒ２３２、Ｒ２３３、Ｒ２３４、Ｒ２３５、Ｒ２３７、Ｒ２３９、Ｒ２４０、Ｒ２４１、Ｒ３１４…抵抗、Ｒ７０２、Ｒ７０４、Ｒ７０７、Ｒ７０８…可変抵抗
DESCRIPTION OF SYMBOLS 101 ... Television receiver, 102 ... Antenna, 103 ... RF amplifier, 104 ... First mixer, 105 ... PLL, 106 ... Second mixer, 107 ... Phase shifter, 109 ... First [Delta] [Sigma] A / D converter, 111 ... Second ΔΣ A / D converter, 112... Polyphase filter, 113. Demodulator, 114. Display, 115. Speaker, 116. Digital signal processor, 201... ΔΣ A / D converter, 202. 204 ... IDAC, 205 ... input terminal, 207 ... first amplifier, 212 ... second amplifier, 219 ... third amplifier, 224 ... fourth amplifier, 301 ... decoder, 302 ... first constant current source unit, 303 ... second Constant
Claims (6)
前記第一積分器の出力側に位置する第二積分器と、
前記第二積分器の出力側に位置する量子化器と、
前記量子化器の出力を受けて前記量子化器の入力側に負帰還の信号を与える第一電流Ｄ／Ａコンバータと
を具備するデルタシグマＡ／Ｄ変換器。 A first integrator;
A second integrator located on the output side of the first integrator;
A quantizer located on the output side of the second integrator;
A delta-sigma A / D converter comprising a first current D / A converter that receives an output of the quantizer and provides a negative feedback signal to an input side of the quantizer.
前記量子化器の出力を受けて前記第一積分器の入力側に負帰還の信号を与える第二電流Ｄ／Ａコンバータと
を具備する、請求項１記載のデルタシグマＡ／Ｄ変換器。 Furthermore,
The delta-sigma A / D converter according to claim 1, further comprising a second current D / A converter that receives an output of the quantizer and provides a negative feedback signal to an input side of the first integrator.
前記第一電流Ｄ／Ａコンバータは、前記差動アナログ信号の正相信号線と接地との間に接続される第一電流源と、前記差動アナログ信号の逆相信号線と接地との間に接続される第二電流源とを有する電流源ユニットを複数有する、請求項２記載のデルタシグマＡ／Ｄ変換器。 A differential analog signal is input to the first integrator, the second integrator, and the quantizer,
The first current D / A converter is connected between a first current source connected between the positive phase signal line of the differential analog signal and the ground, and between a negative phase signal line of the differential analog signal and the ground. The delta-sigma A / D converter according to claim 2, comprising a plurality of current source units each having a second current source to be operated.
局部発振器と、
前記局部発振器が出力する信号の位相を９０°移相させる９０°移相器と、
前記ＲＦアンプと前記局部発振器とに接続され、中間周波数信号であるＩチャネル信号を出力する第一ミキサと、
前記ＲＦアンプと前記９０°移相器とに接続され、中間周波数信号であるＱチャネル信号を出力する第二ミキサと、
第一積分器と、前記第一積分器の出力側に位置する第二積分器と、前記第二積分器の出力側に位置する量子化器と、前記量子化器の出力を受けて前記量子化器の入力側に負帰還の信号を与える第一電流Ｄ／Ａコンバータとを具備する第一デルタシグマＡ／Ｄ変換器と、
前記第一デルタシグマＡ／Ｄ変換器と同一の構成を有する第二デルタシグマＡ／Ｄ変換器と、
前記第一デルタシグマＡ／Ｄ変換器から出力されるデジタル化Ｉチャネル信号と、前記第二デルタシグマＡ／Ｄ変換器から出力されるデジタル化Ｑチャネル信号とを受けて、所定のフィルタ処理及び復調処理を行うデジタル信号処理部と
を具備するテレビジョン受像機。 An RF amplifier that amplifies the radio waves received from the antenna;
A local oscillator,
A 90 ° phase shifter for shifting the phase of the signal output from the local oscillator by 90 °;
A first mixer connected to the RF amplifier and the local oscillator and outputting an I channel signal which is an intermediate frequency signal;
A second mixer connected to the RF amplifier and the 90 ° phase shifter for outputting a Q channel signal as an intermediate frequency signal;
A first integrator; a second integrator located on the output side of the first integrator; a quantizer located on the output side of the second integrator; and an output of the quantizer receiving the quantum A first delta-sigma A / D converter comprising a first current D / A converter that provides a negative feedback signal on the input side of the generator;
A second delta-sigma A / D converter having the same configuration as the first delta-sigma A / D converter;
Receiving a digitized I-channel signal output from the first delta-sigma A / D converter and a digitized Q-channel signal output from the second delta-sigma A / D converter; A television receiver comprising a digital signal processing unit that performs demodulation processing.
前記量子化器の出力を受けて前記第一積分器の入力側に負帰還の信号を与える第二電流Ｄ／Ａコンバータと
を具備する、請求項４記載のテレビジョン受像機。 The first delta-sigma A / D converter further includes:
The television receiver according to claim 4, further comprising a second current D / A converter that receives an output of the quantizer and provides a negative feedback signal to an input side of the first integrator.
前記第一積分器、前記第二積分器及び前記量子化器には差動アナログ信号が入力され、
前記第一電流Ｄ／Ａコンバータは、前記差動アナログ信号の正相信号線と接地との間に接続される第一電流源と、前記差動アナログ信号の逆相信号線と接地との間に接続される第二電流源とを有する電流源ユニットを複数有する、請求項５記載のテレビジョン受像機。 The first delta-sigma A / D converter is:
A differential analog signal is input to the first integrator, the second integrator, and the quantizer,
The first current D / A converter is connected between a first current source connected between the positive phase signal line of the differential analog signal and the ground, and between a negative phase signal line of the differential analog signal and the ground. The television receiver according to claim 5, comprising a plurality of current source units each having a second current source to be operated.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012186724A JP2014045358A (en) | 2012-08-27 | 2012-08-27 | Delta-sigma a/d converter and television receiver |
| US13/961,640 US8896757B2 (en) | 2012-08-27 | 2013-08-07 | Delta-sigma A/D converter, limiter circuit and television receiver |
| CN201310365166.9A CN103634013A (en) | 2012-08-27 | 2013-08-20 | Delta-sigma a/d converter, limiter circuit and television receiver |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012186724A JP2014045358A (en) | 2012-08-27 | 2012-08-27 | Delta-sigma a/d converter and television receiver |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2014045358A true JP2014045358A (en) | 2014-03-13 |
Family
ID=50396334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012186724A Pending JP2014045358A (en) | 2012-08-27 | 2012-08-27 | Delta-sigma a/d converter and television receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2014045358A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108075781A (en) * | 2016-11-17 | 2018-05-25 | 联发科技股份有限公司 | Delta-sigma modulator and the method for improving the stability of delta-sigma modulator |
-
2012
- 2012-08-27 JP JP2012186724A patent/JP2014045358A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108075781A (en) * | 2016-11-17 | 2018-05-25 | 联发科技股份有限公司 | Delta-sigma modulator and the method for improving the stability of delta-sigma modulator |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4593430B2 (en) | Receiving machine | |
| US9748963B2 (en) | Reducing distortion in an analog-to-digital converter | |
| US7928878B1 (en) | Analog to digital converter with low out of band peaking | |
| JP4191782B2 (en) | Direct conversion receiver | |
| EP2341631A1 (en) | Tuner apparatus with digital-to-analog-converter mixer using single local oscillator | |
| US20120256697A1 (en) | System and Method for Generating a Pulse-width Modulated Signal | |
| US20070229707A1 (en) | Apparatus and Method for Canceling Distortion | |
| US7629840B2 (en) | Digital pulse width modulated feedback system for a switching amplifier and method therefor | |
| US8896757B2 (en) | Delta-sigma A/D converter, limiter circuit and television receiver | |
| JP5821846B2 (en) | Frequency converter and receiver using the same | |
| US7982539B2 (en) | High resolution variable gain control | |
| US20100233986A1 (en) | Receiver | |
| US8030991B2 (en) | Frequency tuning and direct current offset canceling circuit for continuous-time analog filter with time divided | |
| CN108336998B (en) | Analog-to-digital conversion device and analog-to-digital conversion method | |
| JP2014045358A (en) | Delta-sigma a/d converter and television receiver | |
| US20110051843A1 (en) | Transmission circuit | |
| US20120139609A1 (en) | Integrator | |
| US9218816B2 (en) | DAC device and audio system | |
| JP5584180B2 (en) | Sampling clock frequency setting method for direct RF modulation transmitter | |
| US9543977B2 (en) | Decimatorless continuous-time delta-sigma analog-to-digital receiver | |
| US10686476B1 (en) | Digital RF-DAC | |
| US11139820B1 (en) | Efficient digital gain implementation in digital microphones | |
| JP2014045360A (en) | Limiter circuit and television receiver | |
| JP2011024145A (en) | Radio wave receiver and radio controlled clock | |
| JP2009278316A (en) | A/d converter, signal processing apparatus, and radio receiver |