JP2014039395A - Semiconductor integrated circuit (energy conversion circuit) - Google Patents
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Abstract
Description
本発明は、自然界に存在するエネルギーを利用した半導体集積回路に使用可能な電力変換回路に関するものである。 The present invention relates to a power conversion circuit that can be used for a semiconductor integrated circuit using energy existing in nature.
近年、エネルギーハーベスティング（環境発電）に関する研究開発が進展している。
エネルギーハーベスティングは、自然界（身の回り）に存在するエネルギーから得られる電力を用いて、その電力を接続することで、他の半導体回路を動作させることを目的としている。
In recent years, research and development on energy harvesting (energy harvesting) has progressed.
The purpose of energy harvesting is to operate other semiconductor circuits by connecting the power using the power obtained from the energy existing in the natural world.
このエネルギーの源としては、人や動物の歩行時や橋梁の振動、工場で発生する廃熱などの熱、照明や太陽光、などの光、そして放送電波や無線システムでの電波などがある。
これらの自然界に存在するエネルギーを回収、再生することで、電池がまったく必要ない（ゼロエネルギー）の半導体回路が可能である。
Sources of this energy include human and animal walking, bridge vibration, heat such as waste heat generated in factories, light such as lighting and sunlight, broadcast radio waves and radio systems.
By recovering and regenerating the energy existing in nature, a semiconductor circuit that requires no battery (zero energy) is possible.
図１にこれらのエネルギー源から半導体回路を動作させるまでの一例を示す。
光、熱、電波、振動などのエネルギーは電力変換回路を介して、後段のセンサ回路やＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）,無線回路などを有する無線回路ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）に電圧供給される。
FIG. 1 shows an example from the operation of these energy sources until the semiconductor circuit is operated.
Energy such as light, heat, radio waves, and vibrations is supplied to a radio circuit LSI (Large Scale Integration) having a sensor circuit, an MPU (Micro Processing Unit), a radio circuit, and the like through a power conversion circuit.
このとき、電圧供給するには、一旦、二次電池やキャパシタなどで一旦、電力を一定期間、蓄積しておき、所望の電力になったときに、後段に電圧を与えるようになっている。
この与えられた電力を使用して、ＭＣＵや無線は、温度や湿度などの情報をセンシングして、無線を介して、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）や他の機器にデータ送信するしくみとなっている。
At this time, in order to supply the voltage, the electric power is once accumulated for a certain period of time with a secondary battery, a capacitor, or the like, and when the desired electric power is obtained, the voltage is applied to the subsequent stage.
Using this supplied power, the MCU and radio sense data such as temperature and humidity, and transmit data to a PC (Personal Computer) and other devices via the radio.
ここで、電圧供給に際し、電力変換回路が得た電力が、後段の無線回路ＬＳＩを一定期間駆動させるのに、常に供給可能であれば、二次電池やキャパシタに蓄えなくてもよい。
一般的には、自然界で得られるエネルギーは小型化された場合は、数μＷ（マイクロ・ワット）から数百μＷと発電量が小さく、後段の回路が一定期間だけ（限られた）動作可能な電力しか発生できない。
Here, when the voltage is supplied, the power obtained by the power conversion circuit may not be stored in the secondary battery or the capacitor if the power can be always supplied to drive the radio circuit LSI in the subsequent stage for a certain period.
Generally, when the energy obtained in nature is reduced in size, the power generation amount is small, from several μW (micro watts) to several hundred μW, and the subsequent circuit can operate for a certain period (limited). Only electric power can be generated.
このため、小さなエネルギー発電では、二次電池やキャパシタが必須となる場合が多い。
後段の無線システムを動かすためには、無線システムは一定期間ごとでの駆動が必要となるが、この待ち時間を決めている１つの性能が、前段の電力変換回路である。
For this reason, secondary batteries and capacitors are often essential for small energy generation.
In order to operate the wireless system in the subsequent stage, the wireless system needs to be driven at regular intervals. One performance that determines this waiting time is the power conversion circuit in the previous stage.
図２に従来の電力変換回路（特許文献１）の例を示す。
入力信号の周波数は例えば、２.４ＧＨｚで、０ｄＢｍの信号の大きさを持つ高周波のエネルギー源ＲＦである。この従来の回路は、５段のシェンケル回路と呼ばれるものであり、電力変換回路としては一般的なものである。
このシェンケル回路は、容量とダイオードから構成されており、信号の半波ごとに次段に電荷が遷移し、信号が一定期間入力されると、出力端子ＤＣＯＵＴに、任意の一定直流電圧を有するようになる。
FIG. 2 shows an example of a conventional power conversion circuit (Patent Document 1).
The frequency of the input signal is, for example, 2.4 GHz and is a high-frequency energy source RF having a signal magnitude of 0 dBm. This conventional circuit is called a five-stage Schenkel circuit, and is a general power conversion circuit.
This Schenkel circuit is composed of a capacitor and a diode, and the charge transitions to the next stage for every half wave of the signal, and when the signal is input for a certain period, it has an arbitrary constant DC voltage at the output terminal DCOUT. become.
半導体製造プロセスがＣＭＯＳの場合、ダイオードはＭＯＳトランジスタを使用される場合が多い。
このとき、トランジスタのゲートとドレイン（もしくはソース）を接続し、（ソースもしくは、ドレイン）を基板と接続した２端子のダイオード接続ＭＯＳとして使用している。
このようにすることで、ＰＮ接合ダイオードの閾値電圧Ｖｔｈを低く設定でき、整流効果を高めることが可能とされている。
When the semiconductor manufacturing process is CMOS, a MOS transistor is often used as the diode.
At this time, the transistor is used as a two-terminal diode-connected MOS in which the gate and drain (or source) are connected and (source or drain) is connected to the substrate.
By doing so, the threshold voltage Vth of the PN junction diode can be set low, and the rectifying effect can be enhanced.
電波を電圧に変換するエネルギー変換回路においては、所定の電圧に到達する時間が短いほど、次段への電力供給するための待ち時間が短縮できる。
この点において、従来の回路では、電圧の立ち上がりに時間がかかり、待ち時間が長いことが問題であった。
In an energy conversion circuit that converts radio waves into voltage, the shorter the time to reach a predetermined voltage, the shorter the waiting time for supplying power to the next stage.
In this respect, the conventional circuit has a problem that it takes a long time for the voltage to rise and the waiting time is long.
本発明は、まず、
（１）基板端子、ゲート端子とドレイン端子を有するＭＯＳトランジスタにおいて当該ゲート端子と当該ドレイン端子とが接続されたダイオード接続ＭＯＳトランジスタが入力端子の一方のノードと出力端子のノードとの間にドレイン端子を入力端子側にして同方向に複数個（２の倍数）直列に接続され、隣接する前記ダイオード接続ＭＯＳトランジスタ間の隣接ノードのそれぞれに一端が接続された複数のコンデンサを有し、前記奇数次の隣接ノードに接続された前記コンデンサの他端は前記入力端子の他方のノードにされ、前記偶数次の隣接ノードに接続された前記コンデンサの他端は入力端子の一方のノードに交互に接続される半導体集積回路部において、奇数次および最後の偶数次に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子は当該ソース端子に接続され、偶数次（最後を除く）に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子の少なくとも一つは次の奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタのソース端子に接続され、残余の偶数次（最後を除く）に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子は当該ダイオード接続ＭＯＳトランジスタのソース端子に接続されている、ことを特徴とする半導体集積回路を提供することができる。
本発明の基本的な構成の一つであって、ＭＯＳトランジスタの基板電位（ＳＯＩ構造ではボディー電位）にシェンケル回路のダイナミックに変化する任意の高電位な状態にあるノードを接続することで、ＭＯＳトランジスタの閾値電圧をダイナミックに制御し、閾値電圧を低下させる。
この閾値電圧の低下は、容量に蓄電する電荷を時間単位で大きくすることが可能であり、結果的に、シェンケル回路の出力電圧の立ち上がり時間を短縮することが可能となった。
The present invention begins with
(1) In a MOS transistor having a substrate terminal, a gate terminal and a drain terminal, a diode-connected MOS transistor in which the gate terminal and the drain terminal are connected is connected between one node of the input terminal and a node of the output terminal. A plurality of capacitors (one multiple of 2) connected in series in the same direction on the input terminal side, and having one end connected to each of adjacent nodes between adjacent diode-connected MOS transistors, The other end of the capacitor connected to the adjacent node is the other node of the input terminal, and the other end of the capacitor connected to the even-numbered adjacent node is alternately connected to one node of the input terminal. In the semiconductor integrated circuit section, the diode-connected MOS transistor placed in the odd order and the last even order The substrate terminal is connected to the source terminal, and at least one of the substrate terminals of the diode-connected MOS transistor placed in the even order (except the last) is the source terminal of the diode-connected MOS transistor placed in the next odd order And the substrate terminal of the diode-connected MOS transistor placed in the remaining even order (except the last) is connected to the source terminal of the diode-connected MOS transistor. can do.
In one of the basic configurations of the present invention, by connecting a node in an arbitrarily high potential state that dynamically changes in the Schenkel circuit to the substrate potential of the MOS transistor (body potential in the SOI structure), the MOS The threshold voltage of the transistor is dynamically controlled to lower the threshold voltage.
This decrease in the threshold voltage can increase the charge stored in the capacitor in units of time, and as a result, the rise time of the output voltage of the Schenkel circuit can be shortened.
次に、また本発明は、
（２）(１)に記載の前記半導体集積回路部において、偶数次に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子は当該ソース端子に接続され、奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子の少なくとも一つは次の偶数次に置かれた前記ダイオード接続ＭＯＳトランジスタのソース端子に接続され、残余の奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子は当該ダイオード接続ＭＯＳトランジスタのソース端子に接続されている、ことを特徴とする半導体集積回路を提供することができる。
この構成としても、前述(１)の半導体集積回路と同等の効果をあげることができる。
Next, the present invention also provides:
(2) In the semiconductor integrated circuit unit according to (1), the substrate terminal of the diode-connected MOS transistor placed evenly is connected to the source terminal, and the diode-connected MOS transistor placed oddly At least one of the substrate terminals is connected to the source terminal of the diode-connected MOS transistor placed in the next even-numbered order, and the substrate terminal of the diode-connected MOS transistor placed in the remaining odd-numbered order is connected to the diode-connected MOS transistor. A semiconductor integrated circuit characterized by being connected to a source terminal can be provided.
This configuration can also achieve the same effect as the semiconductor integrated circuit of (1) described above.
また、本発明は、
（３）(１)に記載の前記半導体集積回路部において、奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子の少なくとも一つは次の偶数次に置かれた前記ダイオード接続ＭＯＳトランジスタのソース端子に接続され、残余の奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子は当該ダイオード接続ＭＯＳトランジスタのソース端子に接続され、最後の偶数次に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子は当該ソース端子に接続され、偶数次（最後を除く）に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子の少なくとも一つは次の奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタのソース端子に接続され、残余の偶数次（最後を除く）に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子は当該ダイオード接続ＭＯＳトランジスタのソース端子に接続されている、ことを特徴とする半導体集積回路を提供することができる。
The present invention also provides:
(3) In the semiconductor integrated circuit unit according to (1), at least one of the substrate terminals of the diode-connected MOS transistors placed in odd order is the source of the diode connected MOS transistor placed in the next even order The substrate terminal of the diode-connected MOS transistor connected to the terminal and placed in the remaining odd order is connected to the source terminal of the diode-connected MOS transistor, and the substrate terminal of the diode connected MOS transistor placed in the last even number Is connected to the source terminal, and at least one of the substrate terminals of the diode-connected MOS transistor placed in the even order (except the last) is connected to the source terminal of the diode-connected MOS transistor placed in the next odd order Said diode connected MO placed in the remaining even order (except the last) Substrate terminal of the transistor is connected to the source terminal of the diode-connected MOS transistors, it is possible to provide a semiconductor integrated circuit according to claim.
さらに、本発明は、
（４）(１)に記載の半導体集積回路において、少なくとも一つの偶数次（最後を除く）に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子と該基板端子が接続される次の奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタのソース端子の間に開閉可能なスイッチが挿入されたことを特徴とする半導体集積回路を提供することができる。
本発明により、(１)に記載の回路の出力特性にばらつきがあっても、各素子に制御することで、そのばらつきを小さくすることができる。
Furthermore, the present invention provides
(4) In the semiconductor integrated circuit described in (1), the substrate terminal of the diode-connected MOS transistor placed in at least one even order (except the last) and the next odd order placed next to the substrate terminal are connected. It is possible to provide a semiconductor integrated circuit characterized in that a switch that can be opened and closed is inserted between the source terminals of the diode-connected MOS transistors.
According to the present invention, even if there is a variation in the output characteristics of the circuit described in (1), the variation can be reduced by controlling each element.
さらに、本発明は、
（５）(２)に記載の半導体集積回路において、少なくとも一つの奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子と該基板端子が接続される次の偶数次に置かれた前記ダイオード接続ＭＯＳトランジスタのソース端子の間に開閉可能なスイッチが挿入されたことを特徴とする半導体集積回路を提供することができる。
Furthermore, the present invention provides
(5) In the semiconductor integrated circuit according to (2), at least one odd-ordered substrate terminal of the diode-connected MOS transistor and the next even-ordered diode connection to which the substrate terminal is connected A semiconductor integrated circuit characterized in that a switch that can be opened and closed is inserted between the source terminals of the MOS transistors.
さらに、本発明は、
（６）(３)に記載の半導体集積回路において、少なくとも一つの奇数次または偶数次（最後の偶数次は除く）に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子と該基板端子が接続される次の偶数次または奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタのソース端子の間に開閉可能なスイッチが挿入されたことを特徴とする半導体集積回路を提供することができる。
Furthermore, the present invention provides
(6) In the semiconductor integrated circuit described in (3), the substrate terminal of the diode-connected MOS transistor placed in at least one odd-order or even-order (excluding the last even-order) is connected to the substrate terminal. It is possible to provide a semiconductor integrated circuit characterized in that a switch that can be opened and closed is inserted between the source terminals of the diode-connected MOS transistors placed in the next even order or odd order.
最後に、本発明は、
（７）(１)乃至(６)の半導体集積回路に、さらにアンテナを有し、該アンテナ端子の一端を前記入力端子の一端に接続し、該アンテナ端子の他端を前記入力端子の他端に接続したことを特徴とする無電池電源装置を提供することができる。
上述の回路を利用した発電効率のよい無電池電源装置を提供することができる。
Finally, the present invention
(7) The semiconductor integrated circuit of (1) to (6) further includes an antenna, one end of the antenna terminal is connected to one end of the input terminal, and the other end of the antenna terminal is connected to the other end of the input terminal. It is possible to provide a battery-free power supply device characterized in that the battery-free power supply device is connected.
It is possible to provide a battery-free power supply device with good power generation efficiency using the above-described circuit.
本回路を使用すれば、高周波信号を電圧に変換する際の時間効率を高めることが可能な回路であり、特にエネルギーハーベスティング分野における電力変換回路に適した回路を提供することができる。 By using this circuit, it is possible to increase the time efficiency when converting a high-frequency signal into a voltage, and it is possible to provide a circuit particularly suitable for a power conversion circuit in the energy harvesting field.
図８に、上述した、(１)の手段において、全ての偶数次（最後を除く）に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子の次の奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタのソース端子に接続された回路構成を示す。
具体的には、図３に示す従来のシェンケル回路と比較して、ノードＩＮ１およびノードＯＵＴ１間に接続されたＭＯＳとランジスタＭＵ１の基板ノードがＩＮ２に、ノードＩＮ２およびノードＯＵＴ２間に接続されたＭＯＳトランジスタＭＵ２の基板ノードがＩＮ３に、ノードＩＮ３およびノードＯＵＴ３間に接続されたＭＯＳトランジスタＭＵ３の基板ノードがＩＮ４に、ノードＩＮ４およびノードＯＵＴ４間に接続されたＭＯＳトランジスタＭＵ４の基板ノードがＩＮ５に接続された回路となっている。
FIG. 8 shows the above-mentioned means (1) in which the diode-connected MOS transistors placed in the odd order next to the substrate terminals of the diode-connected MOS transistors placed in all even orders (except the last) are placed. The circuit structure connected to the source terminal is shown.
More specifically, as compared with the conventional Schenkel circuit shown in FIG. 3, the MOS connected between the node IN1 and the node OUT1 and the substrate node of the transistor MU1 are connected to the IN2, and the MOS connected between the node IN2 and the node OUT2. The substrate node of transistor MU2 is connected to IN3, the substrate node of MOS transistor MU3 connected between nodes IN3 and OUT3 is connected to IN4, and the substrate node of MOS transistor MU4 connected between nodes IN4 and OUT4 is connected to IN5. Circuit.
本願発明との比較のために、まず図３に従来のシェンケル回路を示し、その構成と効果について検証する。 For comparison with the present invention, first, a conventional Schenkel circuit is shown in FIG. 3, and its configuration and effects are verified.
図３に示す従来のシェンケル回路の入力信号は、入力端子から記載のないアンテナを介して、ノードＲＦ_ＩＮに印加される。
本回路は、入力端子の一方のノードと出力端子の一方のノードとの間に直列接続された複数の整流素子と、隣接する整流素子間のノードのそれぞれの一端が接続された複数のコンデンサを有し、前記コンデンサの他端は、それぞれ、前記入力端子の一方のノードまたは、入力端子の他方のノードに、一連の前記隣接する整流素子間のノードの順に接続されている回路である。
整流素子は、ゲート端子とドレイン端子を接続し、ソース端子と基板端子を接続したＭＯＳトランジスタを適用したものである。
The input signal of the conventional Schenkel circuit shown in FIG. 3 is applied to the node RF_IN via an antenna not described from the input terminal.
This circuit includes a plurality of rectifier elements connected in series between one node of an input terminal and one node of an output terminal, and a plurality of capacitors each connected to one end of a node between adjacent rectifier elements. And the other end of the capacitor is connected to one node of the input terminal or the other node of the input terminal in order of a node between a series of adjacent rectifying elements.
The rectifying element is a MOS transistor in which a gate terminal and a drain terminal are connected and a source terminal and a substrate terminal are connected.
この従来の回路では、入力された電力に応じて生成された電流が整流素子により整流され、入力信号の波数に応じて、入力端子の一方のノードに接続されたコンデンサと他方のノードに接続されたコンデンサとの容量比によって、小型携帯機器を駆動可能な電圧まで昇圧する動作をする。
ここで、前記ＭＯＳトランジスタは、２端子素子として構成されており、図４に示すような電流性特性のうち、ソースと基板が短絡された状態（Ｖｂｓ＝０Ｖ）である。
図４のＭＯＳトランジスタで、基板を−１Ｖから１Ｖに掃引したときの特性を図５に示す。
電圧が微小な場合は、ＭＯＳトランジスタに流れる電流は、指数関数的な振る舞いを示す。
従来回路の前記ＭＯＳトランジスタはＶｂｓ＝０Ｖの整流特性を表している。
In this conventional circuit, the current generated according to the input power is rectified by the rectifying element, and is connected to the capacitor connected to one node of the input terminal and the other node according to the wave number of the input signal. The voltage is boosted to a voltage that can drive a small portable device according to the capacitance ratio with the capacitor.
Here, the MOS transistor is configured as a two-terminal element, and is in a state where the source and the substrate are short-circuited (Vbs = 0 V) among the current characteristics as shown in FIG.
FIG. 5 shows the characteristics of the MOS transistor of FIG. 4 when the substrate is swept from −1V to 1V.
When the voltage is very small, the current flowing through the MOS transistor exhibits an exponential function.
The MOS transistor of the conventional circuit exhibits a rectification characteristic of Vbs = 0V.
図６は図３の回路における、入力信号レベルが０ｄＢｍでの出力ノードＤＣＯＵＴの特性を示す。
入力された信号の波数が微小な場合（例えば、２５μｓｅｃ．時）は、出力ノードは急激に立ち上がり、その後の信号印加では、緩やかに電圧が上昇する特性を持っている。
１００μｓｅｃ．印加後では、直流電圧は、約２.３Ｖに達している。
１００μｓｅｃ．後に置いて、高周波信号成分は、拡大図のように、一定の振幅を有している。
FIG. 6 shows the characteristics of the output node DCOUT when the input signal level is 0 dBm in the circuit of FIG.
When the wave number of the input signal is very small (for example, at 25 μsec.), The output node rises rapidly, and the voltage gradually increases when the signal is applied thereafter.
100 μsec. After application, the DC voltage has reached about 2.3V.
100 μsec. Later, the high-frequency signal component has a constant amplitude as shown in the enlarged view.
図７ａおよび図７ｂは、図６の出力信号を得た時の各ノードＩＮ１からＩＮ５、ＯＵＴ１からＯＵＴ４およびＤＣＯＵＴの信号の振る舞いを１μｓｅｃ．後と１０μｓｅｃ．後で観測した結果である。
いずれも、ＩＮ１からＩＮ５は入力された信号レベル０ｄＢｍからやや劣化するものの大きな信号振幅を持っており、さらに、ＩＮ１からＩＮ５にかけてＤＣレベルが徐々に上昇している。
7a and 7b show the behavior of the signals at the nodes IN1 to IN5, OUT1 to OUT4, and DCOUT when the output signal of FIG. After and 10 μsec. This is the result of observation later.
In either case, IN1 to IN5 have a large signal amplitude although they are slightly deteriorated from the
一方、ＯＵＴ１からＯＵＴ４およびＤＣＯＵＴは、信号振幅は、整流素子を介した状態となっており、ＩＮ１からＩＮ５に比べて、信号振幅は非常に小さくなり、ほぼＤＣレベルを一定に保持するような状態である。 On the other hand, OUT1 to OUT4 and DCOUT are in a state in which the signal amplitude is via a rectifying element, and the signal amplitude is much smaller than that from IN1 to IN5, and the DC level is maintained almost constant. It is.
図３のＭＯＳトランジスタＭＵ１、ＭＤ１のそれぞれ動作に注目すると、ノードＩＮ１がＯＵＴ１よりも大きい入力レベルになった時に、ＭＵ１はＯＮ状態（ＭＯＳトランジスタのチャネル抵抗が低い）となり、ＭＤ１はＯＦＦ状態（ＭＯＳトランジスタのチャネル抵抗が高い）となる。
このとき、入力端子とＭＵ１間に接続されている容量に蓄積された電荷がＭＵ１を介して、ＭＵ１の他方のノードとＧＮＤ間に接続された容量に分配される。
次にＩＮ１がＯＵＴ１よりも小さい入力レベルになったときは、ＭＵ１はＯＦＦ状態、ＭＤ１がＯＮ状態となる。
このとき、上位に接続されているＭＤ２がＯＮ状態、ＭＵ２がＯＦＦ状態となっているため、入力端子とＩＮ２との間に接続されている容量とＭＵ１の他方のノードとＧＮＤ間に接続された容量で電荷が分配される。
When attention is paid to the operation of each of the MOS transistors MU1 and MD1 in FIG. 3, when the node IN1 becomes an input level larger than OUT1, MU1 is in an ON state (channel resistance of the MOS transistor is low), and MD1 is in an OFF state (MOS The channel resistance of the transistor is high).
At this time, the electric charge accumulated in the capacitor connected between the input terminal and MU1 is distributed to the capacitor connected between the other node of MU1 and GND via MU1.
Next, when IN1 becomes an input level smaller than OUT1, MU1 is turned off and MD1 is turned on.
At this time, since MD2 connected to the upper level is ON and MU2 is OFF, the capacitor connected between the input terminal and IN2 and the other node of MU1 and GND are connected. Charge is distributed by the capacitance.
このように、各ＭＯＳトランジスタがＯＮ状態とＯＦＦ状態を繰り返し、ＩＮ１からＩＮ５およびＯＵＴ１からＯＵＴ４およびＤＣＯＵＴの各ＤＣレベルを大きくする動作を行う。
このＯＮ状態とＯＦＦ状態の繰り返しは、電圧レベルが低い場合には、完全に切り替えができておらず、実際には、ＭＵ１とＭＤ１の抵抗比で決定される状態でのＯＮ状態とＯＦＦ状態となっている。
In this way, each MOS transistor repeats the ON state and the OFF state, and performs an operation of increasing the DC levels of IN1 to IN5, OUT1 to OUT4, and DCOUT.
The repetition of the ON state and the OFF state is not completely switched when the voltage level is low. Actually, the ON state and the OFF state in the state determined by the resistance ratio of MU1 and MD1 It has become.
図８に本発明の第一の実施例に関わるシェンケル回路を示す。
本発明の回路では、前述したように、ノードＩＮ１およびノードＯＵＴ１間に接続されたＭＯＳトランジスタＭＵ１の基板ノードがＩＮ２に、ノードＩＮ２およびノードＯＵＴ２間に接続されたＭＯＳトランジスタＭＵ２の基板ノードがＩＮ３に、ノードＩＮ３およびノードＯＵＴ３間に接続されたＭＯＳトランジスタＭＵ３の基板ノードがＩＮ４に、ノードＩＮ４およびノードＯＵＴ４間に接続されたＭＯＳトランジスタＭＵ４の基板ノードがＩＮ５に接続された回路となっている。
FIG. 8 shows a Schenkel circuit according to the first embodiment of the present invention.
In the circuit of the present invention, as described above, the substrate node of the MOS transistor MU1 connected between the node IN1 and the node OUT1 is IN2, and the substrate node of the MOS transistor MU2 connected between the node IN2 and the node OUT2 is IN3. The substrate node of the MOS transistor MU3 connected between the node IN3 and the node OUT3 is connected to IN4, and the substrate node of the MOS transistor MU4 connected between the node IN4 and the node OUT4 is connected to IN5.
図９は１μｓｅｃ．後の各ノードの状態を示したものである。
ここで、図８のＭＯＳトランジスタＭＵ１、ＭＤ１のそれぞれ動作に注目すると、ＩＮ１がＯＵＴ１よりも高い場合は、それぞれＭＵ１、ＭＤ１は、それぞれＯＮ状態、ＯＦＦ状態となる。
ＭＵ１がＯＮ状態のとき、ＩＮ２がＭＵ１の基板に印加されていることから、ＭＵ１の基板には正の電位が印加されている状態であり、図５のＶｂｓが正の状態での動作を行う。
このため、低い電圧レベルでも電流が多くとれる状態であり、Ｖｂｓ＝０の場合よりもＭＯＳトランジスタのチャネル抵抗での損失を小さくした状態で、次段に電荷を供給することが可能である。
この状態は、各段で同じ動作を行っているため、回路全体でも少ない電圧レベルでDC電位を上昇させることが可能である。
即ち、従来よりも少ない時間で出力レベルが上昇することとなる。
FIG. 9
Here, paying attention to the operations of the MOS transistors MU1 and MD1 in FIG. 8, when IN1 is higher than OUT1, MU1 and MD1 are in the ON state and the OFF state, respectively.
When MU1 is in the ON state, IN2 is applied to the substrate of MU1, so that a positive potential is applied to the substrate of MU1, and the operation is performed with Vbs in FIG. 5 being positive. .
For this reason, a large amount of current can be obtained even at a low voltage level, and it is possible to supply charges to the next stage in a state where the loss in the channel resistance of the MOS transistor is smaller than in the case of Vbs = 0.
In this state, since the same operation is performed in each stage, the entire circuit can raise the DC potential with a small voltage level.
That is, the output level rises in a shorter time than before.
図１０は、同じ入力レベルで、従来の回路と本発明の第一の実施例の出力特性の比較を示す。
本発明の回路では、３２.５μｓｅｃ．で従来回路では約２Ｖに対して、本発明の回路では、約２.８Ｖとなっており、時間当たりの電圧上昇が大きくなっていることがわかる。
FIG. 10 shows a comparison of output characteristics between the conventional circuit and the first embodiment of the present invention at the same input level.
In the circuit of the present invention, 32.5 μsec. In the conventional circuit, however, it is about 2.8 V, and in the circuit of the present invention, it is about 2.8 V. It can be seen that the voltage rise per unit time is large.
図１１に本発明の第二の実施例に関わるシェンケル回路を示す。
上述した(２)の手段において、全ての奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子は次の偶数次に置かれた前記ダイオード接続ＭＯＳトランジスタのソース端子に接続された回路構成である。
FIG. 11 shows a Schenkel circuit according to the second embodiment of the present invention.
In the above-mentioned means (2), the substrate terminals of the diode-connected MOS transistors placed in all odd orders are connected to the source terminals of the diode-connected MOS transistors placed in the next even order. .
具体的には、本発明の回路では、図３に示す従来回路と比較して、ノードＩＮ１とＧＮＤ間に接続されたＭＯＳトランジスタＭＤ１の基板ノードがＯＵＴ１に、ノードＩＮ２とノードＯＵＴ１間に接続されたＭＯＳトランジスタＭＤ２の基板ノードがＯＵＴ２に、ノードＩＮ３とノードＯＵＴ２間に接続されたＭＯＳトランジスタＭＤ３の基板ノードがＯＵＴ３に、ノードＩＮ４とノードＯＵＴ３間に接続されたＭＯＳトランジスタＭＤ４の基板ノードがＯＵＴ４に、ノードＩＮ５とノードＯＵＴ４間に接続されたＭＯＳトランジスタＭＤ５の基板ノードがＤＣＯＵＴに接続された回路となっている。 Specifically, in the circuit of the present invention, as compared with the conventional circuit shown in FIG. 3, the substrate node of the MOS transistor MD1 connected between the nodes IN1 and GND is connected between OUT1 and between the node IN2 and the node OUT1. The substrate node of the MOS transistor MD2 is OUT2, the substrate node of the MOS transistor MD3 connected between the nodes IN3 and OUT2 is OUT3, and the substrate node of the MOS transistor MD4 connected between the nodes IN4 and OUT3 is OUT4. The substrate node of the MOS transistor MD5 connected between the node IN5 and the node OUT4 is a circuit connected to DCOUT.
本発明の第二の実施例では、ＩＮ１がＯＵＴ１よりも低い場合の状態で、ＭＵ１は、ＯＦＦ状態となり、ＭＤ１がＯＮ状態となる。
このとき、ＭＤ１の基板電位がＯＵＴ１に接続されているため、ＭＤ１の基板電位は正の電位が印加されている状態であり、図５のＶｂｓが正の状態での動作を行う。
同様に、ＭＤ２、ＭＤ３、ＭＤ４、ＭＤ５の基板電位もＩＮ１がＯＵＴ１よりも低い状態時では、正のバイアスが印加されており、ＭＤ１からＭＤ５の電流が多くなり、電荷を急速に次段に供給することが可能である。
In the second embodiment of the present invention, MU1 is in the OFF state and MD1 is in the ON state when IN1 is lower than OUT1.
At this time, since the substrate potential of MD1 is connected to OUT1, the substrate potential of MD1 is in a state where a positive potential is applied, and the operation is performed with Vbs in FIG. 5 being positive.
Similarly, when the substrate potentials of MD2, MD3, MD4, and MD5 are in a state where IN1 is lower than OUT1, a positive bias is applied, the current from MD1 to MD5 increases, and the charge is rapidly supplied to the next stage. Is possible.
図１１は、同じ入力レベルで、従来の回路と本発明の第二の実施例の出力特性の比較を示す。
本発明の回路では、３２.５μｓｅｃ．で従来回路では約２Ｖに対して、本発明の回路では、約３Ｖとなっており、時間当たりの電圧上昇が大きくなっている。
FIG. 11 shows a comparison of the output characteristics of the conventional circuit and the second embodiment of the present invention at the same input level.
In the circuit of the present invention, 32.5 μsec. In contrast, the conventional circuit has a voltage increase of about 2V, while the circuit of the present invention has a voltage increase of about 3V.
図１２に本発明の第三の実施例に関わるシェンケル回路を示す。
上述した(３)の手段において、全ての奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子は次の偶数次に置かれた前記ダイオード接続ＭＯＳトランジスタのソース端子に接続され、および、全ての偶数次（最後を除く）に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子の次の奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタのソース端子に接続された回路構成である。
FIG. 12 shows a Schenkel circuit according to the third embodiment of the present invention.
In the means of (3) described above, the substrate terminals of the diode-connected MOS transistors placed in all odd orders are connected to the source terminals of the diode-connected MOS transistors placed in the next even order, and all The circuit configuration is connected to the source terminal of the diode-connected MOS transistor placed next to the odd order next to the substrate terminal of the diode-connected MOS transistor placed at the even order (except the last).
具体的には、本発明の回路では、図３に示す従来回路と比較して、本発明の第一の実施例と第二の実施例を両立されたものであり、それぞれＭＯＳトランジスタＭＵ１、ＭＵ２、ＭＵ３、ＭＵ４の基板電位は、それぞれノードＩＮ２、ＩＮ３、ＩＮ４、ＩＮ５に接続され、さらに、それぞれのＭＯＳトランジスタ、ＭＤ１、ＭＤ２、ＭＤ３、ＭＤ４、ＭＤ５の基板電位は、それぞれ、ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４、ＤＣＯＵＴに接続された回路である。
このため、ＩＮ１がＯＵＴ１よりも高くても、低くても、ＭＯＳトランジスタの各整流特性は、基板に正電位が印加された状態でトランジスタがＯＮ状態となり、電流が増大し、各電位の上昇を急速に上げることが可能となっている。
Specifically, in the circuit of the present invention, compared to the conventional circuit shown in FIG. 3, the first embodiment and the second embodiment of the present invention are compatible, and MOS transistors MU1 and MU2 are respectively provided. , MU3, MU4 are connected to the nodes IN2, IN3, IN4, IN5, respectively, and the substrate potentials of the MOS transistors MD1, MD2, MD3, MD4, MD5 are OUT1, OUT2, OUT3, respectively. , OUT4, and DCOUT.
Therefore, regardless of whether IN1 is higher or lower than OUT1, each rectification characteristic of the MOS transistor is such that the transistor is turned on when a positive potential is applied to the substrate, current increases, and each potential rises. It can be raised rapidly.
図１３は、同じ入力レベルで、従来の回路と本発明の第三の実施例の出力特性の比較を示す。
本発明の回路では、３２.５μｓｅｃ．で従来回路では約２Ｖに対して、本発明の回路では、約４Ｖとなっており、従来例に比べると時間当たりの電圧上昇が大きくなっている。
FIG. 13 shows a comparison of the output characteristics of the conventional circuit and the third embodiment of the present invention at the same input level.
In the circuit of the present invention, 32.5 μsec. In contrast, the conventional circuit has a voltage increase of about 2 V, whereas the circuit of the present invention has a voltage increase of about 4 V, and the voltage increase per hour is larger than that of the conventional example.
本発明の第一の実施例は(１)の手段の一回路構成例であり、ＭＯＳトランジスタＭＵ１、ＭＵ２、ＭＵ３、ＭＵ４の基板電位を同時に、次段の電位の高いノードに接続していたが、第四の実施例は、少なくとも一つのＭＯＳトランジスタの基板電位をランダムに電位の高い電位に接続した、（１）の手段の他の３個の構成例を含むものであり、従来例に比べると第一の実施例と同じような効果が得られる。 The first embodiment of the present invention is a circuit configuration example of the means (1), and the substrate potentials of the MOS transistors MU1, MU2, MU3, and MU4 are simultaneously connected to the node having the higher potential in the next stage. The fourth embodiment includes three other configuration examples of the means (1) in which the substrate potential of at least one MOS transistor is randomly connected to a high potential, which is compared with the conventional example. The same effect as the first embodiment can be obtained.
図１５は、本発明の第一実施例の回路で基板電位を次段に接続した回路構成（いずれの図にも示されていない）の場合の出力特性である。
ＯＵＴ_Ｍ０は、図３に示す回路、ＯＵＴ_Ｕ１２３４は、図８の第一の実施例で示した回路の出力結果である。
その他の出力ＯＵＴ_Ｕ以降の後ろの数字は、それぞれのＭＯＳトランジスタの基板電位を次段に接続した状態であり、数値記載がない場合のトランジスタの基板電位は、そのトランジスタのソース側に接続（Ｖｂｓ＝０Ｖの状態）がなされている。
FIG. 15 shows output characteristics in the case of a circuit configuration (not shown in any figure) in which the substrate potential is connected to the next stage in the circuit of the first embodiment of the present invention.
OUT_M0 is the output result of the circuit shown in FIG. 3, and OUT_U1234 is the output result of the circuit shown in the first embodiment of FIG.
The numbers after the other outputs OUT_U are the states in which the substrate potentials of the respective MOS transistors are connected to the next stage, and the substrate potentials of the transistors when there is no numerical description are connected to the source side of the transistors (Vbs = 0V state).
例えば、ＯＵＴ_Ｕ１は、ＭＵ１のみの基板電位が高電位のノードに接続されており、その他のＭＵ２、ＭＵ３およびＭＵ４はＶｂｓ＝０Ｖとしている。
ＯＵＴ_Ｕ２３４は、ＭＵ２、ＭＵ３およびＭＵ４が高電位のノードに接続されており、ＭＵ１はＶｂｓ＝０Ｖとしている。
ＯＵＴ_Ｕ３４はＭＵ３とＭＵ４の基板電位が高電位のノードに接続し、ＭＵ２、ＭＵ３はＶｂｓ＝０Ｖとした回路状態での出力端子の電圧を示している。
For example, OUT_U1 is connected to a node where only the substrate potential of MU1 is high, and other MU2, MU3, and MU4 have Vbs = 0V.
In OUT_U234, MU2, MU3, and MU4 are connected to a high potential node, and MU1 has Vbs = 0V.
OUT_U34 is connected to a node where the substrate potentials of MU3 and MU4 are high, and MU2 and MU3 indicate the voltages of the output terminals in the circuit state where Vbs = 0V.
いずれも、従来、３２.５μｓｅｃ．では２Ｖであったが、ランダムにトランジスタの基板電位を高電位のノードに接続しても、立ち上がりが急峻となり、効果は同じである。
なお実施例４として述べたＯＵＴ_Ｕ１、ＯＵＴ_Ｕ２３４、ＯＵＴ_Ｕ３４に係る回路構成は例示したものであって、これらに限定されるものではない。
Both of them are conventionally 32.5 μsec. However, even if the substrate potential of the transistor is randomly connected to a high potential node, the rise is steep and the effect is the same.
Note that the circuit configurations related to OUT_U1, OUT_U234, and OUT_U34 described as the fourth embodiment are illustrative and are not limited to these.
同様に、本発明の第二の実施例は(２)の手段の一回路構成例であり、ＭＯＳトランジスタＭＤ１、ＭＤ２、ＭＤ３、ＭＤ４、ＭＤ５の基板電位を同時に、次段の電位の高いノードに接続していたが、第五の実施例は、少なくとも一つの基板電位をランダムに高い電位に接続した、(２)の手段の他の３個の構成例を含むものであり、従来例に比べると同じような効果が得られる。 Similarly, the second embodiment of the present invention is a circuit configuration example of the means (2), and the substrate potentials of the MOS transistors MD1, MD2, MD3, MD4, MD5 are simultaneously applied to the node having the higher potential in the next stage. However, the fifth embodiment includes other three configuration examples of the means (2) in which at least one substrate potential is randomly connected to a high potential, which is compared with the conventional example. The same effect can be obtained.
図１６は、本発明の第一実施例の回路で基板電位を次段に接続した回路構成（いずれの図にも示されていない）の場合の出力特性である。
ＯＵＴ_Ｍ０は、図３に示す回路、ＯＵＴ_Ｄ１２３４は、図８の第二の実施例で示した回路の出力結果である。
その他の出力ＯＵＴ_Ｄ以降の後ろの数字は、それぞれのＭＯＳトランジスタの基板電位を次段に接続した状態であり、数値記載がない場合のトランジスタの基板電位は、そのトランジスタのソース側に接続（Ｖｂｓ＝０Ｖの状態）がなされている。
FIG. 16 shows output characteristics in the case of a circuit configuration (not shown in any figure) in which the substrate potential is connected to the next stage in the circuit of the first embodiment of the present invention.
OUT_M0 is the output result of the circuit shown in FIG. 3, and OUT_D1234 is the output result of the circuit shown in the second embodiment of FIG.
The numbers after the other outputs OUT_D are the states in which the substrate potentials of the respective MOS transistors are connected to the next stage, and the substrate potentials of the transistors without the numerical values are connected to the source side of the transistors (Vbs = 0V state).
例えば、ＯＵＴ_Ｄ１は、ＭＤ１のみの基板電位が高電位のノードに接続されており、その他のＭＤ２、ＭＤ３およびＭＤ４はＶｂｓ＝０Ｖとしている。
ＯＵＴ_Ｄ２３４は、ＭＤ２、ＭＤ３およびＭＤ４が高電位のノードに接続されており、ＭＤ１はＶｂｓ＝０Ｖとしている。
ＯＵＴ_Ｄ３４はＭＤ３とＭＤ４の基板電位が高電位のノードに接続し、ＭＤ２、ＭＤ３はＶｂｓ＝０Ｖとした回路状態での出力端子の電圧を示している。
For example, OUT_D1 is connected to a node where only the substrate potential of MD1 is high, and other MD2, MD3 and MD4 are set to Vbs = 0V.
In OUT_D234, MD2, MD3, and MD4 are connected to a high potential node, and MD1 is set to Vbs = 0V.
OUT_D34 is connected to a node where the substrate potential of MD3 and MD4 is high, and MD2 and MD3 indicate the voltages of the output terminals in a circuit state where Vbs = 0V.
いずれも、従来、３２.５μｓｅｃ．では２Ｖであったが、ランダムにトランジスタの基板電位を高電位のノードに接続しても、効果は同じである。
なお実施例５として述べた、ＯＵＴ_Ｄ１、ＯＵＴ_Ｄ２３４、ＯＵＴ_Ｄ３４に係る回路構成は例示したものであって、これらに限定されるものではない。
Both of them are conventionally 32.5 μsec. However, the effect is the same even when the substrate potential of the transistor is randomly connected to a high potential node.
Note that the circuit configuration related to OUT_D1, OUT_D234, and OUT_D34 described as the fifth embodiment is an example, and the present invention is not limited thereto.
また、本発明の第三の実施例は、上述した本発明の第一の実施例及び第二の実施例の複合であって、上述した(３)の手段の一回路構成例であるが、対応する実施例４と実施例５を複合した構成における実施例６として、いずれかのトランジスタの基板ノードをランダムに次段の高いノードに接続した回路構成（いずれの図にも示されていない）とすれば、第三の実施例と、同じような効果を得ることができる。 The third embodiment of the present invention is a composite of the first embodiment and the second embodiment of the present invention described above, and is a circuit configuration example of the means (3) described above. As a sixth embodiment in which the corresponding fourth and fifth embodiments are combined, a circuit configuration in which the substrate node of any transistor is randomly connected to the next higher node (not shown in any figure) Then, the same effect as the third embodiment can be obtained.
その他、回路の応用として、上述の本発明の実施例において、本効果を得る方法の手段として回路構成の異なる組み合わせも可能である。
これは、上述の(１)乃至(３)の手段の回路構成例では、基板ノードと次段の電位の高いノードを直接接続していたが、図１７に示すように、この２つのノード間にスイッチ２６乃至３４（ＳＷ１乃至ＳＷ９）（例えば、ＣＭＯＳスイッチなど）を介して接続しておく構成とすることができる。
In addition, as a circuit application, in the above-described embodiments of the present invention, combinations of different circuit configurations are possible as means for obtaining the effect.
In the circuit configuration examples of the means (1) to (3) described above, the substrate node and the node having the next higher potential are directly connected. However, as shown in FIG. The
図１７に示すシェンケル回路は、(６)の手段の一構成例であって、(３)の手段の第三の実施例において、スイッチを、適宜、挿入した構成回路である。
このスイッチ回路は、外部から信号制御することが可能であり、任意に、そのＳＷをＯＮ／ＯＦＦすることが可能な構成としている。
例えば、温度環境が著しく変化する環境やプロセス製造工程では、本発明の回路の出力特性は、任意のばらつきを持っている。
The Schenkel circuit shown in FIG. 17 is a configuration example of the means (6), and in the third embodiment of the means (3), a switch is appropriately inserted.
This switch circuit can be signal-controlled from the outside, and can arbitrarily turn on / off the SW.
For example, in an environment where the temperature environment changes significantly or in a process manufacturing process, the output characteristics of the circuit of the present invention have arbitrary variations.
出力特性のばらつき特性をなんらかの手段で得て、その変化分を外部信号によるスイッチをＯＮ／ＯＦＦすることで、そのばらつきを小さくする、即ち、プロセスや温度によって影響を受けずに、一定の出力特性を得ることも可能である。
なお手段(６)は、手段(４)と手段(５)との複合であり、手段(４)乃至(５)は、特に図に示して説明することはしないが、当該手段(６)の実施例７において論理的構成であらわされている、(４)の手段および(５)の手段の一構成例に限定されるものではない。
The variation characteristic of the output characteristic is obtained by some means, and the change is reduced by turning on / off the switch by an external signal, that is, the fluctuation is reduced, that is, the output characteristic is constant without being influenced by the process or temperature. It is also possible to obtain
Note that the means (6) is a combination of the means (4) and the means (5), and the means (4) to (5) are not particularly illustrated and described, but the means (6) It is not limited to one configuration example of the means of (4) and the means of (5), which is represented by a logical configuration in the seventh embodiment.
手段(１)乃至手段(６)の回路構成に、アンテナを追加し、アンテナの両端を上述の半導体集積回路の入力端子の一端と他端とにそれぞれ接続して、ＲＦ_ＩＮ（１）に入力信号を印加すれば、無電池電源回路を構成することができる（いずれの図にも示されていない）。 An antenna is added to the circuit configurations of means (1) to means (6), both ends of the antenna are connected to one end and the other end of the input terminal of the semiconductor integrated circuit, respectively, and an input signal is input to RF_IN (1). Can be applied to form a battery-free power supply circuit (not shown in any figure).
本提案は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の構造を有したシリコンウェハで説明したが、一般的なＢｕｌｋシリコンウェハでも同様な効果を得ることが可能なことは明白である。
また、本発明のダイオード接続ＭＯＳトランジスタは、ダブル・ゲート構造ＭＯＳトランジスタで置き換えても同様な効果を得ることが可能である。
この場合、ゲートをダブル・ゲートの第１のゲート、ボディーを第２のゲートと置き換えることでダイオード接続ＭＯＳトランジスタ動作となり本発明と同様の効果を得る。
本発明は、高周波信号を電圧に変換する回路であり、本用途は、半導体集積回路の電源や半導体集積回路の内部制御を行う基準電圧などに使用可能である。特にエネルギーハーベスティング向けの電圧発生回路に適している。
Although this proposal has been described with respect to a silicon wafer having an SOI (Silicon on Insulator) structure, it is obvious that a similar effect can be obtained with a general Bulk silicon wafer.
The diode-connected MOS transistor of the present invention can obtain the same effect even if it is replaced with a double gate structure MOS transistor.
In this case, by replacing the gate with the first gate of the double gate and the body with the second gate, diode-connected MOS transistor operation is performed, and the same effect as the present invention is obtained.
The present invention is a circuit that converts a high-frequency signal into a voltage, and this application can be used for a power source of a semiconductor integrated circuit, a reference voltage for performing internal control of the semiconductor integrated circuit, and the like. It is particularly suitable for voltage generation circuits for energy harvesting.
１ ＲＦ_ＩＮノード
２ ＤＣＯＵＴノード
３ ＭＤ１（ダイオード接続ＭＯＳトランジスタ）
４ ＭＤ２（ダイオード接続ＭＯＳトランジスタ）
５ ＭＤ３（ダイオード接続ＭＯＳトランジスタ）
６ ＭＤ４（ダイオード接続ＭＯＳトランジスタ）
７ ＭＤ５（ダイオード接続ＭＯＳトランジスタ）
８ ＭＵ１（ダイオード接続ＭＯＳトランジスタ）
９ ＭＵ２（ダイオード接続ＭＯＳトランジスタ）
１０ ＭＵ３（ダイオード接続ＭＯＳトランジスタ）
１１ ＭＵ４（ダイオード接続ＭＯＳトランジスタ）
１２ ＭＵ５（ダイオード接続ＭＯＳトランジスタ）
１３ ＩＮ１ノード
１４ ＩＮ２ノード
１５ ＩＮ３ノード
１６ ＩＮ４ノード
１７ ＩＮ５ノード
１８ ＯＵＴ１ノード
１９ ＯＵＴ２ノード
２０ ＯＵＴ３ノード
２１ ＯＵＴ４ノード
２２ ボディー（もしくは、基板）
２３ ドレイン
２４ ソース
２５ ゲート
２６〜３４ スイッチ（ＳＷ１〜ＳＷ９）
３５〜４５ コンデンサ（Ｃ１〜Ｃ１１）
1
4 MD2 (diode-connected MOS transistor)
5 MD3 (diode-connected MOS transistor)
6 MD4 (diode-connected MOS transistor)
7 MD5 (diode-connected MOS transistor)
8 MU1 (diode-connected MOS transistor)
9 MU2 (diode-connected MOS transistor)
10 MU3 (diode-connected MOS transistor)
11 MU4 (diode-connected MOS transistor)
12 MU5 (diode-connected MOS transistor)
13
23 Drain 24 Source 25 Gate 26-34 Switch (SW1-SW9)
35-45 capacitors (C1-C11)
Claims (7)
隣接する前記ダイオード接続ＭＯＳトランジスタ間の隣接ノードのそれぞれに一端が接続された複数のコンデンサを有し、
前記奇数次の隣接ノードに接続された前記コンデンサの他端は前記入力端子の他方のノードにされ、前記偶数次の隣接ノードに接続された前記コンデンサの他端は入力端子の一方のノードに交互に接続される半導体集積回路部において、
奇数次および最後の偶数次に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子は当該ソース端子に接続され、
偶数次（最後を除く）に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子の少なくとも一つは次の奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタのソース端子に接続され、
残余の偶数次（最後を除く）に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子は当該ダイオード接続ＭＯＳトランジスタのソース端子に接続されている、
ことを特徴とする半導体集積回路。 In a MOS transistor having a substrate terminal, a gate terminal and a drain terminal, a diode-connected MOS transistor in which the gate terminal and the drain terminal are connected has an input terminal between one node of the input terminal and the node of the output terminal. A plurality of (multiples of 2) in series in the same direction on the side,
A plurality of capacitors having one end connected to each of adjacent nodes between adjacent diode-connected MOS transistors;
The other end of the capacitor connected to the odd-order adjacent node is the other node of the input terminal, and the other end of the capacitor connected to the even-order adjacent node is alternated to one node of the input terminal. In the semiconductor integrated circuit portion connected to
The substrate terminal of the diode-connected MOS transistor placed in the odd order and the last even order is connected to the source terminal,
At least one of the substrate terminals of the diode-connected MOS transistor placed in the even order (except the last) is connected to the source terminal of the diode-connected MOS transistor placed in the next odd order;
The substrate terminal of the diode-connected MOS transistor placed in the remaining even order (except the last) is connected to the source terminal of the diode-connected MOS transistor.
A semiconductor integrated circuit.
偶数次に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子は当該ソース端子に接続され、
奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子の少なくとも一つは次の偶数次に置かれた前記ダイオード接続ＭＯＳトランジスタのソース端子に接続され、
残余の奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子は当該ダイオード接続ＭＯＳトランジスタのソース端子に接続されている、
ことを特徴とする半導体集積回路。 The semiconductor integrated circuit unit according to claim 1,
The substrate terminal of the diode-connected MOS transistor placed evenly next is connected to the source terminal,
At least one of the substrate terminals of the diode-connected MOS transistors placed in odd order is connected to the source terminal of the diode-connected MOS transistor placed in the next even order;
The substrate terminal of the diode-connected MOS transistor placed in the remaining odd order is connected to the source terminal of the diode-connected MOS transistor.
A semiconductor integrated circuit.
奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子の少なくとも一つは次の偶数次に置かれた前記ダイオード接続ＭＯＳトランジスタのソース端子に接続され、
残余の奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子は当該ダイオード接続ＭＯＳトランジスタのソース端子に接続され、
最後の偶数次に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子は当該ソース端子に接続され、
偶数次（最後を除く）に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子の少なくとも一つは次の奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタのソース端子に接続され、
残余の偶数次（最後を除く）に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子は当該ダイオード接続ＭＯＳトランジスタのソース端子に接続されている、
ことを特徴とする半導体集積回路。 The semiconductor integrated circuit unit according to claim 1,
At least one of the substrate terminals of the diode-connected MOS transistors placed in odd order is connected to the source terminal of the diode-connected MOS transistor placed in the next even order;
The substrate terminal of the diode-connected MOS transistor placed in the remaining odd order is connected to the source terminal of the diode-connected MOS transistor,
The substrate terminal of the diode-connected MOS transistor placed at the last even number is connected to the source terminal,
At least one of the substrate terminals of the diode-connected MOS transistor placed in the even order (except the last) is connected to the source terminal of the diode-connected MOS transistor placed in the next odd order;
The substrate terminal of the diode-connected MOS transistor placed in the remaining even order (except the last) is connected to the source terminal of the diode-connected MOS transistor.
A semiconductor integrated circuit.
少なくとも一つの偶数次（最後を除く）に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子と該基板端子が接続される次の奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタのソース端子の間に開閉可能なスイッチが挿入されたことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 1,
Opening and closing between a substrate terminal of the diode-connected MOS transistor placed in at least one even order (except the last) and a source terminal of the diode-connected MOS transistor placed in the next odd order to which the substrate terminal is connected A semiconductor integrated circuit, wherein a possible switch is inserted.
少なくとも一つの奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子と該基板端子が接続される次の偶数次に置かれた前記ダイオード接続ＭＯＳトランジスタのソース端子の間に開閉可能なスイッチが挿入されたことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 2,
A switch that can be opened and closed is inserted between a substrate terminal of the diode-connected MOS transistor placed at least one odd-numbered order and a source terminal of the diode-connected MOS transistor placed next to the even-numbered order connected to the substrate terminal. A semiconductor integrated circuit characterized by the above.
少なくとも一つの奇数次および偶数次（最後の偶数次は除く）に置かれた前記ダイオード接続ＭＯＳトランジスタの基板端子と該基板端子が接続される次の偶数次または奇数次に置かれた前記ダイオード接続ＭＯＳトランジスタのソース端子の間に開閉可能なスイッチが挿入されたことを特徴とする半導体集積回路。 The semiconductor integrated circuit according to claim 3,
A substrate terminal of the diode-connected MOS transistor placed in at least one odd-order and even-order (excluding the last even-order) and the diode connection placed in the next even-order or odd-order to which the substrate terminal is connected A semiconductor integrated circuit, wherein a switch that can be opened and closed is inserted between source terminals of MOS transistors.
さらにアンテナを有し、
該アンテナ端子の一端を前記入力端子の一端に接続し、
該アンテナ端子の他端を前記入力端子の他端に接続したことを特徴とする無電池電源装置。 A semiconductor integrated circuit according to any one of claims 1 to 6,
It also has an antenna
One end of the antenna terminal is connected to one end of the input terminal;
A battery-free power supply apparatus, wherein the other end of the antenna terminal is connected to the other end of the input terminal.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019018148A1 (en) * | 2017-07-19 | 2019-01-24 | Ge Oil & Gas Esp, Inc. | High voltage generation circuit and method |
-
2012
- 2012-08-15 JP JP2012180202A patent/JP2014039395A/en active Pending
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| WO2019018148A1 (en) * | 2017-07-19 | 2019-01-24 | Ge Oil & Gas Esp, Inc. | High voltage generation circuit and method |
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