JP2014013809A - 半導体デバイス - Google Patents
半導体デバイス Download PDFInfo
- Publication number
- JP2014013809A JP2014013809A JP2012150317A JP2012150317A JP2014013809A JP 2014013809 A JP2014013809 A JP 2014013809A JP 2012150317 A JP2012150317 A JP 2012150317A JP 2012150317 A JP2012150317 A JP 2012150317A JP 2014013809 A JP2014013809 A JP 2014013809A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- heat radiating
- radiating plate
- semiconductor
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
【課題】半導体デバイスにおいて、半導体素子の位置決め精度を向上し、しかも、製造工数を低減する。
【解決手段】半導体デバイス1は、半導体素子2が接合された第1放熱板3と、この第1放熱板3と一体的に形成された、半導体素子2と外部機器とを接続するための外部端子7Aとを備える。第1放熱板3は、第1放熱板3における半導体素子2の接合対象箇所の周囲に、半田9の付着を抑制する接合抑制材11が設けられ、かつ半田9を介して半導体素子2と導通している。製造工程で半導体素子2を接合対象箇所に半田付けする際、接合抑制材11により半田9の移動が規制されることから、半導体素子2の位置ずれを防止できる。しかも、その接合により、半導体素子2を、半田9及び第1放熱板3を介して外部端子7Aと導通させることができ、従って、半導体素子2と外部端子7Aとを導通させるためにそれらを接続させる別途の工程が不要になる。
【選択図】図2
【解決手段】半導体デバイス1は、半導体素子2が接合された第1放熱板3と、この第1放熱板3と一体的に形成された、半導体素子2と外部機器とを接続するための外部端子7Aとを備える。第1放熱板3は、第1放熱板3における半導体素子2の接合対象箇所の周囲に、半田9の付着を抑制する接合抑制材11が設けられ、かつ半田9を介して半導体素子2と導通している。製造工程で半導体素子2を接合対象箇所に半田付けする際、接合抑制材11により半田9の移動が規制されることから、半導体素子2の位置ずれを防止できる。しかも、その接合により、半導体素子2を、半田9及び第1放熱板3を介して外部端子7Aと導通させることができ、従って、半導体素子2と外部端子7Aとを導通させるためにそれらを接続させる別途の工程が不要になる。
【選択図】図2
Description
本発明は、半導体素子に放熱板を接合した半導体デバイスに関する。
従来より、半導体デバイスの一種として、電力制御等の用途に用いられる大容量半導体デバイスが知られている。この大容量半導体デバイスにおいては、半導体素子がオンしたときに半導体素子に流れる電流が大きく、半導体素子のオン抵抗に因る発熱量が多い。従って、その熱を外部に放出することが必要であり、その放熱のため、半導体素子に放熱板を接合したものが普及している。
半導体素子を放熱板に接合する方法としては、半田付けが一般的である。例えば、リフロー方式による半田付けの場合、放熱板の表面にペースト状の半田が印刷され、その上に半導体素子が実装され、半田がリフロー炉で溶かされた後に冷却される。
しかしながら、リフロー方式での半田付けの場合、半田が高温になって溶けると、半田が流動し、その結果、半導体素子が接合対象箇所からずれて放熱板に接合されてしまうことがある。これを解決する方法としては、半田付けの工程において、位置決め用の冶具により半導体素子を支えることが考えられる。ただし、この方法では、冶具が必要になることから、製造コストが増加し、また、製造工程に治具設置工程が追加されて工程数が増える、といった問題がある。
そこで、放熱板における半導体素子の接合対象箇所の周囲に、半田の付着を抑制する半田レジストを設けた半導体デバイスが知られている(例えば、特許文献1参照)。この半導体デバイスでは、半導体素子が放熱板に半田付けされる際に、半田が加熱されて溶解し、流動しそうになったとしても、半田レジストが半田の流動を抑制することから、治具なしで、半導体素子の位置決め精度の低下を防ぐことができる。
ところで、一般の大容量半導体デバイスは、半導体素子と放熱板とに加えて、複数の外部端子を備える。これらの外部端子は、半導体素子の各端子(例えば、半導体素子がFETである場合にはゲート端子、ソース端子及びドレイン端子の各々)に直接的に又は回路基板を介して接続されている。これらの外部端子に外部機器を接続することにより、半導体素子と外部機器とは電気的に導通する。
しかしながら、この大容量半導体デバイスでは、製造時に、半導体素子を放熱板に取り付ける工程と、この工程とは別に、半導体素子を外部機器と導通させるために半導体素子の各端子を外部端子又は回路基板に取り付ける工程とが必要になる。そのため、部品同士の取付工程が多くなることから、製造工数を減らしたいとの要望があった。
本発明は、上記の問題を解決するためになされたものであり、半導体素子に放熱板を接合した半導体デバイスにおいて、半導体素子の位置決め精度を向上でき、しかも、製造工数を低減できる半導体デバイスを提供することを目的とする。
上記目的を達成するために本発明の半導体デバイスは、半導体素子と、前記半導体素子に接合材により接合された第1の放熱板と、前記半導体素子及び前記第1の放熱板を収容するケースと、前記半導体素子と外部機器とを電気的に接続するための外部端子と、を備えた半導体デバイスであって、前記第1の放熱板は、該第1の放熱板における前記半導体素子の接合対象箇所の周囲に、前記接合材の付着を抑制するための接合抑制処理が施され、かつ前記接合材を介して前記半導体素子と導通しており、前記外部端子は、前記第1の放熱板と一体的に形成されていることを特徴とする。
前記半導体素子は、前記第1の放熱板に、複数、接合され、かつ互いに並列に接続されていることが望ましい。
前記ケースは、その底面が第2の放熱板により構成され、前記第2の放熱板は、前記第1の放熱板に絶縁部材を介して接合されていることが望ましい。
本発明によれば、製造工程において、半導体素子を第1の放熱板に接合材により接合する際、接合材は、第1の放熱板における接合対象箇所から、接合抑制処理が施された周囲への移動が規制される。従って、半導体素子が接合対象箇所からずれて接合されることを防止でき、半導体素子の位置決め精度を向上することができる。しかも、その接合により、半導体素子を、接合材及び第1の放熱板を介して外部端子と導通させることができ、従って、半導体素子と外部端子とを導通させるために例えば半田付け等によりそれらを接続させる別途の工程が不要になる。そのため、製造工数を低減することができる。
本発明の一実施形態に係る半導体デバイスについて図面を参照して説明する。図1は、本実施形態の半導体デバイス1の構成を示す。この半導体デバイス1は、大容量半導体デバイスであって、電力制御用の半導体素子2と、半導体素子2に接合された第1放熱板3と、半導体素子2を駆動する回路素子4が実装された回路基板5とを備える。また、半導体デバイス1は、半導体素子2、第1放熱板3及び回路基板5を収容するケース6と、半導体素子2と外部機器とを電気的に接続するための外部端子7A〜7Dとを備える。第1放熱板3及び回路基板5は、半導体素子2を挟んで階層状に配置される。
半導体素子2は、例えばパワーMOSFETにより構成され、そのパワーMOSFETは、ゲート端子21、ソース端子22及びドレイン端子23を有し、通電をオンオフするリレーとして機能する。ゲート端子21及びソース端子22は、回路基板5に向かって延びており、回路基板5に形成された端子挿通孔51に挿通され、回路基板5と接続されて導通する。ドレイン端子23は、板状であって、放熱板として兼用され、半導体素子2の底部を構成する。また、ドレイン端子23は、第1放熱板3と接合され、導通している。第1放熱板3は、銅等の金属により形成されており、その表面積は、ドレイン端子23の底面積よりも大きい。
ケース6は、ケース本体61と、そのケース本体61に形成された収容室61aを塞ぐ蓋62とを有する。収容室61aは、第1放熱板3及び回路基板5を収容するための空間である。ケース本体61は、その底部が第2放熱板63により構成され、第2放熱板63は、電気絶縁性を有する放熱シート8(絶縁部材)を介して、第1放熱板3と接合される。第2放熱板63は、銅又はアルミ等により形成される。
ケース本体61は、収容室61aの開口縁に、外部端子7A〜7Dの先端部72A〜72Dがそれぞれ載置される端子受け台64A〜64Dを有する。端子受け台64A〜64Dには、それぞれ、外部端子7A〜7Dを端子受け台64A〜64Dにねじ止めするためのねじ穴65A〜65Dが形成されている。
外部端子7Aは、半導体素子2と外部機器とを直接的に接続するためのものであり、第1放熱板3の端部に立設され、第1放熱板3を介してドレイン端子23と導通している。一方、外部端子7B〜7Dは、半導体素子2と外部機器とを回路基板5を介して接続するためのものであり、回路基板5の端部に立設されており、回路基板5に形成された配線パターン及び回路素子4を介してゲート端子21及びソース端子22と導通する。
各外部端子7A〜7Dは、帯状であって、各先端部72A〜72Dが、外方に向けて折れ曲がっており、各外部端子7A〜7Dは、上下逆さまのL字型に形成されている。外部端子7A、7Bは横並びで先端部72A、72Bが同じ向きになり、外部端子7C、7Dは横並びで先端部72C、72Dが同じ向きになるように配置されている。また、外部端子7A〜7Dは先端部72A、72Bと先端部72C、72Dとが互いに反対の方向を向くように配置されている。先端部72A〜72Dには、それぞれ、貫通孔73A〜73Dが形成されている。先端部72A〜72Dが端子受け台64A〜64Dに載置された状態で、ねじ10A〜10Dが貫通孔73A〜73Dにそれぞれ通されてねじ穴65A〜65Dにねじ込まれることにより、先端部72A〜72Dは端子受け台64A〜64Dにそれぞれ固定される。
図2(a)〜(c)は、半導体デバイス1の各部の詳細な構成を示す。図2(b)に示されるように、外部端子7Aは、第1放熱板3と共通の金属板により構成され、このようにして、第1放熱板3と一体的に形成されている。外部端子7A及び第1放熱板3は、金属板に切削加工又は打抜き加工を施し、さらに折り曲げ加工等の成形加工を施すことにより形成されている。
回路基板5は、外部端子7Cに支持され、また、不図示であるが外部端子7B、7Dにも支持され、第1放熱板3の上方に、回路基板5と第1放熱板3との間に隙間を空けるように配置されている。外部端子7Cは、その基端部(図中下端部)にピン72を有し、ピン72は、回路基板5に形成されたピン挿通孔52に挿通され、その状態で半田9により回路基板5に取り付けられている。不図示であるが、外部端子7B、7Dも、外部端子7Cと同等の方法で回路基板5に取り付けられている。図2(b)中の接合抑制材11については後述する。
図2(c)に示されるように、半導体素子2は、そのドレイン端子23が半田9(接合材)により第1放熱板3に接合されており、第1放熱板3は、半田9を介してドレイン端子23と導通する。また、半導体素子2は、半導体チップ24により構成され、半導体チップ24は、ワイヤ25よりドレイン端子23と電気的に接続されている。不図示であるが、半導体チップ24は、ドレイン端子23に対する接続方法と同等の方法で、ゲート端子21及びソース端子22の各々と電気的に繋がれている。半導体チップ24及びワイヤ25は、それらの保護のため、樹脂封止材26により封止されている。ゲート端子21及びソース端子22は、回路基板5の端子挿通孔51(図1参照)に挿通され、回路基板5に半田9により取り付けられ、回路基板5と導通している。
図3及び図4(a)(b)は、第1放熱板3の構成を示す。第1放熱板3は、その第1放熱板3における半導体素子2の接合対象面31のうち、半導体素子2の接合対象箇所31aの周囲には、半田9(図2(c)参照)の付着を抑制するための接合抑制処理が施されている。その接合抑制処理として、本実施形態では、接合対象箇所31aの周囲に接合抑制材11が設けられている。接合抑制材11としては、例えばニッケルが使用され、接合抑制材11は、めっき処理により接合対象箇所31aの周囲に付けられ、その周囲の表面を被覆している。接合抑制材11は、接合対象箇所31aの周囲だけでなく、接合対象面31における接合対象箇所31a以外の全面に設けられていることが望ましい。接合対象箇所31aは、表面処理が施されずに、そのままであってもよいし、半田9を付着し易くする処理として、例えば、めっき処理によりニッケルが付され、そのニッケルを下地として、さらにスズめっき処理が施されていてもよい。
本実施形態においては、半導体素子2に第1放熱板3が接合されているので、放熱面積が広くなり、放熱効率が高くなる。また、製造工程で半導体素子2を第1放熱板3に半田9により接合する際、半田9が高温になって溶解し、流動しそうになったとしても、半田9は、接合対象箇所31aから、接合抑制処理が施された周囲への移動が規制される。従って、半導体素子2が接合対象箇所31aからずれて接合されることを防止でき、半導体素子2の位置決め精度を向上することができる。そのため、組立て時に半導体素子2のゲート端子21及びソース端子22を回路基板5の端子挿通孔51に確実に挿通することができ、その結果として、組立て不可能な不良品の数を減らすことができ、歩留りを向上することができる。
しかも、上記接合により、半導体素子2を、半田9及び第1放熱板3を介して外部端子7Aと導通させることができ、従って、半導体素子2と外部端子7Aとを導通させるために例えば半田付け等によりそれらを接続させる別途の工程が不要になる。そのため、製造工数を低減することができる。
また、第1放熱板3は放熱シート8を介して第2放熱板63と接合されており、第2放熱板63は外部と接していることから、放熱効果をさらに向上することができる。しかも、放熱シート8は電気絶縁性を有し、従って、第1放熱板3と第2放熱板63との間を放熱シート8により電気的に絶縁することができる。そのため、外部からの電気的なノイズを遮断することができ、半導体素子2の動作の安定化を図ることができる。
次に、上記実施形態の一変形例に係る半導体デバイスについて図面を参照して説明する。図5は、本変形例の半導体デバイス1の構成を示す。その半導体デバイス1は、上記実施形態の半導体素子2と同等に構成された半導体素子2A、2Bを備える。それらの半導体素子2A、2Bのドレイン端子23A、23Bは、共通の第1放熱板3に接合されている。不図示であるが、半導体素子2A、2Bのゲート端子21A、21Bは、互いに接続され、半導体素子2A、2Bのソース端子22A、22Bは、互いに接続されている。このようにして、半導体素子2A、2Bは、互いに並列に接続されており、1つの半導体素子として機能する。各半導体素子2A、2Bは、Nチャネル形のパワーMOSFETにより構成されるが、Pチャネル形のパワーMOSFETにより構成されてもよい。半導体デバイス1における半導体素子の数は、2つに限定されず、複数であればよい。
半導体素子2A、2Bの発熱量について図6(a)を参照して説明する。ここで、各半導体素子2A、2Bのドレイン・ソース間のオン抵抗値をRとする。この場合、半導体素子2A、2Bがオン状態であるとき、それらに電流Iを流すと、各半導体素子2A、2Bの発熱量は(I/2)2Rとなり、それらの総発熱量H2はI2R/2となる。一方、図6(b)の比較例に示されるように、半導体素子2A、2Bと同等の構成を有する1つの半導体素子2に電流Iを流すと、その半導体素子2による発熱量H1はI2Rとなる。従って、図6(a)に示される回路における半導体素子2A、2Bによる総発熱量は、図6(b)に示される回路における半導体素子2による発熱量の半分になる。
本変形例においては、半導体素子が1つである場合と比べ、総発熱量を低減することができる。
なお、本発明は、上記の実施形態及び変形例の構成に限定されるものでなく、使用目的に応じ、様々な変形が可能である。例えば、半導体素子2の各端子のうち、第1放熱板3と接合される端子は、ドレイン端子23に限定されず、ゲート端子21又はソース端子22であってもよい。また、半導体素子2は、IGBTにより構成されてもよい。その場合、ゲート端子21、ソース端子22及びドレイン端子23の代わりに、ベース端子、エミッタ端子及びコレクタ端子が用いられる。また、放熱シート8の代わりとして、電気絶縁性を有する放熱板が用いられていても構わない。また、半導体素子2と第1放熱板3とを接合する接合材は、半田9に限定されず、金属であればよい。また、接合抑制材10は、ニッケルめっきに限定されず、金属の付着を抑制するめっきであればよい。また、接合対象箇所31aの周囲には、金属の付着を抑制するための接合抑制処理として、表面改質処理又は鏡面加工等が施されていても構わない。
1 半導体デバイス
2 半導体素子
3 第1放熱板
31a 半導体素子の接合対象箇所
6 ケース
8 放熱シート(絶縁部材)
7A 外部端子
9 半田(接合材)
10 接合抑制材
63 第2放熱板
2 半導体素子
3 第1放熱板
31a 半導体素子の接合対象箇所
6 ケース
8 放熱シート(絶縁部材)
7A 外部端子
9 半田(接合材)
10 接合抑制材
63 第2放熱板
Claims (3)
- 半導体素子と、前記半導体素子に接合材により接合された第1の放熱板と、前記半導体素子及び前記第1の放熱板を収容するケースと、前記半導体素子と外部機器とを電気的に接続するための外部端子と、を備えた半導体デバイスであって、
前記第1の放熱板は、該第1の放熱板における前記半導体素子の接合対象箇所の周囲に、前記接合材の付着を抑制するための接合抑制処理が施され、かつ前記接合材を介して前記半導体素子と導通しており、
前記外部端子は、前記第1の放熱板と一体的に形成されていることを特徴とする半導体デバイス。 - 前記半導体素子は、前記第1の放熱板に、複数、接合され、かつ互いに並列に接続されていることを特徴とする請求項1に記載の半導体デバイス。
- 前記ケースは、その底面が第2の放熱板により構成され、
前記第2の放熱板は、前記第1の放熱板に絶縁部材を介して接合されていることを特徴とする請求項1又は請求項2に記載の半導体デバイス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012150317A JP2014013809A (ja) | 2012-07-04 | 2012-07-04 | 半導体デバイス |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012150317A JP2014013809A (ja) | 2012-07-04 | 2012-07-04 | 半導体デバイス |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014013809A true JP2014013809A (ja) | 2014-01-23 |
Family
ID=50109330
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012150317A Pending JP2014013809A (ja) | 2012-07-04 | 2012-07-04 | 半導体デバイス |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2014013809A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021530191A (ja) * | 2018-06-29 | 2021-11-04 | ヴァレオ システム デシュヤージュValeo Systemes D’Essuyage | ブラシレス直流電気モータ、および関連する制御方法 |
-
2012
- 2012-07-04 JP JP2012150317A patent/JP2014013809A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2021530191A (ja) * | 2018-06-29 | 2021-11-04 | ヴァレオ システム デシュヤージュValeo Systemes D’Essuyage | ブラシレス直流電気モータ、および関連する制御方法 |
JP7210619B2 (ja) | 2018-06-29 | 2023-01-23 | ヴァレオ システム デシュヤージュ | ブラシレス直流電気モータ、および関連する制御方法 |
US12034346B2 (en) | 2018-06-29 | 2024-07-09 | Valeo Systemes D'essuyage | Brushless direct current electric motor and associated control method |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9379083B2 (en) | Semiconductor device and method for manufacturing semiconductor device | |
KR101444550B1 (ko) | 반도체 모듈 | |
CN104160504A (zh) | 半导体装置和半导体装置的制造方法 | |
CN108029216B (zh) | 电路结构体及电连接箱 | |
WO2017022557A1 (ja) | 電気接続箱 | |
JP2006005096A (ja) | 回路構成体 | |
CN108028520B (zh) | 电路结构体及电连接箱 | |
CN110383612B (zh) | 电气连接箱 | |
US20240006280A1 (en) | Intelligent power module and manufacturing method thereof | |
US20200381327A1 (en) | Semiconductor device | |
US10285274B2 (en) | Circuit structure | |
CN110771027B (zh) | 功率半导体装置及使用该装置的电力转换装置 | |
US10373919B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
KR20160040978A (ko) | 전력 모듈 및 그 제조 방법 | |
JP4715283B2 (ja) | 電力変換装置及びその製造方法 | |
JP2014013809A (ja) | 半導体デバイス | |
WO2022004332A1 (ja) | 回路構成体 | |
JP2006005107A (ja) | 回路構成体 | |
JP2015149363A (ja) | 半導体モジュール | |
JP7151232B2 (ja) | 回路基板 | |
JP2014007362A (ja) | パワー素子放熱構造及びその製造方法 | |
WO2022202638A1 (ja) | 回路装置 | |
JP2010110170A (ja) | 回路構成体および電気接続箱 | |
JP5069587B2 (ja) | 回路装置 | |
KR20140139649A (ko) | 일체형 단자 프레임 및 이를 구비하는 전력 모듈 |