JP2013258377A - Semiconductor device manufacturing apparatus and semiconductor device manufacturing method - Google Patents
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Description
本技術は、半導体装置の製造装置および半導体装置の製造方法に関し、特に、二枚の基板を貼り合わせる技術に関する。 The present technology relates to a semiconductor device manufacturing apparatus and a semiconductor device manufacturing method, and more particularly to a technique for bonding two substrates.
近年、フォトダイオードの開口面積を拡大することを目的として、裏面照射型センサの開発および生産が進められている。この裏面照射型センサにおいて、積層型の裏面照射型センサが、コストや画質の点で特に優れている(例えば特許文献1参照)。積層型の裏面照射型センサは、固体撮像素子が形成された基板(以下、「センサ基板」ともいう)と、論理回路が形成された基板(以下、「回路基板」ともいう)とを貼り合わせる工程と、その後センサ基板を薄くする工程とを経て製造される。 In recent years, development and production of back-illuminated sensors have been promoted for the purpose of expanding the opening area of photodiodes. In this backside illumination type sensor, the stacked backside illumination type sensor is particularly excellent in terms of cost and image quality (see, for example, Patent Document 1). A stacked back-illuminated sensor is formed by bonding a substrate on which a solid-state imaging element is formed (hereinafter also referred to as “sensor substrate”) and a substrate on which a logic circuit is formed (hereinafter also referred to as “circuit substrate”). It is manufactured through a process and then a process of thinning the sensor substrate.
ここで、センサ基板と回路基板との貼り合わせに関連する各種技術が知られている(特許文献2〜10参照)。
Here, various techniques related to bonding of the sensor substrate and the circuit substrate are known (see
特許文献2には、一方のウェハ(「基板」と同義)を凸状に変形させて、両ウェハの中央部分を接触させて貼り合わせることによって、両基板間における気泡(以下、「ボイド」ともいう)の発生等を回避する方法が開示されている。また、特許文献3には、両方のウェハを凸状に変形させて貼り合わせることによって、ボイドの発生を回避する方法が開示されている。
In
特許文献4には、貼り合わされる両ウェハ間に存在する初期半径方向位置ずれを補償するために、ウェハを所定の曲率の反り状態に制御して貼り合わせる方法が開示されている。特許文献5および特許文献6には、貼り合わせの位置ずれを抑制するために、二つのチャックのそれぞれにウェハを平坦状に吸着させた状態で両ウェハの位置を合わせ、その後、上下ウェハを接触させて貼り合わせる方法が開示されている。
特許文献7には、ボイドの発生を防止するために、湾曲した吸着面を有するチャックに一方のウェハを吸着させ、平坦状に制御された他方のウェハに貼り合わせる際に、ウェハ中心からウェハ外側に向かって吸着状態を順次解除する方法が開示されている。特許文献8には、ボイドの発生を防止するために、湾曲した吸着面を有する二つのチャックのそれぞれにウェハを吸着させ、両ウェハを貼り合わせる際に、一方のウェハの吸着状態をウェハ中心からウェハ外側に向かって順次解除する方法が開示されている。
In
特許文献9には、貼り合わせ時に発生するウェハの反りを防ぐために、二枚のウェハを重ねた後、同じ位置となる点を両側から同じ圧力で貼り合わせる方法が開示されている。特許文献10には、赤外カメラを用いて、二枚のウェハの貼り合わせが正常に進行しているか否かを判定する方法が開示されている。この特許文献10には、ウェハを保持するステージ等を赤外線を透過しやすい材質で構成することも記載されている。
しかしながら、上記従来の貼り合わせ方法では、両ウェハの貼り合わせの位置ずれ、両ウェハの歪みや変形、および貼り合わせ時のボイドの発生の全てを効果的に解決することができなかった。 However, the conventional bonding method described above cannot effectively solve all of the positional deviation of bonding of both wafers, distortion and deformation of both wafers, and generation of voids during bonding.
本技術は、上記の点に鑑みてなされたものであり、二枚のウェハを貼り合わせる場合に、両ウェハの貼り合わせの位置ずれ、両ウェハの歪みや変形、および貼り合わせ時のボイドの発生を効果的に防止することができる半導体装置の製造装置および半導体装置の製造方法を提供することを目的とする。 This technology has been made in view of the above points, and when two wafers are bonded together, the positional deviation of the bonding of both wafers, the distortion and deformation of both wafers, and the occurrence of voids during bonding An object of the present invention is to provide a semiconductor device manufacturing apparatus and a semiconductor device manufacturing method capable of effectively preventing the above.
本技術に係る半導体装置の製造装置は、第一基板の裏面の一部領域のみを吸着する第一チャックと、第二基板の裏面の一部領域のみを吸着する第二チャックと、前記第一チャックおよび前記第二チャックの動作を制御する制御部と、を備え、前記第一基板および前記第二基板は、当該第一基板と当該第二基板とを貼り合わせる場合に、前記第一チャックによって吸着される一部領域に対応する前記第一基板の表面の領域と、前記第二チャックによって吸着される一部領域に対応する前記第二基板の表面の領域とが最初に接触するような反り量で反った形状に制御されており、前記制御部は、貼り合わせのために前記第一基板と前記第二基板の位置合わせを行い、前記第一チャックおよび前記第二チャックのいずれか一方のチャックが吸着した基板の表面を、他方の基板の表面に押しつけることによって、前記第一基板と前記第二基板との貼り合わせを開始するものである。 A manufacturing apparatus of a semiconductor device according to the present technology includes a first chuck that sucks only a partial region of the back surface of the first substrate, a second chuck that sucks only a partial region of the back surface of the second substrate, and the first chuck A control unit that controls the operation of the chuck and the second chuck, and the first substrate and the second substrate are moved by the first chuck when the first substrate and the second substrate are bonded together. Warpage such that the area of the surface of the first substrate corresponding to the partial area to be adsorbed and the area of the surface of the second substrate corresponding to the partial area to be adsorbed by the second chuck first contact each other The shape is controlled to be warped by an amount, and the control unit aligns the first substrate and the second substrate for bonding, and either one of the first chuck or the second chuck Chuck adsorbed The surface of the plate, by pressing the other surface of the substrate, is to initiate bonding between the first substrate and the second substrate.
また、本技術に係る半導体装置の製造装置においては、前記第一基板および前記第二基板は、略同一の反り量を有する凸面形状で、且つ、互いに凸面を対面させた形状に制御されている。 Moreover, in the semiconductor device manufacturing apparatus according to the present technology, the first substrate and the second substrate are controlled to have a convex shape having substantially the same amount of warpage and a shape in which the convex surfaces face each other. .
また、本技術に係る半導体装置の製造装置においては、前記第一基板および前記第二基板のいずれか一方の基板は、他方の基板に比して大きい反り量を有し、前記反り量が大きい基板は、前記反り量の小さい基板に向かって凸の形状に制御され、前記反り量が小さい基板は、前記反り量の大きい基板に向かって凹の形状に制御されている。 Further, in the semiconductor device manufacturing apparatus according to the present technology, one of the first substrate and the second substrate has a larger amount of warpage than the other substrate, and the amount of warpage is large. The substrate is controlled to have a convex shape toward the substrate having a small amount of warpage, and the substrate having a small amount of warpage is controlled to have a concave shape toward the substrate having a large amount of warpage.
また、本技術に係る半導体装置の製造装置においては、前記制御部は、前記第一基板および前記第二基板の反り量、又は、前記第一基板と前記第二基板との間の距離の少なくとも一方に基づいて、前記第一基板と前記第二基板との貼り合わせ条件を制御する。 Further, in the semiconductor device manufacturing apparatus according to the present technology, the control unit has at least a warpage amount of the first substrate and the second substrate, or a distance between the first substrate and the second substrate. Based on one, the bonding condition between the first substrate and the second substrate is controlled.
また、本技術に係る半導体装置の製造装置においては、前記第一基板および前記第二基板の各々に形成された複数のマークを検出する検出部をさらに備え、前記制御部は、前記検出部によって検出された前記複数のマークの位置情報に基づいて、前記第一基板および前記第二基板の位置合わせを行う。 The semiconductor device manufacturing apparatus according to an embodiment of the present technology further includes a detection unit that detects a plurality of marks formed on each of the first substrate and the second substrate, and the control unit is configured by the detection unit. Based on the detected position information of the plurality of marks, the first substrate and the second substrate are aligned.
また、本技術に係る半導体装置の製造装置においては、前記第一チャックによる前記第一基板の吸着領域と、前記第二チャックによる前記第二基板の吸着領域とは面積が異なり、且つ、いずれか一方の吸着領域は、貼り合わせ方向から見て他方の一部領域に含まれる。 In the semiconductor device manufacturing apparatus according to the present technology, the suction area of the first substrate by the first chuck and the suction area of the second substrate by the second chuck have different areas, and either One suction region is included in the other partial region as viewed from the bonding direction.
また、本技術に係る半導体装置の製造装置においては、前記第一チャックによる前記第一基板の吸着領域の面積と、前記第二チャックによる前記第二基板の吸着領域の面積とは、前記第一基板と前記第二基板とのプリアラインメントに係る位置決め誤差および搬送誤差に基づいて決定される。 Further, in the semiconductor device manufacturing apparatus according to the present technology, the area of the suction region of the first substrate by the first chuck and the area of the suction region of the second substrate by the second chuck are the first It is determined based on the positioning error and the transport error related to the pre-alignment of the substrate and the second substrate.
本技術に係る半導体装置の製造方法は、第一基板の裏面と第二基板の裏面とを貼り合わせて形成される半導体装置の製造方法であって、前記第一基板および前記第二基板は、当該第一基板と当該第二基板とを貼り合わせる場合に、第一チャックによって吸着される前記第一基板の裏面の一部領域に対応する表面の領域と、第二チャックによって吸着される前記第二基板の裏面の一部領域に対応する表面の領域とが最初に接触するような反り量で反った形状に制御されており、前記方法は、前記第一基板の裏面の一部領域のみを、前記第一チャックによって吸着する第一の手順と、前記第二基板の裏面の一部領域のみを、前記第二チャックによって吸着する第二の手順と、貼り合わせのために前記第一基板と前記第二基板の位置合わせを行う第三の手順と、前記第一チャックおよび前記第二チャックのいずれか一方のチャックが吸着した基板の表面を、他方の基板の表面に押しつけることによって、前記第一基板と前記第二基板との貼り合わせを開始する第四の手順と、を含む。 A manufacturing method of a semiconductor device according to the present technology is a manufacturing method of a semiconductor device formed by bonding a back surface of a first substrate and a back surface of a second substrate, wherein the first substrate and the second substrate are: When the first substrate and the second substrate are bonded together, the front surface region corresponding to a partial region of the back surface of the first substrate sucked by the first chuck and the first chuck sucked by the second chuck The shape is controlled to be warped with a warpage amount such that the surface area corresponding to the partial area of the back surface of the two substrates first contacts, and the method includes only a partial area of the back surface of the first substrate. A first procedure for adsorbing by the first chuck; a second procedure for adsorbing only a partial region of the back surface of the second substrate by the second chuck; and the first substrate for bonding. The second substrate for aligning the second substrate And bonding the first substrate and the second substrate by pressing the surface of the substrate adsorbed by either the first chuck or the second chuck against the surface of the other substrate. And a fourth procedure for starting.
本技術によれば、二枚のウェハを貼り合わせる場合に、両ウェハの貼り合わせの位置ずれ、両ウェハの歪みや変形、および貼り合わせ時のボイドの発生を効果的に防止できる。 According to the present technology, when two wafers are bonded together, it is possible to effectively prevent the positional deviation between the bonding of both wafers, the distortion and deformation of both the wafers, and the generation of voids during the bonding.
本技術は、第一基板の裏面の一部領域のみを吸着する第一チャックと、第二基板の裏面の一部領域のみを吸着する第二チャックと、第一チャックおよび第二チャックの動作を制御する制御部と、を備え、第一基板および第二基板は、第一基板と第二基板とを貼り合わせる場合に、第一チャックによって吸着される一部領域に対応する第一基板の表面の領域と、第二チャックによって吸着される一部領域に対応する第二基板の表面の領域とが最初に接触するような反り量で反った形状に制御されており、制御部が、貼り合わせのために第一基板と第二基板の位置合わせを行い、第一チャックおよび第二チャックのいずれか一方のチャックが吸着した基板の表面を、他方の基板の表面に押しつけることによって、第一基板と第二基板との貼り合わせを開始する構成により、両ウェハの貼り合わせの位置ずれ、両ウェハの歪みや変形、および貼り合わせ時のボイドの発生を効果的に防止するものである。以下、本技術の実施の形態を説明する。 The present technology performs operations of the first chuck that sucks only a partial area of the back surface of the first substrate, the second chuck that sucks only a partial area of the back surface of the second substrate, and the operations of the first chuck and the second chuck. A first control unit for controlling the first substrate and the second substrate, wherein the first substrate and the second substrate have a surface of the first substrate corresponding to a partial region adsorbed by the first chuck when the first substrate and the second substrate are bonded together. 2 and the area of the surface of the second substrate corresponding to the partial area adsorbed by the second chuck are controlled to be warped with a warping amount so that the control unit is bonded together. For this purpose, the first substrate and the second substrate are aligned, and the surface of the substrate adsorbed by one of the first chuck and the second chuck is pressed against the surface of the other substrate. And the second substrate The the configuration for starting, positional deviation of the bonding of both the wafer, thereby preventing both wafers distortion or deformation, and generation of voids when combined effectively bonded. Hereinafter, embodiments of the present technology will be described.
[第一の実施形態]
以下、本技術の第一の実施形態について説明する。図1は、本技術に係る貼り合わせ対象の二枚のウェハの一例を示す図である。
[First embodiment]
Hereinafter, a first embodiment of the present technology will be described. FIG. 1 is a diagram illustrating an example of two wafers to be bonded according to the present technology.
図1において、センサ用ウェハ(以下、「第一基板」ともいう。)1は、積層型の裏面照射型センサを構成する固体撮像素子が形成されたセンサ基板としてのウェハである。回路用ウェハ(以下、「第二基板」ともいう。)2は、積層型の裏面照射型センサを構成する論理回路が形成された回路基板としてのウェハである。なお、図1ではお椀状の第一基板1、第二基板2の端面を簡略化して示している。
In FIG. 1, a sensor wafer (hereinafter also referred to as “first substrate”) 1 is a wafer as a sensor substrate on which a solid-state imaging device constituting a stacked back-illuminated sensor is formed. A circuit wafer (hereinafter also referred to as a “second substrate”) 2 is a wafer as a circuit board on which a logic circuit constituting a laminated back-illuminated sensor is formed. In FIG. 1, the end surfaces of the bowl-shaped
このような第一基板1、第二基板2において、第一基板1の表面11と第二基板2の表面21とが貼り合わされる。なお、貼り合わせは接合と言い換えても良い。また、第一基板1および第二基板2の各々は、積層型の裏面照射型センサを構成するセンサ基板、回路基板に限定されるものではない。例えば、第一基板1および第二基板2は共に回路基板であっても良い。また例えば、第一基板1および第二基板2の各々は、積層型の裏面照射型センサ以外のセンサを構成する二枚の基板であっても良い。
In the
第一基板1および第二基板2は、それぞれ所定の反り量D1、D2で反った凸面形状である。また、第一基板1および第二基板2は、いずれも他方のウェハに向かって凸の形状、すなわち凸面である表面11、21を互いに対面させた形状である。
The 1st board |
反り量D1と反り量D2は略同一であり、150μm以下であることが望ましい。なお、第一基板1、第二基板2の各々の反り量D1、D2は、例えば第一基板1、第二基板2の各々の表面もしくは裏面に窒化シリコン膜を成膜させ、且つ、窒化シリコン膜の成膜量を変えることによって所望の反り量に制御される。ウェハの反り量の制御方法は、後述する図2Aに示す第一基板1A、第二基板2A、図2Bに示す第一基板1B、第二基板2Bについても同様である。
The warpage amount D1 and the warpage amount D2 are substantially the same, and are preferably 150 μm or less. The warpage amounts D1 and D2 of each of the
第一基板1、第二基板2がともに他方のウェハに向かって凸の形状であるのは、貼り合わせの際に、複数個所が同時に接触することによってボイドが発生してしまうのを抑制するためである。また、反り量D1と反り量D2を同程度としているのは、貼り合わせの際の第一基板1と第二基板2との間の半径方向位置ずれを抑制するためである。
The reason why both the
ただし、半径方向位置ずれ精度を満たす場合には、第一基板1、第二基板2の反り量を同程度としなくても良い。例えば図2Aおよび図2Bに示すような反り量の組み合わせであっても良い。
However, if the radial displacement accuracy is satisfied, the warpage amounts of the
図2Aは、本技術に係る貼り合わせ対象の二枚のウェハの第一の変形例を示す図である。図2Bは、本技術に係る貼り合わせ対象の二枚のウェハの第二の変形例を示す図である。 FIG. 2A is a diagram illustrating a first modification of two wafers to be bonded according to the present technology. FIG. 2B is a diagram illustrating a second modification of the two wafers to be bonded according to the present technology.
図2Aにおいて、第一基板1Aは、固体撮像素子が形成されたセンサ基板としてのウェハである。第二基板2Aは、論理回路が形成された回路基板としてのウェハである。このような第一基板1A、第二基板2Aにおいて、第一基板1Aの表面11Aと第二基板2Aの表面21Aとが貼り合わされる。
In FIG. 2A, the
図2Aに示す第一基板1Aは、第二基板2Aに向かって凸の形状である。一方、第二基板2Aは、第一基板1Aに向かって凹の形状である。また、第一基板1Aの反り量D3は、第二基板2の反り量D4よりも大きい。反り量D3、D4は150μm以下であることが望ましい。
The
第一基板1A、第二基板2Aはともに下方向に凸の形状であり、且つ、反り量D3が反り量D4よりも大きい。そのため、ウェハ中心からウェハ外側に向かう程、第一基板1A、第二基板2A間の距離が長くなる。これにより、第一基板1A、第二基板2Aを貼り合わせる際に、複数個所が同時に接触することによってボイドが発生してしまうのを抑制することができる。
Both the
なお、第一基板1Aの反り量D3が大きいため、第一基板1A、第二基板2Aを貼り合わせるためには第一基板1Aを曲げる力が必要となる。そこで、第一基板1A、第二基板2A間の接合力が強くなるような接合条件を採用することによって、安定した貼り合わせが可能となる。このような接合条件とは、例えば貼り合わせの前段階において、第一基板1Aの表面11Aと第二基板2Aの表面12Aとを活性化するためのプラズマの照射時間を長くする等の条件である。
Since the warpage amount D3 of the
一方、図2Bにおいて、第一基板1Bは、固体撮像素子が形成されたセンサ基板としてのウェハである。第二基板2Bは、論理回路が形成された回路基板としてのウェハである。このような第一基板1B、第二基板2Bにおいて、第一基板1Bの表面11Bと第二基板2Bの表面21Bとが貼り合わされる。
On the other hand, in FIG. 2B, the 1st board |
図2Bに示す第二基板2Bは、第一基板1Bに向かって凸の形状である。一方、第一基板1Bは、第二基板2Bに向かって凹の形状である。また、第二基板2Bの反り量D6は、第一基板1Bの反り量D5よりも大きい。反り量D5、D6は150μm以下であることが望ましい。
The
第一基板1B、第二基板2Bはともに上方向に凸の形状であり、且つ、反り量D6が反り量D5よりも大きい。そのため、ウェハ中心からウェハ外側に向かう程、第一基板1B、第二基板2B間の距離が長くなる。これにより、第一基板1B、第二基板2Bを貼り合わせる際に、複数個所が同時に接触することによってボイドが発生してしまうのを抑制することができる。
Both the
なお、第二基板2Bの反り量D6が大きいため、第一基板1B、第二基板2Bを貼り合わせるためには第二基板2Bを曲げる力が必要となる。そこで、図2Aの第一基板1A、第二基板2Aと同様に、第一基板1B、第二基板2B間の接合力が強くなるような接合条件を採用することによって、安定した貼り合わせが可能となる。
Since the warpage amount D6 of the
[ウェハの吸着機構]
図3は、本技術に係る二枚のウェハを吸着するチャックの概要を示す図である。ここでは、図1の第一基板1を吸着するセンサ基板用チャック(以下、「第一チャック」ともいう)3、および第二基板2を吸着する回路基板用チャック(以下、「第二チャック」ともいう)4について説明する。なお、図3では第一チャック3、第二チャック4を簡略化して示している。
[Wafer suction mechanism]
FIG. 3 is a diagram illustrating an outline of a chuck that adsorbs two wafers according to the present technology. Here, the sensor substrate chuck (hereinafter, also referred to as “first chuck”) 3 that adsorbs the
第一チャック3は、第一基板1の裏面12を着脱可能に吸着する縦長円柱状の吸着部である。第一チャック3の下面の直径は、例えば1.4mmである。一方、第二チャック4は、第二基板2の裏面22を着脱可能に吸着する縦長円柱状の吸着部である。第二チャック4の上面の直径は、第一チャック3の下面の直径より小さく、例えば1mmである。これら第一チャック3および第二チャック4の詳細については図4を用いて後述する。
The
第一チャック3は、第一基板1の裏面12の略中央の一部領域としての吸着領域13を吸着する。一方、第二チャック4は、第二基板2の裏面22の略中央の一部領域としての吸着領域23を吸着する。
The
なお、前述のように第一基板1、第二基板2の反りが所望の反り量に制御されることによって、貼り合わせ時には、吸着領域13の反対側の領域14と、吸着領域23の反対側の領域24とが最初に接触する。このことは、図2Aに示す第一基板1Aおよび第二基板2A、図2Bに示す第一基板1Bおよび第二基板2Bについても同様である。
As described above, the warpage of the
このように第一チャック3は、吸着領域13のみで第一基板1を吸着している。同様に、第二チャック4は、吸着領域23のみで第二基板2を吸着している。そのため、第一基板1、第二基板2を変形させる外力が小さくなり、第一基板1、第二基板2の歪みや位置ずれを低減できる。また、第一チャック3と第一基板1との接触面積と、第二チャック4と第二基板2との接触面積とがともに小さいので、異物の咬み込みによる第一基板1、第二基板2の歪みや位置ずれの発生を防ぐことができる。
As described above, the
また、吸着領域13以外の領域において、第一基板1は第一チャック3と接触しない、すなわち第一チャック3からの外力を受けない。そのため、第一チャック3による吸着を解除した場合に、本来の反りに戻ろうとする第一基板1が第一チャック3から外力を受けることによって、歪んでしまったり位置ずれを起こしたりすることを抑制できる。第二基板2についても同様である。
Further, in a region other than the
また、第一チャック3と第一基板1との接触面積、すなわち吸着領域13の面積は、第二チャック4と第二基板2との接触面積、すなわち吸着領域23の面積よりも大きい。さらには、図3の上下方向、すなわち貼り合わせ方向から見て、一方の吸着領域23の面積が他方の吸着領域13の面積に含まれる。
The contact area between the
このような吸着領域13の面積と吸着領域23の面積との違いは、第一基板1、第二基板2の搬送に係る誤差や、第一基板1、第二基板2のプリアラインメントの際の位置決め誤差を吸収可能とするためのものである。つまり、これらの誤差によって、貼り合わせ方向から見た第一チャック3による第一基板1の吸着位置と、第二チャック4による第二基板2の吸着位置とがずれた場合であっても、接触面積が大きい第一チャック3に相当する位置に、接触面積が小さい第二チャック4が収まる。なお、ここでいうプリアラインメントとは、ウェハをチャックによって吸着させる前段階に実施されるウェハの予備的な位置決めを示す。
Such a difference between the area of the
これにより、第一基板1、第二基板2の搬送誤差や、プリアラインメントの際の位置決め誤差の影響を除くことができる。また、貼り合わせの際に、第一基板1又は第二基板2を傾かせる力が生じるのを防ぐことができる。なお、吸着領域13の半径は、吸着領域23の半径よりも約150μm程度長いことが望ましい。
Thereby, the influence of the conveyance error of the 1st board |
[チャックの構成]
図4は、本技術の第一実施形態に係るチャックの構成例を示す図である。図4では、図3の第一チャック3の押圧方向、図中の矢印A1の方向に沿う概略断面図を示している。
[Chuck configuration]
FIG. 4 is a diagram illustrating a configuration example of the chuck according to the first embodiment of the present technology. 4 shows a schematic cross-sectional view along the pressing direction of the
以下、図4を用いて、第一チャック3の詳細構成を例に説明するが、第二チャック4についても同様であるものとする。
Hereinafter, the detailed configuration of the
図4に示す第一チャック3は、チャック本体3a、吸引配管3b、吸引部3c、押圧部3dを有する略円柱状の構造である。
The
チャック本体3aは、例えば樹脂、硬質の金属等の十分な剛性を有する材料で形成される。吸引配管3bは、チャック本体3aの内部に穿設された縦孔によって構成され、上端は外部の不図示の吸引装置に接続される。この吸引配管3bの下端は吸引部3cに連通する。
The
吸引部3cは、メッシュ状の層状(板状)部材であり、チャック本体3aの下底面に設けられる。吸引部3cは、例えばセラミック等の材料からなる層に穴を形成することにより作製される多孔板である。
The
押圧部3dは、吸引部3cの押圧面3e側の表面上に設けられる。押圧部3dは、押圧面3eの平行度を確保及び維持するために、例えば金属、樹脂、セラミック等の十分な剛性を有する材料で形成する。なお、図4に示す例では、押圧面3e上の一部に吸引部3bが露出するように、吸引部3c及び押圧部3dは構成される。
The
図4に示す第一チャック3が第一基板1に接触すると、吸引配管3bおよび吸引部3cを介して第一基板1を真空吸引することにより、第一基板1の一部領域のみを吸着する。そして、第一チャック3と第一基板1との間に発生する吸着力が、仮接合時に第一基板1、第二基板2間に発生する位置ずれ力以上となるように、真空吸引の吸引力を適宜調整する。
When the
以上、図4を用いて第一チャック3の詳細構成の一例について説明してきたが、第一チャック3の詳細構成は、第一基板1の一部領域のみを吸着可能であれば、図4に示す構成に限定されるものではない。
As described above, an example of the detailed configuration of the
[半導体装置の製造装置]
図5は、本技術の第一実施形態に係る半導体装置の製造装置を示す図である。ここでいう半導体装置とは、第一基板1、第二基板2を貼り合わせて形成される半導体基板100に基づいて作製される積層型の裏面照射型センサである。図5では、製造装置10の貼り合わせ方向に沿う概略断面図を示している。
[Semiconductor device manufacturing equipment]
FIG. 5 is a diagram illustrating a semiconductor device manufacturing apparatus according to the first embodiment of the present technology. The semiconductor device here is a stacked back-illuminated sensor manufactured on the basis of a
図5に示す製造装置10は、第一チャック3、第二チャック4、第一チャック保持部5、第二チャック保持部6、検出部7、8、制御部9を備え、第一基板1と第二基板2とを貼り合わせる貼り合わせ装置である。なお、以下に示す図5の説明において、図3と同様の構成要素については同一の符号を付して重複する説明を適宜省略する。
A
第一チャック保持部5は、所定の厚みを有する板状の部材である。この第一チャック保持部5は、第一チャック3を軸X1を回転軸として回転可能に、且つ、軸X1に沿って上下に移動可能に駆動する第一チャック駆動部51を備える。第一チャック駆動部51の動作は制御部9によって制御される。また、第一チャック保持部5自身が図中の上下左右方向を移動可能であり、その動作も制御部9によって制御される。
The first
第二チャック保持部6は、第一チャック保持部5と同様に、所定の厚みを有する板状の部材である。この第二チャック保持部6は、第二チャック4を軸X2を回転軸として回転可能に、且つ、軸X2に沿って上下に移動可能に駆動する第二チャック駆動部61を備える。第二チャック駆動部61の動作は制御部9によって制御される。また、第二チャック保持部6自身が図中の上下左右方向を移動可能であり、その動作も制御部9によって制御される。
Similar to the first
検出部7は、第一チャック保持部5と第一基板1との間の第一チャック3を避けたスペースにおいて、図中の上下左右方向を移動可能に設けられる。この検出部7は、第一基板1に形成された複数のアラインメントマーク15を検出する。この検出部7は、例えば赤外線カメラや赤外線顕微鏡等の赤外線を用いた光学系であることが望ましい。
The
検出部8は、第二チャック保持部6と第二基板2との間の第二チャック4を避けたスペースにおいて、図中の上下左右方向を移動可能に設けられる。この検出部8は、第二基板2に形成された複数のアラインメントマーク25を検出する。この検出部8は、検出部7と同様に、例えば赤外線カメラや赤外線顕微鏡等の赤外線を用いた光学系であることが望ましい。
The
制御部9は、検出部7によって検出された第一基板1のアラインメントマーク15の位置情報に基づいて、第一基板1の位置、高さ、厚みおよび反り量等の状態情報を算出する。同様に、検出部8によって検出された第二基板2のアラインメントマーク25の位置情報に基づいて、第二基板2の状態情報を算出する。また、求められた第一基板1、第二基板2の状態情報に基づいて、第一チャック3、第二チャック4等の動作を制御する。この制御部9は、不図示のCPU(Central Processing Unit)、メモリ、およびインタフェース部等を備える。この制御部9の詳細動作については、図6を用いて後述する。
Based on the position information of the
以上に示す構成により、製造装置10は第一基板1、第二基板2を貼り合わせる。第一基板1には、検出部7によって認識可能な複数のアラインメントマーク15が形成されている。検出部7が赤外線を用いた光学系である場合、このアラインメントマーク15は金属で形成され、第一基板1内の光路中に赤外線を遮蔽や吸収する層をなくすこととする。第二基板2には、第一基板1と同様に、複数のアラインメントマーク25が形成されている。
With the configuration described above, the
このように本実施形態の製造装置10では、検出部7、8の各々が第一基板1、第二基板2のごく近傍に設けられている。そのため、製造装置10は第一基板1、第二基板2の位置、高さを高精度に測定するとともに、第一基板1、第二基板2に対する高精度なアラインメントや補正が可能になる。また、製造装置10は、第一基板1、第二基板2の位置、高さ、厚み、および反り量等の状態が変化した場合であっても貼り合わせを制御できる。
Thus, in the
[半導体装置の製造方法]
図6は、本技術の第一実施形態に係る半導体装置の製造方法を示すフローチャートである。なお、図6では、第一基板1、第二基板2に基づいて所望の半導体装置を製造する製造方法のうち、第一基板1、第二基板2を貼り合わせる方法について説明する。
[Method for Manufacturing Semiconductor Device]
FIG. 6 is a flowchart illustrating the method for manufacturing the semiconductor device according to the first embodiment of the present technology. In FIG. 6, a method of bonding the
まずステップ1およびステップ11において、製造装置10は、第一基板1および第二基板2を搬入する(S1、S11)。ここでは、不図示の搬入装置が製造装置10内に第一基板1および第二基板2を搬入する。なお、第一基板1は図1に示す態様と表裏面を逆にして搬入される。一方、第二基板2は図1に示す態様のまま搬入される。すなわち、第一基板1および第二基板2は、いずれも上に凸の態様で搬入される。
First, in
次にステップ2およびステップ12において、製造装置10は、第一基板1および第二基板2のそれぞれについて、プリアラインメントによりおおよその位置決めをする(S2、S12)。
Next, in
その後ステップ3において、製造装置10は、ステップ2でプリアラインメントされた第一基板1の表裏面を反転する(S3)。これにより第一基板1、第二基板2は、図5に示すように、ともに他方のウェハに向かって凸の態様で配置される。なお、ステップ1において第一基板1を図1に示す態様で搬入するとともに、このステップ3の処理を実行しなくても良い。
Thereafter, in
その後ステップ4において、製造装置10は、表裏面が反転された第一基板1を吸着する(S4)。具体的には、第一チャック3が第一基板1の吸着領域13を吸着する。なお、吸着領域13の吸着面積は例えば直径数mm程度の略円状の領域であり、以降の各工程で位置ずれが生じない範囲でなるべく小さくすることが望ましい。
Thereafter, in
一方ステップ14において、製造装置10は、第二基板2を吸着する(S14)。具体的には、第二チャック4が第二基板2の吸着領域23を吸着する。また、吸着領域23の吸着面積は、吸着領域13の吸着面積よりも半径が約150μm小さい領域であることが望ましい。
On the other hand, in
その後ステップ5およびステップ15において、製造装置10は、第一基板1および第二基板2の位置を測定する(S5、S15)。ここでは、まず第一基板1の吸着領域13を第一チャック3に吸着させた状態で、検出部7が第一基板1に形成されたアラインメントマーク15を検出する。同様に、検出部8が第二基板2に形成されたアラインメントマーク25を検出する。
Thereafter, in
具体的に説明する。軸X1を回転軸として第一基板1を回転させた状態で、検出部7は、第一基板1の裏面12側から第一基板1の面内の複数個所に形成された複数のアラインメントマーク15の3次元位置情報を検出する。ここで、複数のアラインメントマーク15についてより詳細に説明する。
This will be specifically described. In a state where the
図7は、本技術の第一実施形態に係るアラインメントマーク15についての説明図である。以下、図5に示すアラインメントマーク15の詳細例について説明するが、アラインメントマーク25についても同様であるものとする。
FIG. 7 is an explanatory diagram of the
アラインメントマーク15は、第一基板1の第二基板2に対する貼り合わせ側の面部に設けられる(図5参照)。図7に示すように、アラインメントマーク15は、第一基板1の平面視において、格子点状に配列される。
The
図7に示すように、第一基板1においては、半導体基板100が切断され分離されることで各固体撮像装置を構成する複数のチップ16と、半導体基板100を複数のチップに分離するためのダイシングラインが存在するダイシング領域(スクライブ領域)17とが存在する。ダイシングの工程において、ダイシング領域17に存在するダイシングラインに沿って半導体基板100が切断されることで、半導体基板100が複数の半導体チップに分離され、固体撮像装置が得られる。
As shown in FIG. 7, in the
複数のチップ16は、第一基板1において、縦方向・横方向に沿って各方向について等間隔に規則的に配列される。複数のチップ16の配列について、横方向(図7における左右方向)を第1の方向とした場合、縦方向(図7における上下方向)は、第1の方向に直行する第2の方向ということができる。図7に示すように、複数のチップ16は、第一基板1において平面的に略全範囲にわたって設けられる。
The plurality of
ダイシング領域17は、上述のような複数のチップ16の配列に対応して、格子状に形成される。すなわち、ダイシング領域17は、縦方向に互いに隣り合うチップ16同士の間隔の幅を有する横方向のライン部分と、横方向に互いに隣り合うチップ16同士の間隔の幅を有する縦方向のライン部分とにより、格子状に形成される。
The dicing
このように縦方向・横方向に沿って規則的に配置されるチップ16群と、格子状に形成されるダイシング領域17とを有する第一基板1において、アラインメントマーク15は、ダイシング領域17における格子点の部分に設けられるのが好適である。ただし、必ずしもダイシング領域17における格子点の部分に設けられる必要はない。
Thus, in the
また、アラインメントマーク15の配置に関しては、第一基板1において全面的に設けられることが望ましい。つまり、アラインメントマーク15は、第一基板1において平面的に略全範囲にわたって設けられるチップ16との関係において均一的に配置されることが望ましい。
Further, regarding the arrangement of the alignment marks 15, it is desirable that they are provided on the entire surface of the
図7に示すように、アラインメントマーク15は、一方の対向する辺と他方の対向する辺とがそれぞれチップ16の配列を規定する縦方向または横方向に沿うような正方形状の外形を有する。なお、アラインメントマーク15は、例えば約100μm×100μmの略十字状の外形を有しても良い。
As shown in FIG. 7, the
アラインメントマーク15は、例えば、シリコン基板である第一基板1に金属パターンが形成されることにより設けられる。第一基板1に金属パターンを形成するための手法としては、例えばCVD(Chemical Vapor Deposition)やエッチング等の公知の手法が用いられる。
The
アラインメントマーク15は、第一基板1を透過した赤外線の反射光から、検出部7によって検出される。このため、アラインメントマーク15は、赤外線の反射光から検出部7によって検出されるように、他の部分(シリコン部分)とは異なる反射率を有する部分として設けられる。
The
例えば、上述したようにアラインメントマーク15が金属パターン部分である場合、アラインメントマーク15の金属部分は他の部分(シリコン部分)より大きな反射率を有する部分となる。つまり、この場合、アラインメントマーク15の部分からは赤外線の反射光が戻ってくるので、検出部7によってアラインメントマーク15が検出される。
For example, as described above, when the
アラインメントマーク15としては、第一基板1における他の部分(シリコン部分)に対する反射率の差により、赤外線の反射光から検出部7によって検出されるものであればよい。したがって、アラインメントマーク15は、第一基板1にシリコンとは反射率が異なる材料が埋め込まれることで構成されている。ここで、アラインメントマーク15を構成する、シリコンとは反射率が異なる材料としては、例えばアルミニウム、銅、タングステン等の金属が挙げられる。ただし、アラインメントマーク15を形成する材料は、金属材料に限定されず、例えば酸化膜等であってもよい。
The
本実施形態のようにアラインメントマーク15が第一基板1の表面11に設けられる場合、第一基板1が第二基板2と貼り合わされる前に単体で製造プロセスを経ている間に、所定のタイミングで、第一基板1にアラインメントマーク15が形成される。そして、アラインメントマーク15が形成された第一基板1が、アラインメントマーク15が形成された面側から、第二基板2と貼り合わされる。
When the
以上図7を用いて説明してきた複数のアラインメントマーク15の3次元位置情報が、検出部7によって検出される(図6のS5)。 The three-dimensional position information of the plurality of alignment marks 15 described above with reference to FIG. 7 is detected by the detection unit 7 (S5 in FIG. 6).
なお、ステップ5において制御部9は、検出部7によって検出された複数のアラインメントマーク15の3次元位置情報に基づいて、第一基板1全面の位置、高さ、厚みおよび反り量等の第一基板1の形状情報を求める。同様の方法により、ステップ15において制御部9は、検出部8によって検出された複数のアラインメントマーク25の3次元位置情報に基づいて、第二基板2全面の位置、高さ、および反り量等の第二基板2の形状情報を求める。
In
またステップ5およびステップ15において制御部9は、求められた第一基板1、第二基板2の形状情報に基づいて、第一基板1、第二基板2の中心位置と回転角を算出する。ここでいう中心位置とは、お椀状の第一基板1、第二基板2の中心部分の位置である。回転角とは、第一基板1又は第二基板2の中心を原点とした場合における第一基板1又は第二基板2の時計回りもしくは反時計回りの回転角度である。その後、第一基板1、第二基板2の中心位置と回転角が揃うように、第一基板1、第二基板2の新たな位置を求める。
In
なお、ステップ5およびステップ15では、第一基板1、第二基板2の反り量が異なる場合、図8に示す第一基板1のアラインメントマーク15a、第二基板2のアラインメントマーク25aのように、アラインメントマークの位置がずれる。
In
図8は、二枚のウェハの反り量が異なる場合のアラインメントマークの位置ずれを示す図である。この場合であっても、第一基板1、第二基板2に形成された複数のアラインメントマーク15a、15b、25a、25bの3次元位置情報に基づいて、各第一基板1、第二基板2の中心位置と回転角を算出する。
FIG. 8 is a diagram showing the misalignment of the alignment mark when the warpage amounts of the two wafers are different. Even in this case, based on the three-dimensional position information of the plurality of
その後ステップ6において、製造装置10は、第一基板1および第二基板2をアラインメント(位置決め)する(S6)。ステップ6では、第一基板1の吸着領域13のみを第一チャック3に吸着させた状態で、制御部9は、第一チャック3および第一チャック保持部5を動作させて、ステップ5で決定された位置に第一基板1を移動させる。同様に、第二基板2の吸着領域23のみを第二チャック4に吸着させた状態で、制御部9は、第二チャック4および第二チャック保持部6を動作させて、ステップ15で決定された位置に第二基板2を移動させる。
Thereafter, in
その後ステップ7において、製造装置10は、第一基板1、第二基板2の貼り合わせを開始する(S7)。ステップ7では、不図示のプラズマ照射機が、貼り合わせ前の第一基板1の表面11と第二基板2の表面12とを活性化するためにプラズマを照射する。その後、制御部9が、第一チャック駆動部51および第一チャック保持部5を動作させて、第一チャック3に吸着された第一基板1の表面11を、所定の押し圧、例えば1N〜50N位の力で第二基板2の表面21に押し付ける。
Thereafter, in
この際、制御部9は、ステップ6で算出された第一基板1、第二基板2の反り量、及び、第一基板1、第二基板2間の距離の少なくとも一方に基づいて、貼り合わせ条件を制御する。ここでいう貼り合わせ条件とは、第一基板1、第二基板2の貼り合わせを制御する各種パラメータであり、第一基板1、第二基板2の相対位置、押し圧、ウェハの厚み方向の移動距離および前述の接合条件等の少なくとも一種類である。
At this time, the
例えば、ステップ6で算出された第一基板1、第二基板2の反り量のうちのいずれか一方の反り量が大きい場合には、反り量に応じて上述のプラズマの照射時間を長くする又は押し圧を強くする。これにより、第一基板1、第二基板2間の接合力を向上させることができる。また例えば、第一基板1、第二基板2の反り量に応じて、第一基板1、第二基板2の相対位置を補正する。また例えば第一基板1と第二基板2との間の距離が5μmになるまでは第一チャック3、第二チャック4を高速に移動させ、その後に所定の押し圧で第一基板1を第二基板2に押し付けても良い。
For example, when either one of the warpage amounts of the
なお、ステップ7において、制御部9は、第二チャック駆動部61および第二チャック保持部6を動作させて、第二チャック4に吸着された第二基板2の表面21を、所定の押し圧で第一基板1の表面11に押し付けても良い。
In
その後ステップ8において、製造装置10は、第一基板1を貼り合わせる(S8)。ステップ8では、制御部9は、所定の時間経過後又は所定の段階まで貼り合わせ状態が進んだ後に、第一基板1および第二基板2のうちの一方、ここでは第一基板1の第一チャック3による吸着を解除し、第一チャック3を退避させる。
Thereafter, in
ここでいう所定の段階とは、例えば第一基板1、第二基板2の略中央部分が貼り合わされた段階である。この段階で第一チャック3による第一基板1の吸着を解除することによって、吸着による第一基板1への外力を低減できる。また所定の段階とは、例えば第一基板1、第二基板2の貼り合わせが完了した段階である。この段階まで第一チャック3による第一基板1の吸着を保持することによって、第一基板1、第二基板2間の位置ずれを抑制することができる。
The predetermined stage here is a stage in which, for example, the substantially central portions of the
なお、貼り合わせ状態の観察手段としては、前述の検出部7、8を用いても良い。また、アラインメント光学系よりも視野の大きな赤外線光学系を用いても良い。視野の大きな赤外線光学系で貼り合わせ中の第一基板1、第二基板2を観察すると、ボンディングウェーブと呼ばれる貼り合わせの界面が進行していく様子を観察することができるので、貼り合わせ状態の段階を把握することができる。
Note that the
その後ステップ9において、製造装置10は、貼り合わされた第一基板1および第二基板2を搬出する(S9)。ここでは、不図示の搬出装置が、第二チャック4に吸着され、互いに貼り合わされた第一基板1、第二基板2からなる半導体基板100を搬出する。
Thereafter, in
以上に示す各工程により、第一基板1、第二基板2は貼り合わされる。なお、このようにして作製された半導体基板100が以降従来と同様の工程を経ることによって、所望の積層型の裏面照射型センサが製造される。なお、ステップ7では、第一基板1、第二基板2の貼り合わせの前にプラズマ照射が実施されたが、本技術の適用対象はプラズマ照射工程を含む貼り合わせに限定されるものではない。
The
[第二の実施形態]
以下、本技術の第二の実施形態について説明する。
[Second Embodiment]
Hereinafter, a second embodiment of the present technology will be described.
前述の第一の実施形態では、検出部7が、第一チャック保持部5と第一基板1との間のスペースに設けられる形態であった(図5参照)。ここでは、検出部7Aが、第一チャック保持部5の外側、すなわち第一チャック保持部5を介して第一チャック3と反対側のスペースに設けられる形態について説明する(図9参照)。検出部8Aについても同様である。
In the first embodiment described above, the
図9は、本技術の第二実施形態に係る半導体装置の製造装置を示す図である。なお、以下に示す図9の説明において、図5と同様の構成要素については同一の符号を付して重複する説明を適宜省略する。 FIG. 9 is a diagram illustrating a semiconductor device manufacturing apparatus according to the second embodiment of the present technology. In the following description of FIG. 9, the same components as those in FIG.
検出部7Aは、第一チャック保持部5の外側のスペースにおいて、図中の上下左右方向を移動可能に設けられている。この検出部7Aは、第一チャック保持部5に形成された複数の開口部5a、5b、5c、5dの各々を介して、第一基板1に形成された複数のアラインメントマーク15を検出する。この検出部7Aは、例えば赤外線カメラや赤外線顕微鏡等の赤外線を用いた光学系であることが望ましい。
7 A of detection parts are provided in the space outside the 1st chuck | zipper holding |
検出部8Aは、第二チャック保持部6の外側のスペースにおいて、図中の上下左右方向を移動可能に設けられている。この検出部8Aは、第二チャック保持部6に形成された開口部6a、6b、6c、6dの各々を介して、第二基板2に形成された複数のアラインメントマーク25を検出する。この検出部8Aは、検出部7Aと同様に、例えば赤外線カメラや赤外線顕微鏡等の赤外線を用いた光学系であることが望ましい。
8 A of detection parts are provided in the space outside the 2nd chuck holding |
以上に示す第二実施形態に係る製造装置10Aのように、検出部7Aおよび検出部8Aをそれぞれ第一チャック保持部5、第二チャック保持部6の外側に設けても良い。
As in the
[第三の実施形態]
以下、本技術の第三の実施形態について説明する。なお、前述の第一の実施形態では、第一チャック3、第二チャック4がそれぞれ第一チャック保持部5、第二チャック保持部6の略中央に設けられた形態(図5参照)であった。ここでは、図10に示すように、第一チャック3、第二チャック4がそれぞれ第一チャック保持部5、第二チャック保持部6の端部付近に設けられる形態について説明する。
[Third embodiment]
Hereinafter, a third embodiment of the present technology will be described. In the first embodiment described above, the
図10および図11は、本技術の第三実施形態に係る半導体装置の製造装置を示す図である。図10および図11では、それぞれ第一基板1、第二基板2を貼り合わせる前後の様子を示している。
10 and 11 are diagrams illustrating a semiconductor device manufacturing apparatus according to the third embodiment of the present technology. 10 and 11 show the state before and after bonding the
図10に示す第一チャック駆動部52、第二チャック駆動部62は、それぞれ図5の第一チャック駆動部51、第二チャック駆動部61に相当する。ここでは、これら各構成要素についての重複する説明を省略する。また、図5と同様の構成要素については同一の符号を付して重複する説明を省略する。
The first
以上に示す第三実施形態に係る製造装置10Bのように、第一チャック3、第二チャック4を、それぞれ第一チャック保持部5、第二チャック保持部6の端部付近に設けても良い。
As in the
[第四の実施形態]
以下、本技術の第四の実施形態について説明する。なお、前述の第一の実施形態では、第一チャック保持部5、第二チャック保持部6は水平方向に設置される形態であった(図5参照)。ここでは、図12に示すように、第一チャック保持部5C、第二チャック保持部6Cは鉛直方向に設置される形態について説明する。
[Fourth embodiment]
Hereinafter, a fourth embodiment of the present technology will be described. In the first embodiment described above, the first
図12および図13は、本技術の第四実施形態に係る半導体装置の製造装置を示す図である。図12および図13では、それぞれ第一基板1、第二基板2を貼り合わせる前後の様子を示している。
12 and 13 are diagrams illustrating a semiconductor device manufacturing apparatus according to the fourth embodiment of the present technology. FIG. 12 and FIG. 13 show the state before and after bonding the
図12に示す第一チャック保持部5C、第二チャック保持部6C、第一チャック駆動部53、第二チャック保持部63は、それぞれ図5の第一チャック保持部5、第二チャック保持部6、第一チャック駆動部51、第二チャック保持部61に相当する。ここでは、これら各構成要素についての重複する説明を省略する。また、図5と同様の構成要素については同一の符号を付して重複する説明を省略する。
The first chuck holding portion 5C, the second
以上に示す第四実施形態に係る製造装置10Cのように、第一基板1、第二基板2を縦置きにし、且つ、第一チャック3、第二チャック4をそれぞれ第一チャック保持部5C、第二チャック保持部6Cの鉛直上方向の端部付近に配置しても良い。これにより、第一基板1、第二基板2の自重によるたわみ、すなわち反り量の変化を抑制でき、第一基板1、第二基板2の自重による位置ずれを抑制できる。
Like the manufacturing apparatus 10C according to the fourth embodiment described above, the
以上説明してきた本実施形態に係る半導体装置の製造装置および製造方法によれば、例えば図5に示すように、測定部7、8の各々が第一基板1、第二基板2のごく近傍に設けられている。そのため、第一基板1、第二基板2の位置、高さを高精度に測定するとともに、第一基板1、第二基板2の高精度なアラインメントや補正が可能になる。また、第一基板1、第二基板2の位置、高さ、厚み、および反り量等の状態が変化した場合であっても、貼り合わせを制御できる。
According to the semiconductor device manufacturing apparatus and manufacturing method according to the present embodiment described above, for example, as shown in FIG. 5, each of the
また、例えば図3に示すように、第一チャック3は吸着領域13のみで第一基板1を吸着している。同様に、第二チャック4は吸着領域23のみで第二基板2を吸着している。そのため、第一基板1、第二基板2を変形させる外力が小さくなり、第一基板1、第二基板2の歪みや位置ずれを低減できる。また、第一チャック3と第一基板1との接触面積と、第二チャック4と第二基板2との接触面積とがともに小さいので、異物の咬み込みによる第一基板1、第二基板2の歪みや位置ずれの発生を防ぐことができる。
For example, as shown in FIG. 3, the
また、例えば図3に示すように、吸着領域13の面積が、第一基板1、第二基板2の搬送に係る誤差や、第一基板1、第二基板2のプリアラインメントの際の位置決め誤差を吸収可能としているな分だけ、吸着領域23の面積よりも広い面積になるように構成されている。そのため、第一基板1、第二基板2の搬送誤差や、第一基板1、第二基板2のプリアラインメントの際の位置決め(例えば直径で±150μm程度)の影響を除くことができる。
Further, for example, as shown in FIG. 3, the area of the
また、例えば図3に示すように、吸着領域13以外の領域において、第一基板1は第一チャック3と接触しない、すなわち第一チャック3からの外力を受けない。そのため、第一チャック3による吸着を解除した場合に、本来の反りに戻ろうとする第一基板1が第一チャック3から外力を受けることによって、歪んでしまったり位置ずれを起こしたりすることを抑制できる。第二基板2についても同様である。
For example, as shown in FIG. 3, the
また、例えば図3に示すように、第一基板1、第二基板2の各々の反りは、貼り合わせ時に、吸着領域13の反対側の領域14と、吸着領域23の反対側の領域24とが最初に接触するような反り量に制御されている。そのため、貼り合わせに伴う第一基板1、第二基板2の歪みやボイドの発生を抑制できる。特に、両ウェハの反り量が同程度である場合には、第一基板1、第二基板2の倍率ずれも抑制可能である。
Further, for example, as shown in FIG. 3, the warpage of each of the
また、例えば図2Aおよび図2Bに示すように、一方のウェハの反り量が大きい場合、貼り合わせ前のプラズマ活性化時間を長くする等によって、ウェハ間の接合力を変化させる。これにより、ウェハの歪み、貼り合わせ時の位置ずれ、およびボイドの発生を低減できる貼り合わせが可能となる。 Further, for example, as shown in FIGS. 2A and 2B, when the warpage amount of one wafer is large, the bonding force between the wafers is changed by increasing the plasma activation time before bonding or the like. As a result, it is possible to perform bonding that can reduce wafer distortion, positional deviation during bonding, and generation of voids.
なお、発明が解決しようとする課題について補足する。前述のように、従来の貼り合わせ方法では、両ウェハの貼り合わせの位置ずれ、両ウェハの歪みや変形、および貼り合わせ時のボイドの発生の全てを効果的に解決できなかった。 In addition, it supplements about the subject which invention intends to solve. As described above, the conventional bonding method cannot effectively solve all of the positional deviation between the bonding of both wafers, the distortion and deformation of both wafers, and the generation of voids during bonding.
ここで、例えば上記特許文献5および特許文献6に示す方法では、貼り合わせの位置ずれを抑制できる一方、チャックに設けられたローディングピン用の開口部や異物によって、ウェハの変形や歪み、ボイドの発生を解決できない課題があった。
Here, for example, in the methods shown in
この課題は、例えば上記特許文献7および特許文献8に示す方法によって解決できそうである。しかしながら、貼り合わせは数cm/秒以上と高速で進行すること、ウェハ表面の微妙な変化により貼り合わせの進行状態が変化すること等の理由によって、チャックの吸着の時間制御は困難である。また、特許文献9に示す方法に従って赤外線カメラ等で貼り合わせの進行状態を検知することも、チャック等の構造部が存在するため困難である。また、真空チャックやウェハアラインメント機構等の複雑な機械構造を全て赤外線を透過する材料で構成することは実質的に不可能である。
This problem is likely to be solved by the methods disclosed in
また、上記特許文献10に開示された方法では、SOI(Silicon On Insulator)ウェハを作製するために必要な貼り合わせ位置精度を実現できても、積層型の裏面照射型センサに必要な極めて高精度な貼り合わせ位置精度を実現することは困難であった。ノッチ又はオリフラのみを利用して両ウェハの位置決めをしていることと、押圧に伴うウェハ移動による両ウェハの位置変化を考慮していないことに因る。
Further, in the method disclosed in
また、チャックへのウェハの吸着状態を解除すると、ウェハの反りに応じてウェハが変形するため、ウェハの歪みや位置ずれの原因となってしまう。 Further, when the wafer is released from the chucking state, the wafer is deformed in accordance with the warpage of the wafer, which may cause the wafer to be distorted or displaced.
図14Aおよび図14Bは、参考例に係るウェハの変形の説明図である。図14Aに示す製造装置101は、上チャック105(基板駆動部)と、下チャック104と、押圧部材103とを備える。
14A and 14B are explanatory diagrams of the deformation of the wafer according to the reference example. The
上チャック105は、第一基板1を着脱可能に保持する板状部材である。上チャック105の外周付近には、第一基板1を真空吸引するための吸引口105aが設けられる。さらに、上チャック105の中央付近には、押圧部材103を上チャック105の厚さ方向に移動可能にする荷重印加部が設けられる。
The
下チャック104は、第二基板2を着脱可能に保持する板状部材である。下チャック104の外周付近には、第二基板2を真空吸引するための吸引口104aが設けられる。
The
ここで、押圧部材103によって第一基板1に高荷重を印加すると、第一基板1の荷重印加領域が変形して第二基板2に接触する。その後、吸引口105a、104aによる吸着状態を解除すると、図14Bに示すように、第一基板1、第二基板2はともに初期反り量に戻ろうとして変形する。
Here, when a high load is applied to the
このように、第一基板1、第二基板2が自身の反りに応じて変形してしまう。そして、この変形が第一基板1、第二基板2の歪みや位置ずれの原因となる。
Thus, the 1st board |
本技術に係る半導体装置の製造装置および製造方法によれば、これらの課題を解決し、二枚のウェハを貼り合わせる場合に、両ウェハの貼り合わせの位置ずれ、両ウェハの歪みや変形、および貼り合わせ時のボイドの発生を効果的に防止することができる。 According to the manufacturing apparatus and the manufacturing method of the semiconductor device according to the present technology, when these problems are solved and two wafers are bonded, the positional deviation of the bonding of both wafers, the distortion and deformation of both the wafers, and Generation of voids at the time of bonding can be effectively prevented.
なお、本技術は、以下のような構成を取ることができる。
(1)第一基板の裏面の一部領域のみを吸着する第一チャックと、
第二基板の裏面の一部領域のみを吸着する第二チャックと、
前記第一チャックおよび前記第二チャックの動作を制御する制御部と、
を備え、
前記第一基板および前記第二基板は、当該第一基板と当該第二基板とを貼り合わせる場合に、前記第一チャックによって吸着される一部領域に対応する前記第一基板の表面の領域と、前記第二チャックによって吸着される一部領域に対応する前記第二基板の表面の領域とが最初に接触するような反り量で反った形状に制御されており、
前記制御部は、
貼り合わせのために前記第一基板と前記第二基板の位置合わせを行い、
前記第一チャックおよび前記第二チャックのいずれか一方のチャックが吸着した基板の表面を、他方の基板の表面に押しつけることによって、前記第一基板と前記第二基板との貼り合わせを開始する半導体基板の製造装置。
(2)前記第一基板および前記第二基板は、略同一の反り量を有する凸面形状で、且つ、互いに凸面を対面させた形状に制御されている前記(1)に記載の半導体装置の製造装置。
(3)前記第一基板および前記第二基板のいずれか一方の基板が、他方の基板に比して大きい反り量を有し、
前記反り量の大きい基板は、前記反り量の小さい基板に向かって凸の形状に制御され、
前記反り量の小さい基板は、前記反り量の大きい基板に向かって凹の形状に制御されている前記(1)に記載の半導体装置の製造装置。
(4)前記制御部は、前記第一基板および前記第二基板の反り量、又は、前記第一基板と前記第二基板との間の距離の少なくとも一方に基づいて、前記第一基板と前記第二基板との貼り合わせ条件を制御する前記(1)〜(3)に記載の半導体装置の製造装置。
(5)前記第一基板および前記第二基板の各々に形成された複数のマークを検出する検出部をさらに備え、
前記制御部は、前記検出部によって検出された前記複数のマークの位置情報に基づいて、前記第一基板および前記第二基板の位置合わせを行う前記(1)〜(4)に記載の半導体装置の製造装置。
(6)前記第一チャックによる前記第一基板の吸着領域と、前記第二チャックによる前記第二基板の吸着領域とは面積が異なり、且つ、いずれか一方の吸着領域は、貼り合わせ方向から見て他方の一部領域に含まれる前記(1)〜(5)に記載の半導体装置の製造装置。
(7)前記第一チャックによる前記第一基板の吸着領域の面積と、前記第二チャックによる前記第二基板の吸着領域の面積とは、前記第一基板と前記第二基板とのプリアラインメントに係る位置決め誤差および搬送誤差に基づいて決定される前記(1)〜(6)に記載の半導体装置の製造装置。
(8)第一基板の裏面と第二基板の裏面とを貼り合わせて形成される半導体装置の製造方法であって、
前記第一基板および前記第二基板は、当該第一基板と当該第二基板とを貼り合わせる場合に、第一チャックによって吸着される前記第一基板の裏面の一部領域に対応する表面の領域と、第二チャックによって吸着される前記第二基板の裏面の一部領域に対応する表面の領域とが最初に接触するような反り量で反った形状に制御されており、
前記方法は、
前記第一基板の裏面の一部領域のみを、前記第一チャックによって吸着する第一の手順と、
前記第二基板の裏面の一部領域のみを、前記第二チャックによって吸着する第二の手順と、
貼り合わせのために前記第一基板と前記第二基板の位置合わせを行う第三の手順と、
前記第一チャックおよび前記第二チャックのいずれか一方のチャックが吸着した基板の表面を、他方の基板の表面に押しつけることによって、前記第一基板と前記第二基板との貼り合わせを開始する第四の手順と、
を含む半導体装置の製造方法。
In addition, this technique can take the following structures.
(1) a first chuck that adsorbs only a partial region of the back surface of the first substrate;
A second chuck that adsorbs only a partial area of the back surface of the second substrate;
A control unit for controlling operations of the first chuck and the second chuck;
With
The first substrate and the second substrate include a region on the surface of the first substrate corresponding to a partial region adsorbed by the first chuck when the first substrate and the second substrate are bonded together. , The shape is controlled to be warped with a warping amount such that a region of the surface of the second substrate corresponding to a partial region adsorbed by the second chuck first comes in contact,
The controller is
Align the first substrate and the second substrate for bonding,
A semiconductor that starts bonding of the first substrate and the second substrate by pressing the surface of the substrate adsorbed by one of the first chuck and the second chuck against the surface of the other substrate. Board manufacturing equipment.
(2) The manufacturing method of the semiconductor device according to (1), wherein the first substrate and the second substrate have a convex shape having substantially the same amount of warpage, and are controlled to have a shape in which the convex surfaces face each other. apparatus.
(3) One of the first substrate and the second substrate has a larger amount of warpage than the other substrate,
The substrate having a large amount of warpage is controlled in a convex shape toward the substrate having a small amount of warpage,
The apparatus for manufacturing a semiconductor device according to (1), wherein the substrate with a small amount of warpage is controlled in a concave shape toward the substrate with a large amount of warpage.
(4) The control unit is configured to determine whether the first substrate and the second substrate are warped, or based on at least one of a distance between the first substrate and the second substrate. The apparatus for manufacturing a semiconductor device according to any one of (1) to (3), wherein the bonding condition with the second substrate is controlled.
(5) further comprising a detection unit for detecting a plurality of marks formed on each of the first substrate and the second substrate;
The semiconductor device according to any one of (1) to (4), wherein the control unit aligns the first substrate and the second substrate based on positional information of the plurality of marks detected by the detection unit. Manufacturing equipment.
(6) The suction area of the first substrate by the first chuck and the suction area of the second substrate by the second chuck have different areas, and one of the suction areas is viewed from the bonding direction. The semiconductor device manufacturing apparatus according to any one of (1) to (5), which is included in the other partial region.
(7) The area of the suction region of the first substrate by the first chuck and the area of the suction region of the second substrate by the second chuck are pre-alignment between the first substrate and the second substrate. The semiconductor device manufacturing apparatus according to any one of (1) to (6), which is determined based on the positioning error and the conveyance error.
(8) A method for manufacturing a semiconductor device formed by bonding a back surface of a first substrate and a back surface of a second substrate,
When the first substrate and the second substrate are bonded to each other, the first substrate and the second substrate are surface regions corresponding to a partial region of the back surface of the first substrate that is attracted by the first chuck. And the shape of the warp amount is controlled so that the region of the front surface corresponding to the partial region of the back surface of the second substrate adsorbed by the second chuck is first contacted,
The method
A first procedure for adsorbing only a partial region of the back surface of the first substrate by the first chuck;
A second procedure for adsorbing only a partial region of the back surface of the second substrate by the second chuck;
A third procedure for aligning the first substrate and the second substrate for bonding;
First bonding of the first substrate and the second substrate is started by pressing the surface of the substrate attracted by one of the first chuck and the second chuck against the surface of the other substrate. Four steps,
A method of manufacturing a semiconductor device including:
1 第一基板(センサ用ウェハ)
2 第二基板(回路用ウェハ)
3 第一チャック(センサ基板用チャック)
4 第二チャック(回路基板用チャック)
10 製造装置
11、21 表面
12、22 裏面
13、23 吸着領域(一部領域)
1 First substrate (sensor wafer)
2 Second substrate (circuit wafer)
3 First chuck (Chuck for sensor board)
4 Second chuck (Chuck for circuit board)
10
Claims (8)
第二基板の裏面の一部領域のみを吸着する第二チャックと、
前記第一チャックおよび前記第二チャックの動作を制御する制御部と、
を備え、
前記第一基板および前記第二基板は、当該第一基板と当該第二基板とを貼り合わせる場合に、前記第一チャックによって吸着される一部領域に対応する前記第一基板の表面の領域と、前記第二チャックによって吸着される一部領域に対応する前記第二基板の表面の領域とが最初に接触するような反り量で反った形状に制御されており、
前記制御部は、
貼り合わせのために前記第一基板と前記第二基板の位置合わせを行い、
前記第一チャックおよび前記第二チャックのいずれか一方のチャックが吸着した基板の表面を、他方の基板の表面に押しつけることによって、前記第一基板と前記第二基板との貼り合わせを開始する半導体基板の製造装置。 A first chuck that adsorbs only a partial region of the back surface of the first substrate;
A second chuck that adsorbs only a partial area of the back surface of the second substrate;
A control unit for controlling operations of the first chuck and the second chuck;
With
The first substrate and the second substrate include a region on the surface of the first substrate corresponding to a partial region adsorbed by the first chuck when the first substrate and the second substrate are bonded together. , The shape is controlled to be warped with a warping amount such that a region of the surface of the second substrate corresponding to a partial region adsorbed by the second chuck first comes in contact,
The controller is
Align the first substrate and the second substrate for bonding,
A semiconductor that starts bonding of the first substrate and the second substrate by pressing the surface of the substrate adsorbed by one of the first chuck and the second chuck against the surface of the other substrate. Board manufacturing equipment.
前記反り量の大きい基板は、前記反り量の小さい基板に向かって凸の形状に制御され、
前記反り量の小さい基板は、前記反り量の大きい基板に向かって凹の形状に制御されている請求項1に記載の半導体装置の製造装置。 Either one of the first substrate and the second substrate has a larger amount of warpage than the other substrate,
The substrate having a large amount of warpage is controlled in a convex shape toward the substrate having a small amount of warpage,
2. The semiconductor device manufacturing apparatus according to claim 1, wherein the substrate having a small amount of warpage is controlled in a concave shape toward the substrate having a large amount of warpage.
前記制御部は、前記検出部によって検出された前記複数のマークの位置情報に基づいて、前記第一基板および前記第二基板の位置合わせを行う請求項1に記載の半導体装置の製造装置。 A detector that detects a plurality of marks formed on each of the first substrate and the second substrate;
2. The semiconductor device manufacturing apparatus according to claim 1, wherein the control unit aligns the first substrate and the second substrate based on positional information of the plurality of marks detected by the detection unit.
前記第一基板および前記第二基板は、当該第一基板と当該第二基板とを貼り合わせる場合に、第一チャックによって吸着される前記第一基板の裏面の一部領域に対応する表面の領域と、第二チャックによって吸着される前記第二基板の裏面の一部領域に対応する表面の領域とが最初に接触するような反り量で反った形状に制御されており、
前記方法は、
前記第一基板の裏面の一部領域のみを、前記第一チャックによって吸着する第一の手順と、
前記第二基板の裏面の一部領域のみを、前記第二チャックによって吸着する第二の手順と、
貼り合わせのために前記第一基板と前記第二基板の位置合わせを行う第三の手順と、
前記第一チャックおよび前記第二チャックのいずれか一方のチャックが吸着した基板の表面を、他方の基板の表面に押しつけることによって、前記第一基板と前記第二基板との貼り合わせを開始する第四の手順と、
を含む半導体装置の製造方法。 A method of manufacturing a semiconductor device formed by bonding a back surface of a first substrate and a back surface of a second substrate,
When the first substrate and the second substrate are bonded to each other, the first substrate and the second substrate are surface regions corresponding to a partial region of the back surface of the first substrate that is attracted by the first chuck. And the shape of the warp amount is controlled so that the region of the front surface corresponding to the partial region of the back surface of the second substrate adsorbed by the second chuck is first contacted,
The method
A first procedure for adsorbing only a partial region of the back surface of the first substrate by the first chuck;
A second procedure for adsorbing only a partial region of the back surface of the second substrate by the second chuck;
A third procedure for aligning the first substrate and the second substrate for bonding;
First bonding of the first substrate and the second substrate is started by pressing the surface of the substrate adsorbed by one of the first chuck and the second chuck against the surface of the other substrate. Four steps,
A method of manufacturing a semiconductor device including:
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Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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Publications (1)
Publication Number | Publication Date |
---|---|
JP2013258377A true JP2013258377A (en) | 2013-12-26 |
Family
ID=49954531
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012135092A Pending JP2013258377A (en) | 2012-04-02 | 2012-06-14 | Semiconductor device manufacturing apparatus and semiconductor device manufacturing method |
Country Status (1)
Country | Link |
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