JP2013206247A - System controller, information processor, and control method of system controller - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To prevent a deterioration in performance in a system controller adopting a system for transmitting a response packet prior to a request packet.SOLUTION: A system controller 2 connected to a plurality of arithmetic processing units 1 has: a request holding part 8 for storing a request from a first arithmetic processing unit 1 among the plurality of arithmetic processing units 1; a response holding part 11 for storing a response to a second arithmetic processing unit 1 among the plurality of arithmetic processing units 1 corresponding to the request from the first arithmetic processing unit 1; and an arbitration part 12 for outputting a response prior to a request when the response holding part 11 has already held the response in the case that the request is stored in the request holding part 8, and outputting the request prior to the response when the response has not been held in the response holding part 11 yet in the case that the request is stored in the request holding part 8.

Description

本件は、システム制御装置、情報処理装置及びシステム制御装置の制御方法に関する。   This case relates to a system control apparatus, an information processing apparatus, and a control method for the system control apparatus.

ＳＭＰ（Symmetrical Multi Processor）等のメモリ共有マルチプロセッサシステムにおいては、プロセッサとメモリ間、或いは、複数プロセッサ間でデータの転送が行なわれる。このようなシステムでは、各プロセッサがそれぞれデータを更新する。このため、データに矛盾が生じないように、システムコントローラ（System Controller：ＳＣ）によって、各プロセッサのキャッシュを監視して、複数のプロセッサによるデータの処理の順序を制御する必要がある。   In a memory sharing multiprocessor system such as SMP (Symmetrical Multi Processor), data is transferred between a processor and a memory or between a plurality of processors. In such a system, each processor updates data. For this reason, it is necessary to control the order of data processing by a plurality of processors by monitoring the cache of each processor by a system controller (SC) so that no contradiction occurs in the data.

プロセッサは、データを例えばパケット単位で扱う。このようなパケットには主に、プロセッサが新たに発行する要求パケット（メモリフェッチ等）と、他のプロセッサからの要求に対する応答パケット（メモリストア、プロセッサ間のデータ転送等）との少なくとも２種類ある。
一般に、ＳＣは、プロセッサからの要求パケットを受け取り、異なるプロセッサ間の要求を、優先順位を付けて選択（この処理を「調停」と呼ぶ）する調停回路を備える。この調停回路は、複数のプロセッサがそれぞれ出力する複数の要求を調停して、各プロセッサのキャッシュステータスを検索するためのスヌープパイプラインに投入する。そして、ＳＣは、要求パケットに対して、スヌープ結果に応じて、メモリにアクセスするか（キャッシュミスの場合）、キャッシュヒットした場合には、そのプロセッサに対してオーダーを発行する。 The processor handles data in units of packets, for example. Such packets mainly include at least two types of request packets (memory fetch, etc.) newly issued by the processor and response packets (memory store, data transfer between processors, etc.) for requests from other processors. .
In general, the SC includes an arbitration circuit that receives a request packet from a processor and selects requests between different processors with priority (this process is referred to as “arbitration”). The arbitration circuit arbitrates a plurality of requests output from a plurality of processors, and inputs the requests to a snoop pipeline for searching the cache status of each processor. Then, the SC accesses the memory in response to the snoop result for the request packet (in the case of a cache miss), or issues an order to the processor when a cache hit occurs.

一部のシステムアーキテクチャでは、キャッシュ間のデータのコヒーレンシを保障するために、要求パケットが応答パケットを追い越してはならないという制約を課している。この制約は、ＳＣ内に設けられた、送出パケットを選択する調停回路が、常に要求パケットよりも応答パケットを優先することにより実現される。
ここで、このような従来のＳＣ１０２が適用される情報処理装置としての情報処理システム２００のハードウェア構成の例を説明する。 Some system architectures impose a constraint that a request packet must not overtake a response packet to ensure coherency of data between caches. This restriction is realized by the arbitration circuit provided in the SC that selects the transmission packet always giving priority to the response packet over the request packet.
Here, an example of a hardware configuration of an information processing system 200 as an information processing apparatus to which such a conventional SC 102 is applied will be described.

図６は、従来のＳＣ１０２が適用される情報処理システム２００のハードウェア構成の例を模式的に示す図である。
情報処理システム２００は、１以上の演算処理装置としてのＣＰＵ（Central Processing Unit）１０１−１〜１０１−ｎ（ｎは１以上の整数）、ＳＣ１０２、入出力ユニット（Input/Output Unit：ＩＯ）１０３、メモリアクセスコントローラ（Memory Access Controller：ＭＡＣ）１０４、及び１以上のＤＲＡＭ（Dynamic Random Access Memory）１０５−１〜１０５−ｍ（ｍは１以上の整数）を備える。 FIG. 6 is a diagram schematically illustrating an example of a hardware configuration of an information processing system 200 to which the conventional SC 102 is applied.
The information processing system 200 includes a CPU (Central Processing Unit) 101-1 to 101-n (n is an integer of 1 or more), an SC 102, and an input / output unit (IO) 103 as one or more arithmetic processing devices. A memory access controller (MAC) 104 and one or more DRAMs (Dynamic Random Access Memory) 105-1 to 105-m (m is an integer of 1 or more).

ＣＰＵ１０１−１〜１０１−ｎは、ＤＲＡＭ１０５−１〜１０５−ｍ等から不図示のプログラムや、不図示のストレージからＯＳ（Operating System）等を読み出し、各種処理を実行するプロセッサである。
ＳＣ１０２は、ＣＰＵ１０１−１〜１０１−ｎ、ＩＯ１０３、及びＭＡＣ１０４とバスで接続されており、１つのシステムボード（System Board：ＳＢ）に組み込まれている。また、ＳＣ１０２には、不図示の他のＳＢとの接続用のバスも存在する。 The CPUs 101-1 to 101-n are processors that read out a program (not shown) from the DRAMs 105-1 to 105-m and the like, and an OS (Operating System) from a storage (not shown) to execute various processes.
The SC 102 is connected to the CPUs 101-1 to 101-n, the IO 103, and the MAC 104 via a bus, and is incorporated in one system board (SB). The SC 102 also has a bus for connection with another SB (not shown).

ＩＯ１０３は、情報処理システム２００と外部との接続に使用される入出力インタフェースであり、例えばネットワークインタフェースボードやＳＣＳＩ（Small Computer Systems Interface）カードなどである。
ＭＡＣ１０４は、ＳＣ１０２と間でＤＲＡＭ１０５−１〜１０５−ｍに対するアクセスを制御するコントローラである。 The IO 103 is an input / output interface used for connection between the information processing system 200 and the outside, such as a network interface board or a SCSI (Small Computer Systems Interface) card.
The MAC 104 is a controller that controls access to the DRAMs 105-1 to 105-m with the SC 102.

ＤＲＡＭ１０５−１〜１０５−ｍは、ＣＰＵ１０１−１〜１０１−ｎが演算や制御を行なうに際して、種々のデータやプログラムを格納する記憶領域である。
なお、以下、ＣＰＵを示す符号としては、複数のＣＰＵのうち１つを特定する必要があるときには符号１０１−１〜１０１−ｎを用いるが、任意のＣＰＵを指すときには符号１０１を用いる。 The DRAMs 105-1 to 105-m are storage areas for storing various data and programs when the CPUs 101-1 to 101-n perform calculation and control.
Hereinafter, as reference numerals indicating CPUs, reference numerals 101-1 to 101-n are used when one of a plurality of CPUs needs to be specified, but reference numeral 101 is used to indicate an arbitrary CPU.

また、ＤＲＡＭを示す符号としては、複数のＤＲＡＭのうち１つを特定する必要があるときには符号１０５−１〜１０５−ｍを用いるが、任意のＤＲＡＭを指すときには符号１０５を用いる。
このような構成の情報処理システム２００において、例えば、ＣＰＵ１０１の１つがＳＣ１０２に対して要求パケットを発行する。 Moreover, as a code | symbol which shows DRAM, the code | symbol 105-1 -105-m is used when it is necessary to specify one of several DRAM, but the code | symbol 105 is used when pointing out arbitrary DRAMs.
In the information processing system 200 having such a configuration, for example, one of the CPUs 101 issues a request packet to the SC 102.

ＳＣ１０２は、要求されたデータが、他のＣＰＵ１０１の不図示のキャッシュに存在するかどうかをスヌープする。要求データが他のＣＰＵ１０１のキャッシュに存在する（すなわちヒット）場合、ＳＣ１０２は、データを有するキャッシュのＣＰＵ１０１に対してオーダーを発行する。
一方、要求データが他のＣＰＵ１０１のキャッシュに存在しない（すなわちヒットしない）場合、ＳＣ１０２は、ＭＡＣ１０４にメモリ要求を送る。 The SC 102 snoops whether the requested data exists in a cache (not shown) of another CPU 101. If the requested data exists in the cache of another CPU 101 (that is, hit), the SC 102 issues an order to the CPU 101 of the cache having the data.
On the other hand, when the request data does not exist in the cache of another CPU 101 (that is, does not hit), the SC 102 sends a memory request to the MAC 104.

ＳＣ１０２は、オーダーを発行した先のＣＰＵ１０１、又はメモリ要求を発行した先のＭＡＣ４から応答パケットを受信すると、その応答パケットを、要求パケットを発行したＣＰＵ１０１に転送する。
図７は、従来の情報処理システム２００におけるＳＣ１０２の構成例を模式的に示す図である。 When receiving a response packet from the CPU 101 that issued the order or the MAC 4 that issued the memory request, the SC 102 transfers the response packet to the CPU 101 that issued the request packet.
FIG. 7 is a diagram schematically illustrating a configuration example of the SC 102 in the conventional information processing system 200.

ＳＣ１０２は、要求キュー（Request Queue：ＲＱＱ）部１３０、応答キュー（Return Queue：ＲＴＮＱ）部１４０、調停回路（ＰＲＩＯ）１１２、要求用資源使用カウンタ（ＲＱ用ＵＳＥＤ−ＣＴ）１１３、及び応答用資源使用カウンタ（ＲＴＮ用ＵＳＥＤ−ＣＴ）１１４を備える。
要求キュー部１３０は、要求キューを処理する部分であり、要求キュー用ライトポインタ（Write Pointer：ＷＴＰＴ）１０６、要求キュー用リードポインタ（Read Pointer：ＲＤＰＴ）１０７、及び要求キュー１０８を有する。 The SC 102 includes a request queue (RQQ) unit 130, a response queue (Return Queue: RTNQ) unit 140, an arbitration circuit (PRIO) 112, a request resource use counter (USED-CT for RQ) 113, and a response resource. A usage counter (USED-CT for RTN) 114 is provided.
The request queue unit 130 is a part that processes the request queue, and includes a request queue write pointer (Write Pointer: WTPT) 106, a request queue read pointer (Read Pointer: RDPT) 107, and a request queue 108.

要求キュー１０８は、８つのエントリ１０８−０〜１０８−７を有する先入先出し（First In First Out：ＦＩＦＯ）キューであり、ＣＰＵ１０１やＩＯ１０３から受信した要求パケットを格納する。
なお、以下、要求キューを示す符号としては、要求キューのエントリのうちの１つを特定する必要があるときには符号１０８−０〜１０８−７を用いるが、要求キューの任意のエントリを指すとき、或いは要求キュー全体を指すときには符号１０８を用いる。 The request queue 108 is a first-in first-out (FIFO) queue having eight entries 108-0 to 108-7, and stores request packets received from the CPU 101 and the IO 103.
Hereinafter, as a code indicating the request queue, the code 108-0 to 108-7 is used when it is necessary to specify one of the entries of the request queue, but when indicating any entry of the request queue, Alternatively, reference numeral 108 is used to indicate the entire request queue.

要求キュー用ライトポインタ１０６は、ＣＰＵ１０１やＩＯ１０３から受信した要求パケットを、要求キュー１０８のエントリ１０８−０〜１０８−７のいずれに書き込むかを示すポインタである。
要求キュー用リードポインタ１０７は、要求キュー１０８のエントリ１０８−０〜１０８−７のうちのいずれから要求パケットを読み出すかを示すポインタである。 The request queue write pointer 106 is a pointer indicating to which of the entries 108-0 to 108-7 of the request queue 108 the request packet received from the CPU 101 or the IO 103 is to be written.
The request queue read pointer 107 is a pointer indicating from which of the entries 108-0 to 108-7 of the request queue 108 the request packet is read.

応答キュー部１４０は、応答キューを処理する部分であり、応答キュー用ライトポインタ１０９、応答キュー用リードポインタ１１０、及び応答キュー１１１を有する。
応答キュー１１１は、８つのエントリ１１１−０〜１１１−７を有するＦＩＦＯキューであり、ＣＰＵ１０１やＩＯ１０３、ＭＡＣ１０４から受信した応答パケットを格納する。 The response queue unit 140 is a part that processes the response queue, and includes a response queue write pointer 109, a response queue read pointer 110, and a response queue 111.
The response queue 111 is a FIFO queue having eight entries 111-0 to 111-7, and stores response packets received from the CPU 101, the IO 103, and the MAC 104.

なお、以下、応答キューを示す符号としては、応答キューのエントリのうちの１つを特定する必要があるときには符号１１１−０〜１１１−７を用いるが、応答キューの任意のエントリを指すとき、或いは応答キュー全体を指すときには符号１１１を用いる。
応答キュー用ライトポインタ１０９は、ＣＰＵ１０１やＩＯ１０３、ＭＡＣ１０４から受信した応答パケットを、応答キュー１１１のエントリ１１１−０〜１１１−７のうちのいずれに書き込むかを示すポインタである。 Hereinafter, as a code indicating the response queue, the code 111-0 to 111-7 is used when it is necessary to specify one of the entries in the response queue, but when indicating any entry in the response queue, Alternatively, reference numeral 111 is used to indicate the entire response queue.
The response queue write pointer 109 is a pointer indicating to which of the entries 111-0 to 111-7 of the response queue 111 the response packet received from the CPU 101, the IO 103, or the MAC 104 is to be written.

応答キュー用リードポインタ１１０は、応答キュー１１１のエントリ１１１−０〜１１１−７のうちのいずれから応答パケットを読み出すかを示すポインタである。
調停回路１１２は、ＳＣ１０２から送出されるパケットを、要求キュー部１３０と応答キュー部１４０との間で調停する回路である。つまり、調停回路１１２は、要求パケットと応答パケットのどちらを選択するかを制御する回路である。調停回路１１２は、要求キュー部１３０と応答キュー部１４０との両方から調停参加信号（不図示）を受け取り、両者の調停参加要求が競合した場合は、必ず、応答キュー部１４０を優先して選択する。このため、たとえ応答パケットの宛先資源がビジーであり、応答パケットを送出できない場合であっても、要求パケットが送出されることはない。 The response queue read pointer 110 is a pointer indicating from which of the entries 111-0 to 111-7 of the response queue 111 the response packet is read.
The arbitration circuit 112 is a circuit that arbitrates a packet transmitted from the SC 102 between the request queue unit 130 and the response queue unit 140. That is, the arbitration circuit 112 is a circuit that controls whether a request packet or a response packet is selected. The arbitration circuit 112 receives an arbitration participation signal (not shown) from both the request queue unit 130 and the response queue unit 140, and when both arbitration participation requests compete, the arbitration circuit 112 always selects the response queue unit 140 with priority. To do. For this reason, even if the destination resource of the response packet is busy and the response packet cannot be transmitted, the request packet is not transmitted.

上記のごとき、無条件で応答パケットを優先する情報処理システム２００では、応答パケットが大量に発生すると、要求パケットが長時間、調停回路１１２で選択されずに要求キュー１０８で待たされてしまう。
その間、要求パケットの処理回路は動作せず、この結果、情報処理システム２００の処理性能が低下する。 In the information processing system 200 that prioritizes response packets unconditionally as described above, if a large number of response packets are generated, the request packets are waited in the request queue 108 without being selected by the arbitration circuit 112 for a long time.
Meanwhile, the request packet processing circuit does not operate, and as a result, the processing performance of the information processing system 200 decreases.

このような問題を解決する手法として、要求パケットが一定時間待たされた場合、その要求パケットを応答パケットよりも優先させる手法がある。
しかし、この手法では、応答パケットと要求パケット間の順序が正しく維持されることを保障することができない。
このような問題を解決するための手法がいくつか存在し、例えば、特許文献１に記載の構成がある。 As a technique for solving such a problem, there is a technique for giving priority to a request packet over a response packet when the request packet waits for a certain period of time.
However, this method cannot guarantee that the order between the response packet and the request packet is correctly maintained.
There are several methods for solving such a problem. For example, there is a configuration described in Patent Document 1.

特開平８−２４９２９５号公報JP-A-8-249295

しかし、特許文献１の構成においては、例えば、キューのエントリ数をＮとすると、制御に必要なＦＦ（フリップフロップ）のビット数が、Ｎ（１＋ｌｏｇ２Ｎ）となる。このとき、ＦＦのビット数は、Ｎ＝８の場合Ｎ（１＋ｌｏｇ２Ｎ）＝３２ビット、Ｎ＝６４の場合Ｎ（１＋ｌｏｇ２Ｎ）＝４４８ビットとなり、フリップフロップのビット数が増える場合、ビット数の増加する以上に回路の規模が大きくなる。また、キューのエントリ数分の比較回路が大量に必要となり、回路が複雑化してしまう。 However, in the configuration of Patent Document 1, for example, when the number of queue entries is N, the number of FFs (flip-flops) required for control is N (1 + log 2 N). At this time, the number of FF bits is N (1 + log 2 N) = 32 bits when N = 8, N (1 + log 2 N) = 448 bits when N = 64, and when the number of flip-flop bits increases, The circuit scale becomes larger than the number increases. In addition, a large number of comparison circuits corresponding to the number of entries in the queue are required, which complicates the circuit.

このため、要求パケットより応答パケットを優先して送出する方式を採用するシステムコントローラにおいて、より小規模な回路で性能の低下を防ぐことが望ましい。
１つの側面では、本開示は、要求パケットよりも応答パケットを優先する方式を採用するシステムコントローラにおいて、性能の低下を防ぐことができる技術を提供することを目的とする。 For this reason, in a system controller that employs a method in which a response packet is sent with priority over a request packet, it is desirable to prevent performance degradation with a smaller circuit.
In one aspect, an object of the present disclosure is to provide a technique capable of preventing a decrease in performance in a system controller that employs a method in which a response packet is prioritized over a request packet.

このため、このシステム制御装置は、複数の演算処理装置に接続されるシステム制御装置であって、前記複数の演算処理装置のうち第１の演算処理装置からの要求を格納する要求保持部と、前記第１の演算処理装置からの要求に対応する、前記複数の演算処理装置のうち第２の演算処理装置への応答を格納する応答保持部と、前記要求保持部に要求が格納された場合、前記応答保持部に応答が既に保持されているとき、前記要求よりも前記応答を先に出力するとともに、前記要求保持部に要求が格納された場合、前記応答保持部に応答が未だ保持されていないとき、前記応答よりも前記要求を先に出力する調停部と、を有する。   Therefore, the system control device is a system control device connected to a plurality of arithmetic processing devices, and a request holding unit that stores a request from the first arithmetic processing device among the plurality of arithmetic processing devices; When a request is stored in the response holding unit that stores a response to the second processing unit among the plurality of processing units corresponding to the request from the first processing unit, and the request holding unit When the response is already held in the response holding unit, the response is output before the request, and when the request is stored in the request holding unit, the response is still held in the response holding unit. And an arbitration unit that outputs the request before the response.

また、この情報処理装置は、複数の演算処理装置とシステム制御装置とを有する情報処理装置であって、前記システム制御装置は、前記複数の演算処理装置のうち第１の演算処理装置からの要求を格納する要求保持部と、前記第１の演算処理装置からの要求に対応する、前記複数の演算処理装置のうち第２の演算処理装置への応答を格納する応答保持部と、前記要求保持部に要求が格納された場合、前記応答保持部に応答が既に保持されているとき、前記要求よりも前記応答を先に出力するとともに、前記要求保持部に要求が格納された場合、前記応答保持部に応答が未だ保持されていないとき、前記応答よりも前記要求を先に出力する調停部と、を有する。   The information processing apparatus is an information processing apparatus having a plurality of arithmetic processing devices and a system control device, and the system control device is requested by a first arithmetic processing device among the plurality of arithmetic processing devices. A request holding unit for storing a response, a response holding unit for storing a response to a second arithmetic processing device among the plurality of arithmetic processing devices corresponding to a request from the first arithmetic processing device, and the request holding When the request is stored in the response holding unit, when the response is already held in the response holding unit, the response is output before the request, and when the request is stored in the request holding unit, the response And an arbitration unit that outputs the request earlier than the response when a response is not yet held in the holding unit.

また、このシステム制御装置の制御方法は、複数の演算処理装置に接続されるとともに、前記複数の演算処理装置のうち第１の演算処理装置からの要求を格納する要求保持部と、前記第１の演算処理装置からの要求に対応する、前記複数の演算処理装置のうち第２の演算処理装置への応答を格納する応答保持部とを備えたシステム制御装置の制御方法であって、前記要求保持部に要求が格納された場合、前記応答保持部に応答が既に保持されているとき、前記システム制御装置が有する調停部が、前記要求よりも前記応答を先に出力し、前記要求保持部に要求が格納された場合、前記応答保持部に応答が未だ保持されていないとき、前記調停部が、前記応答よりも前記要求を先に出力する。   The control method of the system control device is connected to a plurality of arithmetic processing devices, a request holding unit for storing a request from a first arithmetic processing device among the plurality of arithmetic processing devices, and the first Corresponding to the request from the arithmetic processing device, a control method for a system control device comprising a response holding unit for storing a response to the second arithmetic processing device among the plurality of arithmetic processing devices, wherein the request When a request is stored in the holding unit, when a response is already held in the response holding unit, the arbitration unit included in the system control device outputs the response before the request, and the request holding unit If the request is stored in the response holding unit, if the response is not yet held in the response holding unit, the arbitration unit outputs the request before the response.

本開示によれば、要求パケットより応答パケットを優先して送出する方式を採用するシステムコントローラにおいて、性能の低下を防ぐことができる。   According to the present disclosure, in a system controller that employs a method in which a response packet is sent with priority over a request packet, performance degradation can be prevented.

第１実施形態の一例としてのシステムコントローラが適用される情報処理システムのハードウェア構成の例を模式的に示す図である。It is a figure which shows typically the example of the hardware constitutions of the information processing system to which the system controller as an example of 1st Embodiment is applied. 第１実施形態の一例としてのシステムコントローラの構成例を模式的に示す図である。It is a figure which shows typically the structural example of the system controller as an example of 1st Embodiment. 第１実施形態の一例としてのシステムコントローラにおける処理を示すタイムチャートである。It is a time chart which shows the process in the system controller as an example of 1st Embodiment. 第２実施形態の一例としてのシステムコントローラの例を模式的に示す図である。It is a figure which shows typically the example of the system controller as an example of 2nd Embodiment. 第２実施形態の一例としてのシステムコントローラにおける処理を示すタイムチャートである。It is a time chart which shows the process in the system controller as an example of 2nd Embodiment. 従来の情報処理システムのハードウェア構成の例を模式的に示す図である。It is a figure which shows the example of the hardware constitutions of the conventional information processing system typically. 従来の情報処理システムのシステムコントローラの構成例を模式的に示す図である。It is a figure which shows typically the structural example of the system controller of the conventional information processing system.

以下、図面を参照して本発明の実施の形態を説明する。
（１）第１実施形態
まず、第１実施形態の一例としてのＳＣ２が適用される情報処理システム２０のハードウェア構成の例を説明する。
図１は、実施形態の一例としてのＳＣ２が適用される情報処理システム２０のハードウェア構成の例を模式的に示す図である。 Embodiments of the present invention will be described below with reference to the drawings.
(1) 1st Embodiment First, the example of the hardware constitutions of the information processing system 20 with which SC2 as an example of 1st Embodiment is applied is demonstrated.
FIG. 1 is a diagram schematically illustrating an example of a hardware configuration of an information processing system 20 to which SC2 as an example of an embodiment is applied.

情報処理システム２０は、１以上のＣＰＵ１−１〜１−ｎ（ｎは１以上の整数）、ＳＣ２、ＩＯ３、ＭＡＣ４、及び１以上のＤＲＡＭ５−１〜５−ｍ（ｍは１以上の整数）を備える。
ＣＰＵ１−１〜１−ｎは、ＤＲＡＭ５−１〜５−ｍ等から不図示のプログラムや、不図示のストレージからＯＳ等を読み出し、各種処理を実行するプロセッサである。 The information processing system 20 includes one or more CPUs 1-1 to 1-n (n is an integer of 1 or more), SC2, IO3, MAC4, and one or more DRAMs 5-1 to 5-m (m is an integer of 1 or more). Is provided.
The CPUs 1-1 to 1-n are processors that read out a program (not shown) from the DRAMs 5-1 to 5-m and the like and read out an OS and the like from a storage (not shown) to execute various processes.

ＳＣ２は、ＣＰＵ１−１〜１−ｎ、ＩＯ３、及びＭＡＣ４とバスで接続されており、１つのシステムボード（System Board：ＳＢ）に組み込まれている。また、ＳＣ２には、不図示の他のＳＢとの接続用のバスも存在する。
ＩＯ３は、情報処理システム２０と外部との接続に使用されるインタフェースであり、例えばネットワークインタフェースボードやＳＣＳＩ（Small Computer Systems Interface）カードなどである。 The SC2 is connected to the CPUs 1-1 to 1-n, the IO3, and the MAC4 via a bus, and is incorporated in one system board (SB). SC2 also has a bus for connection with another SB (not shown).
IO3 is an interface used for connection between the information processing system 20 and the outside, and is, for example, a network interface board or a SCSI (Small Computer Systems Interface) card.

ＭＡＣ４は、ＳＣ２と間でＤＲＡＭ５−１〜５−ｍに対するアクセスを制御するコントローラである。
ＤＲＡＭ５−１〜５−ｍは、ＣＰＵ１−１〜１−ｎが演算や制御を行なうに際して、種々のデータやプログラムを格納する記憶領域である。
なお、以下、ＣＰＵを示す符号としては、複数のＣＰＵのうち１つを特定する必要があるときには符号１−１〜１−ｎを用いるが、任意のＣＰＵを指すときには符号１を用いる。 The MAC 4 is a controller that controls access to the DRAMs 5-1 to 5-m with the SC2.
The DRAMs 5-1 to 5-m are storage areas for storing various data and programs when the CPUs 1-1 to 1-n perform calculations and controls.
Hereinafter, as reference numerals indicating CPUs, reference numerals 1-1 to 1-n are used when one of a plurality of CPUs needs to be specified, but reference numeral 1 is used when referring to an arbitrary CPU.

また、ＤＲＡＭを示す符号としては、複数のＤＲＡＭのうち１つを特定する必要があるときには符号５−１〜５−ｍを用いるが、任意のＤＲＡＭを指すときには符号５を用いる。
このような構成の情報処理システム２０において、例えば、ＣＰＵ１の１つがＳＣ２に対して要求パケットを発行する。 Moreover, as a code | symbol which shows DRAM, the code | symbol 5-1 to 5-m is used when it is necessary to specify one of several DRAM, but code | symbol 5 is used when referring to arbitrary DRAM.
In the information processing system 20 having such a configuration, for example, one of the CPUs 1 issues a request packet to the SC 2.

ＳＣ２は、要求されたデータが、他のＣＰＵ１の不図示のキャッシュに存在するかどうかをスヌープする。要求データが他のＣＰＵ１のキャッシュに存在する（すなわちヒット）の場合、ＳＣ２は、データを有するキャッシュのＣＰＵ１に対してオーダーを発行する。
一方、要求データが他のＣＰＵ１のキャッシュに存在しない（すなわちヒットしない）場合、ＳＣ２は、ＭＡＣ４にメモリ要求を送る。 The SC 2 snoops whether the requested data exists in a cache (not shown) of another CPU 1. If the requested data is present in the cache of another CPU 1 (that is, hit), the SC 2 issues an order to the CPU 1 of the cache having the data.
On the other hand, when the request data does not exist in the cache of another CPU 1 (that is, does not hit), the SC 2 sends a memory request to the MAC 4.

ＳＣ２は、オーダーを発行した先のＣＰＵ１、又はメモリ要求を発行した先のＭＡＣ４から応答パケットを受信すると、その応答パケットを、要求パケットを発行したＣＰＵ１に転送する。
上記の動作のために、ＳＣ２は、図２に示すように、要求パケットや応答パケットを受信して保持するＦＩＦＯキューを複数備える。 When receiving a response packet from the CPU 1 that issued the order or the MAC 4 that issued the memory request, the SC 2 transfers the response packet to the CPU 1 that issued the request packet.
For the above operation, the SC 2 includes a plurality of FIFO queues that receive and hold request packets and response packets as shown in FIG.

図２は、第１実施形態の一例としてのＳＣ２の構成例を模式的に示す図である。
ＳＣ２は、要求キュー（Request Queue：ＲＱＱ）部３０、応答キュー（Return Queue：ＲＴＮＱ）部４０、調停回路（調停部；ＰＲＩＯ）１２、要求用資源使用カウンタ（ＲＱ用ＵＳＥＤ−ＣＴ）１３、及び応答用資源使用カウンタ（ＲＴＮ用ＵＳＥＤ−ＣＴ）１４を備える。 FIG. 2 is a diagram schematically illustrating a configuration example of SC2 as an example of the first embodiment.
SC2 includes a request queue (RQQ) unit 30, a response queue (Return Queue: RTNQ) unit 40, an arbitration circuit (arbitration unit; PRIO) 12, a request resource usage counter (USED-CT for RQ) 13, and A response resource usage counter (USEN-CT for RTN) 14 is provided.

要求キュー部３０は、要求キューを処理する部分であり、要求キュー用ライトポインタ（Write Pointer：ＷＴＰＴ）６、要求キュー用リードポインタ（Read Pointer：ＲＤＰＴ）７、要求キュー８、及び状態カウンタ（ＳＴＡＴＥ−ＣＴ）１５−０〜１５−７を有する。
要求キュー８は、８つのエントリ８−０〜８−７を有するＦＩＦＯキューであり、ＣＰＵ１やＩＯ３から受信した要求パケットを格納する。 The request queue unit 30 is a part that processes the request queue, and includes a request queue write pointer (Write Pointer: WTPT) 6, a request queue read pointer (Read Pointer: RDPT) 7, a request queue 8, and a state counter (STATE). -CT) 15-0 to 15-7.
The request queue 8 is a FIFO queue having eight entries 8-0 to 8-7, and stores request packets received from the CPU 1 and IO3.

なお、以下、要求キューを示す符号としては、要求キューのエントリのうちの１つを特定する必要があるときには符号８−０〜８−７を用いるが、要求キューの任意のエントリを指すとき、或いは要求キュー全体を指すときには符号８を用いる。
ライトポインタ６は、ＣＰＵ１やＩＯ３から受信した要求パケットを、要求キュー８のエントリ８−０〜８−７のいずれに書き込むかを示すポインタである。 Hereinafter, as a code indicating the request queue, the code 8-0 to 8-7 is used when it is necessary to specify one of the entries of the request queue, but when indicating any entry of the request queue, Alternatively, reference numeral 8 is used to indicate the entire request queue.
The write pointer 6 is a pointer indicating to which of the entries 8-0 to 8-7 of the request queue 8 the request packet received from the CPU 1 or IO3 is written.

リードポインタ７は、要求キュー８のエントリ８−０〜８−７のうちのいずれから要求パケットを読み出すかを示すポインタである。
状態カウンタ１５−０〜１５−７は、要求キュー８の各エントリ８−０〜８−７に対応する２ビット幅のカウンタである。
この状態カウンタ１５−０〜１５−７は、それぞれ、後述する応答キュー用リードポインタ１０と接続されている。 The read pointer 7 is a pointer indicating from which of the entries 8-0 to 8-7 of the request queue 8 the request packet is read.
The status counters 15-0 to 15-7 are 2-bit width counters corresponding to the entries 8-0 to 8-7 of the request queue 8.
Each of the status counters 15-0 to 15-7 is connected to a response queue read pointer 10 described later.

状態カウンタ１５−０〜１５−７の動作については後述する。
要求キュー部３０は、要求キュー用ライトポインタ６と要求キュー用リードポインタ７との値が一致している場合、要求キュー８にはパケットが存在しないので、調停には参加しない（調停参加信号（ＲＱ ＰＲＩＯ）３１を送信しない）。
一方、要求キュー部３０は、要求キュー用ライトポインタ６と要求キュー用リードポインタ７との値が一致せず、かつ要求パケットの宛先の資源（不図示）がビジーでない場合、調停回路１２にＲＱ ＰＲＩＯ３１を送る。 The operation of the status counters 15-0 to 15-7 will be described later.
When the values of the request queue write pointer 6 and the request queue read pointer 7 match, the request queue unit 30 does not participate in the arbitration because there is no packet in the request queue 8 (arbitration participation signal ( (RQ PRIO) 31 is not transmitted).
On the other hand, when the values of the request queue write pointer 6 and the request queue read pointer 7 do not match and the destination resource (not shown) of the request packet is not busy, the request queue unit 30 sends an RQ to the arbitration circuit 12. Send PRIO31.

応答キュー部４０は、応答キューを処理する部分であり、応答キュー用ライトポインタ９、応答キュー用リードポインタ（読み出しポインタ）１０、及び応答キュー１１−０〜１１−７を有する。
応答キュー１１は、８つのエントリ１１−０〜１１−７を有するＦＩＦＯキューであり、ＣＰＵ１やＩＯ３、ＭＡＣ４から受信した応答パケットを格納する。 The response queue unit 40 is a part that processes the response queue, and includes a response queue write pointer 9, a response queue read pointer (read pointer) 10, and response queues 11-0 to 11-7.
The response queue 11 is a FIFO queue having eight entries 11-0 to 11-7, and stores response packets received from the CPU1, IO3, and MAC4.

なお、以下、応答キューを示す符号としては、応答キューのエントリのうちの１つを特定する必要があるときには符号１１−０〜１１−７を用いるが、応答キューの任意のエントリを指すとき、或いは応答キュー全体を指すときには符号１１を用いる。
応答キュー用ライトポインタ９は、ＣＰＵ１やＩＯ３、ＭＡＣ４から受信した応答パケットを、応答キュー１１のエントリ１１−０〜１１−７のうちのいずれに書き込むかを示すポインタである。 Hereinafter, as a code indicating the response queue, the code 11-0 to 11-7 is used when one of the entries in the response queue needs to be specified, but when indicating any entry in the response queue, Alternatively, reference numeral 11 is used to indicate the entire response queue.
The response queue write pointer 9 is a pointer indicating to which of the entries 11-0 to 11-7 of the response queue 11 the response packet received from the CPU 1, IO3, or MAC4 is to be written.

応答キュー用リードポインタ１０は、応答キュー１１のエントリ１１−０〜１１−７のうちのいずれから応答パケットを読み出すかを示すポインタである。
なお、要求キュー８、応答キュー１１のいずれも、８エントリのキューとして図示されているが、エントリ数は８以外でもよい。
応答キュー部４０は、応答キュー用ライトポインタ９と応答キュー用リードポインタ１０との値が一致している場合、応答キュー１１にはパケットが存在しないので、調停には参加しない（調停参加信号（ＲＴＮ ＰＲＩＯ）４１を送信しない）。 The response queue read pointer 10 is a pointer indicating from which of the entries 11-0 to 11-7 of the response queue 11 the response packet is read.
Note that both the request queue 8 and the response queue 11 are illustrated as eight-entry queues, but the number of entries may be other than eight.
When the values of the response queue write pointer 9 and the response queue read pointer 10 match, the response queue unit 40 does not participate in the arbitration (the arbitration participation signal ( RTN PRIO) 41 is not transmitted).

一方、応答キュー部４０は、応答キュー用ライトポインタ９と応答キュー用リードポインタ１０との値が一致しない場合、調停回路１２にＲＴＮ ＰＲＩＯ４１を送る。
要求用資源使用カウンタ１３は、要求パケットの宛先資源の使用数を示す要求用資源使用カウンタであり、要求パケットの宛先資源が１つ使用される度に１インクリメントされ、要求パケットの宛先資源が１つ解放される度に１デクリメントされる。 On the other hand, if the values of the response queue write pointer 9 and the response queue read pointer 10 do not match, the response queue unit 40 sends the RTN PRIO 41 to the arbitration circuit 12.
The request resource use counter 13 is a request resource use counter indicating the number of use of the destination resource of the request packet. The request resource use counter 13 is incremented by 1 every time one destination resource of the request packet is used. Every time it is released, it is decremented by 1.

応答用資源使用カウンタ１４は、応答パケットの宛先資源の使用数を示す応答用資源使用カウンタであり、応答パケットの宛先資源が１つ使用される度に１インクリメントされ、応答パケットの宛先資源が１つ解放される度に１デクリメントされる。
調停回路１２は、ＳＣ２から送出されるパケットを、要求キュー部３０と応答キュー部４０との間で調停する回路である。つまり、調停回路１２は、要求パケットと応答パケットのどちらを選択するかを制御する回路である。調停回路１２は、要求キュー部３０と応答キュー部４０との両方から調停参加信号（ＲＱ ＰＲＩＯ３１，ＲＴＮ ＰＲＩＯ４１）を受け取り、両者の調停参加要求が競合した場合は、下記に記載する例外を除き、基本的には応答キュー部４０を優先して選択する。このため、たとえ応答パケットの宛先資源がビジーであり、応答パケットを送出できない場合であっても、要求パケットが送出されることはない。 The response resource usage counter 14 is a response resource usage counter that indicates the number of destination resources used in the response packet. The response resource usage counter 14 is incremented by 1 each time one destination resource of the response packet is used, and the destination resource of the response packet is 1. Every time it is released, it is decremented by 1.
The arbitration circuit 12 is a circuit that arbitrates a packet sent from the SC 2 between the request queue unit 30 and the response queue unit 40. That is, the arbitration circuit 12 is a circuit that controls which of the request packet and the response packet is selected. The arbitration circuit 12 receives an arbitration participation signal (RQ PRIO31, RTN PRIO41) from both the request queue unit 30 and the response queue unit 40, and when both arbitration participation requests compete, with the exception described below, Basically, the response queue unit 40 is selected with priority. For this reason, even if the destination resource of the response packet is busy and the response packet cannot be transmitted, the request packet is not transmitted.

したがって、応答キュー１１に１つでもパケットが格納されている場合には、要求キュー８のパケットが選択されることはない。調停回路１２は、このような制御を行なうことにより、要求パケットが応答パケットよりも先に送出される（要求パケットが応答パケットを追い越す）ことを阻止する。
また、要求キュー部３０は、要求キュー８の各エントリ８−０〜８−７に対応する２ビット幅のカウンタである、状態カウンタ１５−０〜１５−７を備える。 Therefore, when even one packet is stored in the response queue 11, the packet in the request queue 8 is not selected. By performing such control, the arbitration circuit 12 prevents the request packet from being sent before the response packet (the request packet overtakes the response packet).
The request queue unit 30 includes state counters 15-0 to 15-7, which are 2-bit wide counters corresponding to the entries 8-0 to 8-7 of the request queue 8.

状態カウンタ１５−０は、要求キュー８のエントリ８−０に、状態カウンタ１５−１は、エントリ８−１に、状態カウンタ１５−２は、エントリ８−２に、状態カウンタ１５−３は、エントリ８−３に、それぞれ対応している。また、状態カウンタ１５−４は、要求キュー８のエントリ８−４に、状態カウンタ１５−５は、エントリ８−５に、状態カウンタ１５−６は、エントリ８−６に、状態カウンタ１５−７は、エントリ８−７に、それぞれ対応している。   The status counter 15-0 is the entry 8-0 of the request queue 8, the status counter 15-1 is the entry 8-1, the status counter 15-2 is the entry 8-2, and the status counter 15-3 is This corresponds to each of the entries 8-3. Also, the status counter 15-4 is in the entry 8-4 of the request queue 8, the status counter 15-5 is in the entry 8-5, the status counter 15-6 is in the entry 8-6, and the status counter 15-7. Corresponds to entries 8-7, respectively.

なお、以下、状態カウンタを示す符号としては、状態カウンタのうちの１つを特定する必要があるときには符号１５−０〜１５−７を用いるが、状態カウンタの任意のカウンタを指すとき、或いは状態カウンタ全体を指すときには符号１５を用いる。
状態カウンタ１５は、対応するいずれかの要求キュー８のエントリ８−０〜８−７に要求パケットが格納されており、かつ、応答キュー用リードポインタ１０が“０”から“１”にインクリメントされると、そのエントリ８−０〜８−７に対応する状態カウンタ１５−０〜１５−７が１カウントアップ（＋１）される。 In the following description, reference numerals 15-0 to 15-7 are used as reference numerals indicating state counters when it is necessary to specify one of the state counters. Reference numeral 15 is used to indicate the entire counter.
The status counter 15 stores request packets in entries 8-0 to 8-7 of any corresponding request queue 8, and the response queue read pointer 10 is incremented from "0" to "1". Then, the status counters 15-0 to 15-7 corresponding to the entries 8-0 to 8-7 are counted up (+1).

例えば、要求キュー８のエントリ８−０に要求パケットが格納されており、かつ、応答キュー用リードポインタ１０が“０”から“１”にインクリメントされると、状態カウンタ１５−０が１カウントアップ（＋１）される。
つまり、状態カウンタ１５−０〜１５−７のいずれかの値が“２”になった場合、要求パケットが要求キュー８の対応するエントリ８−０〜８−７に格納されてから、応答キュー用リードポインタ１０が１周以上したことを示す。 For example, when the request packet is stored in the entry 8-0 of the request queue 8 and the response queue read pointer 10 is incremented from “0” to “1”, the status counter 15-0 is incremented by one. (+1).
That is, when any value of the status counters 15-0 to 15-7 is “2”, the request packet is stored in the corresponding entries 8-0 to 8-7 of the request queue 8, and then the response queue. It indicates that the read pointer 10 has made more than one turn.

つまり、要求パケットが要求キュー８にセットされた時点で、既に応答キュー１１に格納されていたパケットが全て送出されており、要求パケットが応答パケットを追い越さないことが保障される。
このため、調停回路１２は、要求キュー用リードポインタ１０が示す要求キュー８のエントリの状態カウンタ１５が“２”の場合、応答パケットよりも要求パケットを優先して選択する。 That is, when the request packet is set in the request queue 8, it is ensured that all the packets already stored in the response queue 11 have been sent out and the request packet does not overtake the response packet.
Therefore, when the status counter 15 of the entry of the request queue 8 indicated by the request queue read pointer 10 is “2”, the arbitration circuit 12 selects the request packet with priority over the response packet.

また、応答キュー１１が空の場合は、要求キュー８のパケットが格納されている全エントリに対応する状態カウンタ１５に“２”をセットする。
この一連の動作のタイムチャートを図３に示す。
図３は、第１実施形態の一例としてのＳＣ２における処理を示すタイムチャートである。 If the response queue 11 is empty, “2” is set in the status counter 15 corresponding to all entries in which packets of the request queue 8 are stored.
A time chart of this series of operations is shown in FIG.
FIG. 3 is a time chart showing processing in SC2 as an example of the first embodiment.

図３において、横軸は時間（サイクル）を示しており、図３は、各サイクルにおける各種信号の状態又はカウンタの値を示す。
図３の上半分の「ＲＱＱ」は、要求キュー部３０に関連する各種信号の状態又はカウンタの値を示す。
詳細には、ＷＴＰＴ６は、図２の要求キュー用ライトポインタ６、ＲＤＰＴ７は要求キュー用リードポインタ７の値をそれぞれ示す。また、ＳＴＡＴＥ−ＣＴ−Ｑ１５−０〜ＳＴＡＴＥ−ＣＴ−Ｑ１５−７は、状態カウンタ１５−０〜１５−７の値をそれぞれ示す。また、ＲＱ ＰＲＩＯ３１は、要求キュー８から要求パケットをＳＣ２の外部に送信するために、要求キュー部３０が、調停回路１２にパケット送出権を獲得しようとして送信する調停参加信号を示す。要求キュー部３０から調停回路１２に調停参加信号を出すときにＲＱ ＰＲＩＯ３１をイネーブルにする。ＰＲＩＯ＿ＴＫＮ３２は、要求キュー８からの調停参加信号を受けて、調停回路１２が要求キュー８を選択するとイネーブルとなり、応答キュー１１を選択するとディスエーブルとなる信号である。ＵＳＥＤ−ＣＴ１３は、要求用資源使用カウンタ１３の値を示す。ＢＵＳＹ３３は、要求パケットの宛先資源のＢＵＳＹ信号であり、要求パケットの宛先資源が全て使用されビジーになるとイネーブルとなる。ＲＬＳ３４は、要求パケットの宛先資源の解放通知信号（ＲＬＳ）であり、要求パケットの宛先資源が解放されるとイネーブルとなる。 In FIG. 3, the horizontal axis indicates time (cycle), and FIG. 3 shows the state of various signals or the value of the counter in each cycle.
“RQQ” in the upper half of FIG. 3 indicates the state of various signals related to the request queue unit 30 or the value of the counter.
Specifically, WTPT 6 indicates the value of the request queue write pointer 6 in FIG. 2, and RDPT 7 indicates the value of the request queue read pointer 7. STATE-CT-Q15-0 to STATE-CT-Q15-7 indicate the values of the status counters 15-0 to 15-7, respectively. The RQ PRIO 31 indicates an arbitration participation signal that the request queue unit 30 transmits to the arbitration circuit 12 in order to acquire a packet transmission right in order to transmit a request packet from the request queue 8 to the outside of the SC 2. The RQ PRIO 31 is enabled when an arbitration participation signal is issued from the request queue unit 30 to the arbitration circuit 12. PRIO_TKN 32 is a signal that is enabled when the arbitration circuit 12 selects the request queue 8 in response to the arbitration participation signal from the request queue 8 and is disabled when the response queue 11 is selected. USED-CT 13 indicates the value of the request resource usage counter 13. BUSY 33 is a BUSY signal of the destination resource of the request packet, and is enabled when all the destination resources of the request packet are used and busy. The RLS 34 is a request packet destination resource release notification signal (RLS), and is enabled when the request packet destination resource is released.

また、図３の下半分の「ＲＴＮＱ」部分は、応答キュー部４０に関連する各種信号の状態又はカウンタの値を示す。
なお、この例においては、説明の便宜上、応答パケットの宛先資源（不図示）の数を４個とする。
詳細には、ＷＴＰＴ９は、図２の応答キュー用ライトポインタ９、ＲＤＰＴ１０は応答キュー用リードポインタ１０の値をそれぞれ示す。また、ＲＴＮ ＰＲＩＯ４１は、応答キュー１１から応答パケットをＳＣ２の外部に送信するために、応答キュー部４０が、調停回路１２にパケット送出権を獲得しようとして送信する調停参加信号を示す。応答キュー部３０から調停回路１２に調停参加信号を出すときにＲＴＮ ＰＲＩＯ４１をイネーブルにする。ＰＲＩＯ＿ＴＫＮ４２は、応答キュー１１からの調停参加信号を受けて、調停回路１２が応答キュー１１を選択するとイネーブルにし、要求キュー８を選択するとディスエーブルとする選択信号である。ＵＳＥＤ−ＣＴ１４は、応答用資源使用カウンタ１４の値を示す。ＢＵＳＹ４３は、応答パケットの宛先資源のＢＵＳＹ信号であり、応答パケットの宛先資源が全て使用されビジーになるとイネーブルとなる。ＲＬＳ４４は、応答パケットの宛先資源の解放通知信号（ＲＬＳ）であり、応答パケットの宛先資源が解放されるとイネーブルとなる。 In addition, the “RTNQ” portion in the lower half of FIG.
In this example, for convenience of explanation, the number of destination resources (not shown) of the response packet is four.
Specifically, WTPT 9 indicates the value of the response queue write pointer 9 in FIG. 2, and RDPT 10 indicates the value of the response queue read pointer 10. The RTN PRIO 41 indicates an arbitration participation signal that the response queue unit 40 transmits to the arbitration circuit 12 in order to acquire a packet transmission right in order to transmit a response packet from the response queue 11 to the outside of the SC 2. The RTN PRIO 41 is enabled when an arbitration participation signal is issued from the response queue unit 30 to the arbitration circuit 12. PRIO_TKN 42 is a selection signal that receives an arbitration participation signal from the response queue 11 and enables it when the arbitration circuit 12 selects the response queue 11 and disables it when the request queue 8 is selected. USED-CT 14 indicates the value of the response resource usage counter 14. BUSY 43 is a BUSY signal of the destination resource of the response packet, and is enabled when all the destination resources of the response packet are used and become busy. The RLS 44 is a response packet destination resource release notification signal (RLS), and is enabled when the response packet destination resource is released.

図３において、サイクルｔ１〜ｔ７に、応答パケットが次々にＳＣ２に送られ、応答キュー用ライトポインタ９（ＷＴＰＴ９）がインクリメントされる。
これに対応して、サイクルｔ１において、応答キュー部４０は、応答キュー１１からパケット送出権を獲得するために調停参加信号４１（ＲＴＮ ＰＲＩＯ４１）をイネーブルにする。調停回路１２は応答キュー４０を選択し、選択信号４２（ＰＲＩＯ＿ＴＫＮ４２）をイネーブルにする。 In FIG. 3, response packets are successively sent to SC2 in cycles t1 to t7, and the response queue write pointer 9 (WTPT 9) is incremented.
In response to this, in the cycle t1, the response queue unit 40 enables the arbitration participation signal 41 (RTN PRIO 41) in order to acquire the packet transmission right from the response queue 11. The arbitration circuit 12 selects the response queue 40 and enables the selection signal 42 (PRIO_TKN 42).

サイクルｔ１〜ｔ４にかけて、応答キュー部４０がパケット送出権を獲得しているので、応答キュー部４０は、応答パケットが送出される度に、応答キュー用リードポインタ１０（ＲＤＰＴ１０）をインクリメントする。これと同時に、応答パケットの宛先資源の使用数をカウントする資源使用カウンタ１４（ＵＳＥＤ−ＣＴ１４）もインクリメントされる。   Since the response queue unit 40 has acquired the packet transmission right from cycle t1 to t4, the response queue unit 40 increments the response queue read pointer 10 (RDPT10) each time a response packet is transmitted. At the same time, a resource usage counter 14 (USED-CT 14) that counts the number of destination resources used in the response packet is also incremented.

前述のように、応答パケットの宛先資源の数はここでは４個としている。したがって、サイクルｔ５において、資源使用カウンタ１４の値が“４”になると、応答パケットをこれ以上送出できなくなる。このため、サイクルｔ５において、応答パケットの宛先資源用のＢＵＳＹ信号４３（ＢＵＳＹ４３）がイネーブルとなる。
サイクルｔ８において、応答パケットの宛先資源が解放されると、応答パケットの宛先資源解放信号４４（ＲＬＳ４４）がイネーブルとなり、ＢＵＳＹ信号４３はディスエーブルとなる。また、サイクルｔ８で資源解放信号４４（ＲＬＳ４４）がイネーブルとなると資源使用カウンタ１４もデクリメントされる。 As described above, the number of destination resources of the response packet is four here. Therefore, when the value of the resource usage counter 14 becomes “4” in the cycle t5, no more response packets can be transmitted. Therefore, in cycle t5, the BUSY signal 43 (BUSY 43) for the destination resource of the response packet is enabled.
When the destination resource of the response packet is released at cycle t8, the destination resource release signal 44 (RLS 44) of the response packet is enabled, and the BUSY signal 43 is disabled. Further, when the resource release signal 44 (RLS 44) is enabled at cycle t8, the resource use counter 14 is also decremented.

一方、要求パケットは、応答パケットの合間に時々送られてくる。そして、要求キュー部３０は、要求パケットを受信する度に、要求キュー用ライトポインタ６（ＷＴＰＴ６）をインクリメントする（サイクルｔ７，ｔ１１，ｔ１５，ｔ２３参照）。
しかし、応答キュー１１に、要求パケットよりも優先順位の高い応答パケットが格納されているため、調停回路１２は、これらの要求パケットを選択しない。 On the other hand, request packets are sometimes sent between response packets. The request queue unit 30 increments the request queue write pointer 6 (WTPT 6) every time a request packet is received (see cycles t7, t11, t15, and t23).
However, since response packets having higher priority than the request packets are stored in the response queue 11, the arbitration circuit 12 does not select these request packets.

サイクルｔ１２において、応答キュー用リードポインタ１０（ＲＤＰＴ１０）が“０”から“１”にインクリメントされる。これに対応して、サイクルｔ１３において、要求キュー８のパケットが書き込まれているエントリ８−０，８−１に対応する状態カウンタ１５−０，１５−１（ＳＴＡＴＥ−ＣＴ−Ｑ０，ＳＴＡＴＥ−ＣＴ−Ｑ１）がインクリメントされる。   In cycle t12, the response queue read pointer 10 (RDPT10) is incremented from “0” to “1”. Correspondingly, in cycle t13, status counters 15-0 and 15-1 (STATE-CT-Q0, STATE-CT corresponding to entries 8-0 and 8-1 in which packets of request queue 8 are written. -Q1) is incremented.

サイクルｔ２０においても同様に、応答キュー用リードポインタ１０（ＲＤＰＴ１０）が“０”から“１”にインクリメントされる。これに対応して、サイクルｔ２１において、要求キュー８のパケットが書き込まれているエントリ８−０，８−１，８−３に対応する状態カウンタ１５−０〜１５−２（ＳＴＡＴＥ−ＣＴ−Ｑ０，ＳＴＡＴＥ−ＣＴ−Ｑ１，ＳＴＡＴＥ−ＣＴ−Ｑ２）がインクリメントされる。   Similarly, in the cycle t20, the response queue read pointer 10 (RDPT10) is incremented from “0” to “1”. Correspondingly, in cycle t21, status counters 15-0 to 15-2 (STATE-CT-Q0) corresponding to entries 8-0, 8-1, and 8-3 in which packets of request queue 8 are written. , STATE-CT-Q1, STATE-CT-Q2) are incremented.

この結果、サイクルｔ２１において、要求キュー８のエントリ８−０，８−１の状態カウンタ１５−０〜１５−７の値が“２”となり、調停回路１２は、応答パケットに優先して要求パケットを選択する。この結果、要求パケットが送出され、要求キュー用リードポインタ７（ＲＤＰＴ７）がインクリメントされる。
このように、本実施形態の一例としてのＳＣ２は、応答パケットを大量に受信した場合でも、調停回路１２によって要求パケットを選択して送出することができる。 As a result, in the cycle t21, the values of the status counters 15-0 to 15-7 of the entries 8-0 and 8-1 of the request queue 8 become “2”, and the arbitration circuit 12 prioritizes the response packet. Select. As a result, the request packet is transmitted, and the request queue read pointer 7 (RDPT7) is incremented.
As described above, the SC 2 as an example of the present embodiment can select and send a request packet by the arbitration circuit 12 even when a large number of response packets are received.

このため、要求パケットが先行の応答パケットを追い越してはならないという制限を満たしつつ、待たされた要求パケットを優先することが可能となる。この結果、応答処理の合間に要求処理を割り込ませることになり、処理の並列度を向上させ、性能の低下を防止することができる。
更に、本実施形態の制御回路に必要となるＦＦのビット数は、キューのエントリ数をＮとすると、２Ｎとなる。Ｎ＝８の場合は１６ビット、Ｎ＝６４の場合は１２８ビットであり、従来の構成に比べて少ない回路規模で実現できる。また、本実施形態の一例としてのＳＣ２は比較回路が不要であり、回路が簡潔である。 For this reason, it is possible to give priority to the waited request packet while satisfying the restriction that the request packet should not overtake the preceding response packet. As a result, the request process is interrupted between the response processes, the parallelism of the process can be improved, and the performance can be prevented from deteriorating.
Furthermore, the number of FF bits required for the control circuit of this embodiment is 2N, where N is the number of queue entries. When N = 8, it is 16 bits, and when N = 64, it is 128 bits. Further, SC2 as an example of this embodiment does not require a comparison circuit, and the circuit is simple.

（２）第２実施形態
上記の第１実施形態の一例では、要求キュー８のエントリごとに２ビットの状態カウンタ１５を用意する必要がある。このため、要求キュー８のエントリが増えるに従い、多くのＦＦのビット数が必要となる。
このため、第２実施形態の一例としてのＳＣ２′では回路構成を工夫して、必要なＦＦのビット数を低減させる。 (2) Second Embodiment In the example of the first embodiment described above, it is necessary to prepare a 2-bit status counter 15 for each entry in the request queue 8. For this reason, as the number of entries in the request queue 8 increases, the number of bits of FF increases.
For this reason, in SC2 'as an example of the second embodiment, the circuit configuration is devised to reduce the required number of FF bits.

第２実施形態の一例としてのＳＣ２′が適用される情報処理システム２０のハードウェア構成は、図１に示した第１実施形態の場合と同じであるため、その図示並びに説明を省略する。
図４は、第２実施形態の一例としてのＳＣ２′の例を模式的に示す図である。
ＳＣ２′は、要求キュー部３０′、応答キュー部４０、調停回路１２、要求用資源使用カウンタ１３、及び応答用資源使用カウンタ１４を備える。 The hardware configuration of the information processing system 20 to which SC2 ′ as an example of the second embodiment is applied is the same as that of the first embodiment shown in FIG.
FIG. 4 is a diagram schematically illustrating an example of SC2 ′ as an example of the second embodiment.
The SC 2 ′ includes a request queue unit 30 ′, a response queue unit 40, an arbitration circuit 12, a request resource use counter 13, and a response resource use counter 14.

しかし、第２実施形態の一例としてのＳＣ２′においては、要求キュー部３０′が、状態カウンタ１５−０〜１５−７に代えて、状態テーブル（状態ＴＢＬ）１６，１７と、比較回路１８とを有する。
を有する。
それ以外の構成は、図２に示した第１実施形態の一例としてのＳＣ２と同じであるため、説明を省略する。 However, in the SC 2 ′ as an example of the second embodiment, the request queue unit 30 ′ replaces the state counters 15-0 to 15-7 with the state tables (state TBL) 16 and 17, the comparison circuit 18, and the like. Have
Have
The other configuration is the same as SC2 as an example of the first embodiment shown in FIG.

状態テーブル１６は、ＶＡＬＩＤフィールド１６１と要求キュー用ライトポインタフィールド１６２とを有する。
ＶＡＬＩＤフィールド１６１は、後述する要求キュー用ライトポインタフィールド１６２が有効かどうかを示すフラグであり、例えば、値にイネーブルが設定されている場合、要求キュー用ライトポインタフィールド１６２が有効であることを示す。 The state table 16 has a VALID field 161 and a request queue write pointer field 162.
The VALID field 161 is a flag indicating whether a request queue write pointer field 162, which will be described later, is valid. For example, when the value is set to enable, the request queue write pointer field 162 is valid. .

要求キュー用ライトポインタフィールド１６２は、後述するように、応答キュー用リードポインタ１０が“０”から“１”になった時点の、要求キュー用ライトポインタ６の値を格納する。
状態テーブル１７も、ＶＡＬＩＤフィールド１７１と要求キュー用ライトポインタフィールド１７２とを有する。 The request queue write pointer field 162 stores the value of the request queue write pointer 6 when the response queue read pointer 10 changes from “0” to “1”, as will be described later.
The state table 17 also has a VALID field 171 and a request queue write pointer field 172.

ＶＡＬＩＤフィールド１７１は、後述する要求キュー用ライトポインタフィールド１６２が有効かどうかを示すフラグであり、例えば、値にイネーブルが設定されている場合、要求キュー用ライトポインタフィールド１７２が有効であることを示す。
要求キュー用ライトポインタフィールド１７２は、応答キュー用リードポインタ１０が２度目に“０”から“１”になった時点に、応答キュー用リードポインタ１０が最初に“１”になったときの要求キュー用ライトポインタの値を格納する。 The VALID field 171 is a flag indicating whether or not a request queue write pointer field 162 described later is valid. For example, when the value is set to enable, the request queue write pointer field 172 is valid. .
The request queue write pointer field 172 is a request when the response queue read pointer 10 first becomes “1” when the response queue read pointer 10 changes from “0” to “1” for the second time. Stores the value of the queue write pointer.

応答キュー用リードポインタ１０が“０”から“１”にインクリメントされると、要求キュー部３０′は、要求キュー８が空でなければ（つまり、エントリ８−０〜８−７のいずれかに要求パケットが格納されている場合には）、要求キュー用ライトポインタ６の値を、要求キュー用ライトポインタフィールド１６２にセットする。このとき、要求キュー部３０′は、要求キュー用ライトポインタフィールド１７２が有効であることを示すために、ＶＡＬＩＤフィールド１６１を、例えばイネーブルに設定する。   When the response queue read pointer 10 is incremented from “0” to “1”, the request queue unit 30 ′ determines that the request queue 8 is not empty (that is, one of the entries 8-0 to 8-7). When a request packet is stored), the value of the request queue write pointer 6 is set in the request queue write pointer field 162. At this time, the request queue unit 30 'sets the VALID field 161 to, for example, enable to indicate that the request queue write pointer field 172 is valid.

その後、もう一度応答キュー用リードポインタ１０が“０”から“１”にインクリメントされると、要求キュー部３０′は、ＶＡＬＩＤフィールド１６１の値をＶＡＬＩＤフィールド１７１に転送する。また、要求キュー部３０′は、要求キュー用ライトポインタフィールド１６２の値を、要求キュー用ライトポインタフィールド１７２に転送する。
状態ＶＡＬＩＤフィールド１７１がイネーブルである場合、調停回路１２は、要求キュー用リードポインタ７が要求キュー用ライトポインタフィールド１７２の値に追い付くまで、要求パケットを応答パケットより優先する。 Thereafter, when the response queue read pointer 10 is incremented again from “0” to “1”, the request queue unit 30 ′ transfers the value of the VALID field 161 to the VALID field 171. Further, the request queue unit 30 ′ transfers the value of the request queue write pointer field 162 to the request queue write pointer field 172.
When the status VALID field 171 is enabled, the arbitration circuit 12 gives priority to the request packet over the response packet until the request queue read pointer 7 catches up with the value of the request queue write pointer field 172.

要求キュー用リードポインタ７が、要求キュー用ライトポインタフィールド１７２の値に追い付く（つまり、両者が同じ値になる）と、ＶＡＬＩＤフィールド１６１，１７１がリセットされる。また、応答キュー１１が空の場合、要求キュー部３０′は、要求キュー用ライトポインタ６の値を直接、要求キュー用ライトポインタフィールド１７２にセットすると共に、ＶＡＬＩＤフィールド１７１をイネーブルにする。   When the request queue read pointer 7 catches up with the value of the request queue write pointer field 172 (that is, both have the same value), the VALID fields 161 and 171 are reset. When the response queue 11 is empty, the request queue unit 30 ′ directly sets the value of the request queue write pointer 6 in the request queue write pointer field 172 and enables the VALID field 171.

比較回路１８は、状態テーブル１７の値と要求キュー用ライトポインタ６、要求キュー用リードポインタ７の値とを比較する回路である。具体的には、ＳＴＡＴＥ−ＴＢＬ−Ｖ１７１がイネーブルで、ＷＴＰＴ６＞ＲＤＰＴ７の場合、ＲＤＰＴ７＜ＳＴＡＴＥ−ＴＬＢ１７２＜ＷＴＰＴ６であれば、要求パケットを応答パケットよりも優先するように調停回路に通知する信号ＰＲＩＯ＿ＨＩＧＨ＿ＲＱＱ３５がイネーブルになる。また、ＳＴＡＴＥ−ＴＢＬ１７１がイネーブルで、ＷＴＰＴ６＜ＲＤＰＴ７の場合、ＷＴＰＴ６＞ＳＴＡＴＥ−ＴＢＬ１７２、またはＲＤＰＴ６＜ＳＴＡＴＥ−ＴＢＬ１７２であれば、ＰＲＩＯ＿ＨＩＧＨ＿ＲＱＱ３５がイネーブルになる。   The comparison circuit 18 compares the values in the state table 17 with the values of the request queue write pointer 6 and the request queue read pointer 7. Specifically, when STATE-TBL-V171 is enabled and WTPT6> RDPT7, if RDPT7 <STATE-TLB172 <WTPT6, the signal PRIO_HIGH_RQQ35 that notifies the arbitration circuit to prioritize the request packet over the response packet is Enable. In addition, when STATE-TBL 171 is enabled and WTPT6 <RDPT7, when WTPT6> STATE-TBL172 or RDPT6 <STATE-TBL172, PRIO_HIGH_RQQ35 is enabled.

第２実施形態の一例としてのＳＣ２′は、このような構成を有することにより、各エントリに対応する状態カウンタ１５−０〜１５−７を設けた場合と、同等の制御を行なうことができる。更に、要求キュー８のエントリ数が増加しても、状態テーブル１６，１７のビット幅が要求キュー用ライトポインタ６のビット幅分だけしか増加しないため、ＦＦの必要ビット数はほとんど増えない。   The SC 2 ′ as an example of the second embodiment has such a configuration, and can perform the same control as when the status counters 15-0 to 15-7 corresponding to each entry are provided. Furthermore, even if the number of entries in the request queue 8 increases, the bit width of the status tables 16 and 17 increases only by the bit width of the request queue write pointer 6, so the required number of bits in the FF hardly increases.

この一連の動作のタイムチャートを図５に示す。
図５は、第２実施形態の一例としてのＳＣ２′における処理を示すタイムチャートである。
図５においても、横軸は時間（サイクル）を示しており、図５は、各サイクルにおける各種信号の状態又はカウンタの値を示す。 A time chart of this series of operations is shown in FIG.
FIG. 5 is a time chart showing processing in SC2 ′ as an example of the second embodiment.
Also in FIG. 5, the horizontal axis indicates time (cycle), and FIG. 5 shows the state of various signals or the value of the counter in each cycle.

図５の上半分の「ＲＱＱ」は、要求キュー部３０に関連する各種信号の状態又はカウンタの値を示す。
ここで、ＳＴＡＴＥ＿ＴＢＬ−Ｖ１６１は、図４のＶＡＬＩＤフィールド１６１、ＳＴＡＴＥ＿ＴＢＬ１６２は、要求キュー用ライトポインタフィールド１６２の値をそれぞれ示す。また、ＳＴＡＴＥ＿ＴＢＬ−Ｖ１７１は、図４のＶＡＬＩＤフィールド１７１、ＳＴＡＴＥ＿ＴＢＬ１７２は、要求キュー用ライトポインタフィールド１７２の値をそれぞれ示す。 “RQQ” in the upper half of FIG. 5 indicates the state of various signals related to the request queue unit 30 or the value of the counter.
Here, STATE_TBL-V161 indicates the value of the VALID field 161 in FIG. 4, and STATE_TBL162 indicates the value of the write queue field 162 for request queue. Further, STATE_TBL-V 171 indicates the value of the VALID field 171 and STATE_TBL 172 of FIG. 4 respectively indicate the values of the request queue write pointer field 172.

それ以外の信号及びカウンタは、図３に示した第１実施形態の一例としてのＳＣ２のタイムチャートと同じであるため、説明を省略する。
図５において、サイクルｔ１〜ｔ７に、応答パケットが次々にＳＣ２′に送られ、応答キュー用ライトポインタ９（ＷＴＰＴ９）がインクリメントされる。
これに対応して、サイクルｔ１において、応答キュー部４０は、応答キュー１１からパケット送出権を獲得するために調停参加信号４１（ＲＴＮ ＰＲＩＯ４１）をイネーブルにする。調停回路１２は応答キュー４０を選択し、選択信号４２（ＰＲＩＯ＿ＴＫＮ４２）をイネーブルにする。 Other signals and counters are the same as the time chart of SC2 as an example of the first embodiment shown in FIG.
In FIG. 5, in the cycles t1 to t7, response packets are successively sent to the SC 2 ', and the response queue write pointer 9 (WTPT 9) is incremented.
In response to this, in the cycle t1, the response queue unit 40 enables the arbitration participation signal 41 (RTN PRIO 41) in order to acquire the packet transmission right from the response queue 11. The arbitration circuit 12 selects the response queue 40 and enables the selection signal 42 (PRIO_TKN 42).

サイクルｔ１〜ｔ４にかけて、応答キュー部４０がパケット送出権を獲得しているので、応答キュー部４０は、応答パケットが送出される度に、応答キュー用リードポインタ１０（ＲＤＰＴ１０）をインクリメントする。これと同時に、応答パケットの宛先資源の使用数をカウントする資源使用カウンタ１４（ＵＳＥＤ−ＣＴ１４）もインクリメントされる。   Since the response queue unit 40 has acquired the packet transmission right from cycle t1 to t4, the response queue unit 40 increments the response queue read pointer 10 (RDPT10) each time a response packet is transmitted. At the same time, a resource usage counter 14 (USED-CT 14) that counts the number of destination resources used in the response packet is also incremented.

前述のように、応答パケットの宛先資源の数はここでは４個としている。したがって、サイクルｔ５において、資源使用カウンタ１４の値が“４”になると、応答パケットをこれ以上送出できなくなる。このため、サイクルｔ５において、応答パケットの宛先資源用のＢＵＳＹ信号４３（ＢＵＳＹ４３）がイネーブルとなる。
サイクルｔ８において、応答パケットの宛先資源が解放されると、応答パケットの宛先資源解放信号４４（ＲＬＳ４４）がイネーブルとなり、ＢＵＳＹ信号４３はディスエーブルとなる。また、サイクルｔ８で資源解放信号４４（ＲＬＳ４４）がイネーブルとなると資源使用カウンタ１４もデクリメントされる。 As described above, the number of destination resources of the response packet is four here. Therefore, when the value of the resource usage counter 14 becomes “4” in the cycle t5, no more response packets can be transmitted. Therefore, in cycle t5, the BUSY signal 43 (BUSY 43) for the destination resource of the response packet is enabled.
When the destination resource of the response packet is released at cycle t8, the destination resource release signal 44 (RLS 44) of the response packet is enabled, and the BUSY signal 43 is disabled. Further, when the resource release signal 44 (RLS 44) is enabled at cycle t8, the resource use counter 14 is also decremented.

一方、要求パケットは、応答パケットの合間に時々送られてくる。そして、要求キューブ３０は、要求パケットを受信する度に、要求キュー用ライトポインタ６（ＷＴＰＴ６）をインクリメントする（サイクルｔ７，ｔ１１，ｔ１５，ｔ２３参照）。
しかし、応答キュー１１に、要求パケットよりも優先順位の高い応答パケットが格納されているため、調停回路１２は、これらの要求パケットを選択しない。 On the other hand, request packets are sometimes sent between response packets. The request cube 30 increments the request queue write pointer 6 (WTPT 6) every time a request packet is received (see cycles t7, t11, t15, and t23).
However, since response packets having higher priority than the request packets are stored in the response queue 11, the arbitration circuit 12 does not select these request packets.

サイクルｔ１２において、応答キュー用リードポインタ１０（ＲＤＰＴ１０）が“０”から“１”にインクリメントされる。これに対応して、サイクルｔ１３において、ＶＡＬＩＤフィールド１６１（ＳＴＡＴＥ＿ＴＢＬ−Ｖ１６１）がイネーブルとなると共に、要求キュー用ライトポインタフィールド１６２（ＳＴＡＴＥ＿ＴＢＬ１６２）に要求キュー用ライトポインタ６の値である“２”がセットされる。   In cycle t12, the response queue read pointer 10 (RDPT10) is incremented from “0” to “1”. Correspondingly, at cycle t13, the VALID field 161 (STATE_TBL-V161) is enabled, and the request queue write pointer field 162 (STATE_TBL162) is set to “2”, which is the value of the request queue write pointer 6. Is done.

サイクルｔ２０においても同様に、応答キュー用リードポインタ１０（ＲＤＰＴ１０）が“０”から“１”にインクリメントされる。これに対応して、サイクルｔ２１において、要求キュー用ライトポインタフィールド１６２（ＳＴＡＴＥ＿ＴＢＬ１６２）の値が要求キュー用ライトポインタフィールド１７２（ＳＴＡＴＥ＿ＴＢＬ１７２）に転送される。また、ＶＡＬＩＤフィールド１６１（ＳＴＡＴＥ＿ＴＢＬ−Ｖ１６１）の値もＶＡＬＩＤフィールド１７２（ＳＴＡＴＥ＿ＴＢＬ−Ｖ１７１）に転送される。   Similarly, in the cycle t20, the response queue read pointer 10 (RDPT10) is incremented from “0” to “1”. Correspondingly, in cycle t21, the value of the request queue write pointer field 162 (STATE_TBL 162) is transferred to the request queue write pointer field 172 (STATE_TBL 172). The value of the VALID field 161 (STATE_TBL-V161) is also transferred to the VALID field 172 (STATE_TBL-V171).

また、ＶＡＬＩＤフィールド１６１（ＳＴＡＴＥ＿ＴＢＬ−Ｖ１６１）がイネーブルとなると共に、要求キュー用ライトポインタフィールド１６２（ＳＴＡＴＥ＿ＴＢＬ１６２）に要求キュー用ライトポインタ６の値である“３”がセットされる。
この結果、サイクルｔ２１において、状態ＶＡＬＩＤフィールド１７１及びＰＲＩＯ＿ＨＩＧＨ＿ＲＱＱ３５がイネーブルとなると共に、要求キュー用ライトポインタフィールド１６２が“２”となり、調停回路１２は、応答パケットに優先して要求パケットを選択する。この結果、要求パケットが送出され、要求キュー用リードポインタ７（ＲＤＰＴ７）がインクリメントされる。 Further, the VALID field 161 (STATE_TBL-V161) is enabled, and “3” which is the value of the request queue write pointer 6 is set in the request queue write pointer field 162 (STATE_TBL162).
As a result, in cycle t21, the status VALID field 171 and PRIO_HIGH_RQQ35 are enabled, and the request queue write pointer field 162 is set to “2”, and the arbitration circuit 12 selects the request packet in preference to the response packet. As a result, the request packet is transmitted, and the request queue read pointer 7 (RDPT7) is incremented.

このように、本実施形態の一例としてのＳＣ２′は、第１実施形態の一例といてのＳＣ２と同様に、応答パケットを大量に受信した場合でも、調停回路１２によって要求パケットを選択して送出することができる。
このため、要求パケットが先行の応答パケットを追い越してはならないという制限を満たしつつ、待たされた要求パケットを優先することが可能となる。この結果、応答処理の合間に要求処理を割り込ませることになり、処理の並列度を向上させ、性能の低下を防止することができる。 As described above, the SC 2 ′ as an example of the present embodiment selects and transmits the request packet by the arbitration circuit 12 even when a large amount of response packets are received, similarly to the SC 2 as an example of the first embodiment. can do.
For this reason, it is possible to give priority to the waited request packet while satisfying the restriction that the request packet should not overtake the preceding response packet. As a result, the request process is interrupted between the response processes, the parallelism of the process can be improved, and the performance can be prevented from deteriorating.

更に、本実施形態の制御回路に必要となるＦＦ（フリップフロップ）のビット数は、キューのエントリ数をＮとすると、２ｌｏｇ２Ｎとなる。Ｎ＝８の場合は６ビット、Ｎ＝６４の場合は１２ビットであり、従来に比べてより一層少ない回路規模で実現できる。
（３）その他
なお、上述した実施形態に関わらず、本実施形態の趣旨を逸脱しない範囲で種々変形して実施することができる。 Furthermore, the number of FFs (flip-flops) required for the control circuit of this embodiment is 2 log 2 N, where N is the number of queue entries. When N = 8, it is 6 bits, and when N = 64, it is 12 bits, which can be realized with a smaller circuit scale than in the prior art.
(3) Others Regardless of the embodiment described above, various modifications can be made without departing from the spirit of the present embodiment.

例えば、上記の実施形態の例においては、情報処理装置２０をマルチプロセッサシステムとして説明したが、これに限定されるものではない。例えば、本実施形態のＳＣは、マルチコアのシングルプロセッサシステム等の他のアーキテクチャのシステムにも適用可能である。
また、図３，図５の信号出力は例示に過ぎず、例えば、調停回路１２が、要求キュー部３０が選択したときに、ＲＱ ＰＲＩＯ３１の値をディスエーブルに設定して出力してもよい。他の信号の値も適宜変更してもよい。 For example, in the example of the above embodiment, the information processing apparatus 20 has been described as a multiprocessor system, but the present invention is not limited to this. For example, the SC of this embodiment can be applied to a system with another architecture such as a multi-core single processor system.
3 and 5 is merely an example. For example, when the request queue unit 30 selects the arbitration circuit 12, the value of the RQ PRIO 31 may be set to disable and output. The values of other signals may be changed as appropriate.

（４）付記
上記の実施形態に関し、更に以下の付記を開示する。
（付記１）
複数の演算処理装置に接続されるシステム制御装置において、
前記複数の演算処理装置のうち第１の演算処理装置からの要求を格納する要求保持部と、
前記第１の演算処理装置からの要求に対応する、前記複数の演算処理装置のうち第２の演算処理装置への応答を格納する応答保持部と、
前記要求保持部に要求が格納された場合、前記応答保持部に応答が既に保持されているとき、前記要求よりも前記応答を先に出力するとともに、前記要求保持部に要求が格納された場合、前記応答保持部に応答が未だ保持されていないとき、前記応答よりも前記要求を先に出力する調停部と、を有することを特徴とするシステム制御装置。 (4) Additional Notes The following additional notes are disclosed regarding the above embodiment.
(Appendix 1)
In a system controller connected to a plurality of arithmetic processing units,
A request holding unit for storing a request from the first arithmetic processing device among the plurality of arithmetic processing devices;
A response holding unit for storing a response to the second arithmetic processing device among the plurality of arithmetic processing devices corresponding to the request from the first arithmetic processing device;
When a request is stored in the request holding unit, when a response is already held in the response holding unit, the response is output before the request, and when a request is stored in the request holding unit And an arbitration unit that outputs the request earlier than the response when a response is not yet held in the response holding unit.

（付記２）
前記応答保持部は複数のエントリを有し、
前記システム制御装置はさらに、
前記応答保持部が有する複数のエントリのいずれかを指定する読み出しポインタを有し、
前記調停部は、
前記要求保持部に要求が格納されてから前記読み出しポインタが前記複数のエントリを一巡して前記複数のエントリの全てを指定したことを検知することにより、前記要求保持部に要求が格納されてから新たに格納された要求が存在しないと判定することを特徴とする付記１記載のシステム制御装置。 (Appendix 2)
The response holding unit has a plurality of entries,
The system control device further includes:
A read pointer for designating one of a plurality of entries of the response holding unit;
The mediation unit
After the request is stored in the request holding unit, it is detected that the read pointer has made a round of the plurality of entries and specifies all of the plurality of entries, so that the request is stored in the request holding unit. The system control apparatus according to appendix 1, wherein it is determined that there is no newly stored request.

（付記３）
前記システム制御装置はさらに、
前記要求保持部に要求が格納されてから前記読み出しポインタが前記複数のエントリを一巡して前記複数のエントリの全てを指定したかを示す状態保持部を有することを特徴とする付記１又は２記載のシステム制御装置。 (Appendix 3)
The system control device further includes:
The supplementary note 1 or 2, further comprising: a state holding unit that indicates whether the read pointer has cycled through the plurality of entries and specified all of the plurality of entries after the request is stored in the request holding unit. System controller.

（付記４）
複数の演算処理装置とシステム制御装置とを有する情報処理装置において、
前記システム制御装置は、
前記複数の演算処理装置のうち第１の演算処理装置からの要求を格納する要求保持部と、
前記第１の演算処理装置からの要求に対応する、前記複数の演算処理装置のうち第２の演算処理装置への応答を格納する応答保持部と、
前記要求保持部に要求が格納された場合、前記応答保持部に応答が既に保持されているとき、前記要求よりも前記応答を先に出力するとともに、前記要求保持部に要求が格納された場合、前記応答保持部に応答が未だ保持されていないとき、前記応答よりも前記要求を先に出力する調停部と、を有することを特徴とする情報処理装置。 (Appendix 4)
In an information processing apparatus having a plurality of arithmetic processing units and a system control unit,
The system controller is
A request holding unit for storing a request from the first arithmetic processing device among the plurality of arithmetic processing devices;
A response holding unit for storing a response to the second arithmetic processing device among the plurality of arithmetic processing devices corresponding to the request from the first arithmetic processing device;
When a request is stored in the request holding unit, when a response is already held in the response holding unit, the response is output before the request, and when a request is stored in the request holding unit An information processing apparatus comprising: an arbitration unit that outputs the request before the response when a response is not yet held in the response holding unit.

（付記５）
前記応答保持部は複数のエントリを有し、
前記システム制御装置はさらに、
前記応答保持部が有する複数のエントリのいずれかを指定する読み出しポインタを有し、
前記調停部は、
前記要求保持部に要求が格納されてから前記読み出しポインタが前記複数のエントリを一巡して前記複数のエントリの全てを指定したことを検知することにより、前記要求保持部に要求が格納されてから新たに格納された要求が存在しないと判定することを特徴とする付記４記載の情報処理装置。 (Appendix 5)
The response holding unit has a plurality of entries,
The system control device further includes:
A read pointer for designating one of a plurality of entries of the response holding unit;
The mediation unit
After the request is stored in the request holding unit, it is detected that the read pointer has made a round of the plurality of entries and specifies all of the plurality of entries, so that the request is stored in the request holding unit. The information processing apparatus according to appendix 4, wherein it is determined that there is no newly stored request.

（付記６）
前記システム制御装置はさらに、
前記要求保持部に要求が格納されてから前記読み出しポインタが前記複数のエントリを一巡して前記複数のエントリの全てを指定したかを示す状態保持部を有することを特徴とする付記４又は５記載の情報処理装置。 (Appendix 6)
The system control device further includes:
The supplementary note 4 or 5, further comprising: a state holding unit that indicates whether the read pointer has made a round of the plurality of entries and has designated all of the plurality of entries after the request is stored in the request holding unit. Information processing device.

（付記７）
複数の演算処理装置に接続されるとともに、前記複数の演算処理装置のうち第１の演算処理装置からの要求を格納する要求保持部と、前記第１の演算処理装置からの要求に対応する、前記複数の演算処理装置のうち第２の演算処理装置への応答を格納する応答保持部とを備えたシステム制御装置の制御方法において、
前記要求保持部に要求が格納された場合、前記応答保持部に応答が既に保持されているとき、前記システム制御装置が有する調停部が、前記要求よりも前記応答を先に出力し、
前記要求保持部に要求が格納された場合、前記応答保持部に応答が未だ保持されていないとき、前記調停部が、前記応答よりも前記要求を先に出力することを特徴とするシステム制御装置の制御方法。 (Appendix 7)
A request holding unit for storing a request from the first arithmetic processing device among the plurality of arithmetic processing devices and corresponding to a request from the first arithmetic processing device. In a control method of a system control device including a response holding unit that stores a response to a second arithmetic processing device among the plurality of arithmetic processing devices,
When a request is stored in the request holding unit, when a response is already held in the response holding unit, the arbitration unit of the system control device outputs the response before the request,
When a request is stored in the request holding unit, the arbitration unit outputs the request before the response when a response is not yet held in the response holding unit. Control method.

（付記８）
前記応答保持部は複数のエントリを有し、
前記システム制御装置はさらに、
前記応答保持部が有する複数のエントリのいずれかを指定する読み出しポインタを有し、
前記調停部は、
前記要求保持部に要求が格納されてから前記読み出しポインタが前記複数のエントリを一巡して前記複数のエントリの全てを指定したことを検知することにより、前記要求保持部に要求が格納されてから新たに格納された要求が存在しないと判定することを特徴とする付記７記載のシステム制御装置の制御方法。 (Appendix 8)
The response holding unit has a plurality of entries,
The system control device further includes:
A read pointer for designating one of a plurality of entries of the response holding unit;
The mediation unit
After the request is stored in the request holding unit, it is detected that the read pointer has made a round of the plurality of entries and specifies all of the plurality of entries, so that the request is stored in the request holding unit. The system control device control method according to appendix 7, wherein it is determined that there is no newly stored request.

（付記９）
前記システム制御装置はさらに、
前記要求保持部に要求が格納されてから前記読み出しポインタが前記複数のエントリを一巡して前記複数のエントリの全てを指定したかを示す状態保持部を有することを特徴とする付記７又は８記載のシステム制御装置の制御方法。 (Appendix 9)
The system control device further includes:
The appendix 7 or 8, further comprising a state holding unit that indicates whether the read pointer has cycled through the plurality of entries and designated all of the plurality of entries after the request is stored in the request holding unit. Method for controlling the system controller of the system.

１…ＣＰＵ（演算処理装置）
２…システムコントローラ（ＳＣ、システム制御装置）
３…ＩＯ
４…ＭＡＣ
５…ＤＲＡＭ
６…要求キュー用ライトポインタ
７…要求キュー用読み出しポインタ
８…要求キュー（要求保持部）
９…応答キュー用ライトポインタ
１０…応答キュー用リードポインタ（読み出しポインタ）
１１…応答キュー（応答保持部）
１２…調停回路（調停部）
１３…要求用資源使用カウンタ
１４…応答用資源使用カウンタ
１５…状態カウンタ（状態保持部）
１６…状態テーブル（状態保持部）
１７…状態テーブル
１８…比較回路
２０…情報処理システム（情報処理装置） 1 ... CPU (arithmetic processing unit)
2 ... System controller (SC, system controller)
3 ... IO
4 ... MAC
5 ... DRAM
6. Request queue write pointer 7. Request queue read pointer 8. Request queue (request holding unit)
9 ... Response queue write pointer 10 ... Response queue read pointer (read pointer)
11 ... Response queue (response holding unit)
12 ... Arbitration circuit (arbitration unit)
13 ... Request resource use counter 14 ... Response resource use counter 15 ... Status counter (status holding unit)
16 ... Status table (status holding unit)
17 ... Status table 18 ... Comparison circuit 20 ... Information processing system (information processing apparatus)

Claims (5)

複数の演算処理装置に接続されるシステム制御装置において、
前記複数の演算処理装置のうち第１の演算処理装置からの要求を格納する要求保持部と、
前記第１の演算処理装置からの要求に対応する、前記複数の演算処理装置のうち第２の演算処理装置への応答を格納する応答保持部と、
前記要求保持部に要求が格納された場合、前記応答保持部に応答が既に保持されているとき、前記要求よりも前記応答を先に出力するとともに、前記要求保持部に要求が格納された場合、前記応答保持部に応答が未だ保持されていないとき、前記応答よりも前記要求を先に出力する調停部と、を有することを特徴とするシステム制御装置。 In a system controller connected to a plurality of arithmetic processing units,
A request holding unit for storing a request from the first arithmetic processing device among the plurality of arithmetic processing devices;
A response holding unit for storing a response to the second arithmetic processing device among the plurality of arithmetic processing devices corresponding to the request from the first arithmetic processing device;
When a request is stored in the request holding unit, when a response is already held in the response holding unit, the response is output before the request, and when a request is stored in the request holding unit And an arbitration unit that outputs the request earlier than the response when a response is not yet held in the response holding unit. 前記応答保持部は複数のエントリを有し、
前記システム制御装置はさらに、
前記応答保持部が有する複数のエントリのいずれかを指定する読み出しポインタを有し、
前記調停部は、
前記要求保持部に要求が格納されてから前記読み出しポインタが前記複数のエントリを一巡して前記複数のエントリの全てを指定したことを検知することにより、前記要求保持部に要求が格納されてから新たに格納された要求が存在しないと判定することを特徴とする請求項１記載のシステム制御装置。 The response holding unit has a plurality of entries,
The system control device further includes:
A read pointer for designating one of a plurality of entries of the response holding unit;
The mediation unit
After the request is stored in the request holding unit, it is detected that the read pointer has made a round of the plurality of entries and specifies all of the plurality of entries, so that the request is stored in the request holding unit. The system control apparatus according to claim 1, wherein it is determined that there is no newly stored request. 前記システム制御装置はさらに、
前記要求保持部に要求が格納されてから前記読み出しポインタが前記複数のエントリを一巡して前記複数のエントリの全てを指定したかを示す状態保持部を有することを特徴とする請求項１又は２記載のシステム制御装置。 The system control device further includes:
3. A state holding unit that indicates whether the read pointer has made a round of the plurality of entries and specifies all of the plurality of entries after a request is stored in the request holding unit. The system controller as described. 複数の演算処理装置とシステム制御装置とを有する情報処理装置において、
前記システム制御装置は、
前記複数の演算処理装置のうち第１の演算処理装置からの要求を格納する要求保持部と、
前記第１の演算処理装置からの要求に対応する、前記複数の演算処理装置のうち第２の演算処理装置への応答を格納する応答保持部と、
前記要求保持部に要求が格納された場合、前記応答保持部に応答が既に保持されているとき、前記要求よりも前記応答を先に出力するとともに、前記要求保持部に要求が格納された場合、前記応答保持部に応答が未だ保持されていないとき、前記応答よりも前記要求を先に出力する調停部と、を有することを特徴とする情報処理装置。 In an information processing apparatus having a plurality of arithmetic processing units and a system control unit,
The system controller is
A request holding unit for storing a request from the first arithmetic processing device among the plurality of arithmetic processing devices;
A response holding unit for storing a response to the second arithmetic processing device among the plurality of arithmetic processing devices corresponding to the request from the first arithmetic processing device;
When the request is stored in the request holding unit, when the response is already held in the response holding unit, the response is output before the request, and the request is stored in the request holding unit An information processing apparatus comprising: an arbitration unit that outputs the request before the response when a response is not yet held in the response holding unit. 複数の演算処理装置に接続されるとともに、前記複数の演算処理装置のうち第１の演算処理装置からの要求を格納する要求保持部と、前記第１の演算処理装置からの要求に対応する、前記複数の演算処理装置のうち第２の演算処理装置への応答を格納する応答保持部とを備えたシステム制御装置の制御方法において、
前記要求保持部に要求が格納された場合、前記応答保持部に応答が既に保持されているとき、前記システム制御装置が有する調停部が、前記要求よりも前記応答を先に出力し、
前記要求保持部に要求が格納された場合、前記応答保持部に応答が未だ保持されていないとき、前記調停部が、前記応答よりも前記要求を先に出力することを特徴とするシステム制御装置の制御方法。 A request holding unit for storing a request from the first arithmetic processing device among the plurality of arithmetic processing devices and corresponding to a request from the first arithmetic processing device. In a control method of a system control device including a response holding unit that stores a response to a second arithmetic processing device among the plurality of arithmetic processing devices,
When a request is stored in the request holding unit, when a response is already held in the response holding unit, the arbitration unit of the system control device outputs the response before the request,
When a request is stored in the request holding unit, the arbitration unit outputs the request before the response when a response is not yet held in the response holding unit. Control method.
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