JP2013191674A - Method of manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device.
近年、半導体装置の微細化が進展しており、キャパシタホールなどのホールの高アスペクト化が進んでいる。このため、エッチングにより絶縁層中にホールを形成する際、ホールの加工が非常に困難になってきている。そこで、高アスペクト比のホールを形成する際のエッチング用マスクとして、アモルファスカーボン(α−Ｃ)やポリシリコン等が用いられるようになってきている。これらの材料は酸化シリコンなどの絶縁層とのエッチング選択比がとれるため、これらの材料をマスクに用いて絶縁層をエッチングすることにより、高アスペクト比のホールを形成することが可能となる。 In recent years, the miniaturization of semiconductor devices has progressed, and the aspect of holes such as capacitor holes has been increased. For this reason, when holes are formed in the insulating layer by etching, it has become very difficult to process the holes. Therefore, amorphous carbon (α-C), polysilicon, or the like has come to be used as an etching mask when forming a high aspect ratio hole. Since these materials have an etching selectivity with an insulating layer such as silicon oxide, holes with high aspect ratio can be formed by etching the insulating layer using these materials as a mask.
特許文献１（特開平１１−９７４１４号公報）には、ポリシリコン層をマスクに用いて、酸化シリコン系絶縁層をプラズマエッチングする方法が開示されている。 Patent Document 1 (Japanese Patent Laid-Open No. 11-97414) discloses a method of plasma etching a silicon oxide insulating layer using a polysilicon layer as a mask.
図１および２は、ポリシリコン層をマスクに用いたプラズマエッチングにより、層間絶縁層内に高アスペクト比のホールを形成する従来例を示す図である。図１はマスク開口径がターゲット寸法以下の場合、図２はマスク開口径がターゲット寸法より大きい場合を示す。 1 and 2 are diagrams showing a conventional example in which a high aspect ratio hole is formed in an interlayer insulating layer by plasma etching using a polysilicon layer as a mask. FIG. 1 shows a case where the mask opening diameter is equal to or smaller than the target dimension, and FIG. 2 shows a case where the mask opening diameter is larger than the target dimension.
マスク開口径がターゲット寸法以下の場合、図１Ａに示すように、窒化シリコン層５１上に、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）層５２ａおよびＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）層５２ｂを形成する。次に、ＴＥＯＳ層５２ｂ上に順次、窒化シリコン層５３、酸化シリコン層５４、ポリシリコン層５５、および酸化シリコン層５６を形成する。酸化シリコン層５６上に、リソグラフィー技術によりホールのパターンに対応するフォトレジストパターン（図示せず）を形成する。フォトレジストパターンをマスクに用いて、酸化シリコン層５６をエッチングすることにより、フォトレジストパターンを酸化シリコン層５６に転写して、酸化シリコン層５６のパターンを形成する。フォトレジストパターンを除去した後、酸化シリコン層５６のパターンをマスクに用いて、ポリシリコン層５５をエッチングして、ポリシリコン層５５のパターンを形成する。 When the mask opening diameter is equal to or smaller than the target dimension, a BPSG (Boron Phosphorus Silicon Glass) layer 52a and a TEOS (Tetra Ethyl Ortho Silicate) layer 52b are formed on the silicon nitride layer 51 as shown in FIG. 1A. Next, a silicon nitride layer 53, a silicon oxide layer 54, a polysilicon layer 55, and a silicon oxide layer 56 are sequentially formed on the TEOS layer 52b. A photoresist pattern (not shown) corresponding to the hole pattern is formed on the silicon oxide layer 56 by lithography. By etching the silicon oxide layer 56 using the photoresist pattern as a mask, the photoresist pattern is transferred to the silicon oxide layer 56 to form a pattern of the silicon oxide layer 56. After removing the photoresist pattern, the polysilicon layer 55 is etched using the pattern of the silicon oxide layer 56 as a mask to form the pattern of the polysilicon layer 55.
次に、図１Ｂに示すように、ポリシリコン層５５のパターンをマスクに用いたプラズマエッチングにより、酸化シリコン層５４、窒化シリコン層５３、ＴＥＯＳ層５２ｂ、ＢＰＳＧ層５２ａおよび窒化シリコン層５１内に順次、ホール５８を形成していく。この際、酸化シリコン層５６と、ポリシリコン層５５の一部も除去される。このプラズマエッチングでは、エッチングガスとして、ＣＦ4、Ｃ3Ｆ8、ＣＨＦ3等のフルオロカーボン系ガスを使用する。プラズマエッチング中には、これらのガスの反応生成物であるフッ化炭素系ポリマー５７が、ポリシリコン層５５の上端部に堆積する。この際、図１Ｂのようにポリシリコン層５５の開口部の径が小さいと、開口部をフッ化炭素系ポリマー５７が閉塞することとなっていた。この結果、図１Ｂの５９で表示したように、この閉塞部分の下の絶縁層のエッチングを行えなくなるエッチングストップが発生していた。 Next, as shown in FIG. 1B, the silicon oxide layer 54, the silicon nitride layer 53, the TEOS layer 52b, the BPSG layer 52a, and the silicon nitride layer 51 are sequentially formed by plasma etching using the pattern of the polysilicon layer 55 as a mask. , Holes 58 are formed. At this time, the silicon oxide layer 56 and a part of the polysilicon layer 55 are also removed. In this plasma etching, a fluorocarbon gas such as CF 4 , C 3 F 8 , or CHF 3 is used as an etching gas. During the plasma etching, a fluorocarbon polymer 57 that is a reaction product of these gases is deposited on the upper end portion of the polysilicon layer 55. At this time, if the diameter of the opening of the polysilicon layer 55 is small as shown in FIG. 1B, the fluorocarbon polymer 57 would block the opening. As a result, as indicated by 59 in FIG. 1B, an etching stop has occurred that makes it impossible to etch the insulating layer under the blocked portion.
一方、図２は、マスク開口径がターゲット寸法より大きい場合を示す例である。図１と同様の方法により、図２Ａに示す開口部の径を大きくしたポリシリコン層５５のパターンを形成する。図２Ｂに示すように、ポリシリコン層５５のパターンを用いて絶縁層５４、５３、５２ｂ、５２ａおよび５１のエッチングを行う。この場合、フッ化炭素系ポリマー５７によるポリシリコン層５５の開口部分の閉塞は発生しないものの、ポリシリコン層５５の下の絶縁層の幅が非常に小さくなっていた。この結果、例えば、隣接するホール５８内に導電材料を埋設する場合、埋設した導電材料が絶縁層の細くなった部分６０でショートするという問題が発生していた。 On the other hand, FIG. 2 shows an example in which the mask opening diameter is larger than the target dimension. A pattern of the polysilicon layer 55 with the opening diameter shown in FIG. 2A enlarged is formed by the same method as in FIG. As shown in FIG. 2B, the insulating layers 54, 53, 52b, 52a and 51 are etched using the pattern of the polysilicon layer 55. In this case, the opening of the polysilicon layer 55 is not blocked by the fluorocarbon polymer 57, but the width of the insulating layer under the polysilicon layer 55 is very small. As a result, for example, when a conductive material is embedded in the adjacent hole 58, there has been a problem that the embedded conductive material is short-circuited at the portion 60 where the insulating layer is thinned.
一実施形態は、
絶縁層上に、第１のマスク層を形成する工程と、
前記第１のマスク層上に、第２のマスク層を形成する工程と、
前記第２のマスク層をパターニングして第２の開口を有する第２のマスクパターンを形成する工程と、
前記第２のマスクパターンをマスクに用いたエッチングにより前記第１のマスク層の上部に第１の開口を設ける第1の工程であって、前記第２の開口底面の開口径よりも前記第１の開口上部の開口径が大きくなるように前記第１の開口を設ける第1の工程と、
前記第２のマスクパターンをマスクに用いたエッチングにより、前記第１のマスク層をその厚み方向に貫通すると共に略垂直の内側面を有するように、前記第１の開口を伸長させることにより第1のマスクパターンを形成する第２の工程と、
前記第１のマスクパターンをマスクに用いて前記絶縁層をエッチングすることにより、前記絶縁層内にホールを形成する工程と、
を有することを特徴とする半導体装置の製造方法に関する。
One embodiment is:
Forming a first mask layer on the insulating layer;
Forming a second mask layer on the first mask layer;
Patterning the second mask layer to form a second mask pattern having a second opening;
A first step of providing a first opening above the first mask layer by etching using the second mask pattern as a mask, wherein the first opening is larger than the opening diameter of the bottom surface of the second opening. A first step of providing the first opening so that an opening diameter of an upper portion of the opening is increased;
By etching using the second mask pattern as a mask, the first opening is extended so as to penetrate the first mask layer in the thickness direction and have a substantially vertical inner surface. A second step of forming a mask pattern of
Etching the insulating layer using the first mask pattern as a mask to form holes in the insulating layer;
The present invention relates to a method for manufacturing a semiconductor device.
絶縁層のエッチング時に、第１のマスク層の上端部で閉塞が起こったり、第１のマスク層の下の絶縁層の部分が細くなることを防止する。これにより、半導体装置の特性を向上させて、歩留まりを向上させる。 When the insulating layer is etched, the upper end portion of the first mask layer is prevented from being blocked, and the portion of the insulating layer under the first mask layer is prevented from being thinned. Thereby, the characteristics of the semiconductor device are improved and the yield is improved.
図３は本発明の半導体装置の製造方法の一例を模式的に示す図である。図３Ａに示すように、酸化シリコン層６１上に、ポリシリコン層（第１のマスク層）６２および酸化シリコン層（第２のマスク層）６３を順次、形成する。この後、公知のリソグラフィー技術により酸化シリコン層６３をパターニングして、第２の開口６５を設けた酸化シリコン層６３のパターン（第２のマスクパターン）を形成する。次に、酸化シリコン層６３のパターンをマスクに用いたエッチングにより、ポリシリコン層６２の上部に第1の開口６４を形成する。図３Ａに示すように、この工程では、ポリシリコン層６２のエッチング条件を調節することにより、第２の開口６５底面の開口径よりも、第1の開口６４上部の開口径が大きくなるようにエッチングを行う（第１の工程）。ここで、「第1の開口６４上部の開口径」とは、第１の工程で形成した第1の開口６４の中で最も径が大きな部分の開口径を表す。第1の開口６４上部の開口径Ｘは、第２の開口６５底面の開口径よりも大きい限り特に限定されないが、Ｘ＝３０〜１００ｎｍとすることができる。第1の開口６４の深さＹは特に限定されないが、Ｙ＝３０〜４００ｎｍとすることができる。 FIG. 3 is a diagram schematically showing an example of a method for manufacturing a semiconductor device of the present invention. As shown in FIG. 3A, a polysilicon layer (first mask layer) 62 and a silicon oxide layer (second mask layer) 63 are sequentially formed on the silicon oxide layer 61. Thereafter, the silicon oxide layer 63 is patterned by a known lithography technique to form a pattern (second mask pattern) of the silicon oxide layer 63 provided with the second opening 65. Next, a first opening 64 is formed on the polysilicon layer 62 by etching using the pattern of the silicon oxide layer 63 as a mask. As shown in FIG. 3A, in this step, the opening diameter of the upper portion of the first opening 64 is made larger than the opening diameter of the bottom surface of the second opening 65 by adjusting the etching conditions of the polysilicon layer 62. Etching is performed (first step). Here, the “opening diameter at the upper part of the first opening 64” represents the opening diameter of the portion having the largest diameter among the first openings 64 formed in the first step. The opening diameter X of the upper portion of the first opening 64 is not particularly limited as long as it is larger than the opening diameter of the bottom surface of the second opening 65, but X can be set to 30 to 100 nm. The depth Y of the first opening 64 is not particularly limited, but can be Y = 30 to 400 nm.
次に、図３Ｂに示すように、第1の工程とは異なるエッチング条件で、酸化シリコン層６３のパターンをマスクに用いたエッチングを行い、第1の開口６４がポリシリコン層６２をその厚み方向に貫通して酸化シリコン層６１に到達するように、第1の開口６４を伸長させる（第２の工程）。この際、第1の開口６４の伸長部分６４ｂは略垂直の内側面６４ａを有するように、第1の開口６４を伸長させる。これにより、第1の開口６４を有するポリシリコン層６２のパターン（第1のマスクパターン）を形成する。 Next, as shown in FIG. 3B, etching is performed using the pattern of the silicon oxide layer 63 as a mask under etching conditions different from those in the first step, and the first opening 64 forms the polysilicon layer 62 in the thickness direction. The first opening 64 is extended so as to penetrate into the silicon oxide layer 61 and reach the silicon oxide layer 61 (second step). At this time, the first opening 64 is extended so that the extended portion 64b of the first opening 64 has a substantially vertical inner surface 64a. Thereby, a pattern (first mask pattern) of the polysilicon layer 62 having the first opening 64 is formed.
次に、図３Ｃに示すように、ポリシリコン層６２のパターンをマスクに用いて酸化シリコン層６１をエッチングすることにより、酸化シリコン層６１内にホール６６を形成する。 Next, as shown in FIG. 3C, the silicon oxide layer 61 is etched using the pattern of the polysilicon layer 62 as a mask to form holes 66 in the silicon oxide layer 61.
上記半導体装置の製造方法では、第1のマスク層となるポリシリコン層６２を第１の工程、第２の工程の２段階に分けてエッチングして第１のマスクパターンを形成する。第１の工程では、第２の開口６５底面の開口径よりも、第1の開口６４上部の開口径が大きくなるようにエッチングを行う。このため、エッチングガスに由来する反応生成物が第１の開口６４の内表面上に堆積した場合であっても、反応生成物により第１の開口６４が閉塞されることを防止できる。また、第２の工程では、第１の開口６４を、略垂直状の内側面６４ａを有する伸長部分６４ｂを有するように伸長させる。このため、ポリシリコン層６２の下に位置する酸化シリコン層６１の部分が細くなることを防止できる。この結果、後の工程で隣接するホール６６内に導電材料を埋設する場合、隣り合う導電材料がショートすることを防止できる。以上のように、本発明の半導体装置の製造方法では、半導体装置の特性を向上させて、歩留まりを向上させることができる。 In the manufacturing method of the semiconductor device, the polysilicon layer 62 serving as the first mask layer is etched in two stages of a first process and a second process to form a first mask pattern. In the first step, etching is performed so that the opening diameter of the upper portion of the first opening 64 is larger than the opening diameter of the bottom surface of the second opening 65. For this reason, even if the reaction product derived from the etching gas is deposited on the inner surface of the first opening 64, the first opening 64 can be prevented from being blocked by the reaction product. In the second step, the first opening 64 is extended so as to have an extended portion 64b having a substantially vertical inner side surface 64a. For this reason, it is possible to prevent the portion of the silicon oxide layer 61 located under the polysilicon layer 62 from becoming thin. As a result, when a conductive material is embedded in the adjacent hole 66 in a later step, it is possible to prevent the adjacent conductive material from being short-circuited. As described above, in the method for manufacturing a semiconductor device of the present invention, the characteristics of the semiconductor device can be improved and the yield can be improved.
なお、第２のマスク層の材料は特に限定されず、第1のマスク層に対してエッチング選択比をとれる材料であれば良い。また、第１のマスク層の材料は特に限定されず、絶縁層に対してエッチング選択比をとれる材料であれば良い。 Note that the material of the second mask layer is not particularly limited as long as the material has an etching selectivity with respect to the first mask layer. The material of the first mask layer is not particularly limited as long as it is a material that can take an etching selection ratio with respect to the insulating layer.
第１の工程で形成する第１の開口６４、および第２の工程で形成する第１の開口の伸長部分６４ｂの径や深さは、それぞれの工程のエッチング条件（例えば、エッチング時間、エッチングガスの種類・組成、バイアスパワーなど）を適宜、調節することによって、制御することができる。例えば、第1および第２の工程でプラズマエッチング（反応性イオンエッチング；Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）を利用する場合、第1の工程ではＨＢｒ、Ｏ2およびＣＦ4を含有するエッチングガスを使用し、第２の工程では、ＨＢｒ、Ｏ2およびＳＦ6を含有するエッチングガスを使用することができる。また、第1の工程で印加する第1のバイアスパワーは、第２の工程で印加する第２のバイアスパワーよりも小さいことが好ましい。バイアスパワーが小さいとサイドエッチングが進行しやすくなるため、第1の開口６４上部の開口径を大きくすることができる。第２のバイアスパワーは、第１のバイアスパワーの１．２〜５．０倍であることが好ましい。また、第１の工程でエッチングガスとして使用するＣＦ4の流量を大きくすると、第１の工程で形成する第１の開口６４上部の開口径および深さを大きくすることができる。第１の工程のエッチング時間を長くしても同様に、第１の開口６４上部の開口径および深さを大きくすることができる。 The diameter and depth of the first opening 64 formed in the first step and the extended portion 64b of the first opening formed in the second step depend on the etching conditions (eg, etching time, etching gas) of each step. Can be controlled by appropriately adjusting the type, composition, bias power, etc.). For example, when plasma etching (Reactive Ion Etching; RIE) is used in the first and second steps, an etching gas containing HBr, O 2 and CF 4 is used in the first step, In the second step, an etching gas containing HBr, O 2 and SF 6 can be used. The first bias power applied in the first step is preferably smaller than the second bias power applied in the second step. When the bias power is low, side etching is likely to proceed, so that the opening diameter at the top of the first opening 64 can be increased. The second bias power is preferably 1.2 to 5.0 times the first bias power. Further, when the flow rate of CF 4 used as the etching gas in the first step is increased, the opening diameter and depth of the upper portion of the first opening 64 formed in the first step can be increased. Similarly, even if the etching time of the first step is increased, the opening diameter and depth of the upper portion of the first opening 64 can be increased.
また、プラズマエッチング装置としては、図２４に示すような誘導結合タイプのプラズマエッチング装置４０を使用することができる。この装置４０のチャンバー４１内のステージ４６上には基板４７が固定されており、ステージ４６には、ＲＦパワー４９からバイアスパワーを印加できるようになっている。チャンバー４１内には、ガス供給口４３ａ、４３ｂおよび４５からそれぞれ、エッチングガスを供給できるようになっている。チャンバー４１の上面には石英板４２が取り付けられている。チャンバー４１には真空ポンプ４４が取り付けられており、チャンバー４１内の圧力を調節できるようになっている。また、チャンバー４２の周囲には高周波コイル５０が設けられており、高周波コイル５０にはＲＦパワー４８が接続されている。ＲＦパワー４８から高周波コイル５０にソースパワーが印加されると、誘導加熱によりチャンバー４１内に供給されたエッチングガスのプラズマ化が行われる。このようにプラズマ化したエッチングガスにより、基板４７中の第１のマスク層のエッチングを行う。 As the plasma etching apparatus, an inductively coupled plasma etching apparatus 40 as shown in FIG. 24 can be used. A substrate 47 is fixed on a stage 46 in the chamber 41 of the apparatus 40, and a bias power can be applied to the stage 46 from an RF power 49. An etching gas can be supplied into the chamber 41 from gas supply ports 43a, 43b, and 45, respectively. A quartz plate 42 is attached to the upper surface of the chamber 41. A vacuum pump 44 is attached to the chamber 41 so that the pressure in the chamber 41 can be adjusted. A high frequency coil 50 is provided around the chamber 42, and an RF power 48 is connected to the high frequency coil 50. When source power is applied from the RF power 48 to the high-frequency coil 50, the etching gas supplied into the chamber 41 is turned into plasma by induction heating. Etching of the first mask layer in the substrate 47 is performed by the plasma-ized etching gas.
第１の工程で形成した第1の開口６４のアスペクト比は、１〜４であることが好ましい。また、第１の開口６４上部の開口径は、第２の開口６５底面の開口径の１．５〜３倍であることが好ましい。アスペクト比や、第２の開口６５底面の開口径に対する第１の開口６４上部の開口径の倍率が上記の範囲内にあることによって、第1の開口６４の閉塞および第１のマスク層の下の絶縁層の幅が細くなることを、より効果的に防止できる。 The aspect ratio of the first opening 64 formed in the first step is preferably 1 to 4. In addition, the opening diameter of the upper portion of the first opening 64 is preferably 1.5 to 3 times the opening diameter of the bottom surface of the second opening 65. When the aspect ratio and the magnification of the opening diameter of the upper portion of the first opening 64 with respect to the opening diameter of the bottom surface of the second opening 65 are within the above range, the first opening 64 is blocked and the first mask layer is formed below. It is possible to more effectively prevent the width of the insulating layer from becoming narrow.
また、本発明の半導体装置の製造方法により最終的に形成するホールのアスペクト比は、１５〜４０であることが好ましい。本発明の製造方法を利用することにより、上記のような高いアスペクト比のホールを形成することができる。 Moreover, it is preferable that the aspect ratio of the hole finally formed by the manufacturing method of the semiconductor device of this invention is 15-40. By using the manufacturing method of the present invention, holes having a high aspect ratio as described above can be formed.
以下、本発明の好ましい実施例による半導体デバイスについて、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を一例として、添付図面を参照しながら詳細に説明する。なお、この実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの具体例に何ら限定されるものではない。 Hereinafter, a semiconductor device according to a preferred embodiment of the present invention will be described in detail with reference to the accompanying drawings, taking a DRAM (Dynamic Random Access Memory) as an example. In addition, this Example is a specific example shown for a deeper understanding of the present invention, and the present invention is not limited to the specific example.
本実施例の半導体装置に係るＤＲＡＭ素子（チップ）は、メモリセル領域と周辺回路領域とから概略構成されている。図４は、ＤＲＡＭ素子の平面構造を示す概念図である。ＤＲＡＭ素子２１上には複数のメモリセル領域２２が配置されており、平面視で各メモリセル領域２２を囲むように周辺回路領域２３が配置されている。また、メモリセル領域２２と周辺回路領域２３の間にはガードリングが設けられている。なお、図４ではガードリングは省略している。周辺回路領域２３には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。図４の配置は一例であり、メモリセル領域２２の数や、配置される位置は、図４のレイアウトには限定されない。 The DRAM element (chip) according to the semiconductor device of this embodiment is roughly composed of a memory cell region and a peripheral circuit region. FIG. 4 is a conceptual diagram showing a planar structure of a DRAM element. A plurality of memory cell regions 22 are disposed on the DRAM element 21, and a peripheral circuit region 23 is disposed so as to surround each memory cell region 22 in plan view. A guard ring is provided between the memory cell region 22 and the peripheral circuit region 23. In FIG. 4, the guard ring is omitted. The peripheral circuit area 23 includes a sense amplifier circuit, a word line drive circuit, an external input / output circuit, and the like. The arrangement of FIG. 4 is an example, and the number of memory cell regions 22 and the arrangement positions are not limited to the layout of FIG.
図５は、１つのメモリセル領域２２の領域全体の平面構造を示す概念図であり、メモリセル領域２２を構成する一部の要素のみを示している。メモリセル領域２２の外周部にはガードリング用の凹状の溝１２Ｂが、平面視でメモリセル領域２２を囲むように配置されている。なお、本明細書では便宜上、ガードリング用の凹状の溝１２Ｂはメモリセル領域２２及び周辺回路領域２３に含まれないものとする。ガードリング用の凹状の溝１２Ｂで囲まれたその内側の領域をメモリセル領域２２、ガードリング用の凹状の溝１２Ｂの外側の領域を周辺回路領域２３とする。 FIG. 5 is a conceptual diagram showing a planar structure of the entire area of one memory cell area 22, and shows only some elements constituting the memory cell area 22. A concave groove 12B for a guard ring is arranged on the outer periphery of the memory cell region 22 so as to surround the memory cell region 22 in a plan view. In this specification, for the sake of convenience, it is assumed that the concave groove 12B for the guard ring is not included in the memory cell region 22 and the peripheral circuit region 23. The inner region surrounded by the guard ring concave groove 12B is defined as a memory cell region 22, and the outer region of the guard ring concave groove 12B is defined as a peripheral circuit region 23.
図５において、１２Ａは各メモリセルを構成するキャパシタの下部電極１３（図示していない）が形成された開口（キャパシタホール）の位置を示す。１４は製造の途中工程におけるキャパシタの下部電極１３の倒壊を防止するために配置されたサポート膜であり、サポート膜１４には所定の間隔で開口１４Ａが設けられている。このサポート膜１４は、ガードリング用の溝１２Ｂで囲まれたメモリセル領域２２内に設けられると共に、ガードリング用の溝１２Ｂで囲まれていない溝１２Ｂの外側の周辺回路領域２３にも設けられている。 In FIG. 5, 12A indicates the position of the opening (capacitor hole) in which the lower electrode 13 (not shown) of the capacitor constituting each memory cell is formed. Reference numeral 14 denotes a support film disposed in order to prevent the lower electrode 13 of the capacitor from collapsing during the manufacturing process. The support film 14 is provided with openings 14A at predetermined intervals. The support film 14 is provided in the memory cell region 22 surrounded by the guard ring groove 12B, and is also provided in the peripheral circuit region 23 outside the groove 12B not surrounded by the guard ring groove 12B. ing.
周辺回路領域２３上には、製造工程の途中でサポート膜１４の機能を利用した後、ガードリング用の溝１２Ｂの外周から所定の幅の領域以外には、最終的に残存しないようにパターニングすることが好ましい。なお、図５のキャパシタホール１２Ａの配置および開口１４Ａの配置は一例であり、キャパシタホール１２Ａおよび開口１４Ａの数、形状、配置される位置は、図５のレイアウトには限定されない。 On the peripheral circuit region 23, after using the function of the support film 14 during the manufacturing process, patterning is performed so that the region other than the region having a predetermined width from the outer periphery of the guard ring groove 12 </ b> B does not finally remain. It is preferable. Note that the arrangement of the capacitor holes 12A and the arrangement of the openings 14A in FIG. 5 are examples, and the number, shape, and positions of the capacitor holes 12A and the openings 14A are not limited to the layout of FIG.
メモリセル領域２２には、複数のメモリセルが所定の規則に従って配置されている。図６は、各メモリセルの平面構造を示すための概念図で、メモリセルを構成する一部の要素のみを示している。図６の右手側は、後述する、ワード配線となるゲート電極５とゲート絶縁層５ａを切断する面を基準とした透過断面図として示している。キャパシタの記載は図６においては省略した。 In the memory cell region 22, a plurality of memory cells are arranged according to a predetermined rule. FIG. 6 is a conceptual diagram for showing a planar structure of each memory cell, and shows only some elements constituting the memory cell. The right-hand side of FIG. 6 is shown as a transmission cross-sectional view based on a plane that cuts a gate electrode 5 and a gate insulating layer 5a, which will be described later, as word wiring. The description of the capacitor is omitted in FIG.
図７は図５及び図６のＡ−Ａ’線に対応する断面模式図である。各メモリセルは、図７に示すように、メモリセル用のＭＯＳトランジスタＴｒと、ＭＯＳトランジスタＴｒに容量コンタクトプラグ９を介して接続されたキャパシタ３０とから概略構成されている。 FIG. 7 is a schematic cross-sectional view corresponding to the line A-A ′ of FIGS. 5 and 6. As shown in FIG. 7, each memory cell is generally configured by a memory cell MOS transistor Tr and a capacitor 30 connected to the MOS transistor Tr via a capacitor contact plug 9.
図７において、半導体基板１は所定濃度のＰ型不純物を含有するシリコン（Ｓｉ）によって形成されている。この半導体基板１には、素子分離領域３が形成されている。素子分離領域３は、半導体基板１の表面にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により酸化シリコン層（ＳｉＯ2）等の絶縁層を埋設することで、活性領域Ｋ以外の部分に形成され、隣接する活性領域Ｋとの間を絶縁分離している。本実施例では、１つの活性領域Ｋに２ビットのメモリセルが配置されるセル構造に、本発明を適用した場合の例を示している。 In FIG. 7, the semiconductor substrate 1 is formed of silicon (Si) containing a P-type impurity having a predetermined concentration. An element isolation region 3 is formed on the semiconductor substrate 1. The element isolation region 3 is formed in a portion other than the active region K by embedding an insulating layer such as a silicon oxide layer (SiO 2 ) on the surface of the semiconductor substrate 1 by an STI (Shallow Trench Isolation) method, and is adjacent to the active region K. The area K is insulated and separated. In the present embodiment, an example in which the present invention is applied to a cell structure in which 2-bit memory cells are arranged in one active region K is shown.
本実施例では、図６に示す平面構造の如く、半導体基板１の表面に、細長い短冊状の活性領域Ｋが複数、個々に所定間隔をあけて右斜め下向きに整列して配置されている。各活性領域Ｋの両端部と中央部には個々に拡散層８が形成され、ＭＯＳトランジスタＴｒのソース・ドレイン領域として機能する。ソース・ドレイン領域（拡散層）８の真上に配置されるように容量コンタクトプラグ９の位置が規定されている。なお、本発明では、活性領域Ｋの配列は図６のような配列に限定されない。活性領域Ｋの形状は、その他一般的なトランジスタに適用される活性領域の形状としてもよい。 In the present embodiment, a plurality of elongated strip-shaped active regions K are arranged on the surface of the semiconductor substrate 1 so as to be aligned obliquely downward to the right at predetermined intervals, as in the planar structure shown in FIG. Diffusion layers 8 are individually formed at both ends and the center of each active region K and function as source / drain regions of the MOS transistor Tr. The position of the capacitor contact plug 9 is defined so as to be disposed immediately above the source / drain region (diffusion layer) 8. In the present invention, the sequence of the active region K is not limited to the sequence as shown in FIG. The shape of the active region K may be the shape of an active region applied to other general transistors.
図６の横（Ｘ）方向には、折れ線形状（湾曲形状）にビット線６が延設され、このビット線６が図６の縦（Ｙ）方向に所定の間隔で複数配置されている。また、図６の縦（Ｙ）方向に延在する直線形状の溝型のゲート電極５からなるワード配線が配置されている。個々のワード配線は図６の横（Ｘ）方向に所定の間隔で複数配置され、ワード配線は各活性領域Ｋと交差する部分において、図７に示されるゲート電極５を構成する。本実施例では、折れ線形状のビット線６を示したが、ビット線６は直線形状であっても良い。また、本実施例では、ＭＯＳトランジスタＴｒが、溝型のゲート電極５を備えている場合を一例として示した。溝型のゲート電極５を備えたＭＯＳトランジスタに代えて、プレーナ型のＭＯＳトランジスタを使用することも可能である。また、ピラー形状のチャネル領域を備えた縦型のＭＯＳトランジスタを用いてもよい。 In the horizontal (X) direction of FIG. 6, bit lines 6 are extended in a polygonal line shape (curved shape), and a plurality of bit lines 6 are arranged at predetermined intervals in the vertical (Y) direction of FIG. Further, a word wiring composed of a linear groove-type gate electrode 5 extending in the longitudinal (Y) direction of FIG. 6 is arranged. A plurality of individual word lines are arranged at predetermined intervals in the horizontal (X) direction of FIG. 6, and the word lines constitute the gate electrode 5 shown in FIG. In the present embodiment, the broken line-shaped bit line 6 is shown, but the bit line 6 may be linear. In the present embodiment, the case where the MOS transistor Tr includes the groove-type gate electrode 5 is shown as an example. Instead of the MOS transistor having the groove-type gate electrode 5, it is possible to use a planar type MOS transistor. Further, a vertical MOS transistor having a pillar-shaped channel region may be used.
図７の断面構造に示す如く、半導体基板１において素子分離領域３に区画された活性領域Ｋにソース・ドレイン領域として機能する拡散層８が離間して形成されている。個々の拡散層８の間に、溝型のゲート電極５が形成されている。ゲート電極５は、金属層により形成されており、ゲート電極５の上面は半導体基板１の主面よりも低くなっている。ゲート電極５用の金属層には、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ）等の高融点金属層やこれらの層の積層膜を用いることができる。ゲート電極５上には、窒化シリコン層からなるキャップ絶縁層２７が設けられている。ゲート電極５と半導体基板１との間には、ゲート絶縁層５ａが形成されている。 As shown in the cross-sectional structure of FIG. 7, diffusion layers 8 functioning as source / drain regions are formed apart from each other in the active region K partitioned in the element isolation region 3 in the semiconductor substrate 1. A groove-type gate electrode 5 is formed between the individual diffusion layers 8. The gate electrode 5 is formed of a metal layer, and the upper surface of the gate electrode 5 is lower than the main surface of the semiconductor substrate 1. As the metal layer for the gate electrode 5, a refractory metal layer such as titanium nitride (TiN), tungsten (W), tungsten nitride (WN), tungsten silicide (WSi), or a laminated film of these layers can be used. . A cap insulating layer 27 made of a silicon nitride layer is provided on the gate electrode 5. A gate insulating layer 5 a is formed between the gate electrode 5 and the semiconductor substrate 1.
拡散層８は、半導体基板１にＮ型不純物として、例えばリンを導入することで形成されている。半導体基板１上には、ＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）層等を用いた第１層間絶縁層７が形成されている。第１層間絶縁層７内には、拡散層８と接触するように容量コンタクトプラグ９が形成されている。容量コンタクトプラグ９は、ＤＯＰＯＳ（ＤＯｐｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）層によって形成されている。 The diffusion layer 8 is formed by introducing, for example, phosphorus as an N-type impurity into the semiconductor substrate 1. A first interlayer insulating layer 7 using an SOD (Spin On Dielectric) layer or the like is formed on the semiconductor substrate 1. A capacitive contact plug 9 is formed in the first interlayer insulating layer 7 so as to be in contact with the diffusion layer 8. The capacitor contact plug 9 is formed of a DOPOS (DOped Polysilicon) layer.
図７において真ん中の拡散層８上には、ビット線６が形成されている。ビット線６は窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次、堆積した積層膜で構成されている。ビット線６上には、窒化シリコン層からなるキャップ絶縁層１８が設けられている。 In FIG. 7, the bit line 6 is formed on the middle diffusion layer 8. The bit line 6 is composed of a laminated film in which tungsten nitride (WN) and tungsten (W) are sequentially deposited. A cap insulating layer 18 made of a silicon nitride layer is provided on the bit line 6.
第１層間絶縁層７上には、容量コンタクトパッド１０が配置されており、容量コンタクトプラグ９と導通している。容量コンタクトパッド１０は、タングステン（Ｗ）層や、窒化タングステン（ＷＮ）及びタングステン（Ｗ）を順次、堆積した積層膜で形成されている。容量コンタクトパッド１０を覆うように、窒化シリコン層を用いた第２層間絶縁層１１が形成されている。容量コンタクトパッド１０と接続されるようにキャパシタ３０が形成されている。 A capacitor contact pad 10 is disposed on the first interlayer insulating layer 7 and is electrically connected to the capacitor contact plug 9. The capacitor contact pad 10 is formed of a laminated film in which a tungsten (W) layer, tungsten nitride (WN), and tungsten (W) are sequentially deposited. A second interlayer insulating layer 11 using a silicon nitride layer is formed so as to cover the capacitor contact pad 10. A capacitor 30 is formed so as to be connected to the capacitor contact pad 10.
キャパシタ３０は下部電極１３と上部電極１５の間に容量絶縁層１６を挟んだ構造となっており、下部電極１３が容量コンタクトパッド１０と接続している。また、下部電極１３の上端部を保持するように形成されたサポート膜１４によって、下部電極１３は製造工程の途中において倒壊しないように支持されている。キャパシタ３０上には第４層間絶縁層２０が形成されている。 The capacitor 30 has a structure in which a capacitive insulating layer 16 is sandwiched between the lower electrode 13 and the upper electrode 15, and the lower electrode 13 is connected to the capacitive contact pad 10. The lower electrode 13 is supported by the support film 14 formed so as to hold the upper end portion of the lower electrode 13 so as not to collapse during the manufacturing process. A fourth interlayer insulating layer 20 is formed on the capacitor 30.
本実施例の半導体装置の製造方法について、まず、容量コンタクトパッド１０を形成するまでの工程について、図８を参照して説明する。 With respect to the method for manufacturing the semiconductor device of this embodiment, first, steps required until the capacitor contact pad 10 is formed will be described with reference to FIG.
図８に示すように、Ｐ型のシリコンからなる半導体基板１の主面に活性領域Ｋを区画するため、ＳＴＩ法により、酸化シリコン（ＳｉＯ2）等の絶縁層を埋設した素子分離領域３を形成した。活性領域Ｋ内に不純物元素をイオン注入した後、熱処理を行うことにより活性化させた。これにより、活性領域Ｋ内に拡散層８を形成した。 As shown in FIG. 8, in order to partition the active region K on the main surface of the semiconductor substrate 1 made of P-type silicon, an element isolation region 3 in which an insulating layer such as silicon oxide (SiO 2 ) is embedded is formed by the STI method. Formed. After the impurity element was ion-implanted into the active region K, the active region K was activated by heat treatment. Thereby, the diffusion layer 8 was formed in the active region K.
次に、リソグラフィ技術を利用して、メモリセル領域２２内に形成されるワード線領域を露出させるパターンを有するフォトレジストマスク（図示せず）を形成した。ワード線領域は複数の活性領域Ｋと素子分離領域３に跨って延在するパターンとした。ワード線領域は個々の活性領域Ｋに対して２本、形成した。ワード線領域の幅は３５ｎｍとした。次いで、フォトレジストマスクを用いて半導体基板１をドライエッチングし、ワード線領域となる深さ１５０〜２００ｎｍのゲートトレンチ２９を形成した。ここではゲートトレンチ２９の最深部の深さを２００ｎｍとした。これにより、先の工程で形成された拡散層８は、キャパシタに接続される両側のキャパシタ拡散層と、ビット線６に接続される真ん中のビット線拡散層に分断された。 Next, using a lithography technique, a photoresist mask (not shown) having a pattern exposing the word line region formed in the memory cell region 22 was formed. The word line region has a pattern extending across a plurality of active regions K and element isolation regions 3. Two word line regions were formed for each active region K. The width of the word line region was 35 nm. Next, the semiconductor substrate 1 was dry-etched using a photoresist mask to form a gate trench 29 having a depth of 150 to 200 nm serving as a word line region. Here, the depth of the deepest part of the gate trench 29 is 200 nm. As a result, the diffusion layer 8 formed in the previous step was divided into a capacitor diffusion layer on both sides connected to the capacitor and a middle bit line diffusion layer connected to the bit line 6.
次に、ゲートトレンチ２９の内面に厚さ５ｎｍの酸化シリコン層からなるゲート絶縁層５ａを、熱酸化法により形成した。次いで、厚さ５ｎｍの窒化チタン（ＴｉＮ）をＣＶＤ法により形成し、さらに厚さ３０ｎｍのタングステン（Ｗ）をＣＶＤ法により形成した。ゲートトレンチ２９の幅は３５ｎｍとしているので、この段階でゲートトレンチ２９は、ＴｉＮとＷの積層膜で完全に埋設された状態となった。次いで、ＴｉＮとＷからなる積層膜をドライエッチング法によりエッチバックして、ＴｉＮとＷからなる積層膜の上面を半導体基板１の主面よりも低くなるように後退させた。これにより、ゲートトレンチ２９内に埋設されたＴｉＮとＷからなる溝型のゲート電極５を形成した。溝型のゲート電極５はワード線を構成する。 Next, a gate insulating layer 5a made of a silicon oxide layer having a thickness of 5 nm was formed on the inner surface of the gate trench 29 by a thermal oxidation method. Next, titanium nitride (TiN) having a thickness of 5 nm was formed by a CVD method, and tungsten (W) having a thickness of 30 nm was further formed by a CVD method. Since the gate trench 29 has a width of 35 nm, at this stage, the gate trench 29 is completely buried with a laminated film of TiN and W. Next, the laminated film made of TiN and W was etched back by a dry etching method, and the upper surface of the laminated film made of TiN and W was retracted so as to be lower than the main surface of the semiconductor substrate 1. As a result, a trench-type gate electrode 5 made of TiN and W embedded in the gate trench 29 was formed. The groove-type gate electrode 5 constitutes a word line.
次に、ゲートトレンチ２９を埋設するように全面に厚さ２０ｎｍの窒化シリコン層を、ＣＶＤ法により形成した。この後、窒化シリコン層をエッチバックして、その上面を半導体基板１の主面と同じ高さまで後退させて、キャップ絶縁層２７を形成した。次に、半導体基板１の全面に、合計で厚さ４０ｎｍの窒化タングステン（ＷＮ）層及びタングステン（Ｗ）層の積層膜を、ＣＶＤ法により形成した。この後、この積層膜上に窒化シリコン層からなるカバー絶縁層１８を形成した。次に、ゲート電極５の延在方向と交差する方向に折れ線形状に延在する開口するパターンを有するマスク（図示しない）を形成した。このマスクを用いて上面が露出しているカバー絶縁層１８をドライエッチングし、さらに連続して、窒化タングステン（ＷＮ）層及びタングステン（Ｗ）層の積層膜をドライエッチングした。これにより、真ん中のビット線拡散層８上にはビット線６が形成された。また、ビット線６上には、カバー絶縁層１８が形成された。 Next, a silicon nitride layer having a thickness of 20 nm was formed on the entire surface so as to bury the gate trench 29 by a CVD method. Thereafter, the silicon nitride layer was etched back, and the upper surface thereof was retracted to the same height as the main surface of the semiconductor substrate 1 to form the cap insulating layer 27. Next, a stacked film of a tungsten nitride (WN) layer and a tungsten (W) layer having a total thickness of 40 nm was formed on the entire surface of the semiconductor substrate 1 by a CVD method. Thereafter, a cover insulating layer 18 made of a silicon nitride layer was formed on the laminated film. Next, a mask (not shown) having an opening pattern extending in a polygonal line shape in a direction intersecting with the extending direction of the gate electrode 5 was formed. Using this mask, the cover insulating layer 18 whose upper surface was exposed was dry-etched, and successively, the laminated film of the tungsten nitride (WN) layer and the tungsten (W) layer was dry-etched. As a result, the bit line 6 was formed on the bit line diffusion layer 8 in the middle. A cover insulating layer 18 was formed on the bit line 6.
次に、半導体基板１上の全面に、塗布系絶縁層としてＳＯＤ（Ｓｐｉｎ Ｏｎ Ｄｉｅｌｅｃｔｒｉｃ）層からなる第１層間絶縁層７を形成した。カバー絶縁層１８をストッパとして、第１層間絶縁層７のＣＭＰ処理を行うことにより、第１層間絶縁層７を平坦化した。第１層間絶縁層７内に、公知のリソグラフィー技術とドライエッチング技術を利用して、両側のキャパシタ拡散層８を露出させるように、容量コンタクトホール２４を形成した。容量コンタクトホール２４の内部を埋め込むように、半導体基板１上の全面にＤＯＰＯＳ（ＤＯｐｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）層を形成した。この後、ＤＯＰＯＳ層のエッチバックを行うことによって、容量コンタクトプラグ９を形成した。第１層間絶縁層７上にタングステン等の導電層を形成した。この後、導電層のパターニングを行うことによって容量コンタクトパッド１０を形成した。 Next, a first interlayer insulating layer 7 made of an SOD (Spin On Dielectric) layer was formed on the entire surface of the semiconductor substrate 1 as a coating-based insulating layer. Using the cover insulating layer 18 as a stopper, the first interlayer insulating layer 7 was flattened by performing the CMP process on the first interlayer insulating layer 7. A capacitance contact hole 24 was formed in the first interlayer insulating layer 7 by using a known lithography technique and dry etching technique so as to expose the capacitor diffusion layers 8 on both sides. A DOPOS (DOped Polysilicon) layer was formed on the entire surface of the semiconductor substrate 1 so as to fill the inside of the capacitor contact hole 24. Thereafter, the capacitor contact plug 9 was formed by performing etch back of the DOPOS layer. A conductive layer such as tungsten was formed on the first interlayer insulating layer 7. Thereafter, the capacitive contact pad 10 was formed by patterning the conductive layer.
以降の工程について、図５のＢ−Ｂ’ 線に対応する断面模式図（図９〜図２３）を用いて説明する。 The subsequent steps will be described with reference to schematic cross-sectional views (FIGS. 9 to 23) corresponding to the line B-B ′ in FIG. 5.
図９は、図８の工程が終了後の、容量コンタクトパッド１０及びその近傍の構造を示す。なお、図１０以降の図面では、図９と同様に、容量コンタクトパッド１０及びその近傍の構造よりも下の構造は省略する。 FIG. 9 shows the structure of the capacitor contact pad 10 and its vicinity after the process of FIG. 8 is completed. In FIG. 10 and subsequent drawings, the structure below the capacitor contact pad 10 and the structure in the vicinity thereof is omitted as in FIG.
図１０に示すように、容量コンタクトパッド１０を覆うように第１層間絶縁層７上に、窒化シリコン層からなる第２層間絶縁層１１を形成した。 As shown in FIG. 10, a second interlayer insulating layer 11 made of a silicon nitride layer was formed on the first interlayer insulating layer 7 so as to cover the capacitor contact pad 10.
図１１に示すように、第２層間絶縁層１１上に、第３層間絶縁層として、膜厚が１０００ｎｍのＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃｏｎ Ｇｌａｓｓ）層１２ａを形成した。次に、ＣＭＰ法により、第３層間絶縁層１２ａの平坦化を行った。ＢＰＳＧ層１２ａ上に、膜厚が１０００ｎｍのＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料ガスに用いたプラズマＣＶＤ法により、酸化シリコン層１２ｂを形成した。 As shown in FIG. 11, a BPSG (Boron Phosphorus Silicon Glass) layer 12a having a film thickness of 1000 nm was formed on the second interlayer insulating layer 11 as a third interlayer insulating layer. Next, the third interlayer insulating layer 12a was planarized by CMP. A silicon oxide layer 12b was formed on the BPSG layer 12a by a plasma CVD method using TEOS (Tetra Ethyl Ortho Silicate) having a thickness of 1000 nm as a source gas.
図１２に示すように、酸化シリコン層１２ｂ上に、ＡＬＤ法で堆積した窒化シリコンを用いて、膜厚５０ｎｍ程度のサポート膜１４を形成した。ＣＶＤ法により、サポート膜１４上に１５ｎｍの酸化シリコン層６３ａ、４００ｎｍのポリシリコン層（第１のマスク層）６２および１００ｎｍの酸化シリコン層（第２のマスク層）６３ｂを順次、形成した。酸化シリコン層６３ｂ上に、フォトレジストを用いたマスクパターン３５を形成した。マスクパターン３５は、後述するキャパシタホール１２Ａの形成位置および、平面視でメモリセル領域２２の外周を囲むガードリング用の凹状の溝１２Ｂに対応する位置に開口を有するように形成した。 As shown in FIG. 12, a support film 14 having a thickness of about 50 nm was formed on the silicon oxide layer 12b using silicon nitride deposited by the ALD method. A 15 nm silicon oxide layer 63a, a 400 nm polysilicon layer (first mask layer) 62, and a 100 nm silicon oxide layer (second mask layer) 63b were sequentially formed on the support film 14 by CVD. A mask pattern 35 using a photoresist was formed on the silicon oxide layer 63b. The mask pattern 35 is formed so as to have an opening at a position corresponding to a groove 12B for guard ring that surrounds the outer periphery of the memory cell region 22 in a plan view and a formation position of a capacitor hole 12A described later.
図１３に示すように、マスクパターン３５を用いて異方性ドライエッチングを行い、酸化シリコン層６３ｂ内に第２の開口６５を形成することにより、酸化シリコン層６３ｂのパターン（第２のマスクパターン）を形成した。第２の開口６５底面の開口径は、５０ｎｍとした。 As shown in FIG. 13, anisotropic dry etching is performed using the mask pattern 35 to form a second opening 65 in the silicon oxide layer 63b, thereby forming a pattern of the silicon oxide layer 63b (second mask pattern). ) Was formed. The opening diameter of the bottom surface of the second opening 65 was 50 nm.
図１４に示すように、マスクパターン３５を除去した。 As shown in FIG. 14, the mask pattern 35 was removed.
図１５に示すように、酸化シリコン層６３ｂのパターンをマスクに用いて、ポリシリコン層６２のエッチングを行い、第１の開口６４を形成した（第１の工程）。この工程では、図２４の誘導結合タイプのプラズマエッチング装置を使用したプラズマエッチング（反応性イオンエッチング；Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）を行った。エッチング条件はソースパワー３００Ｗ、バイアスパワー２００Ｗ、チャンバー４１内の圧力３０ｍＴｏｒｒ、エッチングガスとして１５０ｓｃｃｍのＨＢｒ、７ｓｃｃｍのＯ2、７５ｓｃｃｍのＣＦ4を使用した。また、エッチングの時間は４０秒とした。第１の開口６４上部の開口径は７０ｎｍ、深さは１００ｎｍとした。第１の開口６４の内側面はテーパー形状となった。 As shown in FIG. 15, the polysilicon layer 62 was etched using the pattern of the silicon oxide layer 63b as a mask to form a first opening 64 (first step). In this step, plasma etching (reactive ion etching; RIE) using the inductively coupled plasma etching apparatus of FIG. 24 was performed. The etching conditions used were a source power of 300 W, a bias power of 200 W, a pressure in the chamber 41 of 30 mTorr, 150 sccm of HBr, 7 sccm of O 2 , and 75 sccm of CF 4 as the etching gas. The etching time was 40 seconds. The opening diameter at the top of the first opening 64 was 70 nm, and the depth was 100 nm. The inner surface of the first opening 64 has a tapered shape.
図１６に示すように、エッチングの条件を変えて引き続き、酸化シリコン層６３ｂのパターンをマスクに用いたポリシリコン層６２のプラズマエッチング（反応性イオンエッチング；Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＲＩＥ）を行った。これにより、ポリシリコン層６２の厚み方向に第１の開口６４を伸長させて、ポリシリコン層６２のパターン（第１のマスクパターン）を形成した（第２の工程）。この工程では、第１の開口６４の伸長部分６４ｂが略垂直状の内側面６４ａを有するようにエッチング条件を設定した。具体的には、このエッチングでも図２４のプラズマエッチング装置を使用し、エッチング条件はソースパワー３００Ｗ、バイアスパワー４００Ｗ、チャンバー４１内の圧力５０ｍＴｏｒｒ、エッチングガスとして３５０ｓｃｃｍのＨＢｒ、８５ｓｃｃｍのＯ2、３５ｓｃｃｍのＳＦ4を使用した。また、エッチングの時間は１６０秒とした。第１の開口６４の伸長部分６４ｂの開口径は５０ｎｍ、深さは３００ｎｍとした。 As shown in FIG. 16, plasma etching (Reactive Ion Etching; RIE) of the polysilicon layer 62 using the pattern of the silicon oxide layer 63b as a mask was performed while changing the etching conditions. Thereby, the first opening 64 was extended in the thickness direction of the polysilicon layer 62 to form a pattern (first mask pattern) of the polysilicon layer 62 (second step). In this step, the etching conditions were set so that the extended portion 64b of the first opening 64 had a substantially vertical inner side surface 64a. Specifically, the plasma etching apparatus of FIG. 24 is also used for this etching, and the etching conditions are a source power of 300 W, a bias power of 400 W, a pressure in the chamber 41 of 50 mTorr, an etching gas of 350 sccm of HBr, 85 sccm of O 2 , and 35 sccm. SF 4 was used. The etching time was 160 seconds. The opening diameter of the extended portion 64b of the first opening 64 was 50 nm and the depth was 300 nm.
図１７に示すように、ポリシリコン層６２のパターンをマスクに用いたドライエッチングにより、酸化シリコン層６３ａ、サポート膜１４，第３層間絶縁層１２ａ及び１２ｂ、および第２層間絶縁層１１を貫通して、容量コンタクトパッド１０を露出させる開口（キャパシタホール）１２Ａと、平面視でメモリセル領域２２を囲むガードリング用の凹状の溝１２Ｂを同時に形成した。この際、酸化シリコン層６３ｂおよびポリシリコン層６２の一部も除去された。 As shown in FIG. 17, the silicon oxide layer 63a, the support film 14, the third interlayer insulating layers 12a and 12b, and the second interlayer insulating layer 11 are penetrated by dry etching using the pattern of the polysilicon layer 62 as a mask. Thus, an opening (capacitor hole) 12A for exposing the capacitor contact pad 10 and a concave groove 12B for guard ring surrounding the memory cell region 22 in plan view were formed at the same time. At this time, part of the silicon oxide layer 63b and the polysilicon layer 62 was also removed.
図１８に示すように、残ったポリシリコン層６２および酸化シリコン層６３ａを除去した。 As shown in FIG. 18, the remaining polysilicon layer 62 and silicon oxide layer 63a were removed.
図１９に示すように、ＣＶＤ法等を用いて、下部電極用の導電層として、窒化チタン（ＴｉＮ）層１３を、２０ｎｍ程度の膜厚で形成した。窒化チタン層１３は、開口１２Ａおよびガードリング用の凹状の溝１２Ｂの内壁を覆うように形成した。 As shown in FIG. 19, a titanium nitride (TiN) layer 13 having a thickness of about 20 nm was formed as a conductive layer for the lower electrode by using a CVD method or the like. The titanium nitride layer 13 was formed so as to cover the inner wall of the opening 12A and the concave groove 12B for the guard ring.
図２０に示すように、エッチバックにより、サポート膜１４上の窒化チタン層１３を除去した。サポート膜１４上にフォトレジストを用いて、マスクパターン（図示せず）を形成した。このマスクパターンは、メモリセル領域２２の開口１４Ａ（図５）を形成する位置に開口パターンを有するように形成した。次に、マスクパターンを用いてドライエッチングを行い、サポート膜１４の一部を除去した。エッチング終了後に、マスクパターンは除去した。 As shown in FIG. 20, the titanium nitride layer 13 on the support film 14 was removed by etch back. A mask pattern (not shown) was formed on the support film 14 using a photoresist. This mask pattern was formed so as to have an opening pattern at a position where the opening 14A (FIG. 5) of the memory cell region 22 was formed. Next, dry etching was performed using the mask pattern to remove a part of the support film 14. After the etching was completed, the mask pattern was removed.
図２１に示すように、サポート膜１４をマスクに用い、エッチング液として希フッ酸（ＨＦ）を用いたウェットエッチングを行い、凹状の溝１２Ｂで囲まれたメモリセル領域２２内の第３層間絶縁層１２ａ及び１２ｂを除去して、開口１２Ａ内に設けた窒化チタン層１３の外壁側面を露出させた。これによって、開口（キャパシタホール）１２Ａの位置に、窒化チタン層を用いたキャパシタの下部電極１３が形成された。 As shown in FIG. 21, third etching is performed in the memory cell region 22 surrounded by the concave groove 12B by performing wet etching using dilute hydrofluoric acid (HF) as an etchant using the support film 14 as a mask. The layers 12a and 12b were removed to expose the outer wall side surface of the titanium nitride layer 13 provided in the opening 12A. As a result, the lower electrode 13 of the capacitor using the titanium nitride layer was formed at the position of the opening (capacitor hole) 12A.
図２２に示すように、窒化チタン層（下部電極）１３の表面上に、容量絶縁層１６を形成した。 As shown in FIG. 22, a capacitive insulating layer 16 was formed on the surface of the titanium nitride layer (lower electrode) 13.
図２３に示すように、上部電極（プレート電極）１５として、窒化チタン層を形成した。開口１２Ａ内には、下部電極（１３）と上部電極（１５）が容量絶縁層１６を介して対向するキャパシタ３０が形成された。容量絶縁層１６としては、酸化ジルコニウム（ＺｒＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ハフニウム（ＨｆＯ2）等の高誘電体層や、それらの積層膜を使用できる。また、上部電極１５は、窒化チタン層を１０ｎｍ程度の膜厚で形成した後に、不純物をドープしたポリシリコン層を積層して、隣接する下部電極１３間の空洞部を充填し、さらにその上にタングステン（Ｗ）を１００ｎｍ程度成膜した積層構造としてもよい。なお、ガードリング用の凹状の溝１２Ｂ上に形成された層１３、１５及び１６は、周辺回路領域２３へのエッチング液浸透を防止するために設けたものであり、キャパシタとしては機能しない。上部電極１５のパターニングのために、フォトレジストを用いたマスクパターン（図示していない）を形成した。マスクパターンをマスクとして用いたドライエッチングによって、周辺回路領域２３上の不要な層（上部電極１５、容量絶縁層１６、サポート膜１４）を除去した。エッチング後にマスクパターンは除去した。次に、上部電極１５を第４層間絶縁層２０で覆った後、ＣＭＰによって第４層間絶縁層２０を平坦化した。周辺回路領域２３の配線層まで到達するコンタクトプラグおよび、上層の金属配線層（何れも図示していない）を形成した。また、上部電極１５に所定の電位を与えるための回路と接続するための金属配線層およびコンタクトプラグを、図示していない領域で形成した。この後に図示しない表面保護層を形成することにより、ＤＲＡＭ素子が完成した。 As shown in FIG. 23, a titanium nitride layer was formed as the upper electrode (plate electrode) 15. In the opening 12A, a capacitor 30 was formed in which the lower electrode (13) and the upper electrode (15) face each other with the capacitive insulating layer 16 therebetween. As the capacitor insulating layer 16, a high dielectric layer such as zirconium oxide (ZrO 2 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), or a laminated film thereof can be used. The upper electrode 15 is formed by forming a titanium nitride layer with a film thickness of about 10 nm, then laminating a polysilicon layer doped with impurities, filling a cavity between adjacent lower electrodes 13, and further thereon A stacked structure in which tungsten (W) is formed to a thickness of about 100 nm may be employed. Note that the layers 13, 15 and 16 formed on the concave groove 12B for the guard ring are provided to prevent the etchant from penetrating into the peripheral circuit region 23, and do not function as a capacitor. For patterning the upper electrode 15, a mask pattern (not shown) using a photoresist was formed. Unnecessary layers (upper electrode 15, capacitive insulating layer 16, and support film 14) on the peripheral circuit region 23 were removed by dry etching using the mask pattern as a mask. The mask pattern was removed after etching. Next, after covering the upper electrode 15 with the fourth interlayer insulating layer 20, the fourth interlayer insulating layer 20 was planarized by CMP. A contact plug reaching the wiring layer in the peripheral circuit region 23 and an upper metal wiring layer (both not shown) were formed. Further, a metal wiring layer and a contact plug for connection to a circuit for applying a predetermined potential to the upper electrode 15 were formed in a region not shown. Thereafter, a surface protection layer (not shown) was formed to complete the DRAM device.
上記実施例では、図１５および１６に示すように、第1のマスク層となるポリシリコン層６２を第１の工程、第２の工程の２段階に分けてエッチングすることで、第１のマスクパターンを形成する。第１の工程では、第２の開口６５底面の開口径よりも、第1の開口６４上部の開口径が大きくなるようにエッチングを行う（図１５）。このため、エッチングガスに由来する反応生成物が第１の開口６４の内表面上に堆積した場合であっても、反応生成物により第１の開口６４が閉塞されることを防止できる。また、第２の工程では、第１の開口６４を、略垂直状の内壁側面６４ａを有する伸長部分６４ｂを有するように伸長させる（図１６）。このため、第１のマスク層の下に位置する絶縁層１２ａおよび１２ｂの部分が細くなり、この部分で下部電極１３がショートすることを防止できる。 In the above embodiment, as shown in FIGS. 15 and 16, the first mask layer is etched by dividing the polysilicon layer 62 serving as the first mask layer into two steps of the first step and the second step. Form a pattern. In the first step, etching is performed so that the opening diameter of the upper portion of the first opening 64 is larger than the opening diameter of the bottom surface of the second opening 65 (FIG. 15). For this reason, even if the reaction product derived from the etching gas is deposited on the inner surface of the first opening 64, the first opening 64 can be prevented from being blocked by the reaction product. In the second step, the first opening 64 is extended so as to have an extended portion 64b having a substantially vertical inner wall side surface 64a (FIG. 16). For this reason, the portions of the insulating layers 12a and 12b located under the first mask layer become thin, and it is possible to prevent the lower electrode 13 from being short-circuited at this portion.
なお、本発明では、第１の工程で形成した第1の開口６４の開口径が変化して一定ではない場合、その開口径の最大値を「第１の開口上部の開口径」とする。 In the present invention, when the opening diameter of the first opening 64 formed in the first step is not constant due to change, the maximum value of the opening diameter is defined as “opening diameter of the upper portion of the first opening”.
１ 半導体基板
３ 素子分離領域
５ ゲート電極
５ａ ゲート絶縁層
６ ビット線
７ 第１層間絶縁層
８ 拡散層
９ 容量コンタクトプラグ
１０ 容量コンタクトパッド
１１ 第２層間絶縁層
１２ａ ＢＰＳＧ層
１２ｂ 酸化シリコン層
１２Ａ 開口（キャパシターホール）
１２Ｂ ガードリング用の凹状の溝
１３ 下部電極
１４ サポート膜
１４Ａ、１４Ｂ 開口
１５ 上部電極
１６ 容量絶縁層
１８ カバー絶縁層
２０ 第４層間絶縁層
２１ ＤＲＡＭ素子
２２ メモリセル領域
２３ 周辺回路領域
２４ 容量コンタクトホール
２７ キャップ絶縁層
２９ ゲートトレンチ
３０ キャパシタ
３５ マスクパターン
４０ プラズマエッチング装置
４１ チャンバー
４２ 石英板
４３ａ、４３ｂ、４５ ガス供給口
４４ 真空ポンプ
４６ ステージ
４７ 基板
４８、４９ ＲＦパワー
５０ 高周波コイル
５１、５３ 窒化シリコン層
５２ａ ＢＰＳＧ層
５２ｂ ＴＥＯＳ層
５４、５６ 酸化シリコン層
５５ ポリシリコン層
５７ フッ化炭素系ポリマー
５８ ホール
６１。６３ 酸化シリコン層
６２ ポリシリコン層
６４ 第１の開口
６４ａ 第1の開口の伸長部分の内壁側面
６４ｂ 第1の開口の伸長部分
６５ 第２の開口
６６ ホール
Ｋ 活性領域
Ｔｒ ＭＯＳトランジスタ
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 3 Element isolation region 5 Gate electrode 5a Gate insulating layer 6 Bit line 7 First interlayer insulating layer 8 Diffusion layer 9 Capacitor contact plug 10 Capacitor contact pad 11 Second interlayer insulating layer 12a BPSG layer 12b Silicon oxide layer 12A Opening ( Capacitor hole)
12B Recessed groove for guard ring 13 Lower electrode 14 Support films 14A and 14B Opening 15 Upper electrode 16 Capacitor insulating layer 18 Cover insulating layer 20 Fourth interlayer insulating layer 21 DRAM device 22 Memory cell region 23 Peripheral circuit region 24 Capacitor contact hole 27 Cap insulating layer 29 Gate trench 30 Capacitor 35 Mask pattern 40 Plasma etching apparatus 41 Chamber 42 Quartz plates 43a, 43b, 45 Gas supply port 44 Vacuum pump 46 Stage 47 Substrate 48, 49 RF power 50 High frequency coil 51, 53 Silicon nitride layer 52a BPSG layer 52b TEOS layer 54, 56 Silicon oxide layer 55 Polysilicon layer 57 Fluorocarbon-based polymer 58 Hole 61. 63 Silicon oxide layer 62 Polysilicon layer 64 First opening 64a Within the extension of the first opening Wall side surface 64b First opening extension 65 Second opening 66 Hole K Active region Tr MOS transistor
Claims (13)
前記第１のマスク層上に、第２のマスク層を形成する工程と、
前記第２のマスク層をパターニングして第２の開口を有する第２のマスクパターンを形成する工程と、
前記第２のマスクパターンをマスクに用いたエッチングにより前記第１のマスク層の上部に第１の開口を設ける第1の工程であって、前記第２の開口底面の開口径よりも前記第１の開口上部の開口径が大きくなるように前記第１の開口を設ける第1の工程と、
前記第２のマスクパターンをマスクに用いたエッチングにより、前記第１のマスク層をその厚み方向に貫通すると共に略垂直の内側面を有するように、前記第１の開口を伸長させることにより第1のマスクパターンを形成する第２の工程と、
前記第１のマスクパターンをマスクに用いて前記絶縁層をエッチングすることにより、前記絶縁層内にホールを形成する工程と、
を有することを特徴とする半導体装置の製造方法。 Forming a first mask layer on the insulating layer;
Forming a second mask layer on the first mask layer;
Patterning the second mask layer to form a second mask pattern having a second opening;
A first step of providing a first opening above the first mask layer by etching using the second mask pattern as a mask, wherein the first opening is larger than the opening diameter of the bottom surface of the second opening. A first step of providing the first opening so that an opening diameter of an upper portion of the opening is increased;
By etching using the second mask pattern as a mask, the first opening is extended so as to penetrate the first mask layer in the thickness direction and have a substantially vertical inner surface. A second step of forming a mask pattern of
Etching the insulating layer using the first mask pattern as a mask to form holes in the insulating layer;
A method for manufacturing a semiconductor device, comprising:
前記第２の工程では、ＨＢｒ、Ｏ2およびＳＦ6を含有するエッチングガスを使用することを特徴とする請求項１に記載の半導体装置の製造方法。 In the first step, an etching gas containing HBr, O 2 and CF 4 is used,
The method of manufacturing a semiconductor device according to claim 1, wherein an etching gas containing HBr, O 2 and SF 6 is used in the second step.
トランジスタを形成する工程と、
前記トランジスタの第１の拡散層に接続されるようにビット線を形成する工程と、
前記トランジスタの第２の拡散層に接続されるようにコンタクトプラグを形成する工程と、
前記絶縁層を形成する工程と、
を有し、
請求項１〜１１の何れか1項に記載の半導体装置の製造方法により、前記絶縁層内の前記コンタクトプラグに対応する位置に前記ホールを形成し、
前記ホールを形成する工程の後に更に、
前記コンタクトプラグに接続されるように前記ホール内にキャパシタを形成する工程を有することを特徴とする半導体装置の製造方法。 Prior to the step of forming the first mask layer,
Forming a transistor;
Forming a bit line to be connected to the first diffusion layer of the transistor;
Forming a contact plug to be connected to the second diffusion layer of the transistor;
Forming the insulating layer;
Have
The method for manufacturing a semiconductor device according to claim 1, wherein the hole is formed at a position corresponding to the contact plug in the insulating layer,
After the step of forming the hole,
A method of manufacturing a semiconductor device, comprising: forming a capacitor in the hole so as to be connected to the contact plug.
前記ホール内に下部電極を形成する工程と、
前記絶縁層を除去して、前記下部電極の外側面を露出させる工程と、
前記下部電極の露出した表面上に順に、容量絶縁層および上部電極を形成する工程と、
を有することを特徴とする請求項１２に記載の半導体装置の製造方法。 The step of forming the capacitor comprises:
Forming a lower electrode in the hole;
Removing the insulating layer to expose an outer surface of the lower electrode;
Sequentially forming a capacitive insulating layer and an upper electrode on the exposed surface of the lower electrode;
The method of manufacturing a semiconductor device according to claim 12, comprising:
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