JP2013187240A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device with excellent recovery characteristics.SOLUTION: A diode 1 is a device to be built into a monolithic IC. The diode 1 comprises an active layer 16, an insulating layer 41, and resistive field plate parts 33 to 35. The active layer 16 comprises a cathode region 28, an anode region 23, and a drift region 26 provided between the cathode region 28 and the anode region 23. The insulating layer 41 is disposed on an upper surface of the active layer 16. The resistive field plate parts 33 to 35 are provided on an upper surface of the insulating layer 41. One ends of the resistive field plate parts are electrically connected to the cathode region 28, and the other ends are electrically connected to the anode region 23. The drift region 26 is disposed in a range corresponding to grooves 43 to 45 in the active layer 16. The insulating layer 41 and the resistive field plate parts 33 to 35 are provided inside the grooves 43 to 45 formed in the active layer 16.

Description

本明細書に開示されている技術は、モノリシックＩＣに組み込まれる半導体装置に関する。   The technology disclosed in this specification relates to a semiconductor device incorporated in a monolithic IC.

１つの半導体層に異なる種類の半導体装置を組み込んだモノリシックＩＣが様々な用途で必要とされている。この種のモノリシックＩＣに組み込まれる半導体装置の一例にダイオードが知られている。ダイオードは、半導体層の上面部に設けられているカソード領域と、半導体層の上面部に設けられているアノード領域と、カソード領域とアノード領域の間に設けられているドリフト領域を備えている。アノード領域は、カソード領域の周囲を一巡して配置されていることが多い。   A monolithic IC in which different types of semiconductor devices are incorporated in one semiconductor layer is required for various applications. A diode is known as an example of a semiconductor device incorporated in this type of monolithic IC. The diode includes a cathode region provided on the upper surface portion of the semiconductor layer, an anode region provided on the upper surface portion of the semiconductor layer, and a drift region provided between the cathode region and the anode region. The anode region is often arranged around the periphery of the cathode region.

ダイオードはさらに、ＬＯＣＯＳ（Local Oxidation of Silicon）膜と抵抗性フィールドプレートを備えている。ＬＯＣＯＳ膜は、半導体層の上面に設けられている。抵抗性フィールドプレートは、ＬＯＣＯＳ膜の上面に設けられており、一端がカソード領域に電気的に接続されており、他端がアノード領域に電気的に接続されている。抵抗性フィールドプレートには微小電流が流れており、これにより、カソード領域とアノード領域の間に存在する半導体層の上面部の電位分布が均一化され、半導体層の表面電界を緩和することができる。この種のダイオードの一例が特許文献１に開示されている。   The diode further includes a LOCOS (Local Oxidation of Silicon) film and a resistive field plate. The LOCOS film is provided on the upper surface of the semiconductor layer. The resistive field plate is provided on the upper surface of the LOCOS film, and has one end electrically connected to the cathode region and the other end electrically connected to the anode region. A minute current flows through the resistive field plate, whereby the potential distribution of the upper surface portion of the semiconductor layer existing between the cathode region and the anode region is made uniform, and the surface electric field of the semiconductor layer can be relaxed. . An example of this type of diode is disclosed in Patent Document 1.

特開２０００−２２１７５号公報JP 2000-22175 A

ダイオードは、順バイアスが与えられているオン状態から、逆バイアスが与えられてオフ状態に移行する場合に、ドリフト領域に蓄積されたキャリアによって逆流電流が流れる。この逆流電流が流れる時間は、リカバリ時間（逆回復時間）と呼ばれている。リカバリ時間が長いと、損失が大きくなるなどの弊害が発生する場合があるため、リカバリ時間のさらなる短縮化が望まれている。なお、ダイオード以外の半導体装置においても、リカバリ時間の短縮化が望まれている。   When the diode shifts from an on state to which a forward bias is applied to a reverse bias to an off state, a reverse current flows by carriers accumulated in the drift region. The time during which the reverse current flows is called a recovery time (reverse recovery time). If the recovery time is long, adverse effects such as an increase in loss may occur. Therefore, it is desired to further shorten the recovery time. Note that reduction in recovery time is also desired in semiconductor devices other than diodes.

本明細書で開示される技術は、リカバリ特性に優れた半導体装置を提供することを目的としている。   An object of the technology disclosed in this specification is to provide a semiconductor device having excellent recovery characteristics.

本明細書で開示される技術は、モノリシックＩＣに組み込まれる半導体装置に具現化される。半導体装置は、溝部が設けられている半導体層と、第１絶縁層と、抵抗性フィールドプレートと、を備えている。半導体層は、上面部に設けられている第１半導体領域と、上面部に設けられているとともに第１半導体領域から離れて設けられている第２半導体領域と、第１半導体領域と第２半導体領域との間に設けられている第３半導体領域と、を有している。第１絶縁層は、第３半導体領域の上面に設けられている。抵抗性フィールドプレートは、第１絶縁層の上面に設けられており、一端が第１半導体領域に電気的に接続されており、他端が第２半導体領域に電気的に接続されている。第３半導体領域は、半導体層のうちの溝部に対応する範囲に配置されている。第１半導体領域と第２半導体領域は、半導体層のうちの溝部に対応する範囲に配置されていてもよく、半導体装置のうちの溝部以外に対応する範囲に配置されていてもよい。第１絶縁層と抵抗性フィールドプレートは、溝部の内部に設けられている。   The technology disclosed in this specification is embodied in a semiconductor device incorporated in a monolithic IC. The semiconductor device includes a semiconductor layer provided with a groove, a first insulating layer, and a resistive field plate. The semiconductor layer includes a first semiconductor region provided on the upper surface portion, a second semiconductor region provided on the upper surface portion and apart from the first semiconductor region, and the first semiconductor region and the second semiconductor. And a third semiconductor region provided between the regions. The first insulating layer is provided on the upper surface of the third semiconductor region. The resistive field plate is provided on the upper surface of the first insulating layer, and one end is electrically connected to the first semiconductor region and the other end is electrically connected to the second semiconductor region. The third semiconductor region is disposed in a range corresponding to the groove portion of the semiconductor layer. The first semiconductor region and the second semiconductor region may be arranged in a range corresponding to the groove portion of the semiconductor layer, or may be arranged in a range corresponding to the portion other than the groove portion of the semiconductor device. The first insulating layer and the resistive field plate are provided inside the groove.

半導体装置と他の装置（例：ＩＧＢＴ等）とが同一基板に形成されている、いわゆるモノリシックＩＣを製造する場合には、半導体層の厚さが他の装置によって規定されてしまう場合がある。上記態様の半導体装置によると、溝部に対応する範囲の半導体層の厚さは、他の装置が形成されている半導体層の厚さよりも薄くすることができる。また、半導体層の厚さが薄くなった範囲に対応して第３半導体領域が配置されている。これにより、第３半導体領域の体積を減少させることができるため、順方向バイアス時におけるキャリアの注入量を減少させることができる。その結果、リカバリ時の蓄積電荷を少なくできるため、リカバリ時間を短縮化することが可能となる。さらに、溝部の内部に第１絶縁層と抵抗性フィールドプレートが設けられているので、溝部に対応する範囲の半導体層の表面電界を緩和することが可能である。上記態様の半導体装置では、リカバリ時間の短縮化と高耐圧化の双方が実現されている。   When manufacturing a so-called monolithic IC in which a semiconductor device and another device (eg, IGBT) are formed on the same substrate, the thickness of the semiconductor layer may be defined by the other device. According to the semiconductor device of the above aspect, the thickness of the semiconductor layer in the range corresponding to the groove can be made thinner than the thickness of the semiconductor layer in which another device is formed. Further, the third semiconductor region is arranged corresponding to the range where the thickness of the semiconductor layer is reduced. Thereby, since the volume of the third semiconductor region can be reduced, the amount of carriers injected at the time of forward bias can be reduced. As a result, the accumulated charge at the time of recovery can be reduced, and the recovery time can be shortened. Furthermore, since the first insulating layer and the resistive field plate are provided inside the groove, the surface electric field of the semiconductor layer in a range corresponding to the groove can be relaxed. In the semiconductor device of the above aspect, both the reduction of the recovery time and the increase of the breakdown voltage are realized.

本明細書で開示される技術によると、リカバリ特性に優れた半導体装置を提供することができる。   According to the technique disclosed in this specification, a semiconductor device having excellent recovery characteristics can be provided.

ダイオードの概略平面図を模式的に示す（明瞭化を目的として、ＳＯＩ基板上の電極等を除去した状態で図示されている）。A schematic plan view of a diode is schematically shown (for the sake of clarity, it is shown with electrodes and the like on an SOI substrate removed). 図１のII-II線に対応した断面図を模式的に示す（実施例１）。Sectional drawing corresponding to the II-II line of Drawing 1 is shown typically (Example 1). 図１のII-II線に対応した断面図を模式的に示す（実施例２）。Sectional drawing corresponding to the II-II line of Drawing 1 is shown typically (Example 2). 図１のII-II線に対応した断面図を模式的に示す（実施例３）。Sectional drawing corresponding to the II-II line of Drawing 1 is shown typically (Example 3).

以下、本明細書で開示する実施例の技術的特徴の幾つかを記す。なお、以下に記す事項は、各々単独で技術的な有用性を有している。   Hereinafter, some technical features of the embodiments disclosed in this specification will be described. The items described below have technical usefulness independently.

（特徴１）モノリシックＩＣに組み込まれる半導体装置は、溝部が設けられている半導体層と、第１絶縁層と、抵抗性フィールドプレートと、を備えていてもよい。半導体層は、上面部に設けられている第１半導体領域と、上面部に設けられているとともに第１半導体領域から離れて設けられている第２半導体領域と、第１半導体領域と第２半導体領域との間に設けられている第３半導体領域と、を有していてもよい。第１絶縁層は、第３半導体領域の上面に設けられていてもよい。抵抗性フィールドプレートは、第１絶縁層の上面に設けられており、一端が第１半導体領域に電気的に接続されており、他端が第２半導体領域に電気的に接続されていてもよい。第３半導体領域は、半導体層のうちの溝部に対応する範囲に配置されていてもよい。第１半導体領域と第２半導体領域は、半導体層のうちの溝部に対応する範囲に配置されていてもよく、半導体装置のうちの溝部以外に対応する範囲に配置されていてもよい。第１絶縁層と抵抗性フィールドプレートは、溝部の内部に設けられていてもよい。   (Feature 1) A semiconductor device incorporated in a monolithic IC may include a semiconductor layer provided with a groove, a first insulating layer, and a resistive field plate. The semiconductor layer includes a first semiconductor region provided on the upper surface portion, a second semiconductor region provided on the upper surface portion and apart from the first semiconductor region, and the first semiconductor region and the second semiconductor. And a third semiconductor region provided between the regions. The first insulating layer may be provided on the upper surface of the third semiconductor region. The resistive field plate may be provided on the upper surface of the first insulating layer, and one end thereof may be electrically connected to the first semiconductor region, and the other end may be electrically connected to the second semiconductor region. . The third semiconductor region may be arranged in a range corresponding to the groove portion of the semiconductor layer. The first semiconductor region and the second semiconductor region may be arranged in a range corresponding to the groove portion of the semiconductor layer, or may be arranged in a range corresponding to the portion other than the groove portion of the semiconductor device. The first insulating layer and the resistive field plate may be provided inside the groove.

（特徴２）半導体層の下面に接して配置されている第２絶縁層をさらに備えていてもよい。第２絶縁層と第３半導体と第１絶縁層とがこの順に積層していてもよい。この態様半導体装置は、いわゆるＳＯＩ（Silicon on Insulator）基板を用いて実現される。   (Feature 2) The semiconductor device may further include a second insulating layer disposed in contact with the lower surface of the semiconductor layer. The second insulating layer, the third semiconductor, and the first insulating layer may be stacked in this order. This embodiment of the semiconductor device is realized using a so-called SOI (Silicon on Insulator) substrate.

（特徴３）第１半導体領域と第２半導体領域を通る断面で半導体層を断面視したときに、第１半導体領域と第２半導体領域の間に溝部が複数存在しているとともに、各溝部に１つの抵抗性フィールドプレートが存在してもよい。溝部と溝部の間に第３半導体領域の一部が存在していてもよい。抵抗性フィールドプレートは、第１絶縁層を介して接している第３半導体領域の表面の電位分布を均一化することで、半導体層の表面電界を緩和することができる。本明細書に開示されている半導体装置では、溝部と溝部の間に第３半導体領域の一部が存在している。よって、溝部の底面に配置されている抵抗性フィールドプレートに加えて、溝部の両側面に配置されている抵抗性フィールドプレートが、第１絶縁層を介して第３半導体領域に接している状態とすることができる。すなわち、第３半導体領域の上面に抵抗性フィールドプレートが配置されている場合に比して、抵抗性フィールドプレートと第３半導体領域とが第１絶縁層を介して接している面積を増加させることができる。これにより、第３半導体領域の電位分布を均一化する効果をより高めることが可能となる。   (Feature 3) When the semiconductor layer is viewed in a cross section passing through the first semiconductor region and the second semiconductor region, a plurality of groove portions exist between the first semiconductor region and the second semiconductor region, and each groove portion There may be one resistive field plate. A part of the third semiconductor region may exist between the groove portions. The resistive field plate can alleviate the surface electric field of the semiconductor layer by making the potential distribution on the surface of the third semiconductor region in contact with the first insulating layer uniform. In the semiconductor device disclosed in this specification, a part of the third semiconductor region exists between the groove portions. Therefore, in addition to the resistive field plate disposed on the bottom surface of the groove portion, the resistive field plates disposed on both side surfaces of the groove portion are in contact with the third semiconductor region via the first insulating layer; can do. That is, the area where the resistive field plate and the third semiconductor region are in contact with each other through the first insulating layer is increased as compared with the case where the resistive field plate is disposed on the upper surface of the third semiconductor region. Can do. Thereby, it is possible to further enhance the effect of making the potential distribution in the third semiconductor region uniform.

（特徴４）第１半導体領域と第２半導体領域を通る断面で半導体層を断面視したときに、第１半導体領域と第２半導体領域の間に溝部が１つ存在しているとともに、抵抗性フィールドプレートが複数存在していてもよい。これにより、第１絶縁層と抵抗性フィールドプレートが、半導体層に形成された溝部の内部に設けられている領域では、その部分における半導体層の厚さを、他の装置が形成されている半導体層の厚さよりも薄くすることができる。   (Feature 4) When the semiconductor layer is viewed in a cross section passing through the first semiconductor region and the second semiconductor region, there is one groove between the first semiconductor region and the second semiconductor region, and the resistance. There may be a plurality of field plates. Thus, in the region where the first insulating layer and the resistive field plate are provided inside the groove formed in the semiconductor layer, the thickness of the semiconductor layer in that portion is changed to the semiconductor in which another device is formed. It can be made thinner than the thickness of the layer.

（特徴５）本明細書で開示される技術は、本明細書で開示される半導体装置の製造方法に具現化される。製造方法は、半導体層に溝部を形成する工程を備えている。溝部の底面および側壁面に第１絶縁層を成膜する工程を備えている。第１絶縁層の表面上であって溝部の内部に、抵抗性フィールドプレートを形成する工程を備えている。これにより、第１半導体領域と第２半導体領域との間に設けられている半導体領域の体積を減少させることができるため、順方向バイアス時におけるキャリアの注入量を減少させることができる。その結果、リカバリ時間を短縮化することが可能となる。   (Feature 5) The technique disclosed in this specification is embodied in a method for manufacturing a semiconductor device disclosed in this specification. The manufacturing method includes a step of forming a groove in the semiconductor layer. A step of forming a first insulating layer on the bottom surface and the side wall surface of the groove is provided. A step of forming a resistive field plate on the surface of the first insulating layer and inside the groove is provided. As a result, the volume of the semiconductor region provided between the first semiconductor region and the second semiconductor region can be reduced, so that the amount of carriers injected during forward bias can be reduced. As a result, the recovery time can be shortened.

（特徴６）半導体装置は、第１半導体領域と第２半導体領域との間で整流作用を有する装置であってもよい。半導体装置は、整流作用以外の作用を有する他の装置と同一の基板上に一体に形成されていてもよい。   (Feature 6) The semiconductor device may be a device having a rectifying action between the first semiconductor region and the second semiconductor region. The semiconductor device may be integrally formed on the same substrate as another device having an action other than the rectifying action.

図１および図２に示されるように、横型のダイオード１は、ｎ型又はｐ型の支持層１２と埋込み絶縁層１４とｎ−型の活性層１６が積層したＳＯＩ基板１０に形成されている。図１に示されるように、ダイオード１は、絶縁分離トレンチ１８で囲まれた活性層１６の島領域内に形成されている。絶縁分離トレンチ１８は、活性層１６の表面から活性層１６を貫通して埋込み絶縁層１４まで達しており、平面視したときに活性層１６の一部を一巡している。一例では、支持層１２と活性層１６の材料には単結晶シリコンが用いられており、埋込み絶縁層１４の材料には酸化シリコンが用いられている。 As shown in FIGS. 1 and 2, the lateral diode 1 is formed on an SOI substrate 10 in which an n-type or p-type support layer 12, a buried insulating layer 14, and an n − -type active layer 16 are stacked. . As shown in FIG. 1, the diode 1 is formed in an island region of the active layer 16 surrounded by the insulating isolation trench 18. The insulating isolation trench 18 extends from the surface of the active layer 16 through the active layer 16 to the buried insulating layer 14, and circulates part of the active layer 16 when viewed in plan. In one example, single crystal silicon is used for the material of the support layer 12 and the active layer 16, and silicon oxide is used for the material of the buried insulating layer 14.

ダイオード１は、ｎ型のカソード領域２８とｐ型のアノード領域２３とｎ−型のドリフト領域２６を備えている。カソード領域２８とアノード領域２３とドリフト領域２６はダイオード構造を構成しており、活性層１６を横方向に流れる電流を制御する。具体的には、カソード領域２８とアノード領域２３の間に順バイアスが印加されたときに（アノード領域２３が高圧側に接続されたときに）、カソード領域２８とアノード領域２３の間に電流を導通させる。一方、カソード領域２８とアノード領域２３の間に逆バイアスが印加されたときに（カソード領域２８が高圧側に接続されたときに）、カソード領域２８とアノード領域２３の間を非導通とする。 The diode 1 includes an n-type cathode region 28, a p-type anode region 23, and an n − -type drift region 26. The cathode region 28, the anode region 23, and the drift region 26 constitute a diode structure, and controls the current flowing in the lateral direction through the active layer 16. Specifically, when a forward bias is applied between the cathode region 28 and the anode region 23 (when the anode region 23 is connected to the high voltage side), a current is applied between the cathode region 28 and the anode region 23. Conduct. On the other hand, when a reverse bias is applied between the cathode region 28 and the anode region 23 (when the cathode region 28 is connected to the high voltage side), the cathode region 28 and the anode region 23 are made non-conductive.

図１に示されるように、カソード領域２８は、島領域の中央部に配置されており、紙面左右方向に長く伸びて形成されている。カソード領域２８は、例えばイオン注入技術を利用して、活性層１６の表面部にリンイオンを注入して形成することができる。なお、この例ではカソード領域２８が１つの拡散領域で形成されているが、この例に代えて、カソード領域２８が紙面左右方向に分散した状態で形成されていてもよい。また、カソード領域２８に接するように、ｐ＋型の領域を部分的に形成してもよい。 As shown in FIG. 1, the cathode region 28 is disposed at the center of the island region, and is formed to extend long in the left-right direction on the paper surface. The cathode region 28 can be formed by implanting phosphorus ions into the surface portion of the active layer 16 using, for example, an ion implantation technique. In this example, the cathode region 28 is formed of one diffusion region, but instead of this example, the cathode region 28 may be formed in a state of being dispersed in the left-right direction on the paper surface. Further, a p + type region may be partially formed so as to be in contact with the cathode region 28.

アノード領域２３は、島領域の周辺部に配置されており、絶縁分離トレンチ１８に接しながらカソード領域２８の周囲を一巡して形成されている。アノード領域２３は、高濃度アノード領域２２と低濃度アノード領域２４を有している。低濃度アノード領域２４は、高濃度アノード領域２２よりも深く形成されており、高濃度アノード領域２２を取り囲んでいる。なお、高濃度アノード領域２２と低濃度アノード領域２４の形態はこの例に限られない。例えば、高濃度アノード領域２２の面積がより小さく形成され、低濃度アノード領域２４の一部がアノード電極３２と接するような形態でもよい。また、低濃度アノード領域２４の深さを部分的に変えたような形態でもよい。アノード領域２３は、例えばイオン注入技術を利用して、活性層１６の表面部にボロンイオンを注入して形成することができる。   The anode region 23 is disposed in the periphery of the island region, and is formed around the cathode region 28 in contact with the insulating isolation trench 18. The anode region 23 has a high concentration anode region 22 and a low concentration anode region 24. The low concentration anode region 24 is formed deeper than the high concentration anode region 22 and surrounds the high concentration anode region 22. The forms of the high concentration anode region 22 and the low concentration anode region 24 are not limited to this example. For example, the high concentration anode region 22 may be formed to have a smaller area and a part of the low concentration anode region 24 may be in contact with the anode electrode 32. Alternatively, the depth of the low concentration anode region 24 may be partially changed. The anode region 23 can be formed by implanting boron ions into the surface portion of the active layer 16 using, for example, an ion implantation technique.

ドリフト領域２６は、カソード領域２８とアノード領域２３の間に形成されている。ドリフト領域２６は、活性層１６にカソード領域２８とアノード領域２３を形成した残部である。またドリフト領域２６は、溝部４３〜４５に対応する範囲に配置されている。ドリフト領域２６には、必要に応じて、高耐圧化のための半導体領域（例えば、リサーフ領域）が形成されていてもよい。   The drift region 26 is formed between the cathode region 28 and the anode region 23. The drift region 26 is a remaining part in which the cathode region 28 and the anode region 23 are formed in the active layer 16. The drift region 26 is arranged in a range corresponding to the groove portions 43 to 45. In the drift region 26, a semiconductor region (for example, a RESURF region) for increasing the breakdown voltage may be formed as necessary.

ダイオード１はさらに、溝部４３〜４５、絶縁層４１、抵抗性フィールドプレート３０、パッシベーション膜４６、アノード電極３２、カソード電極３６を備えている。図１に示すように、内周側の溝部４５は、島状領域の中央部を一巡するように配置されている。外周側の溝部４３は、島状領域の周辺部を一巡するように配置されている。中間の溝部４４は、内周側の溝部４５と外周側の溝部４３との間を接続するように形成されている。中間の溝部４４は、溝部が互いに交わらないような、一筆書きの渦巻き形状を有している。図１および図２の例では、中間の溝部４４が、内周側の溝部４５と外周側の溝部４３との間を４周している。また図２に示すように、カソード領域２８およびアノード領域２３を通る断面でダイオード１を断面視したときに、溝部４３〜４５が複数存在している。   The diode 1 further includes grooves 43 to 45, an insulating layer 41, a resistive field plate 30, a passivation film 46, an anode electrode 32, and a cathode electrode 36. As shown in FIG. 1, the inner circumferential groove 45 is arranged so as to go around the central portion of the island-shaped region. The outer peripheral groove 43 is arranged so as to go around the periphery of the island region. The intermediate groove portion 44 is formed so as to connect between the groove portion 45 on the inner peripheral side and the groove portion 43 on the outer peripheral side. The middle groove portion 44 has a one-stroke spiral shape so that the groove portions do not cross each other. In the example of FIGS. 1 and 2, the intermediate groove portion 44 makes four turns between the inner peripheral groove portion 45 and the outer peripheral groove portion 43. Further, as shown in FIG. 2, when the diode 1 is viewed in a cross section passing through the cathode region 28 and the anode region 23, a plurality of groove portions 43 to 45 are present.

絶縁層４１は、溝部４３〜４５の底面および側壁面に設けられている。また絶縁層４１は、溝部４３〜４５が形成されていないドリフト領域２６の上面に設けられている。絶縁層４１が設けられている領域では、埋込み絶縁層１４とドリフト領域２６と絶縁層４１とが、この順に積層している構造を有している。絶縁層４１の材料には、例えば酸化シリコンが用いられている。   The insulating layer 41 is provided on the bottom and side wall surfaces of the groove portions 43 to 45. The insulating layer 41 is provided on the upper surface of the drift region 26 where the groove portions 43 to 45 are not formed. In the region where the insulating layer 41 is provided, the buried insulating layer 14, the drift region 26, and the insulating layer 41 are stacked in this order. For example, silicon oxide is used as the material of the insulating layer 41.

抵抗性フィールドプレート３０は、絶縁層４１の表面上であって、溝部４３〜４５の内部に配置されている。抵抗性フィールドプレート３０は、内周側の抵抗性フィールドプレート部３５と、中間の抵抗性フィールドプレート部３４と、外周側の抵抗性フィールドプレート部３３を有している。内周側の抵抗性フィールドプレート部３５は、島状領域の中央部を一巡するように配置されており、カソード電極３６を介してカソード領域２８に電気的に接続されている。外周側の抵抗性フィールドプレート部３３は、島状領域の周辺部を一巡するように配置されており、アノード電極３２を介してアノード領域２３に接続されている。中間の抵抗性フィールドプレート部３４は、内周側の抵抗性フィールドプレート部３５と外周側の抵抗性フィールドプレート部３３の双方に接続されている。抵抗性フィールドプレート３０の材料には、例えばポリシリコンやＣｒＳｉ（クロムシリコン）などの金属抵抗が用いられている。なお、抵抗性フィールドプレートの配置パターンは渦巻きパターンに限られず、例えば、折り返し抵抗パターンを用いてもよい。また、抵抗性フィールドプレートの形状は一筆書きの形状に限られず、例えば、分割された複数のフィールドプレートを備える形状であってもよい。   The resistive field plate 30 is disposed on the surface of the insulating layer 41 and inside the grooves 43 to 45. The resistive field plate 30 has an inner peripheral resistive field plate portion 35, an intermediate resistive field plate portion 34, and an outer peripheral resistive field plate portion 33. The inner peripheral resistive field plate portion 35 is arranged so as to go around the central portion of the island-shaped region, and is electrically connected to the cathode region 28 via the cathode electrode 36. The outer peripheral side resistive field plate portion 33 is arranged so as to go around the peripheral portion of the island-like region, and is connected to the anode region 23 via the anode electrode 32. The middle resistive field plate portion 34 is connected to both the inner peripheral resistive field plate portion 35 and the outer peripheral resistive field plate portion 33. As the material of the resistive field plate 30, for example, a metal resistor such as polysilicon or CrSi (chromium silicon) is used. The arrangement pattern of the resistive field plate is not limited to the spiral pattern, and for example, a folded resistance pattern may be used. Further, the shape of the resistive field plate is not limited to a one-stroke shape, and may be a shape including a plurality of divided field plates, for example.

パッシベーション膜４６は、抵抗性フィールドプレート３０およびドリフト領域２６の上面に設けられている。パッシベーション膜４６は、抵抗性フィールドプレート３０およびドリフト領域２６を保護する機能を有する。パッシベーション膜４６の材料には、例えば酸化シリコンが用いられている。   The passivation film 46 is provided on the upper surfaces of the resistive field plate 30 and the drift region 26. The passivation film 46 has a function of protecting the resistive field plate 30 and the drift region 26. For example, silicon oxide is used as a material for the passivation film 46.

カソード電極３６は、島領域の中央部に配置されている。カソード電極３６は、カソード領域２８に直接的に接触しているとともに、パッシベーション膜４６に形成されているビア４７を介して内周側の抵抗性フィールドプレート部３５に接触している。アノード電極３２は、島領域の周辺部に配置されている。アノード電極３２は、アノード領域２３に直接的に接触しているとともに、パッシベーション膜４６に形成されているビア４８を介して外周側の抵抗性フィールドプレート部３３に接触している。   The cathode electrode 36 is disposed at the center of the island region. The cathode electrode 36 is in direct contact with the cathode region 28 and is in contact with the resistive field plate portion 35 on the inner peripheral side via a via 47 formed in the passivation film 46. The anode electrode 32 is disposed in the periphery of the island region. The anode electrode 32 is in direct contact with the anode region 23 and in contact with the resistive field plate portion 33 on the outer peripheral side through a via 48 formed in the passivation film 46.

また、ＳＯＩ基板１０には、ダイオード１以外の他の装置（不図示）が形成されている。他の装置の例としては、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が挙げられる。これによって、ダイオード１と他の装置とが同一基板に形成されている、いわゆるモノリシックＩＣが構成されている。   In addition, other devices (not shown) other than the diode 1 are formed on the SOI substrate 10. Examples of other devices include an IGBT (Insulated Gate Bipolar Transistor). Thus, a so-called monolithic IC is formed in which the diode 1 and other devices are formed on the same substrate.

＜実施例１の効果＞
モノリシックＩＣでは、複数種類の装置を同一基板上に形成するため、活性層１６の厚さを、複数種類の装置の間で統一する必要がある。すると例えば、ＩＧＢＴなどの他の装置によって活性層１６の厚さが規定されてしまう場合がある。この場合、他の装置にとっては活性層１６の厚さが適切であるが、ダイオード１にとっては活性層１６の厚さが厚すぎる場合がある。実施例１で開示されているダイオード１によると、絶縁層４１および抵抗性フィールドプレート部３３〜３５が溝部４３〜４５の内部に設けられている領域では、その部分におけるドリフト領域２６の実効的な厚さＤ２（図２）を、活性層１６の厚さＤ１よりも薄くすることができる。これにより、活性層１６の厚さＤ１が他の装置によって規定されてしまう場合においても、カソード領域２８とアノード領域２３との間に設けられているドリフト領域２６の厚さを薄くすることで、ドリフト領域２６の体積を減少させることができる。よって、ダイオード１に順方向バイアスが印加されている場合における、キャリアの注入量を減少させることができる。その結果、リカバリ時の蓄積電荷を少なくできるため、ダイオード１のリカバリ時間を短縮化することが可能となる。 <Effect of Example 1>
In the monolithic IC, since a plurality of types of devices are formed on the same substrate, it is necessary to unify the thickness of the active layer 16 among the plurality of types of devices. Then, for example, the thickness of the active layer 16 may be defined by another device such as an IGBT. In this case, the thickness of the active layer 16 is appropriate for other devices, but the thickness of the active layer 16 may be too thick for the diode 1. According to the diode 1 disclosed in the first embodiment, in the region where the insulating layer 41 and the resistive field plate portions 33 to 35 are provided inside the groove portions 43 to 45, the effective drift region 26 in the portion is provided. The thickness D2 (FIG. 2) can be made thinner than the thickness D1 of the active layer 16. Thereby, even when the thickness D1 of the active layer 16 is defined by another device, by reducing the thickness of the drift region 26 provided between the cathode region 28 and the anode region 23, The volume of the drift region 26 can be reduced. Therefore, the amount of carriers injected when a forward bias is applied to the diode 1 can be reduced. As a result, since the accumulated charge at the time of recovery can be reduced, the recovery time of the diode 1 can be shortened.

抵抗性フィールドプレート３０は、絶縁層を介して接しているドリフト領域２６の表面の電位分布を均一化し、ドリフト領域２６の表面電界を緩和することによって、ダイオードの耐圧を向上させる機能を有している。実施例１に開示されているダイオード１では、溝部４３〜４５の底面に配置されている抵抗性フィールドプレート３０に加えて、溝部４３〜４５の両側面に配置されている抵抗性フィールドプレート３０も、絶縁層４１を介してドリフト領域２６に接している状態とすることができる。すなわち、抵抗性フィールドプレート３０を埋め込み型とすることで、抵抗性フィールドプレート３０の側面部も、ドリフト領域２６の電位分布を均一化するために用いることができる。よって、ドリフト領域２６に溝部を形成せずにドリフト領域２６の上面に抵抗性フィールドプレート３０が配置されている場合に比して、抵抗性フィールドプレート３０とドリフト領域２６とが絶縁層４１を介して接している面積を増加させることができる。これにより、ドリフト領域２６の電位分布を均一化する効果をより高めることができるため、ダイオード１の耐圧をより向上させることが可能となる。   The resistive field plate 30 has a function of improving the breakdown voltage of the diode by uniformizing the potential distribution on the surface of the drift region 26 in contact with the insulating layer and relaxing the surface electric field of the drift region 26. Yes. In the diode 1 disclosed in the first embodiment, in addition to the resistive field plate 30 disposed on the bottom surface of the groove portions 43 to 45, the resistive field plate 30 disposed on both side surfaces of the groove portions 43 to 45 is also included. Thus, the drift region 26 can be in contact with the insulating layer 41. That is, by making the resistive field plate 30 embedded, the side surface portion of the resistive field plate 30 can also be used to make the potential distribution in the drift region 26 uniform. Therefore, the resistive field plate 30 and the drift region 26 are interposed via the insulating layer 41 as compared with the case where the resistive field plate 30 is disposed on the upper surface of the drift region 26 without forming a groove in the drift region 26. The area in contact with each other can be increased. As a result, the effect of making the potential distribution in the drift region 26 uniform can be further enhanced, and the breakdown voltage of the diode 1 can be further improved.

ドリフト領域２６の表面電位分布の均一性を向上させるためには、抵抗性フィールドプレート３０の配線幅を狭くするとともに、抵抗性フィールドプレート３０間のピッチを狭める必要がある。この場合、抵抗性フィールドプレート３０の抵抗値の上昇を防ぐために、抵抗性フィールドプレート３０の高さを高くして、抵抗性フィールドプレート３０の断面積を確保する必要がある。実施例１に開示されているダイオード１では、溝部４３〜４５に導電層を埋め込むことで、抵抗性フィールドプレート３０を形成している。よって、抵抗性フィールドプレート３０の高さを高くするには、溝部４３〜４５の深さを深くすればよいため、抵抗性フィールドプレート３０がドリフト領域２６の上面から突出することがない。これにより、抵抗性フィールドプレート３０の上面を覆うパッシベーション膜４６の平坦性が確保され、パッシベーション膜４６の信頼性を確保することができる。   In order to improve the uniformity of the surface potential distribution of the drift region 26, it is necessary to narrow the wiring width of the resistive field plate 30 and to narrow the pitch between the resistive field plates 30. In this case, in order to prevent the resistance value of the resistive field plate 30 from increasing, it is necessary to secure the cross-sectional area of the resistive field plate 30 by increasing the height of the resistive field plate 30. In the diode 1 disclosed in the first embodiment, the resistive field plate 30 is formed by embedding a conductive layer in the groove portions 43 to 45. Accordingly, in order to increase the height of the resistive field plate 30, it is only necessary to increase the depth of the groove portions 43 to 45, so that the resistive field plate 30 does not protrude from the upper surface of the drift region 26. Thereby, the flatness of the passivation film 46 covering the upper surface of the resistive field plate 30 is ensured, and the reliability of the passivation film 46 can be ensured.

実施例１に開示されているダイオード１では、埋込み絶縁層１４と絶縁層４１との間に、ドリフト領域２６が挟まれている形状を実現することができる。よって、ドリフト領域２６に形成されている溝部４３〜４５の深さを深く形成するほど、その部分における埋込み絶縁層１４と絶縁層４１との間の距離を小さくすることができ、その部分におけるドリフト領域２６の厚さを薄くすることが可能となる。   In the diode 1 disclosed in the first embodiment, a shape in which the drift region 26 is sandwiched between the buried insulating layer 14 and the insulating layer 41 can be realized. Therefore, as the depth of the grooves 43 to 45 formed in the drift region 26 is increased, the distance between the buried insulating layer 14 and the insulating layer 41 in that portion can be reduced, and the drift in that portion can be reduced. The thickness of the region 26 can be reduced.

＜ダイオード１の製造方法＞
ダイオード１の製造プロセスを説明する。支持層１２、埋込み絶縁層１４、ｎ−型の活性層１６が積層したＳＯＩ基板１０を用意する。次に、不純物拡散技術により、活性層１６にアノード領域２３およびカソード領域２８を形成する。なお、不純物拡散技術とは、フォトリソグラフィからイオン打ち込み等までの一連の処理を意味する。不純物拡散技術では従来公知の方法を用いることができるため、ここでは詳細な説明を省略する。 <Manufacturing Method of Diode 1>
A manufacturing process of the diode 1 will be described. An SOI substrate 10 in which a support layer 12, a buried insulating layer 14, and an n − -type active layer 16 are stacked is prepared. Next, the anode region 23 and the cathode region 28 are formed in the active layer 16 by an impurity diffusion technique. The impurity diffusion technique means a series of processes from photolithography to ion implantation. Since a conventionally known method can be used in the impurity diffusion technique, detailed description is omitted here.

活性層１６の表面に、ＣＶＤ（Chemical Vapor Deposition）法によって酸化膜層（不図示）を形成し、酸化膜層の上面にレジスト層（不図示）を形成する。そしてフォトエッチング技術により、溝部４３〜４５に対応した開口部（不図示）を酸化膜層に形成する。なお、フォトエッチング技術とは、フォトリソグラフィからＲＩＥ（Reactive Ion Etching）等のエッチングまでの一連の処理を意味する。フォトエッチング技術では従来公知の方法を用いることができるため、ここでは詳細な説明を省略する。次に、酸化膜層をマスクとして、ドリフト領域２６に対するドライエッチングを行う。これにより、ドリフト領域２６の表面から下方側に向かって、溝部４３〜４５（図２）が形成される。   An oxide film layer (not shown) is formed on the surface of the active layer 16 by a CVD (Chemical Vapor Deposition) method, and a resist layer (not shown) is formed on the upper surface of the oxide film layer. Then, openings (not shown) corresponding to the groove portions 43 to 45 are formed in the oxide film layer by a photoetching technique. The photo etching technique means a series of processes from photolithography to etching such as RIE (Reactive Ion Etching). Since a conventionally known method can be used in the photoetching technique, a detailed description is omitted here. Next, dry etching is performed on the drift region 26 using the oxide film layer as a mask. Thereby, the groove parts 43 to 45 (FIG. 2) are formed from the surface of the drift region 26 toward the lower side.

熱酸化工程が行なわれることで、溝部４３〜４５の底部および側壁に絶縁層４１が形成される。次に、ＳＯＩ基板１０の表面にポリシリコンが堆積される。ポリシリコンの堆積厚さは、溝部４３の幅の半分以上、または、溝部４５の半分以上とされる。そして、フォトエッチング技術により、溝部４３〜４５の内部以外の部分のポリシリコンが除去される。これにより、溝部４３〜４５の内部に、埋込み型の抵抗性フィールドプレート部３３〜３５が形成される。なお、溝部４３〜４５の内部以外の部分のポリシリコンは、ＣＭＰ（Chemical Mechanical Polishing）技術によって除去しても良い。   By performing the thermal oxidation process, the insulating layer 41 is formed on the bottom and side walls of the groove portions 43 to 45. Next, polysilicon is deposited on the surface of the SOI substrate 10. The deposited thickness of the polysilicon is set to be more than half of the width of the groove 43 or more than half of the groove 45. And the polysilicon of parts other than the inside of the groove parts 43-45 is removed by the photo-etching technique. Thereby, embedded resistive field plate portions 33 to 35 are formed inside the groove portions 43 to 45. Note that polysilicon other than the inside of the groove portions 43 to 45 may be removed by a CMP (Chemical Mechanical Polishing) technique.

ＳＯＩ基板１０の表面に、パッシベーション膜４６が堆積される。フォトエッチング技術により、カソード領域２８およびアノード領域２３の表面のパッシベーション膜４６を選択的に除去するとともに、ビア４７および４８を形成する。最後に、カソード電極３６およびアノード電極３２を形成することにより、図１および図２に示したダイオード１が完成される。   A passivation film 46 is deposited on the surface of the SOI substrate 10. The passivation film 46 on the surfaces of the cathode region 28 and the anode region 23 is selectively removed by the photoetching technique, and vias 47 and 48 are formed. Finally, by forming the cathode electrode 36 and the anode electrode 32, the diode 1 shown in FIGS. 1 and 2 is completed.

＜ダイオード１ａの構造＞
実施例２におけるダイオード１ａ（図３）の、実施例１におけるダイオード１（図２）との相違点は、カソード領域２８およびアノード領域２３を通る断面でダイオード１ａを断面視したときに、溝部４０の内部に絶縁層４１ａが充填されているとともに、絶縁層４１ａに形成されている溝部４３ａ〜４５ａの各々の内部に抵抗性フィールドプレート部３３ａ〜３５ａが形成されている点である。 <Structure of diode 1a>
The difference between the diode 1a (FIG. 3) in the second embodiment and the diode 1 (FIG. 2) in the first embodiment is that when the diode 1a is viewed in cross section through the cathode region 28 and the anode region 23, the groove 40 Is filled with an insulating layer 41a, and resistive field plate portions 33a to 35a are formed in the respective groove portions 43a to 45a formed in the insulating layer 41a.

図３に示すように、溝部４０は、島状領域の中央部と島状領域の周辺部とを接続するように形成されている。絶縁層４１ａは、溝部４０の底面および側壁面に設けられている。また絶縁層４１ａは、隣接する抵抗性フィールドプレート部３３〜３５の間に設けられている。図１に示すように、内周側の溝部４５ａは、島状領域の中央部を一巡するように配置されている。外周側の溝部４３ａは、島状領域の周辺部を一巡するように配置されている。中間の溝部４４ａは、内周側の溝部４５と外周側の溝部４３との間を接続するように形成されている。抵抗性フィールドプレート３０ａは、絶縁層４１の表面上であって、溝部４３ａ〜４５ａの内部に配置されている。   As shown in FIG. 3, the groove part 40 is formed so as to connect the central part of the island-like region and the peripheral part of the island-like region. The insulating layer 41 a is provided on the bottom surface and the side wall surface of the groove portion 40. The insulating layer 41a is provided between the adjacent resistive field plate portions 33-35. As shown in FIG. 1, the inner circumferential groove 45 a is arranged so as to make a round around the center of the island-shaped region. The outer peripheral groove 43a is arranged so as to make a round around the periphery of the island-like region. The intermediate groove 44 a is formed so as to connect between the inner peripheral groove 45 and the outer peripheral groove 43. The resistive field plate 30a is disposed on the surface of the insulating layer 41 and inside the grooves 43a to 45a.

なお、実施例２のダイオード１ａ（図３）のその他の構成要素であって、実施例１のダイオード１（図２）と同様の構成要素には、同一の符号を付している。これらの構成要素については、説明を省略する。また、実施例２に係るダイオード１ａにより得られる効果は、実施例１に係るダイオード１により得られる効果と同様であるため、説明を省略する。   The other constituent elements of the diode 1a (FIG. 3) of the second embodiment that are the same as those of the diode 1 (FIG. 2) of the first embodiment are denoted by the same reference numerals. Description of these components is omitted. Further, the effect obtained by the diode 1a according to the second embodiment is the same as the effect obtained by the diode 1 according to the first embodiment, and thus the description thereof is omitted.

＜ダイオード１ａの製造方法＞
ダイオード１ａの製造プロセスを説明する。支持層１２、埋込み絶縁層１４、ｎ−型の活性層１６が積層したＳＯＩ基板１０を用意する。次に、不純物拡散技術により、活性層１６にアノード領域２３およびカソード領域２８を形成する。活性層１６の表面に、ＣＶＤ法によって酸化膜層（不図示）を形成し、酸化膜層の上面にレジスト層（不図示）を形成する。そしてフォトエッチング技術により、溝部４０に対応した開口部（不図示）を酸化膜層に形成する。次に、酸化膜層をマスクとして、ドリフト領域２６に対するドライエッチングを行う。これにより、溝部４０（図３）が形成される。 <Method for Manufacturing Diode 1a>
A manufacturing process of the diode 1a will be described. An SOI substrate 10 in which a support layer 12, a buried insulating layer 14, and an n − -type active layer 16 are stacked is prepared. Next, the anode region 23 and the cathode region 28 are formed in the active layer 16 by an impurity diffusion technique. An oxide film layer (not shown) is formed on the surface of the active layer 16 by a CVD method, and a resist layer (not shown) is formed on the upper surface of the oxide film layer. Then, an opening (not shown) corresponding to the groove 40 is formed in the oxide film layer by a photoetching technique. Next, dry etching is performed on the drift region 26 using the oxide film layer as a mask. Thereby, the groove part 40 (FIG. 3) is formed.

ＣＶＤ法によって、ＳＯＩ基板１０の表面に酸化膜が堆積される。そして、フォトエッチング技術またはＣＭＰ技術により、溝部４０の内部以外の部分の酸化膜が除去される。これにより、溝部４０の内部に充填された、絶縁層４１ａが形成される。   An oxide film is deposited on the surface of the SOI substrate 10 by the CVD method. Then, the oxide film in a portion other than the inside of the groove 40 is removed by the photoetching technique or the CMP technique. Thereby, the insulating layer 41a filled in the groove 40 is formed.

活性層１６の表面に、ＣＶＤ法によって酸化膜層（不図示）を形成し、酸化膜層の上面にレジスト層（不図示）を形成する。そしてフォトエッチング技術により、溝部４３ａ〜４５ａに対応した開口部（不図示）を酸化膜層に形成する。次に、酸化膜層をマスクとして、絶縁層４１ａに対するドライエッチングを行う。これにより、絶縁層４１ａの表面から下方側に向かって、溝部４３ａ〜４５ａ（図３）が形成される。次に、ＳＯＩ基板１０の表面にポリシリコンが堆積される。そして、フォトエッチング技術またはＣＭＰ技術により、溝部４３ａ〜４５ａの内部以外の部分のポリシリコンが除去される。これにより、溝部４３ａ〜４５ａの内部に、埋込み型の抵抗性フィールドプレート部３３ａ〜３５ａが形成される。以後のプロセスは、実施例１で説明したダイオード１の製造プロセスと同様であるため、説明を省略する。   An oxide film layer (not shown) is formed on the surface of the active layer 16 by a CVD method, and a resist layer (not shown) is formed on the upper surface of the oxide film layer. And the opening part (not shown) corresponding to the groove parts 43a-45a is formed in an oxide film layer by the photo-etching technique. Next, dry etching is performed on the insulating layer 41a using the oxide film layer as a mask. Thereby, groove parts 43a-45a (Drawing 3) are formed toward the lower part side from the surface of insulating layer 41a. Next, polysilicon is deposited on the surface of the SOI substrate 10. Then, the polysilicon other than the inside of the groove portions 43a to 45a is removed by the photoetching technique or the CMP technique. As a result, buried resistive field plate portions 33a to 35a are formed inside the groove portions 43a to 45a. Since the subsequent processes are the same as the manufacturing process of the diode 1 described in the first embodiment, the description thereof is omitted.

＜ダイオード１ｂの構造＞
実施例３におけるダイオード１ｂ（図４）の、実施例１におけるダイオード１（図２）との相違点は、カソード領域２８およびアノード領域２３を通る断面でダイオード１ａを断面視したときに、溝部４０ｂが１つ存在している点である。また、抵抗性フィールドプレート部３３ｂ〜３５ｂが、溝部４０ｂの上面に複数存在している点である。 <Structure of diode 1b>
The difference between the diode 1b in the third embodiment (FIG. 4) and the diode 1 in the first embodiment (FIG. 2) is that when the diode 1a is viewed in cross section through the cathode region 28 and the anode region 23, the groove portion 40b. There is one point. Further, there are a plurality of resistive field plate portions 33b to 35b on the upper surface of the groove portion 40b.

図４に示すように、溝部４０ｂは、島状領域の中央部と島状領域の周辺部とを接続するように形成されている。絶縁層４１ｂは、溝部４０ｂの底面および側壁面に設けられている。抵抗性フィールドプレート３０ｂは、絶縁層４１ｂの表面上に配置されている。抵抗性フィールドプレート３０ｂは、内周側の抵抗性フィールドプレート部３５ｂと、中間の抵抗性フィールドプレート部３４ｂと、外周側の抵抗性フィールドプレート部３３ｂを有している。またパッシベーション膜４６ｂは、抵抗性フィールドプレート部３３ｂ〜３５ｂの上面に設けられるとともに、隣接する抵抗性フィールドプレート部３３ｂ〜３５ｂの間に設けられている。   As shown in FIG. 4, the groove 40b is formed so as to connect the central portion of the island-shaped region and the peripheral portion of the island-shaped region. The insulating layer 41b is provided on the bottom surface and the side wall surface of the groove 40b. The resistive field plate 30b is disposed on the surface of the insulating layer 41b. The resistive field plate 30b has an inner peripheral resistive field plate portion 35b, an intermediate resistive field plate portion 34b, and an outer peripheral resistive field plate portion 33b. The passivation film 46b is provided on the upper surfaces of the resistive field plate portions 33b to 35b, and is provided between the adjacent resistive field plate portions 33b to 35b.

なお、実施例３のダイオード１ｂ（図４）のその他の構成要素であって、実施例１のダイオード１（図２）と同様の構成要素には、同一の符号を付している。これらの構成要素については、説明を省略する。また、実施例３に係るダイオード１ｂにより得られる効果は、実施例１に係るダイオード１により得られる効果と同様であるため、説明を省略する。   The other constituent elements of the diode 1b (FIG. 4) of the third embodiment that are the same as those of the diode 1 (FIG. 2) of the first embodiment are denoted by the same reference numerals. Description of these components is omitted. Further, the effect obtained by the diode 1b according to the third embodiment is the same as the effect obtained by the diode 1 according to the first embodiment, and thus the description thereof is omitted.

＜ダイオード１ｂの製造方法＞
ダイオード１ｂの製造プロセスを説明する。溝部４０ｂを形成するまでのプロセスは、実施例２で説明した溝部４０の製造プロセスと同様であるため、説明を省略する。溝部４０ｂの形成後に熱酸化工程が行なわれることで、溝部４０ｂの底部および側壁に絶縁層４１ｂが形成される。 次に、ＳＯＩ基板１０の表面にポリシリコンが堆積される。そして、フォトエッチング技術により、抵抗性フィールドプレート部３３ｂ〜３５ｂ以外の部分のポリシリコンが除去される。これにより、溝部４０ｂの内部に、抵抗性フィールドプレート部３３ｂ〜３５ｂが形成される（図４）。以後のプロセスは、実施例１で説明したダイオード１の製造プロセスと同様であるため、説明を省略する。 <Method for Manufacturing Diode 1b>
A manufacturing process of the diode 1b will be described. Since the process until the groove 40b is formed is the same as the manufacturing process of the groove 40 described in the second embodiment, the description thereof is omitted. A thermal oxidation process is performed after the formation of the groove 40b, whereby the insulating layer 41b is formed on the bottom and side walls of the groove 40b. Next, polysilicon is deposited on the surface of the SOI substrate 10. The polysilicon other than the resistive field plate portions 33b to 35b is removed by the photoetching technique. Thereby, the resistive field plate portions 33b to 35b are formed inside the groove portion 40b (FIG. 4). Since the subsequent processes are the same as the manufacturing process of the diode 1 described in the first embodiment, the description thereof is omitted.

以上、本明細書に開示されている技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。   As mentioned above, although the specific example of the technique currently disclosed by this specification was demonstrated in detail, these are only illustrations and do not limit a claim. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.

＜変形例＞
実施例３において、溝部４０ｂはドリフト領域２６に形成されるとしたが、この形態に限られない。アノード領域２３およびカソード領域２８を含むように溝部４０ｂが形成される場合においても、ドリフト領域２６の体積を減少させることができるため、リカバリ時間を短縮化することができる。 <Modification>
In Example 3, although the groove part 40b was formed in the drift region 26, it is not restricted to this form. Even when the groove 40b is formed so as to include the anode region 23 and the cathode region 28, the volume of the drift region 26 can be reduced, so that the recovery time can be shortened.

上記実施例では半導体材料にシリコンを用いたものを例示したが、この例に代えて、ワイドギャップ半導体を用いてもよい。   In the above embodiment, the semiconductor material using silicon is illustrated, but a wide gap semiconductor may be used instead of this example.

また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。   The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings can achieve a plurality of objects at the same time, and has technical usefulness by achieving one of the objects.

１：ダイオード
１０：ＳＯＩ基板
１２：支持層
１４：埋込み絶縁層
１６：活性層（半導体層の一例）
２３：アノード領域（第２半導体領域の一例）
２６：ドリフト領域
２８：カソード領域（第１半導体領域の一例）
３０：抵抗性フィールドプレート
３３：外周側の抵抗性フィールドプレート部
３４：中間の抵抗性フィールドプレート部
３５：内周側の抵抗性フィールドプレート部
４１：絶縁層（第１絶縁層の一例）
４３〜４５：溝部 1: Diode 10: SOI substrate 12: Support layer 14: Buried insulating layer 16: Active layer (an example of a semiconductor layer)
23: Anode region (an example of a second semiconductor region)
26: Drift region 28: Cathode region (an example of a first semiconductor region)
30: Resistive field plate 33: Outer peripheral side resistive field plate part 34: Intermediate resistive field plate part 35: Inner peripheral side resistive field plate part 41: Insulating layer (an example of a first insulating layer)
43-45: Groove

Claims (5)

モノリシックＩＣに組み込まれる半導体装置であって、
溝部が設けられている半導体層と、第１絶縁層と、抵抗性フィールドプレートと、を備えており、
前記半導体層は、上面部に設けられている第１半導体領域と、上面部に設けられているとともに前記第１半導体領域から離れて設けられている第２半導体領域と、前記第１半導体領域と前記第２半導体領域との間に設けられている第３半導体領域と、を有しており、
前記第１絶縁層は、前記半導体層の上面に設けられており、
前記抵抗性フィールドプレートは、前記第１絶縁層の上面に設けられており、一端が前記第１半導体領域に電気的に接続されており、他端が前記第２半導体領域に電気的に接続されており、
前記第３半導体領域は、前記半導体層のうちの前記溝部に対応する範囲に配置されており、
前記第１絶縁層と前記抵抗性フィールドプレートは、前記溝部の内部に設けられている、半導体装置。 A semiconductor device incorporated in a monolithic IC,
A semiconductor layer provided with a groove, a first insulating layer, and a resistive field plate;
The semiconductor layer includes a first semiconductor region provided on an upper surface portion, a second semiconductor region provided on the upper surface portion and provided away from the first semiconductor region, and the first semiconductor region, A third semiconductor region provided between the second semiconductor region and
The first insulating layer is provided on an upper surface of the semiconductor layer;
The resistive field plate is provided on an upper surface of the first insulating layer, one end is electrically connected to the first semiconductor region, and the other end is electrically connected to the second semiconductor region. And
The third semiconductor region is disposed in a range corresponding to the groove portion of the semiconductor layer,
The semiconductor device, wherein the first insulating layer and the resistive field plate are provided inside the groove. 前記半導体層の下面に接して設けられている第２絶縁層をさらに備え、
前記第２絶縁層と前記第３半導体領域と前記第１絶縁層とがこの順に積層している、請求項１に記載の半導体装置。 A second insulating layer provided in contact with the lower surface of the semiconductor layer;
The semiconductor device according to claim 1, wherein the second insulating layer, the third semiconductor region, and the first insulating layer are stacked in this order. 前記第１半導体領域と前記第２半導体領域を通る断面で前記半導体層を断面視したときに、前記第１半導体領域と前記第２半導体領域の間に前記溝部が複数存在しているとともに、各溝部に１つの前記抵抗性フィールドプレートが存在しており、
前記溝部と前記溝部の間に前記第３半導体領域の一部が存在する、請求項１または２に記載の半導体装置。 When the semiconductor layer is viewed in a cross section passing through the first semiconductor region and the second semiconductor region, a plurality of the groove portions exist between the first semiconductor region and the second semiconductor region, and There is one resistive field plate in the groove,
3. The semiconductor device according to claim 1, wherein a part of the third semiconductor region exists between the groove and the groove. 前記第１半導体領域と前記第２半導体領域を通る断面で前記半導体層を断面視したときに、前記第１半導体領域と前記第２半導体領域の間に前記溝部が１つ存在しているとともに、前記抵抗性フィールドプレートが複数存在している、請求項１または２に記載の半導体装置。   When the semiconductor layer is viewed in a cross section passing through the first semiconductor region and the second semiconductor region, there is one groove between the first semiconductor region and the second semiconductor region, and The semiconductor device according to claim 1, wherein a plurality of the resistive field plates are present. 請求項１に記載の半導体装置の製造方法であって、
前記半導体層に前記溝部を形成する工程と、
前記溝部の内面に前記第１絶縁層を形成する工程と、
前記第１絶縁層の上面であって前記溝部の内部に、前記抵抗性フィールドプレートを形成する工程と、を備える、半導体装置の製造方法。
A method of manufacturing a semiconductor device according to claim 1,
Forming the groove in the semiconductor layer;
Forming the first insulating layer on the inner surface of the groove;
Forming the resistive field plate on the upper surface of the first insulating layer and inside the groove.
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