JP2013183035A

JP2013183035A - Thyristor and manufacturing method of the same

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Publication number: JP2013183035A
Application number: JP2012046066A
Authority: JP
Inventors: Daisuke Watanabe; 大介渡邊
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-03-02
Filing date: 2012-03-02
Publication date: 2013-09-12

Abstract

PROBLEM TO BE SOLVED: To provide an ESD protection element which is suitable for technology such as high speed bipolar process technology.SOLUTION: A thyristor includes: a first conductive type semiconductor substrate 100 forming a collector of a first bipolar transistor PNP1; a second conductive type first semiconductor layer 101 that is formed on the semiconductor substrate 100 and is used as a base of the first bipolar transistor PNP1 and a collector of the second bipolar transistor NPN1; a first conductive type second semiconductor layer 102 formed on the semiconductor substrate 100 so as to be arranged in parallel with the first semiconductor layer 101; and a first conductive type third semiconductor layer 103 formed on the first and second semiconductor layers 101, 102 and forming a base of the second bipolar transistor. The semiconductor substrate 100 is connected with the third semiconductor layer 103 by the second semiconductor layer 102.

Description

本発明は、サイリスタ及びその製造方法に関し、例えば縦型バイポーラトランジスタを備えるサイリスタ及びその製造方法に関する。 The present invention relates to a thyristor and a manufacturing method thereof, for example, a thyristor including a vertical bipolar transistor and a manufacturing method thereof.

高速バイポーラプロセス技術及びそれに付随する高速ＢｉＣＭＯＳ（Bipolar Complementary Metal Oxide Semiconductor）プロセス技術では、高速化のため、定格電圧が２．５Ｖ以下のバイポーラトランジスタが用いられる。
他方、バイポーラトランジスタの高速化により、静電気放電（ＥＳＤ：Electrostatic Discharge）に対する耐圧は低下する。そのため、ＥＳＤ保護素子の重要性が高まっており、高速バイポーラプロセス技術に適したＥＳＤ保護素子構造が希求されている。 In the high-speed bipolar process technology and the accompanying high-speed BiCMOS (Bipolar Complementary Metal Oxide Semiconductor) process technology, a bipolar transistor having a rated voltage of 2.5 V or less is used for speeding up.
On the other hand, the breakdown voltage against electrostatic discharge (ESD) is reduced by increasing the speed of the bipolar transistor. Therefore, the importance of ESD protection elements is increasing, and an ESD protection element structure suitable for high-speed bipolar process technology is desired.

特許文献１の図３には、ＥＳＤ保護素子として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造を有するサイリスタが開示されている。なお、サイリスタは、シリコン制御整流子（ＳＣＲ：Silicon Controlled Rectifier）とも呼ばれる。 FIG. 3 of Patent Document 1 discloses a thyristor having a complementary metal oxide semiconductor (CMOS) structure as an ESD protection element. The thyristor is also called a silicon controlled commutator (SCR).

特開平９−１０７０７４号公報JP-A-9-107074

発明者は以下の課題を見出した。
特許文献１に記載のサイリスタは、ＣＭＯＳ構造を有する。そのため、ＣＭＯＳ構造を備えるＢｉＣＭＯＳプロセス技術に適用するのであれば、製造工程の増加は問題とならない。しかしながら、特許文献１に記載のサイリスタを、ＣＭＯＳ構造を有さない高速バイポーラプロセス技術に適用すると、ＣＭＯＳ構造を付加する製造工程が必要であるため、製造工程が大幅に増加してしまう問題があった。
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。 The inventor has found the following problems.
The thyristor described in Patent Document 1 has a CMOS structure. Therefore, if the present invention is applied to a BiCMOS process technology having a CMOS structure, an increase in manufacturing steps will not be a problem. However, when the thyristor described in Patent Document 1 is applied to a high-speed bipolar process technology that does not have a CMOS structure, a manufacturing process for adding a CMOS structure is required, and there is a problem that the manufacturing process greatly increases. It was.
Other problems and novel features will become apparent from the description of the specification and the accompanying drawings.

一実施の形態に係るサイリスタは、第１のバイポーラトランジスタのベース及び第２のバイポーラトランジスタのコレクタとして共有される第２導電型の第１の半導体層と並んで半導体基板上に形成された第１導電型の第２の半導体層を備えている。当該第２の半導体層により、第１のバイポーラトランジスタのコレクタを構成する第１導電型の半導体基板と、第１及び第２の半導体層上に形成され第２のバイポーラトランジスタのベースを構成する第１導電型の第３の半導体層と、が接続される。 A thyristor according to an embodiment is a first thyristor formed on a semiconductor substrate side by side with a first semiconductor layer of a second conductivity type shared as a base of a first bipolar transistor and a collector of a second bipolar transistor. A conductive second semiconductor layer is provided. The second semiconductor layer includes a first conductive type semiconductor substrate constituting the collector of the first bipolar transistor, and a second bipolar transistor formed on the first and second semiconductor layers and constituting the base of the second bipolar transistor. A third semiconductor layer of one conductivity type is connected.

前記一実施の形態によれば、例えば高速バイポーラプロセス技術に好適なＥＳＤ保護素子を提供することができる。 According to the one embodiment, for example, an ESD protection element suitable for high-speed bipolar process technology can be provided.

実施の形態１に係るサイリスタＳＣＲ１の構成を示す断面図である。2 is a cross-sectional view showing a configuration of a thyristor SCR1 according to Embodiment 1. FIG. 本実施の形態に係るサイリスタＳＣＲ１が搭載されたディスクリートデバイスの回路構成を示す回路図である。It is a circuit diagram which shows the circuit structure of the discrete device by which thyristor SCR1 which concerns on this Embodiment is mounted. 本実施の形態に係るサイリスタＳＣＲ１が搭載されたディスクリートデバイスの回路構成の変形例を示す回路図である。It is a circuit diagram which shows the modification of the circuit structure of the discrete device by which thyristor SCR1 which concerns on this Embodiment is mounted. 実施の形態１の比較例に係るサイリスタＳＣＲ２の構成を示す断面図である。3 is a cross-sectional view showing a configuration of a thyristor SCR 2 according to a comparative example of the first embodiment. FIG. 実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。5 is a cross-sectional view for explaining the method for manufacturing thyristor SCR1 according to Embodiment 1. FIG. 実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。5 is a cross-sectional view for explaining the method for manufacturing thyristor SCR1 according to Embodiment 1. FIG. 実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。5 is a cross-sectional view for explaining the method for manufacturing thyristor SCR1 according to Embodiment 1. FIG. 実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。5 is a cross-sectional view for explaining the method for manufacturing thyristor SCR1 according to Embodiment 1. FIG. 実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。5 is a cross-sectional view for explaining the method for manufacturing thyristor SCR1 according to Embodiment 1. FIG. 実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。5 is a cross-sectional view for explaining the method for manufacturing thyristor SCR1 according to Embodiment 1. FIG. 実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。5 is a cross-sectional view for explaining the method for manufacturing thyristor SCR1 according to Embodiment 1. FIG. 実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。5 is a cross-sectional view for explaining the method for manufacturing thyristor SCR1 according to Embodiment 1. FIG. 実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。5 is a cross-sectional view for explaining the method for manufacturing thyristor SCR1 according to Embodiment 1. FIG.

以下、具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。 Hereinafter, specific embodiments will be described in detail with reference to the drawings. However, the present invention is not limited to the following embodiment. In addition, for clarity of explanation, the following description and drawings are simplified as appropriate.

（実施の形態１）
まず、図１を参照して、実施の形態１に係るサイリスタについて説明する。実施の形態１に係るサイリスタは、例えばＥＳＤ保護素子に好適である。図１は、実施の形態１に係るサイリスタＳＣＲ１の構成を示す断面図である。実施の形態１に係るサイリスタは、半導体基板１００、第１の半導体層１０１、第２の半導体層１０２、第３の半導体層１０３ａ、１０３ｂ、第４の半導体層１０４、ガードリング層１０５、絶縁層１０６ａ、１０６ｂ、１０７、１０９、コンタクト層１０８、コンタクトＣ１〜Ｃ３を備えている。 (Embodiment 1)
First, the thyristor according to the first embodiment will be described with reference to FIG. The thyristor according to the first embodiment is suitable for an ESD protection element, for example. FIG. 1 is a cross-sectional view showing a configuration of a thyristor SCR1 according to the first embodiment. The thyristor according to Embodiment 1 includes a semiconductor substrate 100, a first semiconductor layer 101, a second semiconductor layer 102, third semiconductor layers 103a and 103b, a fourth semiconductor layer 104, a guard ring layer 105, and an insulating layer. 106a, 106b, 107, 109, a contact layer 108, and contacts C1 to C3.

さらに、図１には、破線で回路図が重ねて示されている。図１に示すように、実施の形態１に係るサイリスタＳＣＲ１は、２つの縦型バイポーラトランジスタから構成されている。具体的には、ｐｎｐトランジスタ（第１のバイポーラトランジスタ）ＰＮＰ１及びｎｐｎトランジスタＮＰＮ１（第２のバイポーラトランジスタ）から構成されている。 Further, in FIG. 1, circuit diagrams are overlapped with broken lines. As shown in FIG. 1, the thyristor SCR1 according to the first embodiment is composed of two vertical bipolar transistors. Specifically, it is composed of a pnp transistor (first bipolar transistor) PNP1 and an npn transistor NPN1 (second bipolar transistor).

ここで、ｐｎｐトランジスタＰＮＰ１では、コレクタは半導体基板１００、ベースは第１の半導体層１０１、エミッタは第３の半導体層１０３ｂから構成されている。また、ｎｐｎトランジスタＮＰＮ１では、コレクタは第１の半導体層１０１、ベースは第３の半導体層１０３ａ、エミッタは第４の半導体層１０４から構成されている。 Here, in the pnp transistor PNP1, the collector is composed of the semiconductor substrate 100, the base is composed of the first semiconductor layer 101, and the emitter is composed of the third semiconductor layer 103b. In the npn transistor NPN1, the collector is composed of the first semiconductor layer 101, the base is composed of the third semiconductor layer 103a, and the emitter is composed of the fourth semiconductor layer 104.

つまり、第１の半導体層１０１は、ｐｎｐトランジスタＰＮＰ１のベース及びｎｐｎトランジスタＮＰＮ１のコレクタとして共有されている。さらに、ｐｎｐトランジスタＰＮＰ１のコレクタを構成する半導体基板１００と、ｎｐｎトランジスタＮＰＮ１のベースを構成する第３の半導体層１０３ａとが、第２の半導体層１０２により接続されている。なお、回路構成の詳細については、図２Ａの回路図を用いて後述する。 That is, the first semiconductor layer 101 is shared as the base of the pnp transistor PNP1 and the collector of the npn transistor NPN1. Further, the semiconductor substrate 100 constituting the collector of the pnp transistor PNP1 and the third semiconductor layer 103a constituting the base of the npn transistor NPN1 are connected by the second semiconductor layer 102. The details of the circuit configuration will be described later with reference to the circuit diagram of FIG. 2A.

次に、各構成要素について順に説明する。
半導体基板１００は、例えばシリコン（Ｓｉ）からなるｐ型半導体基板である。ｐ型不純物濃度は、１０^１８ａｔｏｍｓ／ｃｍ^３以上とすることが好ましく、１０^１９ａｔｏｍｓ／ｃｍ^３以上とすることがさらに好ましい。不純物濃度が１０^１８未満であると基板抵抗Ｒｓｕｂが大きくなり、好ましくない。ｐ型不純物濃度の上限は特にないが、イオン注入による限界が５×１０^２０ａｔｏｍｓ／ｃｍ^３程度である。厚さは、例えば、５０〜２００μｍ程度である。半導体基板１００は、リードフレームのダイパッドに搭載される。このダイパッドはグランド端子ＧＮＤ２を介して接地されるため、半導体基板１００の裏面が接地される。上述の通り、半導体基板１００は、ｐｎｐトランジスタＰＮＰ１のコレクタを構成している。 Next, each component will be described in order.
The semiconductor substrate 100 is a p-type semiconductor substrate made of, for example, silicon (Si). The p-type impurity concentration is preferably 10 ¹⁸ atoms / cm ³ or more, and more preferably 10 ¹⁹ atoms / cm ³ or more. When the impurity concentration is less than 10 ¹⁸ , the substrate resistance Rsub is increased, which is not preferable. The upper limit of the p-type impurity concentration is not particularly limited, but the limit by ion implantation is about 5 × 10 ²⁰ atoms / cm ³ . The thickness is, for example, about 50 to 200 μm. The semiconductor substrate 100 is mounted on a die pad of a lead frame. Since this die pad is grounded via the ground terminal GND2, the back surface of the semiconductor substrate 100 is grounded. As described above, the semiconductor substrate 100 constitutes the collector of the pnp transistor PNP1.

第１の半導体層１０１は、半導体基板１００の表面上に形成された例えばシリコン（Ｓｉ）からなるｎ型半導体層である。ｎ型不純物濃度は、１０^１７ａｔｏｍｓ／ｃｍ^３程度とするのが好ましい。厚さは、５００〜１５００ｎｍ程度とするのが好ましい。第１の半導体層１０１は、例えば、半導体基板１００の表面上に形成されたエピタキシャル層にｎ型不純物をイオン注入することにより形成される。上述の通り、第１の半導体層１０１は、ｐｎｐトランジスタＰＮＰ１のベース及びｎｐｎトランジスタＮＰＮ１のコレクタを構成している。 The first semiconductor layer 101 is an n-type semiconductor layer made of, for example, silicon (Si) formed on the surface of the semiconductor substrate 100. The n-type impurity concentration is preferably about 10 ¹⁷ atoms / cm ³ . The thickness is preferably about 500 to 1500 nm. The first semiconductor layer 101 is formed, for example, by ion-implanting n-type impurities into an epitaxial layer formed on the surface of the semiconductor substrate 100. As described above, the first semiconductor layer 101 constitutes the base of the pnp transistor PNP1 and the collector of the npn transistor NPN1.

第２の半導体層１０２は、第１の半導体層１０１と並んで半導体基板１００上に形成された例えばシリコン（Ｓｉ）からなるｐ型半導体層である。電気抵抗を抑えるために、ｐ型不純物濃度は、１０^１７ａｔｏｍｓ／ｃｍ^３以上とすることが好ましく、１０^１８ａｔｏｍｓ／ｃｍ^３以上とすることがさらに好ましい。ｐ型不純物濃度の上限は特にないが、イオン注入による限界が５×１０^２０ａｔｏｍｓ／ｃｍ^３程度である。厚さは、第１の半導体層１０１と同じにすればよい。第２の半導体層１０２は、第１の半導体層１０１と同様に、例えば、半導体基板１００の表面上に形成されたエピタキシャル層にｐ型不純物をイオン注入することにより形成される。図１では、第２の半導体層１０２は、第１の半導体層１０１と隣接しているが、必ずしも隣接している必要はない。上述の通り、第２の半導体層１０２は、ｐｎｐトランジスタＰＮＰ１のコレクタを構成する半導体基板１００と、ｎｐｎトランジスタＮＰＮ１のベースを構成する第３の半導体層１０３ａとを接続している。 The second semiconductor layer 102 is a p-type semiconductor layer made of, for example, silicon (Si) formed on the semiconductor substrate 100 along with the first semiconductor layer 101. In order to suppress electrical resistance, the p-type impurity concentration is preferably 10 ¹⁷ atoms / cm ³ or more, and more preferably 10 ¹⁸ atoms / cm ³ or more. The upper limit of the p-type impurity concentration is not particularly limited, but the limit by ion implantation is about 5 × 10 ²⁰ atoms / cm ³ . The thickness may be the same as that of the first semiconductor layer 101. Similar to the first semiconductor layer 101, the second semiconductor layer 102 is formed, for example, by ion-implanting p-type impurities into an epitaxial layer formed on the surface of the semiconductor substrate 100. In FIG. 1, the second semiconductor layer 102 is adjacent to the first semiconductor layer 101, but is not necessarily adjacent. As described above, the second semiconductor layer 102 connects the semiconductor substrate 100 that forms the collector of the pnp transistor PNP1 and the third semiconductor layer 103a that forms the base of the npn transistor NPN1.

詳細には後述するように、第２の半導体層１０２を設けることにより、製造工程をほとんど増加させることなく、また、素子面積を増大させることなく、ＥＳＤ保護素子を構成することができる。なお、ｐ型半導体層である第２の半導体層１０２は、ｎ型半導体層である第１の半導体層１０１とのｐｎ接合を利用した素子分離層としての機能も兼ね備えている。 As will be described in detail later, by providing the second semiconductor layer 102, an ESD protection element can be configured with almost no increase in the number of manufacturing steps and without increasing the element area. Note that the second semiconductor layer 102 which is a p-type semiconductor layer also functions as an element isolation layer using a pn junction with the first semiconductor layer 101 which is an n-type semiconductor layer.

第２の半導体層１０３ａ、１０３ｂは、第１の半導体層１０１上に形成された例えばシリコンゲルマニウム（ＳｉＧｅ）からなるｐ型半導体層である。ｐ型不純物濃度は、１０^１７〜１０^１９ａｔｏｍｓ／ｃｍ^３程度とするのが好ましい。厚さは、５０〜１００ｎｍ程度とするのが好ましい。 The second semiconductor layers 103 a and 103 b are p-type semiconductor layers made of, for example, silicon germanium (SiGe) formed on the first semiconductor layer 101. The p-type impurity concentration is preferably about 10 ¹⁷ to 10 ¹⁹ atoms / cm ³ . The thickness is preferably about 50 to 100 nm.

第３の半導体層１０３ａは、第１の半導体層１０１、第２の半導体層１０２及び絶縁層１０６ａ上に形成されている。図１に示すように、第３の半導体層１０３ａは、底面部、１対の側壁部、１対の張出部から構成されている。底面部は、水平方向（半導体基板１００の主面と平行な方向）の中央部において第１の半導体層１０１及び第２の半導体層１０２と接触している。側壁部は、１対の絶縁層１０６ａの側面に沿って形成され、底面部の両端から垂直方向（半導体基板１００の主面と垂直な方向）に立ち上がっている。張出部は、絶縁層１０６ａの上面に形成され、それぞれの側壁部の上端から外側へ張り出している。また、上述の通り、第３の半導体層１０３ａは、ｎｐｎトランジスタＮＰＮ１のベースを構成している。 The third semiconductor layer 103a is formed over the first semiconductor layer 101, the second semiconductor layer 102, and the insulating layer 106a. As shown in FIG. 1, the third semiconductor layer 103a includes a bottom surface portion, a pair of side wall portions, and a pair of overhang portions. The bottom surface portion is in contact with the first semiconductor layer 101 and the second semiconductor layer 102 in the central portion in the horizontal direction (direction parallel to the main surface of the semiconductor substrate 100). The side wall portions are formed along the side surfaces of the pair of insulating layers 106a, and rise in the vertical direction (direction perpendicular to the main surface of the semiconductor substrate 100) from both ends of the bottom surface portion. The overhanging portion is formed on the upper surface of the insulating layer 106a and extends outward from the upper end of each side wall portion. As described above, the third semiconductor layer 103a forms the base of the npn transistor NPN1.

第３の半導体層１０３ｂは、第１の半導体層１０１及び絶縁層１０６ｂ上に形成されている。図１に示すように、第３の半導体層１０３ｂは、第３の半導体層１０３ａと同様に、底面部、１対の側壁部、１対の張出部から構成されている。底面部は、第１の半導体層１０１と接触している。側壁部は、絶縁層１０６ｂの側面に沿って形成され、底面部の両端から半導体基板１００の主面の垂直方向に立ち上がっている。張出部は、絶縁層１０６ｂの上面に形成され、それぞれの側壁部の上端から外側へ張り出している。また、上述の通り、第３の半導体層１０３ｂは、ｐｎｐトランジスタＰＮＰ１のエミッタを構成している。 The third semiconductor layer 103b is formed over the first semiconductor layer 101 and the insulating layer 106b. As shown in FIG. 1, the third semiconductor layer 103b is composed of a bottom surface portion, a pair of side wall portions, and a pair of overhang portions, like the third semiconductor layer 103a. The bottom surface portion is in contact with the first semiconductor layer 101. The side wall portion is formed along the side surface of the insulating layer 106 b and rises in the direction perpendicular to the main surface of the semiconductor substrate 100 from both ends of the bottom surface portion. The overhang portions are formed on the upper surface of the insulating layer 106b, and overhang outward from the upper ends of the respective side wall portions. As described above, the third semiconductor layer 103b constitutes the emitter of the pnp transistor PNP1.

第４の半導体層１０４は、第３の半導体層１０３ａ及び絶縁層１０７上に形成された例えば多結晶シリコン（ｐｏｌｙ−Ｓｉ：Polycrystalline Silicon）からなるｎ型半導体層である。第４の半導体層１０４のｎ型不純物濃度は、１０^１９〜１０^２１ａｔｏｍｓ／ｃｍ^３程度とするのが好ましい。厚さは、１００〜２００ｎｍ程度とするのが好ましい。図１に示すように、第４の半導体層１０４は、水平方向中央部に形成された絶縁層１０７の開口部を介して、第３の半導体層１０３ａと接触している。それ以外の領域では、絶縁層１０７と接触している。上述の通り、第４の半導体層１０４は、ｎｐｎトランジスタＮＰＮ１のエミッタを構成している。 The fourth semiconductor layer 104 is an n-type semiconductor layer made of, for example, polycrystalline silicon (poly-Si) formed on the third semiconductor layer 103 a and the insulating layer 107. The n-type impurity concentration of the fourth semiconductor layer 104 is preferably about 10 ¹⁹ to 10 ²¹ atoms / cm ³ . The thickness is preferably about 100 to 200 nm. As shown in FIG. 1, the fourth semiconductor layer 104 is in contact with the third semiconductor layer 103a through the opening of the insulating layer 107 formed in the horizontal central portion. In other regions, the insulating layer 107 is in contact. As described above, the fourth semiconductor layer 104 constitutes the emitter of the npn transistor NPN1.

ガードリング層１０５は、半導体基板１００の表面上おいて第１の半導体層１０１及び第２の半導体層１０２の外側に形成された例えばシリコン（Ｓｉ）からなるｐ型半導体層である。ｐ型不純物濃度は、１０^１７ａｔｏｍｓ／ｃｍ^３程度とすることが好ましい。厚さは、第１の半導体層１０１と同じにすればよい。ガードリング層１０５も、第１の半導体層１０１及び第２の半導体層１０２と同様に、例えば、半導体基板１００の表面上に形成されたエピタキシャル層にｐ型不純物をイオン注入することにより形成される。ｐ型半導体層であるガードリング層１０５は、ｎ型半導体層である第１の半導体層１０１とのｐｎ接合を利用した素子分離層である。なお、ガードリング層１０５に代えて、ＤＴＩ（Deep Trench Isolation）法による素子分離層を設けてもよい。 The guard ring layer 105 is a p-type semiconductor layer made of, for example, silicon (Si) formed outside the first semiconductor layer 101 and the second semiconductor layer 102 on the surface of the semiconductor substrate 100. The p-type impurity concentration is preferably about 10 ¹⁷ atoms / cm ³ . The thickness may be the same as that of the first semiconductor layer 101. Similarly to the first semiconductor layer 101 and the second semiconductor layer 102, the guard ring layer 105 is also formed, for example, by ion-implanting p-type impurities into an epitaxial layer formed on the surface of the semiconductor substrate 100. . The guard ring layer 105 that is a p-type semiconductor layer is an element isolation layer that uses a pn junction with the first semiconductor layer 101 that is an n-type semiconductor layer. Instead of the guard ring layer 105, an element isolation layer by a DTI (Deep Trench Isolation) method may be provided.

絶縁層１０６ａは、第１の半導体層１０１と第３の半導体層１０３ａとの間及び第２の半導体層１０２と第３の半導体層１０３ａとの間に設けられた１対の絶縁層である。換言すると、絶縁層１０６ａは、第３の半導体層１０３ａの下側において、第３の半導体層１０３ａの水平方向両端部に形成されている。厚さは、１００〜２００ｎｍ程度とするのが好ましい。
絶縁層１０６ｂは、第１の半導体層１０１と第３の半導体層１０３ｂとの間に設けられた１対の絶縁層である。換言すると、絶縁層１０６ｂは、第３の半導体層１０３ｂの下側において、第３の半導体層１０３ｂの水平方向両端部に形成されている。厚さは、１００〜２００ｎｍ程度とするのが好ましい。 The insulating layer 106a is a pair of insulating layers provided between the first semiconductor layer 101 and the third semiconductor layer 103a and between the second semiconductor layer 102 and the third semiconductor layer 103a. In other words, the insulating layer 106a is formed at both ends in the horizontal direction of the third semiconductor layer 103a below the third semiconductor layer 103a. The thickness is preferably about 100 to 200 nm.
The insulating layer 106b is a pair of insulating layers provided between the first semiconductor layer 101 and the third semiconductor layer 103b. In other words, the insulating layer 106b is formed at both ends in the horizontal direction of the third semiconductor layer 103b below the third semiconductor layer 103b. The thickness is preferably about 100 to 200 nm.

絶縁層１０７は、第１の半導体層１０１と第４の半導体層１０４との間に設けられた絶縁層である。厚さは、５０〜１００ｎｍ程度とするのが好ましい。図１に示すように、絶縁層１０７は、第３の半導体層１０３ａ上に、その形状に沿って形成されているが、水平方向中央部に開口部が形成されている。上述の通り、絶縁層１０７の開口部において、第３の半導体層１０３ａと第４の半導体層１０４とが接触している。 The insulating layer 107 is an insulating layer provided between the first semiconductor layer 101 and the fourth semiconductor layer 104. The thickness is preferably about 50 to 100 nm. As shown in FIG. 1, the insulating layer 107 is formed on the third semiconductor layer 103 a along the shape thereof, but an opening is formed at the center in the horizontal direction. As described above, in the opening portion of the insulating layer 107, the third semiconductor layer 103a and the fourth semiconductor layer 104 are in contact with each other.

コンタクト層１０８は、第１の半導体層１０１の表面に形成された例えばシリコン（Ｓｉ）からなるｎ型半導体層である。ｎ型不純物濃度は、１０^１９〜１０^２１ａｔｏｍｓ／ｃｍ^３程度とするのが好ましい。厚さは、５０〜１００ｎｍ程度とするのが好ましい。コンタクト層１０８は、例えば、第１の半導体層１０１の表面にｎ型不純物をイオン注入することにより形成される。 The contact layer 108 is an n-type semiconductor layer made of, for example, silicon (Si) formed on the surface of the first semiconductor layer 101. The n-type impurity concentration is preferably about 10 ¹⁹ to 10 ²¹ atoms / cm ³ . The thickness is preferably about 50 to 100 nm. The contact layer 108 is formed by ion-implanting n-type impurities into the surface of the first semiconductor layer 101, for example.

絶縁層１０９は、ｐｎｐトランジスタＰＮＰ１及びｎｐｎトランジスタＮＰＮ１が形成された半導体基板１００の表面全体を覆うように形成されている。厚さは、１〜２μｍ程度とするのが好ましい。
以上で説明した絶縁層１０６ａ、１０６ｂ、１０７、１０９は、例えばシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜あるいはそれらの複合膜などからなる。 The insulating layer 109 is formed so as to cover the entire surface of the semiconductor substrate 100 on which the pnp transistor PNP1 and the npn transistor NPN1 are formed. The thickness is preferably about 1 to 2 μm.
The insulating layers 106a, 106b, 107, 109 described above are made of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a composite film thereof.

コンタクトＣ１〜Ｃ３は、絶縁層１０９に形成されたコンタクトホールに形成されている。コンタクトＣ１〜Ｃ３は、例えばタングステン（Ｗ）などの金属からなる。コンタクトＣ１は、第４の半導体層１０４に接触するように形成されている。コンタクトＣ２は、コンタクト層１０８に接触するように形成されている。コンタクトＣ３は、第３の半導体層１０３ｂに接触するように形成されている。 The contacts C1 to C3 are formed in contact holes formed in the insulating layer 109. The contacts C1 to C3 are made of a metal such as tungsten (W), for example. The contact C1 is formed so as to contact the fourth semiconductor layer 104. The contact C2 is formed so as to be in contact with the contact layer 108. The contact C3 is formed in contact with the third semiconductor layer 103b.

ここで、絶縁層１０９上には、グランドパッドＧＮＤ１、出力パッドＯＵＴ、入力パッドＩＮが形成されている。そして、コンタクトＣ１はグランドパッドＧＮＤ１に、コンタクトＣ２は出力パッドＯＵＴに、コンタクトＣ３は入力パッドＩＮに、それぞれ絶縁層１０９上に形成された金属配線（不図示）を介して、接続されている。図１は、この様子を模式的に示している。 Here, on the insulating layer 109, a ground pad GND1, an output pad OUT, and an input pad IN are formed. The contact C1 is connected to the ground pad GND1, the contact C2 is connected to the output pad OUT, and the contact C3 is connected to the input pad IN via metal wiring (not shown) formed on the insulating layer 109, respectively. FIG. 1 schematically shows this state.

グランドパッドＧＮＤ１は、ボンディングワイヤ等を介して、リードフレームのグランド端子に接続されている。同様に、出力パッドＯＵＴはリードフレームの出力端子に、入力パッドＩＮはリードフレームの入力端子に、ボンディングワイヤ等を介して接続されている。
また、半導体基板１００は、グランドＧＮＤに接続されるリードフレームのダイパッドに搭載される。つまり、半導体基板１００の裏面が、ダイパッドのグランド端子ＧＮＤ２を介して接地される。 The ground pad GND1 is connected to the ground terminal of the lead frame via a bonding wire or the like. Similarly, the output pad OUT is connected to the output terminal of the lead frame, and the input pad IN is connected to the input terminal of the lead frame via a bonding wire or the like.
The semiconductor substrate 100 is mounted on a die pad of a lead frame connected to the ground GND. That is, the back surface of the semiconductor substrate 100 is grounded via the ground terminal GND2 of the die pad.

次に、図２Ａを用いて、本実施の形態に係るサイリスタＳＣＲ１が搭載されたディスクリートデバイスの回路構成について説明する。図２Ａは、本実施の形態に係るサイリスタＳＣＲ１が搭載されたディスクリートデバイスの回路構成を示す回路図である。
図２Ａに示されたディスクリートデバイスＤＤは、本実施の形態に係るサイリスタＳＣＲ１及び保護対象回路ＴＣを備えている。図２Ａに示すように、近年の高速バイポーラプロセス技術では、ディスクリートデバイスＤＤにもＥＳＤ保護素子が設けられることが多い。 Next, the circuit configuration of the discrete device on which the thyristor SCR1 according to the present embodiment is mounted will be described with reference to FIG. 2A. FIG. 2A is a circuit diagram showing a circuit configuration of a discrete device on which the thyristor SCR1 according to the present embodiment is mounted.
A discrete device DD shown in FIG. 2A includes a thyristor SCR1 and a protection target circuit TC according to the present embodiment. As shown in FIG. 2A, in the recent high-speed bipolar process technology, the discrete device DD is often provided with an ESD protection element.

ディスクリートデバイスＤＤの主要素子である保護対象回路ＴＣは、ｎｐｎトランジスタＮＰＮ２である。ｎｐｎトランジスタＮＰＮ２は、サイリスタＳＣＲ１を構成するｎｐｎトランジスタＮＰＮ１と同様の半導体積層構造（図１参照）を有する。ｎｐｎトランジスタＮＰＮ２のコレクタは出力ＯＵＴに、ベースは入力ＩＮに、エミッタはグランドＧＮＤに、それぞれ接続されている。ここで出力ＯＵＴは、例えば外部抵抗素子Ｒ１を介して、電源ＶＣＣに接続されている。 The protection target circuit TC, which is a main element of the discrete device DD, is an npn transistor NPN2. The npn transistor NPN2 has the same semiconductor stacked structure (see FIG. 1) as the npn transistor NPN1 constituting the thyristor SCR1. The collector of the npn transistor NPN2 is connected to the output OUT, the base is connected to the input IN, and the emitter is connected to the ground GND. Here, the output OUT is connected to the power supply VCC via, for example, the external resistance element R1.

図２Ａに示すように、サイリスタＳＣＲ１は、ｎｐｎトランジスタＮＰＮ１、ｐｎｐトランジスタＰＮＰ１、基板抵抗Ｒｓｕｂを備えている。これらの構成要素は、図１にも示されている。 As shown in FIG. 2A, the thyristor SCR1 includes an npn transistor NPN1, a pnp transistor PNP1, and a substrate resistance Rsub. These components are also shown in FIG.

ｐｎｐトランジスタＰＮＰ１のコレクタは、保護対象回路ＴＣであるｎｐｎトランジスタＮＰＮ２のベースと入力ＩＮとの間に接続されている。
ｐｎｐトランジスタＰＮＰ１のベースと、ｎｐｎトランジスタＮＰＮ１のコレクタとは、共に出力ＯＵＴに接続されている。また、ｐｎｐトランジスタＰＮＰ１のエミッタと、ｎｐｎトランジスタＮＰＮ１のベースとは、共に基板抵抗Ｒｓｕｂの一端に接続されている。基板抵抗Ｒｓｕｂの他端は、グランドＧＮＤに接続されている。
ｎｐｎトランジスタＮＰＮ１のエミッタは、グランドＧＮＤに接続されている。 The collector of the pnp transistor PNP1 is connected between the base of the npn transistor NPN2 which is the protection target circuit TC and the input IN.
The base of the pnp transistor PNP1 and the collector of the npn transistor NPN1 are both connected to the output OUT. The emitter of the pnp transistor PNP1 and the base of the npn transistor NPN1 are both connected to one end of the substrate resistance Rsub. The other end of the substrate resistance Rsub is connected to the ground GND.
The emitter of the npn transistor NPN1 is connected to the ground GND.

図２Ａに示すディスクリートデバイスＤＤでは、保護対象回路ＴＣがＣＭＯＳ構造を有していない。このようなディスクリートデバイスＤＤに対して、特許文献１に記載されたようなＣＭＯＳ構造を有するサイリスタを保護素子として付加すると、製造工程が大幅に増加してしまう。しかしながら、本実施の形態に係るサイリスタＳＣＲ１では、図１に示すように、第２の半導体層１０２を付加するのみにより、製造工程をさほど増加させることなく、ＥＳＤ保護素子を構成することができる。 In the discrete device DD shown in FIG. 2A, the protection target circuit TC does not have a CMOS structure. When a thyristor having a CMOS structure as described in Patent Document 1 is added as a protective element to such a discrete device DD, the manufacturing process is greatly increased. However, in the thyristor SCR1 according to the present embodiment, as shown in FIG. 1, an ESD protection element can be configured by adding the second semiconductor layer 102 without increasing the number of manufacturing steps.

一般的に、ＢｉＣＭＯＳプロセス技術では、ＣＭＯＳ構造を形成するための工程が２０〜３０％を占める。そのため、保護対象回路ＴＣがＣＭＯＳ構造を有していない場合、ＣＭＯＳ構造を有するサイリスタを付加するよりも、本実施の形態に係るサイリスタを付加する方が、製造工程を２０〜３０％程度減らすことができる。 In general, in the BiCMOS process technology, a process for forming a CMOS structure occupies 20 to 30%. Therefore, when the protection target circuit TC does not have a CMOS structure, the manufacturing process is reduced by about 20 to 30% when the thyristor according to the present embodiment is added rather than the thyristor having the CMOS structure. Can do.

また、本実施の形態に係るサイリスタＳＣＲ１を構成するｎｐｎトランジスタＮＰＮ１は、上述の通り、ベースが例えばシリコンゲルマニウム（ＳｉＧｅ）等の化合物半導体から構成された縦型バイポーラトランジスタである。このような縦型バイポーラトランジスタでは、ベース幅（第３の半導体層１０３ａの厚さ）を小さくすることができ、高速動作が可能となる。そのため、クランプ電圧も低くなり、ＥＳＤ電流を高速で逃がすことができるため、特許文献１に記載のＣＭＯＳ構造を有するサイリスタに比べ、ＥＳＤ保護素子としての機能も向上する。 The npn transistor NPN1 constituting the thyristor SCR1 according to the present embodiment is a vertical bipolar transistor whose base is made of a compound semiconductor such as silicon germanium (SiGe) as described above. In such a vertical bipolar transistor, the base width (thickness of the third semiconductor layer 103a) can be reduced, and high-speed operation is possible. Therefore, the clamp voltage is also reduced, and the ESD current can be released at high speed. Therefore, the function as an ESD protection element is improved as compared with the thyristor having the CMOS structure described in Patent Document 1.

次に、図２Ａに回路図を参照して、本実施の形態に係るサイリスタＳＣＲ１の動作について説明する。
まず、入力ＩＮにＥＳＤのサージが入力され、ｐｎｐトランジスタＰＮＰ１のエミッタに電圧Ｖｉｎが印加された場合を考える。ここで、最初はいずれのトランジスタも動作していないので、ｐｎｐトランジスタＰＮＰ１のベースには電源電圧ＶＣＣが印加されている。ｐｎｐトランジスタＰＮＰ１のエミッタ電圧とベース電圧との差（Ｖｉｎ−ＶＣＣ）が所定の値（例えば、０．７Ｖ）に達すると、ｐｎｐトランジスタＰＮＰ１のベースに順方向のバイアス電圧が印加され、ｐｎｐトランジスタＰＮＰ１が動作を開始する。 Next, the operation of the thyristor SCR1 according to the present embodiment will be described with reference to the circuit diagram in FIG. 2A.
First, consider a case where an ESD surge is input to the input IN and the voltage Vin is applied to the emitter of the pnp transistor PNP1. Here, since no transistors are operating at first, the power supply voltage VCC is applied to the base of the pnp transistor PNP1. When the difference (Vin−VCC) between the emitter voltage and the base voltage of the pnp transistor PNP1 reaches a predetermined value (for example, 0.7 V), a forward bias voltage is applied to the base of the pnp transistor PNP1, and the pnp transistor PNP1 Starts operation.

ｐｎｐトランジスタＰＮＰ１を流れる電流は、基板抵抗Ｒｓｕｂを介して、グランドＧＮＤに放電される。基板抵抗Ｒｓｕｂを電流が流れると、ｎｐｎトランジスタＮＰＮ１のベース電圧が上昇する。つまり、ｎｐｎトランジスタＮＰＮ１のベースに順方向のバイアス電圧が印加され、ｎｐｎトランジスタＮＰＮ１が動作を開始する。ｎｐｎトランジスタＮＰＮ１のベースは、ｎｐｎトランジスタＮＰＮ１とｐｎｐトランジスタＰＮＰ１とから構成されるサイリスタＳＣＲ１のゲートでもある。そのため、ｎｐｎトランジスタＮＰＮ１が動作を開始すると同時に、サイリスタＳＣＲ１も動作を開始する。 The current flowing through the pnp transistor PNP1 is discharged to the ground GND through the substrate resistance Rsub. When a current flows through the substrate resistance Rsub, the base voltage of the npn transistor NPN1 increases. That is, a forward bias voltage is applied to the base of npn transistor NPN1, and npn transistor NPN1 starts operating. The base of the npn transistor NPN1 is also the gate of a thyristor SCR1 composed of the npn transistor NPN1 and the pnp transistor PNP1. Therefore, at the same time as the npn transistor NPN1 starts operating, the thyristor SCR1 also starts operating.

サイリスタＳＣＲ１が動作を開始することにより、保護対象回路ＴＣであるｎｐｎトランジスタＮＰＮ２のベースに印加される上記電圧Ｖｉｎが、所定の値にクランプされる。よって、保護対象回路ＴＣが保護される。 When the thyristor SCR1 starts operating, the voltage Vin applied to the base of the npn transistor NPN2 which is the protection target circuit TC is clamped to a predetermined value. Therefore, the protection target circuit TC is protected.

図２Ｂは、本実施の形態に係るサイリスタＳＣＲ１が搭載されたディスクリートデバイスの回路構成の変形例を示す回路図である。保護対象回路ＴＣに対する保護機能を高めるため、２つのダイオードＤ１、Ｄ２が付加されている。
ダイオードＤ１のアノードは、保護対象回路ＴＣであるｎｐｎトランジスタＮＰＮ２のエミッタに接続されている。ダイオードＤ１のカソードは、ｎｐｎトランジスタＮＰＮ２のベースに接続されている。つまり、ダイオードＤ１は、ベース・エミッタ間を保護している。
ダイオードＤ２のアノードも、保護対象回路ＴＣであるｎｐｎトランジスタＮＰＮ２のエミッタに接続されている。ダイオードＤ２のカソードは、ｎｐｎトランジスタＮＰＮ２のコレクタに接続されている。つまり、ダイオードＤ２は、エミッタ・コレクタ間を保護している。 FIG. 2B is a circuit diagram showing a modification of the circuit configuration of the discrete device on which the thyristor SCR1 according to the present embodiment is mounted. Two diodes D1 and D2 are added to enhance the protection function for the protection target circuit TC.
The anode of the diode D1 is connected to the emitter of the npn transistor NPN2 which is the protection target circuit TC. The cathode of the diode D1 is connected to the base of the npn transistor NPN2. That is, the diode D1 protects between the base and the emitter.
The anode of the diode D2 is also connected to the emitter of the npn transistor NPN2 that is the protection target circuit TC. The cathode of the diode D2 is connected to the collector of the npn transistor NPN2. That is, the diode D2 protects between the emitter and the collector.

次に、図３を参照して、本実施の形態の比較例に係るサイリスタについて説明する。図３は、実施の形態１の比較例に係るサイリスタＳＣＲ２の構成を示す断面図である。図１に示した本実施の形態に係るサイリスタＳＣＲ１では、ｐｎｐトランジスタＰＮＰ１のコレクタを構成する半導体基板１００と、ｎｐｎトランジスタＮＰＮ１のベースを構成する第３の半導体層１０３ａとを接続している第２の半導体層１０２が形成されていた。しかしながら、図３示した比較例に係るサイリスタＳＣＲ２では、第２の半導体層１０２は形成されていない。 Next, a thyristor according to a comparative example of the present embodiment will be described with reference to FIG. FIG. 3 is a cross-sectional view showing a configuration of a thyristor SCR 2 according to a comparative example of the first embodiment. In the thyristor SCR1 according to the present embodiment shown in FIG. 1, the second semiconductor substrate 100 that constitutes the collector of the pnp transistor PNP1 is connected to the third semiconductor layer 103a that constitutes the base of the npn transistor NPN1. The semiconductor layer 102 was formed. However, in the thyristor SCR2 according to the comparative example shown in FIG. 3, the second semiconductor layer 102 is not formed.

図３に示すように、比較例に係るサイリスタＳＣＲ２では、ガードリング層１０５ｃがｐｎｐトランジスタＰＮＰ１のコレクタを兼ねている。
ガードリング層１０５ｃの表面には、コンタクト層１１０が形成されている。コンタクト層１１０は、高濃度のｐ型不純物を含有する例えばシリコン（Ｓｉ）からなるｐ型半導体層である。 As shown in FIG. 3, in the thyristor SCR2 according to the comparative example, the guard ring layer 105c also serves as the collector of the pnp transistor PNP1.
A contact layer 110 is formed on the surface of the guard ring layer 105c. The contact layer 110 is a p-type semiconductor layer made of, for example, silicon (Si) containing a high-concentration p-type impurity.

コンタクト層１１０上にはコンタクトＣ５が形成されている。
また、ｎｐｎトランジスタＮＰＮ１のベースを構成する第３の半導体層１０３ａ上にもコンタクトＣ４が形成されている。
コンタクトＣ４とコンタクトＣ５とは、絶縁層１０９上に形成された配線ＷＬにより、電気的に接続されている。 A contact C5 is formed on the contact layer 110.
A contact C4 is also formed on the third semiconductor layer 103a constituting the base of the npn transistor NPN1.
The contact C4 and the contact C5 are electrically connected by a wiring WL formed on the insulating layer 109.

つまり、比較例に係るサイリスタＳＣＲ２では、コンタクトＣ４、Ｃ５、配線ＷＬ、コンタクト層１１０を介して、ｐｎｐトランジスタＰＮＰ１のコレクタを構成するガードリング層１０５ｃと、ｎｐｎトランジスタＮＰＮ１のベースを構成する第３の半導体層１０３ａとが接続されている。その他の構成は、図１のサイリスタＳＣＲ１と同様であるため、説明を省略する。 That is, in the thyristor SCR2 according to the comparative example, the guard ring layer 105c that constitutes the collector of the pnp transistor PNP1 and the third base that constitutes the base of the npn transistor NPN1 via the contacts C4 and C5, the wiring WL, and the contact layer 110. The semiconductor layer 103a is connected. Other configurations are the same as those of the thyristor SCR1 of FIG.

ｐｎｐトランジスタＰＮＰ１のコレクタは、ＥＳＤ電流の主要経路である。そのため、比較例に係るサイリスタＳＣＲ２では、ＥＳＤ電流が流れる際に発生する熱による破壊防止の観点から、コンタクトＣ５を複数形成する必要がある。また、同様の理由から、配線ＷＬも幅広に形成する必要がある。これに対し、本実施の形態に係るサイリスタＳＣＲ１では、コンタクトＣ４、Ｃ５、配線ＷＬのいずれもが不要であるため、比較例に係るサイリスタＳＣＲ２に比べ、素子面積を大幅に小さくすることができる。 The collector of the pnp transistor PNP1 is the main path of the ESD current. Therefore, in the thyristor SCR2 according to the comparative example, it is necessary to form a plurality of contacts C5 from the viewpoint of preventing destruction due to heat generated when an ESD current flows. For the same reason, the wiring WL needs to be formed wide. On the other hand, the thyristor SCR1 according to the present embodiment does not require any of the contacts C4, C5 and the wiring WL, so that the element area can be significantly reduced as compared with the thyristor SCR2 according to the comparative example.

次に、図４Ａ〜４Ｉを参照して、実施の形態１に係るサイリスタＳＣＲ１の製造方法について説明する。図４Ａ〜４Ｉは、実施の形態１に係るサイリスタＳＣＲ１の製造方法を説明するための断面図である。 Next, a method for manufacturing the thyristor SCR1 according to Embodiment 1 will be described with reference to FIGS. 4A to 4I are cross-sectional views for explaining a method of manufacturing the thyristor SCR1 according to the first embodiment.

まず、図４Ａに示すように、ｐ型半導体基板１００の表面全体に、ｐ型不純物濃度１０^１５ａｔｏｍｓ／ｃｍ^３程度のｐ型エピタキシャル層１０５ａを形成する。 First, as shown in FIG. 4A, a p-type epitaxial layer 105a having a p-type impurity concentration of about 10 ¹⁵ atoms / cm ³ is formed on the entire surface of the p-type semiconductor substrate 100.

次に、図４Ｂに示すように、エピタキシャル層１０５ａ上に、第２の半導体層１０２を形成するための開口が形成されたレジストマスクＲＬ１を形成する。そして、レジストマスクＲＬ１を用い、ｐ型不純物をイオン注入してｐ型不純物濃度１０^１７ａｔｏｍｓ／ｃｍ^３以上の第２の半導体層１０２を形成する。その後、レジストマスクＲＬ１を除去する。 Next, as shown in FIG. 4B, a resist mask RL1 in which an opening for forming the second semiconductor layer 102 is formed is formed on the epitaxial layer 105a. Then, using the resist mask RL1, p-type impurities are ion-implanted to form the second semiconductor layer 102 having a p-type impurity concentration of 10 ¹⁷ atoms / cm ³ or more. Thereafter, the resist mask RL1 is removed.

次に、図４Ｃに示すように、エピタキシャル層１０５ａ上に、第１の半導体層１０１を形成するための開口が形成されたレジストマスクＲＬ２を形成する。そして、レジストマスクＲＬ２を用い、ｎ型不純物をイオン注入してｎ型不純物濃度１０^１６〜１０^１８ａｔｏｍｓ／ｃｍ^３程度の第１の半導体層１０１を形成する。その後、レジストマスクＲＬ２を除去する。 Next, as shown in FIG. 4C, a resist mask RL2 in which an opening for forming the first semiconductor layer 101 is formed is formed on the epitaxial layer 105a. Then, using the resist mask RL2, n-type impurities are ion-implanted to form the first semiconductor layer 101 having an n-type impurity concentration of about 10 ¹⁶ to 10 ¹⁸ atoms / cm ³ . Thereafter, the resist mask RL2 is removed.

次に、図４Ｄに示すように、エピタキシャル層１０５ａ上に、ガードリング層１０５を形成するための開口が形成されたレジストマスクＲＬ３を形成する。そして、レジストマスクＲＬ３を用い、ｐ型不純物をイオン注入してｐ型不純物濃度１０^１７ａｔｏｍｓ／ｃｍ^３程度のガードリング層１０５を形成する。その後、レジストマスクＲＬ３を除去する。 Next, as shown in FIG. 4D, a resist mask RL3 in which an opening for forming the guard ring layer 105 is formed is formed on the epitaxial layer 105a. Then, a p-type impurity is ion-implanted using the resist mask RL3 to form a guard ring layer 105 having a p-type impurity concentration of about 10 ¹⁷ atoms / cm ³ . Thereafter, the resist mask RL3 is removed.

次に、図４Ｅに示すように、半導体基板１００の表面全体に、例えばＣＶＤ（Chemical Vapor Deposition）法により絶縁層１０６を形成する。その後、絶縁層１０６上に、絶縁層１０６ａ、１０６ｂを形成するためのレジストマスクＲＬ４を形成する。そして、レジストマスクＲＬ４を用い、絶縁層１０６の不要部分をエッチング除去する。これにより、絶縁層１０６ａ、１０６ｂが形成される。その後、レジストマスクＲＬ４を除去する。 Next, as shown in FIG. 4E, an insulating layer 106 is formed on the entire surface of the semiconductor substrate 100 by, for example, a CVD (Chemical Vapor Deposition) method. After that, a resist mask RL4 for forming the insulating layers 106a and 106b is formed over the insulating layer 106. Then, unnecessary portions of the insulating layer 106 are removed by etching using the resist mask RL4. Thereby, the insulating layers 106a and 106b are formed. Thereafter, the resist mask RL4 is removed.

次に、図４Ｆに示すように、半導体基板１００の表面全体に、例えばＣＶＤ法によりＳｉＧｅからなる第３の半導体層１０３及び絶縁層１０７を連続形成する。
次に、図４Ｇに示すように、レジストマスク（不図示）を用いて、第３の半導体層１０３及び絶縁層１０７の不要部分をエッチング除去する。これにより、第３の半導体層１０３から第３の半導体層１０３ａ、１０３ｂが形成される。
そして、半導体基板１００の表面全体に、例えばＣＶＤ法によりｎ型不純物濃度１０^２０〜１０^２１ａｔｏｍｓ／ｃｍ^３程度の多結晶シリコンからなる第４の半導体層１０４を形成する。 Next, as shown in FIG. 4F, the third semiconductor layer 103 and the insulating layer 107 made of SiGe are continuously formed on the entire surface of the semiconductor substrate 100 by, for example, the CVD method.
Next, as shown in FIG. 4G, unnecessary portions of the third semiconductor layer 103 and the insulating layer 107 are removed by etching using a resist mask (not shown). As a result, third semiconductor layers 103 a and 103 b are formed from the third semiconductor layer 103.
Then, a fourth semiconductor layer 104 made of polycrystalline silicon having an n-type impurity concentration of about 10 ²⁰ to 10 ²¹ atoms / cm ³ is formed on the entire surface of the semiconductor substrate 100 by, eg, CVD.

次に、図４Ｈに示すように、レジストマスク（不図示）を用いて、第４の半導体層１０４の不要部分をエッチング除去する。その後、半導体基板１００の表面全体に、例えばＣＶＤ法により絶縁層１０９を形成する。そして、絶縁層１０９に、コンタクトＣ１〜Ｃ３を形成するためのコンタクトホールをエッチングにより形成する。さらに、コンタクトＣ２用のコンタクトホールを介して、ｎ型不純物をイオン注入してｎ型不純物濃度１０^２０ａｔｏｍｓ／ｃｍ^３程度のコンタクト層１０８を形成する。 Next, as shown in FIG. 4H, unnecessary portions of the fourth semiconductor layer 104 are removed by etching using a resist mask (not shown). Thereafter, the insulating layer 109 is formed on the entire surface of the semiconductor substrate 100 by, for example, a CVD method. Then, contact holes for forming the contacts C1 to C3 are formed in the insulating layer 109 by etching. Further, an n-type impurity is ion-implanted through a contact hole for the contact C2, thereby forming a contact layer 108 having an n-type impurity concentration of about 10 ²⁰ atoms / cm ³ .

最後に、図４Ｉに示すように、コンタクトホールを例えばタングステン（Ｗ）などの金属によって埋め込み、コンタクトＣ１〜Ｃ３を形成する。 Finally, as shown in FIG. 4I, the contact hole is filled with a metal such as tungsten (W) to form contacts C1 to C3.

上記の実施の形態に係るサイリスタ構造は、高速バイポーラプロセス技術に特に好適であるが、これに限定されるものではない。例えば、ＢｉＣＭＯＳプロセス技術やその他のバイポーラプロセス技術に適用できる。
また、上記の実施の形態において、半導体基板及び各半導体層の導電型（ｐ型、ｎ型）を反転させた構成も可能である。 The thyristor structure according to the above embodiment is particularly suitable for the high-speed bipolar process technology, but is not limited to this. For example, the present invention can be applied to BiCMOS process technology and other bipolar process technologies.
In the above embodiment, a configuration in which the conductivity type (p-type, n-type) of the semiconductor substrate and each semiconductor layer is reversed is also possible.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変更可能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

１００半導体基板
１０１第１の半導体層
１０２第２の半導体層
１０３、１０３ａ、１０３ｂ第３の半導体層
１０４第４の半導体層
１０５、１０５ｃガードリング層
１０５ａエピタキシャル層
１０６、１０６ａ、１０６ｂ、１０７、１０９絶縁層
１０８、１１０コンタクト層
Ｃ１〜Ｃ５コンタクト
Ｄ１、Ｄ２ダイオード
ＤＤディスクリートデバイス
ＧＮＤグランド
ＧＮＤ１グランドパッド
ＧＮＤ２グランド端子
ＩＮ入力、入力パッド
ＮＰＮ１、ＮＰＮ２ｎｐｎトランジスタ
ＯＵＴ出力、出力パッド
ＰＮＰ１ｐｎｐトランジスタ
Ｒ１外部抵抗素子
ＲＬ１〜ＲＬ４レジストマスク
Ｒｓｕｂ基板抵抗
ＳＣＲ１、ＳＣＲ２サイリスタ
ＴＣ保護対象回路
ＷＬ配線 100 Semiconductor substrate 101 First semiconductor layer 102 Second semiconductor layer 103, 103a, 103b Third semiconductor layer 104 Fourth semiconductor layer 105, 105c Guard ring layer 105a Epitaxial layers 106, 106a, 106b, 107, 109 Insulation Layer 108, 110 contact layer C1-C5 contact D1, D2 diode DD discrete device GND ground GND1 ground pad GND2 ground terminal IN input, input pad NPN1, NPN2 npn transistor OUT output, output pad PNP1 pnp transistor R1 external resistance elements RL1-RL4 Resist mask Rsub Substrate resistance SCR1, SCR2 Thyristor TC Protection target circuit WL Wiring

Claims

A first conductivity type semiconductor substrate constituting a collector of the first bipolar transistor;
A first semiconductor layer of a second conductivity type formed on the semiconductor substrate and shared as a base of the first bipolar transistor and a collector of the second bipolar transistor;
A second semiconductor layer of a first conductivity type formed on the semiconductor substrate side by side with the first semiconductor layer;
A third semiconductor layer of a first conductivity type formed on the first and second semiconductor layers and constituting a base of the second bipolar transistor;
A thyristor in which the semiconductor substrate and the third semiconductor layer are connected by the second semiconductor layer.

2. The thyristor according to claim 1, wherein the second conductive layer has a first conductivity type impurity concentration of 10 ¹⁷ atoms / cm ³ or more.

2. The thyristor according to claim 1, wherein the semiconductor substrate has a first conductivity type impurity concentration of 10 ¹⁸ atoms / cm ³ or more.

The thyristor according to claim 3, wherein a back surface of the semiconductor substrate is connected to a ground.

The thyristor according to claim 4, further comprising a fourth semiconductor layer of a second conductivity type formed on the third semiconductor layer and constituting an emitter of the second bipolar transistor.

A contact formed on the fourth semiconductor layer;
The thyristor according to claim 5, wherein the contact is connected to a ground.

The thyristor according to claim 5, wherein the fourth semiconductor layer is made of polycrystalline silicon.

The thyristor according to claim 1, wherein the third semiconductor layer is made of SiGe.

The thyristor according to claim 1, wherein the first conductivity type is p-type and the second conductivity type is n-type.

A second conductive type first semiconductor layer shared as a base of the first bipolar transistor and a collector of the second bipolar transistor on a first conductive type semiconductor substrate serving as a collector of the first bipolar transistor; , Forming a first conductive type second semiconductor layer side by side,
On the first and second semiconductor layers, a third semiconductor layer of a first conductivity type serving as a base of the second bipolar transistor is formed, and the semiconductor substrate and the third semiconductor layer are formed by the second semiconductor layer. A method for manufacturing a thyristor, in which the semiconductor layer is connected.

The method for manufacturing a thyristor according to claim 10, wherein the first conductivity type impurity concentration of the second semiconductor layer is set to 10 ¹⁷ atoms / cm ³ or more.

The method for manufacturing a thyristor according to claim 10, wherein the first conductivity type impurity concentration of the semiconductor substrate is set to 10 ¹⁸ atoms / cm ³ or more.

The thyristor manufacturing method according to claim 12, wherein the back surface of the semiconductor substrate is connected to a ground.

The thyristor manufacturing method according to claim 13, further comprising forming a fourth semiconductor layer of a second conductivity type constituting an emitter of the second bipolar transistor on the third semiconductor layer.

The thyristor manufacturing method according to claim 14, further comprising forming a contact on the fourth semiconductor layer and connecting the contact to a ground.