JP2013175664A

JP2013175664A - Manufacturing method of semiconductor device

Info

Publication number: JP2013175664A
Application number: JP2012040306A
Authority: JP
Inventors: Kazuya Maruyama; 一哉丸山; Yoshinori Miyaki; 美典宮木
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2012-02-27
Filing date: 2012-02-27
Publication date: 2013-09-05

Abstract

PROBLEM TO BE SOLVED: To secure conduction between electrode pads of a wiring board and solder balls in a semiconductor device where a semiconductor chip is mounted on the wiring board through the solder balls.SOLUTION: Each of multiple solder balls 22 formed on a main surface of a semiconductor chip 20 has a taper cross section shape that a diameter of a slight upper portion of a tip (a lower end part) becomes smaller than that of a normal solder ball. Thus, when each solder ball 22 is placed in contact with a bump land 13 of an interposer substrate 11, a gap is sufficiently formed between a solder resist film 17 covering a peripheral part of the bump land 13 and the bump land 13. The structure allows the tip of the solder ball 22 to unfailingly contact with an upper surface of the bump land 13.

Description

本発明は、半導体装置の製造技術に関し、特に、配線基板上に半田ボールを介して半導体チップを実装する半導体装置の製造に適用して有効な技術に関する。 The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a technique effective when applied to the manufacture of a semiconductor device in which a semiconductor chip is mounted on a wiring board via solder balls.

特許文献１（ＷＯ２００２／１０３７９３）は、配線基板の上面に３個の半導体チップを実装したマルチチップモジュール構造の半導体装置を開示している。配線基板の上面に実装された３個の半導体チップのうち、ＤＲＡＭが形成された第１の半導体チップとフラッシュメモリが形成された第２の半導体チップは、バンプ電極を介して配線基板上にフリップチップ実装されており、これらの半導体チップの主面と配線基板の上面との隙間にはアンダーフィル樹脂が充填されている。アンダーフィル樹脂は、配線基板の上面に樹脂テープを貼り付け、次に、この樹脂テープ上に第１および第２の半導体チップをフェイスダウン方式で搭載した後、これらの半導体チップ上にヒートツールを押し当てて樹脂テープを溶融させることによって形成される。 Patent Document 1 (WO2002 / 103793) discloses a semiconductor device having a multi-chip module structure in which three semiconductor chips are mounted on an upper surface of a wiring board. Of the three semiconductor chips mounted on the upper surface of the wiring board, the first semiconductor chip on which the DRAM is formed and the second semiconductor chip on which the flash memory is formed are flipped onto the wiring board via the bump electrodes. The chip is mounted, and a gap between the main surface of these semiconductor chips and the upper surface of the wiring board is filled with an underfill resin. For the underfill resin, a resin tape is applied to the upper surface of the wiring board, and then the first and second semiconductor chips are mounted on the resin tape in a face-down manner, and then a heat tool is applied to these semiconductor chips. It is formed by pressing and melting the resin tape.

特許文献２（特開２０１０−１２３６７６号公報）は、配線基板上に半田ボールを介して半導体チップを実装する半導体装置において、配線基板の電極パッド上にも半田材（所謂、迎え半田）を配置しておき、半導体チップ側の半田バンプと配線基板側の半田材を同時に加熱融解させて半導体チップと配線基板と接続する技術を開示している。 Patent Document 2 (Japanese Patent Laid-Open No. 2010-123676) discloses a semiconductor device in which a semiconductor chip is mounted on a wiring board via solder balls, and a solder material (so-called soldering solder) is also disposed on the electrode pad of the wiring board. A technique is disclosed in which a solder bump on the semiconductor chip side and a solder material on the wiring board side are simultaneously heated and melted to connect the semiconductor chip and the wiring board.

特許文献３（特開２００８−１０５６３号公報）は、配線基板上に半田ボールを介して半導体チップを実装する半導体装置のバーンイン工程後に、半田ボールの表面にピンを押し当てることにより、バーンイン工程時に半田ボールの表面に形成された半田酸化膜を除去する技術を開示している。 Patent Document 3 (Japanese Patent Application Laid-Open No. 2008-10563) discloses a method in which a pin is pressed against the surface of a solder ball after the burn-in process of a semiconductor device in which a semiconductor chip is mounted on a wiring board via a solder ball. A technique for removing a solder oxide film formed on the surface of a solder ball is disclosed.

特許文献４（特開平８−１８６１１７号公報）は、半導体チップのバンプ電極と配線基板の電極パッドとの接続信頼性を向上させるために、バンプ電極の先端部に凹型状に湾曲した面を設ける技術を開示している。 In Patent Document 4 (Japanese Patent Laid-Open No. 8-186117), in order to improve the connection reliability between the bump electrode of the semiconductor chip and the electrode pad of the wiring board, a concave curved surface is provided at the tip of the bump electrode. The technology is disclosed.

国際特許公開ＷＯ２００２／１０３７９３号パンフレットInternational Patent Publication WO2002 / 103793 Pamphlet 特開２０１０−１２３６７６号公報JP 2010-123676 A 特開２００８−１０５６３号公報JP 2008-10563 A 特開平８−１８６１１７号公報JP-A-8-186117

近年では、各種電子装置が小型化し、これに伴って電子装置に搭載される半導体装置（半導体パッケージ）の外形サイズも小さくなる傾向にある。 In recent years, various electronic devices have become smaller, and along with this, the external size of a semiconductor device (semiconductor package) mounted on the electronic device tends to be smaller.

半導体装置の外形サイズを小さくするには、半導体装置を構成する各種部材（半導体チップ、配線基板、配線、電極パッドなど）の寸法を小さくする必要があるが、これにより、各部材の加工精度に僅かなばらつき（誤差）が生じただけでも、これまではあまり気にならなかった、あるいは気にしなくてもよかった課題（後述する本願発明者が見出した課題）に対する対策が必要となってくる。 In order to reduce the outer size of the semiconductor device, it is necessary to reduce the dimensions of various members (semiconductor chip, wiring board, wiring, electrode pad, etc.) that constitute the semiconductor device. Even if a slight variation (error) occurs, it is necessary to take measures against a problem (a problem found by the inventor to be described later) that has not been so much attention or concern.

詳細に説明すると、本願発明者は、半田ボール（半田バンプ、半田材）を介して半導体チップを配線基板（インターポーザ基板）上に搭載するＢＧＡ(Ball Grid Array)型の半導体装置（例えば前記特許文献１の図３４を参照）の製造工程について検討した結果、以下のような課題を発見した。 More specifically, the inventor of the present application describes a BGA (Ball Grid Array) type semiconductor device (for example, the above-mentioned patent document) in which a semiconductor chip is mounted on a wiring substrate (interposer substrate) via solder balls (solder bumps, solder materials). As a result of examining the manufacturing process of 1), the following problems were discovered.

まず、半田ボールを用いた半導体チップの実装工程では、半導体チップに形成された半田ボールが配線基板の電極パッド（バンプランド）と接触するように、半導体チップを配線基板上に配置する。そして、半導体チップが配置された配線基板を高温雰囲気中に配置して半田ボールを溶融させる（リフロー工程）。その後、配線基板を室温雰囲気中に戻すことにより、溶融した半田ボールが再び固化し、電極パッドに密着する。 First, in the mounting process of the semiconductor chip using the solder balls, the semiconductor chip is arranged on the wiring board so that the solder balls formed on the semiconductor chip are in contact with the electrode pads (bump lands) of the wiring board. Then, the wiring board on which the semiconductor chip is arranged is placed in a high temperature atmosphere to melt the solder balls (reflow process). Thereafter, by returning the wiring board to the room temperature atmosphere, the molten solder balls are solidified again and are in close contact with the electrode pads.

ここで、配線基板の上面（チップ搭載面）に形成された電極パッド（バンプランド）の形状は、例えば前記特許文献１の図３４に示すように、電極パッドの上面（半田ボールが主に接触する面）における周縁部がソルダレジスト膜（保護膜、絶縁膜）で覆われた、所謂、ＳＭＤ(Solder Mask Defined pad)構造と、電極パッドの上面における周縁部と側面とがソルダレジスト膜から露出した、所謂、ＮＳＭＤ(Non-Solder Mask Defined pad)構造とに大別される。そして、配線基板の小型化を実現するためには、ＮＳＭＤ構造に比べて、互いに隣り合う電極パッドの間隔を小さくできるＳＭＤ構造を採用することが好ましい。 Here, the shape of the electrode pad (bump land) formed on the upper surface (chip mounting surface) of the wiring board is, for example, as shown in FIG. So-called SMD (Solder Mask Defined pad) structure in which the peripheral edge of the electrode pad is covered with a solder resist film (protective film, insulating film), and the peripheral edge and side surfaces of the upper surface of the electrode pad are exposed from the solder resist film. The so-called NSMD (Non-Solder Mask Defined Pad) structure is roughly divided. And in order to implement | achieve size reduction of a wiring board, it is preferable to employ | adopt SMD structure which can make the space | interval of an adjacent electrode pad small compared with NSMD structure.

しかし、図２８に示すように、配線基板７０の電極パッド７３に上記のＳＭＤ構造を採用すると、配線基板７０上に半導体チップ７１を配置した際、半導体チップ７１に形成された半田ボール７２の先端部（下端部）が配線基板７０の電極パッド７３に接触しない場合がある。この原因の一つは、配線基板７０の上面を覆うソルダレジスト膜（保護膜、絶縁膜）７４に形成された開口部（電極パッド７３の上面を露出する部分）の径が所望の大きさよりも小さい、あるいは、この開口部の段差量（電極パッド７３の上面からソルダレジスト膜７４の上面までの高さ）が所望の高さよりも大きいといった配線基板７０の加工ばらつきである。また、他の原因は、半導体チップ７１に形成された半田ボール７２（配線基板７０の電極パッド７３に接合される以前の状態の半田ボール７２）が、表面張力の影響で略球体状に形成されているためである。 However, as shown in FIG. 28, when the above-described SMD structure is adopted for the electrode pad 73 of the wiring board 70, the tip of the solder ball 72 formed on the semiconductor chip 71 when the semiconductor chip 71 is disposed on the wiring board 70. The portion (lower end) may not contact the electrode pad 73 of the wiring board 70 in some cases. One of the causes is that the diameter of the opening (the portion exposing the upper surface of the electrode pad 73) formed in the solder resist film (protective film, insulating film) 74 covering the upper surface of the wiring substrate 70 is larger than a desired size. This is a processing variation of the wiring board 70 that is small or has a step amount (height from the upper surface of the electrode pad 73 to the upper surface of the solder resist film 74) greater than a desired height. Another cause is that the solder balls 72 formed on the semiconductor chip 71 (the solder balls 72 in a state before being bonded to the electrode pads 73 of the wiring board 70) are formed in a substantially spherical shape due to the influence of the surface tension. This is because.

そして、半田ボール７２が配線基板７０の電極パッド７３に接触していない状態で前述のリフロー工程を行うと、半田ボール７２には半導体チップ７１と配線基板７０との隙間に侵入した空気（加熱された空気）だけが接触することになる。言い換えると、この半田ボール７２には配線基板７０の電極パッド７３からは熱が伝わらないので、その温度が十分に上がらない。この結果、半田ボール７２は溶融されないので、リフロー工程を行っても配線基板７０の電極パッド７３と接合されない、所謂、非導通状態となる。 When the above-described reflow process is performed in a state where the solder balls 72 are not in contact with the electrode pads 73 of the wiring board 70, air (heated) enters the solder balls 72 into the gap between the semiconductor chip 71 and the wiring board 70. Only air) will come into contact. In other words, since heat is not transmitted to the solder balls 72 from the electrode pads 73 of the wiring board 70, the temperature does not rise sufficiently. As a result, since the solder ball 72 is not melted, even if the reflow process is performed, the solder ball 72 is not joined to the electrode pad 73 of the wiring board 70, and is in a so-called non-conductive state.

なお、このような問題の対応策として、例えば前記特許文献２のように、配線基板の電極パッド上にも半田材（所謂、迎え半田）を配置しておくことが考えられる。しかしながら、この対応策を採用する場合は、配線基板の電極パッド上に半田材を配置するための付加的な工程が必要となり、かつ部材コストも増加してしまう。さらには、電極パッド上に配置された半田材の高さばらつきにより、配線基板の上面に対する半導体チップの平坦度が低下する恐れもある。 As a countermeasure against such a problem, it is conceivable to arrange a solder material (so-called soldering solder) on the electrode pads of the wiring board as described in Patent Document 2, for example. However, when this countermeasure is adopted, an additional process for arranging the solder material on the electrode pads of the wiring board is required, and the member cost is also increased. Furthermore, the flatness of the semiconductor chip with respect to the upper surface of the wiring substrate may be reduced due to the height variation of the solder material disposed on the electrode pads.

そこで、本願発明者は、使用する半田ボールの種類を変更することを検討した。すなわち、半導体チップの電極パッドに接続する半田ボールの外形サイズ（径）を従来よりも小さくし、前述のＳＭＤ構造を採用した場合においても、配線基板の電極パッドに半田ボールを確実に接触させる対応策を検討した。 Therefore, the inventor of the present application examined changing the type of solder balls to be used. In other words, even when the outer size (diameter) of the solder ball connected to the electrode pad of the semiconductor chip is made smaller than before and the above-described SMD structure is adopted, the solder ball is surely brought into contact with the electrode pad of the wiring board. Measures were examined.

しかしながら、通常、半導体装置の製造ラインでは、複数品種の半導体装置を並行して組み立てるため、特定の品種の半導体装置の製造ラインに本来とは異なる外形サイズの半田ボールが混入しないよう、使用する半田ボールの種類を極力少なくしている。 However, in general, a semiconductor device production line assembles a plurality of types of semiconductor devices in parallel, so that the solder used to prevent a solder ball having a different external size from entering the production line of a specific type of semiconductor device. The number of balls is reduced as much as possible.

従って、半導体装置の一部の品種において、使用する半田ボールの種類を変更した場合には、製造ライン全体で使用する半田ボールの種類が増加し、異なる外形サイズの半田ボールが混入する不良が増加したり、それを防ぐための管理が煩雑になったりする。 Therefore, in some types of semiconductor devices, when the type of solder balls used is changed, the number of solder balls used in the entire production line increases, and the number of defects mixed with solder balls of different external sizes increases. And management to prevent it becomes complicated.

本願発明の目的は、配線基板上に半田ボールを介して半導体チップを実装する半導体装置において、配線基板の電極パッドと半田ボールとの導通を確保できる技術を提供することにある。 An object of the present invention is to provide a technique capable of ensuring electrical connection between an electrode pad of a wiring board and a solder ball in a semiconductor device in which a semiconductor chip is mounted on the wiring board via a solder ball.

本願発明の他の目的は、配線基板上に半田ボールを介して半導体チップを実装する半導体装置の小型化を実現できる技術を提供することにある。 Another object of the present invention is to provide a technology capable of realizing miniaturization of a semiconductor device in which a semiconductor chip is mounted on a wiring board via solder balls.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本願発明の一態様である半導体装置の製造方法は、
（ａ）複数の電極パッド、および前記複数の電極パッドのそれぞれを露出する絶縁膜が上面に形成された配線基板を準備する工程と、
（ｂ）前記（ａ）工程の後、主面に複数の半田バンプが形成された半導体チップを前記配線基板の前記上面上に配置し、前記複数の半田バンプを前記配線基板の前記複数の電極パッドにそれぞれ接触させる工程と、
（ｃ）前記（ｂ）工程の後、前記複数の半田バンプのそれぞれに熱を加えることで、前記複数の半田バンプのそれぞれを溶融させる工程と、を有し、
前記配線基板の前記複数の電極パッドのそれぞれの上面における周縁部は、前記絶縁膜で覆われており、
前記複数の半田バンプのそれぞれは、断面形状において、前記複数の半田バンプのそれぞれの中心を通過し、かつ、前記半導体チップの前記主面と並ぶ中心仮想線と、前記中心仮想線よりも前記半導体チップの前記主面から最も遠い先端部との間に位置する第１部分と、前記中心仮想線よりも前記半導体チップの前記主面側に位置する第２部分とを有し、
前記（ｂ）工程では、前記複数の半田バンプのそれぞれの前記第１部分における断面形状は、前記半田バンプの外側に向かって湾曲する第１湾曲面と、前記半田バンプの内側に向かって湾曲する第２湾曲面とを有しており、
前記（ｂ）工程の前において、前記半導体チップには、
（ｂ１）熱、超音波、あるいは熱および超音波が印加され、かつ、円筒状の平面形状からなる先端部をそれぞれ有する複数のプローブ針を、前記半導体チップの前記複数の半田バンプに、それぞれ接触させる工程、が施される。 A manufacturing method of a semiconductor device which is one embodiment of the present invention is:
(A) preparing a wiring substrate having a plurality of electrode pads and an insulating film exposing each of the plurality of electrode pads formed on the upper surface;
(B) After the step (a), a semiconductor chip having a plurality of solder bumps formed on a main surface is disposed on the upper surface of the wiring substrate, and the plurality of solder bumps are disposed on the plurality of electrodes of the wiring substrate. A step of contacting each pad;
(C) after the step (b), by applying heat to each of the plurality of solder bumps, melting each of the plurality of solder bumps,
A peripheral edge portion of each upper surface of the plurality of electrode pads of the wiring board is covered with the insulating film,
Each of the plurality of solder bumps has a cross-sectional shape that passes through the center of each of the plurality of solder bumps and is aligned with the main surface of the semiconductor chip, and the semiconductor more than the center virtual line. A first portion located between a tip portion farthest from the main surface of the chip and a second portion located on the main surface side of the semiconductor chip from the central virtual line;
In the step (b), the cross-sectional shape of each of the plurality of solder bumps in the first portion is curved toward the outside of the solder bump and the inside of the solder bump. A second curved surface,
Before the step (b), the semiconductor chip includes
(B1) Heat, ultrasonic waves, or a plurality of probe needles each having a tip portion having a cylindrical planar shape to which heat and ultrasonic waves are applied are brought into contact with the plurality of solder bumps of the semiconductor chip, respectively. The process of making is performed.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。 The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.

上記した本願発明の一態様によれば、配線基板上に半田ボールを介して半導体チップを実装する際、配線基板の電極パッドに半田ボールを確実に接触させることが可能となる。 According to one aspect of the present invention described above, when a semiconductor chip is mounted on a wiring board via a solder ball, the solder ball can be reliably brought into contact with the electrode pad of the wiring board.

本発明の実施の形態である半導体装置の概略断面図である。It is a schematic sectional drawing of the semiconductor device which is embodiment of this invention. 図１の一部を示す拡大断面図である。It is an expanded sectional view which shows a part of FIG. 本発明の実施の形態である半導体装置の下面を示す平面図である。It is a top view which shows the lower surface of the semiconductor device which is embodiment of this invention. ボンディングパッド形成工程が完了した半導体ウエハの平面図である。It is a top view of the semiconductor wafer which the bonding pad formation process was completed. 図４に示した半導体ウエハの一部を拡大して示す断面図である。FIG. 5 is an enlarged sectional view showing a part of the semiconductor wafer shown in FIG. 4. 図５に続く半導体チップの製造方法を示す断面図である。FIG. 6 is a cross-sectional view showing a method for manufacturing the semiconductor chip following FIG. 5. 図６に続く半導体チップの製造方法を示す断面図である。FIG. 7 is a cross-sectional view showing a method for manufacturing the semiconductor chip following FIG. 6. 図７に続く半導体チップの製造方法を示す断面図である。FIG. 8 is a cross-sectional view showing a method for manufacturing the semiconductor chip following FIG. 7. 図８に続く半導体チップの製造方法を示す断面図である。FIG. 9 is a cross-sectional view showing a method for manufacturing the semiconductor chip following FIG. 8. 図９に示す半田ボール接続工程が完了した半導体ウエハの主面の一部を拡大して示す平面図である。FIG. 10 is an enlarged plan view showing a part of the main surface of the semiconductor wafer after the solder ball connection step shown in FIG. 9 is completed. 半導体ウエハの電気特性検査に用いるプローブソケットの主要部を示す概略断面図である。It is a schematic sectional drawing which shows the principal part of the probe socket used for the electrical property test | inspection of a semiconductor wafer. 図１１の一部を拡大して示す破断断面図である。It is a fractured sectional view which expands and shows a part of FIG. 半導体ウエハの電気特性検査方法を説明する図である。It is a figure explaining the electrical property inspection method of a semiconductor wafer. 半導体ウエハの主面に形成された半田ボールの変形方法を説明する図である。It is a figure explaining the deformation | transformation method of the solder ball formed in the main surface of a semiconductor wafer. （ａ）は、電気特性検査時の半田ボールの断面形状を示す図、（ｂ）は、電気特性検査完了後の半田ボールの断面形状を示す図である。(A) is a figure which shows the cross-sectional shape of the solder ball at the time of an electrical property test | inspection, (b) is a figure which shows the cross-sectional shape of the solder ball after completion of an electrical property test | inspection. 電気特性検査完了後の半田ボールの断面形状を示す拡大図である。It is an enlarged view which shows the cross-sectional shape of the solder ball after completion of an electrical property test. コンタクトプローブの先端部の形状の別例を示す図である。It is a figure which shows another example of the shape of the front-end | tip part of a contact probe. 本発明の実施の形態である半導体チップの製造方法によって取得された半導体チップの断面図である。It is sectional drawing of the semiconductor chip acquired by the manufacturing method of the semiconductor chip which is embodiment of this invention. 本発明の実施の形態である半導体装置の製造方法で用いるインタポーザ基板の断面図である。It is sectional drawing of the interposer board | substrate used with the manufacturing method of the semiconductor device which is embodiment of this invention. 図１９の一部を拡大して示す断面図である。It is sectional drawing which expands and shows a part of FIG. 本発明の実施の形態である半導体装置の製造方法を示す断面図である。It is sectional drawing which shows the manufacturing method of the semiconductor device which is embodiment of this invention. 図２１の一部を拡大して示す断面図である。It is sectional drawing which expands and shows a part of FIG. 図２１に続く半導装置の製造方法を示す拡大断面図である。FIG. 22 is an enlarged cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 21. 図２３に続く半導装置の製造方法を示す拡大断面図である。FIG. 24 is an enlarged cross-sectional view showing the method for manufacturing the semiconductor device following FIG. 23. 図２４に続く半導装置の製造方法を示す断面図である。FIG. 25 is a cross-sectional view showing a method for manufacturing the semiconductor device following FIG. 24. 本発明の実施の形態である半導体装置の実装方法で用いるマザーボードの要部断面図である。It is principal part sectional drawing of the motherboard used with the mounting method of the semiconductor device which is embodiment of this invention. 本発明の実施の形態である半導体装置の実装方法を示す断面図である。It is sectional drawing which shows the mounting method of the semiconductor device which is embodiment of this invention. 本願発明者が見出した半導装置の製造方法の課題を説明する図である。It is a figure explaining the subject of the manufacturing method of the semiconductor device which this inventor discovered.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、断面図であってもハッチングの一部を省略する場合がある。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. Also, in the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary. Furthermore, in the drawings for describing the embodiments, some hatching may be omitted even in a cross-sectional view for easy understanding of the configuration.

＜半導体装置＞
図１は、本実施の形態の半導体装置を示す概略断面図、図２は、図１の一部（二点鎖線で囲んだ領域）を示す拡大断面図、図３は、本実施の形態の半導体装置の下面を示す平面図である。 <Semiconductor device>
1 is a schematic cross-sectional view showing a semiconductor device of the present embodiment, FIG. 2 is an enlarged cross-sectional view showing a part of FIG. 1 (a region surrounded by a two-dot chain line), and FIG. It is a top view which shows the lower surface of a semiconductor device.

本実施の形態の半導体装置であるＢＧＡ(Ball Grid Array)型の半導体装置（以下、単にＢＧＡという）１０は、平面形状が四角形（正方形）のインタポーザ基板（配線基板）１１と、インタポーザ基板１１の上面（チップ搭載面）の中央部に搭載された半導体チップ２０とを備えている。インタポーザ基板１１は、例えば銅（Ｃｕ）からなる複数（例えば４層）の配線層と配線層同士を電気的に分離する絶縁層とを備えた多層配線基板である。 A BGA (Ball Grid Array) type semiconductor device (hereinafter simply referred to as BGA) 10 which is a semiconductor device according to the present embodiment includes an interposer substrate (wiring substrate) 11 having a square (square) planar shape, and an interposer substrate 11. And a semiconductor chip 20 mounted at the center of the upper surface (chip mounting surface). The interposer substrate 11 is a multilayer wiring substrate including a plurality of (for example, four layers) wiring layers made of, for example, copper (Cu) and an insulating layer that electrically separates the wiring layers.

インタポーザ基板１１の上面に形成された配線層（表面配線）は、複数のバンプランド（電極パッド）１３、およびそれらと一体に形成された複数の配線１３Ｌによって構成されている。また、インタポーザ基板１１の下面に形成された配線層（裏面配線）は、複数のバンプランド（電極パッド）１４、およびそれらと一体に形成された、図示しない複数の配線によって構成されている。そして、表面配線（バンプランド１３、配線１３Ｌ）と裏面配線（バンプランド１４）とは、インタポーザ基板１１の内部に形成された内層配線１５およびビア配線１６を介して電気的に接続されている。 The wiring layer (surface wiring) formed on the upper surface of the interposer substrate 11 is composed of a plurality of bump lands (electrode pads) 13 and a plurality of wirings 13L formed integrally therewith. The wiring layer (back wiring) formed on the lower surface of the interposer substrate 11 is composed of a plurality of bump lands (electrode pads) 14 and a plurality of wirings (not shown) formed integrally therewith. The front surface wiring (bump land 13, wiring 13 </ b> L) and the back surface wiring (bump land 14) are electrically connected via the inner layer wiring 15 and the via wiring 16 formed inside the interposer substrate 11.

インタポーザ基板１１の上面は、複数のバンプランド１３の上面を除き、ソルダレジスト膜（絶縁膜、保護膜）１７で覆われている。ソルダレジスト膜１７は、例えば熱硬化性ポリイミド樹脂や熱硬化性エポキシ樹脂などを主体とする絶縁材料によって構成されている。 The upper surface of the interposer substrate 11 is covered with a solder resist film (insulating film, protective film) 17 except for the upper surfaces of the plurality of bump lands 13. The solder resist film 17 is made of an insulating material mainly composed of, for example, a thermosetting polyimide resin or a thermosetting epoxy resin.

インタポーザ基板１１の上面に形成された複数のバンプランド１３は、それらの上面における周縁部がソルダレジスト膜１７で覆われた、ＳＭＤ(Solder Mask Defined pad)構造で構成されている。そして、バンプランド１３の上面のうち、周縁部を除いた領域（ソルダレジスト膜１７で覆われていない領域）には、例えば無電解メッキ法によってメッキ層１８が形成されている。メッキ層１８は、例えば下層から順にニッケル（Ｎｉ）膜、パラジウム（Ｐｄ）膜、金（Ａｕ）膜を積層した３層膜で構成されている。 The plurality of bump lands 13 formed on the upper surface of the interposer substrate 11 have an SMD (Solder Mask Defined Pad) structure in which the peripheral portions on the upper surface are covered with a solder resist film 17. In the upper surface of the bump land 13, a plating layer 18 is formed in the region excluding the peripheral portion (the region not covered with the solder resist film 17) by, for example, an electroless plating method. The plating layer 18 is constituted by a three-layer film in which, for example, a nickel (Ni) film, a palladium (Pd) film, and a gold (Au) film are stacked in order from the lower layer.

インタポーザ基板１１の下面は、複数のバンプランド１４の上面を除き、ソルダレジスト膜１７で覆われている。インタポーザ基板１１の下面に形成された複数のバンプランド１４は、インタポーザ基板１１の上面に形成された複数のバンプランド１３と同様、バンプランド１４の上面における周縁部がソルダレジスト膜１７で覆われた、ＳＭＤ構造で構成されている。そして、バンプランド１４の上面のうち、周縁部を除いた領域（ソルダレジスト膜１７で覆われていない領域）には、前述した構成を有するメッキ層１８が形成されている。 The lower surface of the interposer substrate 11 is covered with a solder resist film 17 except for the upper surfaces of the plurality of bump lands 14. The plurality of bump lands 14 formed on the lower surface of the interposer substrate 11 are covered with the solder resist film 17 at the periphery on the upper surface of the bump lands 14, similarly to the plurality of bump lands 13 formed on the upper surface of the interposer substrate 11. The SMD structure is used. A plating layer 18 having the above-described configuration is formed on the upper surface of the bump land 14 in a region excluding the peripheral portion (region not covered with the solder resist film 17).

インタポーザ基板１１の下面に形成された複数のバンプランド１４のそれぞれには、ＢＧＡ１０の外部接続端子を構成する半田ボール（半田バンプ）１９が接続されている。図３に示すように、半田ボール１９は、インタポーザ基板１１の４辺と平行な方向に沿って行列状に配置されている。 Solder balls (solder bumps) 19 constituting external connection terminals of the BGA 10 are connected to each of the plurality of bump lands 14 formed on the lower surface of the interposer substrate 11. As shown in FIG. 3, the solder balls 19 are arranged in a matrix along a direction parallel to the four sides of the interposer substrate 11.

ＢＧＡ１０は、これらの半田ボール１９を介して後述するマザーボード（実装基板）に搭載される。すなわち、半田ボール１９は、ＢＧＡ１０の外部接続端子を構成している。半田ボール１９は、好ましくは錫（Ｓｎ）−銀（Ａｇ）−銅（Ｃｕ）合金のような鉛（Ｐｂ）フリー半田材（ＲｏＨＳ指令では、鉛含有率１０００ｐｐｍ（０．１ｗｔ％）以下に規制されている）で構成されるが、鉛（Ｐｂ）−錫（Ｓｎ）合金のような鉛（Ｐｂ）を含有する半田材で構成することもできる。 The BGA 10 is mounted on a mother board (mounting board) to be described later via these solder balls 19. That is, the solder ball 19 constitutes an external connection terminal of the BGA 10. The solder ball 19 is preferably a lead (Pb) -free solder material such as a tin (Sn) -silver (Ag) -copper (Cu) alloy (restricted to a lead content of 1000 ppm (0.1 wt%) or less in the RoHS directive). However, it can also be made of a solder material containing lead (Pb) such as a lead (Pb) -tin (Sn) alloy.

インタポーザ基板１１の上面に搭載された半導体チップ２０は、平面形状が四角形（正方形）の単結晶シリコン基板からなる。特に限定はされないが、この半導体チップ２０は、銅（Ｃｕ）を主体とする金属膜からなる再配線４１を備えたＷＰＰ(Wafer Process Package)構造を有しており、再配線４１に接続された半田ボール（半田バンプ、半田材）２２を介してインタポーザ基板１１の上面にフリップチップ実装されている。再配線４１に接続された半田ボール２２は、インタポーザ基板１１の下面のバンプランド１４に接続された半田ボール１９よりも融点（溶融温度）が高い鉛（Ｐｂ）フリー半田材で構成されており、その径は半田ボール１９の径よりも小さい。 The semiconductor chip 20 mounted on the upper surface of the interposer substrate 11 is made of a single crystal silicon substrate having a square (square) planar shape. Although not particularly limited, the semiconductor chip 20 has a WPP (Wafer Process Package) structure including a rewiring 41 made of a metal film mainly composed of copper (Cu), and is connected to the rewiring 41. It is flip-chip mounted on the upper surface of the interposer substrate 11 via solder balls (solder bumps, solder material) 22. The solder ball 22 connected to the rewiring 41 is made of a lead (Pb) -free solder material having a melting point (melting temperature) higher than that of the solder ball 19 connected to the bump land 14 on the lower surface of the interposer substrate 11. The diameter is smaller than the diameter of the solder ball 19.

インタポーザ基板１１の上面を覆うソルダレジスト膜１７と半導体チップ２０の主面との間には、半田ボール２２とバンプランド１３との接合信頼性を確保するために、アンダーフィル樹脂２３が充填されている。アンダーフィル樹脂２３は、例えばエポキシ樹脂系の熱硬化性樹脂で構成されている。アンダーフィル樹脂２３は、半導体チップ２０とインタポーザ基板１１との熱膨張係数差に起因して両者の界面に加わる熱応力を緩和する機能や、半導体チップ２０とインタポーザ基板１１との接着力を強化する機能も備えている。 An underfill resin 23 is filled between the solder resist film 17 covering the upper surface of the interposer substrate 11 and the main surface of the semiconductor chip 20 in order to ensure the bonding reliability between the solder balls 22 and the bump lands 13. Yes. The underfill resin 23 is made of, for example, an epoxy resin thermosetting resin. The underfill resin 23 reinforces the function of relaxing the thermal stress applied to the interface between the semiconductor chip 20 and the interposer substrate 11 due to the difference in thermal expansion coefficient between the semiconductor chip 20 and the interposer substrate 11 and the adhesive force between the semiconductor chip 20 and the interposer substrate 11. It also has functions.

＜半導体チップの製造方法＞
次に、図４〜図１８を用いて上記ＷＰＰ構造を有する半導体チップ２０の製造方法の一例を説明する。 <Semiconductor chip manufacturing method>
Next, an example of a method for manufacturing the semiconductor chip 20 having the WPP structure will be described with reference to FIGS.

図４は、前工程（ウエハプロセス）の一工程であるボンディングパッド形成工程が完了した半導体ウエハ３０の平面図である。図示のように、半導体ウエハ３０の主面（素子形成面）は、行列状に配置された複数のチップ形成領域（デバイス領域）２０Ａに区画されており、各チップ形成領域２０Ａの周辺部には複数のボンディングパッド４０が形成されている。ボンディングパッド４０は、チップ形成領域２０Ａの各辺に沿って１列に配置されるが、その数が多い場合には、チップ形成領域２０Ａの各辺に沿って２列に配置され、かつ、内側の列のボンディングパッド４０と外側の列のボンディングパッド４０とは、千鳥状に配置される。 FIG. 4 is a plan view of the semiconductor wafer 30 in which the bonding pad forming step, which is one step of the previous step (wafer process), has been completed. As shown in the figure, the main surface (element formation surface) of the semiconductor wafer 30 is partitioned into a plurality of chip formation regions (device regions) 20A arranged in a matrix, and there is a peripheral portion of each chip formation region 20A. A plurality of bonding pads 40 are formed. The bonding pads 40 are arranged in one row along each side of the chip forming region 20A. When the number of the bonding pads 40 is large, the bonding pads 40 are arranged in two rows along each side of the chip forming region 20A. The bonding pads 40 in the second row and the bonding pads 40 in the outer row are arranged in a staggered manner.

図５は、図４に示した半導体ウエハ３０の一部（一つのチップ形成領域２０Ａの周辺部）を拡大して示す断面図である。 FIG. 5 is an enlarged cross-sectional view showing a part of the semiconductor wafer 30 shown in FIG. 4 (a peripheral portion of one chip formation region 20A).

例えばｐ型の単結晶シリコンからなる半導体基板３０Ｓにはｐ型ウエル３１と、酸化シリコン膜などからなる素子分離絶縁膜が埋め込まれた素子分離溝３２とが形成されており、ｐ型ウエル３１にはｎチャネル型ＭＩＳトランジスタＱｎが形成されている。 For example, a p-type well 31 and an element isolation trench 32 embedded with an element isolation insulating film made of a silicon oxide film or the like are formed in a semiconductor substrate 30S made of p-type single crystal silicon. An n-channel MIS transistor Qn is formed.

ｎチャネル型ＭＩＳトランジスタＱｎは、素子分離溝３２で規定された活性領域のｐ型ウエル３１に形成されたソース領域ｎｓおよびドレイン領域ｎｄと、ｐ型ウエル３１上にゲート絶縁膜ｎｉを介して形成されたゲート電極ｎｇとを有している。ｎチャネル型ＭＩＳトランジスタＱｎのソース領域ｎｓ、ドレイン領域ｎｄおよびゲート電極ｎｇは、後述する多層配線を介して他の半導体素子あるいは配線と電気的に接続されている。なお、実際の半導体基板３０Ｓには、さらにｎ型ウエル、ｐチャネル型ＭＩＳトランジスタ、抵抗素子、容量素子などの半導体素子が形成されているが、図５には、半導体集積回路を構成する半導体素子の一例として、ｎチャネル型ＭＩＳトランジスタＱｎが示されている。 The n-channel MIS transistor Qn is formed on the source region ns and drain region nd formed in the p-type well 31 of the active region defined by the element isolation trench 32, and on the p-type well 31 via the gate insulating film ni. Gate electrode ng. The source region ns, the drain region nd, and the gate electrode ng of the n-channel type MIS transistor Qn are electrically connected to other semiconductor elements or wirings through a multilayer wiring described later. Note that semiconductor elements such as an n-type well, a p-channel type MIS transistor, a resistance element, and a capacitor element are further formed on the actual semiconductor substrate 30S. FIG. 5 shows a semiconductor element constituting a semiconductor integrated circuit. As an example, an n-channel MIS transistor Qn is shown.

ｎチャネル型ＭＩＳトランジスタＱｎの上部には、半導体素子間を接続する金属膜からなる配線が形成されている。半導体素子間を接続する配線は、一般に３層〜１０層程度の多層配線構造を有しているが、図５には、多層配線の一例として、アルミニウム（Ａｌ）を主体とする金属膜で構成された３層の配線（第１層配線３３ａ、第２層配線３３ｂ、第３層配線３３ｃ）が示されている。 A wiring made of a metal film for connecting the semiconductor elements is formed on the n-channel MIS transistor Qn. Wirings for connecting semiconductor elements generally have a multilayer wiring structure of about 3 to 10 layers. FIG. 5 shows a metal film mainly composed of aluminum (Al) as an example of the multilayer wiring. The three layers of wiring (first layer wiring 33a, second layer wiring 33b, and third layer wiring 33c) are shown.

また、ｎチャネル型ＭＩＳトランジスタＱｎと第１層配線３３ａとの間、第１層配線３３ａと第２層配線３３ｂとの間、および第２層配線３３ｂと第３層配線３３ｃとの間には、それぞれ酸化シリコン膜などからなる層間絶縁膜３４、３５、３６と、３層の配線（３３ａ、３３ｂ、３３ｃ）間を電気的に接続する金属プラグｐ１、ｐ２、ｐ３が形成されている。金属プラグｐ１、ｐ２、ｐ３は、例えばＷ（タングステン）膜で構成されている。 Further, between the n-channel type MIS transistor Qn and the first layer wiring 33a, between the first layer wiring 33a and the second layer wiring 33b, and between the second layer wiring 33b and the third layer wiring 33c. Metal plugs p1, p2, and p3 that electrically connect the interlayer insulating films 34, 35, and 36, each made of a silicon oxide film, and the three-layer wirings (33a, 33b, and 33c) are formed. The metal plugs p1, p2, and p3 are made of, for example, a W (tungsten) film.

第３層配線３３ｃの上部には、ファイナルパッシベーション膜として、例えば酸化シリコン膜、窒化シリコン膜などの単層膜、あるいはこれらの２層膜からなる表面保護膜３７が形成されている。そして、この表面保護膜３７に形成されたパッド開口３８の底部に露出した第３層Ａｌ配線３３ｃは、ボンディングパッド４０を構成している。 On the upper part of the third layer wiring 33c, as a final passivation film, for example, a single layer film such as a silicon oxide film or a silicon nitride film, or a surface protection film 37 made of these two layer films is formed. The third layer Al wiring 33 c exposed at the bottom of the pad opening 38 formed in the surface protective film 37 constitutes a bonding pad 40.

上記した半導体集積回路を構成する半導体素子（ｎチャネル型ＭＩＳトランジスタＱｎ）、配線（第１層配線３３ａ、第２層配線３３ｂ、第３層配線３３ｃ）、金属プラグｐ１、ｐ２、ｐ３、層間絶縁膜３４、３５、３６、表面保護膜３７、パッド開口３８およびボンディングパッド４０は、周知のフォトリソグラフィー技術、ＣＶＤ技術、スパッタリング技術およびエッチング技術などを組み合わせた複数の工程によって形成される。 Semiconductor element (n-channel MIS transistor Qn), wiring (first layer wiring 33a, second layer wiring 33b, third layer wiring 33c), metal plugs p1, p2, p3, interlayer insulation constituting the semiconductor integrated circuit described above The films 34, 35, 36, the surface protection film 37, the pad opening 38, and the bonding pad 40 are formed by a plurality of processes combining well-known photolithography technology, CVD technology, sputtering technology, etching technology, and the like.

上記ボンディングパッド形成工程に続く工程（再配線形成工程）では、図６に示すように、表面保護膜３７の上部に再配線４１が形成され、表面保護膜３７のパッド開口３８を通じて再配線４１とボンディングパッド４０とが電気的に接続される。 In a process (rewiring forming process) subsequent to the bonding pad forming process, as shown in FIG. 6, a rewiring 41 is formed on the surface protection film 37, and the rewiring 41 and the rewiring 41 are formed through the pad openings 38 of the surface protection film 37. The bonding pad 40 is electrically connected.

再配線４１は、例えばスパッタリング法あるいは電解メッキ法を用いて表面保護膜３７上に形成した銅（Ｃｕ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜からなる積層膜をパターニングすることによって形成される。再配線４１の膜厚は、下層の配線（第１層配線３３ａ、第２層配線３３ｂ、第３層配線３３ｃ）の膜厚よりも大きくなるように構成される。すなわち、再配線４１は、下層のアルミニウム（Ａｌ）系配線（第１層配線３３ａ、第２層配線３３ｂ、第３層配線３３ｃ）に比べて電気抵抗が小さくなるように構成される。 The rewiring 41 is formed by patterning a laminated film made of a copper (Cu) film, a nickel (Ni) film, and a gold (Au) film formed on the surface protective film 37 by using, for example, a sputtering method or an electrolytic plating method. Is done. The film thickness of the rewiring 41 is configured to be larger than the film thickness of the lower layer wiring (the first layer wiring 33a, the second layer wiring 33b, and the third layer wiring 33c). That is, the rewiring 41 is configured to have a lower electrical resistance than the lower layer aluminum (Al) -based wiring (first layer wiring 33a, second layer wiring 33b, and third layer wiring 33c).

次に、図７に示すように、再配線４１の上部にポリイミド樹脂膜４２が形成された後、ポリイミド樹脂膜４２の一部がエッチングで除去され、再配線４１の一端の上部にパッド開口４３が形成される。このとき、パッド開口４３の底面に露出した再配線４１によって、バンプランド（電極パッド）４４が形成される。バンプランド４４は、互いに隣り合うバンプランド４４の間隔を小さくするため、図示のように、バンプランド４４における周縁部がポリイミド樹脂膜４２で覆われる、ＳＭＤ構造とすることが好ましい。 Next, as shown in FIG. 7, after the polyimide resin film 42 is formed on the rewiring 41, a part of the polyimide resin film 42 is removed by etching, and a pad opening 43 is formed on the upper end of the rewiring 41. Is formed. At this time, a bump land (electrode pad) 44 is formed by the rewiring 41 exposed on the bottom surface of the pad opening 43. The bump land 44 preferably has an SMD structure in which a peripheral portion of the bump land 44 is covered with a polyimide resin film 42 as illustrated in order to reduce the interval between the bump lands 44 adjacent to each other.

次に、図８に示すように、半導体基板３０Ｓの裏面が研削され、半導体ウエハ３０の厚さが数十μｍ程度まで薄くされる。 Next, as shown in FIG. 8, the back surface of the semiconductor substrate 30S is ground to reduce the thickness of the semiconductor wafer 30 to about several tens of μm.

次に、図９に示すように、再配線４１の一端に形成されたバンプランド４４に半田ボール２２が接続される。バンプランド４４に半田ボール２２を接続するには、バンプランド４４の表面にフラックス（図示せず）を供給し、続いて、ボール状に成形した半田材をバンプランド４４の表面に供給した後、半導体ウエハ３０を高温雰囲気中に配置して半田材をリフローさせる。その後、半導体ウエハ３０を室温雰囲気中に戻すことにより、溶融した半田材が再び固化し、半田ボール２２となる。また、半田ボール２２は、フラックスを含んだペースト状半田材を印刷法でバンプランド４４の表面に供給した後、このペースト状半田材をリフローさせることによって形成することもできる。 Next, as shown in FIG. 9, the solder balls 22 are connected to the bump lands 44 formed at one end of the rewiring 41. In order to connect the solder balls 22 to the bump lands 44, a flux (not shown) is supplied to the surface of the bump lands 44, and then a solder material formed into a ball shape is supplied to the surface of the bump lands 44. The semiconductor wafer 30 is placed in a high temperature atmosphere to reflow the solder material. Thereafter, by returning the semiconductor wafer 30 to the room temperature atmosphere, the molten solder material is solidified again to form the solder balls 22. The solder balls 22 can also be formed by supplying a paste solder material containing flux to the surface of the bump land 44 by a printing method and then reflowing the paste solder material.

図１０は、上記半田ボール接続工程が完了した半導体ウエハ３０の主面の一部（一つのチップ形成領域２０Ａ）を拡大して示す平面図である。図示のように、半田ボール２２は、チップ形成領域２０Ａの４辺と平行な方向に沿って行列状に配置される。 FIG. 10 is an enlarged plan view showing a part (one chip formation region 20A) of the main surface of the semiconductor wafer 30 in which the solder ball connection process is completed. As illustrated, the solder balls 22 are arranged in a matrix along a direction parallel to the four sides of the chip formation region 20A.

次に、半田ボール接続工程が完了した半導体ウエハ３０の電気特性検査について説明する。電気特性検査工程は、前工程の最終工程であり、半導体ウエハ３０の各チップ形成領域２０Ａに形成された半導体集積回路を構成する素子の良否や素子間を接続する配線の導通・非導通などを判別するために行われる。 Next, the electrical characteristic inspection of the semiconductor wafer 30 after the solder ball connection process is completed will be described. The electrical characteristic inspection process is the final process of the previous process, and the quality of elements constituting the semiconductor integrated circuit formed in each chip formation region 20A of the semiconductor wafer 30 and the conduction / non-conduction of wirings connecting the elements are determined. This is done to determine.

図１１は、半導体ウエハ３０の電気特性検査に用いるプローブソケットの主要部（ソケット本体）を示す概略断面図、図１２は、ソケット本体の一部を拡大して示す破断断面図である。 FIG. 11 is a schematic cross-sectional view showing the main part (socket body) of the probe socket used for the electrical property inspection of the semiconductor wafer 30, and FIG. 12 is an enlarged cross-sectional view showing a part of the socket body.

プローブソケット５０のソケット本体５１は、複数のコンタクトプローブ５２を備えている。コンタクトプローブ５２のそれぞれは、スプリングの弾性力によって上下方向に伸縮するポゴピン(POGO pin)構造を有している。コンタクトプローブ５２は、半導体ウエハ３０の主面に形成された半田ボール２２と接触するプローブ針であり、その数は一つのチップ形成領域２０Ａに形成された半田ボール２２の数に等しい。すなわち、プローブソケット５０は、チップ形成領域２０Ａ単位で半導体ウエハ３０の電気特性検査を行う。 A socket body 51 of the probe socket 50 includes a plurality of contact probes 52. Each of the contact probes 52 has a POGO pin structure that expands and contracts in the vertical direction by the elastic force of the spring. The contact probes 52 are probe needles that come into contact with the solder balls 22 formed on the main surface of the semiconductor wafer 30, and the number thereof is equal to the number of solder balls 22 formed in one chip formation region 20A. That is, the probe socket 50 performs an electrical property inspection of the semiconductor wafer 30 in units of the chip formation region 20A.

図示は省略するが、ソケット本体５１の上部には、半導体ウエハ３０をソケット本体５１の上面に固定するための蓋部が設けられている。また、ソケット本体５１の下部には、コンタクトプローブ５２に電気的に接続されたテストボードが配置されている。さらに、ソケット本体５１には、コンタクトプローブ５２を加熱するためのヒータ、およびコンタクトプローブ５２に超音波振動を印加するための超音波振動子が内蔵されている。 Although not shown, a lid for fixing the semiconductor wafer 30 to the upper surface of the socket body 51 is provided on the upper part of the socket body 51. A test board that is electrically connected to the contact probe 52 is disposed below the socket body 51. Further, the socket body 51 incorporates a heater for heating the contact probe 52 and an ultrasonic transducer for applying ultrasonic vibration to the contact probe 52.

図１２に示すように、コンタクトプローブ５２の先端部（上端部）は、円筒形の平面形状を有しており、その内径は、コンタクトプローブ５２の先端部に接触する半田ボール２２の直径よりも小さい。 As shown in FIG. 12, the tip (upper end) of the contact probe 52 has a cylindrical planar shape, and the inner diameter thereof is larger than the diameter of the solder ball 22 that contacts the tip of the contact probe 52. small.

上記のように構成されたプローブソケット５０を使用して半導体ウエハ３０の電気特性検査を行う際は、まず、図１３に示すように、半導体ウエハ３０の主面（半田ボール２２が形成された面）をソケット本体５１の上面と対向させ、半導体ウエハ３０の裏面を上方から蓋部（図示せず）で押さえ付けることによって、半田ボール２２のそれぞれを対応するコンタクトプローブ５２の先端部に押し付ける。 When the electrical characteristics inspection of the semiconductor wafer 30 is performed using the probe socket 50 configured as described above, first, as shown in FIG. 13, the main surface of the semiconductor wafer 30 (the surface on which the solder balls 22 are formed). ) Is opposed to the upper surface of the socket body 51, and the back surface of the semiconductor wafer 30 is pressed from above with a lid (not shown), thereby pressing each of the solder balls 22 against the tip of the corresponding contact probe 52.

次に、この状態でコンタクトプローブ５２および半田ボール２２を通じて半導体ウエハ３０の半導体集積回路に電気信号を入力し、半導体集積回路を構成する素子の良否や素子間を接続する配線の導通・非導通などを判別する。 Next, in this state, an electric signal is input to the semiconductor integrated circuit of the semiconductor wafer 30 through the contact probe 52 and the solder ball 22, and the quality of the elements constituting the semiconductor integrated circuit, the conduction / non-conduction of the wiring connecting the elements, etc. Is determined.

このとき、本実施の形態では、コンタクトプローブ５２を加熱することによって、コンタクトプローブ５２に接触している半田ボール２２を加熱する。半田ボール２２（コンタクトプローブ５２）の加熱温度は、半田ボール２２の融点よりも数℃〜十数℃程度低い温度とする。これにより、半田ボール２２は軟化して半溶融状態となり、図１４に示すように、コンタクトプローブ５２と接触している部分がコンタクトプローブ５２の先端部の形状に倣って変形する。 At this time, in this embodiment, the solder ball 22 in contact with the contact probe 52 is heated by heating the contact probe 52. The heating temperature of the solder ball 22 (contact probe 52) is lower than the melting point of the solder ball 22 by about several degrees C. As a result, the solder ball 22 is softened and is in a semi-molten state, and the portion in contact with the contact probe 52 is deformed following the shape of the tip of the contact probe 52 as shown in FIG.

なお、ここでは、コンタクトプローブ５２を加熱することによって半田ボール２２を加熱・変形させるが、コンタクトプローブ５２に熱を加えながら超音波振動を印加してもよい。このようにすると、コンタクトプローブ５２を通じて半田ボール２２に熱と超音波振動とが同時に加わるため、半田ボール２２に熱だけを加える場合に比べて、より低温、かつ、短時間で半田ボール２２を変形させることができる。また、コンタクトプローブ５２を加熱する手段に代えて、コンタクトプローブ５２に超音波振動だけを印加してもよいが、加熱せずに超音波振動だけを用いる手段よりは、コンタクトプローブ５２を加熱する方が半田ボール２２を変形させ易い。 Here, the solder ball 22 is heated and deformed by heating the contact probe 52, but ultrasonic vibration may be applied while applying heat to the contact probe 52. In this case, since heat and ultrasonic vibration are simultaneously applied to the solder ball 22 through the contact probe 52, the solder ball 22 is deformed at a lower temperature and in a shorter time than when only heat is applied to the solder ball 22. Can be made. Further, instead of the means for heating the contact probe 52, only the ultrasonic vibration may be applied to the contact probe 52. However, the method of heating the contact probe 52 is more preferable than the means using only the ultrasonic vibration without heating. However, it is easy to deform the solder ball 22.

次に、半導体ウエハ３０を移動させ、電気特性検査が完了したチップ形成領域２０Ａに隣接する他のチップ形成領域２０をコンタクトプローブ５２に対してアライメントさせた後、このチップ形成領域２０Ａに形成された半導体集積回路に対して上記した電気特性検査を行う。このときも上記した加熱および／または超音波振動の印加によって、コンタクトプローブ５２に接触する半田ボール２２の形状を変形させる。このようにして、半導体ウエハ３０の全てのチップ形成領域２０Ａの電気特性検査を行うことにより、各チップ形成領域２０Ａの良・不良を判定すると共に、半田ボール２２の形状を変形させる。 Next, the semiconductor wafer 30 is moved, and another chip forming region 20 adjacent to the chip forming region 20A for which the electrical property inspection has been completed is aligned with the contact probe 52, and then formed in the chip forming region 20A. The above-described electrical characteristic inspection is performed on the semiconductor integrated circuit. Also at this time, the shape of the solder ball 22 in contact with the contact probe 52 is deformed by the above-described heating and / or application of ultrasonic vibration. In this way, the electrical characteristics inspection of all the chip formation regions 20A of the semiconductor wafer 30 is performed, so that the quality of each chip formation region 20A is determined and the shape of the solder ball 22 is deformed.

図１５（ａ）は、電気特性検査時（コンタクトプローブ５２の先端部に接触しているとき）の半田ボール２２の断面形状を示し、図１５（ｂ）は、電気特性検査完了後（コンタクトプローブ５２の先端部から離れたとき）の半田ボール２２の断面形状を示している。 FIG. 15A shows a cross-sectional shape of the solder ball 22 at the time of electrical characteristic inspection (when contacting the tip of the contact probe 52), and FIG. 15B shows the state after completion of the electrical characteristic inspection (contact probe). The cross-sectional shape of the solder ball 22 (when separated from the tip of 52) is shown.

図示のように、電気特性検査が完了した後、半田ボール２２をコンタクトプローブ５２から離すと、軟化して半溶融状態となっている半田ボール２２のうち、コンタクトプローブ５２と接触していた部分（コンタクトプローブ５２との接触によって変形した部分）には、表面張力によって湾曲面が形成される。 As shown in the figure, after the electrical characteristic inspection is completed, when the solder ball 22 is separated from the contact probe 52, the portion of the solder ball 22 that has been softened and is in a semi-molten state that has been in contact with the contact probe 52 ( A curved surface is formed by surface tension at a portion deformed by contact with the contact probe 52.

図１６を用いてより詳細に説明すると、半田ボール２２は、断面形状において、その中心を通過し、かつ、半導体ウエハ３０の主面と並ぶ中心仮想線と、この中心仮想線よりも半導体ウエハ３０の主面から最も遠い先端部との間に位置する第１部分と、中心仮想線よりも半導体ウエハ３０の主面側に位置する第２部分とを有している。 Describing in more detail with reference to FIG. 16, the solder ball 22 has a central imaginary line passing through the center in the cross-sectional shape and aligned with the main surface of the semiconductor wafer 30, and the semiconductor wafer 30 than the central imaginary line. And a second portion located on the main surface side of the semiconductor wafer 30 with respect to the central imaginary line.

そして、電気特性検査完了後の半田ボール２２の第１部分における断面形状は、半田ボール２２の外側に向かって湾曲する第１湾曲面と、半田ボール２２の内側に向かって湾曲する第２湾曲面とを有している。また、第１湾曲面と第２湾曲面とは連続している。すなわち、半田ボール２２の第２部分は、電気特性検査の前後で断面形状がほとんど変わらないのに対し、第２部分よりも先端部側の第１部分は、コンタクトプローブ５２との接触によって断面形状が変化し、二点鎖線で示す電気特性検査前の断面形状に比べると、先端部のやや上方に位置する部分（中心に近い部分）の径が小さくなった、先細りの断面形状になっている。 Then, the cross-sectional shape of the first portion of the solder ball 22 after the completion of the electrical characteristic inspection is a first curved surface that curves toward the outside of the solder ball 22 and a second curved surface that curves toward the inside of the solder ball 22. And have. Further, the first curved surface and the second curved surface are continuous. That is, the second portion of the solder ball 22 has almost the same cross-sectional shape before and after the electrical characteristic inspection, whereas the first portion closer to the tip than the second portion has a cross-sectional shape due to contact with the contact probe 52. Is changed, and compared with the cross-sectional shape before the electrical characteristic inspection indicated by the two-dot chain line, the diameter of the portion located slightly above the tip (the portion close to the center) is smaller, and has a tapered cross-sectional shape. .

なお、図１６に示した半田ボール２２の第１部分の断面形状は、最も好ましい断面形状の一例であって、湾曲面の曲率や断面形状は、図１６に示した例と多少異なっていてもよい。例えば第１湾曲面に微小な凹面が形成されている場合や、第２湾曲面に微小な凸面が形成されている場合も、ここで定義した湾曲面の形状に含まれる。 Note that the cross-sectional shape of the first portion of the solder ball 22 shown in FIG. 16 is an example of the most preferable cross-sectional shape, and the curvature and cross-sectional shape of the curved surface may be slightly different from the example shown in FIG. Good. For example, a case where a minute concave surface is formed on the first curved surface and a case where a minute convex surface is formed on the second curved surface are also included in the shape of the curved surface defined here.

また、ソケット本体５１に設けらえたコンタクトプローブ５２の先端部の断面形状も、図１４に示した例に限定されない。すなわち、半田ボール２２の第１部分に上で定義したような第１湾曲面と第２湾曲面とを形成できるものであれば、例えば図１７に示すように、コンタクトプローブ５２の先端部の面（先端面）５２ａと内壁面５２ｂとが交わる角部（エッジ部）が面取りされ、テーパ面（傾斜面）５２ｃを有する断面形状であってもよい。 Further, the cross-sectional shape of the tip of the contact probe 52 provided in the socket body 51 is not limited to the example shown in FIG. That is, as long as the first curved surface and the second curved surface as defined above can be formed on the first portion of the solder ball 22, as shown in FIG. A cross-sectional shape having a tapered surface (inclined surface) 52c may be formed by chamfering a corner portion (edge portion) where the (front end surface) 52a and the inner wall surface 52b intersect.

その後、上記半導体ウエハ３０を隣り合うチップ形成領域２０Ａの境界部（スクライブライン）に沿ってダイシングする。これにより、半導体ウエハ３０がチップ形成領域２０Ａ単位で個片化され、図１８に示すような半導体チップ２０が取得される。 Thereafter, the semiconductor wafer 30 is diced along a boundary portion (scribe line) between adjacent chip formation regions 20A. As a result, the semiconductor wafer 30 is singulated in units of chip formation regions 20A, and semiconductor chips 20 as shown in FIG. 18 are obtained.

＜半導体装置の製造方法＞
次に、図１９〜図２５を用いて図１〜図３に示した半導体装置（ＢＧＡ１０）の製造方法の一例を説明する。 <Method for Manufacturing Semiconductor Device>
Next, an example of a method for manufacturing the semiconductor device (BGA 10) shown in FIGS. 1 to 3 will be described with reference to FIGS.

まず、図１９および図２０（図１９の一部拡大図）に示すインタポーザ基板１１を用意する。前述したように、インタポーザ基板１１の上面には複数のバンプランド１３、およびそれらと一体に形成された複数の配線１３Ｌが形成されている。また、インタポーザ基板１１の下面には、複数のバンプランド１４が形成されている。さらに、インタポーザ基板１１の上面および下面は、バンプランド１３、１４の上面を除き、ソルダレジスト膜１７で覆われている。そして、バンプランド１３、１４は、それらの上面における周縁部がソルダレジスト膜１７で覆われた、ＳＭＤ構造で構成されている。 First, an interposer substrate 11 shown in FIGS. 19 and 20 (a partially enlarged view of FIG. 19) is prepared. As described above, a plurality of bump lands 13 and a plurality of wirings 13 </ b> L formed integrally therewith are formed on the upper surface of the interposer substrate 11. A plurality of bump lands 14 are formed on the lower surface of the interposer substrate 11. Further, the upper and lower surfaces of the interposer substrate 11 are covered with a solder resist film 17 except for the upper surfaces of the bump lands 13 and 14. The bump lands 13 and 14 have an SMD structure in which the peripheral portion on the upper surface thereof is covered with the solder resist film 17.

なお、ＢＧＡの製造工程では、上記のようなインタポーザ基板１１の複数個を一体化した大型配線基板（マトリクス基板）を使用することもあるが、ここでは説明を簡単にするために、１枚のインタポーザ基板１１を用いた製造方法について説明する。 In the BGA manufacturing process, a large wiring substrate (matrix substrate) in which a plurality of interposer substrates 11 as described above are integrated may be used. A manufacturing method using the interposer substrate 11 will be described.

上記インタポーザ基板１１を使用してＢＧＡ１０を組み立てるには、まず、図２１に示すように、半導体チップ２０を、その主面がインタポーザ基板１１の上面と対向するように配置し、複数の半田ボール２２のそれぞれをインタポーザ基板１１の対応するバンプランド１３に接触させる。バンプランド１３の表面には、あらかじめフラックス材（図示せず）を供給しておくが、フラックス材が含有された半田材を用いて半田ボール２２を形成することにより、この工程を省略することができる。 In order to assemble the BGA 10 using the interposer substrate 11, first, as shown in FIG. 21, the semiconductor chip 20 is arranged so that the main surface thereof faces the upper surface of the interposer substrate 11, and a plurality of solder balls 22 are arranged. Are brought into contact with the corresponding bump lands 13 of the interposer substrate 11. A flux material (not shown) is supplied to the surface of the bump land 13 in advance, but this step can be omitted by forming the solder ball 22 using a solder material containing the flux material. it can.

ここで使用する半導体チップ２０は、前述した半導体ウエハ３０の電気特性検査工程で正常に動作すると判定されたチップ形成領域２０Ａから取得されたものである。図１５（ｂ）および図１６に示したように、この半導体チップ２０の主面に形成された複数の半田ボール２２のそれぞれは、先端部（下端部）のやや上方に位置する部分（第１部分）の径が通常の半田ボールに比べて小さくなった、先細りの断面形状を有している。 The semiconductor chip 20 used here is obtained from the chip formation region 20 </ b> A that has been determined to operate normally in the electrical property inspection process of the semiconductor wafer 30 described above. As shown in FIG. 15B and FIG. 16, each of the plurality of solder balls 22 formed on the main surface of the semiconductor chip 20 is a portion (first portion) located slightly above the tip (lower end). The portion has a tapered cross-sectional shape in which the diameter of the portion is smaller than that of a normal solder ball.

そのため、図２２に示すように、半田ボール２２をインタポーザ基板１１のバンプランド１３に接触させたとき、バンプランド１３の周縁部を覆うソルダレジスト膜１７の上面と半田ボール２２との間に十分な隙間が生じる。従って、インタポーザ基板１１の加工ばらつきによって、バンプランド１３の径が設計値より小さくなっている場合や、バンプランド１３の上面からソルダレジスト膜１７の上面までの高さが設計値より大きくなっている場合でも、半田ボール２２の先端部は、バンプランド１３の上面に確実に接触する。 Therefore, as shown in FIG. 22, when the solder ball 22 is brought into contact with the bump land 13 of the interposer substrate 11, a sufficient space is provided between the upper surface of the solder resist film 17 covering the peripheral portion of the bump land 13 and the solder ball 22. A gap is created. Therefore, due to processing variations of the interposer substrate 11, the diameter of the bump land 13 is smaller than the designed value, or the height from the upper surface of the bump land 13 to the upper surface of the solder resist film 17 is larger than the designed value. Even in this case, the tip of the solder ball 22 is surely in contact with the upper surface of the bump land 13.

次に、上面に半導体チップ２０が配置されたインタポーザ基板１１をリフロー炉内の高温雰囲気中に配置して半田ボール２２を溶融させる（リフロー工程）。このとき、溶融した半田ボール２２は、図２３に示すように、表面張力によって略球体状になると共にバンプランド１３の上面全体に濡れ広がる。その後、インタポーザ基板１１を室温雰囲気中に戻すことにより、略球体状になった半田ボール２２はその形状を維持したまま固化し、バンプランド１３に密着（接合）する。 Next, the interposer substrate 11 having the semiconductor chip 20 disposed on the upper surface is disposed in a high-temperature atmosphere in a reflow furnace to melt the solder balls 22 (reflow process). At this time, as shown in FIG. 23, the melted solder ball 22 becomes a substantially spherical shape due to surface tension and spreads over the entire upper surface of the bump land 13. Thereafter, by returning the interposer substrate 11 to the room temperature atmosphere, the solder ball 22 having a substantially spherical shape is solidified while maintaining its shape, and is closely adhered (bonded) to the bump land 13.

次に、図２４に示すように、インタポーザ基板１１の下面に形成された複数のバンプランド１４のそれぞれに半田ボール１９を接続する。バンプランド１４に半田ボール１９を接続するには、例えばバンプランド１４の表面にフラックス材を供給した後、あらかじめボール状に成形した半田材をバンプランド１４の表面に配置し、続いて、インタポーザ基板１１をリフロー炉内の高温雰囲気中に配置してこの半田材を溶融させる（リフロー工程）。 Next, as shown in FIG. 24, solder balls 19 are connected to each of the plurality of bump lands 14 formed on the lower surface of the interposer substrate 11. In order to connect the solder balls 19 to the bump lands 14, for example, after supplying a flux material to the surface of the bump lands 14, a solder material previously formed into a ball shape is disposed on the surface of the bump lands 14, and then the interposer substrate. 11 is placed in a high temperature atmosphere in a reflow furnace to melt the solder material (reflow process).

次に、上記インタポーザ基板１１をフラックス洗浄液（図示せず）中に浸漬することにより、半田ボール２２の接続工程でインタポーザ基板１１の上面に付着したフラックス残渣や、半田ボール１９の接続工程でインタポーザ基板１１の下面に付着したフラックス残渣などの異物を除去する（洗浄工程）。 Next, the interposer substrate 11 is immersed in a flux cleaning solution (not shown), so that the flux residue adhered to the upper surface of the interposer substrate 11 in the solder ball 22 connection step or the interposer substrate in the solder ball 19 connection step. 11 removes foreign matters such as a flux residue adhering to the lower surface of 11 (cleaning step).

なお、前述したように、半導体チップ２０の半田ボール２２とインタポーザ基板１１のバンプランド１３との非導通を解決する一つの方法として、半田ボール２２の径を小さくすることが考えられる。しかし、半導体チップ２０に接続する半田ボール２２の径を小さくすると、インタポーザ基板１１上に半導体チップ２０を実装したときに、インタポーザ基板１１の上面（ソルダレジスト膜１７）と半導体チップ２０の主面との隙間が狭くなるので、この隙間にフラックス洗浄液が十分に入り込み難くなる。その結果、この隙間にフラックス残渣などの異物が残留し、半田ボール２２やバンプランド１４の腐食を引き起こす。従って、半田ボール２２の径を小さくする対策は、前述した製造ライン管理の観点からだけでなく、異物除去の観点からも好ましくない。 As described above, as one method for solving the non-conduction between the solder balls 22 of the semiconductor chip 20 and the bump lands 13 of the interposer substrate 11, it is conceivable to reduce the diameter of the solder balls 22. However, if the diameter of the solder ball 22 connected to the semiconductor chip 20 is reduced, when the semiconductor chip 20 is mounted on the interposer substrate 11, the upper surface of the interposer substrate 11 (solder resist film 17) and the main surface of the semiconductor chip 20 Since the gap becomes narrow, it becomes difficult for the flux cleaning liquid to sufficiently enter the gap. As a result, foreign matters such as flux residues remain in the gap, causing corrosion of the solder balls 22 and the bump lands 14. Therefore, a measure for reducing the diameter of the solder ball 22 is not preferable from the viewpoint of the production line management described above, but also from the viewpoint of removing foreign matter.

次に、図２５に示すように、半導体チップ２０の半田ボール２２とインタポーザ基板１１のバンプランド１３との接合信頼性を確保するために、インタポーザ基板１１の上面（ソルダレジスト膜１７）と半導体チップ２０の主面との隙間にアンダーフィル樹脂２３を充填する。アンダーフィル樹脂２３を充填するには、ディスペンサ５３を使ってこの隙間に液状のアンダーフィル樹脂２３を注入した後、インタポーザ基板１１を高温雰囲気中に配置してアンダーフィル樹脂２３を熱硬化させる。 Next, as shown in FIG. 25, in order to ensure the bonding reliability between the solder balls 22 of the semiconductor chip 20 and the bump lands 13 of the interposer substrate 11, the upper surface (solder resist film 17) of the interposer substrate 11 and the semiconductor chip. Underfill resin 23 is filled in the gap between the main surface 20. In order to fill the underfill resin 23, the liquid underfill resin 23 is injected into the gap using the dispenser 53, and then the interposer substrate 11 is placed in a high temperature atmosphere and the underfill resin 23 is thermally cured.

ここで、インタポーザ基板１１の上面（ソルダレジスト膜１７）と半導体チップ２０の主面との隙間が狭い（例えば４０μｍ未満）場合は、液状のアンダーフィル樹脂２３が隙間に入り込み難くなるので、隙間の一部に空隙が生じてしまう。従って、前述した半田ボール２２の径を小さくする対策は、この観点からも好ましくない。 Here, when the gap between the upper surface of the interposer substrate 11 (solder resist film 17) and the main surface of the semiconductor chip 20 is narrow (for example, less than 40 μm), the liquid underfill resin 23 is difficult to enter the gap. A gap is generated in a part. Therefore, the above-described countermeasure for reducing the diameter of the solder ball 22 is not preferable from this viewpoint.

その後、インタポーザ基板１１上に実装された半導体チップ２０が正常に動作するか否かを確認するための最終テスト工程を経ることにより、図１〜図３に示したＢＧＡ１０が完成する。この最終テスト工程では、半導体チップ２０が実装されたインタポーザ基板１１をテストソケットに収納し、インタポーザ基板１１の下面に接続された半田ボール１９にコンタクトプローブを接触させた状態で測定を行うが、前述した半導体ウエハ３０の電気特性検査法に準じて行えばよいので、その詳細な説明は省略する。 Thereafter, a BGA 10 shown in FIGS. 1 to 3 is completed through a final test process for confirming whether or not the semiconductor chip 20 mounted on the interposer substrate 11 operates normally. In this final test process, the interposer substrate 11 on which the semiconductor chip 20 is mounted is housed in a test socket, and the measurement is performed with the contact probe in contact with the solder ball 19 connected to the lower surface of the interposer substrate 11. The detailed description thereof will be omitted because it may be performed according to the electrical property inspection method of the semiconductor wafer 30.

＜半導体装置の実装方法＞
図２６は、上記ＢＧＡ１０が実装されるマザーボードの一部（ＢＧＡ搭載領域）を示す概略断面図である。 <Method of mounting semiconductor device>
FIG. 26 is a schematic cross-sectional view showing a part of the motherboard (BGA mounting area) on which the BGA 10 is mounted.

マザーボード６０は、前述したインタポーザ基板１１よりも大きい外形寸法を有する多層配線基板であり、その上面のＢＧＡ搭載領域には、銅（Ｃｕ）配線によって構成された複数のバンプランド（電極パッド）６１が形成されている。バンプランド６１の数およびピッチは、インタポーザ基板１１の下面に形成された半田ボール１９の数およびピッチと同じである。また、マザーボード６０の上面の図示しない領域には、他の電子部品を実装するための電極パッドも形成されている。 The mother board 60 is a multilayer wiring board having an outer dimension larger than that of the interposer board 11 described above, and a plurality of bump lands (electrode pads) 61 composed of copper (Cu) wiring are formed in the BGA mounting region on the upper surface thereof. Is formed. The number and pitch of the bump lands 61 are the same as the number and pitch of the solder balls 19 formed on the lower surface of the interposer substrate 11. Further, electrode pads for mounting other electronic components are also formed in a region (not shown) on the upper surface of the mother board 60.

マザーボード６０の上面は、複数のバンプランド６１の上面、および他の電子部品を実装するための電極パッドの上面を除き、ソルダレジスト膜（絶縁膜、保護膜）６２で覆われている。なお、インタポーザ基板１１の下面に形成された半田ボール１９の数が多い場合や半田ボール１９のピッチが狭い場合は、マザーボード６０のバンプランド６１を前述したＳＭＤ構造で構成することが望ましい。 The upper surface of the mother board 60 is covered with a solder resist film (insulating film, protective film) 62 except for the upper surfaces of the plurality of bump lands 61 and the upper surfaces of electrode pads for mounting other electronic components. When the number of solder balls 19 formed on the lower surface of the interposer substrate 11 is large or when the pitch of the solder balls 19 is narrow, it is desirable that the bump land 61 of the mother board 60 is configured with the SMD structure described above.

なお、マザーボード６０のバンプランド６１をＳＭＤ構造で構成した場合は、マザーボード６０の加工ばらつきなどにより、インタポーザ基板１１の下面に形成された半田ボール１９の先端部（下端部）がマザーボード６０のバンプランド６１と非接触になる恐れがある。従って、この場合は、前述したインタポーザ基板１１上に実装された半導体チップ２０が正常に動作するか否かを確認するための最終工程において、前述した半導体チップ２０の半田ボール２２と同様、インタポーザ基板１１の下面の半田ボール１９を、図１５（ｂ）および図１６に示したような断面形状とすることが有効な対策となる。 When the bump land 61 of the mother board 60 has an SMD structure, the tip (lower end) of the solder ball 19 formed on the lower surface of the interposer substrate 11 is the bump land of the mother board 60 due to processing variations of the mother board 60. There is a risk of contact with 61. Therefore, in this case, in the final step for confirming whether or not the semiconductor chip 20 mounted on the interposer substrate 11 operates normally, the interposer substrate is the same as the solder ball 22 of the semiconductor chip 20 described above. It is an effective measure to make the solder balls 19 on the lower surface of 11 have a cross-sectional shape as shown in FIGS.

インタポーザ基板１１の下面の半田ボール１９を半導体チップ２０の半田ボール２２と同様の断面形状とするには、前述したＢＧＡ１０の最終テスト工程で使用するテストソケットのコンタクトプローブの先端部（上端部）を円筒形の平面形状（図１２参照）とし、このコンタクトプローブに半田ボール１９を接触させて最終テストを行う。また、その際、コンタクトプローブを通じて半田ボール１９に熱および／または超音波振動を印加する。 In order to make the solder ball 19 on the lower surface of the interposer substrate 11 have the same cross-sectional shape as the solder ball 22 of the semiconductor chip 20, the tip (upper end) of the contact probe of the test socket used in the final test process of the BGA 10 described above is used. A cylindrical planar shape (see FIG. 12) is used, and a solder ball 19 is brought into contact with the contact probe to perform a final test. At that time, heat and / or ultrasonic vibration is applied to the solder ball 19 through the contact probe.

なお、初期不良を事前に低減させるためのバーンインテスト（加熱・加速試験）工程を有するＢＧＡの場合は、バーンインテストを行う際、インタポーザ基板１１の下面の半田ボール１９を半導体チップ２０の半田ボール２２と同様の断面形状とすることもできる。 In the case of a BGA having a burn-in test (heating / acceleration test) process for reducing initial defects in advance, the solder ball 19 on the lower surface of the interposer substrate 11 is replaced with the solder ball 22 of the semiconductor chip 20 during the burn-in test. The cross-sectional shape can be the same as that shown in FIG.

上記マザーボード６０にＢＧＡ１０を実装するには、まず、バンプランド６１の表面にフラックス（図示せず）を供給した後、図２７に示すように、インタポーザ基板１１を、その下面がマザーボード６０の上面と対向するように配置し、インタポーザ基板１１の下面に形成された複数の半田ボール１９のそれぞれをマザーボード６０の対応するバンプランド６１に接触させる。その後、マザーボード６０をリフロー炉内の高温雰囲気中に配置して半田ボール１９をリフローさせることにより、ＢＧＡ１０の実装工程が完了する。 In order to mount the BGA 10 on the mother board 60, first, a flux (not shown) is supplied to the surface of the bump land 61, and then, as shown in FIG. The plurality of solder balls 19 which are arranged so as to face each other and are formed on the lower surface of the interposer substrate 11 are brought into contact with the corresponding bump lands 61 of the mother board 60. Thereafter, the mother board 60 is placed in a high-temperature atmosphere in a reflow furnace and the solder balls 19 are reflowed, whereby the mounting process of the BGA 10 is completed.

このように、本実施の形態によれば、インタポーザ基板１１の上面（チップ搭載面）に形成されたバンプランド１３と半導体チップ２０の主面に形成された半田ボール２２とを確実に導通させることができるので、ＢＧＡ１０の信頼性、および製造歩留りを向上させることができる。また、これにより、ＢＧＡ１０の小型化を推進することができる。 Thus, according to the present embodiment, the bump lands 13 formed on the upper surface (chip mounting surface) of the interposer substrate 11 and the solder balls 22 formed on the main surface of the semiconductor chip 20 are reliably conducted. Therefore, the reliability and manufacturing yield of the BGA 10 can be improved. Thereby, size reduction of BGA10 can be promoted.

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

例えば前記実施の形態では、再配線に半田ボールが接続されたＷＰＰ構造の半導体チップを使用したが、これに限定されるものではなく、再配線を有しない半導体チップ、すなわちアルミニウム（Ａｌ）系の金属膜からなるボンディングパッド上に直接半田ボールを接続した半導体チップを使用することもできる。 For example, in the above-described embodiment, the semiconductor chip having the WPP structure in which the solder balls are connected to the rewiring is used. However, the present invention is not limited to this, and a semiconductor chip having no rewiring, that is, an aluminum (Al) -based semiconductor chip. A semiconductor chip in which a solder ball is directly connected on a bonding pad made of a metal film can also be used.

また、再配線に半田ボールが接続されたＷＰＰ構造の半導体チップを使用する場合は、この半導体チップがＣＳＰ(Chip Size Package)となるので、インタポーザ基板を介することなく、この半導体チップをマザーボードに直接実装してもよい。この場合も、半導体チップの再配線に接続された半田ボールの断面形状を図１６で定義した形状とすることにより、マザーボードのチップ搭載面に形成されたバンプランドと半導体チップの主面に形成された半田ボールとを確実に導通させることができる。 When using a WPP structure semiconductor chip with solder balls connected to the rewiring, this semiconductor chip becomes a CSP (Chip Size Package), so that this semiconductor chip is directly connected to the mother board without an interposer substrate. May be implemented. Also in this case, by forming the cross-sectional shape of the solder ball connected to the rewiring of the semiconductor chip to the shape defined in FIG. 16, the bump land formed on the chip mounting surface of the motherboard and the main surface of the semiconductor chip are formed. The solder balls can be reliably conducted.

また、ＢＧＡのインタポーザ基板上に実装する半導体チップは、ベアチップ状態の半導体チップに限定されない。すなわち、インタポーザ基板上に半田ボールを介して半導体チップを実装した後、半導体チップを樹脂封止するＢＧＡに適用することもできる。 Also, the semiconductor chip mounted on the BGA interposer substrate is not limited to a bare chip semiconductor chip. That is, the present invention can be applied to a BGA in which a semiconductor chip is mounted on an interposer substrate via solder balls and then the semiconductor chip is resin-sealed.

また、ＢＧＡのインタポーザ基板は、前記実施の形態で例示した４層配線構造を有するものに限定されず、２層配線構造や６層以上の多層配線構造を有するものであってもよい。 Further, the BGA interposer substrate is not limited to the one having the four-layer wiring structure exemplified in the above embodiment, and may have a two-layer wiring structure or a multilayer wiring structure having six or more layers.

さらに、前記実施の形態（特に、半導体装置の製造方法）では、インタポーザ基板１１の下面に形成された複数のバンプランド１４のそれぞれに半田ボール１９を接続してから、インタポーザ基板１１をフラックス洗浄液中に浸漬することについて説明したが、半田ボール２２とバンプランド１３との接合強度が不十分な場合には、半田ボール１９をインタポーザ基板１１の下面に接続する前に、インタポーザ基板１１を洗浄したり、さらには、半田ボール２２とバンプランド１３との接合部をアンダーフィル樹脂２３で封止してから、半田ボール１９をインタポーザ基板１１の下面に接続したりすることが好ましい。 Furthermore, in the above-described embodiment (particularly, the method for manufacturing a semiconductor device), the solder ball 19 is connected to each of the plurality of bump lands 14 formed on the lower surface of the interposer substrate 11, and then the interposer substrate 11 is placed in the flux cleaning liquid. However, when the bonding strength between the solder ball 22 and the bump land 13 is insufficient, the interposer substrate 11 is cleaned before the solder ball 19 is connected to the lower surface of the interposer substrate 11. Further, it is preferable to seal the joint between the solder ball 22 and the bump land 13 with the underfill resin 23 and then connect the solder ball 19 to the lower surface of the interposer substrate 11.

本発明は、配線基板上に半田ボールを介して半導体チップを実装する半導体装置の製造に適用することができる。 The present invention can be applied to the manufacture of a semiconductor device in which a semiconductor chip is mounted on a wiring board via solder balls.

１０ＢＧＡ（半導体装置）
１０ＡＢＧＡ組み立て体
１１インタポーザ基板（配線基板）
１３バンプランド（電極パッド）
１３Ｌ配線
１４バンプランド（電極パッド）
１５内層配線
１６ビア配線
１７ソルダレジスト膜（絶縁膜、保護膜）
１８メッキ層
１９半田ボール（半田バンプ、半田材）
２０半導体チップ
２０Ａチップ形成領域（デバイス領域）
２２半田ボール（半田バンプ、半田材）
３０半導体ウエハ
３０Ｓ半導体基板
３１ｐ型ウエル
３２素子分離溝
３３ａ第１層配線
３３ｂ第２層配線
３３ｃ第３層配線
３４、３５、３６層間絶縁膜
３７表面保護膜
３８パッド開口
４０ボンディングパッド
４１再配線
４２ポリイミド樹脂膜
４３パッド開口
４４バンプランド（電極パッド）
５０プローブソケット
５１ソケット本体
５２コンタクトプローブ（プローブ針）
５２ａ面（先端面）
５２ｂ内壁面
５２ｃテーパ面（傾斜面）
５３ディスペンサ
６０マザーボード（実装基板）
６１バンプランド（電極パッド）
６２ソルダレジスト膜（絶縁膜、保護膜）
７０配線基板
７１半導体チップ
７２半田ボール
７３電極パッド
７４ソルダレジスト膜（保護膜、絶縁膜）
ｐ１、ｐ２、ｐ３金属プラグ 10 BGA (semiconductor device)
10A BGA assembly 11 Interposer board (wiring board)
13 Bump land (electrode pad)
13L wiring 14 bump land (electrode pad)
15 Inner layer wiring 16 Via wiring 17 Solder resist film (insulating film, protective film)
18 Plating layer 19 Solder ball (solder bump, solder material)
20 Semiconductor chip 20A Chip formation area (device area)
22 Solder balls (solder bumps, solder materials)
30 semiconductor wafer 30S semiconductor substrate 31 p-type well 32 element isolation trench 33a first layer wiring 33b second layer wiring 33c third layer wiring 34, 35, 36 interlayer insulation film 37 surface protective film 38 pad opening 40 bonding pad 41 rewiring 42 Polyimide resin film 43 Pad opening 44 Bump land (electrode pad)
50 Probe socket 51 Socket body 52 Contact probe (probe needle)
52a surface (tip surface)
52b Inner wall surface 52c Tapered surface (inclined surface)
53 Dispenser 60 Motherboard (mounting board)
61 Bump land (electrode pad)
62 Solder resist film (insulating film, protective film)
70 Wiring board 71 Semiconductor chip 72 Solder ball 73 Electrode pad 74 Solder resist film (protective film, insulating film)
p1, p2, p3 metal plug

Claims

A method for manufacturing a semiconductor device comprising the following steps:
(A) preparing a wiring board having an upper surface, a plurality of electrode pads formed on the upper surface, and an insulating film formed on the upper surface so as to expose each of the plurality of electrode pads;
(B) After the step (a), a semiconductor chip having a main surface, a plurality of electrode pads formed on the main surface, and a plurality of solder bumps formed on the plurality of electrode pads is formed on the semiconductor chip. The main surface is disposed on the upper surface of the wiring substrate via the plurality of solder bumps so that the main surface faces the upper surface of the wiring substrate, and the plurality of solder bumps are disposed on the plurality of electrode pads of the wiring substrate. Respectively contacting with each other;
(C) a step of melting each of the plurality of solder bumps by applying heat to each of the plurality of solder bumps after the step (b);
here,
A peripheral edge portion of each upper surface of the plurality of electrode pads of the wiring board is covered with the insulating film,
Each of the plurality of solder bumps has a cross-sectional shape that passes through the center of each of the plurality of solder bumps and is aligned with the main surface of the semiconductor chip, and the semiconductor more than the center virtual line. A first portion located between a tip portion farthest from the main surface of the chip and a second portion located on the main surface side of the semiconductor chip from the central virtual line;
In the step (b), the cross-sectional shape of each of the plurality of solder bumps in the first portion is curved toward the outside of the solder bump and the inside of the solder bump. A second curved surface,
Before the step (b), the semiconductor chip is subjected to the following step (b1).
(B1) Heat, ultrasonic waves, or a plurality of probe needles each having a tip portion having a cylindrical planar shape to which heat and ultrasonic waves are applied are brought into contact with the plurality of solder bumps of the semiconductor chip, respectively. Process.

(D) After the step (c), the step of cleaning the upper surface of the wiring board by immersing the wiring board in a cleaning solution;
The method of manufacturing a semiconductor device according to claim 1, further comprising:

(E) After the step (d), filling a resin into a gap between the upper surface of the wiring board and the main surface of the semiconductor chip;
The method of manufacturing a semiconductor device according to claim 2, further comprising:

4. The method of manufacturing a semiconductor device according to claim 3, wherein the gap is set to 40 [mu] m or more when the gap is filled with the resin in the step (e).

The wiring board includes a plurality of second electrode pads on a lower surface opposite to the upper surface,
After the step (c),
(F) connecting a second solder bump to each of the plurality of second electrode pads;
(G) After the step (f), a step of mounting the semiconductor device on a mounting substrate via the second solder bump;
The method of manufacturing a semiconductor device according to claim 1, further comprising:

A second insulating film that exposes each of the plurality of electrode pads formed on the main surface is formed on the main surface of the semiconductor chip,
The method for manufacturing a semiconductor device according to claim 1, wherein a peripheral edge portion of each of the plurality of electrode pads of the semiconductor chip is covered with the second insulating film.

2. The semiconductor according to claim 1, wherein the step (b1) is an electrical characteristic inspection step performed prior to the step of obtaining the semiconductor chip by dividing a semiconductor wafer on which a semiconductor integrated circuit is formed. Device manufacturing method.