JP2013160644A - Semiconductor module test jig - Google Patents
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Abstract
Description
本発明は半導体モジュール試験用治具に関し、特に、半導体モジュールの端子に、プローブピンを圧接して所定の電気パターンを印加することにより、半導体モジュールの電気的特性の試験を行う半導体モジュール試験用治具に関する。 The present invention relates to a semiconductor module test jig, and in particular, a semiconductor module test jig for testing electrical characteristics of a semiconductor module by applying a predetermined electrical pattern by pressing a probe pin to a terminal of the semiconductor module. Concerning ingredients.
一般に、IGBT等の半導体素子が含まれる半導体モジュールの製造工程の終盤において、製造された半導体モジュールが設計通りの性能を有するか否かの試験が行われ、基準を満たす半導体モジュールのみが製品として出荷される。 Generally, at the end of the manufacturing process of a semiconductor module including semiconductor elements such as IGBTs, a test is performed to determine whether the manufactured semiconductor module has the performance as designed, and only semiconductor modules that meet the standards are shipped as products. Is done.
半導体モジュールの試験を行う場合、例えば、プローブにより半導体モジュールの各端子と接続し、所定の電気パターンを印加することにより、動作試験を行う。 When testing a semiconductor module, for example, the operation test is performed by connecting each terminal of the semiconductor module with a probe and applying a predetermined electrical pattern.
具体的には、モジュールに備わる半導体素子のゲート電圧を、例えば、IC等で制御することによって各半導体素子のオン、オフを行い、適切にスイッチングが行われるかを調査する。この際、プローブ等を含む、試験治具側でサージ電圧が発生し、このサージ電圧が半導体素子に印加されることで、半導体素子の性能が損なわれる。特に、耐圧を超えるサージ電圧が印加される場合には、素子自体を破壊してしまう問題があった。 More specifically, each semiconductor element is turned on and off by controlling the gate voltage of the semiconductor element included in the module, for example, with an IC or the like, and it is investigated whether switching is performed appropriately. At this time, a surge voltage is generated on the test jig side including the probe and the like, and the surge voltage is applied to the semiconductor element, thereby impairing the performance of the semiconductor element. In particular, when a surge voltage exceeding the withstand voltage is applied, there is a problem that the element itself is destroyed.
特許文献1には、サージ電圧を抑制する構造の半導体モジュールが記載されている。特許文献1によると、直列に接続されたパワートランジスタを含むモジュールにおいて、パワートランジスタの直列接続部分をインダクタンスの低い配線材料でバイパスすることにより、パワートランジスタがオン、オフする際に直列接続部分で発生するサージ電圧を抑制している。 Patent Document 1 describes a semiconductor module having a structure for suppressing a surge voltage. According to Patent Document 1, in a module including power transistors connected in series, the power transistor is connected to the series connection portion when the power transistor is turned on and off by bypassing the serial connection portion of the power transistor with a wiring material having low inductance. Suppresses surge voltage.
上述した特許文献1に記載の技術は、半導体モジュール内部の構造によって、半導体デバイスがオン、オフする際にモジュール内部で発生するサージ電圧を抑制するものであり、モジュール外部から印加されるサージ電圧を抑制する技術ではない。従って、半導体のオン、オフに伴って試験用治具側で発生するサージ電圧に対するダメージから半導体モジュールを保護するためには、別の方策が必要である。 The technique described in Patent Document 1 described above suppresses a surge voltage generated inside the module when the semiconductor device is turned on / off by the structure inside the semiconductor module, and suppresses the surge voltage applied from the outside of the module. It is not a technology to suppress. Therefore, another measure is required to protect the semiconductor module from damage to the surge voltage generated on the test jig side when the semiconductor is turned on and off.
本発明は上記の問題を解決するためになされたものであり、半導体モジュール試験用治具で発生するサージ電圧がモジュール内部の素子に与えるダメージを抑制しつつ試験を行うことが可能な半導体モジュール試験用治具の提供を目的とする。 The present invention has been made to solve the above-described problem, and a semiconductor module test capable of performing a test while suppressing damage to a device inside a module caused by a surge voltage generated by a semiconductor module test jig. The purpose is to provide jigs.
本発明に係る半導体モジュール試験用治具は、半導体モジュールの端子に、プローブピンを圧接して所定の電気パターンを印加することにより、半導体モジュールの電気的特性の試験を行う半導体モジュール試験用治具であって、プローブピンの根元が電気的に相互に接続されているプローブピンの組と、前記プローブピンの組の間に当該プローブピンの先端近傍において電気的に接合された導電性部材とを備える。 A semiconductor module test jig according to the present invention is a semiconductor module test jig for testing electrical characteristics of a semiconductor module by applying a predetermined electrical pattern by pressing a probe pin against a terminal of the semiconductor module. A pair of probe pins in which the bases of the probe pins are electrically connected to each other, and a conductive member electrically joined in the vicinity of the tip of the probe pin between the pair of probe pins. Prepare.
本発明に係る半導モジュール体試験用治具を用いて半導体モジュールの電気的特性の試験を行うことによって、半導体試験用治具で発生するサージ電圧がモジュール内部の素子に与えるダメージを抑制しつつ試験を行うことが可能である。よって、半導体モジュールの耐久性等の品質を損なうことがなく、また、半導体モジュールの製造における歩留まりも向上する。 By conducting a test of the electrical characteristics of the semiconductor module using the semiconductor module test jig according to the present invention, the surge voltage generated by the semiconductor test jig is suppressed from damaging the elements inside the module. A test can be performed. Therefore, quality such as durability of the semiconductor module is not impaired, and the yield in manufacturing the semiconductor module is improved.
また、半導体モジュール試験に用いられる一般的な試験用治具の一部を変更することで上記の効果を得ることが可能であり、低コストでサージ電圧抑制の効果を得ることができる。 Moreover, it is possible to acquire said effect by changing a part of common test jig | tool used for a semiconductor module test, and the effect of surge voltage suppression can be acquired at low cost.
<実施の形態1>
<回路構成>
図1に本実施の形態に係る半導体モジュール試験用治具の回路図を示す。試験対象の半導体モジュール3に半導体モジュール試験用治具が接続され、所定の電気パターンを印加することにより試験が行われる。ここで、半導体モジュール3は、半導体素子4と半導体素子6、および半導体素子5と半導体素子7がそれぞれ2段直列に接続された回路が並列に配置された構造である。ここで、半導体素子4,5,6,7は、例えば、IGBTに還流ダイオードが接続されたものである。
<Embodiment 1>
<Circuit configuration>
FIG. 1 shows a circuit diagram of a semiconductor module test jig according to the present embodiment. A semiconductor module test jig is connected to the
半導体モジュール3のハイサイド側のモジュール端子2eと、ローサイド側のモジュール端子2a,2bの間に、電力供給用の電源14と平滑用電解コンデンサ13がそれぞれプローブピン1e,1a,1bを介して接続される。プローブピン1aとプローブピン1bはプローブピン1a,1b根元の接続点16において相互に接続されている。
Between the high-
また、半導体モジュール3の中段からそれぞれ引き出されたモジュール端子2c、2dの間には、負荷10がプローブピン1c,1dを介して接続される。ここで、負荷10は、例えば、2相駆動モータである。
A
半導体モジュール3に備わる半導体素子4,5,6,7のゲート端子は、ゲート制御用IC11と接続される。ゲート制御用IC11は電源15で駆動される。また、モジュール端子2a,2bはプローブピン1f,1gと、切り替えリレー12を介して、ゲート制御用IC11の電源15のグランドと接続される。
The gate terminals of the
図2に、導電性部材20の接続部分の詳細を示す。プローブピン1a,1bはプローブソケット3に挿入されて支持されている。プローブソケット3は、プレート4に固定されている。プローブソケット3にはバネが内蔵され、このバネの弾性によりプローブピン1a,1bは、モジュール端子2a,2bに圧接される。
In FIG. 2, the detail of the connection part of the
プローブピン1aとプローブピン1bは、プローブピン1a,1bの根元の配線5の接続点16において電気的に相互に接続されている。導電性部材20は、プローブピン1a、1bの先端近傍に接合される。ここで、導電性部材20としては、例えば、銅線を撚り合わせたツイスト線や銅編み線等を用い、ハンダ付けにより、プローブピン1a,1bと接合されている。
The
なお、図1に示した半導体モジュール3は一例であり、半導体素子4,5,6,7は他の種類のパワーデバイスであってもよく、また、モジュールの構造は、例えば、2段3列であってもよい。
Note that the
<半導体モジュールの試験およびサージ電圧>
本実施の形態では、半導体モジュール3のローサイド側の半導体素子4、5のオン、オフ試験を行うことを考える。例えば、半導体素子4の試験を行う際は、切り替えリレーは図1のようにプローブピン1eと接続された状態で、ゲート制御用IC11によって半導体素子4のゲート電圧を制御することにより、半導体素子4のオン、オフを切り替える。なお、半導体素子6,7は常にオンの状態であるとする。
<Semiconductor module test and surge voltage>
In the present embodiment, it is considered that the on / off test of the
まず、導電性部材20がない場合を考える。
First, consider the case where there is no
半導体素子4の試験を行う場合、半導体素子4をオンすると、半導体素子4のコレクタ−エミッタ間を通過した電流(i)はモジュール端子2aからプローブピン1aを介して接続点16の方向へ流れる。この際、プローブピン1aおよびプローブピン1aから接続点16までの配線のインダクタンス(L)と、電流(i)の時間変化によって、サージ電圧(V=L×di/dt)が発生し、このサージ電圧はグランドを基準として、試験を行っていない側の半導体素子5のゲート−エミッタ間に印加される。また、半導体素子4をオフした際には、半導体素子5のゲート−エミッタ間に、オンした場合とは逆方向にサージ電圧が印加される。
When testing the
また、トランジスタ5を試験する際には、同様のサージ電圧が半導体素子4のゲート−エミッタ間に印加される。
Further, when testing the
前述したように、このサージ電圧がゲート−エミッタ間の耐圧を超えると、半導体素子4,5がダメージを受け、性能の劣化につながる。また、半導体モジュール3に流す電流を大きくすると、サージ電圧は大きくなる。従って、試験の際に発生するサージ電圧を抑制する必要がある。
As described above, when the surge voltage exceeds the breakdown voltage between the gate and the emitter, the
そこで、本実施の形態では、プローブピン1a,1bの先端付近に、導電性部材20を接続することで、上述した問題を解決する。半導体素子4の試験を行う場合、導電性部材20がないときは、電流は、先述のようにプローブピン1aから接続点16の間を流れていたが、導電性部材20によってプローブピン1a,1b間をバイパスすることで、電流は導電性部材20を通って、プローブピン1bに分流される。従って、電流が分流されることにより、プローブピン1本あたりに流れる電流が小さくなることで、電流の時間変化量も小さくなり、トランジスタ5に印加されるサージ電圧が抑制される。これは、半導体素子5の試験を行う場合も同様である。
Therefore, in the present embodiment, the above-described problem is solved by connecting the
なお、導電性部材20として、インダクタンスの低い部材を用いることにより、上述したサージ電圧を抑制する効果をより高めることができる。また、導電性部材20は、プローブピン1a,1bのなるべく先端に近い位置に接合されたほうが、プローブピン1a,1bのインダクタンスの影響を受けないので、サージ電圧をより低く抑えることができ、好ましい。
In addition, the effect which suppresses the surge voltage mentioned above can be heightened more by using a member with low inductance as the
<効果>
本実施の形態における半導体モジュール試験用治具は、半導体モジュール3のモジュール端子に、プローブピンを圧接して所定の電気パターンを印加することにより、半導体モジュール3の電気的特性の試験を行う半導体モジュール試験用治具であって、プローブピン1a,1bの根元が電気的に相互に接続されているプローブピン1a,1bの組と、プローブピン1a,1bの組の間にプローブピン1a,1bの先端近傍において電気的に接合された導電性部材20とを備える。
<Effect>
The semiconductor module testing jig in the present embodiment is a semiconductor module that tests the electrical characteristics of the
従って、導電性部材20によって、半導体素子4または半導体素子5から接続点16の間に流れる電流が分流されるので、プローブピン1本あたりに流れる電流が小さくなることで、電流の時間変化も小さくなり、半導体素子4または半導体素子5に印加されるサージ電圧が抑制される。よって、サージ電圧により半導体素子4,5が受けるダメージが軽減されるので、半導体素子4,5の耐久性、即ち、半導体モジュール3の耐久性を向上させることができる。また、半導体モジュール3を製造する際の歩留まりも向上する。
Therefore, since the current flowing between the
また、一般的に使用されている半導体モジュール試験用治具の一部を変更するだけで、本実施の形態における半導体モジュール試験用治具を実現できるので、低コストで上記の効果を得ることが可能である。 Moreover, since the semiconductor module test jig in the present embodiment can be realized only by changing a part of the commonly used semiconductor module test jig, the above-described effects can be obtained at low cost. Is possible.
また、本実施の形態における半導体モジュール試験用治具に備わる導電性部材20は、ハンダ付けにより接合されていることを特徴とする。従って、ハンダ付けで接合を行うことにより、接合部の導電性を確保しつつ容易に接合を行うことができる。
Further, the
<実施の形態2>
本実施の形態においては、導電性部材20を溶接によってプローブピン1a,1bと接合する点が、実施の形態1と異なる。その他の回路構成、動作は実施の形態1と同じであるので、説明を省略する。
<
The present embodiment is different from the first embodiment in that the
本実施の形態における半導体モジュール試験用治具に備わる導電性部材20は、溶接により接合されていることを特徴とする。従って、実施の形態1に比べて、より強い接合強度で接合を行うことができる。
The
<実施の形態3>
本実施の形態において、導電性部材20は、プローブピン1a、1bが独立して摺動可能な部材であり、図3に示すように、銅線を撚り合わせたツイスト線や銅編み線等の導電性部材20にたわみを持たせた状態で、プローブピン1a、1bと接合させる。接合は、ハンダ付けまたは溶接により行う。その他の回路構造、動作は実施の形態1と同様であるので、説明を省略する。
<
In the present embodiment, the
本実施の形態における半導体モジュール試験用治具に備わる導電性部材20は、プローブピン1a,1bの組の各プローブピンが独立して摺動可能な部材であることを特徴とする。従って、導電性部材20にたわみを持たせた状態で、プローブピン1a,1bと接合することで、プローブピン1a,1bが独立して摺動可能となるので、半導体モジュール3の端子2a,2bの高さが異なる場合でも、安定したコンタクト荷重で端子2a,2bへの圧接が可能である。
The
また、本実施の形態における半導体モジュール試験用治具に備わる導電性部材20は、たわんだ状態で接合されていることを特徴とする。従って、銅線を撚り合わせたツイスト線や銅編み線等をたわんだ状態で接合することにより、プローブピン1a,1bを簡易に摺動可能とすることができる。
Further, the
<実施の形態4>
本実施の形態において、導電性部材20は、プローブピン1a,1bが独立して摺動可能な部材であり、例えば、図4に示すように、実施の形態1で述べた導電性部材20として、銅バネ等のバネ材20aを用いる。バネ材20aの両端は、ハンダ付けまたは溶接によりプローブピン1a,1bの先端近傍に接合される。その他の回路構造、動作は実施の形態1と同様であるので、説明を省略する。
<
In the present embodiment, the
本実施の形態における半導体モジュール試験用治具に備わる導電性部材20は、バネ材20aであることを特徴とする。従って、導電性部材20が弾性を有するので、実施の形態3よりも滑らかに、プローブピン1a,1bが独立して摺動することが可能である。
The
<実施の形態5>
本実施の形態における、導電性部材20の接続構造を図5に示す。プローブピン1a,1bの先端近傍には穴が形成され、導電性部材20は、この穴に通されて、ハンダ付けまたは溶接により接合される。ここで、導電性部材20を、実施の形態4で述べた銅バネ等のバネ材20aとすると、プローブピン1a,1bが独立して滑らかに摺動可能となるので好ましい。
<
FIG. 5 shows a connection structure of the
その他の回路構成および回路動作は実施の形態1と同様であるので、説明を省略する。 Since other circuit configurations and circuit operations are the same as those in the first embodiment, description thereof is omitted.
本実施の形態における半導体モジュール試験用治具において、プローブピン1a,1bの組の各プローブピンは、ピン先端近傍に穴をさらに備え、導電性部材20はこの穴に通され、ハンダ付けまたは溶接により接合されていることを特徴とする。
In the semiconductor module testing jig according to the present embodiment, each probe pin of the set of probe pins 1a and 1b further includes a hole near the tip of the pin, and the
従って、導電性部材20取りつけの際に、プローブピン1a,1bのピン先端近傍に設けられた穴に通すことによって、導電性部材を保持しながらハンダ付けまたは溶接による接合が行えるため取り付けが用意であり、また、穴に通して接合することで接合強度が向上する。
Therefore, when the
<実施の形態6>
本実施の形態において、プローブピン1a,1bの穴に通された導電性部材20が、圧接により接合される点が、実施の形態5と異なる。その他の点は実施の形態5と同じであるので、説明を省略する。
<Embodiment 6>
The present embodiment is different from the fifth embodiment in that the
本実施の形態における半導体モジュール試験用治具において、プローブピン1a,1bの組の各プローブピンは、ピン先端近傍に穴をさらに備え、導電性部材20はこの穴に通され、圧接により接合されていることを特徴とする。従って、ハンダ付けまたは溶接により接合を行う実施の形態5と比較して、導電性部材20の取り付けが容易である。
In the semiconductor module test jig according to the present embodiment, each probe pin of the set of probe pins 1a and 1b further includes a hole in the vicinity of the tip of the pin, and the
<実施の形態7>
本実施の形態において、図6に示すように、導電性部材20は、その両端にクリップ20bを備える。このクリップ20bによりプローブピン1a,1bの先端近傍を挟むことにより、導電性部材20を接合する。その他の回路構成および回路動作は実施の形態1と同じであるので、説明を省略する。なお、実施の形態4で述べたように、導電性部材20を銅バネ等のバネ材20aとすると、プローブピン1a,1bが独立して滑らかに摺動可能となるので好ましい。
<
In this Embodiment, as shown in FIG. 6, the
本実施の形態における半導体モジュール試験用治具に備わる導電性部材20は、両端にクリップ20bをさらに備え、クリップ20bで挟むことにより接合されることを特徴とする。従って、導電性部材20の取りつけ、取り外しが容易であり、プローブピン1a,1bの交換時などに便利であるので、メンテナンス性が向上する。
The
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。 It should be noted that the present invention can be freely combined with each other within the scope of the invention, and each embodiment can be appropriately modified or omitted.
1a,1b,1c,1d,1e,1f プローブピン、2a,2b,2c,2d,2c モジュール端子、3 半導体モジュール、4,5,6,7 半導体素子、10 負荷、11 ゲート制御用IC、12 切り替えリレー、13 平滑用電解コンデンサ、14,15 電源、16 接続点、20 導電性部材、20a バネ材、20b クリップ。 1a, 1b, 1c, 1d, 1e, 1f Probe pin, 2a, 2b, 2c, 2d, 2c Module terminal, 3 Semiconductor module, 4, 5, 6, 7 Semiconductor element, 10 Load, 11 Gate control IC, 12 Switching relay, 13 Smoothing electrolytic capacitor, 14, 15 Power supply, 16 Connection point, 20 Conductive member, 20a Spring material, 20b Clip.
Claims (9)
前記プローブピンの根元が電気的に相互に接続されている前記プローブピンの組と、
前記プローブピンの前記組の間に当該プローブピンの先端近傍において電気的に接合された導電性部材と、
を備える、
半導体モジュール試験用治具。 A semiconductor module testing jig for testing electrical characteristics of the semiconductor module by applying a predetermined electrical pattern by pressing a probe pin to a terminal of the semiconductor module,
A set of probe pins in which the bases of the probe pins are electrically connected to each other;
A conductive member electrically joined in the vicinity of the tip of the probe pin between the set of the probe pins;
Comprising
Semiconductor module test jig.
請求項1に記載の半導体モジュール試験用治具。 The conductive member is a member in which each probe pin of the set of the probe pins can slide independently,
The semiconductor module test jig according to claim 1.
請求項2に記載の半導体モジュール試験用治具。 The conductive member is bonded in a bent state,
The jig for testing a semiconductor module according to claim 2.
請求項2に記載の半導体モジュール試験用治具。 The conductive member is a spring material,
The jig for testing a semiconductor module according to claim 2.
請求項1〜4のいずれかに記載の半導体モジュール試験用治具。 The conductive member is bonded by soldering,
The semiconductor module test jig according to claim 1.
請求項1〜4のいずれかに記載の半導体モジュール試験用治具。 The conductive member is joined by welding,
The semiconductor module test jig according to claim 1.
前記導電性部材は、前記穴に通され、ハンダ付けまたは溶接により接合されていることを特徴とする、
請求項1〜4のいずれかに記載の半導体モジュール試験用治具。 Each probe pin of the set of probe pins further comprises a hole near the tip of the pin,
The conductive member is passed through the hole and joined by soldering or welding,
The semiconductor module test jig according to claim 1.
前記導電性部材は、前記穴に通され、圧接により接合されていることを特徴とする、
請求項1〜4のいずれかに記載の半導体モジュール試験用治具。 Each probe pin of the set of probe pins further comprises a hole near the tip of the pin,
The conductive member is passed through the hole and joined by pressure welding,
The semiconductor module test jig according to claim 1.
前記クリップで挟むことにより接合されることを特徴とする、
請求項1〜4のいずれかに記載の半導体モジュール試験用治具。 The conductive member further includes clips at both ends,
It is joined by sandwiching with the clip,
The semiconductor module test jig according to claim 1.
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