JP2013135131A - Semiconductor device - Google Patents

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純 飯島
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直文 中村
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device having an alignment mark capable of being identified even when carbon nano-tubes are used as a via.SOLUTION: A first insulating layer 11 includes a via hole 13 formed on metal wiring 12 and a recess 17a as an alignment mark 17 formed spaced apart from the via hole 13. A first ground layer 14 is formed on the metal wiring 12 in the via hole 13. A first catalyst layer 15 is formed on the first ground layer 14. A via 16 composed of carbon nano-tubes is formed in the via hole on the first catalyst layer 15. A second insulating layer 18 is formed in the recess 17a.

Description

本発明の実施形態は、例えばカーボンナノチューブ（Carbon Nano Tube : CNT）ビア（プラグ）配線を用いた半導体装置に関する。   Embodiments described herein relate generally to a semiconductor device using, for example, carbon nanotube (CNT) via (plug) wiring.

半導体装置を製造する場合、複数のリソグラフィ工程が行われ、各工程において、マスクが使用される。これらマスクの位置を揃えるため、半導体装置の表面に合わせマークが形成される。   When manufacturing a semiconductor device, a plurality of lithography processes are performed, and a mask is used in each process. In order to align the positions of these masks, alignment marks are formed on the surface of the semiconductor device.

例えば多層配線のビア配線が、例えばタングステン等の金属により形成される場合、金属の膜厚を制御することにより、合わせマーク部の金属の上面と層間絶縁膜、例えばシリコン酸化膜の上面との間に段差が形成される。このため、この段差の上方に不透明膜を積層した場合においても、段差を合わせマークとして光学的に認識することができる。   For example, when the via wiring of the multilayer wiring is formed of a metal such as tungsten, for example, by controlling the thickness of the metal, the space between the upper surface of the metal of the alignment mark portion and the upper surface of the interlayer insulating film, for example, the silicon oxide film A step is formed. For this reason, even when an opaque film is laminated above the step, the step can be optically recognized as an alignment mark.

一方、多層配線のビア配線をカーボンナノチューブにより形成した場合、カーボンナノチューブの成長挙動は、金属の堆積挙動と異なり、合わせマーク部にもカーボンナノチューブが形成されるため、合わせマークが消失し、識別することが困難であった。   On the other hand, when the via wiring of the multilayer wiring is formed of carbon nanotubes, the growth behavior of the carbon nanotubes is different from the metal deposition behavior, and the carbon nanotubes are also formed in the alignment mark portion. It was difficult.

特開２００２−３２９７２３号公報JP 2002-329723 A 特開平８−４６０４３号公報JP-A-8-46043

本実施形態は、カーボンナノチューブをビアとして用いる場合においても識別可能な合わせマークを有する半導体装置を提供するものである。   This embodiment provides a semiconductor device having alignment marks that can be identified even when carbon nanotubes are used as vias.

本実施形態の半導体装置によれば、金属配線と、前記金属配線上に形成されたビアホールと、前記ビアホールから離れた位置に形成された凹部を有する第１の絶縁層と、前記ビアホール内の前記金属配線上に形成された第１の下地層と、前記第１の下地層上に形成された第１の触媒層と、前記第１の触媒層上の前記ビアホール内に形成されたカーボンナノチューブにより構成されたビアと、前記凹部内に形成された第２の絶縁層とを具備することを特徴する。   According to the semiconductor device of the present embodiment, a metal wiring, a via hole formed on the metal wiring, a first insulating layer having a recess formed at a position away from the via hole, and the via in the via hole A first base layer formed on the metal wiring, a first catalyst layer formed on the first base layer, and carbon nanotubes formed in the via hole on the first catalyst layer. It is characterized by comprising a configured via and a second insulating layer formed in the recess.

第１の実施形態に係る半導体装置を示す断面図。1 is a cross-sectional view showing a semiconductor device according to a first embodiment. 図２（ａ）乃至（ｈ）は、第１の実施形態の製造方法を示す断面図。2A to 2H are cross-sectional views showing the manufacturing method of the first embodiment. 第２の実施形態に係る半導体装置を示す断面図。Sectional drawing which shows the semiconductor device which concerns on 2nd Embodiment. 図４（ａ）乃至（ｄ）は、第２の実施形態の製造方法を示す断面図。4A to 4D are cross-sectional views showing a manufacturing method according to the second embodiment. 第３の実施形態に係る半導体装置を示す断面図。Sectional drawing which shows the semiconductor device which concerns on 3rd Embodiment. 図６（ａ）乃至（ｆ）は、第３の実施形態の製造方法を示す断面図。6A to 6F are cross-sectional views illustrating a manufacturing method according to the third embodiment. 第４の実施形態に係る半導体装置を示す断面図。Sectional drawing which shows the semiconductor device which concerns on 4th Embodiment. 図８（ａ）乃至（ｄ）は、第４の実施形態の製造方法を示す断面図。8A to 8D are cross-sectional views illustrating a manufacturing method according to the fourth embodiment. 第５の実施形態に係る半導体装置を示す断面図。Sectional drawing which shows the semiconductor device which concerns on 5th Embodiment. 図１０（ａ）乃至（ｅ）は、第５の実施形態の製造方法を示す断面図。10A to 10E are cross-sectional views showing a manufacturing method according to the fifth embodiment. 図１１（ａ）乃至（ｃ）は、第５の実施形態の変形例に係る製造方法を示す断面図。FIGS. 11A to 11C are cross-sectional views illustrating a manufacturing method according to a modification of the fifth embodiment.

以下、実施の形態について、図面を参照して説明する。   Hereinafter, embodiments will be described with reference to the drawings.

（第１の実施形態）
図１は、第１の実施形態を示すものであり、半導体装置を構成する多層配線の一部の層を示している。 (First embodiment)
FIG. 1 shows the first embodiment, and shows a part of layers of a multilayer wiring constituting a semiconductor device.

図１において、絶縁層１１は、図示せぬ半導体基板の上方に形成されている。この絶縁層１１は、例えばシリコン酸化膜により構成されている。この絶縁層１１の内部には、例えば銅（Ｃｕ）やアルミニウムなどの材料により構成された金属配線１２が形成されている。この金属配線１２には、炭素元素から構成される円筒状構造体としてのカーボンナノチューブにより構成された例えばビア１６が接続される。すなわち、絶縁層１１内には、金属配線１２に対応してビアホール１３が設けられ、このビアホール１３の底部及び側壁には、バリアメタル層１４が形成されている。このバリアメタル層１４は、例えば窒化チタン（ＴｉＮ）により構成され、ビアホール１３の底部において、金属配線１２に接触されている。このバリアメタル層１４は、後述するように、カーボンナノチューブを成長させるための助触媒としての機能も有している。   In FIG. 1, the insulating layer 11 is formed above a semiconductor substrate (not shown). The insulating layer 11 is made of, for example, a silicon oxide film. Inside the insulating layer 11, a metal wiring 12 made of a material such as copper (Cu) or aluminum is formed. For example, a via 16 made of a carbon nanotube as a cylindrical structure made of a carbon element is connected to the metal wiring 12. That is, a via hole 13 is provided in the insulating layer 11 corresponding to the metal wiring 12, and a barrier metal layer 14 is formed on the bottom and side walls of the via hole 13. The barrier metal layer 14 is made of, for example, titanium nitride (TiN), and is in contact with the metal wiring 12 at the bottom of the via hole 13. As will be described later, the barrier metal layer 14 also has a function as a promoter for growing carbon nanotubes.

さらに、ビアホール１３の底部に位置するバリアメタル層１４上には、カーボンナノチューブを成長させるための触媒層１５が形成されている。この触媒層１５は、例えばコバルト（Ｃｏ）やニッケル（Ｎｉ）により構成されている。この触媒層１５上に複数のカーボンナノチューブの束により構成されたビア１６が形成されている。すなわち、カーボンナノチューブの成長条件として、金属配線１２のような金属層、バリアメタル層１４のような助触媒、及び触媒層１５を必要とする。   Further, a catalyst layer 15 for growing carbon nanotubes is formed on the barrier metal layer 14 located at the bottom of the via hole 13. The catalyst layer 15 is made of, for example, cobalt (Co) or nickel (Ni). A via 16 composed of a bundle of a plurality of carbon nanotubes is formed on the catalyst layer 15. That is, the growth conditions of the carbon nanotubes require a metal layer such as the metal wiring 12, a promoter such as the barrier metal layer 14, and the catalyst layer 15.

一方、絶縁層１１の金属配線１２から離れた位置で、例えばダイシングラインより内側の位置に合わせマーク１７が形成されている。この合わせマーク１７は、例えば絶縁層１１に形成された凹部１７ａと、凹部１７ａ内に形成されたバリアメタル層１４ａにより構成されている。すなわち、合わせマーク１７を構成する凹部１７ａ内には、上記成長条件を満たす金属層や触媒層がないため、カーボンナノチューブが形成されておらず、凹部１７ａの形状が保持されている。尚、凹部１７ａの平面形状は、例えば矩形とされているが、これに限定されるものではなく、様々な形状とすることが可能である。   On the other hand, an alignment mark 17 is formed at a position away from the metal wiring 12 of the insulating layer 11, for example, at a position inside the dicing line. For example, the alignment mark 17 includes a recess 17a formed in the insulating layer 11 and a barrier metal layer 14a formed in the recess 17a. That is, since there is no metal layer or catalyst layer that satisfies the above growth conditions in the recess 17a that constitutes the alignment mark 17, no carbon nanotubes are formed, and the shape of the recess 17a is maintained. In addition, although the planar shape of the recessed part 17a is made into the rectangle, for example, it is not limited to this, It can be set as various shapes.

凹部１７ａ内は、後述するＣＭＰ（化学的機械研磨）の前に、ＳＯＧ（Spin On Glass）１８で埋め込まれる。ＳＯＧ１８の表面には、合わせマーク１７に対応した凹部１８ａが形成される。   The recess 17a is filled with SOG (Spin On Glass) 18 before CMP (Chemical Mechanical Polishing) described later. A recess 18 a corresponding to the alignment mark 17 is formed on the surface of the SOG 18.

絶縁層１１の全面上には、上層の配線を形成するためのエッチングストッパー層１９ａ、及び絶縁層１９ｂが形成されている。エッチングストッパー層１９ａは、例えばシリコン窒化膜により構成され、絶縁層１９ｂは、例えばシリコン酸化膜により構成されている。絶縁層１９ｂの表面には、合わせマーク１７としての凹部１８ａに対応して窪みが形成されている。   On the entire surface of the insulating layer 11, an etching stopper layer 19a and an insulating layer 19b for forming an upper wiring are formed. The etching stopper layer 19a is made of, for example, a silicon nitride film, and the insulating layer 19b is made of, for example, a silicon oxide film. A recess is formed on the surface of the insulating layer 19b corresponding to the recess 18a as the alignment mark 17.

エッチングストッパー層１９ａ及び絶縁層１９ｂには、ビア１６に対応してコンタクトホールＣＨが形成されている。このコンタクトホールＣＨを形成する際のリソグラフィ工程において、図示せぬレジスト膜を通して、絶縁層１９ｂに形成された合わせマーク１７を光学的に検知して、露光処理が実行される。   A contact hole CH is formed in the etching stopper layer 19a and the insulating layer 19b corresponding to the via 16. In the lithography process for forming the contact hole CH, the alignment mark 17 formed on the insulating layer 19b is optically detected through a resist film (not shown), and an exposure process is executed.

絶縁層１９ｂ上、及びコンタクトホール内には、例えばバリアメタル層１９ｃ、及び配線層１９ｄが形成されている。バリアメタル層１９ｃは、例えばチタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）のうちの１つ若しくは複数の組み合わせにより構成される。配線層１９ｄは、例えば銅（Ｃｕ）又はタングステン（Ｗ）により構成される。   For example, a barrier metal layer 19c and a wiring layer 19d are formed on the insulating layer 19b and in the contact hole. The barrier metal layer 19c is made of, for example, one or a combination of titanium (Ti), titanium nitride (TiN), tantalum (Ta), and tantalum nitride (TaN). The wiring layer 19d is made of, for example, copper (Cu) or tungsten (W).

次に、図２（ａ）乃至（ｈ）を参照して、第１の実施形態に係る半導体装置の製造方法について説明する。   Next, with reference to FIGS. 2A to 2H, a method for manufacturing the semiconductor device according to the first embodiment will be described.

先ず、図２（ａ）に示すように、図示せぬ半導体基板の上方に形成された絶縁層１１内に、金属配線１２が形成される。この後、絶縁層１１内に金属配線１２に対応してビアホール１３が形成される。このビアホール１３と同時に、絶縁層１１内に合わせマーク１７を構成する凹部１７ａが形成される。凹部１７ａの開口面積は、ビアホール１３の開口面積に比べて大きく設定され、且つ、凹部１７ａのアスペクト比は、ビアホール１３のアスペクト比に比べて大きく設定されている。   First, as shown in FIG. 2A, a metal wiring 12 is formed in an insulating layer 11 formed above a semiconductor substrate (not shown). Thereafter, a via hole 13 is formed in the insulating layer 11 corresponding to the metal wiring 12. Concurrently with the via hole 13, a recess 17 a constituting the alignment mark 17 is formed in the insulating layer 11. The opening area of the recess 17 a is set larger than the opening area of the via hole 13, and the aspect ratio of the recess 17 a is set larger than the aspect ratio of the via hole 13.

この後、全面にバリアメタル層１４としての例えばＴｉＮが、例えばＰＶＤ（物理気相成長法）により形成される。このバリアメタル層１４は、ビアホール１３の底部及び側壁、合わせマーク１７を構成する凹部１７ａの底部及び側壁に形成される。   Thereafter, for example, TiN as the barrier metal layer 14 is formed on the entire surface by, for example, PVD (physical vapor deposition). The barrier metal layer 14 is formed on the bottom and side walls of the via hole 13 and on the bottom and side walls of the recess 17 a constituting the alignment mark 17.

次いで、バリアメタル層１４上に、触媒層１５としての例えばコバルトが、例えばスパッタリング、又は蒸着により形成される。触媒層１５は、コバルトに限定されるものではなく、ニッケル等を用いることも可能である。   Next, for example, cobalt as the catalyst layer 15 is formed on the barrier metal layer 14 by, for example, sputtering or vapor deposition. The catalyst layer 15 is not limited to cobalt, and nickel or the like can be used.

この後、図２（ｂ）に示すように、イオンミリングにより、ビアホール１３の底部以外の触媒層１５が除去される。すなわち、加速されたイオンが半導体基板の表面に対して、所定角度傾斜して照射され、触媒層が除去される。イオンの照射角度は、ビアホール１３の例えばアスペクト比に基づき設定される。アスペクト比の小さな合わせマーク１７の場合、イオンミリングにより、凹部１７ａ内の触媒層１５が全て除去され、バリアメタル層１４が露出される。これに対して、アスペクト比が大きなビアホール１３の場合、ビアホール１３の底部に照射されるイオンが低減されるため、ビアホール１３の側壁の触媒層が除去され、ビアホール１３の側壁のバリアメタル層１４、及びビアホール１３の底部のバリアメタル層１４、及び触媒層１５が残される。   Thereafter, as shown in FIG. 2B, the catalyst layer 15 other than the bottom of the via hole 13 is removed by ion milling. That is, the accelerated ions are irradiated at a predetermined angle with respect to the surface of the semiconductor substrate, and the catalyst layer is removed. The ion irradiation angle is set based on, for example, the aspect ratio of the via hole 13. In the case of the alignment mark 17 having a small aspect ratio, the catalyst layer 15 in the recess 17a is completely removed by ion milling, and the barrier metal layer 14 is exposed. On the other hand, in the case of the via hole 13 having a large aspect ratio, ions irradiated to the bottom of the via hole 13 are reduced, so that the catalyst layer on the side wall of the via hole 13 is removed, and the barrier metal layer 14 on the side wall of the via hole 13. And the barrier metal layer 14 and the catalyst layer 15 at the bottom of the via hole 13 are left.

次いで、図２（ｃ）に示すように、例えばＣＶＤにより、ビアホール１３の底部の触媒層１５を用いて炭素元素から構成される円筒状構造体としての複数のカーボンナノチューブが成長され、ビアホール１３内にカーボンナノチューブの束により構成されたビア１６が形成される。このとき、合わせマーク１７を構成する凹部１７ａ内には、触媒層１５、がないため、カーボンナノチューブは形成されない。ビアホール１３内に形成されたカーボンナノチューブの束のビア１６は、ビアホール１３から突出される程度まで成長される。   Next, as shown in FIG. 2C, a plurality of carbon nanotubes as a cylindrical structure composed of carbon elements are grown by using, for example, CVD using the catalyst layer 15 at the bottom of the via hole 13, A via 16 formed of a bundle of carbon nanotubes is formed. At this time, since there is no catalyst layer 15 in the recess 17a constituting the alignment mark 17, no carbon nanotube is formed. The vias 16 of the bundle of carbon nanotubes formed in the via hole 13 are grown to the extent that they protrude from the via hole 13.

この後、図２（ｄ）に示すように、絶縁層１１の全面に例えばＳＯＧ（Spin On Glass）１８が塗布され、カーボンナノチューブの束により構成されたビア１６及び凹部１７がＳＯＧ１８により埋められる。   Thereafter, as shown in FIG. 2D, for example, SOG (Spin On Glass) 18 is applied to the entire surface of the insulating layer 11, and the vias 16 and the recesses 17 constituted by bundles of carbon nanotubes are filled with the SOG 18.

この後、図２（ｅ）に示すように、例えば絶縁層１１をストッパーとしてＣＭＰにより、ＳＯＧ１８、バリアメタル層１４、及びカーボンナノチューブにより構成されたビア１６が研磨され、ビア１６の先端が絶縁層１１の表面に一致するように、平坦化される。このとき、凹部１７内のＳＯＧ１８の表面にディッシングが生じ、ＳＯＧ１８の表面に合わせマーク１７に対応した凹部１８ａが形成される。   Thereafter, as shown in FIG. 2E, the via 16 constituted by the SOG 18, the barrier metal layer 14, and the carbon nanotube is polished by CMP using, for example, the insulating layer 11 as a stopper, and the tip of the via 16 is the insulating layer. It is flattened to match the 11 surfaces. At this time, dishing occurs on the surface of the SOG 18 in the recess 17, and a recess 18 a corresponding to the alignment mark 17 is formed on the surface of the SOG 18.

次いで、図２（ｆ）に示すように、全面にエッチングストッパー層１９ａ、及び絶縁層１９ｂが形成される。エッチングストッパー層１９ａは、例えばシリコン窒化膜により構成され、絶縁層１９ｂは、例えばシリコン酸化膜により構成されている。これらエッチングストッパー層１９ａ、及び絶縁層１９ｂの表面には、ＳＯＧ１８の凹部１８ａに対応して合わせマーク１７としての凹部が形成されている。   Next, as shown in FIG. 2F, an etching stopper layer 19a and an insulating layer 19b are formed on the entire surface. The etching stopper layer 19a is made of, for example, a silicon nitride film, and the insulating layer 19b is made of, for example, a silicon oxide film. On the surfaces of the etching stopper layer 19a and the insulating layer 19b, a recess as the alignment mark 17 is formed corresponding to the recess 18a of the SOG 18.

この後、図２（ｇ）に示すように、全面にフォトレジスト膜２０が形成され、合わせマーク１７を光学的に検知して露光処理が行われる。次いで、現像処理が行われ、コンタクトホールを形成するためのレジストパターンが形成される。   Thereafter, as shown in FIG. 2G, a photoresist film 20 is formed on the entire surface, and the alignment mark 17 is optically detected to perform exposure processing. Next, development processing is performed to form a resist pattern for forming a contact hole.

上記形成されたレジストパターンを用いて、絶縁層１９ｂ、エッチングストッパー層１９ａが順次エッチングされ、図２（ｈ）に示すように、絶縁層１９ｂ、エッチングストッパー層１９ａにコンタクトホールＣＨが形成される。   Using the formed resist pattern, the insulating layer 19b and the etching stopper layer 19a are sequentially etched, and as shown in FIG. 2H, contact holes CH are formed in the insulating layer 19b and the etching stopper layer 19a.

次いで、図１に示すように、絶縁層１９ｂ上、及びコンタクトホールＣＨ内にバリアメタル層１９ｃ、及び配線層１９ｄが形成される。   Next, as shown in FIG. 1, a barrier metal layer 19c and a wiring layer 19d are formed on the insulating layer 19b and in the contact hole CH.

上記第１の実施形態によれば、カーボンナノチューブを形成する前に、合わせマーク１７に対応する凹部１７ａの内部から触媒層１５が除去され、凹部１７ａ内はバリアメタル層１４ａが露出されている。このバリアメタル層１４ａは、助触媒であるが、凹部１７ａ内には、触媒層１５や金属層がないため、凹部１７ａ内には、カーボンナノチューブが成長しない。このため、ビアホール１３内にカーボンナノチューブにより構成されたビア１６を形成する際、カーボンナノチューブが凹部１７ａ内に形成されることを防止することが可能である。したがって、合わせマーク１７が消失することを防止できる。   According to the first embodiment, before the carbon nanotube is formed, the catalyst layer 15 is removed from the inside of the recess 17a corresponding to the alignment mark 17, and the barrier metal layer 14a is exposed in the recess 17a. The barrier metal layer 14a is a co-catalyst. However, since the catalyst layer 15 and the metal layer are not present in the recess 17a, carbon nanotubes do not grow in the recess 17a. For this reason, when forming the via 16 comprised by the carbon nanotube in the via hole 13, it is possible to prevent that a carbon nanotube is formed in the recessed part 17a. Therefore, the alignment mark 17 can be prevented from disappearing.

また、合わせマーク１７を構成する凹部１７ａの内部には、カーボンナノチューブが形成されないため、凹部１７ａの内のバリアメタル１４ａの上に凹部１８ａを有するＳＯＧ１８を形成することができる。したがって、凹部１８ａ上に形成されるエッチングストッパー層１９ａ、絶縁層１９ｂの表面に凹部１８ａに対応する段差が形成される。このため、この段差を検出することにより合わせマーク１７を認識することができ、カーボンナノチューブをビア１６として用いる半導体装置において、合わせマーク１７を確実に認識することが可能である。   Further, since no carbon nanotube is formed inside the recess 17a constituting the alignment mark 17, the SOG 18 having the recess 18a can be formed on the barrier metal 14a in the recess 17a. Accordingly, a step corresponding to the recess 18a is formed on the surfaces of the etching stopper layer 19a and the insulating layer 19b formed on the recess 18a. Therefore, the alignment mark 17 can be recognized by detecting this step, and the alignment mark 17 can be reliably recognized in the semiconductor device using the carbon nanotube as the via 16.

（第２の実施形態）
図３は、第２の実施形態に係る半導体装置を示すものであり、第１の実施形態と同一部分には同一符号を付している。 (Second Embodiment)
FIG. 3 shows a semiconductor device according to the second embodiment, and the same parts as those in the first embodiment are denoted by the same reference numerals.

第１の実施形態において、合わせマーク１７を構成する凹部１７ａの内部には、下地層としてのバリアメタル層１４ａが形成されていた。   In the first embodiment, a barrier metal layer 14a as a base layer is formed inside the concave portion 17a constituting the alignment mark 17.

これに対して、第２の実施形態の場合、図３に示すように、凹部１７ａの内部には、バリアメタル層１４ａが形成されておらず、凹部１７ａ内に例えばＳＯＧ１８が直接形成されている。このように、凹部１７ａ内になにも形成されていない場合、カーボンナノチューブは、シリコン酸化膜により構成された絶縁層１１上に成長せず、凹部１７ａ内にカーボンナノチューブが形成されない。   On the other hand, in the case of the second embodiment, as shown in FIG. 3, the barrier metal layer 14a is not formed in the recess 17a, and, for example, the SOG 18 is directly formed in the recess 17a. . As described above, when nothing is formed in the recess 17a, the carbon nanotube does not grow on the insulating layer 11 formed of the silicon oxide film, and the carbon nanotube is not formed in the recess 17a.

図４（ａ）乃至（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示している。   4A to 4D show a method for manufacturing a semiconductor device according to the second embodiment.

図４（ａ）に示すように、図示せぬ半導体基板の上方に形成された絶縁層１１内に、金属配線１２が形成される。この後、絶縁層１１内に金属配線１２に対応してビアホール１３が形成される。このビアホール１３と同時に、絶縁層１１内に合わせマーク１７を構成する凹部１７ａが形成される。凹部１７ａの開口面積は、ビアホール１３の開口面積に比べて大きく設定され、且つ、凹部１７ａのアスペクト比は、ビアホール１３のアスペクト比に比べて大きく設定されている。   As shown in FIG. 4A, metal wiring 12 is formed in an insulating layer 11 formed above a semiconductor substrate (not shown). Thereafter, a via hole 13 is formed in the insulating layer 11 corresponding to the metal wiring 12. Concurrently with the via hole 13, a recess 17 a constituting the alignment mark 17 is formed in the insulating layer 11. The opening area of the recess 17 a is set larger than the opening area of the via hole 13, and the aspect ratio of the recess 17 a is set larger than the aspect ratio of the via hole 13.

この後、ビアホール１３の底部及び側壁、合わせマーク１７を構成する凹部１７ａの底部及び側壁を含む全面にバリアメタル層１４としての例えばＴｉＮが、例えばＣＶＤにより形成される。   Thereafter, for example, TiN as the barrier metal layer 14 is formed on the entire surface including the bottom and side walls of the via hole 13 and the bottom and side walls of the recess 17a constituting the alignment mark 17 by, for example, CVD.

次いで、バリアメタル層１４上に、触媒層１５としての例えばコバルトが、例えばスパッタリング、又は蒸着により形成される。   Next, for example, cobalt as the catalyst layer 15 is formed on the barrier metal layer 14 by, for example, sputtering or vapor deposition.

この後、図４（ｂ）に示すように、第１の実施形態に比べてイオンミリングの処理時間を長くするか、イオンの加速度が増加されることにより、ビアホール１３の底部以外の触媒層１５、及びビアホール１３内を除くバリアメタル層１４が除去される。このため、アスペクト比の小さな合わせマーク１７の場合、イオンミリングにより、凹部１７ａ内の触媒層１５及びバリアメタル層１４ａが全て除去される。これに対して、アスペクト比が大きなビアホール１３の場合、イオンミリングにより、ビアホール１３の側壁の触媒層が除去されるのみであり、ビアホール１３の側壁のバリアメタル層１４、及びビアホール１３の底部のバリアメタル層１４、及び触媒層１５が残される。   Thereafter, as shown in FIG. 4B, the ion milling process time is increased or the ion acceleration is increased as compared with the first embodiment, whereby the catalyst layer 15 other than the bottom of the via hole 13 is formed. The barrier metal layer 14 except for the inside of the via hole 13 is removed. For this reason, in the case of the alignment mark 17 having a small aspect ratio, the catalyst layer 15 and the barrier metal layer 14a in the recess 17a are all removed by ion milling. In contrast, in the case of the via hole 13 having a large aspect ratio, only the catalyst layer on the side wall of the via hole 13 is removed by ion milling, and the barrier metal layer 14 on the side wall of the via hole 13 and the barrier at the bottom of the via hole 13 are removed. The metal layer 14 and the catalyst layer 15 are left.

次いで、図４（ｃ）に示すように、例えばＣＶＤにより、ビアホール１３の底部の触媒層１５を用いて炭素元素から構成される円筒状構造体としての複数のカーボンナノチューブが成長され、ビアホール１３内にカーボンナノチューブの束により構成されたビア１６が形成される。このとき、合わせマーク１７を構成する凹部１７ａ内には、触媒層１５、及びバリアメタル層１４ａ、金属層がないため、カーボンナノチューブは形成されない。ビアホール１３内に形成されたカーボンナノチューブの束のビア１６は、ビアホール１３から突出される程度まで成長される。   Next, as shown in FIG. 4C, a plurality of carbon nanotubes as a cylindrical structure composed of carbon elements are grown using, for example, CVD using the catalyst layer 15 at the bottom of the via hole 13. A via 16 formed of a bundle of carbon nanotubes is formed. At this time, since the catalyst layer 15, the barrier metal layer 14a, and the metal layer are not present in the concave portion 17a constituting the alignment mark 17, no carbon nanotube is formed. The vias 16 of the bundle of carbon nanotubes formed in the via hole 13 are grown to the extent that they protrude from the via hole 13.

この後、全面にＳＯＧ１８が塗布された後、図４（ｄ）に示すように、例えば絶縁層１１をストッパーとしてＣＭＰにより、ＳＯＧ１８、バリアメタル層１４、及びカーボンナノチューブにより構成されたビア１６が研磨され、ビア１６の先端が絶縁層１１の表面に一致するように、平坦化される。このとき、凹部１７ａ内のＳＯＧ１８の表面がディッシングされ、ＳＯＧ１８の表面に合わせマーク１７に対応した凹部１８ａが形成される。   Thereafter, after SOG 18 is applied to the entire surface, as shown in FIG. 4D, for example, the insulating layer 11 is used as a stopper by CMP to polish the SOG 18, the barrier metal layer 14, and the via 16 constituted by the carbon nanotubes. Then, the via 16 is planarized so that the tip of the via 16 coincides with the surface of the insulating layer 11. At this time, the surface of the SOG 18 in the recess 17 a is dished, and a recess 18 a corresponding to the alignment mark 17 is formed on the surface of the SOG 18.

次いで、図３、図２（ｆ）乃至（ｈ）に示すように、全面にエッチングストッパー層１９ａ、絶縁層１９ｂが形成され、さらに、合わせマーク１７を用いたリソグラフィ工程の後、絶縁層１９ｂ上及びコンタクトホールＣＨ内にバリアメタル層１９ｃ、配線層１９ｄが順次形成される。   Next, as shown in FIGS. 3 and 2F to 2H, an etching stopper layer 19a and an insulating layer 19b are formed on the entire surface. Further, after the lithography process using the alignment mark 17, the insulating layer 19b is formed. In addition, a barrier metal layer 19c and a wiring layer 19d are sequentially formed in the contact hole CH.

上記第２の実施形態によれば、カーボンナノチューブを形成する前に、合わせマーク１７に対応する凹部１７ａの内部から触媒層１５及びバリアメタル層１４ａが除去され、凹部１７ａ内はシリコン酸化膜により構成された絶縁層１１が露出されている。このため、ビアホール１３内にカーボンナノチューブにより構成されたビア１６を形成する際、カーボンナノチューブが凹部１７ａ内に形成されることを確実に防止することが可能である。したがって、合わせマーク１７が消失することを防止できる。   According to the second embodiment, before the carbon nanotube is formed, the catalyst layer 15 and the barrier metal layer 14a are removed from the inside of the concave portion 17a corresponding to the alignment mark 17, and the inside of the concave portion 17a is constituted by the silicon oxide film. The insulating layer 11 thus exposed is exposed. For this reason, when forming the via 16 comprised by the carbon nanotube in the via hole 13, it is possible to prevent reliably that a carbon nanotube is formed in the recessed part 17a. Therefore, the alignment mark 17 can be prevented from disappearing.

また、合わせマーク１７を構成する凹部１７ａの内部には、カーボンナノチューブが形成されないため、凹部１７ａ内の絶縁層１１上に凹部１８ａを有するＳＯＧ１８を形成することができる。したがって、凹部１８ａの上に形成されるエッチングストッパー層１９ａ、絶縁層１９ｂに、凹部１８ａに対応する合わせマーク１７としての段差が形成される。このため、この段差を検出することにより合わせマーク１７を認識することができ、カーボンナノチューブをビア１６として用いる半導体装置において、合わせマーク１７を確実に認識することが可能である。   In addition, since no carbon nanotube is formed inside the recess 17a constituting the alignment mark 17, the SOG 18 having the recess 18a can be formed on the insulating layer 11 in the recess 17a. Therefore, a step as the alignment mark 17 corresponding to the recess 18a is formed in the etching stopper layer 19a and the insulating layer 19b formed on the recess 18a. Therefore, the alignment mark 17 can be recognized by detecting this step, and the alignment mark 17 can be reliably recognized in the semiconductor device using the carbon nanotube as the via 16.

（第３の実施形態）
図５乃至図６（ａ）乃至（ｆ）は、第３の実施形態を示すものであり、第１、第２の実施形態と同一部分には、同一符号を付している。 (Third embodiment)
FIGS. 5 to 6 (a) to (f) show a third embodiment, and the same reference numerals are given to the same portions as those of the first and second embodiments.

第１の実施形態において、合わせマーク１７を構成する凹部１７ａの内部には、下地層としてのバリアメタル層１４ａが形成され、第２の実施形態において、合わせマーク１７を構成する凹部１７ａの内部には、何も形成されていなかった。   In the first embodiment, a barrier metal layer 14a as a base layer is formed inside the recess 17a constituting the alignment mark 17, and in the second embodiment, inside the recess 17a constituting the alignment mark 17 is formed. Nothing was formed.

これに対して、図５に示す第３の実施形態の場合、凹部１７ａの内部には、バリアメタル層１４ａが形成されておらず、触媒層１５のみが形成され、この触媒層１５上に例えばＳＯＧ１８が直接形成されている。このように、凹部１７ａ内に触媒層１５のみが形成されており、触媒層１５の下に下地層としてのバリアメタル層や及び金属層が形成されていない場合、カーボンナノチューブは、触媒層１５上に成長せず、凹部１７ａ内にカーボンナノチューブが形成されない。このため、凹部１７ａの形状が保持される。したがって、凹部１７ａ内に形成されたＳＯＧ１８の表面は、凹部１７ａの形状に従った凹部１８ａを有することができ、合わせマークの消失を防止することができる。   On the other hand, in the case of the third embodiment shown in FIG. 5, the barrier metal layer 14a is not formed inside the recess 17a, but only the catalyst layer 15 is formed. SOG 18 is directly formed. As described above, when only the catalyst layer 15 is formed in the recess 17a and a barrier metal layer and a metal layer as a base layer are not formed under the catalyst layer 15, the carbon nanotubes are formed on the catalyst layer 15. The carbon nanotubes are not formed in the recesses 17a. For this reason, the shape of the recess 17a is maintained. Therefore, the surface of the SOG 18 formed in the recess 17a can have the recess 18a according to the shape of the recess 17a, and the disappearance of the alignment mark can be prevented.

次に、図６（ａ）乃至（ｆ）を用いて、第３の実施形態の製造方法について説明する。   Next, a manufacturing method according to the third embodiment will be described with reference to FIGS.

先ず、図６（ａ）に示すように、図示せぬ半導体基板の上方に形成された絶縁層１１内に、金属配線１２、ビアホール１３、及び合わせマーク１７を構成する凹部１７ａが形成される。凹部１７ａの開口面積は、ビアホール１３の開口面積に比べて大きく設定され、且つ、凹部１７ａのアスペクト比は、ビアホール１３のアスペクト比に比べて大きく設定されている。   First, as shown in FIG. 6A, a metal wiring 12, a via hole 13, and a recess 17a constituting an alignment mark 17 are formed in an insulating layer 11 formed above a semiconductor substrate (not shown). The opening area of the recess 17 a is set larger than the opening area of the via hole 13, and the aspect ratio of the recess 17 a is set larger than the aspect ratio of the via hole 13.

この後、ビアホール１３の底部及び側壁、合わせマーク１７を構成する凹部１７ａの底部及び側壁を含む全面にバリアメタル層１４としての例えばＴｉＮが、例えばＣＶＤにより形成される。   Thereafter, for example, TiN as the barrier metal layer 14 is formed on the entire surface including the bottom and side walls of the via hole 13 and the bottom and side walls of the recess 17a constituting the alignment mark 17 by, for example, CVD.

次いで、図６（ｂ）に示すように、バリアメタル層１４に対してイオンミリングが実行される。すなわち、第２の実施形態と同様に、イオンミリングの処理時間を長くするか、イオンの加速度が増加されることにより、ビアホール１３の内部以外のバリアメタル層１４が除去される。   Next, as shown in FIG. 6B, ion milling is performed on the barrier metal layer 14. That is, as in the second embodiment, the barrier metal layer 14 other than the inside of the via hole 13 is removed by increasing the ion milling processing time or increasing the acceleration of ions.

この結果、図６（ｃ）に示すように、アスペクト比の小さな合わせマーク１７の場合、イオンミリングにより、凹部１７ａ内のバリアメタル層１４ａが全て除去される。これに対して、アスペクト比が大きなビアホール１３の場合、ビアホール１３の側壁、及び底部にバリアメタル層１４が残される。   As a result, as shown in FIG. 6C, in the case of the alignment mark 17 having a small aspect ratio, all of the barrier metal layer 14a in the recess 17a is removed by ion milling. On the other hand, in the case of the via hole 13 having a large aspect ratio, the barrier metal layer 14 is left on the side wall and the bottom of the via hole 13.

この後、図６（ｄ）に示すように、全面に触媒層１５としての例えばコバルトが、例えばスパッタリング、又は蒸着により形成される。この結果、アスペクト比が小さい合わせマーク１７の凹部１７ａの場合、側壁及び底部に触媒層１５が形成され、アスペクト比が小さい合わせビアホール１３の場合、底部に触媒層１５が形成される。   Thereafter, as shown in FIG. 6D, for example, cobalt as the catalyst layer 15 is formed on the entire surface by, for example, sputtering or vapor deposition. As a result, in the case of the recess 17a of the alignment mark 17 having a small aspect ratio, the catalyst layer 15 is formed on the side wall and the bottom, and in the case of the alignment via hole 13 having a small aspect ratio, the catalyst layer 15 is formed at the bottom.

次いで、図６（ｅ）に示すように、ＣＶＤにより、触媒層１５の上にカーボンナノチューブが成長される。このとき、触媒層１５の下に助触媒としてのバリアメタル層１４及び金属配線１２が形成されたビアホール１３の内部においてのみ、複数のカーボンナノチューブが成長し、カーボンナノチューブの束によるビア１６が形成される。また、触媒層１５のみが形成された合わせマーク１７を構成する凹部１７ａ内において、カーボンナノチューブは成長しない。このため、凹部１７ａの形状が保持される。   Next, as shown in FIG. 6E, carbon nanotubes are grown on the catalyst layer 15 by CVD. At this time, a plurality of carbon nanotubes grow only in the via hole 13 in which the barrier metal layer 14 and the metal wiring 12 as the co-catalyst are formed under the catalyst layer 15, and the via 16 is formed by a bundle of carbon nanotubes. The In addition, carbon nanotubes do not grow in the recesses 17a constituting the alignment marks 17 in which only the catalyst layer 15 is formed. For this reason, the shape of the recess 17a is maintained.

この後、全面にＳＯＧ１８が塗布され、図６（ｆ）に示すように、絶縁層１１をストッパーとして、ＣＭＰにより、ＳＯＧ１８、カーボンナノチューブにより構成されたビア１６、及び絶縁層１１上の触媒層１５が除去される。   Thereafter, SOG 18 is applied to the entire surface, and as shown in FIG. 6 (f), the insulating layer 11 is used as a stopper, and CMP is performed to form the SOG 18, vias 16 made of carbon nanotubes, and the catalyst layer 15 on the insulating layer 11. Is removed.

次いで、図５、図２（ｆ）乃至（ｈ）に示すように、全面にエッチングストッパー層１９ａ、絶縁層１９ｂが形成され、さらに、合わせマーク１７を用いたリソグラフィ工程の後、絶縁層１９ｂ上及びコンタクトホールＣＨ内にバリアメタル層１９ｃ、配線層１９ｄが順次形成される。   Next, as shown in FIGS. 5 and 2F to 2H, an etching stopper layer 19a and an insulating layer 19b are formed on the entire surface, and after the lithography process using the alignment mark 17, the insulating layer 19b is formed. In addition, a barrier metal layer 19c and a wiring layer 19d are sequentially formed in the contact hole CH.

上記第３の実施形態によれば、カーボンナノチューブを形成する前に、合わせマーク１７に対応する凹部１７ａの内部には、触媒層１５のみが形成されている。このため、ビアホール１３内にカーボンナノチューブにより構成されたビア１６を形成する際、カーボンナノチューブが凹部１７ａ内に形成されることを防止することが可能である。したがって、合わせマーク１７が消失することを防止できる。   According to the third embodiment, only the catalyst layer 15 is formed inside the recess 17a corresponding to the alignment mark 17 before the carbon nanotube is formed. For this reason, when forming the via 16 comprised by the carbon nanotube in the via hole 13, it is possible to prevent that a carbon nanotube is formed in the recessed part 17a. Therefore, the alignment mark 17 can be prevented from disappearing.

また、合わせマーク１７を構成する凹部１７ａの内部には、カーボンナノチューブが形成されないため、凹部１７ａ内に凹部１８ａを有するＳＯＧ１８を形成することができる。したがって、この凹部１８ａの上に形成されるエッチングストッパー層１９ａ、絶縁層１９ｂに、凹部１８ａに対応する合わせマーク１７としての段差が形成される。このため、この段差を検出することにより合わせマーク１７を認識することができ、カーボンナノチューブをビア１６として用いる半導体装置において、合わせマーク１７を確実に認識することが可能である。   Further, since no carbon nanotube is formed inside the concave portion 17a constituting the alignment mark 17, the SOG 18 having the concave portion 18a can be formed in the concave portion 17a. Therefore, a step as the alignment mark 17 corresponding to the recess 18a is formed in the etching stopper layer 19a and the insulating layer 19b formed on the recess 18a. Therefore, the alignment mark 17 can be recognized by detecting this step, and the alignment mark 17 can be reliably recognized in the semiconductor device using the carbon nanotube as the via 16.

（第４の実施形態）
図７乃至図８（ａ）乃至（ｄ）は、第４の実施形態を示すものであり、第１乃至第３の実施形態と同一部分には、同一符号を付している。 (Fourth embodiment)
7 to 8 (a) to (d) show a fourth embodiment, and the same reference numerals are given to the same portions as those in the first to third embodiments.

第１乃至第３の実施形態は、合わせマーク１７を構成する凹部１７ａの内部に、バリアメタル層１４と触媒層１５のいずれか一方を形成するか、これらを全く形成しないことにより、凹部１７ａの内部にカーボンナノチューブが成長しないように構成した。   In the first to third embodiments, either one of the barrier metal layer 14 and the catalyst layer 15 is formed in the recess 17a constituting the alignment mark 17 or is not formed at all. The carbon nanotubes were configured not to grow inside.

これに対して、図７に示す第４の実施形態は、凹部１７ａ内に、ビアホール１３の内部と同様に、バリアメタル層１４と触媒層１５が形成される。さらに、凹部１７ａ内の触媒層１５の上面にカーボンナノチューブの成長を抑制する成長抑制層２１が形成される。この成長抑制層２１は、例えば金属又は酸化物により構成されている。   On the other hand, in the fourth embodiment shown in FIG. 7, the barrier metal layer 14 and the catalyst layer 15 are formed in the recess 17 a as in the inside of the via hole 13. Further, a growth suppression layer 21 that suppresses the growth of carbon nanotubes is formed on the upper surface of the catalyst layer 15 in the recess 17a. The growth suppression layer 21 is made of, for example, a metal or an oxide.

このように、触媒層１５上に成長抑制層２１を形成することにより、凹部１７ａ内にカーボンナノチューブが成長されることを確実に防止でき、凹部１７ａの消失を回避することができる。このため、凹部１７ａ内に形成された例えばＳＯＧ１８の表面は、凹部１７ａの形状に対応した凹部１８ａを有し、ＳＯＧ１８より上のエッチングストッパー層１９ａ、絶縁層１９ｂにも凹部１８ａに対応する段差が形成される。したがって、この段差を検出することにより、合わせマーク１７を認識することが可能である。   Thus, by forming the growth suppression layer 21 on the catalyst layer 15, it is possible to reliably prevent carbon nanotubes from growing in the recesses 17a, and to avoid the disappearance of the recesses 17a. For this reason, for example, the surface of the SOG 18 formed in the recess 17a has a recess 18a corresponding to the shape of the recess 17a, and the etching stopper layer 19a and the insulating layer 19b above the SOG 18 have steps corresponding to the recess 18a. It is formed. Therefore, it is possible to recognize the alignment mark 17 by detecting this step.

次に、図８（ａ）乃至（ｄ）を参照して、上記第４の実施形態の製造方法について説明する。   Next, with reference to FIGS. 8A to 8D, the manufacturing method of the fourth embodiment will be described.

先ず、図８（ａ）に示すように、図示せぬ半導体基板の上方に形成された絶縁層１１内に、金属配線１２、ビアホール１３、及び合わせマーク１７を構成する凹部１７ａが形成される。凹部１７ａの開口面積は、ビアホール１３の開口面積に比べて大きく設定され、且つ、凹部１７ａのアスペクト比は、ビアホール１３のアスペクト比に比べて大きく設定されている。   First, as shown in FIG. 8A, a metal wiring 12, a via hole 13, and a recess 17a constituting an alignment mark 17 are formed in an insulating layer 11 formed above a semiconductor substrate (not shown). The opening area of the recess 17 a is set larger than the opening area of the via hole 13, and the aspect ratio of the recess 17 a is set larger than the aspect ratio of the via hole 13.

この後、ビアホール１３の底部及び側壁、合わせマーク１７を構成する凹部１７ａの底部及び側壁を含む全面にバリアメタル層１４としての例えばＴｉＮが、例えばＣＶＤにより形成され、このバリアメタル層１４の上に触媒層１５として、例えばコバルトが、例えばスパッタリング、又は蒸着により形成される。   Thereafter, for example, TiN as a barrier metal layer 14 is formed on the entire surface including the bottom and side walls of the via hole 13 and the bottom and side walls of the recess 17a constituting the alignment mark 17 by CVD, for example. For example, cobalt is formed as the catalyst layer 15 by, for example, sputtering or vapor deposition.

次いで、図８（ｂ）に示すように、触媒層１５上に成長抑制層２１として、例えばアルミニウム（Ａｌ）やチタン（Ｔｉ）などの金属、又は酸化アルミニウム（Ａｌ２Ｏ３）や酸化チタン（ＴｉＯ２）等の酸化物が形成される。このとき、アスペクト比が小さな凹部１７の底部及び側壁には、成長抑制層２１が形成され、アスペクト比が大きなビアホール１３の底部には、成長抑制層２１が形成されず、側壁にのみ形成される。このため、ビアホール１３の底部において、触媒層１５露出され、凹部１７ａの内部には、触媒層１５が露出されていない。 Next, as shown in FIG. 8B, as the growth suppression layer 21 on the catalyst layer 15, for example, a metal such as aluminum (Al) or titanium (Ti), or aluminum oxide (Al 2 O 3 ) or titanium oxide ( An oxide such as TiO 2 ) is formed. At this time, the growth suppressing layer 21 is formed on the bottom and the side wall of the recess 17 having a small aspect ratio, and the growth suppressing layer 21 is not formed on the bottom of the via hole 13 having a large aspect ratio, and is formed only on the side wall. . For this reason, the catalyst layer 15 is exposed at the bottom of the via hole 13, and the catalyst layer 15 is not exposed inside the recess 17a.

この後、図８（ｃ）に示すように、ＣＶＤにより、ビアホール１３内に露出された触媒層１５の上にカーボンナノチューブが成長される。このとき、触媒層１５の下に助触媒としてのバリアメタル層１４及び金属配線１２が形成されたビアホール１３の内部においてのみ、複数のカーボンナノチューブが成長し、カーボンナノチューブの束によるビア１６が形成される。また、触媒層１５が成長抑制層２１により覆われた合わせマーク１７を構成する凹部１７ａ内において、カーボンナノチューブは成長しない。このため、凹部１７ａの形状が保持される。   Thereafter, as shown in FIG. 8C, carbon nanotubes are grown on the catalyst layer 15 exposed in the via hole 13 by CVD. At this time, a plurality of carbon nanotubes grow only in the via hole 13 in which the barrier metal layer 14 and the metal wiring 12 as the co-catalyst are formed under the catalyst layer 15, and the via 16 is formed by a bundle of carbon nanotubes. The In addition, carbon nanotubes do not grow in the recesses 17 a that constitute the alignment marks 17 in which the catalyst layer 15 is covered with the growth suppression layer 21. For this reason, the shape of the recess 17a is maintained.

この後、全面にＳＯＧ１８が塗布された後、図８（ｄ）に示すように、絶縁層１１をストッパーとして、ＣＭＰにより、ＳＯＧ１８、カーボンナノチューブにより構成されたビア１６、及び絶縁層１１上の成長抑制層２１、触媒層１５、バリアメタル層１４が除去される。   Thereafter, after SOG 18 is applied to the entire surface, as shown in FIG. 8 (d), the insulating layer 11 is used as a stopper, and the growth on the insulating layer 11 and the SOG 18 and vias 16 made of carbon nanotubes are performed by CMP. The suppression layer 21, the catalyst layer 15, and the barrier metal layer 14 are removed.

次いで、図７、図２（ｆ）乃至（ｈ）に示すように、全面にエッチングストッパー層１９ａ、絶縁層１９ｂが形成され、さらに、合わせマーク１７を用いたリソグラフィ工程の後、絶縁層１９ｂ上及びコンタクトホールＣＨ内にバリアメタル層１９ｃ、配線層１９ｄが順次形成される。   Next, as shown in FIGS. 7 and 2F to 2H, an etching stopper layer 19a and an insulating layer 19b are formed on the entire surface. Further, after the lithography process using the alignment mark 17, the insulating layer 19b is formed. In addition, a barrier metal layer 19c and a wiring layer 19d are sequentially formed in the contact hole CH.

上記第４の実施形態によれば、ビアホール１３と、合わせマーク１７を構成する凹部１７ａ内の膜の構成を同一とし、触媒層１５が成長抑制層２１から露出されたビアホール１３内にのみカーボンナノチューブを成長させ、凹部１７ａ内において、カーボンナノチューブの成長を抑制している。したがって、合わせマーク１７が消失することを防止できる。   According to the fourth embodiment, the carbon nanotubes are formed only in the via hole 13 in which the via hole 13 and the film in the recess 17a constituting the alignment mark 17 are the same, and the catalyst layer 15 is exposed from the growth suppressing layer 21. And the growth of carbon nanotubes is suppressed in the recess 17a. Therefore, the alignment mark 17 can be prevented from disappearing.

また、合わせマーク１７を構成する凹部１７ａの内部には、カーボンナノチューブが形成されないため、凹部１７ａ内に凹部１８ａを有するＳＯＧ１８を形成することができる。したがって、この凹部１８ａ上に形成されるエッチングストッパー層１９ａ、絶縁層１９ｂに、凹部１８ａに対応する合わせマーク１７としての段差が形成される。このため、この段差を検出することにより合わせマーク１７を認識することができ、カーボンナノチューブをビア１６として用いる半導体装置において、合わせマーク１７を確実に認識することが可能である。   Further, since no carbon nanotube is formed inside the concave portion 17a constituting the alignment mark 17, the SOG 18 having the concave portion 18a can be formed in the concave portion 17a. Therefore, a step as the alignment mark 17 corresponding to the recess 18a is formed in the etching stopper layer 19a and the insulating layer 19b formed on the recess 18a. Therefore, the alignment mark 17 can be recognized by detecting this step, and the alignment mark 17 can be reliably recognized in the semiconductor device using the carbon nanotube as the via 16.

さらに、ビアホール１３と、合わせマーク１７を構成する凹部１７ａ内の膜の構成を同一とすることができるため、イオンミリングが不要であり、製造工程を簡単化することが可能である。   Furthermore, since the via hole 13 and the film in the recess 17a constituting the alignment mark 17 can be made the same, ion milling is unnecessary and the manufacturing process can be simplified.

（第５の実施形態）
図９乃至図１０（ａ）乃至（ｅ）は、第５の実施形態を示すものであり、第１乃至第４の実施形態と同一部分には、同一符号を付している。 (Fifth embodiment)
9 to 10 (a) to 10 (e) show a fifth embodiment, and the same reference numerals are given to the same portions as those in the first to fourth embodiments.

上記第４の実施形態は、凹部１７ａ内に、ビアホール１３の内部と同様に、バリアメタル層１４と触媒層１５を形成し、さらに、凹部１７ａ内の触媒層１５上にカーボンナノチューブの成長を抑制する成長抑制層２１を形成した。   In the fourth embodiment, the barrier metal layer 14 and the catalyst layer 15 are formed in the recess 17a as in the inside of the via hole 13, and the growth of carbon nanotubes is further suppressed on the catalyst layer 15 in the recess 17a. The growth suppression layer 21 to be formed was formed.

これに対して、図９に示すように、第５の実施形態は、ビアホール１３と合わせマーク１７を構成する凹部１７ａの内部に、バリアメタル層１４、触媒不活性層２２としての例えばアモルファスシリコン、及び触媒層１５を形成し、ビアホール１３の底部において、触媒層１５がバリアメタル層１４に接触している。このため、ビアホール１３の底部の触媒層１５上にカーボンナノチューブが成長する。また、凹部１７ａ内の触媒層１５は、触媒不活性層２２によりバリアメタル層１４から隔離されているため、凹部１７ａ内の触媒層１５上には、カーボンナノチューブが成長しない。このため、凹部１７ａの消失を防止できる。したがって、凹部１７ａ内に形成された例えばＳＯＧ１８の表面は、凹部１７ａの形状に対応する凹部１８ａを有し、ＳＯＧ１８より上のエッチングストッパー層１９ａ、絶縁層１９ｂにも凹部１８ａに対応する段差が形成される。したがって、この段差を検出することにより、合わせマーク１７を認識することが可能である。   On the other hand, as shown in FIG. 9, in the fifth embodiment, for example, amorphous silicon as the barrier metal layer 14 and the catalyst inactive layer 22 inside the recess 17 a that forms the alignment mark 17 with the via hole 13, The catalyst layer 15 is formed, and the catalyst layer 15 is in contact with the barrier metal layer 14 at the bottom of the via hole 13. Therefore, carbon nanotubes grow on the catalyst layer 15 at the bottom of the via hole 13. Further, since the catalyst layer 15 in the recess 17a is isolated from the barrier metal layer 14 by the catalyst inactive layer 22, carbon nanotubes do not grow on the catalyst layer 15 in the recess 17a. For this reason, loss | disappearance of the recessed part 17a can be prevented. Therefore, for example, the surface of the SOG 18 formed in the recess 17a has a recess 18a corresponding to the shape of the recess 17a, and a step corresponding to the recess 18a is also formed in the etching stopper layer 19a and the insulating layer 19b above the SOG 18. Is done. Therefore, it is possible to recognize the alignment mark 17 by detecting this step.

次に、図１０（ａ）乃至（ｅ）を参照して、上記第５の実施形態の製造方法について説明する。   Next, with reference to FIGS. 10A to 10E, a manufacturing method of the fifth embodiment will be described.

先ず、図１０（ａ）に示すように、図示せぬ半導体基板の上方に形成された絶縁層１１内に、金属配線１２、ビアホール１３、及び合わせマーク１７を構成する凹部１７ａが形成される。凹部１７ａの開口面積は、ビアホール１３の開口面積に比べて大きく設定され、且つ、凹部１７ａのアスペクト比は、ビアホール１３のアスペクト比に比べて大きく設定されている。   First, as shown in FIG. 10A, a metal wiring 12, a via hole 13, and a recess 17a constituting an alignment mark 17 are formed in an insulating layer 11 formed above a semiconductor substrate (not shown). The opening area of the recess 17 a is set larger than the opening area of the via hole 13, and the aspect ratio of the recess 17 a is set larger than the aspect ratio of the via hole 13.

この後、ビアホール１３の底部及び側壁、合わせマーク１７を構成する凹部１７ａの底部及び側壁を含む全面にバリアメタル層１４としての例えばＴｉＮが、例えばＣＶＤにより形成され、このバリアメタル層１４の上に触媒不活性層２２としての例えばアモルファスシリコンが形成される。この触媒不活性層２２は、アスペクト比が大きいビアホール１３の底部の膜厚をＴ１とし、アスペクト比が小さい凹部１７ａの底部の膜厚をＴ２とした場合、これら膜厚Ｔ１、Ｔ２の関係は、Ｔ１＜Ｔ２に設定される。   Thereafter, for example, TiN as a barrier metal layer 14 is formed on the entire surface including the bottom and side walls of the via hole 13 and the bottom and side walls of the recess 17a constituting the alignment mark 17 by CVD, for example. For example, amorphous silicon is formed as the catalyst inactive layer 22. When the thickness of the bottom portion of the via hole 13 having a large aspect ratio is T1 and the thickness of the bottom portion of the recess 17a having a small aspect ratio is T2, the catalyst inert layer 22 has a relationship between the thicknesses T1 and T2 as follows: T1 <T2 is set.

次いで、図１０（ｂ）に示すように、触媒不活性層２２がエッチバックされ、膜厚が減少される。この結果、ビアホール１３の底部の触媒不活性層２２は除去され、助触媒としてのバリアメタル層１４が露出される。また、凹部１７ａ内には、触媒不活性層２２が残され、バリアメタル層１４は触媒不活性層２２により覆われている。   Next, as shown in FIG. 10B, the catalyst inactive layer 22 is etched back to reduce the film thickness. As a result, the catalyst inactive layer 22 at the bottom of the via hole 13 is removed, and the barrier metal layer 14 as a promoter is exposed. Further, the catalyst inactive layer 22 is left in the recess 17a, and the barrier metal layer 14 is covered with the catalyst inactive layer 22.

この後、図１０（ｃ）に示すように、全面に触媒層１５としての例えばコバルトが例えばスパッタリング、又は蒸着により形成される。ビアホール１３の底部において、触媒層１５は、露出されたバリアメタル層１４に接触され、凹部１７ａ内において、触媒層１５は、触媒不活性層２２上に形成される。   Thereafter, as shown in FIG. 10C, for example, cobalt as the catalyst layer 15 is formed on the entire surface by, for example, sputtering or vapor deposition. The catalyst layer 15 is in contact with the exposed barrier metal layer 14 at the bottom of the via hole 13, and the catalyst layer 15 is formed on the catalyst inactive layer 22 in the recess 17 a.

この後、図１０（ｄ）に示すように、ＣＶＤにより、ビアホール１３内の触媒層１５の上にカーボンナノチューブが成長される。すなわち、触媒層１５の下に助触媒としてのバリアメタル層１４及び金属配線１２が形成されたビアホール１３の内部においてのみ、複数のカーボンナノチューブが成長し、カーボンナノチューブの束によるビア１６が形成される。また、触媒層１５が触媒不活性層２２によりバリアメタル１４から隔離された凹部１７ａ内において、カーボンナノチューブは成長しない。このため、凹部１７ａの形状が保持される。   Thereafter, as shown in FIG. 10D, carbon nanotubes are grown on the catalyst layer 15 in the via hole 13 by CVD. That is, a plurality of carbon nanotubes grow only in the via hole 13 in which the barrier metal layer 14 and the metal wiring 12 as the promoter are formed under the catalyst layer 15, and the via 16 is formed by a bundle of carbon nanotubes. . Further, the carbon nanotube does not grow in the recess 17 a where the catalyst layer 15 is isolated from the barrier metal 14 by the catalyst inactive layer 22. For this reason, the shape of the recess 17a is maintained.

この後、全面にＳＯＧ１８が塗布され、図１０（ｅ）に示すように、絶縁層１１をストッパーとして、ＣＭＰにより、ＳＯＧ１８、カーボンナノチューブにより構成されたビア１６、及び絶縁層１１上の触媒不活性層２２、触媒層１５、バリアメタル層１４が除去される。   Thereafter, SOG 18 is applied to the entire surface, and as shown in FIG. 10 (e), the insulating layer 11 is used as a stopper, and CMP is performed to form the SOG 18, vias 16 made of carbon nanotubes, and catalyst deactivation on the insulating layer 11. The layer 22, the catalyst layer 15, and the barrier metal layer 14 are removed.

次いで、図９、図２（ｆ）乃至（ｈ）に示すように、全面にエッチングストッパー層１９ａ、絶縁層１９ｂが形成され、さらに、合わせマーク１７を用いたリソグラフィ工程の後、絶縁層１９ｂ上及びコンタクトホールＣＨ内にバリアメタル層１９ｃ、配線層１９ｄが順次形成される。   Next, as shown in FIGS. 9 and 2F to 2H, an etching stopper layer 19a and an insulating layer 19b are formed on the entire surface, and after the lithography process using the alignment mark 17, the insulating layer 19b is formed. In addition, a barrier metal layer 19c and a wiring layer 19d are sequentially formed in the contact hole CH.

上記第５の実施形態によれば、ビアホール１３と、合わせマーク１７を構成する凹部１７ａ内の膜の構成を同一とし、触媒層１５が助触媒としてのバリアメタル層１４に接触しているビアホール１３内にのみカーボンナノチューブを成長させ、凹部１７ａ内において、カーボンナノチューブの成長を防止している。したがって、合わせマーク１７が消失することを防止できる。   According to the fifth embodiment, the via hole 13 and the via hole 13 in which the structure of the film in the recess 17a constituting the alignment mark 17 is the same and the catalyst layer 15 is in contact with the barrier metal layer 14 as a promoter. The carbon nanotubes are grown only inside, and the carbon nanotubes are prevented from growing in the recesses 17a. Therefore, the alignment mark 17 can be prevented from disappearing.

また、合わせマーク１７を構成する凹部１７ａの内部には、カーボンナノチューブが形成されないため、凹部１７ａ内に凹部１８ａを有するＳＯＧ１８を形成することができる。したがって、この凹部１８ａ上に形成されるエッチングストッパー層１９ａ、絶縁層１９ｂに、凹部１８ａに対応する合わせマーク１７としての段差が形成される。このため、この段差を検出することにより合わせマーク１７を認識することができ、カーボンナノチューブをビア１６として用いる半導体装置において、合わせマーク１７を確実に認識することが可能である。   Further, since no carbon nanotube is formed inside the concave portion 17a constituting the alignment mark 17, the SOG 18 having the concave portion 18a can be formed in the concave portion 17a. Therefore, a step as the alignment mark 17 corresponding to the recess 18a is formed in the etching stopper layer 19a and the insulating layer 19b formed on the recess 18a. Therefore, the alignment mark 17 can be recognized by detecting this step, and the alignment mark 17 can be reliably recognized in the semiconductor device using the carbon nanotube as the via 16.

（第５の実施形態の変形例）
図１１（ａ）乃至（ｃ）は、第５の実施形態の変形例を示すものであり、第５の実施形態と同一部分には、同一符号を付している。 (Modification of the fifth embodiment)
FIGS. 11A to 11C show a modification of the fifth embodiment, and the same reference numerals are given to the same parts as those of the fifth embodiment.

第５の実施形態において、バリアメタル層１４上に形成される触媒不活性層２２の膜厚をビアホール１３内と、凹部１７ａとで異ならせた。   In the fifth embodiment, the thickness of the catalyst inactive layer 22 formed on the barrier metal layer 14 is different in the via hole 13 and in the recess 17a.

これに対して、図１１（ａ）に示すように、変形例の場合、バリアメタル層１４上に形成される触媒不活性層２２の膜厚は、ほぼ均一とされている。すなわち、ビアホール１３の底部に形成される触媒不活性層２２の膜厚と、凹部１７ａの底部に形成される触媒不活性層２２の膜厚は、ほぼ等しく設定されている。このような膜厚として触媒不活性層２２を形成するためには、例えば成膜時間が第５の実施形態に比べて短縮されている。   On the other hand, as shown in FIG. 11A, in the modification, the thickness of the catalyst inactive layer 22 formed on the barrier metal layer 14 is substantially uniform. That is, the thickness of the catalyst inactive layer 22 formed at the bottom of the via hole 13 and the thickness of the catalyst inactive layer 22 formed at the bottom of the recess 17a are set to be approximately equal. In order to form the catalyst inactive layer 22 with such a film thickness, for example, the film formation time is shortened compared to the fifth embodiment.

次いで、図１１（ｂ）に示すように、触媒不活性層２２がエッチバックされ、膜厚が減少される。この結果、ビアホール１３の底部の触媒不活性層２２は除去され、助触媒としてのバリアメタル層１４が露出される。   Next, as shown in FIG. 11B, the catalyst inactive layer 22 is etched back to reduce the film thickness. As a result, the catalyst inactive layer 22 at the bottom of the via hole 13 is removed, and the barrier metal layer 14 as a promoter is exposed.

また、凹部１７ａ内には、触媒不活性層２２は、ビアホール１３内の触媒不活性層２２に比べてエチングレートが遅くされ、凹部１７ａ内に触媒不活性層２２が残される。このため、バリアメタル層１４は触媒不活性層２２により覆われている。   In addition, the catalyst inactive layer 22 has a slower etching rate in the recess 17a than the catalyst inactive layer 22 in the via hole 13, and the catalyst inactive layer 22 remains in the recess 17a. For this reason, the barrier metal layer 14 is covered with the catalyst inactive layer 22.

この後、図１１（ｃ）に示すように、全面に触媒層１５としての例えばコバルトが例えばスパッタリング、又は蒸着により形成される。ビアホール１３の底部において、触媒層１５は、露出されたバリアメタル層１４に接触され、凹部１７ａ内において、触媒層１５は、触媒不活性層２２上に形成される。   Thereafter, as shown in FIG. 11C, for example, cobalt as the catalyst layer 15 is formed on the entire surface by, for example, sputtering or vapor deposition. The catalyst layer 15 is in contact with the exposed barrier metal layer 14 at the bottom of the via hole 13, and the catalyst layer 15 is formed on the catalyst inactive layer 22 in the recess 17 a.

この後、図１０（ｄ）に示された第５の実施形態と同様に、ＣＶＤにより、ビアホール１３内の触媒層１５の上にカーボンナノチューブが成長される。また、触媒層１５が触媒不活性層２２によりバリアメタル１４から隔離された凹部１７ａ内において、カーボンナノチューブは成長しない。このため、凹部１７ａの形状が保持される。   Thereafter, similarly to the fifth embodiment shown in FIG. 10D, carbon nanotubes are grown on the catalyst layer 15 in the via hole 13 by CVD. Further, the carbon nanotube does not grow in the recess 17 a where the catalyst layer 15 is isolated from the barrier metal 14 by the catalyst inactive layer 22. For this reason, the shape of the recess 17a is maintained.

この後、ＳＯＧ１８が塗布された後、図１０（ｅ）に示すように、絶縁層１１をストッパーとして、ＣＭＰにより、ＳＯＧ１８、カーボンナノチューブにより構成されたビア１６、及び絶縁層１１上の触媒不活性層２２、触媒層１５、バリアメタル層１４が除去される。   Thereafter, after the SOG 18 is applied, as shown in FIG. 10 (e), by using the insulating layer 11 as a stopper, the SOG 18 and the via 16 made of carbon nanotubes and the catalyst deactivation on the insulating layer 11 are performed by CMP. The layer 22, the catalyst layer 15, and the barrier metal layer 14 are removed.

次いで、図９に示すように、全面にエッチングストッパー層１９ａ、絶縁層１９ｂが形成され、さらに、合わせマーク１７を用いたリソグラフィ工程の後、絶縁層１９ｂ上及びコンタクトホールＣＨ内にバリアメタル層１９ｃ、配線層１９ｄが順次形成される。   Next, as shown in FIG. 9, an etching stopper layer 19a and an insulating layer 19b are formed on the entire surface. Further, after a lithography process using the alignment mark 17, the barrier metal layer 19c is formed on the insulating layer 19b and in the contact hole CH. The wiring layers 19d are sequentially formed.

尚、上記各実施形態において、カーボンナノチューブのビア１６及び凹部１７ａを埋め込む材料は、ＳＯＧに限らず、例えばＣＶＤ−Ｗを用いることも可能である。この場合、ビアをＣＶＤ−Ｗで埋めると同時に、凹型１７ａの中央部に段差が形成されるため、これがマーク１７とされる。   In each of the above embodiments, the material for filling the vias 16 and the recesses 17a of the carbon nanotubes is not limited to SOG, and for example, CVD-W can be used. In this case, the via is filled with CVD-W, and at the same time, a step is formed in the central portion of the concave mold 17a.

上記変形例によっても、第５の実施形態と同様の効果を得ることが可能である。   Also according to the modification, it is possible to obtain the same effect as that of the fifth embodiment.

その他、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。   In addition, the present invention is not limited to the above-described embodiments as they are, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. Moreover, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the above embodiments. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements over different embodiments may be appropriately combined.

１１…絶縁層、１２…金属配線、１３…ビアホール、１４…バリアメタル層（助触媒）、１５…触媒層、１６…ビア（カーボンナノチューブ）、１７…合わせマーク、１８…ＳＯＧ、１７ａ、１８ａ…凹部、２１…成長抑制層、２２…触媒不活性層。   DESCRIPTION OF SYMBOLS 11 ... Insulating layer, 12 ... Metal wiring, 13 ... Via hole, 14 ... Barrier metal layer (promoter), 15 ... Catalyst layer, 16 ... Via (carbon nanotube), 17 ... Match mark, 18 ... SOG, 17a, 18a ... Concave part, 21 ... growth suppression layer, 22 ... catalyst inactive layer.

Claims (9)

金属配線と、
前記金属配線上に形成されたビアホールと、前記ビアホールから離れた位置に形成された合わせマークとしての凹部を有する第１の絶縁層と、
前記ビアホール内の前記金属配線上に形成された第１の下地層と、
前記第１の下地層上に形成された第１の触媒層と、
前記第１の触媒層上の前記ビアホール内に形成されたカーボンナノチューブにより構成されたビアと、
前記凹部内に形成された第２の絶縁層と、を具備し、
前記凹部内で前記第２の絶縁層の下方に第２の下地層と、第２の触媒層の少なくとも一つが設けられ、又は両方が設けられていないことを特徴する半導体装置。 Metal wiring,
A via hole formed on the metal wiring, and a first insulating layer having a recess as an alignment mark formed at a position away from the via hole;
A first underlayer formed on the metal wiring in the via hole;
A first catalyst layer formed on the first underlayer;
Vias composed of carbon nanotubes formed in the via holes on the first catalyst layer;
A second insulating layer formed in the recess,
At least one of a 2nd base layer and a 2nd catalyst layer is provided in the said recessed part under the said 2nd insulating layer, or both are not provided, The semiconductor device characterized by the above-mentioned. 金属配線と、
前記金属配線上に形成されたビアホールと、前記ビアホールから離れた位置に形成された凹部を有する第１の絶縁層と、
前記ビアホール内の前記金属配線上に形成された第１の下地層と、
前記第１の下地層上に形成された第１の触媒層と、
前記第１の触媒層上の前記ビアホール内に形成されたカーボンナノチューブにより構成されたビアと、
前記凹部内に形成された第２の絶縁層と
を具備することを特徴する半導体装置。 Metal wiring,
A first insulating layer having a via hole formed on the metal wiring and a recess formed at a position away from the via hole;
A first underlayer formed on the metal wiring in the via hole;
A first catalyst layer formed on the first underlayer;
Vias composed of carbon nanotubes formed in the via holes on the first catalyst layer;
A semiconductor device comprising: a second insulating layer formed in the recess. 前記凹部内で前記第２の絶縁層の下方に形成された第２の下地層をさらに具備することを特徴する請求項２記載の半導体装置。   3. The semiconductor device according to claim 2, further comprising a second underlayer formed below the second insulating layer in the recess. 前記凹部内で前記第２の絶縁層の下方に形成された第２の触媒層をさらに具備することを特徴する請求項２記載の半導体装置。   The semiconductor device according to claim 2, further comprising a second catalyst layer formed below the second insulating layer in the recess. 前記凹部内の前記第２の下地層上に第３の触媒層が形成され、前記第３の触媒層上に形成されたカーボンナノチューブの成長を抑制する成長抑制層をさらに具備することを特徴とする請求項４記載の半導体装置。   A third catalyst layer is formed on the second underlayer in the recess, and further includes a growth suppression layer that suppresses the growth of carbon nanotubes formed on the third catalyst layer. The semiconductor device according to claim 4. 前記凹部内の前記第２の下地層上に形成された触媒不活性層と、前記触媒不活性層上に形成された第４の触媒層をさらに具備することを特徴とする請求項４記載の半導体装置。   The catalyst deactivation layer formed on the 2nd foundation layer in the crevice, and the 4th catalyst layer formed on the catalyst deactivation layer is further provided. Semiconductor device. 前記第１の絶縁層の前記凹部には，前記ビアホール内に形成された前記第１の下地層、又は前記第１の触媒層の少なくとも一つが設けられていないことを特徴とする請求項２乃至６のいずれかに記載の半導体装置。   The at least one of the first underlayer or the first catalyst layer formed in the via hole is not provided in the concave portion of the first insulating layer. 6. The semiconductor device according to any one of 6. 前記カーボンナノチューブにより構成された前記ビアの上に、前記第２の絶縁層が設けられていることを特徴する請求項１乃至７のいずれかに記載の半導体装置。   The semiconductor device according to claim 1, wherein the second insulating layer is provided on the via formed of the carbon nanotube. 前記第１の絶縁層の前記凹部のうち、前記第１の絶縁層の前記ビアホールと同層には、カーボンナノチューブが設けられていないことを特徴する請求項１乃至８のいずれかに記載の半導体装置。   9. The semiconductor according to claim 1, wherein a carbon nanotube is not provided in the recess of the first insulating layer in the same layer as the via hole of the first insulating layer. apparatus.
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