JP2013115760A

JP2013115760A - Doherty amplifier

Info

Publication number: JP2013115760A
Application number: JP2011262708A
Authority: JP
Inventors: Norihiro Yoshimura; 典宏由村
Original assignee: Sumitomo Electric Device Innovations Inc
Current assignee: Sumitomo Electric Device Innovations Inc
Priority date: 2011-11-30
Filing date: 2011-11-30
Publication date: 2013-06-10
Anticipated expiration: 2031-11-30
Also published as: JP5800360B2

Abstract

PROBLEM TO BE SOLVED: To provide a Doherty amplifier that has a simple circuit configuration and is easily adjusted.SOLUTION: A Doherty amplifier includes a carrier amplifier 12 amplifying a first input signal, and a peak amplifier 22 having a different saturation output power from the carrier amplifier and amplifying a second input signal. The carrier amplifier includes a first transistor and a first internal conversion circuit provided in the same package as the first transistor. The peak amplifier includes a second transistor and a second internal conversion circuit provided in the same package as the second transistor. The first and second internal conversion circuits convert the output impedance of the first and second transistors into different values from each other.

Description

本発明は、ドハティ増幅器に関する。 The present invention relates to a Doherty amplifier.

無線通信のデジタル変調信号は、通信速度の高速化に伴って、瞬時ピーク電力比（ＰＡＲ：Ｐｅａｋ−ｔｏ−ＡｖｅｒａｇｅＲａｔｉｏ）が増加している。瞬時ピーク電力比は、単位時間当たりの信号の平均電力に対するピーク電力の比である。 In digital modulation signals for wireless communication, the instantaneous peak power ratio (PAR: Peak-to-Average Ratio) increases as the communication speed increases. The instantaneous peak power ratio is the ratio of peak power to the average power of a signal per unit time.

瞬時ピーク電力比が増加すると、信号を増幅する増幅器の飽和出力電力と、信号の瞬時ピーク電力との差が増加するため、信号が劣化し、増幅器の効率が低下するという問題が生ずる。この問題を解決するため、特許文献１に開示されたドハティ増幅器が用いられる。 When the instantaneous peak power ratio increases, the difference between the saturated output power of the amplifier that amplifies the signal and the instantaneous peak power of the signal increases, causing a problem that the signal deteriorates and the efficiency of the amplifier decreases. In order to solve this problem, the Doherty amplifier disclosed in Patent Document 1 is used.

特開２００５−３２２９９３号公報JP 2005-322993 A

ドハティ増幅器は、信号の位相を変換する遅延線路に加え、アンプの出力インピーダンスを変換するためのインピーダンス変換回路などを必要とするため、回路構成が複雑であり、設計段階において、シミュレーション結果に基づく煩雑な調整を必要とする。 The Doherty amplifier requires an impedance conversion circuit for converting the output impedance of the amplifier in addition to the delay line that converts the phase of the signal, so the circuit configuration is complicated, and complicated design based on simulation results at the design stage Adjustment is required.

本発明の目的は、単純な回路構成を有し、調整が容易なドハティ増幅器を提供することである。 An object of the present invention is to provide a Doherty amplifier having a simple circuit configuration and easy adjustment.

上記の目的を達成するため、本発明のドハティ増幅器は、入力信号を第１及び第２の入力信号に分配する分配回路と、同一のパッケージ内に、第１のトランジスタと、第1の内部変換回路とが設けられた構成を備え、前記第１の入力信号を増幅するキャリアアンプと、同一のパッケージ内に、前記第１のトランジスタと異なる飽和出力をなす第２のトランジスタと、前記第１の内部変換回路の出力インピーダンスとは異なる出力インピーダンスに変換する第２の内部変換回路とが設けられた構成を備え、前記第２の入力信号を増幅するピークアンプと、前記キャリアアンプから出力された第１の出力信号と、前記ピークアンプから出力された第２の出力信号とを合成する合成回路とを有する。 In order to achieve the above object, a Doherty amplifier according to the present invention includes a distribution circuit that distributes an input signal to first and second input signals, a first transistor, and a first internal conversion in the same package. A carrier amplifier that amplifies the first input signal, a second transistor having a saturation output different from that of the first transistor, and the first transistor in the same package. A second internal conversion circuit for converting to an output impedance different from the output impedance of the internal conversion circuit, a peak amplifier for amplifying the second input signal, and a first output from the carrier amplifier And a synthesis circuit that synthesizes the first output signal and the second output signal output from the peak amplifier.

上記のドハティ増幅器において、前記キャリアアンプと前記合成回路の間に接続された第１の外部変換回路と、前記ピークアンプと前記合成回路の間に接続され、前記第１の外部変換回路と同じ回路構成を有する第２の外部変換回路と、を備えてもよい。 In the Doherty amplifier, the first external conversion circuit connected between the carrier amplifier and the synthesis circuit, and the same circuit as the first external conversion circuit connected between the peak amplifier and the synthesis circuit And a second external conversion circuit having a configuration.

上記のドハティ増幅器において、前記第１の外部変換回路に接続され、前記第１の外部変換回路の出力インピーダンスを補正する第１の補正線路と、前記第２の外部変換回路に接続され、前記第２の外部変換回路の出力インピーダンスを補正する第２の補正線路と、をさらに備えてもよい。 In the Doherty amplifier, connected to the first external conversion circuit, connected to a first correction line for correcting an output impedance of the first external conversion circuit, and to the second external conversion circuit, the first external conversion circuit And a second correction line for correcting the output impedance of the second external conversion circuit.

上記のドハティ増幅器において、前記第１のトランジスタと前記第1の内部変換回路、および、前記第２のトランジスタと前記第２の内部変換回路は、同一のパッケージに収容されてもよい。 In the Doherty amplifier, the first transistor and the first internal conversion circuit, and the second transistor and the second internal conversion circuit may be housed in the same package.

上記のドハティ増幅器において、前記第１及び第２のトランジスタは、同一の基板上に設けられた単一の半導体チップで構成されてもよい。 In the Doherty amplifier described above, the first and second transistors may be constituted by a single semiconductor chip provided on the same substrate.

上記のドハティ増幅器において、前記第１及び第２の内部変換回路が、同一の誘電体基板に設けられてもよい。 In the Doherty amplifier described above, the first and second internal conversion circuits may be provided on the same dielectric substrate.

また、本発明のドハティ増幅器は、入力信号を第１及び第２の入力信号に分配する分配回路と、前記第１の入力信号を増幅し、所定の出力インピーダンスを有し、半導体デバイスと、前記半導体デバイスの出力インピーダンスを単一段で前記所定の出力インピーダンスに変換する第1の内部変換回路とを備えるキャリアアンプと、前記第２の入力信号を増幅し、前記キャリアアンプとは異なる所定の出力インピーダンスを有し、半導体デバイスと、前記半導体デバイスの出力インピーダンスを単一段で前記所定の出力インピーダンスに変換する第２の内部変換回路とを備えるピークアンプと、前記キャリアアンプから出力された第１の出力信号と、前記ピークアンプから出力された第２の出力信号とを合成する合成回路と、を有する。 The Doherty amplifier according to the present invention includes a distribution circuit that distributes an input signal to first and second input signals, amplifying the first input signal, having a predetermined output impedance, a semiconductor device, A carrier amplifier comprising a first internal conversion circuit for converting the output impedance of the semiconductor device into the predetermined output impedance in a single stage; and a predetermined output impedance different from the carrier amplifier for amplifying the second input signal A peak amplifier comprising: a semiconductor device; and a second internal conversion circuit that converts the output impedance of the semiconductor device into the predetermined output impedance in a single stage; and a first output output from the carrier amplifier And a combining circuit that combines the signal and the second output signal output from the peak amplifier.

本発明によれば、単純な回路構成を有し、調整が容易なドハティ増幅器を提供することができる。 According to the present invention, a Doherty amplifier having a simple circuit configuration and easy adjustment can be provided.

比較例に係る対称型ドハティ増幅器を示す回路構成図である。It is a circuit block diagram which shows the symmetrical Doherty amplifier which concerns on a comparative example. アンプの内部構成図である。It is an internal block diagram of amplifier. ドハティ増幅器の出力電力に対するドレイン効率の変化を示すグラフである。It is a graph which shows the change of the drain efficiency with respect to the output electric power of a Doherty amplifier. 比較例に係る非対称型ドハティ増幅器を示す回路構成図である。It is a circuit block diagram which shows the asymmetrical type | mold doherty amplifier which concerns on a comparative example. 比較例に係る非対称型ドハティ増幅器のインピーダンス変換の軌跡を示すスミスチャートである。It is a Smith chart which shows the locus | trajectory of the impedance transformation of the asymmetric type Doherty amplifier which concerns on a comparative example. 実施例１の非対称型ドハティ増幅器を示す回路構成図である。1 is a circuit configuration diagram illustrating an asymmetric Doherty amplifier according to Embodiment 1. FIG. Ｚｃ：Ｚｐ＝Ｐｐ：Ｐｃの場合における、非対称型ドハティ増幅器のインピーダンス変換の軌跡を示すスミスチャートである。It is a Smith chart which shows the locus | trajectory of impedance conversion of an asymmetric type Doherty amplifier in the case of Zc: Zp = Pp: Pc. Ｚｃ：Ｚｐ＝Ｐｃ：Ｐｐの場合における、非対称型ドハティ増幅器のインピーダンス変換の軌跡を示すスミスチャートである。It is a Smith chart which shows the locus | trajectory of impedance conversion of an asymmetric type Doherty amplifier in the case of Zc: Zp = Pc: Pp. 非対称型ドハティ増幅器の回路基板のレイアウトの一例を示す平面図である。It is a top view which shows an example of the layout of the circuit board of an asymmetric type Doherty amplifier. ９０度ハイブリッドカプラの回路構成図である。It is a circuit block diagram of a 90 degree hybrid coupler. アンプの内部構成の一例を示す平面図である。It is a top view which shows an example of the internal structure of an amplifier. アンプの内部構成の一例を示す平面図である。It is a top view which shows an example of the internal structure of an amplifier. アンプの内部構成の一例を示す平面図である。It is a top view which shows an example of the internal structure of an amplifier. 実施例２の非対称型ドハティ増幅器を示す回路構成図である。6 is a circuit configuration diagram illustrating an asymmetric Doherty amplifier according to Embodiment 2. FIG. 実施例３の非対称型ドハティ増幅器を示す回路構成図である。6 is a circuit configuration diagram illustrating an asymmetric Doherty amplifier according to Embodiment 3. FIG.

図１は、比較例に係る対称型ドハティ増幅器を示す回路構成図である。図１に示すように、ドハティ増幅器は、分配回路１、キャリアアンプ１０、ピークアンプ２０、１／４波長位相遅延線路４１，４２、オフセット線路３１，３２、合成回路２、及び１／４波長線路５を含む。合成回路２は、キャリアアンプ１０とピークアンプ２０との出力を合成する合成点Ｐ０を含む。 FIG. 1 is a circuit configuration diagram showing a symmetric Doherty amplifier according to a comparative example. As shown in FIG. 1, the Doherty amplifier includes a distribution circuit 1, a carrier amplifier 10, a peak amplifier 20, ¼ wavelength phase delay lines 41 and 42, offset lines 31 and 32, a synthesis circuit 2, and a ¼ wavelength line. 5 is included. The synthesis circuit 2 includes a synthesis point P0 that synthesizes the outputs of the carrier amplifier 10 and the peak amplifier 20.

キャリアアンプ１０、オフセット線路３１、及び１／４波長位相遅延線路４１は、この順で直列に接続され、他方、１／４波長位相遅延線路４２、ピークアンプ２０、及びオフセット線路３２は、この順で直列に接続されている。キャリアアンプ１０、及び１／４波長位相遅延線路４２は、分配回路１を介して、互いに接続され、１／４波長位相遅延線路４１、及びオフセット線路３２は、合成点Ｐ０を介して、互いに接続されている。 The carrier amplifier 10, the offset line 31, and the quarter wavelength phase delay line 41 are connected in series in this order, while the quarter wavelength phase delay line 42, the peak amplifier 20, and the offset line 32 are in this order. Are connected in series. The carrier amplifier 10 and the ¼ wavelength phase delay line 42 are connected to each other via the distribution circuit 1, and the ¼ wavelength phase delay line 41 and the offset line 32 are connected to each other via the synthesis point P0. Has been.

分配回路１は、入力端子Ｔｉｎから入力された入力信号Ｓ１を、例えば電力が均等になるように、第１及び第２の入力信号Ｓ１，Ｓ２に分配する。第１の入力信号Ｓ１は、キャリアアンプ１０に入力され、他方、第２の入力信号Ｓ２は、１／４波長位相遅延線路４２を介してピークアンプ２０に入力される。１／４波長位相遅延線路４２は、第２の入力信号Ｓ２に９０度の位相遅延を与える。 The distribution circuit 1 distributes the input signal S1 input from the input terminal Tin to the first and second input signals S1 and S2 so that, for example, the power becomes equal. The first input signal S 1 is input to the carrier amplifier 10, while the second input signal S 2 is input to the peak amplifier 20 via the ¼ wavelength phase delay line 42. The quarter-wave phase delay line 42 gives a phase delay of 90 degrees to the second input signal S2.

キャリアアンプ１０は、入力された第１の入力信号Ｓ１を増幅し、他方、ピークアンプ２０は、入力された第２の入力信号Ｓ２を増幅する。具体的には、キャリアアンプ１０は、常時、第１の入力信号Ｓ１を増幅し、他方、ピークアンプ２０は、第２の入力信号Ｓ２の電力が所定値以上、すなわち、ピークである場合に、入力信号Ｓ２を増幅する。例えば、キャリアアンプ１０は、Ａ級又はＡＢ級アンプであり、ピークアンプ２０は、Ｃ級アンプである。また、キャリアアンプ１０、及びピークアンプ２０の各飽和出力電力は、同一であり、例えば１００（Ｗ）である。 The carrier amplifier 10 amplifies the input first input signal S1, while the peak amplifier 20 amplifies the input second input signal S2. Specifically, the carrier amplifier 10 always amplifies the first input signal S1, while the peak amplifier 20 is when the power of the second input signal S2 is equal to or higher than a predetermined value, that is, a peak. The input signal S2 is amplified. For example, the carrier amplifier 10 is a class A or AB class amplifier, and the peak amplifier 20 is a class C amplifier. The saturated output powers of the carrier amplifier 10 and the peak amplifier 20 are the same, for example, 100 (W).

キャリアアンプ１０から出力された第１の出力信号Ｓ１０は、オフセット線路３１と、１／４波長位相遅延線路４１とを介して、合成点Ｐ０に至る。一方、ピークアンプ２０から出力された第２の出力信号Ｓ２０は、オフセット線路３２を介して、合成点Ｐ０に至る。第１及び第２の出力信号Ｓ１０，Ｓ２０の合成信号は、１／４波長線路５を介して、出力端子Ｔｏｕｔから出力される。 The first output signal S10 output from the carrier amplifier 10 reaches the synthesis point P0 via the offset line 31 and the quarter wavelength phase delay line 41. On the other hand, the second output signal S20 output from the peak amplifier 20 reaches the synthesis point P0 via the offset line 32. The combined signal of the first and second output signals S10 and S20 is output from the output terminal Tout via the quarter wavelength line 5.

オフセット線路３２の電気長は、バックオフ動作時における合成点Ｐ０から見たピークアンプ２０のインピーダンスが、理想的には開放端となる程度に、高い値に設定されている。オフセット線路３１の電気長は、オフセット線路３２の電気長と同一である。 The electrical length of the offset line 32 is set to a high value so that the impedance of the peak amplifier 20 viewed from the synthesis point P0 during the back-off operation is ideally an open end. The electrical length of the offset line 31 is the same as the electrical length of the offset line 32.

１／４波長位相遅延線路４１は、ピークアンプ２０側の１／４波長位相遅延線路４２により与えられた９０度の位相遅延を補償するように、第１の入力信号Ｓ１に９０度の位相遅延を与える。これにより、第１及び第２の入力信号Ｓ１，Ｓ２は、キャリアアンプ１０、及びピークアンプ２０の飽和動作時に、合成点Ｐ０において位相が一致した状態で合成される。また、１／４波長線路５は、合成点Ｐ０と出力端子Ｔｏｕｔの間において出力インピーダンスを変換する。 The quarter-wave phase delay line 41 has a 90-degree phase delay on the first input signal S1 so as to compensate for the 90-degree phase delay given by the quarter-wave phase delay line 42 on the peak amplifier 20 side. give. As a result, the first and second input signals S1 and S2 are synthesized in a state where the phases coincide at the synthesis point P0 during the saturation operation of the carrier amplifier 10 and the peak amplifier 20. The quarter wavelength line 5 converts the output impedance between the synthesis point P0 and the output terminal Tout.

例えば、キャリアアンプ１０、及びピークアンプ２０の飽和動作時における出力インピーダンスは、１０（Ω）であり、合成点Ｐ０におけるインピーダンスは、６．７（Ω）である。また、出力端子Ｔｏｕｔにおけるインピーダンスは、１／４波長線路５によるインピーダンス変換よって、例えば５０（Ω）となる。 For example, the output impedance at the saturation operation of the carrier amplifier 10 and the peak amplifier 20 is 10 (Ω), and the impedance at the synthesis point P0 is 6.7 (Ω). Further, the impedance at the output terminal Tout becomes, for example, 50 (Ω) due to impedance conversion by the quarter wavelength line 5.

図２は、キャリアアンプ１０の内部構成、すなわち、キャリアアンプ１０のチップを構成するパッケージ内の構成を示している。図２に示すように、キャリアアンプ１０は、パッケージ基板１００と、入力端子１０１と、フィールドスルー１０１１，１０２１と、出力端子１０２と、入力側内部変換回路１０３と、ＦＥＴ回路（ＦＥＴ：ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）１０４と、出力側内部変換回路１０５とを含む。ＦＥＴ回路１０４は、半導体チップ上に設けられたＦＥＴデバイスにより構成される。フィールドスルー１０１１，１０２１は、基板１０１２，１０２２にそれぞれ搭載されている。出力側内部変換回路１０５は、インダクタンス成分の線路を有するインダクタ回路１０５ａ、及び、高誘電体基板により形成されたコンデンサ回路１０５ｂを含む。インダクタ回路１０５ａは、基板１０５１ａに搭載されている。コンデンサ回路１０５ｂは、基板１０５１ｂにそれぞれ搭載されている。 FIG. 2 shows an internal configuration of the carrier amplifier 10, that is, a configuration in a package constituting a chip of the carrier amplifier 10. As shown in FIG. 2, the carrier amplifier 10 includes a package substrate 100, an input terminal 101, field through 1011 and 1021, an output terminal 102, an input-side internal conversion circuit 103, and an FET circuit (FET: Field Effect Transistor). ) 104 and an output side internal conversion circuit 105. The FET circuit 104 is configured by an FET device provided on a semiconductor chip. The field throughs 1011 and 1021 are mounted on the substrates 1012 and 1022, respectively. The output-side internal conversion circuit 105 includes an inductor circuit 105a having an inductance component line, and a capacitor circuit 105b formed of a high dielectric substrate. The inductor circuit 105a is mounted on the substrate 1051a. The capacitor circuits 105b are mounted on the substrate 1051b, respectively.

パッケージ基板１００は、例えば、セラミックなどの絶縁物を含む絶縁層に、銅などの金属を含む金属層１００１を積層して形成されている。もっとも、パッケージ基板１００は、放熱性を向上するために、金属層１００１のみから形成されてもよい。パッケージ基板１００は、例えば矩形状を有し、入力側内部変換回路１０３と、ＦＥＴ回路１０４と、出力側内部変換回路１０５とが設けられている。なお、図示しないが、各回路１０３〜１０５は、金属ケース、または絶縁体のケースによって共通に覆われている。また、基板１０１２，１０２２，基板１０５１ａ，基板１０５１ｂは、それぞれセラミックなどの絶縁物を含む絶縁層から形成されている。 The package substrate 100 is formed, for example, by laminating a metal layer 1001 containing a metal such as copper on an insulating layer containing an insulator such as ceramic. But the package board | substrate 100 may be formed only from the metal layer 1001, in order to improve heat dissipation. The package substrate 100 has, for example, a rectangular shape, and is provided with an input side internal conversion circuit 103, an FET circuit 104, and an output side internal conversion circuit 105. Although not shown, each of the circuits 103 to 105 is commonly covered with a metal case or an insulator case. The substrates 1012, 1022, the substrate 1051 a, and the substrate 1051 b are each formed of an insulating layer containing an insulator such as ceramic.

ＦＥＴ回路１０４と、入力側内部変換回路１０３と、出力側内部変換回路１０５は、互いに独立して形成され、ろう材などの接着部材によってパッケージ基板１００の金属層１００１の表面に接着されている。ここで、金属層１００１は、接地電極（つまり、ＧＮＤ）として機能する。また、入力端子１０１と、出力端子１０２と、入力側内部変換回路１０３と、ＦＥＴ回路１０４と、出力側内部変換回路１０５は、１本以上のボンディングワイヤ１０６により互いに電気的に接続されている。 The FET circuit 104, the input side internal conversion circuit 103, and the output side internal conversion circuit 105 are formed independently of each other, and are bonded to the surface of the metal layer 1001 of the package substrate 100 by an adhesive member such as a brazing material. Here, the metal layer 1001 functions as a ground electrode (that is, GND). Further, the input terminal 101, the output terminal 102, the input side internal conversion circuit 103, the FET circuit 104, and the output side internal conversion circuit 105 are electrically connected to each other by one or more bonding wires 106.

ＦＥＴ回路１０４は、１個または複数のＦＥＴを含んでいる。なお、本実施例では、複数のＦＥＴを含むマルチフィンガータイプＦＥＴが搭載されているものとする。 The FET circuit 104 includes one or more FETs. In this embodiment, it is assumed that a multi-finger type FET including a plurality of FETs is mounted.

ＦＥＴ回路１０４は、例えば、窒化物半導体、またはＧａＡｓ（ガリウムヒ素）系半導体により形成される。窒化物半導体の例としては、ＧａＮ、ＡｌＧａＮ、ＩｎＮ、ＡｌＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＧａＩｎＮ、ＩｎＡｌＧａＮなどが挙げられる。一方、ＧａＡｓ系半導体の例としては、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＡｌＡｓなどが挙げられる。なお、本比較例では、トランジスタとして、ＦＥＴ回路１０４を例示しているが、他のトランジスタを採用することもできる。 The FET circuit 104 is formed of, for example, a nitride semiconductor or a GaAs (gallium arsenide) semiconductor. Examples of nitride semiconductors include GaN, AlGaN, InN, AlN, InGaN, InAlN, GaInN, and InAlGaN. On the other hand, examples of the GaAs semiconductor include GaAs, AlGaAs, InGaAs, InGaAlAs and the like. In this comparative example, the FET circuit 104 is illustrated as a transistor, but other transistors may be employed.

入力側内部変換回路１０３、及び出力側内部変換回路１０５は、インダクタンス素子やコンデンサ素子などを含み、入力端子１０１とＦＥＴ回路１０４の間、及びＦＥＴ回路１０４と出力端子１０２の間において、インピーダンスをそれぞれ整合させる。具体的には、入力側内部変換回路１０３、及び出力側内部変換回路１０５は、インピーダンスを変換して、ＦＥＴ回路１０４の入出力インピーダンスと信号Ｓ１、Ｓ１０の伝送線路の特性インピーダンスとを整合させる。なお、上述した構成は、ピークアンプ２０についても同様である。 The input side internal conversion circuit 103 and the output side internal conversion circuit 105 include an inductance element, a capacitor element, and the like. Impedances are respectively input between the input terminal 101 and the FET circuit 104 and between the FET circuit 104 and the output terminal 102. Align. Specifically, the input-side internal conversion circuit 103 and the output-side internal conversion circuit 105 convert the impedance to match the input / output impedance of the FET circuit 104 with the characteristic impedance of the transmission lines of the signals S1 and S10. The configuration described above is the same for the peak amplifier 20.

図３は、ドハティ増幅器の出力電力に対するドレイン効率の変化を示すグラフである。図３に示すように、ドレイン効率のピーク値Ｅｐは、飽和出力電力Ｐｓ、及び、飽和出力電力から６（ｄＢ）程度のバックオフを取ったレベルＰｂ１に存在する（図中の実線を参照）。ここで、バックオフのレベルは、入力信号Ｓの瞬時ピーク電力比に基づき決定される。 FIG. 3 is a graph showing changes in drain efficiency with respect to output power of the Doherty amplifier. As shown in FIG. 3, the peak value Ep of the drain efficiency is present at the saturation output power Ps and at the level Pb1 with a back-off of about 6 (dB) from the saturation output power (see the solid line in the figure). . Here, the back-off level is determined based on the instantaneous peak power ratio of the input signal S.

一方、ＷｉＭＡＸ（ＷｏｒｌｄｗｉｄｅＩｎｔｅｒｏｐｅｒａｂｉｌｉｔｙｆｏｒＭｉｃｒｏｗａｖｅＡｃｃｅｓｓ）やＬＴＥ（ＬｏｎｇＴｉｍｅＥｖｏｌｕｔｉｏｎ）などの規格に代表される、いわゆる次世代無線通信技術において、伝送信号の瞬時ピーク電力比は、例えば８（ｄＢ）以上である。これに対応して、飽和出力電力から８（ｄＢ）程度のバックオフを取ったレベルＰｂ２にてピーク値Ｅｐを得るために（図中の点線を参照）、非対称型のドハティ増幅器が用いられる。非対称型のドハティ増幅器は、上述した対称型のドハティ増幅器とは異なり、キャリアアンプ、及びピークアンプの各飽和出力電力が、互いに相違する。 On the other hand, in a so-called next-generation wireless communication technology represented by standards such as WiMAX (Worldwide Interoperability for Microwave Access) and LTE (Long Time Evolution), the instantaneous peak power ratio of a transmission signal is, for example, 8 (dB) or more. . Correspondingly, an asymmetric Doherty amplifier is used to obtain a peak value Ep at a level Pb2 with a backoff of about 8 (dB) from the saturated output power (see the dotted line in the figure). The asymmetric Doherty amplifier differs from the above-described symmetric Doherty amplifier in that the saturated output powers of the carrier amplifier and the peak amplifier are different from each other.

非対称型のドハティ増幅器は、上述したような特性を得るために、入力信号の合成点におけるキャリアアンプ、及びピークアンプの飽和出力動作時の各出力インピーダンスＺｃ，Ｚｐが、以下のように、互いに非対称な関係を有している。
Ｚｐ＝Ｚｍ／Γ 式（１）
ここで、Γは、ピークアンプの飽和出力電力Ｐｐのキャリアアンプの飽和出力電力Ｐｃに対する比（いわゆる、サイズ比Ｐｐ／Ｐｃ）である。 In the asymmetric Doherty amplifier, in order to obtain the above-described characteristics, the output impedances Zc and Zp at the saturation output operation of the carrier amplifier and the peak amplifier at the input signal combining point are asymmetric with each other as follows. Have a good relationship.
Zp = Zm / Γ Formula (1)
Here, Γ is the ratio of the saturation output power Pp of the peak amplifier to the saturation output power Pc of the carrier amplifier (so-called size ratio Pp / Pc).

例えば、ピークアンプの飽和出力電力Ｐｐ＝１５０（Ｗ）であり、キャリアアンプの飽和出力電力Ｐｃ＝１００（Ｗ）である場合、サイズ比Γ＝１．５である。この場合、例えば、Ｚｃ＝５０（Ω）とすると、上記の式（１）に従って、Ｚｐ＝３３（Ω）である。 For example, when the saturation output power Pp of the peak amplifier is 150 (W) and the saturation output power Pc of the carrier amplifier is 100 (W), the size ratio Γ = 1.5. In this case, for example, when Zc = 50 (Ω), Zp = 33 (Ω) according to the above equation (1).

図４は、比較例に係る非対称型ドハティ増幅器を示す回路構成を示す。図４に示すように、非対称型ドハティ増幅器は、分配回路１、キャリアアンプ１１、ピークアンプ２１、１／４波長位相遅延線路４１，４２、オフセット線路３１，３２、入力側外部変換回路７１，７２、出力側外部変換回路６１，６２、合成回路２、及び１／４波長線路５を含む。ここで、図１と共通する構成については、同一の符号を付し、その説明を省略する。 FIG. 4 shows a circuit configuration of an asymmetric Doherty amplifier according to a comparative example. As shown in FIG. 4, the asymmetric Doherty amplifier includes a distribution circuit 1, a carrier amplifier 11, a peak amplifier 21, ¼ wavelength phase delay lines 41 and 42, offset lines 31 and 32, and input side external conversion circuits 71 and 72. , Output side external conversion circuits 61 and 62, a synthesis circuit 2, and a quarter wavelength line 5. Here, components common to those in FIG. 1 are denoted by the same reference numerals and description thereof is omitted.

入力側外部変換回路７１、及び出力側外部変換回路６１は、キャリアアンプ１１の入力側、及び出力側において、入力信号Ｓ１の伝送線路との間でインピーダンスをそれぞれ整合させる。入力側外部変換回路７２、及び出力側外部変換回路６２は、ピークアンプ２１の入力側、及び出力側において、入力信号Ｓ２の伝送線路との間でインピーダンスをそれぞれ整合させる。 The input-side external conversion circuit 71 and the output-side external conversion circuit 61 match impedances with the transmission line of the input signal S1 on the input side and output side of the carrier amplifier 11, respectively. The input-side external conversion circuit 72 and the output-side external conversion circuit 62 match impedances with the transmission line of the input signal S2 on the input side and output side of the peak amplifier 21, respectively.

もっとも、キャリアアンプ１１、及びピークアンプ２１は、図２で示したように、チップ内にも変換回路１０３，１０５を有しているので、キャリアアンプ１１、及びピークアンプ２１の各々に、二段階の整合手段が存在することになる。このような構成を採用するのは、インピーダンスを段階的に変化させることによって、Ｑ値を低減し、良好な帯域特性を確保することができるからである。 However, since the carrier amplifier 11 and the peak amplifier 21 have the conversion circuits 103 and 105 in the chip as shown in FIG. 2, each of the carrier amplifier 11 and the peak amplifier 21 includes two stages. There will be matching means. The reason for adopting such a configuration is that the Q value can be reduced and good band characteristics can be ensured by changing the impedance stepwise.

出力側外部変換回路６１は、インダクタンス素子Ｌ１、及びコンデンサ素子Ｃ１を含んでいる。インダクタンス素子Ｌ１は、キャリアアンプ１１とオフセット線路３１の間に接続され、他方、コンデンサ素子Ｃ１は、一端が、インダクタンス素子Ｌ１とオフセット線路３１を結ぶ線路に接続され、他端が接地されている。また、出力側外部変換回路６２も、インダクタンス素子Ｌ２、及びコンデンサ素子Ｃ２を含み、ピークアンプ２１とオフセット線路３２の間に、同様に接続されている。 The output-side external conversion circuit 61 includes an inductance element L1 and a capacitor element C1. The inductance element L1 is connected between the carrier amplifier 11 and the offset line 31, while the capacitor element C1 has one end connected to the line connecting the inductance element L1 and the offset line 31, and the other end grounded. The output-side external conversion circuit 62 also includes an inductance element L2 and a capacitor element C2, and is similarly connected between the peak amplifier 21 and the offset line 32.

上述したように、非対称型ドハティ増幅器は、合成点Ｐ０において、キャリアアンプ１１、及びピークアンプ２１の飽和出力動作時の各出力インピーダンスＺｃ，Ｚｐが、上記の式（１）の関係を満たすことが求められる。したがって、出力側外部変換回路６１とオフセット線路３１との間の第１基準点Ｐ１における出力インピーダンスＺｃｉ、及び、出力側外部変換回路６２とオフセット線路３２との間の第２基準点Ｐ２における出力インピーダンスＺｐｉも、式（１）の関係を満たすことが求められる。 As described above, in the asymmetric Doherty amplifier, at the synthesis point P0, the output impedances Zc and Zp during the saturation output operation of the carrier amplifier 11 and the peak amplifier 21 satisfy the relationship of the above formula (1). Desired. Therefore, the output impedance Zci at the first reference point P1 between the output side external conversion circuit 61 and the offset line 31 and the output impedance at the second reference point P2 between the output side external conversion circuit 62 and the offset line 32. Zpi is also required to satisfy the relationship of formula (1).

キャリアアンプ１１、及びピークアンプ２１は、ＦＥＴ回路１０４の出力インピーダンスが低いため（例えば、２〜５（Ω））、内部変換回路１０５によって高い出力インピーダンスを得ている。キャリアアンプ１１、及びピークアンプ２１は、飽和出力電力が互いに異なるが、実質的に同じ出力インピーダンス（例えば１０（Ω））に設定される。 The carrier amplifier 11 and the peak amplifier 21 obtain a high output impedance by the internal conversion circuit 105 because the output impedance of the FET circuit 104 is low (for example, 2 to 5 (Ω)). The carrier amplifier 11 and the peak amplifier 21 are set to substantially the same output impedance (for example, 10 (Ω)) although the saturation output powers are different from each other.

このため、第１基準点Ｐ１、及び第２基準点Ｐ２の各出力インピーダンスＺｃｉ，Ｚｐｉは、出力側外部変換回路６１，６２の回路構成やパラメータなどを調整することにより所定の値に設定されることとなる。例えば、先に示された数値例の場合、出力側外部変換回路６１，６２により、Ｚｃｉ＝５０（Ω）、Ｚｐｉ＝３３（Ω）に調整する。このとき、オフセット線路３１、及び１／４波長位相遅延線路４１の特性インピーダンスは５０（Ω）であり、他方、オフセット線路３２の特性インピーダンスは３３（Ω）であるものとする。 Therefore, the output impedances Zci and Zpi of the first reference point P1 and the second reference point P2 are set to predetermined values by adjusting the circuit configuration and parameters of the output side external conversion circuits 61 and 62. It will be. For example, in the numerical example shown above, the output side external conversion circuits 61 and 62 adjust Zci = 50 (Ω) and Zpi = 33 (Ω). At this time, the characteristic impedance of the offset line 31 and the quarter wavelength phase delay line 41 is 50 (Ω), while the characteristic impedance of the offset line 32 is 33 (Ω).

このように、非対称型ドハティ増幅器は、対称型ドハティ増幅器と比べると、キャリアアンプ１１、ピークアンプ２１と接続する出力側外部変換回路６１，６２が付与されている点が異なり、さらに、この出力側外部変換回路６１，６２の回路構成やパラメータなども、それぞれ異なる。 As described above, the asymmetric type Doherty amplifier is different from the symmetric type Doherty amplifier in that output side external conversion circuits 61 and 62 connected to the carrier amplifier 11 and the peak amplifier 21 are provided. The circuit configurations and parameters of the external conversion circuits 61 and 62 are also different.

図５は、出力インピーダンスＺｃｉ，Ｚｐｉの調整の様子を表わすスミスチャートである。このスミスチャートは、詳しくは、イミタンスチャートであり、Ｚｃｉにより規格化されている。 FIG. 5 is a Smith chart showing how the output impedances Zci and Zpi are adjusted. Specifically, this Smith chart is an immittance chart and is standardized by Zci.

図５に示すように、キャリアアンプ１１、及びピークアンプ２１の出力インピーダンスＺｃ，Ｚｐが同じであるため、上記の式（１）の関係を満たすインピーダンスＺｃｉ，Ｚｐｉに整合させるためには、各インダクタンス素子Ｌ１，Ｌ２、及び各コンデンサ素子Ｃ１，Ｃ２のパラメータを相互に異ならせる必要がある。 As shown in FIG. 5, since the output impedances Zc and Zp of the carrier amplifier 11 and the peak amplifier 21 are the same, in order to match the impedances Zci and Zpi that satisfy the relationship of the above equation (1), It is necessary to make the parameters of the elements L1 and L2 and the capacitor elements C1 and C2 different from each other.

このように、出力側外部変換回路６１，６２は、各インダクタンス素子Ｌ１，Ｌ２、及び各コンデンサ素子Ｃ１，Ｃ２のパラメータが異なるから、回路の設計段階において、シミュレーション結果に基づく煩雑な調整を必要とする。 As described above, the output side external conversion circuits 61 and 62 require complicated adjustments based on simulation results in the circuit design stage because the parameters of the inductance elements L1 and L2 and the capacitor elements C1 and C2 are different. To do.

図６は、本実施例に係る非対称型ドハティ増幅器の回路構成図である。図６に示すように、非対称型ドハティ増幅器は、分配回路１、キャリアアンプ１２、ピークアンプ２２、１／４波長位相遅延線路４１，４２、オフセット線路３１，３２、入力側外部変換回路７１，７２、出力側外部変換回路６１，６２、補正線路８１，８２、合成回路２、及び１／４波長線路５を含む。ここで、図４と共通する構成については、同一の符号を付し、その説明を省略する。 FIG. 6 is a circuit configuration diagram of an asymmetric Doherty amplifier according to the present embodiment. As shown in FIG. 6, the asymmetric Doherty amplifier includes a distribution circuit 1, a carrier amplifier 12, a peak amplifier 22, ¼ wavelength phase delay lines 41 and 42, offset lines 31 and 32, and input side external conversion circuits 71 and 72. , Output side external conversion circuits 61 and 62, correction lines 81 and 82, synthesis circuit 2, and ¼ wavelength line 5. Here, about the structure which is common in FIG. 4, the same code | symbol is attached | subjected and the description is abbreviate | omitted.

本実施例の非対称型ドハティ増幅器は、２つの出力側外部変換回路６１，６２のパラメータＬｃ，Ｃｃが同じインピーダンス変換率を持つ構成になる。これを実現するために、キャリアアンプ１２、及びピークアンプ２２の飽和動作時の出力インピーダンスＺｃ，Ｚｐは互いに異なっている。出力インピーダンスＺｃおよびＺｐは、非対称ドハティ増幅器を構成するインピーダンスの比を実現するように設計される。出力側外部変換回路６１，６２が同じ構成であるため、その設計が容易である。これにより、補正線路８１，８２は、最終的に合成される際に、非対称ドハティ増幅器に必要となるインピーダンス差を実現するために設けられている。 The asymmetric Doherty amplifier of this embodiment has a configuration in which the parameters Lc and Cc of the two output side external conversion circuits 61 and 62 have the same impedance conversion rate. In order to realize this, the output impedances Zc and Zp during the saturation operation of the carrier amplifier 12 and the peak amplifier 22 are different from each other. The output impedances Zc and Zp are designed to realize a ratio of impedances constituting the asymmetric Doherty amplifier. Since the output side external conversion circuits 61 and 62 have the same configuration, the design is easy. Thereby, the correction lines 81 and 82 are provided in order to realize an impedance difference required for the asymmetric Doherty amplifier when finally combined.

また、キャリアアンプ１２とピークアンプ２２は、それぞれ半導体デバイスで構成されている。キャリアアンプ１２を構成する半導体デバイス、およびピークアンプ２２を構成する半導体デバイスは、デバイスパッケージ内に収容される。デバイスパッケージには出力側内部整合回路（内部変換回路）が搭載されている。この出力側整合回路は、半導体デバイスの出力インピーダンスを、キャリアアンプ１２あるいはピークアンプ２２として要求される出力インピーダンスに変換する。 The carrier amplifier 12 and the peak amplifier 22 are each composed of a semiconductor device. The semiconductor device constituting the carrier amplifier 12 and the semiconductor device constituting the peak amplifier 22 are accommodated in a device package. An output side internal matching circuit (internal conversion circuit) is mounted on the device package. This output side matching circuit converts the output impedance of the semiconductor device into an output impedance required for the carrier amplifier 12 or the peak amplifier 22.

上記したように、本実施例では非対称ドハティ増幅器を構成するために、キャリアアンプ１２の出力インピーダンスとピークアンプ２２の出力インピーダンスを互いに異ならせている。すなわち、キャリアアンプ１２およびピークアンプ２２におけるそれぞれのデバイスパッケージ内の出力側内部整合回路は、互いに異なる出力インピーダンスを実現している。これら出力側内部整合回路は、半導体デバイスの出力インピーダンスをキャリアアンプ１２あるいはピークアンプ２２の出力インピーダンスに変換するために、単一段のインピーダンス変換を行っている。すなわち、複数段のインピーダンス変換によって、本発明に必要とされるキャリアアンプ１２あるいはピークアンプ２２の出力インピーダンスを実現するものではない。 As described above, in this embodiment, the output impedance of the carrier amplifier 12 and the output impedance of the peak amplifier 22 are made different from each other in order to constitute an asymmetric Doherty amplifier. That is, the output side internal matching circuits in the device packages in the carrier amplifier 12 and the peak amplifier 22 realize different output impedances. These output side internal matching circuits perform single-stage impedance conversion in order to convert the output impedance of the semiconductor device into the output impedance of the carrier amplifier 12 or the peak amplifier 22. That is, the output impedance of the carrier amplifier 12 or the peak amplifier 22 required for the present invention is not realized by a plurality of stages of impedance conversion.

補正線路８１，８２は、それぞれ、外部変換回路６１とオフセット線路３１の間、及び外部変換回路６２とオフセット線路３２の間に接続されている。補正線路８１は、外部変換回路６１の出力インピーダンスＺｃｉの補正線路８２の出力インピーダンスＺｐｉに対する比が、ピークアンプ２２の飽和出力電力Ｐｐのキャリアアンプ１２の飽和出力電力Ｐｃに対する比と同一となるように、外部変換回路６２の出力インピーダンスを補正する。つまり、Ｚｃｉ：Ｚｐｉ＝Ｐｐ：Ｐｃが成立するように、補正線路８２は、基準点Ｐ２の出力インピーダンスＺｐｉを調整する。補正線路８１は、補正線路８２による位相の変化を補正するもので、補正線路８２の電気長と同一である。 The correction lines 81 and 82 are connected between the external conversion circuit 61 and the offset line 31 and between the external conversion circuit 62 and the offset line 32, respectively. The correction line 81 is such that the ratio of the output impedance Zci of the external conversion circuit 61 to the output impedance Zpi of the correction line 82 is the same as the ratio of the saturation output power Pp of the peak amplifier 22 to the saturation output power Pc of the carrier amplifier 12. The output impedance of the external conversion circuit 62 is corrected. That is, the correction line 82 adjusts the output impedance Zpi of the reference point P2 so that Zci: Zpi = Pp: Pc is established. The correction line 81 corrects a phase change caused by the correction line 82 and has the same electrical length as the correction line 82.

また、飽和動作時における出力インピーダンスＺｃの出力インピーダンスＺｐに対する比は、キャリアアンプ１２の飽和出力電力Ｐｃのピークアンプ２２の飽和出力電力Ｐｐに対する比、または、ピークアンプ２２の飽和出力電力Ｐｐのキャリアアンプ１２の飽和出力電力Ｐｃに対する比と同一である。つまり、Ｚｃ：Ｚｐ＝Ｐｐ：Ｐｃ、またはＺｃ：Ｚｐ＝Ｐｃ：Ｐｐの関係が成立する。 Further, the ratio of the output impedance Zc to the output impedance Zp during the saturation operation is the ratio of the saturation output power Pc of the carrier amplifier 12 to the saturation output power Pp of the peak amplifier 22 or the carrier amplifier of the saturation output power Pp of the peak amplifier 22. It is the same as the ratio of 12 to the saturated output power Pc. That is, the relationship Zc: Zp = Pp: Pc or Zc: Zp = Pc: Pp is established.

Ｚｃ：Ｚｐ＝Ｐｐ：Ｐｃの場合、キャリアアンプ１２、及びピークアンプ２２の各飽和出力電力Ｐｃ，Ｐｐが、それぞれ１００（Ｗ）、１５０（Ｗ）であるとすると、飽和動作時の出力インピーダンスＺｃ，Ｚｐは、それぞれ１５（Ω）、１０（Ω）となる。すなわち、キャリアアンプ１２、及びピークアンプ２２は、飽和動作時の出力インピーダンスＺｃ，Ｚｐと飽和出力電力Ｐｃ，Ｐｐとの間に反比例関係を有している。 In the case of Zc: Zp = Pp: Pc, if the saturated output powers Pc and Pp of the carrier amplifier 12 and the peak amplifier 22 are 100 (W) and 150 (W), respectively, the output impedance Zc during the saturation operation , Zp are 15 (Ω) and 10 (Ω), respectively. That is, the carrier amplifier 12 and the peak amplifier 22 have an inversely proportional relationship between the output impedances Zc and Zp during the saturation operation and the saturated output powers Pc and Pp.

キャリアアンプ１２、及びピークアンプ２２の出力インピーダンスＺｃ，Ｚｐは、出力側内部変換回路１０５の変換により、例えば、それぞれ１５（Ω）、１０（Ω）に調整される。そして、第１基準点Ｐ１の出力インピーダンスＺｃｉは、出力側外部変換回路６１の変換により５０（Ω）に調整され、一方、第２基準点Ｐ２の出力インピーダンスＺｐｉは、出力側外部変換回路６２、及び補正線路８２の変換により、３３（Ω）に調整される。ここで、補正線路８１，８２は、基準点Ｐ１の出力インピーダンスＺｃｉと同一の特性インピーダンス（５０（Ω））を有している。なお、入力信号Ｓの中心周波数は、２．５（ＧＨｚ）であるものと仮定する。 The output impedances Zc and Zp of the carrier amplifier 12 and the peak amplifier 22 are adjusted to, for example, 15 (Ω) and 10 (Ω), respectively, by the conversion of the output side internal conversion circuit 105. The output impedance Zci of the first reference point P1 is adjusted to 50 (Ω) by the conversion of the output-side external conversion circuit 61, while the output impedance Zpi of the second reference point P2 is adjusted to the output-side external conversion circuit 62, And 33 (Ω) is adjusted by conversion of the correction line 82. Here, the correction lines 81 and 82 have the same characteristic impedance (50 (Ω)) as the output impedance Zci of the reference point P1. It is assumed that the center frequency of the input signal S is 2.5 (GHz).

図７は、このインピーダンスの調整の様子を表わすスミスチャートである。このスミスチャートは、詳しくは、イミタンスチャートであり、Ｚｃｉにより規格化されている。 FIG. 7 is a Smith chart showing how the impedance is adjusted. Specifically, this Smith chart is an immittance chart and is standardized by Zci.

図７に示すように、キャリアアンプ１２の出力インピーダンスＺｃは、インダクタンス素子Ｌｃにより軌跡ｔ１１を描き、コンデンサ素子Ｃｃにより軌跡ｔ１２を描き、さらに、補正線路８１の特性インピーダンスはＺｃｉである事から基準点Ｐ１でのインピーダンスはＺｃｉとなる。一方、ピークアンプ２２の出力インピーダンスＺｐは、インダクタンス素子Ｌｃにより軌跡ｔ２１を描き、コンデンサ素子Ｃｃにより軌跡ｔ２２を描き、さらに、補正線路８２によりインピーダンスＺｃｉを中心とする円弧の軌跡ｔ２３を描くことによって、基準点Ｐ２のインピーダンスＺｐｉに至る。 As shown in FIG. 7, the output impedance Zc of the carrier amplifier 12 has a locus t11 drawn by the inductance element Lc, a locus t12 drawn by the capacitor element Cc, and the characteristic impedance of the correction line 81 is Zci. The impedance at P1 is Zci. On the other hand, the output impedance Zp of the peak amplifier 22 draws a locus t21 by the inductance element Lc, draws a locus t22 by the capacitor element Cc, and further draws an arc locus t23 centered on the impedance Zci by the correction line 82. It reaches the impedance Zpi of the reference point P2.

このような軌跡を描くことによって、出力インピーダンスＺｐ，Ｚｃは、互いの比Ｚｐ：Ｚｃを保持したまま、出力インピーダンスＺｐｉ，Ｚｃｉに変換される。すなわち、本実施例では、インピーダンスの変換によりＺｃ：Ｚｐ＝Ｚｃｉ：Ｚｐｉの関係が成立する。なお、この調整では、出力側外部変換回路６１，６２のインダクタンスＬｃ＝約１．４（ｎＨ）、及びキャパシタンスＣｃ＝約２．５（ｐＦ）とし、また、補正線路８１，８２は、特性インピーダンスを５０（Ω）、電気長を約１２０（度）相当とした。 By drawing such a locus, the output impedances Zp and Zc are converted into the output impedances Zpi and Zci while maintaining the mutual ratio Zp: Zc. That is, in this embodiment, the relationship of Zc: Zp = Zci: Zpi is established by impedance conversion. In this adjustment, the inductance Lc of the output side external conversion circuits 61 and 62 is about 1.4 (nH) and the capacitance Cc is about 2.5 (pF), and the correction lines 81 and 82 have characteristic impedances. Was 50 (Ω), and the electrical length was about 120 (degrees).

一方、Ｚｃ：Ｚｐ＝Ｐｃ：Ｐｐの場合、キャリアアンプ１２、及びピークアンプ２２の各飽和出力電力が、それぞれ１００（Ｗ）、１５０（Ｗ）であるとすると、飽和動作時の出力インピーダンスＺｃ，Ｚｐは、それぞれ１０（Ω）、１５（Ω）となる。すなわち、キャリアアンプ１２、及びピークアンプ２２は、飽和動作時の出力インピーダンスＺｃ，Ｚｐと飽和出力電力Ｐｃ，Ｐｐとの間に比例関係を有している。 On the other hand, when Zc: Zp = Pc: Pp, if the saturated output powers of the carrier amplifier 12 and the peak amplifier 22 are 100 (W) and 150 (W), respectively, the output impedance Zc, Zp is 10 (Ω) and 15 (Ω), respectively. That is, the carrier amplifier 12 and the peak amplifier 22 have a proportional relationship between the output impedances Zc and Zp during the saturation operation and the saturated output powers Pc and Pp.

キャリアアンプ１２、及びピークアンプ２２の出力インピーダンスＺｃ，Ｚｐは、出力側内部変換回路１０５の変換により、例えば、それぞれ１０（Ω）、１５（Ω）に調整される。そして、第１基準点Ｐ１，及び第２基準点Ｐ２の出力インピーダンスＺｃｉ，Ｚｐｉは、上記の例と同様に、５０（Ω），３３（Ω）にそれぞれ調整される。ここで、補正線路８２は、基準点Ｐ１の出力インピーダンスＺｃｉと同一の特性インピーダンス（５０（Ω））を有している。また、オフセット線路３１、及び１／４波長位相遅延線路４１の特性インピーダンスは基準点Ｐ１の出力インピーダンスＺｃｉと同一であり、他方、オフセット線路３２の特性インピーダンスは基準点Ｐ２の出力インピーダンスＺｐｉと同一であるものとする。 The output impedances Zc and Zp of the carrier amplifier 12 and the peak amplifier 22 are adjusted to, for example, 10 (Ω) and 15 (Ω), respectively, by the conversion of the output side internal conversion circuit 105. The output impedances Zci and Zpi of the first reference point P1 and the second reference point P2 are adjusted to 50 (Ω) and 33 (Ω), respectively, as in the above example. Here, the correction line 82 has the same characteristic impedance (50 (Ω)) as the output impedance Zci of the reference point P1. The characteristic impedance of the offset line 31 and the quarter wavelength phase delay line 41 is the same as the output impedance Zci of the reference point P1, while the characteristic impedance of the offset line 32 is the same as the output impedance Zpi of the reference point P2. It shall be.

図８は、このインピーダンスの調整の様子を表わすスミスチャートである。このスミスチャートは、詳しくは、イミタンスチャートであり、Ｚｃｉにより規格化されている。 FIG. 8 is a Smith chart showing how the impedance is adjusted. Specifically, this Smith chart is an immittance chart and is standardized by Zci.

図８に示すように、キャリアアンプ１２の出力インピーダンスＺｃは、インダクタンス素子Ｌｃにより軌跡ｔ３１を描き、コンデンサ素子Ｃｃにより軌跡ｔ３２をき、さらに、補正線路８１の特性インピーダンスはＺｃｉである事から基準点Ｐ１でのインピーダンスはＺｃｉとなる。一方、ピークアンプ２２の出力インピーダンスＺｐは、インダクタンス素子Ｌｃにより軌跡ｔ４１を描き、コンデンサ素子Ｃｃにより軌跡ｔ４２を描き、さらに、補正線路８２によりインピーダンスＺｃｉを中心とする円弧の軌跡ｔ４３を描くことによって、基準点Ｐ２のインピーダンスＺｐｉに至る。 As shown in FIG. 8, the output impedance Zc of the carrier amplifier 12 draws a locus t31 by the inductance element Lc, a locus t32 by the capacitor element Cc, and the characteristic impedance of the correction line 81 is Zci. The impedance at P1 is Zci. On the other hand, the output impedance Zp of the peak amplifier 22 draws a locus t41 by the inductance element Lc, draws a locus t42 by the capacitor element Cc, and further draws an arc locus t43 centered on the impedance Zci by the correction line 82. It reaches the impedance Zpi of the reference point P2.

このような軌跡を描くことによって、出力インピーダンスＺｐ，Ｚｃは、互いの比が反転されて、出力インピーダンスＺｐｉ，Ｚｃｉに変換される。すなわち、本実施例では、インピーダンスの変換によりＺｃ：Ｚｐ＝Ｚｐｉ：Ｚｃｉの関係が成立する。この調整では、出力側外部変換回路６１，６２のインダクタンスＬｃ＝約１．２（ｎＨ）、及びキャパシタンスＣｃ＝約２．５（ｐＦ）とし、また、補正線路８１，８２は、特性インピーダンスを５０（Ω）、電気長を約２５（度）相当とした。 By drawing such a trajectory, the output impedances Zp and Zc are converted into output impedances Zpi and Zci with their ratios inverted. That is, in this embodiment, the relationship of Zc: Zp = Zpi: Zci is established by impedance conversion. In this adjustment, the inductance Lc of the output side external conversion circuits 61 and 62 is about 1.2 (nH) and the capacitance Cc is about 2.5 (pF), and the correction lines 81 and 82 have a characteristic impedance of 50. (Ω), the electrical length was about 25 (degrees) equivalent.

本実施例の非対称型ドハティ増幅器は、出力インピーダンスＺｐ，Ｚｃが一定の関係を満たし、さらに、上記の何れの場合でも、２つの出力側外部変換回路６１，６２が同一であるから、回路構成が単純化されるだけでなく、設計段階において、シミュレーション結果に基づく煩雑な調整が不要となり、設計が容易である。なお、本実施例では、インピーダンスとして、抵抗成分（スミスチャートの実軸上の位置）に着目して調整を行う例を挙げているが、これに限定されず、インダクタンス成分、または容量成分（スミスチャートの虚軸上の位置）について調整を行った場合に、同様の効果が得られることは自明である。 In the asymmetric type Doherty amplifier of this embodiment, the output impedances Zp and Zc satisfy a certain relationship, and since the two output side external conversion circuits 61 and 62 are the same in any of the above cases, the circuit configuration is the same. In addition to simplification, complicated design based on simulation results is not necessary at the design stage, and design is easy. In this embodiment, the impedance is adjusted by focusing on the resistance component (position on the real axis of the Smith chart) as the impedance. However, the present invention is not limited to this, and the inductance component or the capacitance component (Smith) It is obvious that the same effect can be obtained when the adjustment is performed on the position on the imaginary axis of the chart.

本実施例の非対称型ドハティ増幅器は、キャリアアンプ１１、ピークアンプ２１の出力インピーダンスＺｐ，Ｚｃを合成部において非対称ドハティ合成される関係で異ならせている。ここで、キャリアアンプ１１およびピークアンプ２１は、いずれも半導体チップを半導体パッケージ内に収容した、いわゆる半導体デバイスの形態である。すなわち、キャリアアンプ１１とピークアンプ２１は、それぞれ半導体デバイス内で異なる出力インピーダンスが実現されている。 In the asymmetric Doherty amplifier of the present embodiment, the output impedances Zp and Zc of the carrier amplifier 11 and the peak amplifier 21 are made different due to the asymmetric Doherty combination in the combining unit. Here, each of the carrier amplifier 11 and the peak amplifier 21 is a so-called semiconductor device in which a semiconductor chip is accommodated in a semiconductor package. That is, the carrier amplifier 11 and the peak amplifier 21 have different output impedances in the semiconductor device.

このため、キャリアアンプ１１とピークアンプ２１の出力端から合成部までの間は、対称型ドハティ増幅器と同じ回路構成を採用することができる。対称型あるいは非対称型のドハティ増幅器は、いずれも合成部およびドハティ増幅器としての出力インピーダンスに変換するための構成を備えている。たとえば、キャリアアンプおよびピークアンプである半導体デバイスからの出力インピーダンスをドハティ増幅器の出力インピーダンスへ変換する回路と、その後段でドハティ合成する合成部は、対称型あるいは非対称型いずれのドハティ増幅器においても必要な要素である。または、キャリアアンプおよびピークアンプである半導体デバイスからの出力をドハティ合成する合成部と、その後段のドハティ増幅器としての出力インピーダンスへの変換回路を有する構成は、対称型あるいは非対称型いずれのドハティ増幅器においても必要な要素である。このほか、インピーダンス調整回路などの要素が付加される場合もあるが、いずれも、これらの要素は、対称型あるいは非対称型を問わず、ドハティ増幅器には必要な要素である。すなわち、上記のようにキャリアアンプとピークアンプを構成するそれぞれの半導体デバイスの内部において必要な出力インピーダンスの違いを設けることで、半導体デバイスよりも後段側においては、対称型あるいは非対称型のいずれにも回路を共用することができるのである。 Therefore, the same circuit configuration as that of the symmetric Doherty amplifier can be employed between the output terminals of the carrier amplifier 11 and the peak amplifier 21 to the combining unit. Both symmetric and asymmetric Doherty amplifiers have a configuration for converting into output impedance as a synthesis unit and Doherty amplifier. For example, a circuit that converts the output impedance from a semiconductor device that is a carrier amplifier and a peak amplifier into an output impedance of a Doherty amplifier and a synthesis unit that performs Doherty synthesis at the subsequent stage are necessary for both symmetric and asymmetric Doherty amplifiers. Is an element. Alternatively, a configuration having a synthesis unit for synthesizing outputs from semiconductor devices that are carrier amplifiers and peak amplifiers and a conversion circuit for output impedance as a subsequent Doherty amplifier can be used in either symmetric type or asymmetric type Doherty amplifiers. Is also a necessary element. In addition, although an element such as an impedance adjustment circuit may be added, these elements are necessary elements for the Doherty amplifier regardless of whether they are symmetric or asymmetric. In other words, by providing the required output impedance difference inside each semiconductor device constituting the carrier amplifier and the peak amplifier as described above, either the symmetric type or the asymmetric type is provided on the downstream side of the semiconductor device. The circuit can be shared.

図９は、本実施例の非対称型ドハティ増幅器を回路基板に実装した場合のレイアウトの一例を示している。図９に示すように、回路基板２００は、セラミックなどの誘電体の表面に、金などの金属により配線パタンを形成したものである。配線パタンには、１／４波長位相遅延線路４１、オフセット線路３１，３２、補正線路８１，８２、給電電極Ｖｃｃ、及び接地電極ＧＮＤなどが含まれる。 FIG. 9 shows an example of the layout when the asymmetric Doherty amplifier of this embodiment is mounted on a circuit board. As shown in FIG. 9, the circuit board 200 has a wiring pattern made of metal such as gold on the surface of a dielectric such as ceramic. The wiring pattern includes a ¼ wavelength phase delay line 41, offset lines 31, 32, correction lines 81, 82, a feeding electrode Vcc, a ground electrode GND, and the like.

回路基板２００は、周囲を接地電極ＧＮＤにより囲まれ、左右両端に、入力端子Ｔｉｎ、及び出力端子Ｔｏｕｔが設けられている。また、回路基板２００の中央には、キャリアアンプ１２、及びピークアンプ２２が実装されている。キャリアアンプ１２、及びピークアンプ２２は、入力端子１２ａ，２２ａ、及び出力端子１２ｂ，２２ｂを介して、配線パタンと電気的に接続されている。キャリアアンプ１２、及びピークアンプ２２は、互いに独立したチップであり、それぞれ、図２を参照して説明した内部構成を有する。 The circuit board 200 is surrounded by a ground electrode GND, and an input terminal Tin and an output terminal Tout are provided at both left and right ends. A carrier amplifier 12 and a peak amplifier 22 are mounted at the center of the circuit board 200. The carrier amplifier 12 and the peak amplifier 22 are electrically connected to the wiring pattern via the input terminals 12a and 22a and the output terminals 12b and 22b. The carrier amplifier 12 and the peak amplifier 22 are chips independent of each other, and each have the internal configuration described with reference to FIG.

回路基板２００は、入力端子Ｔｉｎの近傍に、ＤＣカットコンデンサＣ３０と、９０度ハイブリッドカプラ１４２とが設けられている。９０度ハイブリッドカプラ１４２は、分配回路１、及び１／４波長位相遅延線路４２が内部に形成され続されている。接地抵抗Ｒｅは信号分配時の反射波を吸収するものであり、例えば５０(Ω)である。なお、ＤＣカットコンデンサＣ３０は、入力信号Ｓの直流成分をカットするものである。 The circuit board 200 is provided with a DC cut capacitor C30 and a 90-degree hybrid coupler 142 in the vicinity of the input terminal Tin. In the 90-degree hybrid coupler 142, the distribution circuit 1 and the quarter-wave phase delay line 42 are continuously formed. The grounding resistor Re absorbs a reflected wave at the time of signal distribution, and is 50 (Ω), for example. The DC cut capacitor C30 cuts the DC component of the input signal S.

図１０は、９０度ハイブリッドカプラ１４２の電気的構成を示している。図１０に示すように、９０度ハイブリッドカプラ１４２は、一対の入力端子Ｔ１１，Ｔ１２と、一対の出力端子Ｔ２１，Ｔ２２と、４つの１／４波長線路１４２１とを含む。４つの１／４波長線路１４２１は、各端子Ｔ１１〜Ｔ２２の間を結ぶように接続されている。 FIG. 10 shows an electrical configuration of the 90-degree hybrid coupler 142. As shown in FIG. 10, the 90-degree hybrid coupler 142 includes a pair of input terminals T11 and T12, a pair of output terminals T21 and T22, and four quarter wavelength lines 1421. The four quarter wavelength lines 1421 are connected so as to connect the terminals T11 to T22.

このように、分配回路１、及び１／４波長位相遅延線路４２を９０度ハイブリッドカプラ１４２により構成すると、実装面積を低減することができる。もっとも、構成態様は、これに限定されず、例えば、１／４波長位相遅延線路４２を、１／４波長位相遅延線路４１と同様に、配線パタンにより構成し、分配回路１を配線パタン同士の接点（ノード）として構成してもよい。 As described above, when the distribution circuit 1 and the quarter-wavelength phase delay line 42 are configured by the 90-degree hybrid coupler 142, the mounting area can be reduced. However, the configuration is not limited to this, and, for example, the ¼ wavelength phase delay line 42 is configured by a wiring pattern in the same manner as the ¼ wavelength phase delay line 41, and the distribution circuit 1 is arranged between the wiring patterns. You may comprise as a contact (node).

９０度ハイブリッドカプラ１４２は、入力側外部変換回路７１，７２を介して、キャリアアンプ１２、及びピークアンプ２２の一対の入力端子１２ａ，２２ａにそれぞれ電気的に接続されている。入力側外部変換回路７１，７２は、インダクタンス素子やコンデンサ素子などを含んで構成されている。 The 90-degree hybrid coupler 142 is electrically connected to the carrier amplifier 12 and the pair of input terminals 12a and 22a of the peak amplifier 22 via the input-side external conversion circuits 71 and 72, respectively. The input-side external conversion circuits 71 and 72 include an inductance element, a capacitor element, and the like.

入力端子１２ａ，２２ａは、ゲート側バイアス回路７１１，７１２にそれぞれ接続されている。ゲート側バイアス回路７１１，７１２は、キャリアアンプ１２、及びピークアンプ２２内のＦＥＴ回路１０４の各ゲート電極とそれぞれ接続され、このゲート電極にバイアス電圧を与えている。 The input terminals 12a and 22a are connected to gate side bias circuits 711 and 712, respectively. The gate side bias circuits 711 and 712 are connected to the gate electrodes of the FET circuit 104 in the carrier amplifier 12 and the peak amplifier 22, respectively, and apply a bias voltage to the gate electrodes.

ゲート側バイアス回路７１１，７１２は、それぞれ、給電電極Ｖｃｃと、インダクタンス素子Ｌｖと、コンデンサ素子Ｃｖとを含んでいる。インダクタンス素子Ｌｖは、配線パタンにより形成され、電源電圧が与えられる給電電極Ｖｃｃと入力端子１２ａ，２２ａとの間に接続している。コンデンサ素子Ｃｖは、インダクタンス素子Ｌｖと接地電極ＧＮＤの間に接続され、ノイズを除去するバイパスコンデンサとして機能する。 Each of the gate side bias circuits 711 and 712 includes a power supply electrode Vcc, an inductance element Lv, and a capacitor element Cv. The inductance element Lv is formed by a wiring pattern, and is connected between the power supply electrode Vcc to which a power supply voltage is applied and the input terminals 12a and 22a. The capacitor element Cv is connected between the inductance element Lv and the ground electrode GND, and functions as a bypass capacitor for removing noise.

一方、出力端子１２ｂ，２２ｂは、ドレイン側バイアス回路７２１，７２２とそれぞれ接続されている。ドレイン側バイアス回路７２１，７２２は、ゲート側バイアス回路７１１，７１２と同様の構成を有し、チップ内のＦＥＴ回路１０４の各ドレイン電極とそれぞれ接続され、このドレイン電極にバイアス電圧を与えている。 On the other hand, the output terminals 12b and 22b are connected to the drain side bias circuits 721 and 722, respectively. The drain side bias circuits 721 and 722 have the same configuration as the gate side bias circuits 711 and 712, are connected to the respective drain electrodes of the FET circuit 104 in the chip, and apply a bias voltage to the drain electrodes.

また、出力端子１２ｂ，２２ｂは、出力側外部変換回路６１，６２とそれぞれ接続されている。上述したように、出力側外部変換回路６１，６２は、上述したように、それぞれ、インダクタンス素子Ｌｃ、及びコンデンサ素子Ｃｃを含む。また、基準点Ｐ１は、補正線路８１とオフセット線路３１の間に設定され、基準点Ｐ２は、補正線路８２とオフセット線路３１の間に設定されている。 The output terminals 12b and 22b are connected to output-side external conversion circuits 61 and 62, respectively. As described above, the output-side external conversion circuits 61 and 62 include the inductance element Lc and the capacitor element Cc, respectively, as described above. Further, the reference point P1 is set between the correction line 81 and the offset line 31, and the reference point P2 is set between the correction line 82 and the offset line 31.

出力側外部変換回路６１は、補正線路８２、及びオフセット線路３１と、１／４波長位相遅延線路４１とを介して、合成点Ｐ０と接続され、他方、出力側外部変換回路６２は、補正線路８２と、オフセット線路３２とを介して、合成点Ｐ０と接続されている。１／４波長線路５は、合成点Ｐ０と出力端子Ｔｏｕｔとを接続している。オフセット線路３１，３２、１／４波長位相遅延線路４１、及び１／４波長線路５は、出力端子１２ｂ，２２ｂからの出力信号の進行方向が互い違いになるように配置されている。なお、１／４波長位相遅延線路４１、及びオフセット線路３２は、配線パタンにＤＣカットコンデンサＣ３１，Ｃ３２がそれぞれ設けられている。 The output side external conversion circuit 61 is connected to the synthesis point P0 via the correction line 82, the offset line 31, and the quarter wavelength phase delay line 41, while the output side external conversion circuit 62 is connected to the correction line. 82 and the offset line 32 are connected to the synthesis point P0. The quarter wavelength line 5 connects the synthesis point P0 and the output terminal Tout. The offset lines 31, 32, the quarter wavelength phase delay line 41, and the quarter wavelength line 5 are arranged so that the traveling directions of the output signals from the output terminals 12b, 22b are staggered. Note that the 1/4 wavelength phase delay line 41 and the offset line 32 are respectively provided with DC cut capacitors C31 and C32 in the wiring pattern.

本実施例では、キャリアアンプ１２、ピークアンプ２２、及び出力側外部変換回路６１，６２が、同一の回路基板２００に設けられているが、構成態様は、これに限定されない。例えば、キャリアアンプ１２、及び出力側外部変換回路６１を１つの回路基板に設け、ピークアンプ２２、及び出力側外部変換回路６２を別の回路基板に設けてもよい。あるいは、出力側外部変換回路６１，６２を１つの回路基板に設け、キャリアアンプ１２、及びピークアンプ２２を別の回路基板に設けてもよい。このように、使用する回路基板の枚数や共通の回路基板に設ける構成の選択は、制限されない。 In the present embodiment, the carrier amplifier 12, the peak amplifier 22, and the output side external conversion circuits 61 and 62 are provided on the same circuit board 200, but the configuration is not limited thereto. For example, the carrier amplifier 12 and the output-side external conversion circuit 61 may be provided on one circuit board, and the peak amplifier 22 and the output-side external conversion circuit 62 may be provided on another circuit board. Alternatively, the output side external conversion circuits 61 and 62 may be provided on one circuit board, and the carrier amplifier 12 and the peak amplifier 22 may be provided on another circuit board. As described above, the number of circuit boards to be used and the selection of the configuration provided on the common circuit board are not limited.

また、同一のパッケージ内に含める構成の選択も制限されない。例えば、図１１に示される半導体装置のように、キャリアアンプ１２、及びピークアンプ２２を１個のパッケージ内に設けてもよい。 Further, the selection of the configuration to be included in the same package is not limited. For example, like the semiconductor device shown in FIG. 11, the carrier amplifier 12 and the peak amplifier 22 may be provided in one package.

図１１に示すように、キャリアアンプ１２は、入力端子１２１、出力端子１２２、フィールドスルー１２１１，１２２１、入力側内部変換回路１２３、ＦＥＴ回路１２４、及び出力側内部変換回路１２５を含む。他方、ピークアンプ２２は、入力端子２２１、出力端子２２２、フィールドスルー２２１１，２２２１、入力側内部変換回路２２３、ＦＥＴ回路２２４、及び出力側内部変換回路２２５を含む。 As shown in FIG. 11, the carrier amplifier 12 includes an input terminal 121, an output terminal 122, field throughs 1211 and 1221, an input side internal conversion circuit 123, an FET circuit 124, and an output side internal conversion circuit 125. On the other hand, the peak amplifier 22 includes an input terminal 221, an output terminal 222, field throughs 2211 and 2221, an input side internal conversion circuit 223, an FET circuit 224, and an output side internal conversion circuit 225.

出力側内部変換回路１２５は、インダクタンス成分の線路を有するインダクタ回路１２５ａ、及び、高誘電体基板により形成されたコンデンサ回路１２５ｂを含む。出力側内部変換回路２２５は、インダクタンス成分の線路を有するインダクタ回路２２５ａ、及び、高誘電体基板により形成されたコンデンサ回路２２５ｂを含む。インダクタ回路１２５ａは、基板１２５１ａに搭載されている。コンデンサ回路１２５ｂは、基板１２５１ｂにそれぞれ搭載されている。インダクタ回路２２５ａは、基板２２５１ａに搭載されている。コンデンサ回路２２５ｂは、基板２２５１ｂにそれぞれ搭載されている。内部変換回路１２３は、基板１２３１に搭載されている。内部変換回路２２３は、基板２２３１にそれぞれ搭載されている。 The output side internal conversion circuit 125 includes an inductor circuit 125a having an inductance component line, and a capacitor circuit 125b formed of a high dielectric substrate. The output-side internal conversion circuit 225 includes an inductor circuit 225a having an inductance component line, and a capacitor circuit 225b formed of a high dielectric substrate. The inductor circuit 125a is mounted on the substrate 1251a. The capacitor circuits 125b are mounted on the substrate 1251b, respectively. The inductor circuit 225a is mounted on the substrate 2251a. The capacitor circuits 225b are mounted on the substrate 2251b, respectively. The internal conversion circuit 123 is mounted on the substrate 1231. The internal conversion circuits 223 are mounted on the substrate 2231, respectively.

フィールドスルー１２１１，２２１１は、それぞれ基板１２１０に搭載されている。フィールドスルー１２１１，２２１１は、それぞれ基板１２１０に搭載されている。フィールドスルー１２２１，２２２１は、それぞれ基板１２２０に搭載されている。基板１２１０，１２２０，１２３１，１２５１ａ，１２５１ｂ，２２３１，２２５１ａ，２２５１ｂは、それぞれセラミックなどの誘電体で構成される。なお、各部は、図２を参照して説明したものと同一であるから、その説明を省略する。 The field throughs 1211, 2111, respectively, are mounted on the substrate 1210. The field throughs 1211, 2111, respectively, are mounted on the substrate 1210. The field throughs 1221 and 2221 are mounted on the substrate 1220, respectively. The substrates 1210, 1220, 1231, 1251a, 1251b, 2231, 2251a, and 2251b are each made of a dielectric such as ceramic. Since each part is the same as that described with reference to FIG. 2, the description thereof is omitted.

入力側内部変換回路１２３，２２３、ＦＥＴ回路１２４，２２４、及び出力側内部変換回路１２５，２２５は、共通のパッケージ基板３００に設けられている。もっとも、半導体装置は、このように全ての回路１２３，２２３，１２４，２２４，１２５，２２５を、互いに独立した基板に設けたものに限定されず、一部の構成を同一の回路基板に設けてもよい。 Input-side internal conversion circuits 123 and 223, FET circuits 124 and 224, and output-side internal conversion circuits 125 and 225 are provided on a common package substrate 300. However, the semiconductor device is not limited to the case where all the circuits 123, 223, 124, 224, 125, and 225 are provided on independent substrates as described above, and a part of the configuration is provided on the same circuit board. Also good.

図１２に示すように、キャリアアンプ１２のＦＥＴ回路と、ピークアンプ２２のＦＥＴ回路とを共通の基板に集積化した単一の半導体チップ３２４で構成してもよい。この共通の基板としては、典型的には半導体基板が採用されるが、半導体デバイスがその上面に形成できるのであれば、誘電体材料で構成することもできる。この共通の基板の材料としては、一例としてはＳｉＣあるいはＧａＮあるいはＳｉあるいはＧａＡｓが挙げられる。 As shown in FIG. 12, the FET circuit of the carrier amplifier 12 and the FET circuit of the peak amplifier 22 may be constituted by a single semiconductor chip 324 integrated on a common substrate. As this common substrate, a semiconductor substrate is typically employed, but it may be made of a dielectric material as long as the semiconductor device can be formed on the upper surface thereof. Examples of the common substrate material include SiC, GaN, Si, or GaAs.

さらに、図１３のように、キャリアアンプ１２、及びピークアンプ２２に接続する入力側内部変換回路１２３，２２３を同一の誘電体基板３２３上に設けることができる。図１３では、出力側内部変換回路１２５はキャリアアンプ１２とピークアンプ２２の双方に共通した誘電体基板１２５ａおよび１２５ｂによって構成されている。つまり、キャリアアンプ１２、及びピークアンプ２２に接続する出力側内部変換回路１２５ａ，２２５ａは同一の誘電体基板３２５ａ上に設けられている。また、出力側内部変換回路１２５ｂと２２５ｂは同一の誘電体基板３２５ｂ上に設けられている。誘電体基板３２３，３２５ａ，３２５ｂは、それぞれセラミックなどの誘電体で構成することができる。 Further, as shown in FIG. 13, the input side internal conversion circuits 123 and 223 connected to the carrier amplifier 12 and the peak amplifier 22 can be provided on the same dielectric substrate 323. In FIG. 13, the output-side internal conversion circuit 125 is configured by dielectric substrates 125 a and 125 b that are common to both the carrier amplifier 12 and the peak amplifier 22. That is, the output side internal conversion circuits 125a and 225a connected to the carrier amplifier 12 and the peak amplifier 22 are provided on the same dielectric substrate 325a. The output side internal conversion circuits 125b and 225b are provided on the same dielectric substrate 325b. The dielectric substrates 323, 325a, and 325b can be made of a dielectric material such as ceramic.

図１４は、回路構成をさらに単純化した非対称型ドハティ増幅器である。図１４に示すように、本実施例の非対称型ドハティ増幅器は、図６と比較すると、出力側外部変換回路６１，６２を含まず、キャリアアンプ１２、及びピークアンプ２２の飽和出力時の各インピーダンスＺｃ，Ｚｐが、一定の関係を満たすように設定されている。 FIG. 14 shows an asymmetric Doherty amplifier with a further simplified circuit configuration. As shown in FIG. 14, the asymmetric type Doherty amplifier of this embodiment does not include the output side external conversion circuits 61 and 62, and each impedance at the saturated output of the carrier amplifier 12 and the peak amplifier 22 as compared with FIG. Zc and Zp are set so as to satisfy a certain relationship.

具体的には、キャリアアンプ１２のインピーダンスＺｃのピークアンプ２２のインピーダンスＺｐに対する比は、キャリアアンプ１２の飽和出力電力Ｐｃのピークアンプ２２の飽和出力電力Ｐｐに対する比と同一である。つまり、Ｚｃ：Ｚｐ＝Ｐｃ：Ｐｐの関係が成立する。例えば、キャリアアンプ１２の飽和出力電力Ｐｃ＝１００（Ｗ）、ピークアンプ２２の飽和出力電力Ｐｐ＝１５０（Ｗ）である場合、キャリアアンプ１２のインピーダンスＺｃ＝１５（Ω）、ピークアンプ２２のインピーダンスＺｐ＝１０（Ω）である。 Specifically, the ratio of the impedance Zc of the carrier amplifier 12 to the impedance Zp of the peak amplifier 22 is the same as the ratio of the saturated output power Pc of the carrier amplifier 12 to the saturated output power Pp of the peak amplifier 22. That is, the relationship Zc: Zp = Pc: Pp is established. For example, when the saturation output power Pc of the carrier amplifier 12 is 100 (W) and the saturation output power Pp of the peak amplifier 22 is 150 (W), the impedance Zc = 15 (Ω) of the carrier amplifier 12 and the impedance of the peak amplifier 22 Zp = 10 (Ω).

本実施例の非対称型ドハティ増幅器は、出力側外部変換回路６１，６２を含んでいないから、キャリアアンプ１２、及びピークアンプ２２の出力インピーダンスＺｃ，Ｚｐが、第１基準点Ｐ１、及び第２基準点Ｐ２のインピーダンスＺｃｉ，Ｚｐｉとそれぞれ同一である。これにより、上記の式（１）が満たされる。 Since the asymmetric Doherty amplifier of the present embodiment does not include the output side external conversion circuits 61 and 62, the output impedances Zc and Zp of the carrier amplifier 12 and the peak amplifier 22 are the first reference point P1 and the second reference point. The impedances are the same as the impedances Zci and Zpi at the point P2. Thereby, said Formula (1) is satisfy | filled.

また、キャリアアンプ１２、及びピークアンプ２２の出力インピーダンスＺｃ，Ｚｐは、実施例１，２と同様に、ＦＥＴ回路１０４の出力インピーダンスを出力側内部変換回路１０５によって変換することにより、例えば、１５（Ω）、１０（Ω）にそれぞれ調整される。 Similarly to the first and second embodiments, the output impedances Zc and Zp of the carrier amplifier 12 and the peak amplifier 22 are converted to the output impedance of the FET circuit 104 by the output side internal conversion circuit 105, for example, 15 ( Ω) and 10 (Ω), respectively.

図１５は、実施例２に調整線路を追加した非対称型ドハティ増幅器である。図１５に示すように、出力インピーダンスＺｃ，Ｚｐを調整する調整線路９１，９２を、キャリアアンプ１２、及びピークアンプ２２の外部に接続してもよい。 FIG. 15 shows an asymmetric Doherty amplifier in which an adjustment line is added to the second embodiment. As shown in FIG. 15, adjustment lines 91 and 92 for adjusting the output impedances Zc and Zp may be connected to the outside of the carrier amplifier 12 and the peak amplifier 22.

本実施例の非対称型ドハティ増幅器は、キャリアアンプ１１、ピークアンプ２１の出力インピーダンスＺｐ，Ｚｃを合成部において非対称ドハティ合成される関係で異ならせている。このため、キャリアアンプ１１とピークアンプ２１の出力端から合成部までの間は、対称型ドハティ増幅器と同じ回路構成を採用することができる。すなわち、本発明の非対称型ドハティ増幅器は対称型ドハティ増幅器の回路基板を共用することができる。 In the asymmetric Doherty amplifier of the present embodiment, the output impedances Zp and Zc of the carrier amplifier 11 and the peak amplifier 21 are made different due to the asymmetric Doherty combination in the combining unit. Therefore, the same circuit configuration as that of the symmetric Doherty amplifier can be employed between the output terminals of the carrier amplifier 11 and the peak amplifier 21 to the combining unit. That is, the asymmetric Doherty amplifier of the present invention can share the circuit board of the symmetric Doherty amplifier.

以上、好ましい実施例を参照して本発明の内容を具体的に説明したが、本発明の基本的技術思想及び教示に基づいて、当業者であれば、種々の変形態様を採り得ることは自明である。 Although the contents of the present invention have been specifically described above with reference to the preferred embodiments, it is obvious that those skilled in the art can take various modifications based on the basic technical idea and teachings of the present invention. It is.

１分配回路
１２キャリアアンプ
２２ピークアンプ
２合成回路
１０４ＦＥＴ回路
１０５内部変換回路
６１，６１外部変換回路
８１，８２補正線路 DESCRIPTION OF SYMBOLS 1 Distribution circuit 12 Carrier amplifier 22 Peak amplifier 2 Synthesis circuit 104 FET circuit 105 Internal conversion circuit 61, 61 External conversion circuit 81, 82 Correction line

Claims

A distribution circuit for distributing the input signal to the first and second input signals;
A carrier amplifier for amplifying the first input signal, comprising a configuration in which a first transistor and a first internal conversion circuit are provided in the same package;
A second transistor having a saturation output different from that of the first transistor and a second internal conversion circuit for converting to an output impedance different from the output impedance of the first internal conversion circuit are provided in the same package. A peak amplifier that amplifies the second input signal,
A Doherty amplifier comprising: a combining circuit that combines the first output signal output from the carrier amplifier and the second output signal output from the peak amplifier.

A second external conversion circuit connected between the carrier amplifier and the synthesis circuit; a second external conversion circuit connected between the peak amplifier and the synthesis circuit; and having the same circuit configuration as the first external conversion circuit. The Doherty amplifier according to claim 1, further comprising an external conversion circuit.

A first correction line connected to the first external conversion circuit for correcting an output impedance of the first external conversion circuit;
The Doherty amplifier according to claim 2, further comprising a second correction line connected to the second external conversion circuit and configured to correct an output impedance of the second external conversion circuit.

4. The first transistor and the first internal conversion circuit, and the second transistor and the second internal conversion circuit are housed in the same package. The Doherty amplifier in any one.

5. The Doherty amplifier according to claim 4, wherein the first and second transistors are configured by a single semiconductor chip provided on the same substrate.

5. The Doherty amplifier according to claim 4, wherein the first and second internal conversion circuits are provided on the same dielectric substrate.

A distribution circuit for distributing the input signal to the first and second input signals;
A carrier that amplifies the first input signal, has a predetermined output impedance, and includes a semiconductor device and a first internal conversion circuit that converts the output impedance of the semiconductor device into the predetermined output impedance in a single stage An amplifier,
A second internal signal that amplifies the second input signal, has a predetermined output impedance different from that of the carrier amplifier, and converts the output impedance of the semiconductor device into the predetermined output impedance in a single stage; A peak amplifier including a conversion circuit;
A Doherty amplifier comprising: a combining circuit that combines the first output signal output from the carrier amplifier and the second output signal output from the peak amplifier.