JP2013070099A - Method for manufacturing semiconductor light-emitting element - Google Patents
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Abstract
Description
本発明は、半導体発光素子の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor light emitting device.
一般に、窒化ガリウム(GaN)などの窒化物系III−V族化合物半導体はワイドバンドギャップを有する半導体であり、その特徴を活かし、高輝度の紫外〜青色・緑色発光ダイオード(LED:Light Emitting Diode)や青紫色レーザダイオード(LD:Laser Diode)などが研究・開発されている。 In general, nitride-based III-V compound semiconductors such as gallium nitride (GaN) are semiconductors having a wide band gap, and their characteristics are utilized to make high-intensity ultraviolet to blue / green light-emitting diodes (LEDs: Light Emitting Diodes). And blue-violet laser diodes (LDs) are being researched and developed.
半導体発光素子のより一層の高性能化、高効率化を図るためには、半導体発光素子の動作電圧を下げることが望まれる。窒化物系III−V族化合物半導体のp型不純物としては一般的にマグネシウム(Mg)が用いられる。しかし、Mgのアクセプタ準位が深いためにMgはアクセプタとして活性化しにくい。その結果として、電圧の上昇を招いてしまう。p型層における電圧を下げることが、半導体発光素子全体の動作電圧を低下させる点において、重要である。 In order to further improve the performance and efficiency of the semiconductor light emitting device, it is desired to lower the operating voltage of the semiconductor light emitting device. Generally, magnesium (Mg) is used as the p-type impurity of the nitride-based III-V compound semiconductor. However, since Mg acceptor levels are deep, Mg is difficult to activate as an acceptor. As a result, the voltage increases. Lowering the voltage in the p-type layer is important in terms of lowering the operating voltage of the entire semiconductor light emitting device.
半導体発光素子のp型層における電圧を下げる手段として、p型コンタクト層における電圧を下げることが1つの手法である。コンタクト層にかかる電圧は、接触抵抗と直列抵抗によって決まる。中でも接触抵抗を下げるためには、接触面積を増加させることが良い。 As a means for lowering the voltage in the p-type layer of the semiconductor light emitting device, reducing the voltage in the p-type contact layer is one technique. The voltage applied to the contact layer is determined by the contact resistance and the series resistance. In particular, in order to reduce the contact resistance, it is preferable to increase the contact area.
また、発光ダイオード(LED(Light-Emitting Diode))の発光効率を高めるためにn側層に凹凸をつけることが提案されている(非特許文献1参照)。
しかし、発光効率を高めるためには、活性層により近いp型層側に凹凸をつけることが望ましい。しかしながら、エッチングプロセス技術でp型層に凹凸をつけようとすると、膜厚が薄いために活性層までダメージを加えてしまう恐れがあり、高度なエッチングプロセス技術を要する。すなわち、エッチングによる凹凸層の形成では半導体結晶に損傷を与えやすく、半導体発光素子の特性を劣化させてしまう。 However, in order to increase the light emission efficiency, it is desirable to provide unevenness on the p-type layer side closer to the active layer. However, if an attempt is made to make the p-type layer uneven by an etching process technique, the active layer may be damaged due to the thin film thickness, which requires an advanced etching process technique. That is, the formation of the concavo-convex layer by etching tends to damage the semiconductor crystal and deteriorates the characteristics of the semiconductor light emitting device.
本発明は、上記事情を考慮してなされたものであって、活性層にダメージを与えることなく、動作電圧を低下させることのできる半導体発光素子の製造方法を提供することを目的とする。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a method for manufacturing a semiconductor light-emitting element capable of reducing the operating voltage without damaging the active layer.
本発明の一態様による半導体発光素子の製造方法は、{0001}面から<1−100>方向への第1傾斜角度が0°以上45°以下であってかつ<11−20>方向への第2傾斜角度が0°以上10°以下であり、前記第1および第2傾斜角度の少なくとも一方が0°ではない基板上に、III−V族窒化物半導体からなるn型層を形成する工程と、前記n型層上に、III−V族窒化物半導体からなる活性層を形成する工程と、前記活性層上に、III−V族窒化物半導体からなるp型第1層を形成する工程と、前記p型第1層上に、少なくともAlを含むIII−V族窒化物半導体を備え、上面が凹凸形状を有する凹凸層を形成する工程と、前記凹凸層上に、III−V族窒化物半導体からなるp型コンタクト層を形成する工程と、を備え、前記凹凸層は、p型不純物濃度が前記p型コンタクト層のp型不純物濃度より低いこと特徴とする。 In the method for manufacturing a semiconductor light-emitting device according to one embodiment of the present invention, the first tilt angle from the {0001} plane to the <1-100> direction is 0 ° to 45 °, and the <11-20> direction is Forming an n-type layer made of a group III-V nitride semiconductor on a substrate having a second tilt angle of 0 ° to 10 ° and at least one of the first and second tilt angles is not 0 °. And forming an active layer made of a group III-V nitride semiconductor on the n-type layer, and forming a p-type first layer made of a group III-V nitride semiconductor on the active layer. And a step of forming a concavo-convex layer having a concavo-convex shape on the upper surface thereof, and a III-V group nitridation on the concavo-convex layer. Forming a p-type contact layer made of a physical semiconductor. The concavo-convex layer has a p-type impurity concentration lower than that of the p-type contact layer.
本発明によれば、活性層にダメージを与えることなく、動作電圧を低下させることができる。 According to the present invention, the operating voltage can be lowered without damaging the active layer.
以下、本発明の実施形態を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail.
(第1実施形態)
本発明の第1実施形態による半導体発光素子の断面を図1に示す。本実施形態の半導体発光素子は発光ダイオードであって、n型GaNからなる半導体基板1上に形成されたn型GaN層2と、n型GaN層2上に形成されたn型GaNからなるn型ガイド層3と、n型ガイド層3上に形成された活性層4と、活性層4上に形成されたp型GaNからなるp型ガイド層5と、p型ガイド層5上に形成されたp型GaAlNからなる電子オーバーフロー防止層6と、電子オーバーフロー防止層上に形成されたp型GaNからなるp型ガイド層7と、p型ガイド層上に形成された凹凸層8と、凹凸層8上に形成されたp型GaNからなるコンタクト層9と、を備えている。また、このコンタクト層9上に電極11が設けられ、半導体基板1のn型GaN層2とは反対側に電極12が設けられている。
(First embodiment)
FIG. 1 shows a cross section of the semiconductor light emitting device according to the first embodiment of the present invention. The semiconductor light emitting device of this embodiment is a light emitting diode, and includes an n
次に、本実施形態の半導体発光素子の製造方法を説明する。 Next, a method for manufacturing the semiconductor light emitting device of this embodiment will be described.
本実施形態の製造方法は、n型GaNからなる半導体基板1上に、上記各層を結晶成長により形成する。結晶成長には、例えば有機金属気相成長法(MOCVD(Metal Organic Chemical Vapor Deposition))が用いられる。この他、分子線エピタキシー法(MBE(Molecular Beam Epitaxy))により結晶成長を行っても良い。n型不純物には、SiやGeなど種々の元素を用いることが可能であるが、本実施形態ではSiを用いるものとする。Siのドーピング量としては2×1018cm−3程度にすれば良い。また、本実施形態で用いるn型GaNからなる半導体基板1においては、{0001}面上に上記の各層が形成され、この{0001}面は、<1−100>方向への傾斜角度が0°以上45°以下であってかつ<11−20>方向への傾斜角度が0°以上10°以下であると良い。好ましくは<1−100>方向への傾斜角度が0°以上30°以下であってかつ<11−20>方向への傾斜角度が0°以上5°以下であるとよい。さらに、好ましくは<1−100>方向への傾斜角度が0°以上10°以下であってかつ<11−20>方向への傾斜角度が0°以上3°以下であると、後述の凹凸層8の形成が可能となる。これは、基板に傾斜角度を持たせることにより、結晶成長が始まるステップ端密度を意図的に高くするためである。角度が大きくなると、ステップ端密度も高くなる。しかしながら、単純に角度があれば良いというものではなく、<1−100>方向への傾斜角度が0°以上45°以下、好ましくは0°以上30°以下、さらに、好ましくは0°以上10°以下がよい。角度が小さすぎると、凹凸層が形成されるのに必要なステップ端密度が得られず、平坦な膜となる。逆に角度が大きすぎると、高品質な結晶成長が困難となり、貫通転位や積層欠陥、その他の欠陥が発生してしまう。<11−20>方向についても同じことが言え、傾斜角度は0°以上10°以下、好ましくは0°以上5°以下、さらに好ましくは0°以上3°以下が良い。
In the manufacturing method of the present embodiment, each of the above layers is formed by crystal growth on a
ここで、{0001}面は(0001)面や(000−1)面等の等価な面を含むミラー指数の包括表現である。一方、<1−100>方向は六方晶系の対称性に起因した結晶学的に等価な[1−100]、[10−10]、[−1100]、[−1010]、[01−10]、[0−110]方向を含む方向群の全体を集合的に表現するミラー指数である。また、<11−20>方向は[11−20]、[1−210]、[−2110]、[−1−120]、[−12−10]、[2−1−10]方向を含む方向群の全体を集合的に表現するミラー指数である。そして、[1−100]方向は、これに回転対称となる[10−10]方向とは区別される固有の方向であり、[11−20]は、これに回転対称となる[−12−10]方向や、[2−1−10]方向とは区別される固有の方向を意味するミラー指数である。なお、面方位や方向において、記号−(バー)はその直後の数字に付随して用いられる。 Here, the {0001} plane is a comprehensive expression of Miller indices including equivalent planes such as (0001) plane and (000-1) plane. On the other hand, the <1-100> direction is crystallographically equivalent [1-100], [10-10], [-1100], [-1010], [01-10] due to the hexagonal symmetry. ], A Miller index that collectively represents the entire direction group including the [0-110] direction. The <11-20> direction includes the [11-20], [1-210], [-2110], [-1-120], [-12-10], and [2-1-10] directions. It is a Miller index that collectively represents the entire direction group. The [1-100] direction is a unique direction that is distinguished from the [10-10] direction that is rotationally symmetric with respect to the [1-100] direction, and [11-20] is rotationally symmetric with respect to this. 10] direction or [2-1-10] direction is a Miller index that means a unique direction that is distinguished from the [2-1-10] direction. In the plane orientation and direction, the symbol-(bar) is used in association with the immediately following number.
本実施形態の発光ダイオードは、MOCVD法により作製した。原料は、トリメチルガリウム(TMG)、トリメチルアルミニウム(TMA)、トリメチルインジウム(TMI)、ビスシクロペンタジエニルマグネシウム(Cp2Mg)を用い、ガス原料として、アンモニア(NH3)、モノシラン(SiH4)を用いた。さらに、キャリアガスとして水素及び窒素を用いた。 The light emitting diode of this embodiment was manufactured by MOCVD. The raw material is trimethylgallium (TMG), trimethylaluminum (TMA), trimethylindium (TMI), biscyclopentadienylmagnesium (Cp 2 Mg), and the gas raw material is ammonia (NH 3 ), monosilane (SiH 4 ). Was used. Further, hydrogen and nitrogen were used as carrier gases.
まず、有機洗浄、酸洗浄によって処理したn型GaNからなる半導体基板1をMOCVD装置の反応室内に導入し、加熱されるサセプタ上に設置した。次いで、1100℃まで昇温する過程においてサーマルエッチングを施し、表面にできた自然酸化膜を除去した。
First, the
次いで、キャリアガスとして水素と窒素を流し、その後TMG及びSiH4の供給を開始し、n型GaN層2を形成する。続いて、n型GaN層2上に、n型不純物が1×1018cm−3程度ドープされた、膜厚0.1μm程度のGaNからなるn型ガイド層3を結晶成長する。n型GaN層2、n型ガイド層3を成長させる際の成長温度はいずれも1000℃〜1100℃である。また、n型ガイド層3として、n型GaNの代わりに、膜厚0.1μm程度のIn0.01Ga0.99Nを用いても良い。In0.01Ga0.99N層を用いる場合の成長温度は700℃〜800℃である。
Next, hydrogen and nitrogen are allowed to flow as carrier gases, and then supply of TMG and SiH 4 is started to form the n-
次に、TMG及びSiH4の供給を停止して、700℃〜800℃まで降温した。この温度状態において、TMG及びTMIの供給を開始し、n型ガイド層3上に活性層4を形成する。この活性層4は、膜厚3.5nm程度のアンドープのIn0.2Ga0.8Nからなる量子井戸層と、この量子井戸層の両側に設けられる膜厚7nm程度のアンドープのIn0.01Ga0.99Nからなるバリア層とからなる積層膜を複数積層した多重量子井戸(MQW(Multiple Quantum Well))構造を有している。室温におけるフォトルミネッセンスの波長を本実施形態では430nmに設計した。
Next, the supply of TMG and SiH 4 was stopped, and the temperature was lowered to 700 ° C to 800 ° C. In this temperature state, supply of TMG and TMI is started, and the
次に、TMG及びTMIの供給を停止し、1000℃〜1100℃まで昇温する。この温度状態で、TMG及びCp2Mgの供給を開始し、活性層4上にp型GaNからなるp型ガイド層5を成長させる。膜厚は90nm程度であれば良い。本実施形態ではp型不純物としてはMgを用いたが、Znなど種々の元素を用いることが可能である。Mgのドーピング量としては4×1018cm−3程度とした。また、p型ガイド層5として、p型GaNの代わりに、膜厚0.1μm程度のIn0.01Ga0.99Nを用いても良い。
In0.01Ga0.99Nを用いる場合は、成長温度は700℃〜800℃であればよい。
Next, the supply of TMG and TMI is stopped, and the temperature is raised to 1000 ° C. to 1100 ° C. In this temperature state, supply of TMG and Cp 2 Mg is started, and a p-type guide layer 5 made of p-type GaN is grown on the
In the case where In 0.01 Ga 0.99 N is used, the growth temperature may be 700 ° C. to 800 ° C.
次に、温度を1000℃〜1100℃に保った状態で、TMAの供給を開始し、p型ガイド層5上にp型不純物がドープされた膜厚10nm程度のGa0.8Al0.2Nを電子オーバーフロー防止層6として成長させる。Mgのドーピング量としては4×1018cm−3程度であれば良い。 Next, in a state where the temperature is maintained at 1000 ° C. to 1100 ° C., supply of TMA is started, and Ga 0.8 Al 0.2 having a thickness of about 10 nm in which p-type impurities are doped on the p-type guide layer 5. N is grown as the electron overflow prevention layer 6. The Mg doping amount may be about 4 × 10 18 cm −3 .
次に、このままの状態からTMAのみ供給を停止し、電子オーバーフロー防止層6上に、Mgが1×1019cm−3程度ドープされたp型GaNからなるp型ガイド層7を成長する。p型ガイド層7の膜厚は50nm程度とした。
Next, supply of only TMA is stopped from this state, and a p-
次に、TMG及びCp2Mgの供給を停止して、700℃〜800℃まで降温する。その後、この温度状態で、TMI、TMA、及びTMGの供給を開始して、p型ガイド層7上にInxGa1−x−yAlyN(0<x<1、0<y<1)からなる凹凸層8の形成を行う。本実施形態では、凹凸層8は{1−101}面、{1−102}面、{11−21}面、{11−22}面のいずれか、またはこれらが組み合わせられた面のファセットを有している。ここで、{1−101}面、{1−102}面、{11−21}面、{11−22}面はそれぞれ、(1−101)面、(1−102)面、(11−21)面、(11−22)面と等価な面を表している。
Next, the supply of TMG and Cp 2 Mg is stopped, and the temperature is lowered to 700 ° C. to 800 ° C. Then, at this temperature state, TMI, starting TMA, and the supply of TMG, an In on the p-type guide layer 7 x Ga 1-x-y Al y N (0 <x <1,0 <y <1 ) Is formed. In the present embodiment, the concavo-
本発明者らは、{1−101}面、{1−102}面、{11−21}面、{11−22}面のいずれか、またはこれらが組み合わせられた面のファセットを有する凹凸層を形成するのに成長温度が700℃〜800℃が良いことを見出した。これは、700℃未満の温度で成長させた場合、不純物が著しく取り込まれて素子として機能しなくなるためである。一方、800℃を超える温度で成長した場合、(0001)面の成長が支配的となり平坦な2次元膜の成長となってしまうことが分かった。 The present inventors have a concave-convex layer having a facet of any of {1-101} plane, {1-102} plane, {11-21} plane, {11-22} plane, or a combination thereof. It was found that a growth temperature of 700 ° C. to 800 ° C. is good for forming the film. This is because when grown at a temperature lower than 700 ° C., impurities are significantly incorporated and the device does not function. On the other hand, it has been found that when grown at a temperature exceeding 800 ° C., the growth of the (0001) plane becomes dominant and a flat two-dimensional film grows.
また、InxGa1−x−yAlyN(0<x<1、0<y<1)におけるAlの組成yは、0.001%以上6%以下、好ましくは0.01%以上3%以下、さらに好ましくは0.1%以上1%以下であることが良いことが分かった。ここで、Alの組成yは二次イオン質量分析計(SIMS(Secondary Ion-microprobe Mass Spectrometry))やX線回折(XRD(X-ray Diffraction))などから算出した値である。Alの組成yが0.001%未満である場合、たとえ成長温度が700℃〜800℃であったとしても、ファセットを有する3次元成長が起きないことを見出した。一方、InxGa1−x−yAlyN(0<x<1、0<y<1)におけるAlの組成yが6%を超えると、3次元成長が起きすぎるために凹凸層8に結晶欠陥が誘発され、半導体発光素子として機能しないことを見出した。また、InxGa1−x−yAlyN(0<x<1、0<y<1)におけるIn組成xは、1%以上20%以下、好ましくは1%以上10%以下が良い。In組成xが20%を超えると、量子井戸層で発光する光が凹凸層8で吸収されてしまうためである。ここで凹凸層8の形成には、n型GaNからなる半導体基板1の傾斜角度が<1−100>方向への傾斜角度が0°以上45°以下であってかつ<11−20>方向への傾斜角度が0°以上10°以下であることにより、結晶成長表面エネルギーを変化させていることにも起因する。なお、半導体基板1は、<1−100>方向および<11−20>方向の傾斜角度が共に0°であってはいけないが、一方が0°であっても良い。
In addition, the composition y of Al in In x Ga 1-xy Al y N (0 <x <1, 0 <y <1) is 0.001% or more and 6% or less, preferably 0.01% or more and 3 % Or less, more preferably 0.1% or more and 1% or less. Here, the composition y of Al is a value calculated from a secondary ion mass spectrometer (SIMS) (Secondary Ion-microprobe Mass Spectrometry) or X-ray diffraction (XRD (X-ray Diffraction)). It was found that when the composition y of Al is less than 0.001%, even if the growth temperature is 700 ° C. to 800 ° C., three-dimensional growth having facets does not occur. On the other hand, if the Al composition y in In x Ga 1-xy Al y N (0 <x <1, 0 <y <1) exceeds 6%, the three-dimensional growth occurs too much, and the
また、凹凸層8の結晶成長時のV族原料/III族原料のモル比は2000以上40000以下、さらに好ましくは4000以上20000以下が良い。なお、凹凸層8の最小膜厚は10nmであることが好ましく、凹凸の形状は周期が5nm以上100nm以下、好ましくは10nm以上80nm以下、さらに好ましくは20nm以上60nmであり、高低差が5nm以上200nm以下、好ましくは10nm以上100nm以下、さらに好ましくは15nm以上60nm以下である。凹凸層8のサイズがこの範囲にある時に、動作電圧の低減とともに、光取り出し効率の向上が可能となる。また、凹凸層8の膜厚が10nm未満であると、凹凸がp型コンタクト層9の上面に引き継がれず、p型コンタクト層9の表面の面積が増大しなくなるためである。なお、本実施形態では凹凸層8はp型不純物Mgを含んでいないが、含んでいてもよい。この場合は凹凸層8の形成時に原料ガスTMI、TMA、及びTMGの他に例えばCp2Mgを供給する必要がある。
Further, the molar ratio of the Group V raw material / Group III raw material during crystal growth of the concavo-
凹凸層8を形成した後、TMG、TMI、TMAの供給を停止して、1000℃〜1100℃まで昇温する。続いて、温度を保持し、TMG及びCp2Mgの供給を開始して、凹凸層8上に、Mgが1×1020cm−3程度ドープされた、膜厚60nm程度のp型GaNからなるp型コンタクト層9を成長する。p型コンタクト層9の膜厚は60nmと非常に薄いため、凹凸層8のファセットや粗さがそのままp型コンタクト層9にも引き継がれる。このため、p型コンタクト層9の表面の面積、すなわち電極11との接触面積が増大するために、動作電圧の低減につながる。なお、p型コンタクト層9として、p型GaNの代わりに、例えばIn0.01Ga0.99Nを用いてもよい。InGaNを成長する場合は成長温度が700℃〜800℃である。{1−101}面、{1−102}面、{11−21}面、{11−22}面のいずれか、またはこれらを組み合わせた面のファセット上に形成されたp型コンタクト層では、補償ドナーが形成されにくく、(0001)面上のp型コンタクト層と比較して、同量のp型不純物をドープしていても、アクセプタ濃度が上昇した。このことは、更なる動作電圧の低減につながる。
After forming the
結晶成長を行ったウェハに対して、以下のデバイスプロセスを行うことにより、最終的に発光ダイオードが作製される。 A light emitting diode is finally produced by performing the following device process on the wafer on which the crystal has been grown.
p型GaNからなるp型コンタクト層9上には、例えばパラジウム−白金−金(Pd/Pt/Au)の複合膜からなる電極11が形成される。例えば、Pdは膜厚0.05μm、Ptは膜厚0.05μm、Auは膜厚0.05μmである。なお、電極11は、光を透過する、例えばITOからなる透明電極であってもよい。
On the p-
電極11の形成後、n型GaN基板1側から研磨し、ウェハ厚を100μm程度までに薄くする。その後、電極12を形成する。電極12としては、例えば、チタン−白金−金(Ti/Pt/Au)の複合膜からなる。膜厚としては、例えば、Ti膜が0.05μm程度、Pt膜が0.05μm程度、およびAu膜が1.0μm程度である。
After the
以上説明したように、本実施形態においては、p型コンタクト層9の表面には凹凸層8の凹凸を受け継いだ凹凸が形成されるが、凹凸層の凹凸の形成にはエッチングプロセスが用いられていないので、活性層にダメージを与えることがない。
As described above, in this embodiment, the surface of the p-
次に、比較例として、図2に示す発光ダイオードを作製した。この比較例の発光ダイオードは、本実施形態の発光ダイオードにおいて、凹凸層8を形成せず、p型ガイド層7上にp型コンタクト層9を形成した構成となっている。
Next, as a comparative example, a light emitting diode shown in FIG. 2 was fabricated. The light emitting diode of this comparative example has a configuration in which the p-
本実施形態の青色発光ダイオードと、比較例の発光ダイオードとの特性を比較した。比較例の発光ダイオードにおいては、動作電流20mAにおける動作電圧が3.2V、光出力が15mWであった。 The characteristics of the blue light emitting diode of this embodiment and the light emitting diode of the comparative example were compared. In the light emitting diode of the comparative example, the operating voltage at an operating current of 20 mA was 3.2 V, and the optical output was 15 mW.
これに対して、本実施形態の発光ダイオードにおいては、動作電流20mAにおける動作電圧が3.0V、光出力が20mWまでに達した。本実施形態において動作電圧が低減できたのは、比較例に比べてp型コンタクト層9と電極11との接触面積が増加し、接触抵抗が下がったためと考えられる。また、本実施形態では、電極11とp型コンタクト層9との界面が上述した範囲のサイズの凹凸を有しているため、光の乱反射が抑えられ、光出力が増大した。
In contrast, in the light emitting diode of the present embodiment, the operating voltage at an operating current of 20 mA reached 3.0 V and the optical output reached 20 mW. The reason why the operating voltage can be reduced in this embodiment is considered to be that the contact area between the p-
以上説明したように、本実施形態によれば、活性層にダメージを与えることなく、動作電圧を低下させることができる。 As described above, according to the present embodiment, the operating voltage can be lowered without damaging the active layer.
(第2実施形態)
次に、本発明の第2実施形態による半導体発光素子の断面を図3に示す。本実施形態の半導体発光素子は、窒化物系半導体発光ダイオードであって、n型GaNからなる半導体基板211上に、n型GaNからなるコンタクト層212、n型GaNからなるn型ガイド層213、InGaNからなる多重量子井戸構造の活性層214、p型GaAlNからなる電子オーバーフロー防止層215、p型GaNからなるp型ガイド層216、InGaAlNからなる凹凸層217、p型GaNからなるコンタクト層218が、順次積層された構成を有している。
(Second Embodiment)
Next, FIG. 3 shows a cross section of the semiconductor light emitting device according to the second embodiment of the present invention. The semiconductor light-emitting device of this embodiment is a nitride-based semiconductor light-emitting diode, and on a
また、上記多層構造の一部が、p型GaNからなるコンタクト層218からn型GaNからなるコンタクト層212に達するまで除去され、露出したコンタクト層212上にTi/Pt/Auからなる電極221が形成されている。また、p型GaNからなるコンタクト層218の表面にはAgからなる反射電極222が形成されている。この反射電極222は、活性層からの光を反射して効率的に光を取り出すために設けられている。
A part of the multilayer structure is removed from the
次に、本実施形態の発光ダイオードの製造方法について説明する。 Next, the manufacturing method of the light emitting diode of this embodiment is demonstrated.
本実施形態の発光ダイオードは、MOCVD法により作製した。原料は、TMG、TMA、TMI、Cp2Mgを用い、ガス原料として、アンモニアNH3、SiH4を用いた。さらに、キャリアガスとして水素及び窒素を用いた。 The light emitting diode of this embodiment was manufactured by MOCVD. TMG, TMA, TMI, and Cp 2 Mg were used as raw materials, and ammonia NH 3 and SiH 4 were used as gas raw materials. Further, hydrogen and nitrogen were used as carrier gases.
まず、有機洗浄、酸洗浄によって処理したn型GaNからなる半導体基板211をMOCVD装置の反応室内に導入し、加熱されるサセプタ上に設置した。次いで、1100℃まで昇温する過程においてサーマルエッチングを施し、表面にできた自然酸化膜を除去した。本実施形態で用いたn型GaNからなる半導体基板211においては、{0001}面上に上記の各層が形成され、この{0001}面は、<1−100>方向への傾斜角度が0°以上45°以下であってかつ<11−20>方向への傾斜角度が0°以上10°以下であると良く、好ましくは<1−100>方向への傾斜角度が0°以上30°以下であってかつ<11−20>方向への傾斜角度が0°以上5°以下、さらに好ましくは<1−100>方向への傾斜角度が0°以上10°以下であってかつ<11−20>方向への傾斜角度が0°以上3°以下であると、第1実施形態で説明したと同様に、後述の凹凸層217の形成が可能となる。
First, a
次いで、キャリアガスとして水素と窒素を流し、その後TMG及びSiH4の供給を開始し、n型GaNからなるコンタクト層212を形成した。ここで成長温度は1000℃〜1100℃である。続いて、n型GaNからなるガイド層213を成長した。n型GaNからなるガイド層213の成長温度も1000℃〜1100℃とした。
Next, hydrogen and nitrogen were flowed as carrier gases, and then supply of TMG and SiH 4 was started to form a
次いで、TMG及びSiH4の供給を停止して、700℃〜800℃まで降温した。この温度状態において、TMG及びTMIの供給を開始し、膜厚3.5nm程度のアンドープのIn0.2Ga0.8Nからなる量子井戸層と、この量子井戸層の両側に設けられる膜厚7nm程度のアンドープのIn0.01Ga0.99Nからなるバリア層との積層膜を複数積層し、InGaNからなる多重量子井戸構造の活性層214を形成した。
Next, the supply of TMG and SiH 4 was stopped, and the temperature was lowered to 700 ° C to 800 ° C. In this temperature state, supply of TMG and TMI is started, and a quantum well layer made of undoped In 0.2 Ga 0.8 N having a thickness of about 3.5 nm and a thickness provided on both sides of the quantum well layer. A plurality of laminated films with a barrier layer made of undoped In 0.01 Ga 0.99 N of about 7 nm were laminated to form an
次いで、TMG、TMIの供給を停止して、1000℃〜1100℃まで昇温した。続いて、温度を保持し、TMG、TMA及びCp2Mgの供給を開始し、p型GaAlNからなる電子オーバーフロー防止層215を形成した。次いで、このままの状態からTMAのみ供給を停止し、p型GaNからなるガイド層216を形成した。
Next, the supply of TMG and TMI was stopped, and the temperature was raised to 1000 ° C to 1100 ° C. Subsequently, the temperature was maintained, supply of TMG, TMA, and Cp 2 Mg was started, and an electron
次に、TMG及びCp2Mgの供給を停止して、700℃〜800℃まで降温した。その後、TMI、TMA、及びTMGの供給を開始し、この温度状態で、InxGa1−x−yAlyN(0<x<1、0<y<1)からなる凹凸層217を形成した。ここで凹凸層217は、{1−101}面、{1−102}面、{11−21}面、{11−22}面のいずれか、またはこれらを組み合わせた面のファセットを有している。また、InxGa1−x−yAlyN(0<x<1、0<y<1)からなる凹凸層217におけるAlの組成yは、0.001%以上6%以下、好ましくは0.01%以上3%以下、さらに好ましくは0.1%以上1%以下であることが良いことが分かった。なお、凹凸層217の最小膜厚は10nmであることが好ましく、凹凸の形状は、周期が5nm以上100nm以下、好ましくは10nm以上80nm以下、さらに好ましくは20nm以上60nmであり、高低差が5nm以上200nm以下、好ましくは10nm以上100nm以下、さらに好ましくは15nm以上60nm以下であれば良い。凹凸層のサイズがこの範囲にある時に、動作電圧の低減とともに、光取り出し効率の向上が可能となる。なお、本実施形態では凹凸層217はp型不純物Mgを含んでいないが、含んでいてもよい。この場合は凹凸層217の形成時に原料ガスTMI、TMA、及びTMGの他に例えばCp2Mgを供給する必要がある。
Next, the supply of TMG and Cp 2 Mg was stopped, and the temperature was lowered to 700 ° C to 800 ° C. Then, to start the supply of the TMI, TMA, and TMG, at this temperature state, form In x Ga 1-x-y Al y N
次いで、TMG、TMI、TMAの供給を停止して、1000℃〜1100℃まで昇温した。続いて、温度を保持し、TMG及びCp2Mgの供給を開始して、p型GaNからなるコンタクト層218を形成した。そして、有機金属原料の供給を停止し、NH3、キャリアガスのみ引き続き供給して降温した。
Next, the supply of TMG, TMI, and TMA was stopped, and the temperature was raised to 1000 ° C to 1100 ° C. Subsequently, the temperature was maintained, supply of TMG and Cp 2 Mg was started, and a
次いで、上記多層構造の一部をn型GaNからなるコンタクト層212に達するまでドライエッチング法により除去し、露出したn型コンタクト層212にTi/Pt/Auからなる電極221を形成した。また、p型GaNからなるコンタクト層218上には、Agからなる電極222を形成した。
Next, a part of the multilayer structure was removed by dry etching until reaching the
次いで、上記多層構造を反転させ実装することでフリップチップ構造とした。 Next, the multilayer structure was inverted and mounted to obtain a flip chip structure.
以上説明したように、本実施形態においては、p型コンタクト層218の表面には凹凸層217の凹凸を受け継いだ凹凸が形成されるが、凹凸層217の凹凸の形成にはエッチングプロセスが用いられていないので、活性層にダメージを与えることがない。
As described above, in this embodiment, the surface of the p-
本実施形態の発光ダイオードのI−V特性を測定したところ、良好なオーミック接触が得られた。この発光ダイオードの動作電圧は、動作電流20mA時で3.0V、光出力は30mWとなった。 When the IV characteristic of the light emitting diode of this embodiment was measured, a good ohmic contact was obtained. The operating voltage of this light emitting diode was 3.0 V at an operating current of 20 mA, and the optical output was 30 mW.
このように本実施形態によれば、光取り出し部である表面や半導体基板1の結晶界面に凹凸を形成するという工程なく、結晶成長過程によって凹凸構造のあるInGaAlN層を挿入することが可能となり、加工精度による光取り出し効果を低減することなく、従来の場合以上の効果を得ることが可能となった。
As described above, according to this embodiment, it is possible to insert an InGaAlN layer having a concavo-convex structure by a crystal growth process without a step of forming concavo-convex on the surface serving as a light extraction portion or the crystal interface of the
なお、本実施形態においては、半導体基板としてGaNを用いたが、その代わりにサファイアやSiC、ZnOなどを用いることも可能である。また、発光ダイオードの形状として、上下通電構造を適応することも可能である。 In the present embodiment, GaN is used as the semiconductor substrate, but sapphire, SiC, ZnO, or the like can be used instead. Moreover, it is also possible to apply a vertical conduction structure as the shape of the light emitting diode.
以上説明したように、本実施形態によれば、活性層にダメージを与えることなく、動作電圧を低下させることができる。 As described above, according to the present embodiment, the operating voltage can be lowered without damaging the active layer.
(第3実施形態)
次に、本発明の第3実施形態による半導体発光素子の断面を図4に示す。本実施形態の半導体発光素子は発光ダイオードであって、n型GaNからなる半導体基板301上に形成されたn型GaN層302と、n型GaN層302上に形成されたn型GaNからなるn型ガイド層303と、n型ガイド層303上に形成された多重量子井戸構造の活性層304と、活性層304上に形成されたp型GaNからなるp型ガイド層305と、p型ガイド層305上に形成されたp型GaAlNからなる電子オーバーフロー防止層306と、電子オーバーフロー防止層306上に形成された凹凸層307と、凹凸層307上に形成されたp型GaNからなるp型ガイド層308と、p型ガイド層308上に形成されたp型GaNからなるコンタクト層309と、を備えている。また、このコンタクト層9上に電極311が設けられ、半導体基板301のn型GaN層302とは反対側に電極312が設けられている。
(Third embodiment)
Next, FIG. 4 shows a cross section of the semiconductor light emitting device according to the third embodiment of the present invention. The semiconductor light emitting device of this embodiment is a light emitting diode, and includes an n-
次に、本実施形態の発光ダイオードの製造方法を説明する。 Next, the manufacturing method of the light emitting diode of this embodiment is demonstrated.
まず、n型GaNからなる半導体基板301上に、n型不純物がドープされたn型GaN層302を結晶成長により形成する。結晶成長には、MOCVD法を用いた。n型不純物には、SiやGeなど種々の元素を用いることが可能であるが、本実施形態ではSiを用いた。Siのドーピング量としては2×1018cm−3程度にした。また、本実施形態で用いたn型GaN基板301においては、{0001}面上に上記の各層が形成され、この{0001}面は、<1−100>方向への傾斜角度が0°以上45°以下であってかつ<11−20>方向への傾斜角度が0°以上10°以下であると良く、好ましくは<1−100>方向への傾斜角度が0°以上30°以下であってかつ<11−20>方向への傾斜角度が0°以上5°以下、さらに好ましくは<1−100>方向への傾斜角度が0°以上10°以下であってかつ<11−20>方向への傾斜角度が0°以上3°以下であると、第1実施形態で説明した同様に、後述の凹凸層307の形成が可能となる。
First, an n-
次に、n型GaN層302上に、n型不純物が1×1018cm−3程度ドープされた、膜厚0.1μm程度のGaNからなるn型ガイド層303を結晶成長により形成する。
n型GaN層302、n型ガイド層303を成長させる際の成長温度はいずれも1000℃〜1100℃である。また、n型ガイド層303として、n型GaNではなく、膜厚0.1μm程度のIn0.01Ga0.99Nを用いても良い。In0.01Ga0.99Nを用いる場合の成長温度は700℃〜800℃である。
Next, on the n-
The growth temperatures for growing the n-
次に、n型ガイド層303上に、膜厚3.5nm程度のアンドープのIn0.2Ga0.8Nからなる量子井戸層と、この量子井戸層の両側に設けられた膜厚7nm程度のアンドープのIn0.01Ga0.99Nからなるバリア層との積層構造を複数積層した多重量子井戸構造の活性層304を形成する。この場合の成長温度は700℃〜800℃である。室温におけるフォトルミネッセンスの波長をここでは430nmに設計した。
Next, on the n-
次に、活性層304上に、GaNからなるp型ガイド層305を成長させる。膜厚は90nm程度であれば良い。GaNを成長する温度は1000℃〜1100℃である。p型不純物としては、MgやZnなど種々の元素を用いることが可能であるが、本実施形態ではMgを用いた。Mgのドーピング量としては4×1018cm−3程度とした。また、p型ガイド層305として、GaNを用いる代わりに膜厚0.1μm程度のIn0.01Ga0.99Nを用いても良い。In0.01Ga0.99Nを用いる場合の成長温度は700℃〜800℃である。
Next, a p-
次に、p型ガイド層305上に、p型不純物がドープされた膜厚10nm程度のGa0.8Al0.2Nからなる電子オーバーフロー防止層306を成長させる。Mgのドーピング量としては4×1018cm−3程度とした。Ga0.8Al0.2Nの成長温度は1000℃〜1100℃であるが、700℃〜800℃に設定しても良い。
Next, an electron
次に、電子オーバーフロー防止層306上に、InxGa1−x−yAlyN(0<x<1、0<y<1)からなる凹凸層307の形成を行う。第1実施形態のように、凹凸層307の形成前に成長温度を再び700℃〜800℃に下げて成長を行う。本実施形態の凹凸層307は、{1−101}面、{1−102}面、{11−21}面、{11−22}面のいずれか、またはこれらを組み合わせた面のファセットを有している。また、InxGa1−x−yAlyN(0<x<1、0<y<1)からなる凹凸層307におけるAl組成yは、0.001%以上6%以下、好ましくは0.01%以上3%以下、さらに好ましくは0.1%以上1%以下、であることが良い。なお、凹凸層307の最小膜厚は10nmであることが好ましく、凹凸は、周期が5nm以上100nm以下、好ましくは10nm以上80nm以下、さらに好ましくは20nm以上60nmであり、高低差が5nm以上200nm以下、好ましくは10nm以上100nm以下、さらに好ましくは15nm以上60nm以下であると良い。凹凸層のサイズがこの範囲にある時に、動作電圧の低減とともに、光取り出し効率の向上が可能となる。
Next, on the electron
次に、凹凸層307上に、Mgが1×1019cm−3程度ドープされたp型GaNからなるp型ガイド層308を成長する。膜厚は50nm程度あれば良い。GaNを成長する温度は1000℃〜1100℃である。
Next, a p-
最後に、凹凸層307上に、Mgが1×1020cm−3程度ドープされた、膜厚60nmのp型GaNからなるコンタクト層309を成長する。p型ガイド層308とコンタクト層309との膜厚の合計は110nmと非常に薄いため、凹凸層307のファセットや粗さがそのままp型ガイド層308とコンタクト層309にも引き継がれる。このため、コンタクト層309と電極311との間の接触面積が増大し、動作電圧が低減する。ここで、GaNを成長する温度は1000℃〜1100℃である。また、コンタクト層309としてGaNの代わりに、例えばIn0.01Ga0.99Nを用いてもよい。InGaNを成長する場合は成長温度が700℃〜800℃である。{1−101}面、{1−102}面、{11−21}面、{11−22}面のいずれか、またはこれらを組み合わせた面のファセット上に形成されたp型ガイド層308とコンタクト層309の積層膜では、補償ドナーが形成されにくく、(0001)面に形成されたp型コンタクト層と比較して、同量のp型不純物をドープしていても、アクセプタ濃度が上昇する。このため、更なる動作電圧の低減することができる。
Finally, a
以上説明したように、本実施形態においては、p型コンタクト層309の表面には凹凸層307の凹凸を受け継いだ凹凸が形成されるが、凹凸層307の凹凸の形成にはエッチングプロセスが用いられていないので、活性層にダメージを与えることがない。
As described above, in this embodiment, the surface of the p-
結晶成長を行ったウェハに対して、以下のデバイスプロセスを行うことにより、最終的に発光ダイオードが作製される。 A light emitting diode is finally produced by performing the following device process on the wafer on which the crystal has been grown.
p型GaNコンタクト層309上には、例えばパラジウム−白金−金(Pd/Pt/Au)の複合膜からなる電極311が形成される。例えば、Pd膜は膜厚が0.05μm、Pt膜は膜厚が0.05μm、Au膜は膜厚が0.05μmである。
On the p-type
電極311の形成後、n型GaNからなる半導体基板301側から研磨し、ウェハ厚を100μm程度までに薄くする。その後、電極312を形成する。電極312としては、例えば、チタン−白金−金(Ti/Pt/Au)の複合膜からなる。膜厚としては、例えば、Ti膜は膜厚が0.05μm、Pt膜は膜厚が0.05μm、およびAu膜は膜厚が1.0μmである。
After the formation of the
次に、比較例として、図5に示す発光ダイオードを作製した。この比較例の発光ダイオードは、本実施形態の発光ダイオードにおいて、凹凸層307を形成せず、電子オーバーフロー防止層306上にp型ガイド層308を形成し、このp型ガイド層308上にp型コンタクト層309を形成した構成となっている。
Next, as a comparative example, a light emitting diode shown in FIG. 5 was manufactured. In the light emitting diode of this comparative example, the
本実施形態の青色発光ダイオードと、比較例の発光ダイオードとの特性を比較した。比較例の発光ダイオードにおいては、動作電流20mAにおける動作電圧が3.2V、光出力が15mWであった。 The characteristics of the blue light emitting diode of this embodiment and the light emitting diode of the comparative example were compared. In the light emitting diode of the comparative example, the operating voltage at an operating current of 20 mA was 3.2 V, and the optical output was 15 mW.
これに対して、本実施形態の発光ダイオードにおいては、動作電流20mAにおける動作電圧が2.95V、光出力が22mWまでに達した。本実施形態において動作電圧が低減できたのは、比較例に比べてp型コンタクト層309と電極311の接触面積が増加したので、接触抵抗が下がったためと考えられる。また、p型GaNからなるp型ガイド層308とp型コンタクト層309との界面での光の乱反射が抑えられ、光出力が増大した。
In contrast, in the light emitting diode of the present embodiment, the operating voltage at an operating current of 20 mA reached 2.95 V and the optical output reached 22 mW. The reason why the operating voltage can be reduced in the present embodiment is considered to be that the contact resistance has decreased because the contact area between the p-
以上説明したように、本実施形態によれば、活性層にダメージを与えることなく、動作電圧を低下させることができる。 As described above, according to the present embodiment, the operating voltage can be lowered without damaging the active layer.
(第4実施形態)
次に、本発明の第4実施形態による半導体発光素子の断面を図6に示す。本実施形態の半導体発光素子はレーザダイオードである。このレーザダイオードは、n型GaNからなる半導体基板401上に形成されたn型GaN層402と、n型GaN層402上に形成されたn型GaAlNからなるn型クラッド層403と、n型クラッド層403上に形成されたn型GaNからなるn型ガイド層404と、n型ガイド層404上に形成された多重量子井戸構造の活性層405と、活性層405上に形成されたp型GaNからなるp型ガイド層406と、p型ガイド層406上に形成されたp型GaAlNからなる電子オーバーフロー防止層407と、電子オーバーフロー防止層407上に形成されたp型GaNからなるp型ガイド層408と、p型ガイド層408上に形成されたp型GaAlNからなるp型クラッド層409と、p型クラッド層409上に形成された凹凸層410と、凹凸層410上に形成されたp型GaNからなるコンタクト層411と、を備えている。
(Fourth embodiment)
Next, FIG. 6 shows a cross section of the semiconductor light emitting device according to the fourth embodiment of the present invention. The semiconductor light emitting device of this embodiment is a laser diode. This laser diode includes an n-
次に、本実施形態のレーザダイオードの製造方法を説明する。 Next, a method for manufacturing the laser diode of this embodiment will be described.
まず、n型GaNからなる半導体基板401上に、n型不純物がドープされたn型GaN層402を結晶成長に形成する。結晶成長には、MOCVD法を用いた。n型不純物として、SiやGeなど種々の元素を用いることが可能であるが、本実施形態ではSiを用いた。Siのドーピング量としては2×1018cm−3とした。また、本実施形態で用いたn型GaNからなる半導体基板401においては、{0001}面上に上記の各層が形成され、この{0001}面は、<1−100>方向への傾斜角度が0°以上45°以下であってかつ<11−20>方向への傾斜角度が0°以上10°以下であると良く、好ましくは<1−100>方向への傾斜角度が0°以上30°以下であってかつ<11−20>方向への傾斜角度が0°以上5°以下、さらに好ましくは<1−100>方向への傾斜角度が0°以上10°以下であってかつ<11−20>方向への傾斜角度が0°以上3°以下であると、第1実施形態で説明したと同様に、後述の凹凸層410の形成が可能となる。
First, an n-
次に、n型GaN層402上に、n型不純物が1×1018cm−3程度ドープされた、膜厚1.5μm程度のGa0.95Al0.05Nからなるn型クラッド層403を結晶成長に形成する。
Next, on the n-
次に、n型クラッド層403上に、n型不純物が1×1018cm−3程度ドープされた、膜厚0.1μm程度のGaNからなるn型ガイド層404を結晶成長により形成する。n型GaN層402、n型クラッド層403、n型ガイド層404を成長させる際の成長温度はいずれも1000℃〜1100℃である。また、n型ガイド層404として、GaNの代わりに、膜厚0.1μm程度のIn0.01Ga0.99Nを用いても良い。In0.01Ga0.99Nを用いる場合の成長温度は700℃〜800℃である。
Next, on the n-
次に、n型ガイド層404上に、膜厚3.5nm程度のアンドープのIn0.1Ga0.9Nからなる量子井戸層と、この量子井戸層の両側に設けられた膜厚7nm程度のアンドープのIn0.01Ga0.99Nからなるバリア層との積層膜を複数積層した多重量子井戸構造の活性層405を形成する。量子井戸層およびバリア層の成長温度は700℃〜800℃である。室温におけるフォトルミネッセンスの波長をここでは405nmに設計した。
Next, on the n-
次に、活性層405上に、GaNからなるp型ガイド層406を成長させる。膜厚は90nm程度であれば良い。GaNを成長する温度は1000℃〜1100℃である。p型不純物としては、MgやZnなど種々の元素を用いることが可能であるが、本実施形態ではp型不純物としてMgを用いた。Mgのドーピング量としては4×1018cm−3程度であれば良い。また、p型ガイド層406として、GaNの代わりに膜厚0.1μm程度のIn0.01Ga0.99Nを用いても良い。In0.01Ga0.99Nを用いる場合の成長温度は700℃〜800℃である。
Next, a p-
次に、p型ガイド層406上に、p型不純物がドープされた膜厚10nm程度のGa0.8Al0.2Nからなる電子オーバーフロー防止層407を成長させる。p型不純物としてMgのドーピング量としては4×1018cm−3程度であれば良い。Ga0.8Al0.2Nの成長温度は1000℃〜1100℃であるが、700℃〜800℃に設定しても良い。
Next, an electron
次に、電子オーバーフロー防止層407上に、Mgが1×1019cm−3程度ドープされたp型GaNからなるp型ガイド層408を成長する。膜厚は50nm程度あれば良い。GaNを成長する温度は1000℃〜1100℃である。
Next, a p-
次に、p型ガイド層408上に、Mgが1×1019cm−3程度ドープされた、膜厚0.6μm程度のGa0.95Al0.05Nからなるp型クラッド層409を結晶成長により形成する。
Next, on the p-
次に、p型クラッド層409上に、InxGa1−x−yAlyN(0<x<1、0<y<1)からなる凹凸層410の形成を行う。第1実施形態の場合と同様に、凹凸層410の形成前に、成長温度を再び700℃〜800℃に下げて成長を行う。本実施形態の凹凸層410は、{1−101}面、{1−102}面、{11−21}面、{11−22}面のいずれか、またはこれらが組み合わせられた面のファセットを有している。また、InxGa1−x−yAlyN(0<x<1、0<y<1)からなる凹凸層410におけるAlの組成yは、0.001%以上6%以下、好ましくは0.01%以上3%以下、さらに好ましくは0.1%以上1%以下、であることが良いことが分かった。また、凹凸層410の最小膜厚は10nmであることが好ましく、凹凸は、周期が5nm以上100nm以下、好ましくは10nm以上80nm以下、さらに好ましくは20nm以上60nmであり、高低差が5nm以上200nm以下、好ましくは5nm以上100nm以下、さらに好ましくは5nm以上60nm以下である。なお、本実施形態においては、凹凸の高低差の下限は5nmであるが、これはレーザには大電流が流れ、電流密度を均一にすることが要求されるためである。
Next, the concavo-
最後に、凹凸層410上に、Mgが1×1020cm−3程度ドープされた、膜厚60nm程度のp型GaNからなるコンタクト層411を成長する。コンタクト層411の膜厚は60nmと非常に薄いため、凹凸層410のファセットや粗さがそのままコンタクト層411にも引き継がれる。このため、コンタクト層411と電極421との間の接触面積が増大し、動作電圧を低減することができる。本実施形態では、GaNを成長する温度は1000℃〜1100℃である。また、コンタクト層411として、GaNの代わりに、例えばIn0.01Ga0.99Nを用いてもよい。InGaNを成長する場合は成長温度が700℃〜800℃である。また、{1−101}面、{1−102}面、{11−21}面、{11−22}面のいずれか、またはこれらが組み合わせられた面のファセット上に形成されたコンタクト層411では、補償ドナーが形成されにくく、(0001)面上に形成されたp型コンタクト層と比較して、同量のp型不純物をドープしていても、アクセプタ濃度が上昇する。このため、更なる動作電圧の低減をすることができる。
Finally, a
以上説明したように、本実施形態においては、p型コンタクト層411の表面には凹凸層410の凹凸を受け継いだ凹凸が形成されるが、凹凸層410の凹凸の形成にはエッチングプロセスが用いられていないので、活性層にダメージを与えることがない。
As described above, in this embodiment, the surface of the p-
結晶成長を行ったウェハに対して、以下のデバイスプロセスを行うことにより、最終的にレーザダイオードが作製される。 By performing the following device process on the wafer on which the crystal has been grown, a laser diode is finally manufactured.
図6に示すように、p型クラッド層409と、凹凸層410と、p型コンタクト層411との積層膜をパターニングしリッジ構造を形成する。このリッジ構造は、中央にp型クラッド層409と、凹凸層410と、p型コンタクト層411とからなる凸部を形成し、この凸部の周辺の平坦部がp型クラッド層409からなっている。p型クラッド層409と、凹凸層410と、p型コンタクト層411とからなる凸部は、紙面に垂直方向に延伸しており、共振器となる。なお、凸部は、図6に示すように、断面が垂直側壁を有する矩形に限定されず、メサ型の斜面を有して台形の凸部をなしても構わない。p型コンタクト層411の幅(リッジ幅)は約2μmである。本実施形態では、共振器方向(紙面に垂直方向)を、窒化物系III−V族化合物半導体の<1−100>方向に合わせる。
As shown in FIG. 6, the laminated film of the p-
凸部の側面および凸部の周辺の平坦部となるp型クラッド層409上には、凸部を挟むように絶縁膜からなる電流ブロック層431が形成され、電流ブロック層431により横モードが制御される。電流ブロック層431の膜厚は設計により任意に選択できるが、0.3μm〜0.6μm程度の値、例えば、0.5μm程度に設定すれば良い。この電流ブロック層431には、AlN膜、Ga0.8Al0.2N膜等の高比抵抗半導体膜を用いても良く、プロトン照射した半導体膜、シリコン酸化膜(SiO2膜)、酸化ジルコニウム膜(ZrO2膜)等も使用可能である。更に、例えば、SiO2膜とZrO2膜とによる多層膜でも構わない。即ち、電流ブロック層431としては、活性層405に用いている窒化物系III−V族化合物半導体よりも屈折率が低いものであれば種々の材料が使用可能である。本実施形態のリッジ導波路型レーザ構造だけでなく、絶縁膜の代わりに、n型GaNやn型GaAlNなどn型の半導体層を用いて、pn接合分離して電流ブロック層として機能させた、埋め込み型レーザ構造でも良い。
A
p型GaNコンタクト層411上には、例えば、パラジウム/白金/金(Pd/Pt/Au)の複合膜(積層膜)からなる電極421が設けられる。ここで、例えば、Pd膜は膜厚が0.05μm、Pt膜は膜厚が0.05μm、Au膜は膜厚が1.0μmである。
On the p-type
また、n型GaNからなる半導体基板401の裏面には、チタン/白金/金(Ti/Pt/Au)の複合膜(積層膜)等からなる電極422が設けられている。電極422は、例えば、Ti膜は膜厚が0.05μm、Pt膜は膜厚が0.05μm、Au膜は膜厚が1.0μmである。
An
なお、共振器は劈開を用いて形成する。すなわち、劈開端面を共振器終端の両側とし、レーザの反射鏡として機能させる。本実施形態では、劈開面は窒化物系III−V族化合物半導体の{1−100}面である。共振器長としては例えば600μmにすれば良い。 Note that the resonator is formed by cleavage. That is, the cleaved end faces are on both sides of the resonator end, and function as a laser reflecting mirror. In this embodiment, the cleavage plane is a {1-100} plane of a nitride III-V compound semiconductor. For example, the resonator length may be 600 μm.
次に、比較例として、図7に示すレーザダイオードを作製した。この比較例のレーザダイオードは、本実施形態のレーザダイオードにおいて、凹凸層410を形成せず、p型GaAlNからなるp型クラッド層409上にp型GaNからなるコンタクト層411を成長した構成となっている。
Next, a laser diode shown in FIG. 7 was produced as a comparative example. The laser diode of this comparative example has a configuration in which the
本実施形態のレーザダイオードと、比較例のレーザダイオードの特性を比較した。比較例のレーザダイオードにおいては、しきい値電流が30mAであり、その時の動作電圧が3.6Vであった。 The characteristics of the laser diode of this embodiment and the laser diode of the comparative example were compared. In the comparative laser diode, the threshold current was 30 mA, and the operating voltage at that time was 3.6V.
これに対して、本実施形態のレーザダイオードにおいては、しきい値電流が30mAであり、動作電圧は3.3Vまで低減した。動作電圧が低減できたのは、p型コンタクト層411と電極421の接触面積が増加し、接触抵抗が下がったためと考えられる。しきい値電流には差が見られず、凹凸層410の存在の有無によらず電流が均一に注入できていることが分かる。本実施形態のように、動作電圧を低減できるということは、消費電力を低減できるということであり、種々の応用に有利である。
On the other hand, in the laser diode of this embodiment, the threshold current is 30 mA and the operating voltage is reduced to 3.3V. The operating voltage could be reduced because the contact area between the p-
以上説明したように、本発明の各実施形態によれば、活性層にダメージを与えることなく、動作電圧を低下させることができる。 As described above, according to each embodiment of the present invention, the operating voltage can be lowered without damaging the active layer.
1 n型半導体基板
2 n型GaN層
3 n型ガイド層
4 活性層
5 p型ガイド層
6 電子オーバーフロー防止層
7 p型ガイド層
8 凹凸層
9 p型コンタクト層
11 電極
12 電極
211 n型半導体基板
212 n型GaN層
213 n型ガイド層
214 活性層
215 電子オーバーフロー防止層
216 p型GaNガイド層
217 凹凸層
218 p型GaNコンタクト層
221 電極
222 電極
301 n型半導体基板
302 n型GaN層
303 n型ガイド層
304 活性層
305 p型ガイド層
306 電子オーバーフロー防止層
307 凹凸層
308 p型ガイド層
309 p型コンタクト層
311 電極
312 電極
401 n型半導体基板
402 n型GaN層
403 n型クラッド層
404 n型ガイド層
405 活性層
406 p型ガイド層
407 電子オーバーフロー防止層
408 p型ガイド層
409 p型クラッド層
410 凹凸層
411 p型コンタクト層
421 電極
422 電極
431 電流ブロック層
1 n-type semiconductor substrate 2 n-type GaN layer 3 n-
Claims (16)
前記n型層上に、III−V族窒化物半導体からなる活性層を形成する工程と、
前記活性層上に、III−V族窒化物半導体からなるp型第1層を形成する工程と、
前記p型第1層上に、少なくともAlを含むIII−V族窒化物半導体を備え、上面が凹凸形状を有する凹凸層を形成する工程と、
前記凹凸層上に、III−V族窒化物半導体からなるp型コンタクト層を形成する工程と、
を備え、前記凹凸層は、p型不純物濃度が前記p型コンタクト層のp型不純物濃度より低いこと特徴とする半導体発光素子の製造方法。 The first tilt angle from the {0001} plane to the <1-100> direction is 0 ° to 45 ° and the second tilt angle to the <11-20> direction is 0 ° to 10 °, Forming an n-type layer made of a III-V nitride semiconductor on a substrate in which at least one of the first and second tilt angles is not 0 °;
Forming an active layer made of a group III-V nitride semiconductor on the n-type layer;
Forming a p-type first layer made of a group III-V nitride semiconductor on the active layer;
Forming a concavo-convex layer comprising a III-V group nitride semiconductor containing at least Al on the p-type first layer and having an concavo-convex shape on the upper surface;
Forming a p-type contact layer made of a group III-V nitride semiconductor on the uneven layer;
And the uneven layer has a p-type impurity concentration lower than the p-type impurity concentration of the p-type contact layer.
前記p型第1層上に、III−V族窒化物半導体からなる電子オーバーフロー防止層を形成する工程と、
前記電子オーバーフロー防止層上に、III−V族窒化物半導体からなるp型第2層を形成する工程と、
を、更に備えていることを特徴とする請求項1または2記載の半導体発光素子の製造方法。 After forming the p-type first layer and before forming the uneven layer,
Forming an electron overflow prevention layer made of a group III-V nitride semiconductor on the p-type first layer;
Forming a p-type second layer made of a III-V nitride semiconductor on the electron overflow prevention layer;
The method of manufacturing a semiconductor light emitting element according to claim 1, further comprising:
前記凹凸層を形成した後で、前記p型コンタクト層を形成する前に、前記凹凸層上に、III−V族窒化物半導体からなるp型第2層を形成する工程と、
を、更に備えていることを特徴とする請求項1または2記載の半導体発光素子の製造方法。 Forming an electron overflow prevention layer made of a group III-V nitride semiconductor on the p-type first layer after forming the p-type first layer and before forming the uneven layer;
Forming a p-type second layer made of a group III-V nitride semiconductor on the concavo-convex layer after forming the concavo-convex layer and before forming the p-type contact layer;
The method of manufacturing a semiconductor light emitting element according to claim 1, further comprising:
前記p型コンタクト層上に、第2電極を形成する工程と、
を、更に備えていることを特徴とする請求項1乃至5のいずかに記載の半導体発光素子の製造方法。 Forming a first electrode on the opposite side of the n-type semiconductor substrate on which the n-type layer is formed;
Forming a second electrode on the p-type contact layer;
The method of manufacturing a semiconductor light-emitting element according to claim 1, further comprising:
前記除去された領域の前記n型層上に、第1電極を形成する工程と、
前記p型コンタクト層上に第2電極を形成する工程と、
を、更に備えていることを特徴とする請求項1乃至5のいずれかに記載の半導体発光素子の製造方法。 Removing a part of the laminated structure from the p-type contact layer to the n-type layer;
Forming a first electrode on the n-type layer in the removed region;
Forming a second electrode on the p-type contact layer;
The method of manufacturing a semiconductor light-emitting element according to claim 1, further comprising:
前記p型第1層を形成した後でかつ前記凹凸層を形成する前に、前記p型第1層上に、表面に凸部を有するIII−V族窒化物半導体からなるp型クラッド層を形成する工程と、
前記活性層を形成した後でかつ前記p型第1層を形成する前に前記活性層上に、または前記p型第1層を形成した後でかつ前記p型クラッド層を形成する前に、前記第p型第1層上にIII−V族窒化物半導体からなる電子オーバーフロー防止層を形成する工程と、を、更に備え、
前記凹凸層および前記p型コンタクト層は前記p型クラッド層の凸部の上面に設けられていることを特徴とする請求項1または2記載の半導体発光素子の製造方法。 Forming an n-type cladding layer on the n-type layer after forming the n-type layer and before forming the active layer;
After forming the p-type first layer and before forming the uneven layer, a p-type cladding layer made of a III-V group nitride semiconductor having a convex portion on the surface is formed on the p-type first layer. Forming, and
After forming the active layer and before forming the p-type first layer, or after forming the p-type first layer and before forming the p-type cladding layer, Forming an electron overflow prevention layer made of a group III-V nitride semiconductor on the p-type first layer, and
3. The method of manufacturing a semiconductor light emitting element according to claim 1, wherein the uneven layer and the p-type contact layer are provided on an upper surface of a convex portion of the p-type cladding layer.
前記電子オーバーフロー防止層を形成した後でかつ前記凹凸層を形成する前に、前記電子オーバーフロー層上にIII−V族窒化物半導体からなるp型第2層を形成する工程を更に備えていることを特徴とする請求項8記載の半導体発光素子の製造方法。 The electron overflow prevention layer is provided between the p-type first layer and the uneven layer,
The method further includes the step of forming a p-type second layer made of a group III-V nitride semiconductor on the electron overflow layer after forming the electron overflow prevention layer and before forming the uneven layer. The method for manufacturing a semiconductor light emitting device according to claim 8.
前記n型層の前記活性層と反対側に第1電極を形成する工程と、
前記p型コンタクト層上に第2電極を形成する工程と、
を、更に備えていることを特徴とする請求項8または9記載の半導体発光素子の製造方法。 A current blocking layer is formed so as to cover each side surface of the convex portion of the p-type cladding layer, the concave-convex layer, and the p-type contact layer, and a region other than the convex portion of the p-type cladding layer. Process,
Forming a first electrode on the opposite side of the n-type layer from the active layer;
Forming a second electrode on the p-type contact layer;
The method of manufacturing a semiconductor light emitting element according to claim 8, further comprising:
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Publications (1)
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JP2013070099A true JP2013070099A (en) | 2013-04-18 |
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