JP2013058529A - Pickup method for semiconductor chip - Google Patents
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Abstract
Description
本発明は、半導体チップのピックアップ方法に関する。 The present invention relates to a method for picking up a semiconductor chip.
近年、半導体チップの集積度が年々向上し、それに伴ってチップサイズの大型化や、配線の微細化及び多層化等が進んでいる。一方、高密度実装化のためには、パッケージサイズの小型化及び薄型化が必要となっている。 In recent years, the degree of integration of semiconductor chips has been improved year by year, and accordingly, the chip size has been increased, the wiring has been miniaturized, and the number of layers has been increased. On the other hand, for high-density mounting, it is necessary to reduce the package size and reduce the thickness.
このような要求に対して、ＭＣＰ(Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ)と呼ばれる１つの配線基板上に複数の半導体チップを高密度実装する技術が開発されている。その中でも、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）と呼ばれる貫通ビアを含む貫通電極を有する半導体チップを積層したチップ積層体を配線基板の表面に実装したＣｏＣ（Ｃｈｉｐ ｏｎ Ｃｈｉｐ）型の半導体パッケージ（半導体装置）が注目されている。 In response to such a demand, a technology called high-density mounting of a plurality of semiconductor chips on one wiring board called MCP (Multi Chip Package) has been developed. Among them, there is a CoC (Chip on Chip) type semiconductor package (semiconductor device) in which a chip stacked body in which semiconductor chips having through electrodes including through vias called TSV (Through Silicon Via) are stacked is mounted on the surface of a wiring board. Attention has been paid.
上記貫通電極は、半導体チップを貫通するように設けられている。また、貫通ビアは、半導体基板（具体的には、単結晶Ｓｉ基板）を貫通するように設けられており、上記貫通電極の一部となる導体である。
さらに、貫通電極の両端には、配線基板、或いは他の半導体チップと接続されるバンプ電極がそれぞれ設けられている。
The penetration electrode is provided so as to penetrate the semiconductor chip. The through via is provided so as to penetrate a semiconductor substrate (specifically, a single crystal Si substrate), and is a conductor that becomes a part of the through electrode.
Further, bump electrodes connected to a wiring board or another semiconductor chip are provided at both ends of the through electrode.
上記貫通電極を有する半導体チップは、半導体基板を貫通する貫通ビアを形成する観点から、薄板化（例えば、５０μｍ以下）されているため、機械的強度に弱い構造とされている。 Since the semiconductor chip having the through electrode is thinned (for example, 50 μm or less) from the viewpoint of forming a through via that penetrates the semiconductor substrate, the semiconductor chip has a weak mechanical strength.
従来、半導体装置の組立において、ダイシングテープ上に粘着固定された状態のウェハは、個々の半導体チップ毎に分割される。この分割された半導体チップは、１個ずつダイシングテープから剥離させてピックアップする。ピックアップされた半導体チップは、例えば、配線基板上に実装される。 Conventionally, in assembling a semiconductor device, a wafer that is adhesively fixed on a dicing tape is divided into individual semiconductor chips. The divided semiconductor chips are picked up after being separated from the dicing tape one by one. The picked-up semiconductor chip is mounted on a wiring board, for example.
特許文献１には、吸着ステージによりダイシングテープを吸着した状態で、半導体チップの裏面を第１の突き上げ機構及び第２の突き上げ機構で突き上げて、半導体チップをダイシングテープから剥離させる半導体チップの剥離装置及び剥離方法が開示されている。 Patent Document 1 discloses a semiconductor chip peeling apparatus that pushes a back surface of a semiconductor chip with a first push-up mechanism and a second push-up mechanism in a state where the dicing tape is sucked by a suction stage, and peels the semiconductor chip from the dicing tape. And a stripping method is disclosed.
しかしながら、特許文献１では、貫通電極を有し、薄板化された半導体チップ（機械的強度の弱い半導体チップ）をダイシングテープから剥離させて、ピックアップすることは考慮されていない。 However, Patent Document 1 does not consider picking up a thinned semiconductor chip (a semiconductor chip having low mechanical strength) having a through electrode from a dicing tape.
そのため、特許文献１に記載の半導体チップの剥離方法を用いて、貫通電極を有し、かつ薄板化された半導体チップをダイシングテープから剥離させると、第１の突き上げ機構及び第２の突き上げ機構による突き上げにより、半導体チップの破損（例えば、貫通電極を起点にしたチップクラック等）や、半導体チップのピックアップミスが発生する恐れがあった。 Therefore, using the semiconductor chip peeling method described in Patent Document 1, when the semiconductor chip having a through electrode and thinned is peeled from the dicing tape, the first push-up mechanism and the second push-up mechanism are used. Due to the push-up, there is a possibility that damage to the semiconductor chip (for example, chip crack starting from the through electrode) or pick-up mistake of the semiconductor chip may occur.
また、特許文献１に記載の半導体チップの剥離方法を用いて、貫通電極を有し、かつ薄板化された半導体チップをダイシングテープから剥離させると、ダイシングテープの接着層に埋め込まれた一方のバンプ電極がアンカーとして機能して、バンプ電極が該接着層に引っかかるため、半導体チップの破損（例えば、貫通電極を起点にしたチップクラック等）や、半導体チップのピックアップミスが発生する恐れがあった。 When the semiconductor chip peeling method described in Patent Document 1 is used to peel the thinned semiconductor chip from the dicing tape, one bump embedded in the adhesive layer of the dicing tape is used. Since the electrode functions as an anchor and the bump electrode is caught by the adhesive layer, the semiconductor chip may be damaged (for example, a chip crack starting from the through electrode) or the semiconductor chip may be picked up.
本発明の一観点によれば、半導体チップが形成される複数のチップ形成領域、及び複数の前記チップ形成領域を区画するダイシング領域を有する半導体基板と、該半導体基板の第１の面のうち、複数の前記チップ形成領域に形成された回路素子層と、該回路素子層の表面に形成された第１のバンプ電極と、を有し、複数の前記半導体チップが連結された半導体チップ形成用母基板を準備する工程と、特定の処理により気化する犠牲接着層、及びテープ本体を有するダイシングテープを準備し、前記半導体チップ形成用母基板の面のうち、前記第１のバンプ電極が形成された面とは反対側に位置する面に、前記犠牲接着層を介して前記テープ本体を貼着する工程と、前記第１のバンプ電極が形成された側から、前記ダイシング領域に沿って前記半導体チップ形成用母基板及び前記犠牲接着層を切断することで、前記半導体チップ及び前記犠牲接着層を個片化する工程と、個片化された前記半導体チップのうち、ピックアップする前記半導体チップの前記第１のバンプ電極が形成された面を吸着保持し、吸着保持された前記半導体チップに形成された前記犠牲接着層を気化させる工程と、を含むことを特徴とする半導体チップのピックアップ方法が提供される。 According to one aspect of the present invention, a semiconductor substrate having a plurality of chip formation regions in which semiconductor chips are formed, a dicing region that partitions the plurality of chip formation regions, and a first surface of the semiconductor substrate, A semiconductor chip forming mother having a plurality of circuit element layers formed in a plurality of chip formation regions and a first bump electrode formed on a surface of the circuit element layer, wherein the plurality of semiconductor chips are connected to each other. A dicing tape having a step of preparing a substrate, a sacrificial adhesive layer that is vaporized by a specific process, and a tape body is prepared, and the first bump electrode is formed on the surface of the semiconductor chip forming mother substrate. A step of adhering the tape main body to the surface opposite to the surface via the sacrificial adhesive layer, and the side on which the first bump electrode is formed, along the dicing region. By cutting the mother substrate for forming a conductor chip and the sacrificial adhesive layer, the semiconductor chip and the sacrificial adhesive layer are separated into individual pieces, and the semiconductor chips to be picked up among the separated semiconductor chips are picked up. A method of picking up a semiconductor chip, comprising: sucking and holding the surface on which the first bump electrode is formed, and vaporizing the sacrificial adhesive layer formed on the sucked and held semiconductor chip. Provided.
本発明の半導体チップのピックアップ方法によれば、半導体チップ形成用母基板の面のうち、第１のバンプ電極が形成された面とは反対側に位置する面に、犠牲接着層を介してテープ本体を貼着し、次いで、第１のバンプ電極が形成された側から、ダイシング領域に沿って半導体チップ形成用母基板及び犠牲接着層を切断することで、半導体チップ及び犠牲接着層を個片化し、次いで、個片化された半導体チップのうち、ピックアップする半導体チップの第１のバンプ電極が形成された面を吸着保持し、吸着保持された半導体チップに形成された犠牲接着層を気化させることにより、ダイシングテープを介して、半導体チップを突き上げることなく、半導体チップをピックアップすることが可能となるので、半導体チップの破損や、半導体チップのピックアップミスの発生を抑制できる。 According to the method for picking up a semiconductor chip of the present invention, the surface of the mother substrate for forming the semiconductor chip is taped on the surface located on the opposite side to the surface on which the first bump electrode is formed via the sacrificial adhesive layer. The semiconductor chip and the sacrificial adhesive layer are separated by cutting the mother substrate for forming the semiconductor chip and the sacrificial adhesive layer along the dicing region from the side on which the first bump electrode is formed. Next, among the separated semiconductor chips, the surface on which the first bump electrode of the semiconductor chip to be picked up is sucked and held, and the sacrificial adhesive layer formed on the sucked and held semiconductor chip is vaporized As a result, the semiconductor chip can be picked up without pushing up the semiconductor chip through the dicing tape. The occurrence of a flop in pickup mistakes can be suppressed.
以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施の形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体チップ形成用母基板及び半導体装置の寸法関係とは異なる場合がある。 Embodiments to which the present invention is applied will be described below in detail with reference to the drawings. The drawings used in the following description are for explaining the configuration of the embodiment of the present invention. The size, thickness, dimensions, and the like of each part shown are the actual semiconductor chip forming mother substrate and semiconductor. It may be different from the dimensions of the device.
（実施の形態）
図１〜図２３は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図であり、図１〜図１１は、本実施の形態の半導体チップのピックアップ方法を説明するための断面図である。
図１〜図２３を参照して、本実施の形態の半導体装置１２０（図２３参照）の製造方法について説明する中で、本実施の形態の半導体チップのピックアップ方法について説明する。
(Embodiment)
1 to 23 are cross-sectional views showing the manufacturing process of the semiconductor device according to the embodiment of the present invention, and FIGS. 1 to 11 are cross-sectional views for explaining the semiconductor chip pickup method of the present embodiment. FIG.
With reference to FIG. 1 to FIG. 23, the semiconductor chip pickup method of the present embodiment will be described in the description of the method of manufacturing the semiconductor device 120 (see FIG. 23) of the present embodiment.
始めに、図１に示す工程では、図１には図示していない第１の半導体チップ２７（後述する図４参照）が形成される複数のチップ形成領域Ａ、及び複数のチップ形成領域Ａを区画するダイシング領域Ｂを有する半導体基板１１を準備する。半導体基板１１は、平坦な面である第１の面１１ａと、第１の面１１ａの反対側に位置し、かつ平坦な面である第２の面１１ｂと、を有する。半導体基板１１としては、例えば、単結晶シリコンウェハを用いることができる。
First, in the process shown in FIG. 1, a plurality of chip formation areas A in which first semiconductor chips 27 (see FIG. 4 described later) not shown in FIG. 1 are formed, and a plurality of chip formation areas A are formed. A
次いで、半導体基板１１の第１の面１１ａのうち、複数のチップ形成領域Ａに第１の回路素子層１２を形成する。第１の回路素子層１２は、トランジスタ素子、積層された複数の層間絶縁層、及び該複数の層間絶縁層に形成された配線パターン（配線及びビア等）等を有した多層配線構造とされている。
Next, the first
図４に示す第１の半導体チップ２７としては、メモリ用半導体チップを用いることができる。該メモリ用半導体チップとしては、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いることができる。第１の半導体チップ２７としてＤＲＡＭを用いる場合、第１の回路素子層１２には、図示していないＤＲＡＭ素子が形成される。
なお、本実施の形態では、第１の半導体チップ２７としてメモリ用半導体チップを用いた場合を例に挙げて、以下の説明を行う。
As the
In the present embodiment, the following description is given by taking as an example a case where a memory semiconductor chip is used as the
次いで、第１の回路素子層１２の表面１２ａに、第１のバンプ電極１５の形成領域を露出する開口部１４Ａを有した保護膜１４（パッシベーション膜）を形成する。
保護膜１４は、第１の回路素子層１２を保護するための膜であり、絶縁樹脂（例えば、ポリイミド樹脂）を用いて形成する。
Next, a protective film 14 (passivation film) having an
The
次いで、開口部１４Ａにより露出された第１の回路素子層１２の表面１２ａに、メモリ用回路素子と電気的に接続される第１のバンプ電極１５を形成する。このとき、第１のバンプ電極１５は、保護膜１４の表面から突出する高さとなるように形成する。具体的には、第１のバンプ電極１５の高さは、例えば、２０μｍとすることができる。
Next, a
第１のバンプ電極１５は、表面電極として機能する電極であり、その表面には、図示していないはんだ層が形成されている。第１のバンプ電極１５は、第１の回路素子層１２に設けられたトランジスタ素子（図示せず）と電気的に接続されている。第１のバンプ電極１５の材料としては、例えば、Ｃｕを用いることができる。
これにより、後述する図４に示す半導体チップ形成用母基板２０の構成要素の一部となる構造体１９が形成される。
The
As a result, a
次いで、図２に示す工程では、図１に示す構造体１９を上下反転させた後、保護膜１４が形成された側の構造体１９の面に、接着部材１６を介して、支持基板１７を接着する。接着部材１６の材料としては、特定の光源（例えば、レーザ光或いはＵＶ光（紫外線））に反応することで、発砲或いは接着力の低下するものを用いるとよい。
支持基板１７としては、例えば、光透過性の基板（例えば、ガラス基板）を用いることができる。
Next, in the process shown in FIG. 2, after the
As the
接着部材１６は、その厚さが第１のバンプ電極１５を完全に埋め込むことの可能な厚さとなるように形成する。具体的には、第１のバンプ電極１５の高さが２０μｍの場合、接着部材１６の厚さは、例えば、５０μｍとすることができる。
このように、接着部材１６の厚さを、第１のバンプ電極１５を完全に埋め込むことの可能な厚さにすることで、第１のバンプ電極１５を損傷させることなく、支持基板１６により構造体１９を支持することができる。
The
In this way, the thickness of the
次いで、図３に示す工程では、図２に示す半導体基板１１の第２の面１１ｂ側から、半導体基板１１を研削或いは研磨することで、半導体基板１１を薄板化する。このとき、例えば、構造体１９の厚さが５０μｍ以下となるように、半導体基板１１を薄板化する。
薄板化された構造体１９は、支持基板１７に支持されているため、薄板化された後の構造体１９の取り扱い（例えば、半導体製造装置間の搬送等）を容易に行なうことができる。
Next, in the process shown in FIG. 3, the
Since the thinned
次いで、図４に示す工程では、第１の回路素子層１２及び半導体基板１１のうち、第１のバンプ電極１５と対向する部分を貫通する貫通孔２２を形成する。貫通孔２２は、第１のバンプ電極１５が形成された図示しない電極パッドを露出するように形成する。
次いで、貫通孔２２の側面、及び半導体基板１１の第２の面１１ｂを覆う絶縁層（図示せず）を形成する。次いで、半導体基板１１の第２の面１１ｂに形成された該絶縁層上に、貫通孔２２を露出する開口部を有しためっき用マスク（図示せず）を形成する。
Next, in the step shown in FIG. 4, a through
Next, an insulating layer (not shown) that covers the side surface of the through
次いで、貫通孔２２の内面、めっき用マスクの表面（開口部の側面も含む）、及び該開口部に露出された該絶縁層の上面を覆う図示していないシード層（例えば、Ｃｕ層）を形成し、該シード層を給電層とする電解めっき法により、貫通孔２２、及び開口部を埋め込む図示していないめっき膜（例えば、Ｃｕめっき膜）を形成する。
Next, a seed layer (for example, a Cu layer) (not shown) covering the inner surface of the through
次いで、めっき用レジスト膜を除去し、その後、該めっき膜に覆われていないシード層を除去することで、貫通孔２２内に配置され、一端が第１のバンプ電極１５と電気的に接続された貫通電極２４と、貫通電極２４の他端と一体に構成され、絶縁層（図示していない）から突出する第２のバンプ電極２５と、が一括形成される。貫通電極２４及び第２のバンプ電極２５は、該絶縁層により、半導体基板１１に対して電気的に絶縁されている。
Next, the plating resist film is removed, and then the seed layer not covered with the plating film is removed, so that the plating film is disposed in the through
これにより、薄板化された半導体基板１１、第１の回路素子層１２、保護膜１４、第１のバンプ電極１５、図示していない絶縁層、貫通電極２４、及び第２のバンプ電極２５を有し、を有し、複数のチップ形成領域Ａに第１の半導体チップ２７が形成された半導体チップ形成用母基板２０が形成される。これにより、半導体チップ形成用母基板２０が準備される。また、この段階では、複数の第１の半導体チップ２７は、連結されており、個片化されていない。
As a result, the thinned
次いで、図５に示す工程では、特定の処理により気化する犠牲接着層２９、及び絶縁性を有したテープ本体３１を有するダイシングテープ３２を準備し、半導体チップ形成用母基板２０の面のうち、第１のバンプ電極１５が形成された面とは反対側に位置する面（言い換えれば、半導体基板１１の第２の面１１ｂ）に、犠牲接着層２９を介してテープ本体３１を貼着する。
Next, in the process shown in FIG. 5, a sacrificial
ダイシングテープ３２は、テープ本体３１上に、犠牲接着層２９を積層した積層構造とされている。ダイシングテープ３２は、図示していないリング状の治具に貼り渡された状態で、半導体基板１１の第２の面１１ｂに貼り付けられる。
The dicing
犠牲材接着層２９としては、例えば、１６０℃程度までの温度で所定の接着力が保たれ、かつ２００℃以上の温度で気化するものを用いるとよい。犠牲材接着層２９の材料としては、例えば、所望の特性が得られるようにエポキシ樹脂を配合した環状オレフィン系樹脂よりなる材料を用いることができる。
As the sacrificial
なお、本実施の形態では、犠牲材接着層２９の一例として、所定の温度（２００℃以上の温度）で気化する犠牲材接着層を用いた場合を例に挙げて説明するが、例えば、特定光を照射されることで気化或いは液化する特性を有する犠牲材接着層を用いてもよい。
In the present embodiment, a case where a sacrificial material adhesive layer that vaporizes at a predetermined temperature (a temperature of 200 ° C. or higher) is used as an example of the sacrificial
次いで、図６に示す工程では、図５に示す構造体を上下反転させた後、支持基板１７を介して、特定の光源から照射された光（例えば、レーザ光或いはＵＶ光（紫外線））を接着部材１６に照射し、接着部材１６を発泡或いは接着力を低下させることで、接着部材１６及び支持基板１７を除去する。
これにより、半導体チップ形成用母基板２０を構成する保護膜１４及び第１のバンプ電極１５が露出される。
Next, in the process shown in FIG. 6, the structure shown in FIG. 5 is turned upside down, and then light (for example, laser light or UV light (ultraviolet light)) emitted from a specific light source through the
As a result, the
次いで、図７に示す工程では、図示していないダイシング装置のステージ上に、図６に示す構造体を保持し、次いで、ダイシングブレード３３により、第１のバンプ電極１５が形成された側から、ダイシング装置が認識したダイシング領域Ｂに沿って半導体チップ形成用母基板２０及び犠牲接着層２９を切断する。
これにより、複数の半導体チップ２７が個片化されると共に、各半導体チップ２７の第２のバンプ電極２５側の面に、第１の半導体チップ２７の外形と略等しい大きさとされた犠牲接着層２９が形成される。また、上記切断を行う際は、ダイシング領域Ｂに対応するテープ本体３１の一部を切断するとよい。
Next, in the step shown in FIG. 7, the structure shown in FIG. 6 is held on a stage of a dicing apparatus (not shown), and then, from the side where the
As a result, the plurality of
これにより、図７に示すように、第１の半導体チップ２７を構成する半導体基板１１（個片化された半導体基板１１）の第２の面１１ｂ側に、第１の半導体チップ２７の外形と略等しい形状とされた犠牲接着層２９が形成される。
As a result, as shown in FIG. 7, the outer shape of the
次いで、図８に示す工程では、ピックアップ装置３６を準備する。ここで、図８を参照して、ピックアップ装置３６の概略構成について説明する。
ピックアップ装置３６は、吸着ステージ３７と、吸着コレット３８と、を有する。吸着ステージ３７は、加熱用支持部３９（ヒートブロック）と、支持ブロック４１（マスク）と、吸着溝４２と、を有する。
Next, in the process shown in FIG. 8, a
The
加熱用支持部３９は、加熱用支持ブロック４４と、ヒーター４５と、を有する。加熱用支持ブロック４４は、ダイシングテープ３２のテープ本体３１と接触し、かつ平坦な面とされた吸着面４４ａ（加熱用支持部３９の上面３９ａ）を有する。吸着面４４ａは、第１の半導体チップ２７の外形と略等しい形状とされている。
ヒーター４５は、加熱用支持ブロック４４に内設されている。ヒーター４５は、加熱用支持ブロック４４の吸着面４４ａを介して、テープ本体３１上に積層された犠牲接着層２９を加熱する。ヒーター４５としては、例えば、カートリッジヒーターを用いることができる。
The
The
支持ブロック４１は、加熱用支持部３９の周囲に配置されている。支持ブロック４１は、ダイシングテープ３２のテープ本体３１と接触し、かつ平坦な面とされた吸着面４１ａを有する。吸着面４１ａは、吸着面４４ａに対して略面一となるように配置されている。
吸着溝４２は、加熱用支持ブロック４４の外壁と支持ブロック４１の側壁との間に形成されている。吸着溝４２は、図示していない真空ポンプと接続されており、吸着面４１ａ，４４ａ上に載置されたダイシングテープ３２（具体的には、テープ本体３１）を吸着する。
The
The
上記支持ブロック４１は、支持ブロック４１上に配置された第１の半導体チップ２７に形成された犠牲接着層２９が、ヒーター４５の熱により気化することを防止する機能を有する。この観点から、支持ブロック４１を構成する材料としては、断熱機能を有した材料を用いるとよい。
The
また、支持ブロック４１を冷却する冷却機構（図示せず）を設けてもよい。該冷却機構としては、支持ブロック４１にエアーを吹き付けるエアー供給手段や、支持ブロック４１に内設された水冷用管路等を用いることができる。
A cooling mechanism (not shown) for cooling the
吸着コレット３８は、吸着ステージ３７の上方に配置されている。吸着コレット３８は、図示していない駆動手段と接続されており、上下方向、及び上下方向と直交する平面方向に移動可能な構成とされている。
吸着コレット３８は、保護膜１４が形成された側の第１の半導体基板２７の面と対向する平坦な吸着面３８ａと、吸着面３８ａから露出された吸着孔３８Ａを有する。
吸着孔３８Ａは、図示していない真空ポンプと接続されている。これにより、吸着孔３８Ａは、保護膜１４が形成された側の第１の半導体基板２７の面を吸着する。
The
The
The
上記ピックアップ装置３６を準備後、図８に示す工程では、吸着ステージ３７の吸着面４１ａ，４４ａ上に、図７に示す構造体３４を載置し、その後、吸着面４１ａ，４４ａに図７に示す構造体３４を吸着させる。このとき、テープ本体３１と吸着面４１ａ，４４ａとが接触すると共に、ダイシングテープ３２を介して、１つの第１の半導体チップ２７が対向するように、吸着ステージ３７上に構造体３４を配置する。
次いで、加熱用支持部３９の上方に配置された第１の半導体チップ２７と対向するように、該第１の半導体チップ２７の上方に吸着コレット３８を移動させる。
After the
Next, the
次いで、図９に示す工程では、個片化された複数の第１の半導体チップ２７のうち、ピックアップする第１の半導体チップ２７の第１のバンプ電極１５が形成された面を吸着保持し、ヒーター４５による犠牲接着層２９の加熱を開始する。
Next, in the step shown in FIG. 9, among the plurality of separated
次いで、図１０に示す工程では、ピックアップする第１の半導体チップ２７を吸着保持した状態で、犠牲接着層２９が気化する温度（例えば、２００℃以上）まで犠牲接着層２９を加熱することで、犠牲接着層２９を気化させる。
つまり、図１０に示す工程では、ヒーター４５を用いて、犠牲接着層２９を加熱処理（特定の処理のうちの１つ）することで、犠牲接着層２９を気化させる。
Next, in the process shown in FIG. 10, the
That is, in the process shown in FIG. 10, the
このように、半導体チップ形成用母基板２０の面のうち、第１のバンプ電極１５が形成された面とは反対側に位置する面に、犠牲接着層２９を介してテープ本体３１を貼着（ダイシングテープ３２を貼着）し、次いで、第１のバンプ電極１５が形成された側から、ダイシング領域Ｂに沿って半導体チップ形成用母基板２０及び犠牲接着層２９を切断することで、第１の半導体チップ２７及び犠牲接着層２９を個片化し、次いで、個片化された第１の半導体チップ２７のうち、ピックアップする第１の半導体チップ２７の第１のバンプ電極１５が形成された面を吸着保持し、吸着保持された第１の半導体チップ２７に形成された犠牲接着層２９を気化させることにより、ダイシングテープ３２を介して、第１の半導体チップ２７を突き上げることなく、第１の半導体チップ２７をピックアップすることが可能となるので、第１の半導体チップの破損（例えば、貫通電極２４を起点にしたチップクラック等）や、第１の半導体チップ２７のピックアップミスを抑制でき、製造効率を向上させることができる。
As described above, the
また、第１の半導体チップ２７を突き上げることなく、犠牲接着層２９を気化させることで、第１の半導体チップ２７をピックアップすることにより、ダイシングテープ３２から第１の半導体チップ２７を剥離させる際、犠牲接着層２９に埋め込まれた第２のバンプ電極２５がアンカーとして機能することがなくなるため、第１の半導体チップ２７の破損（例えば、貫通電極２４を起点にしたチップクラック等）や、第１の半導体チップ２７のピックアップミスを抑制でき、製造効率を向上させることができる。
Further, when the
次いで、図１１に示す工程では、先に説明した図８〜図９に示す工程と同様な処理を繰り返し行うことで、図１０に示すダイシングテープ３２に貼り付けられた全ての第１の半導体チップ２７のピックアックを行う。
これにより、図１１に示すように、複数の第１の半導体チップ２７が製造される。
Next, in the step shown in FIG. 11, all the first semiconductor chips attached to the dicing
Thereby, as shown in FIG. 11, a plurality of
次いで、図１２に示す工程では、ボンディング装置５５に設けられたステージ５６の基板載置面６１ａに、予め準備しておいた第２の半導体チップ５８を吸着させる。このとき、半導体基板１１の第２の面１１ｂが基板載置面６１ａと接触するように、第２の半導体チップ５８を吸着する。
Next, in the step shown in FIG. 12, the
ここで、図１２を参照して、ボンディング装置５５のステージ５６の構成について説明する。ステージ５６は、ステージ本体６１と、第１の吸着孔６２と、ヒーター６３と、を有する。
ステージ本体６１は、第２の半導体チップ５８が載置される平坦な基板載置面６１ａを有する。第１の吸着孔６２は、ステージ本体６１に複数設けられており、基板載置面６１ａから露出されている。第１の吸着孔６２は、図示していない真空ポンプと接続されており、基板載置面６１ａに載置された第２の半導体チップ５８を吸着する。
Here, the configuration of the
The stage
ヒーター６３は、ステージ本体６１に内設されている。ヒーター６３は、ステージ本体６１に吸着された第２の半導体チップ５８を所定の温度に加熱する。ヒーター６３としては、例えば、カートリッジヒーターを用いることができる。
The
次に、図１２を参照して、第２の半導体チップ５８の構成について説明する。
第２の半導体チップ５８は、図１１に示す第１の半導体チップ２７に設けられた第１の回路素子層１２の替わりに第２の回路素子層６５を設けると共に、第１の半導体チップ２７に設けられた第１のバンプ電極１５の替わりに第１のバンプ電極６６を設け、さらに、第１の半導体チップ２７に設けられた貫通電極２４及び第２のバンプ電極２５を構成要素から除いた以外は、第１の半導体チップ２７と同様に構成される。
Next, the configuration of the
The
第２の回路素子層６５は、半導体基板１１の第１の面１１ａに形成されている。第２の回路素子層６５は、トランジスタ素子、積層された複数の層間絶縁層、及び該複数の層間絶縁層に形成された配線パターン（配線及びビア等）を有した多層配線構造とされている。
第１のバンプ電極６６は、保護膜１４の開口部１４Ａから露出された第２の回路素子層６５の表面６５ａに形成されている。第１のバンプ電極６６は、第２の回路素子層６５に設けられたトランジスタ素子（図示せず）と電気的に接続されている。
The second
The
上記構成とされた第２の半導体チップ５８は、半導体基板１１の第２の面１１ｂ（基板載置面６１ａと接触する面）にバンプ電極が設けられておらず、基板載置面６１ａと接触する第２の半導体チップ５８の面が平坦な面とされているため、ステージ５６の基板載置面６１ａに第２の半導体チップ５８をしっかりと吸着させることができる。
The
第２の半導体チップ５８としては、メモリ用半導体チップを用いることができる。該メモリ用半導体チップとしては、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用いることができる。第２の半導体チップ５８としてＤＲＡＭを用いる場合、第２の回路素子層６５には、図示していないＤＲＡＭ素子が形成される。
なお、本実施の形態では、第２の半導体チップ５８としてメモリ用半導体チップを用いた場合を例に挙げて、以下の説明を行う。
As the
In the present embodiment, the following description will be given by taking as an example the case where a memory semiconductor chip is used as the
次いで、図１３に示す工程を説明する前に、図１３を参照して、図５に示すボンディング装置５５のボンディングツール７１（ボンディング装置５５の構成要素の１つ）の構成について説明する。
ボンディングツール７１は、ツール本体７２と、第２の吸着孔７３と、ヒーター７５と、を有する。ツール本体７２は、吸着した半導体チップを押圧する押圧面７２ａを有する。
Next, before describing the process shown in FIG. 13, the configuration of the bonding tool 71 (one of the components of the bonding apparatus 55) of the
The
第２の吸着孔７３は、ツール本体７２に複数設けられており、押圧面７２ａから露出されている。第２の吸着孔７３は、図示していない真空ポンプと接続されている。これにより、第２の吸着孔７３は、押圧面７２ａと対向する半導体チップを吸着する。
ヒーター７５は、ボンディングツール７１に吸着された半導体チップを所定の温度（例えば、８０〜１００℃）に加熱する。ヒーター７５としては、例えば、カートリッジヒーターを用いることができる。
A plurality of second suction holes 73 are provided in the tool
The
次いで、図１３に示す工程では、ボンディングツール７１により、押圧面７２ａが図１２に示す第１の半導体チップ２７（以下の説明では、この「第１の半導体チップ２７」を、説明の便宜上、「第１の半導体チップ２７−１」という）に設けられた第１のバンプ電極１５と接触するように第１の半導体チップ２７−１を吸着し、ヒーター７５により、第１の半導体チップ２７−１が所定の温度（例えば、３００℃程度）となるように加熱する。
Next, in the step shown in FIG. 13, the
次いで、ステージ５６に吸着された第２の半導体チップ５８の第１のバンプ電極６６と第１の半導体チップ２７−１の第２のバンプ電極２５とが対向するように、第１の半導体チップ２７−１を吸着したボンディングツール７１を第２の半導体チップ５８上に移動させる。
Next, the
次いで、ボンディングツール７１を下方（ステージ５６側）に移動させて、第１の半導体チップ２７−１の第２のバンプ電極２５と第２の半導体チップ５８の第１のバンプ電極６６とを接触させる。
Next, the
その後、押圧面７２ａにより、第１の半導体チップ２７−１を押圧することで、第２のバンプ電極２５と第１のバンプ電極６６とが熱圧着（この段階では、仮圧着）され、第２の半導体チップ５８に対して第１の半導体チップ２７−１がフリップチップ接続される。
これにより、第２の半導体チップ５８上に第１の半導体チップ２７−１が積層されると共に、第１の半導体チップ２７−１と第２の半導体チップ５８との間に隙間が形成される。
Thereafter, by pressing the first semiconductor chip 27-1 with the
As a result, the first semiconductor chip 27-1 is stacked on the
次いで、図１４に示す工程では、図１３に示す工程と同様な手法により、第１の半導体チップ２７（以下の説明では、この「第１の半導体チップ２７」を、説明の便宜上、「第１の半導体チップ２７−２」という）を吸着し、第１の半導体チップ２７−１の第１のバンプ電極１５と第１の半導体チップ２７−２の第２のバンプ電極２５とを熱圧着する。
これにより、第１の半導体チップ１２−１に対して、第１の半導体チップ１２−２がフリップチップ接続されると共に、第１の半導体チップ２７−１と第１の半導体チップ２７−２との間に隙間が形成される。
Next, in the step shown in FIG. 14, the first semiconductor chip 27 (in the following description, the “
Thereby, the first semiconductor chip 12-2 is flip-chip connected to the first semiconductor chip 12-1, and the first semiconductor chip 27-1 and the first semiconductor chip 27-2 are connected to each other. A gap is formed between them.
次いで、図１３に示す工程と同様な手法により、第１の半導体チップ２７（以下の説明では、この「第１の半導体チップ２７」を、説明の便宜上、「第１の半導体チップ２７−３」という）を吸着し、第１の半導体チップ２７−２の第１のバンプ電極１５と第１の半導体チップ２７−３の第２のバンプ電極２５とを熱圧着する。
これにより、第１の半導体チップ２７−２に対して、第１の半導体チップ２７−３がフリップチップ接続されると共に、第１の半導体チップ２７−２と第１の半導体チップ２７−３との間に隙間が形成される。
Next, the first semiconductor chip 27 (in the following description, the “
Thus, the first semiconductor chip 27-3 is flip-chip connected to the first semiconductor chip 27-2, and the first semiconductor chip 27-2 and the first semiconductor chip 27-3 are connected to each other. A gap is formed between them.
ここで、図１４を参照して、第１の半導体チップ２７−３上に、積層される第１の半導体チップ７８の構成及び製造方法について説明する。
第１の半導体チップ７８は、インターフェイス（Ｉｎｔｅｒｆａｃｅ）用半導体チップである。第１の半導体チップ７８は、第２の半導体チップ２７に設けられた第１の回路素子層１２、第１のバンプ電極１５、及び第２のバンプ電極２５の替わりに、第１の回路素子層８１、第１のバンプ電極８２、及び第２のバンプ電極８４を設けた以外は、第１の半導体チップ２７と同様に構成される。
Here, with reference to FIG. 14, the structure and manufacturing method of the
The
第１の回路素子層８１は、半導体基板１１の表面１１ａに形成されている。第１の回路素子層８１には、インターフェイス回路素子（図示せず）が形成されている。
第１のバンプ電極８２は、保護膜１４に形成された開口部１４Ａから露出された第１の回路素子層８１の表面８１ａに設けられている。
The first
The
第２のバンプ電極８４は、図示していない絶縁層を介して、半導体基板１１の第２の面１１ｂに設けられている。第２のバンプ電極８４は、貫通電極２４或いは図示していない配線パターンを介して、第１のバンプ電極８２と電気的に接続されている。
また、第１及び第２のバンプ電極８２，８４は、第１の回路素子層８１に形成されたインターフェイス回路素子（図示せず）と電気的に接続されている。
The second bump electrode 84 is provided on the
The first and
上記構成とされた第１の半導体チップ７８は、先に説明した図１〜図１１に示す工程と同様な処理を行なうことで形成される。
The
次いで、図１３に示す工程と同様な手法により、第１の半導体チップ７８を吸着し、第１の半導体チップ２７−３の第１のバンプ電極１５と第１の半導体チップ７８の第２のバンプ電極８４とを熱圧着する。
Next, the
これにより、第１の半導体チップ２７−３に対して、第１の半導体チップ７８がフリップチップ接続されると共に、第１の半導体チップ２７−３と第１の半導体チップ７８との間に隙間が形成される。
また、第２の半導体チップ５８と、第１の半導体チップ２７−１と、第１の半導体チップ２７−２と、第１の半導体チップ２７−３と、第１の半導体チップ７８と、が順次積層されたチップ積層体８７が形成される。
Accordingly, the
In addition, the
次いで、図１５に示す工程では、第１の半導体チップ２７−１，２７−２,２７−３,７８及び第２の半導体チップ５８間の隙間を充填する第１の封止樹脂８８を形成する。
このとき、第１の半導体チップ７８を構成する第１のバンプ電極８２及び保護膜１４の表面１４ａを、第１の封止樹脂８８から露出させる。
Next, in the step shown in FIG. 15, the first sealing
At this time, the
具体的には、以下の方法により、第１の封止樹脂８８を形成する。始めに、アンダーフィル樹脂９１（第１の封止樹脂８８の母材）に対する濡れ性の悪いシート９３を、ステージ９２の平坦な上面９２ａに配置する。次いで、濡れ性の悪いシート９３の上面９３ａと第１のバンプ電極８２が形成されていない側のチップ積層体８７の面（第２の半導体チップ５８を構成する半導体基板１１の裏面１１ｂ）とを接触させる。
Specifically, the first sealing
次いで、チップ積層体８７の側壁にディスペンサー９５から供給したアンダーフィル樹脂９１を滴下し、毛細管現象により第１の半導体チップ２７−１，２７−２,２７−３,７８及び第２の半導体チップ５８間の隙間を充填する。
濡れ性の悪いシート９３としては、フッ素系シート材、或いはシリコーン系接着剤を備えたシート材等を用いることができる。
その後、アンダーフィル樹脂９１を所定の温度（例えば、１５０℃）でキュアして、アンダーフィル樹脂９１を完全に硬化させることで、第１の封止樹脂８８が形成される。
Next, the
As the
Thereafter, the
このように、アンダーフィル樹脂９１（第１の封止樹脂８８の母材）に対する濡れ性の悪いシート９３の上面９３ａにチップ積層体８７を配置した後、チップ積層体８７の側壁にアンダーフィル樹脂９１を滴下して、第１の半導体チップ２７−１，２７−２,２７−３,７８及び第２の半導体チップ５８間の隙間を充填することにより、アンダーフィル樹脂９１がチップ積層体８７の外周側面よりも外側に広がることを抑制可能となるので、第１の封止樹脂８８のフィレット幅を低減できる。
As described above, after the chip laminated
また、濡れ性の悪いシート９３の上面９３ａと第１のバンプ電極１７が形成されていない側のチップ積層体８７の平坦な面（具体的には、第２の半導体チップ５８を構成する半導体基板１１の裏面１１ｂ）とを接触させることで、第２の半導体チップ５８を構成する半導体基板１１の裏面１１ｂにアンダーフィル樹脂９１が回り込むことを抑制できる。
Further, the
次いで、図１６に示す工程では、図４に示す第１の封止樹脂８８が形成されたチップ積層体８７を濡れ性の悪いシート９３から剥離させる。
Next, in the step shown in FIG. 16, the
次いで、図１７に示す工程では、複数の配線基板１００が連結された配線母基板１０１を準備する。ここで、図１７を参照して、配線母基板１０１の構成について説明する。
配線母基板１０１は、複数の配線基板１００が連結された構成とされており、基板本体１０３と、接続パッド１０４と、配線パターン１０５と、外部接続用パッド１０６と、貫通電極１０７と、第１のソルダーレジスト１０９と、第２のソルダーレジスト１１１と、を有する。
Next, in a step shown in FIG. 17, a
The
基板本体１０３は、ダイシングラインＤにより区画され、配線基板１００が形成される配線基板形成領域Ｃを複数有する。基板本体１０３としては、例えば、ガラスエポキシ基板を用いることができる。
接続パッド１０４は、基板本体１０３の表面１０３ａのうち、配線基板形成領域Ｃの中央部に設けられている。接続パッド１０４は、図１６に示すチップ積層体８７を構成する第１の半導体チップ７８に設けられた第１のバンプ電極８２と接続される電極である。
The
The
配線パターン１０５は、接続パッド１０４と一体に構成されており、配線基板形成領域Ｃに対応する基板本体１０３の表面１０３ａに設けられている。配線パターン１０５は、再配線用のパターンである。
外部接続用パッド１０６は、配線基板形成領域Ｃに対応する基板本体１０３の裏面１０３ｂに設けられている。
The
The
貫通電極１０７は、配線基板形成領域Ｃに対応する基板本体１０３を貫通するように設けられている。貫通電極１０７の上端は、配線パターン１０５と接続されており、貫通電極１０７の下端は、外部接続用パッド１０６と接続されている。これにより、貫通電極１０７は、外部接続用パッド１０６と接続パッド１０４とを電気的に接続している。
The through
第１のソルダーレジスト１０９は、接続パッド１０４を露出するように、配線基板形成領域Ｃ及びダイシングラインＤに対応する基板本体１０３の表面１０３ａに設けられている。第１のソルダーレジスト１０９は、配線パターン１０５の一部を覆うように設けられている。第１のソルダーレジスト１０９は、配線パターン１０５を保護する機能を有する。
第２のソルダーレジスト１１１は、外部接続用パッド１０６を露出するように、配線基板形成領域Ｃ及びダイシングラインＤに対応する基板本体１０３の裏面１０３ｂに設けられている。
The first solder resist 109 is provided on the
The second solder resist 111 is provided on the
配線基板１００は、接続パッド１０４と、配線パターン１０５と、外部接続用パッド１０６と、貫通電極１０７と、配線基板形成領域Ｃに対応する基板本体１０３、第１のソルダーレジスト１０９、及び第２のソルダーレジスト１１１と、を有した構成とされている。
The
次いで、接続パッド１０４上に、ワイヤバンプ１１３を形成する。具体的には、ワイヤバンプ１１３は、例えば、ＡｕやＣｕ等よりなるワイヤの先端に溶融したボールが形成されたものを、ワイヤボンディング装置（図示せず）を用いて、超音波により接続パッド１０４の上面に圧着後、ワイヤの後端を引き切ることで形成する。
Next, wire bumps 113 are formed on the
次いで、図１８に示す工程では、各配線基板形成領域Ｃの中央部に、ワイヤバンプ１１３を覆うように、液状とされたアンダーフィル樹脂１１５を配置する。
具体的には、液状とされたアンダーフィル樹脂１１５は、ディスペンサー（図示せず）から液状とされたＮＣＰ（Ｎｏｎ ｃｏｎｄｕｃｔｉｖｅ Ｐａｓｔｅ）を供給することで形成する。
Next, in the step shown in FIG. 18, a
Specifically, the
次いで、図１９に示す工程では、ボンディングツール（図示せず）を用いて、図１６に示す第１の封止樹脂８８が形成されたチップ積層体８７をピックアップして、チップ積層体８７を構成する第１の半導体チップ７８の第１のバンプ電極８２と、配線基板１００の接続パッド１０４と、を対向配置させる。
Next, in the step shown in FIG. 19, the
次いで、ボンディングツール（図示せず）により、チップ積層体８７を高温（例えば、３００℃程度）で加熱した状態で、加熱された配線基板１００（配線母基板１０１）に押し当てることで、ワイヤバンプ１１３を介して、第１のバンプ電極８２と接続パッド１０４とを熱圧着すると共に、チップ積層体８７と配線基板１００との間に形成される隙間をアンダーフィル樹脂１１５で封止する。
Next, the
これにより、チップ積層体８７は、配線基板１００に対してフリップチップ接続され、チップ積層体８７と配線基板１００とが電気的に接続される。
なお、図２０に示す工程では、配線母基板１０１を構成する全ての配線基板１００に対して、第１の封止樹脂８８が形成されたチップ積層体８７を実装する。
As a result, the
In the step shown in FIG. 20, the chip laminated
次いで、図２０に示す工程では、配線母基板１０１上に実装された複数のチップ積層体８７を一括して封止し、かつ上面１１７ａが平坦な面とされたモールド樹脂１１７を形成する。モールド樹脂１１７は、例えば、トランスファーモールド法により形成する。
Next, in a process shown in FIG. 20, a plurality of chip stacks 87 mounted on the
具体的には、上部金型と下部金型との間に形成された空間内に、図１９に示す構造体を収容し、その後、該空間内に加熱溶融されたモールド樹脂１１７を注入する。次いで、溶融したモールド樹脂１１７を所定の温度（例えば、１８０℃程度）で加熱（キュア）し、その後、所定の温度でベークすることで、モールド樹脂１１７を完全に硬化させる。
これにより、複数のチップ積層体８７を一括封止するモールド樹脂１１７が形成される。モールド樹脂１１７としては、例えば、エポキシ樹脂等の熱硬化性樹脂を用いることができる。
Specifically, the structure shown in FIG. 19 is accommodated in a space formed between the upper mold and the lower mold, and then a
As a result, the
次いで、図２１に示す工程では、図２０に示す構造体の上下を反転させ、その後、配線基板１００に形成された複数の外部接続用パッド１０６に外部接続端子１１９を形成する。
これにより、配線基板１００、チップ積層体８７、アンダーフィル樹脂１１５、モールド樹脂１１７、及び外部接続端子１１９を有し、かつ連結された複数の半導体装置１２０が形成される。外部接続端子１１９としては、例えば、はんだボールを用いることができる。
Next, in the step shown in FIG. 21, the structure shown in FIG. 20 is turned upside down, and then the
As a result, a plurality of
この場合、図示していない複数の吸着孔を有するボールマウンターのマウントツールにより、複数のはんだボールを吸着保持しながら、複数のはんだボールにフラックスを転写形成する。次いで、配線基板１００に形成された複数の外部接続用パッド１０６に、はんだボールを載置し、その後、はんだボールが形成された配線母基板１０１を熱処理（リフロー処理）する。これにより、複数の配線基板１００に設けられた外部接続用パッド１０６にはんだボールが固定される。
In this case, the flux is transferred and formed on the plurality of solder balls while the plurality of solder balls are sucked and held by a ball mounter mounting tool having a plurality of suction holes (not shown). Next, solder balls are placed on the plurality of
次いで、図２２に示す工程では、モールド樹脂１１７の上面１１７ａにダイシングテープ１２２を貼着する。次いで、ダイシングブレード１１３により、ダイシングラインＤに沿って、図２２に示す配線母基板１０１及びモールド樹脂１１７を切断することで、複数の半導体装置１２０が個片化される。このとき、配線基板１００も個片化される。
Next, in the process shown in FIG. 22, the dicing
次いで、図２３に示す工程では、図２２に示す構造体を上下反転させた後、ダイシングテープ１２２を剥離することで、ＣｏＣ型（Ｃｈｉｐ ｏｎ Ｃｈｉｐ）の半導体装置１２０が複数製造される。
Next, in the process shown in FIG. 23, the structure shown in FIG. 22 is turned upside down, and then the dicing
本実施の形態の半導体チップのピックアップ方法によれば、半導体チップ形成用母基板２０の面のうち、第１のバンプ電極１５が形成された面とは反対側に位置する面に、犠牲接着層２９を介してテープ本体３１を貼着（ダイシングテープ３２を貼着）し、次いで、第１のバンプ電極１５が形成された側から、ダイシング領域Ｂに沿って半導体チップ形成用母基板２０及び犠牲接着層２９を切断することで、第１の半導体チップ２７及び犠牲接着層２９を個片化し、次いで、個片化された第１の半導体チップ２７のうち、ピックアップする第１の半導体チップ２７の第１のバンプ電極１５が形成された面を吸着保持し、吸着保持された第１の半導体チップ２７に形成された犠牲接着層２９を気化させることにより、ダイシングテープ３２を介して、第１の半導体チップ２７を突き上げることなく、第１の半導体チップ２７をピックアップすることが可能となるので、第１の半導体チップ２７の破損（例えば、貫通電極２４を起点にしたチップクラック等）や、第１の半導体チップ２７のピックアップミスを抑制でき、製造効率を向上させることができる。
According to the semiconductor chip pickup method of the present embodiment, the sacrificial adhesive layer is formed on the surface of the semiconductor chip forming
また、第１の半導体チップ２７を突き上げることなく、犠牲接着層２９を気化させることで第１の半導体チップ２７をピックアップすることにより、ダイシングテープ３２から第１の半導体チップ２７を剥離させる際、犠牲接着層２９に埋め込まれた第２のバンプ電極２５がアンカーとして機能することがなくなるため、第１の半導体チップ２７の破損（例えば、貫通電極２４を起点にしたチップクラック等）や、第１の半導体チップ２７のピックアップミスを抑制でき、製造効率を向上させることができる。
Further, when the
以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 The preferred embodiments of the present invention have been described in detail above, but the present invention is not limited to such specific embodiments, and within the scope of the present invention described in the claims, Various modifications and changes are possible.
例えば、本実施の形態では、貫通電極２４を有した第１の半導体チップ２７をピックアップする場合を例に挙げて、本発明の導体チップのピックアップ方法について説明したが、本発明の半導体チップのピックアップ方法は、例えば、薄板化（例えば、５０μｍ以下）され、かつ貫通電極を有していない半導体チップ（例えば、図１６に示す第２の半導体チップ５８）にも適用可能であり、本実施の形態と同様な効果を得ることができる。
For example, in the present embodiment, the method for picking up the conductor chip of the present invention has been described by taking as an example the case of picking up the
本発明は、半導体チップのピックアップ方法に適用可能である。 The present invention is applicable to a semiconductor chip pickup method.
１１…半導体基板、１１ａ…第１の面、１１ｂ…第２の面、１２，８１…第１の回路素子層、１２ａ，１４ａ，６５a，８１ａ，９３ａ，１０３ａ…表面、１４…保護膜、１４Ａ…開口部、１５，６６，８２…第１のバンプ電極、１６…接着部材、１７…支持基板、１９，３４…構造体、２０…半導体チップ形成用母基板、２２…貫通孔、２４，１０７…貫通電極、２５，８４…第２のバンプ電極、２７，２７−１，２７−２，２７−３，７８…第１の半導体チップ、２９…犠牲接着層、３１…テープ本体、３２，１２２…ダイシングテープ、３３，１２３…ダイシングブレード、３６…ピックアップ装置、３７…吸着ステージ、３８…吸着コレット、３８Ａ…吸着孔、３９…加熱用支持部、３９ａ，９２ａ，１１７ａ…上面、４１…支持ブロック、４２…吸着溝、４４…加熱用支持ブロック、４１ａ，４４ａ…吸着面、４５，６３，７５…ヒーター、５５…ボンディング装置、５６…ステージ、５８…第２の半導体チップ、６１…ステージ本体、６１ａ…基板載置面、６２…第１の吸着孔、６５…第２の回路素子層、７１…ボンディングツール、７２…ツール本体、７２ａ…押圧面、７３…第２の吸着孔、８７…チップ積層体、８８…第１の封止樹脂、９１，１１５…アンダーフィル樹脂、９２…ステージ、９３…濡れ性の悪いシート、９５…ディスペンサー、１００…配線基板、１０１…配線母基板、１０３…基板本体、１０３ｂ…裏面、１０４…接続パッド、１０５…配線パターン、１０６…外部接続用パッド、１０９…第１のソルダーレジスト、１１１…第２のソルダーレジスト、１１３…ワイヤバンプ、１１７…モールド樹脂、１１９…外部接続端子、１２０…半導体装置、Ａ…チップ形成領域、Ｂ…ダイシング領域、Ｃ…配線基板形成領域、Ｄ…ダイシンライン
DESCRIPTION OF
Claims (5)
特定の処理により気化する犠牲接着層、及びテープ本体を有するダイシングテープを準備し、前記半導体チップ形成用母基板の面のうち、前記第１のバンプ電極が形成された面とは反対側に位置する面に、前記犠牲接着層を介して前記テープ本体を貼着する工程と、
前記第１のバンプ電極が形成された側から、前記ダイシング領域に沿って前記半導体チップ形成用母基板及び前記犠牲接着層を切断することで、前記半導体チップ及び前記犠牲接着層を個片化する工程と、
個片化された前記半導体チップのうち、ピックアップする前記半導体チップの前記第１のバンプ電極が形成された面を吸着保持し、吸着保持された前記半導体チップに形成された前記犠牲接着層を気化させる工程と、
を含むことを特徴とする半導体チップのピックアップ方法。 A semiconductor substrate having a plurality of chip formation regions in which semiconductor chips are formed and a dicing region partitioning the plurality of chip formation regions, and a first surface of the semiconductor substrate, formed in the plurality of chip formation regions. Preparing a semiconductor chip forming mother board having a plurality of the semiconductor chips connected to the circuit element layer, and a first bump electrode formed on the surface of the circuit element layer;
A dicing tape having a sacrificial adhesive layer that vaporizes by a specific process and a tape body is prepared, and is positioned on the opposite side of the surface of the semiconductor chip forming mother substrate from the surface on which the first bump electrode is formed. A step of adhering the tape body to the surface through the sacrificial adhesive layer;
The semiconductor chip and the sacrificial adhesive layer are cut into pieces by cutting the semiconductor chip forming mother substrate and the sacrificial adhesive layer along the dicing region from the side on which the first bump electrodes are formed. Process,
Of the separated semiconductor chips, the surface of the semiconductor chip to be picked up is sucked and held, and the sacrificial adhesive layer formed on the sucked and held semiconductor chip is vaporized A process of
A method for picking up a semiconductor chip, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011194739A JP2013058529A (en) | 2011-09-07 | 2011-09-07 | Pickup method for semiconductor chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011194739A JP2013058529A (en) | 2011-09-07 | 2011-09-07 | Pickup method for semiconductor chip |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013058529A true JP2013058529A (en) | 2013-03-28 |
Family
ID=48134177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011194739A Withdrawn JP2013058529A (en) | 2011-09-07 | 2011-09-07 | Pickup method for semiconductor chip |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2013058529A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016207786A (en) * | 2015-04-20 | 2016-12-08 | 株式会社東芝 | Manufacturing device for semiconductor device, and manufacturing method |
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-
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- 2011-09-07 JP JP2011194739A patent/JP2013058529A/en not_active Withdrawn
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| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20130801 |
|
| A521 | Written amendment |
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|
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