JP2013057905A - Liquid crystal control circuit, and liquid crystal display device - Google Patents

Liquid crystal control circuit, and liquid crystal display device Download PDF

Info

Publication number
JP2013057905A
JP2013057905A JP2011197548A JP2011197548A JP2013057905A JP 2013057905 A JP2013057905 A JP 2013057905A JP 2011197548 A JP2011197548 A JP 2011197548A JP 2011197548 A JP2011197548 A JP 2011197548A JP 2013057905 A JP2013057905 A JP 2013057905A
Authority
JP
Japan
Prior art keywords
liquid crystal
crystal display
pwm
segment
common
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2011197548A
Other languages
Japanese (ja)
Inventor
Minoru Usui
稔 臼井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2011197548A priority Critical patent/JP2013057905A/en
Publication of JP2013057905A publication Critical patent/JP2013057905A/en
Withdrawn legal-status Critical Current

Links

Images

Landscapes

  • Liquid Crystal (AREA)
  • Liquid Crystal Display Device Control (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a liquid crystal control circuit which reduces an analog circuit.SOLUTION: A pulse signal producing portion 21 produces a plurality of pulse signals having different duty ratios from each other in a second period which is obtained by frequency-dividing a first period, and corresponding to a first level and a second level. A first output portion 24 selects any one of the plurality of the pulse signals SIG_0-SIG_3, and outputs the selected first pulse signal to a common electrode of a liquid crystal display element for a first period. A second output portion 26 selects any one of the plurality of the pulse signals SIG_0-SIG_3 according to image data of an image frame, and outputs the selected second pulse signal to a segment electrode of the liquid crystal display element for the first period.

Description

本発明は，液晶制御回路，液晶制御回路を有する液晶表示装置に関する。   The present invention relates to a liquid crystal control circuit and a liquid crystal display device having a liquid crystal control circuit.

液晶制御回路は，液晶表示素子のコモン電極とこの液晶表示素子のセグメント電極との間に電圧を発生させることで，この液晶表示素子のオン(点灯とも言う)，オフ(消灯とも言う)を制御する。すなわち，液晶制御回路は，液晶表示素子のコモン電極とこの液晶表示素子のセグメント電極との間に閾値以上の電圧を発生させることで，この液晶表示素子をオンする。   The liquid crystal control circuit controls on (also referred to as lighting) and off (also referred to as extinguishing) of the liquid crystal display element by generating a voltage between the common electrode of the liquid crystal display element and the segment electrode of the liquid crystal display element. To do. In other words, the liquid crystal control circuit turns on the liquid crystal display element by generating a voltage higher than the threshold value between the common electrode of the liquid crystal display element and the segment electrode of the liquid crystal display element.

液晶制御回路は，この電圧を発生させるため，相互に異なる3つ以上の電圧を生成する電圧生成回路を有する。電圧生成回路は，例えば電源とグランドとの間に直列接続された複数の分圧抵抗を有する分圧抵抗回路を有する。電圧生成回路は，この分圧抵抗回路により，前記した3つ以上の電圧を生成するアナログ回路である。   In order to generate this voltage, the liquid crystal control circuit has a voltage generation circuit that generates three or more different voltages. The voltage generation circuit includes, for example, a voltage dividing resistor circuit having a plurality of voltage dividing resistors connected in series between a power supply and a ground. The voltage generation circuit is an analog circuit that generates the above three or more voltages by using the voltage dividing resistor circuit.

液晶制御回路は，3つ以上の電圧の中から基準電圧となる電圧を選択し選択した電圧を有するコモン電極駆動信号を生成しコモン電極に出力する。同時に，液晶制御回路は，液晶表示素子のオンまたはオフを指示する映像データに応じて，3つ以上の電圧の中から液晶表示素子をオンまたはオフする電圧を選択し選択した電圧を有するセグメント電極駆動信号を生成しセグメント電極に出力する。このようにして，液晶制御回路は，液晶表示素子に前記した電圧を発生させる。   The liquid crystal control circuit selects a reference voltage from among three or more voltages, generates a common electrode drive signal having the selected voltage, and outputs it to the common electrode. At the same time, the liquid crystal control circuit selects a voltage for turning on or off the liquid crystal display element from among three or more voltages according to video data instructing to turn on or off the liquid crystal display element, and has a segment electrode having the selected voltage. A drive signal is generated and output to the segment electrode. In this way, the liquid crystal control circuit generates the voltage described above in the liquid crystal display element.

特開平08-286171号公報Japanese Unexamined Patent Publication No. 08-286171 特開平10-133630号公報Japanese Patent Laid-Open No. 10-133630

液晶制御回路は，3つ以上の電圧レベルを有するアナログ信号を取り扱う必要があるため，主にアナログ回路により構成する必要がある。しかし，例えば開発工程を削減するため，アナログ回路を削減しデジタル回路に置き換えることが望ましい。   Since the liquid crystal control circuit needs to handle analog signals having three or more voltage levels, it must be mainly composed of analog circuits. However, for example, in order to reduce the development process, it is desirable to reduce analog circuits and replace them with digital circuits.

そこで，本発明の目的は，アナログ回路を削減した液晶制御回路を提供することにある。   Accordingly, an object of the present invention is to provide a liquid crystal control circuit in which analog circuits are reduced.

液晶制御回路の第１の側面は，映像フレームの表示周期を分周した第1の周期の開始タイミングを生成するタイミング制御部と，
前記第1の周期を分周した第2の周期において相互に異なるデューティー比を有し第1のレベル，第2のレベルに対応する複数のパルス信号を生成するパルス信号生成部と，
前記複数のパルス信号の何れかのパルス信号を選択し選択した第1のパルス信号を液晶表示素子のコモン電極に前記第1の周期の間出力する第1の出力部と，
前記複数のパルス信号の何れかのパルス信号を前記映像フレームの映像データに応じて選択し選択した第2のパルス信号を前記液晶表示素子のセグメント電極に前記第1の周期の間出力する第2の出力部とを有する。 A first aspect of the liquid crystal control circuit includes a timing control unit that generates a start timing of a first period obtained by dividing a display period of a video frame;
A pulse signal generating unit that generates a plurality of pulse signals corresponding to the first level and the second level having different duty ratios in the second period obtained by dividing the first period;
A first output unit that selects and selects one of the plurality of pulse signals and outputs the selected first pulse signal to the common electrode of the liquid crystal display element during the first period;
A second pulse signal selected by selecting any one of the plurality of pulse signals according to the video data of the video frame and outputting the selected second pulse signal to the segment electrode of the liquid crystal display element during the first period. Output section.

第１の側面によれば，コモン電極駆動信号，セグメント電極駆動信号をデジタル信号である位相変調信号により生成するのでアナログ回路を削減することができる。   According to the first aspect, since the common electrode drive signal and the segment electrode drive signal are generated by the phase modulation signal that is a digital signal, analog circuits can be reduced.

液晶表示素子を有する液晶表示部を示す図である。It is a figure which shows the liquid crystal display part which has a liquid crystal display element. 本実施の形態に関連する液晶制御回路の機能ブロック図である。It is a functional block diagram of the liquid crystal control circuit relevant to this Embodiment. 本実施の形態に関連する液晶制御回路の動作を説明する図である。It is a figure explaining operation | movement of the liquid crystal control circuit relevant to this Embodiment. VRAMに格納されている映像データを模式的に示した図である。It is the figure which showed typically the video data stored in VRAM. 本実施の形態の液晶制御回路の機能ブロック図である。It is a functional block diagram of the liquid crystal control circuit of this Embodiment. PWM信号の信号波形図の一例を示す。An example of the signal waveform diagram of a PWM signal is shown. 本実施の形態の液晶制御回路の動作を説明する図である。It is a figure explaining operation | movement of the liquid-crystal control circuit of this Embodiment. PWM回路の機能ブロック図である。It is a functional block diagram of a PWM circuit. 図8のPWM回路の動作を説明する図である。FIG. 9 is a diagram for explaining the operation of the PWM circuit of FIG. コモン用スイッチ部を説明する図である。It is a figure explaining the switch part for common. 出力タイミング制御を説明する図である。It is a figure explaining output timing control. セグメント用スイッチ部を説明する図である。It is a figure explaining the switch part for segments. 本実施の形態に関連する液晶制御回路，デジタル論理回路を搭載する半導体チップの機能ブロック図である。It is a functional block diagram of a semiconductor chip on which a liquid crystal control circuit and a digital logic circuit related to the present embodiment are mounted. 液晶制御回路と液晶表示部とを有する液晶表示装置を示した図である。It is the figure which showed the liquid crystal display device which has a liquid crystal control circuit and a liquid crystal display part.

図1は，液晶表示素子を有する液晶表示部を示す図である。液晶表示部Dは，セグメント方式の液晶表示パネルであり，例えば液晶表示素子LCD0〜LCD7を有する。液晶表示素子は，液晶セルとも呼ばれる。   FIG. 1 is a diagram showing a liquid crystal display unit having a liquid crystal display element. The liquid crystal display unit D is a segment type liquid crystal display panel, and includes, for example, liquid crystal display elements LCD0 to LCD7. The liquid crystal display element is also called a liquid crystal cell.

一般に，液晶表示パネルは，コモン電極が形成された第1の透明基板とセグメント電極が形成された第2の透明基板とをギャップコントロール材を介して重ね合わせ，その間に液晶が封入されたものである。なお，透明基板とは，例えばガラス基板である。   In general, a liquid crystal display panel is composed of a first transparent substrate on which a common electrode is formed and a second transparent substrate on which a segment electrode is formed with a gap control material interposed between them, and liquid crystal is enclosed between them. is there. The transparent substrate is, for example, a glass substrate.

図1に示す例では，第1の透明基板において，液晶表示素子LCD0，LCD2，LCD5の透明基板部にコモン電極COM_0が形成され，液晶表示素子LCD1，LCD3，LCD6の透明基板部にコモン電極COM_1が形成され，液晶表示素子LCD4，LCD7の透明基板部にコモン電極COM_2が形成されている。   In the example shown in FIG. 1, in the first transparent substrate, the common electrode COM_0 is formed on the transparent substrate portion of the liquid crystal display elements LCD0, LCD2, and LCD5, and the common electrode COM_1 is formed on the transparent substrate portion of the liquid crystal display elements LCD1, LCD3, and LCD6. The common electrode COM_2 is formed on the transparent substrate portion of the liquid crystal display elements LCD4 and LCD7.

また，第2の透明基板において，液晶表示素子LCD0，LCD1の透明基板部にセグメント電極SEG_nが形成され，液晶表示素子LCD2，LCD3，LCD4の透明基板部にセグメント電極SEG_n+1が形成され，液晶表示素子LCD5，LCD6，LCD7の透明基板部にセグメント電極SEG_n+2が形成されている。以下,nは"0"として説明する。   In the second transparent substrate, the segment electrode SEG_n is formed on the transparent substrate portion of the liquid crystal display elements LCD0 and LCD1, and the segment electrode SEG_n + 1 is formed on the transparent substrate portion of the liquid crystal display elements LCD2, LCD3 and LCD4. Segment electrodes SEG_n + 2 are formed on the transparent substrate portion of the display elements LCD5, LCD6, and LCD7. Hereinafter, n is assumed to be “0”.

図2は，本実施の形態に関連する液晶制御回路の機能ブロック図である。液晶制御回路1は，コモン端子COMT_0〜COMT_3のそれぞれに接続されたコモン電極にコモン電極駆動信号COMVD_0〜COMVD_3を出力する。また，液晶制御回路1は，セグメント端子SEGT_0〜SEGT_31のそれぞれに接続されたセグメント電極にセグメント電極駆動信号SEGVD_0〜SEGVD_31を出力する。   FIG. 2 is a functional block diagram of a liquid crystal control circuit related to the present embodiment. The liquid crystal control circuit 1 outputs common electrode drive signals COMVD_0 to COMVD_3 to the common electrodes connected to the common terminals COMT_0 to COMT_3, respectively. The liquid crystal control circuit 1 outputs segment electrode drive signals SEGVD_0 to SEGVD_31 to the segment electrodes connected to the segment terminals SEGT_0 to SEGT_31, respectively.

液晶制御回路1は，コモン電極駆動信号COMVD_0〜COMVD_3，セグメント電極駆動信号SEGVD_0〜SEGVD_31により，コモン端子COMT_0〜COMT_3，セグメント端子SEGT_0〜SEGT_31に接続された液晶表示部の液晶表示素子のオン，オフを制御する。   The liquid crystal control circuit 1 turns on and off the liquid crystal display elements of the liquid crystal display connected to the common terminals COM_0 to COMT_3 and the segment terminals SEGT_0 to SEGT_31 by the common electrode drive signals COMVD_0 to COMVD_3 and the segment electrode drive signals SEGVD_0 to SEGVD_31. Control.

図1の液晶表示部Dにおいて，例えば,図2のコモン端子COMT_0〜COMT_2がそれぞれコモン電極COM_0〜COM_2に接続され，セグメント端子SEGT_0〜SEGT_2がそれぞれセグメント電極SEG_0〜SEG_2に接続される。   In the liquid crystal display unit D of FIG. 1, for example, the common terminals COM_0 to COMT_2 of FIG. 2 are connected to the common electrodes COM_0 to COM_2, respectively, and the segment terminals SEGT_0 to SEGT_2 are connected to the segment electrodes SEG_0 to SEG_2, respectively.

図3は，液晶制御回路1の動作を説明する図である。   FIG. 3 is a diagram for explaining the operation of the liquid crystal control circuit 1.

時間T0〜T1は，1映像フレームの表示周期FPに相当する。この表示周期は,映像フレーム周期とも言われる。時間T1〜T2，時間T2〜T3，時間T3〜T4，時間T4〜T5も，1映像フレームの表示周期に相当する。   Times T0 to T1 correspond to the display cycle FP of one video frame. This display cycle is also called a video frame cycle. Time T1 to T2, time T2 to T3, time T3 to T4, and time T4 to T5 also correspond to the display cycle of one video frame.

表示周期FPは，所定数で分周される。表示周期が所定数で分周されることは，表示周期が所定数で時分割されることと同意である。この所定数は，図1で説明したコモン電極の数に対応する。図1の例では,コモン電極の数は3つ(コモン電極COM_0〜COM_2)なので，所定数"3"で時分割される。例えば，時間T1〜T2の表示周期FPにおいて，表示周期FPは，時分割周期TDP_0〜TPD_2の3つに時分割されている。   The display cycle FP is divided by a predetermined number. Dividing the display period by a predetermined number is equivalent to the display period being time-divided by the predetermined number. This predetermined number corresponds to the number of common electrodes described in FIG. In the example of FIG. 1, since the number of common electrodes is three (common electrodes COM_0 to COM_2), time division is performed by a predetermined number “3”. For example, in the display cycle FP at times T1 to T2, the display cycle FP is time-divided into three time division cycles TDP_0 to TPD_2.

図3(A)〜図3(C)は，コモン電極駆動信号COMVD_0〜COMVD_2の信号波形の一例を示す。図3(D)は，セグメント電極駆動信号SEGVD_1の信号波形の一例を示す。図3(A)〜図3(D)において，縦軸は電圧を示し，横軸は時間を示す。縦軸の電圧V0〜V3は，図2の電圧生成回路11が生成する電圧である。   3A to 3C show examples of signal waveforms of the common electrode drive signals COMVD_0 to COMVD_2. FIG. 3D shows an example of the signal waveform of the segment electrode drive signal SEGVD_1. 3 (A) to 3 (D), the vertical axis represents voltage, and the horizontal axis represents time. The voltages V0 to V3 on the vertical axis are voltages generated by the voltage generation circuit 11 in FIG.

図3(E)〜図3(G)は，図3(A)〜図3(D)に示した駆動信号により電圧差が生じる液晶表示素子LCD2〜LCD4のオン状態，オフ状態を示す図である。   3 (E) to 3 (G) are diagrams showing the on and off states of the liquid crystal display elements LCD2 to LCD4 in which a voltage difference is generated by the drive signals shown in FIGS. 3 (A) to 3 (D). is there.

液晶表示素子のコモン電極に出力されたコモン電極駆動信号の電圧とこの液晶表示素子のセグメント電極に出力されたセグメント電極駆動信号の電圧との電圧差が所定の閾値Vth以上の時分割周期において，この液晶表示素子はオンする。一方，この電圧差が所定の閾値Vth未満の時分割周期においては，この液晶表示素子はオフする。所定の閾値Vthは，例えば，電圧V3-電圧V0である。   In a time division cycle in which the voltage difference between the voltage of the common electrode drive signal output to the common electrode of the liquid crystal display element and the voltage of the segment electrode drive signal output to the segment electrode of the liquid crystal display element is equal to or greater than a predetermined threshold Vth, This liquid crystal display element is turned on. On the other hand, the liquid crystal display element is turned off in a time division period in which this voltage difference is less than a predetermined threshold value Vth. The predetermined threshold Vth is, for example, voltage V3−voltage V0.

例えば，時間T1〜T2の表示周期FPにおける先頭の時分割周期TDP_0において，コモン電極駆動信号COMVD_0の電圧V0とセグメント電極駆動信号SEGVD_1の電圧V3との電圧差は，所定の閾値Vth以上である(符号P1，P2参照)。従って，時分割周期TDP_0において，電圧V0を有するコモン電極駆動信号COMVD_0と電圧V3を有するセグメント電極駆動信号SEGVD_1とが入力される液晶表示素子LCD2は，オンする(符号P3参照)。   For example, the voltage difference between the voltage V0 of the common electrode drive signal COMVD_0 and the voltage V3 of the segment electrode drive signal SEGVD_1 is equal to or greater than a predetermined threshold Vth in the first time division cycle TDP_0 in the display cycle FP from time T1 to T2. (See symbols P1 and P2). Accordingly, in the time division period TDP_0, the liquid crystal display element LCD2 to which the common electrode drive signal COMVD_0 having the voltage V0 and the segment electrode drive signal SEGVD_1 having the voltage V3 are input is turned on (see reference P3).

一方，時分割周期TDP_1，TDP_2において，コモン電極駆動信号COMVD_0の電圧V2とセグメント電極駆動信号SEGVD_1の電圧V1または電圧V3の電圧差は,所定の閾値Vth未満である(符号P1，P2参照)。従って,液晶表示素子LCD2は，オフする(符号P3参照)。   On the other hand, in the time division periods TDP_1 and TDP_2, the voltage difference between the voltage V2 of the common electrode drive signal COMVD_0 and the voltage V1 or the voltage V3 of the segment electrode drive signal SEGVD_1 is less than a predetermined threshold Vth (see symbols P1 and P2). Accordingly, the liquid crystal display element LCD2 is turned off (see symbol P3).

なお，図3(F)に示すように，液晶表示素子LCD3についても，液晶表示素子LCD3のコモン電極COM_1に出力されるコモン電極駆動信号COMVD_1の電圧と液晶表示素子LCD3のセグメント電極SEG_1に出力されるセグメント電極駆動信号SEGVD_1の電圧との電圧差に基づき，液晶表示素子LCD3のオン,オフが制御される。同じく，図3(G)に示すように，液晶表示素子LCD4についても，液晶表示素子LCD4のコモン電極COM_2に出力されるコモン電極駆動信号COMVD_2の電圧と液晶表示素子LCD4のセグメント電極SEG_1に出力されるセグメント電極駆動信号SEGVD_1の電圧との電圧差に基づき，液晶表示素子LCD4のオン,オフが制御される。   As shown in FIG. 3F, the liquid crystal display element LCD3 is also output to the voltage of the common electrode drive signal COMVD_1 output to the common electrode COM_1 of the liquid crystal display element LCD3 and the segment electrode SEG_1 of the liquid crystal display element LCD3. On and off of the liquid crystal display element LCD3 is controlled based on the voltage difference from the segment electrode drive signal SEGVD_1. Similarly, as shown in FIG. 3G, the liquid crystal display element LCD4 is also output to the voltage of the common electrode drive signal COMVD_2 output to the common electrode COM_2 of the liquid crystal display element LCD4 and the segment electrode SEG_1 of the liquid crystal display element LCD4. On / off of the liquid crystal display element LCD4 is controlled based on the voltage difference from the segment electrode drive signal SEGVD_1.

図3に例示したコモン電極駆動信号，セグメント電極駆動信号を生成する液晶制御回路1について説明する。   The liquid crystal control circuit 1 that generates the common electrode drive signal and the segment electrode drive signal illustrated in FIG. 3 will be described.

図2の電圧生成回路11は，電圧V3〜V0を生成し，電圧V3〜V0をコモン用スイッチ部14，セグメント用スイッチ部15に出力する。電圧生成回路11は，高電源VCCとグランドGNDとの間に，直列接続された分圧抵抗Ra,Rb,Rcを有し，この分圧抵抗Ra,Rb,Rcにより電圧V3〜V0を生成する。   The voltage generation circuit 11 in FIG. 2 generates voltages V3 to V0 and outputs the voltages V3 to V0 to the common switch unit 14 and the segment switch unit 15. The voltage generation circuit 11 includes voltage dividing resistors Ra, Rb, and Rc connected in series between the high power supply VCC and the ground GND, and generates voltages V3 to V0 using the voltage dividing resistors Ra, Rb, and Rc. .

プリスケーラ12は，基準クロックRCLKを所定の分周比で分周し，タイミング制御部13に出力する。   The prescaler 12 divides the reference clock RCLK by a predetermined frequency division ratio and outputs it to the timing control unit 13.

タイミング制御部13は，プリスケーラ12から入力された基準クロックRCLKの分周クロックに基づき，映像フレームの表示処理に必要な各種制御を実行する。例えば,タイミング制御部13は，映像フレームの表示周期FPの開始タイミングを生成する。また，タイミング制御部13は，映像フレームの表示周期FPを時分割した時分割周期TDPの開始タイミングを生成する。そして，タイミング制御部13は，時分割周期TDPの開始タイミングを開始タイミング情報PSとしてコモン用スイッチ部14，セグメント用スイッチ部15に出力する。   The timing control unit 13 executes various types of control necessary for video frame display processing based on the divided clock of the reference clock RCLK input from the prescaler 12. For example, the timing control unit 13 generates the start timing of the video frame display cycle FP. In addition, the timing control unit 13 generates the start timing of the time division period TDP obtained by time division of the display period FP of the video frame. Then, the timing control unit 13 outputs the start timing of the time division period TDP to the common switch unit 14 and the segment switch unit 15 as start timing information PS.

さらに，タイミング制御部13は，各表示周期FPにおいて先頭からTN番目の時分割周期TDP_TNの開始タイミングを生成すると，TN番目の時分割周期TDP_TNの開始タイミングを生成したことを示すフェーズ情報PIを生成する。図3の例では,TNは0〜2である。ここで，0番目の時分割周期TDP_0の開始タイミングは表示周期FPの開始タイミングであり，表示周期FPにおいて最初に生成された時分割周期の開始タイミングである。そして，タイミング制御部13は，生成したフェーズ情報PIを，コモンドライバ16，VRAM17，セグメントドライバ18に出力する。   Furthermore, when the timing control unit 13 generates the start timing of the TN-th time division cycle TDP_TN from the beginning in each display cycle FP, the timing control unit 13 generates phase information PI indicating that the start timing of the TN-th time division cycle TDP_TN has been generated To do. In the example of FIG. 3, TN is 0-2. Here, the start timing of the 0th time division cycle TDP_0 is the start timing of the display cycle FP, and is the start timing of the time division cycle generated first in the display cycle FP. Then, the timing control unit 13 outputs the generated phase information PI to the common driver 16, the VRAM 17, and the segment driver 18.

コモン用スイッチ部14は，コモンドライバ16から入力されたコモン用選択信号COMS_0〜COMS_3に基づき，電圧生成回路11が生成する電圧V0〜V3の中の何れかの電圧を選択する。すなわち，コモン用スイッチ部14は，コモン端子COMT_CN(CNは0〜3)に対応して設けられたスイッチを有する。このスイッチは，コモンドライバ16から入力されたコモン用選択信号COMS_CNに基づき，電圧V0〜V3の中の何れか１つの電圧を選択する。   The common switch unit 14 selects one of the voltages V0 to V3 generated by the voltage generation circuit 11 based on the common selection signals COMS_0 to COMS_3 input from the common driver 16. That is, the common switch unit 14 includes a switch provided corresponding to the common terminal COMT_CN (CN is 0 to 3). This switch selects one of the voltages V0 to V3 based on the common selection signal COMS_CN input from the common driver 16.

そして，コモン用スイッチ部14は，選択した電圧をコモン端子COMT_CNにタイミング制御部13から入力された開始タイミング情報PSに応答して出力する。   Then, the common switch unit 14 outputs the selected voltage in response to the start timing information PS input from the timing control unit 13 to the common terminal COMT_CN.

セグメント用スイッチ部15は，セグメントドライバ18から入力された選択信号SEGS_0〜SEGS_31に基づき，電圧生成回路11が生成する電圧V0〜V3の中の何れかの電圧を選択する。すなわち，セグメント用スイッチ部15は，セグメント端子SEGT_SN(SNは0〜31)に対応して設けられたスイッチを有する。このスイッチは，セグメントドライバ18から入力された選択信号SEGS_SNに基づき，電圧V0〜V3の中の何れか１つの電圧を選択する。   The segment switch unit 15 selects one of the voltages V0 to V3 generated by the voltage generation circuit 11 based on the selection signals SEGS_0 to SEGS_31 input from the segment driver 18. That is, the segment switch unit 15 includes switches provided corresponding to the segment terminals SEGT_SN (SN is 0 to 31). This switch selects one of the voltages V0 to V3 based on the selection signal SEGS_SN input from the segment driver 18.

そして，セグメント用スイッチ部15は，選択した電圧をセグメント端子SEGT_SNにタイミング制御部13から入力された開始タイミング情報PSに応答して出力する。   Then, the segment switch unit 15 outputs the selected voltage in response to the start timing information PS input from the timing control unit 13 to the segment terminal SEGT_SN.

コモンドライバ16は，タイミング制御部13から入力されたフェーズ情報PIに基づき，コモン用選択信号COMS_0〜COMS_3を生成し，コモンドライバ16に出力する。   The common driver 16 generates common selection signals COMS_0 to COMS_3 based on the phase information PI input from the timing control unit 13, and outputs the common selection signals COMS_0 to COMS_3 to the common driver 16.

VRAM17は，1映像フレームの映像データが格納されるメモリである。映像データは，1フレーム毎に例えば外部CPUにより新たに格納(更新)される。VRAM17は，タイミング制御部13から入力されたフェーズ情報PIに基づき，VRAM17に格納されている映像データを選択し，選択した映像データVRをセグメントドライバ18に出力する。   The VRAM 17 is a memory that stores video data of one video frame. Video data is newly stored (updated), for example, by an external CPU for each frame. The VRAM 17 selects the video data stored in the VRAM 17 based on the phase information PI input from the timing control unit 13, and outputs the selected video data VR to the segment driver 18.

図4は，VRAM17に格納されている映像データを模式的に示した図である。図4に示すように,コモン端子COMT_0〜COMT_3，セグメント端子SEGT_0，SEGT_1…に対応する液晶表示素子のオン,オフを指示する映像データbit0，bit1…が格納されている。例えば，コモン端子COMT_0，セグメント端子SEGT_1に対応する液晶表示素子LCD2のオン,オフを指示する映像データbit4が格納されている。なお，映像データのビットが"1"の場合，液晶表示素子をオン，映像データが"0"の場合，液晶表示素子をオフにする。   FIG. 4 is a diagram schematically showing video data stored in the VRAM 17. As shown in FIG. 4, video data bit0, bit1,... For instructing on / off of liquid crystal display elements corresponding to common terminals COMT_0 to COMT_3 and segment terminals SEGT_0, SEGT_1. For example, video data bit4 for instructing on / off of the liquid crystal display element LCD2 corresponding to the common terminal COMT_0 and the segment terminal SEGT_1 is stored. When the video data bit is “1”, the liquid crystal display element is turned on. When the video data is “0”, the liquid crystal display element is turned off.

セグメントドライバ18は，タイミング制御部13から入力されたフェーズ情報PI，VRAM17から入力された映像データVRに応じて，選択信号SEGS_0〜SEGS_31を生成し，セグメント用スイッチ15に出力する。   The segment driver 18 generates selection signals SEGS_0 to SEGS_31 according to the phase information PI input from the timing control unit 13 and the video data VR input from the VRAM 17, and outputs the selection signals to the segment switch 15.

ここで，液晶制御回路1の動作を詳細に説明する。タイミング制御部13は，例えば，図3に示した時間T1〜T2の表示周期FPの開始タイミングを生成する。また，タイミング制御部13は，表示周期FPにおいて先頭からTN番目(TNは0〜2)の時分割周期TDP_TNの開始タイミングを生成すると，TN番目の時分割周期TDP_TNの開始タイミングを生成したことを示すフェーズ情報PIを生成する。   Here, the operation of the liquid crystal control circuit 1 will be described in detail. The timing control unit 13 generates, for example, the start timing of the display cycle FP at times T1 to T2 shown in FIG. In addition, when the timing control unit 13 generates the start timing of the TNth time division cycle TDP_TN from the beginning (TN is 0 to 2) in the display cycle FP, the timing control unit 13 indicates that the start timing of the TNth time division cycle TDP_TN is generated. The phase information PI shown is generated.

コモンドライバ16は，表示周期FPにおいて先頭からTN番目の開始タイミングを生成したことを示すフェーズ情報PIが入力されると，連続する表示周期FPにおいて一定の波形パターンを有するコモン電極駆動信号COMVD_TNが生成されるように最大電圧V3または最小電圧V0の何れかを決定する。そして，コモンドライバ16は，決定した電圧を選択するようにコモン用スイッチ部14に指示するコモン用選択信号COMS_TNを生成する。   When the phase information PI indicating that the TN-th start timing is generated from the head in the display cycle FP is input to the common driver 16, the common electrode drive signal COMDD_TN having a constant waveform pattern is generated in the continuous display cycle FP. Then, the maximum voltage V3 or the minimum voltage V0 is determined. Then, the common driver 16 generates a common selection signal COMS_TN that instructs the common switch unit 14 to select the determined voltage.

一方，コモン用選択信号COMS_0〜COMS_3のうちコモン用選択信号COMS_TN以外のコモン用選択信号については，コモンドライバ16は，連続する表示周期FPにおいて一定の波形パターンを有するコモン電極駆動信号が生成されるように，中間電圧V1またはV2の何れか1つを決定する。そして，コモンドライバ16は，決定した電圧を選択するようにコモン用スイッチ部14に指示するコモン用選択信号を生成する。なお，中間電圧は,中間電位とも言う。   On the other hand, for common selection signals other than the common selection signal COMS_TN among the common selection signals COMS_0 to COMS_3, the common driver 16 generates a common electrode drive signal having a constant waveform pattern in the continuous display cycle FP. Thus, one of the intermediate voltages V1 and V2 is determined. Then, the common driver 16 generates a common selection signal that instructs the common switch unit 14 to select the determined voltage. The intermediate voltage is also called an intermediate potential.

VRAM17は，タイミング制御部13からフェーズ情報PIが入力されると表示周期FPにおいて先頭からTN番目の時分割周期TDP_TNに対応するコモン端子COMT_TNの列に格納された映像データを選択し，選択した映像データVRをセグメントドライバ18に出力する。   When the phase information PI is input from the timing control unit 13, the VRAM 17 selects the video data stored in the column of the common terminal COMT_TN corresponding to the TN-th time division cycle TDP_TN from the top in the display cycle FP, and selects the selected video Data VR is output to the segment driver 18.

セグメントドライバ18は，VRAM17から入力された映像データによりオンが指定される液晶表示素子のコモン電極とこの液晶表示素子のセグメント電極との間の電圧が所定の閾値Vth以上になる電圧を電圧V3〜V0の中から決定する。または，VRAM17から入力された映像データによりオフが指定される液晶表示素子のコモン電極とこの液晶表示素子のセグメント電極との間の電圧が所定の閾値Vth未満になる電圧を電圧V3〜V0の中から決定する。そして，この決定した電圧を選択するようにセグメント用スイッチ部15に指示するセグメント用選択信号SEGS_0〜SEGS_31を生成する。   The segment driver 18 supplies a voltage at which the voltage between the common electrode of the liquid crystal display element specified to be turned on by the video data input from the VRAM 17 and the segment electrode of the liquid crystal display element is equal to or higher than a predetermined threshold Vth. Decide from V0. Alternatively, a voltage at which the voltage between the common electrode of the liquid crystal display element specified to be turned off by the video data input from the VRAM 17 and the segment electrode of the liquid crystal display element is less than a predetermined threshold Vth is selected from the voltages V3 to V0. Determine from. Then, segment selection signals SEGS_0 to SEGS_31 are generated to instruct the segment switch unit 15 to select the determined voltage.

さらに，タイミング制御部13は，生成した時分割周期TDP_TNの開始タイミングを開始タイミング情報PSとして，コモン用スイッチ部14,セグメント用スイッチ部15に出力する。なお，この場合, 時分割周期TDP_0の開始タイミング情報PSは，時間T1に対応する。   Further, the timing control unit 13 outputs the generated start timing of the time division period TDP_TN to the common switch unit 14 and the segment switch unit 15 as start timing information PS. In this case, the start timing information PS of the time division period TDP_0 corresponds to the time T1.

コモン用スイッチ部14は，コモン用選択信号COMS_0〜COMS_3に基づき，電圧V3〜V0を選択し，開始タイミング情報PSに応答して，コモン端子COMT_0〜COMT_3に出力する。   The common switch unit 14 selects voltages V3 to V0 based on the common selection signals COMS_0 to COMS_3, and outputs them to the common terminals COM_0 to COMT_3 in response to the start timing information PS.

同じく，セグメント用スイッチ部15は，セグメント用選択信号SEGS_0〜SEGS_31に基づき，電圧V3〜V0を選択し，開始タイミング情報PSに応答して，セグメント端子SEGT_0〜SEGT_31に出力する。その結果,コモン電極駆動信号COMVD_0〜COMVD_3，セグメント電極駆動信号SEGVD_0〜SEGVD_31が生成される。   Similarly, the segment switch unit 15 selects voltages V3 to V0 based on the segment selection signals SEGS_0 to SEGS_31, and outputs them to the segment terminals SEGT_0 to SEGT_31 in response to the start timing information PS. As a result, common electrode drive signals COMVD_0 to COMVD_3 and segment electrode drive signals SEGVD_0 to SEGVD_31 are generated.

液晶制御回路1は，このようにして，コモン電極駆動信号，セグメント電極駆動信号を生成して,液晶表示素子のコモン電極，セグメント電極に出力することで,液晶表示素子のオン，オフを制御する。   In this way, the liquid crystal control circuit 1 generates the common electrode drive signal and the segment electrode drive signal and outputs them to the common electrode and the segment electrode of the liquid crystal display element, thereby controlling the on / off of the liquid crystal display element. .

ところで，電圧生成回路11は，複数の抵抗を有するアナログ回路である。また，コモン用スイッチ部14，セグメント用スイッチ部15，コモンドライバ16，セグメントドライバ18は，3つ以上の電圧を有するアナログ信号を取り扱う必要があるためアナログ回路で構成する必要がある。例えば，コモン用スイッチ部14，セグメント用スイッチ部15は，スイッチ素子として，CMOSトランスファゲートを利用する。しかし，例えば開発工程を削減するため，アナログ回路を削減しデジタル回路に置き換えることが望ましい。   By the way, the voltage generation circuit 11 is an analog circuit having a plurality of resistors. Further, the common switch unit 14, the segment switch unit 15, the common driver 16, and the segment driver 18 need to handle analog signals having three or more voltages, and therefore need to be configured by analog circuits. For example, the common switch unit 14 and the segment switch unit 15 use a CMOS transfer gate as a switch element. However, for example, in order to reduce the development process, it is desirable to reduce analog circuits and replace them with digital circuits.

（本実施の形態）
本実施の形態において，液晶表示素子の液晶は，容量(キャパシタ）として機能する，すなわち容量成分(浮遊容量)であることに着目する。 (This embodiment)
In the present embodiment, attention is paid to the fact that the liquid crystal of the liquid crystal display element functions as a capacitor (capacitor), that is, a capacitance component (floating capacitance).

ここで，液晶表示素子のコモン電極とセグメント電極とにパルス幅変調信号(以下,PWM信号と略記する)を出力するとする。液晶表示素子の液晶は容量成分であるので，このPWM信号は，液晶表示素子の液晶内部において，PWM信号のデューティー比(Hレベル幅)に対応する電圧に変換される。また，PWM信号のデューティー比を変化させることにより，コモン電極とセグメント電極との間に様々な電圧を発生させることができる。そのため，この電圧差により液晶表示素子のオン，オフを制御することができる。   Here, it is assumed that a pulse width modulation signal (hereinafter abbreviated as a PWM signal) is output to the common electrode and the segment electrode of the liquid crystal display element. Since the liquid crystal of the liquid crystal display element is a capacitive component, this PWM signal is converted into a voltage corresponding to the duty ratio (H level width) of the PWM signal inside the liquid crystal of the liquid crystal display element. Also, various voltages can be generated between the common electrode and the segment electrode by changing the duty ratio of the PWM signal. Therefore, on / off of the liquid crystal display element can be controlled by this voltage difference.

PWM信号は，2つの電圧レベル(Hレベル，Lレベル)を有するデジタル信号であるので，PWM信号を扱う回路をデジタル化することができる。その結果，開発工程が削減され，開発費用，開発時間が少なくなる。   Since the PWM signal is a digital signal having two voltage levels (H level and L level), a circuit that handles the PWM signal can be digitized. As a result, the development process is reduced, and development costs and development time are reduced.

図5は，本実施の形態の液晶制御回路2の機能ブロック図である。パルス信号生成部21は，4つのPWM回路(パルス幅変調回路)210〜PWM回路213を有する。   FIG. 5 is a functional block diagram of the liquid crystal control circuit 2 of the present embodiment. The pulse signal generation unit 21 includes four PWM circuits (pulse width modulation circuits) 210 to PWM circuit 213.

図6は，PWM信号の信号波形図の一例を示す。図6(A)〜図6(D)は，PWM信号SIG_0〜SIG_3の信号波形図の一例である。符号PWMPはPWM信号の周期を示し,縦軸はPWM信号の電圧(HレベルまたはLレベル)，横軸は時間を示す。PWM信号SIG_0〜SIG_3は，それぞれ電圧V0〜V3に対応する。   FIG. 6 shows an example of a signal waveform diagram of the PWM signal. 6 (A) to 6 (D) are examples of signal waveform diagrams of the PWM signals SIG_0 to SIG_3. Symbol PWMP indicates the period of the PWM signal, the vertical axis indicates the voltage (H level or L level) of the PWM signal, and the horizontal axis indicates time. PWM signals SIG_0 to SIG_3 correspond to voltages V0 to V3, respectively.

ここで，時間T10〜T14が時分割周期TDPであり，この時分割周期TDPを例えば3つに分周してそれぞれをPWM信号のPWM周期PWMPとしている。時分割周期が第1の周期であり，PWM周期が第2の周期である。このように，時分割周期TDPを分周して，PWM周期とする理由については，後述する。   Here, time T10 to T14 is a time division period TDP, and this time division period TDP is divided into, for example, three, and each is used as a PWM period PWMP of the PWM signal. The time division cycle is the first cycle, and the PWM cycle is the second cycle. The reason why the time division period TDP is divided into the PWM period will be described later.

PWM回路210は，図6(A)に示すように，PWM周期PWMPにおいて，デューティー比が0%のPWM信号SIG_0を生成する。PWM回路211は，図6(B)に示すように，PWM周期PWMPにおいて，デューティー比が33%のPWM信号SIG_1を生成する。PWM回路212は，図6(C)に示すように，PWM周期PWMPにおいて，デューティー比が66%のPWM信号SIG_2を生成する。PWM回路213は，図6(D)に示すように，PWM周期PWMPにおいて，デューティー比が100%のPWM信号SIG_3を生成する。   As shown in FIG. 6A, the PWM circuit 210 generates a PWM signal SIG_0 having a duty ratio of 0% in the PWM cycle PWMP. As shown in FIG. 6B, the PWM circuit 211 generates a PWM signal SIG_1 having a duty ratio of 33% in the PWM cycle PWMP. As shown in FIG. 6 (C), the PWM circuit 212 generates a PWM signal SIG_2 having a duty ratio of 66% in the PWM cycle PWMP. As shown in FIG. 6 (D), the PWM circuit 213 generates a PWM signal SIG_3 having a duty ratio of 100% in the PWM cycle PWMP.

液晶制御回路2は，PWM信号SIG_0〜SIG_3の何れか1を選択しコモン電極駆動信号として液晶表示素子のコモン電極に出力する。同時に，液晶制御回路2は，PWM信号SIG_0〜SIG_3の何れか1を選択しセグメント電極駆動信号としてこの液晶表示素子のセグメント電極に出力する。そして，液晶制御回路2は，この駆動信号の出力によりコモン電極とセグメント電極との間に電圧差を発生させ，この電圧差により液晶表示素子のオン，オフを制御する。   The liquid crystal control circuit 2 selects any one of the PWM signals SIG_0 to SIG_3 and outputs it as a common electrode drive signal to the common electrode of the liquid crystal display element. At the same time, the liquid crystal control circuit 2 selects any one of the PWM signals SIG_0 to SIG_3 and outputs it as a segment electrode drive signal to the segment electrode of this liquid crystal display element. Then, the liquid crystal control circuit 2 generates a voltage difference between the common electrode and the segment electrode based on the output of the drive signal, and controls on / off of the liquid crystal display element based on the voltage difference.

図7は，本実施の形態の液晶制御回路2の動作を説明する図である。   FIG. 7 is a diagram for explaining the operation of the liquid crystal control circuit 2 of the present embodiment.

図7(A)は，図3の符号P1に示す部分のコモン電極駆動信号COMVD_0の信号波形を示す。図7(A')は，コモン電極駆動信号COMVD_0の電圧に相当する電圧をPWM信号により生成するコモン電極駆動信号COMPD_0を示す。   FIG. 7A shows the signal waveform of the common electrode drive signal COMVD_0 at the portion indicated by reference numeral P1 in FIG. FIG. 7 (A ′) shows the common electrode drive signal COMPD_0 that generates a voltage corresponding to the voltage of the common electrode drive signal COMVD_0 by the PWM signal.

時間T1〜T110の時分割周期TPD_0において，液晶制御回路2は，コモン電極駆動信号COMVD_0の電圧V0に相当する電圧を，図7(A')に示すように,デューティー比0%のPWM信号SIG_0により生成する。   In the time division period TPD_0 from time T1 to T110, the liquid crystal control circuit 2 applies the voltage corresponding to the voltage V0 of the common electrode drive signal COMVD_0 to the PWM signal SIG_0 having a duty ratio of 0% as shown in FIG. Generate by.

また，時間T110〜T120の時分割周期TPD_1，時間T120〜T2の時分割周期TDP_2において，液晶制御回路2は，コモン電極駆動信号COMVD_0の電圧V2に相当する電圧を，図7(A')に示すように,デューティー比66%のPWM信号SIG_2により生成する。   In addition, in the time division period TPD_1 from time T110 to T120 and the time division period TDP_2 from time T120 to T2, the liquid crystal control circuit 2 displays a voltage corresponding to the voltage V2 of the common electrode drive signal COMVD_0 in FIG. As shown, it is generated by PWM signal SIG_2 with a duty ratio of 66%.

図7(B)は，図3の符号P2に示す部分のセグメント電極駆動信号SEGVD_1の信号波形を示す。図7(B')は，セグメント電極駆動信号SEGVD_1の電圧に相当する電圧をPWM信号により生成するセグメント電極駆動信号SEGPD_1を示す。   FIG. 7B shows the signal waveform of the segment electrode drive signal SEGVD_1 in the portion indicated by reference numeral P2 in FIG. FIG. 7 (B ′) shows a segment electrode drive signal SEGPD_1 that generates a voltage corresponding to the voltage of the segment electrode drive signal SEGVD_1 by a PWM signal.

時分割周期TPD_0において，液晶制御回路2は，セグメント電極駆動信号SEGVD_1の電圧V3に相当する電圧を，図7(B')に示すように,デューティー比100%のPWM信号SIG_3により生成する。   In the time division period TPD_0, the liquid crystal control circuit 2 generates a voltage corresponding to the voltage V3 of the segment electrode drive signal SEGVD_1 by a PWM signal SIG_3 with a duty ratio of 100% as shown in FIG. 7 (B ').

時分割周期TPD_1において，液晶制御回路2は，セグメント電極駆動信号SEGVD_1の電圧V1に相当する電圧を，図7(B')に示すように,デューティー比33%のPWM信号SIG_1により生成する。   In the time division period TPD_1, the liquid crystal control circuit 2 generates a voltage corresponding to the voltage V1 of the segment electrode drive signal SEGVD_1 by a PWM signal SIG_1 having a duty ratio of 33% as shown in FIG. 7 (B ').

また，時分割周期TPD_2において，液晶制御回路2は，セグメント電極駆動信号SEGVD_1の電圧V3に相当する電圧を，図7(B')に示すように,デューティー比100%のPWM信号SIG_3により生成する。   In the time division period TPD_2, the liquid crystal control circuit 2 generates a voltage corresponding to the voltage V3 of the segment electrode drive signal SEGVD_1 by a PWM signal SIG_3 with a duty ratio of 100% as shown in FIG. 7 (B ') .

ここで，時分割周期TDPを複数のPWM周期に分周する理由を説明する。前述したように，液晶制御回路2が出力するコモン電極駆動信号，セグメント電極駆動信号により，液晶表示素子のコモン電極とセグメント電極との間の電圧差が変化する。そして，変化後の電圧差が閾値Vth以上になると，この液晶表示素子がオンし，この変化後の電圧差が閾値Vth未満になるとオフする。   Here, the reason why the time division period TDP is divided into a plurality of PWM periods will be described. As described above, the voltage difference between the common electrode and the segment electrode of the liquid crystal display element is changed by the common electrode drive signal and the segment electrode drive signal output from the liquid crystal control circuit 2. The liquid crystal display element is turned on when the voltage difference after the change is greater than or equal to the threshold value Vth, and turned off when the voltage difference after the change is less than the threshold value Vth.

ところで，液晶表示素子は，この電圧変化に応答して，オンオフ，オフオンするまでに所定の時間(タイムラグ)を要する。この時間が短いほど，液晶表示素子の電圧変化に対する応答性(追随性)は高い。そして，この応答性は，液晶表示素子に封入された液晶の種類毎に異なる。   By the way, the liquid crystal display element requires a predetermined time (time lag) until it is turned on / off in response to this voltage change. The shorter this time is, the higher the response (trackability) to the voltage change of the liquid crystal display element. The response varies depending on the type of liquid crystal sealed in the liquid crystal display element.

液晶制御回路2が，PWM周期が長いPWM信号により，応答性が高い液晶表示素子のオン，オフを制御すると，液晶画面がちらつくことがある。これは，PWM信号の電圧レベル変化(PWM信号の立ち上がり，立ち下がり)に対して液晶表示素子が素早く応答して，高速にオン，オフするからである。   If the liquid crystal control circuit 2 controls on / off of a liquid crystal display element with high responsiveness by a PWM signal with a long PWM cycle, the liquid crystal screen may flicker. This is because the liquid crystal display element responds quickly to changes in the voltage level of the PWM signal (rising and falling of the PWM signal) and turns on and off at high speed.

このちらつきを防止するため，液晶制御回路2は，応答性が高い液晶表示素子のオンオフを制御する場合，PWM周期が短いPWM信号により,この液晶表示素子のオン,オフ制御を行う必要がある。すなわち，液晶表示素子の応答性に応じて,最適なPWM周期を調整する必要がある。   In order to prevent this flickering, the liquid crystal control circuit 2 needs to perform on / off control of the liquid crystal display element by a PWM signal having a short PWM cycle when controlling on / off of the liquid crystal display element having high response. In other words, it is necessary to adjust the optimum PWM cycle according to the response of the liquid crystal display element.

そこで，液晶制御回路2のパルス信号生成部21は，PWM信号のPWM周期を調整可能なPWM回路210〜PWM回路213を有する。   Therefore, the pulse signal generation unit 21 of the liquid crystal control circuit 2 includes PWM circuits 210 to 213 that can adjust the PWM cycle of the PWM signal.

図8は，PWM回路21xの機能ブロック図である。PWM回路21xは，PWM回路210〜PWM回路213に相当するものであり,PWM回路210〜PWM回路213は，PWM回路21xと同様の機能ブロックを有する。   FIG. 8 is a functional block diagram of the PWM circuit 21x. The PWM circuit 21x corresponds to the PWM circuit 210 to the PWM circuit 213, and the PWM circuit 210 to the PWM circuit 213 have the same functional blocks as the PWM circuit 21x.

PWM回路21xは，PWM周期を設定する周期設定レジスタ211xと，PWM信号のデューティー比を設定するデューティー比設定レジスタ212xとを有し，周期設定レジスタ211xの設定値PV(第1の設定値)，および，デューティー比設定レジスタ212xの設定値DV(第2の設定値)を有するパルス信号であるPWM信号SIG_xを生成する。このようなPWM回路は,PPG(Programmable Pulse Generator)とも呼ばれる。この設定値PV，設定値DVは，後述するように，分周クロックDRCLKのクロック数に対応する。   The PWM circuit 21x has a cycle setting register 211x for setting the PWM cycle and a duty ratio setting register 212x for setting the duty ratio of the PWM signal. The setting value PV (first setting value) of the cycle setting register 211x, In addition, a PWM signal SIG_x that is a pulse signal having the setting value DV (second setting value) of the duty ratio setting register 212x is generated. Such a PWM circuit is also called a PPG (Programmable Pulse Generator). The set value PV and the set value DV correspond to the number of divided clocks DRCLK as will be described later.

周期設定レジスタ211xの設定値PVは，外部，例えばタイミング制御部23から設定可能である。周期設定レジスタ211xは，設定値PVがタイミング制御部23から設定されると，設定された設定値PVをバッファ213xに出力する。   The set value PV of the cycle setting register 211x can be set from the outside, for example, the timing control unit 23. When the set value PV is set from the timing controller 23, the cycle setting register 211x outputs the set value PV to the buffer 213x.

デューティー比設定レジスタ212xの設定値DVは，外部，例えばタイミング制御部23から設定可能である。デューティー比設定レジスタ212xは，設定値DVがタイミング制御部23から設定されると設定値DVをバッファ214xに出力する。また，設定値DVがタイミング制御部23から新たに設定(更新)されると，ボロー信号Brの入力に応答して，新たに設定された設定値DVをバッファ214xに出力する。   The set value DV of the duty ratio setting register 212x can be set from the outside, for example, the timing control unit 23. When the set value DV is set from the timing control unit 23, the duty ratio setting register 212x outputs the set value DV to the buffer 214x. When the set value DV is newly set (updated) from the timing control unit 23, the newly set set value DV is output to the buffer 214x in response to the input of the borrow signal Br.

バッファ213xは，周期設定レジスタ211xの設定値PVを一時的に格納(バッファリング)するバッファである。バッファ213xは，PWM信号生成開始指示がPWM信号生成部21から入力された場合や，ボロー信号Brがダウンカウンタ216xから入力された場合，設定値PVをダウンカウンタ216xに出力する。   The buffer 213x is a buffer that temporarily stores (buffers) the set value PV of the cycle setting register 211x. The buffer 213x outputs the set value PV to the down counter 216x when the PWM signal generation start instruction is input from the PWM signal generation unit 21 or the borrow signal Br is input from the down counter 216x.

バッファ214xは，デューティー比設定レジスタ212xの設定値DVをバッファリングするバッファである。バッファ214xは，設定値DVを比較器217xの非反転入力端子(+端子)に出力する。   The buffer 214x is a buffer for buffering the set value DV of the duty ratio setting register 212x. The buffer 214x outputs the set value DV to the non-inverting input terminal (+ terminal) of the comparator 217x.

プリスケーラ215xは，基準クロックRCLKを所定の分周比で分周し，分周した分周クロックDRCLKをダウンカウンタ216xに出力する。   The prescaler 215x divides the reference clock RCLK by a predetermined division ratio and outputs the divided clock DRCLK to the down counter 216x.

ダウンカウンタ216xは，入力された分周クロックDRCLKに基づき，バッファ213xから入力されたPWM周期の設定値PVをダウンカウントして，カウント結果CNTを比較器217xの反転入力端子(-端子)に出力する。また，カウント結果CNTが0になるとボロー信号(桁下がり信号)Brをデューティー比設定レジスタ212x,バッファ213x,出力レベル部218xに出力する。   The down counter 216x counts down the set value PV of the PWM period input from the buffer 213x based on the input divided clock DRCLK, and outputs the count result CNT to the inverting input terminal (-terminal) of the comparator 217x To do. When the count result CNT becomes 0, a borrow signal (carrying signal) Br is output to the duty ratio setting register 212x, the buffer 213x, and the output level unit 218x.

比較器217xは，デューティー比の設定値DVとカウント結果CNTとを比較し，比較信号CMPを出力レベル部218xに出力する。すなわち，カウント結果CNTがデューティー比の設定値DVよりも大きい間は，ローレベルの比較信号CMPを出力レベル部218xに出力する。一方,カウント結果CNTがデューティー比の設定値DVよりも小さくなると，以後ハイレベルの比較信号CMPを出力レベル部218xに出力する。   The comparator 217x compares the duty ratio set value DV with the count result CNT and outputs a comparison signal CMP to the output level unit 218x. That is, while the count result CNT is larger than the duty ratio set value DV, the low-level comparison signal CMP is output to the output level unit 218x. On the other hand, when the count result CNT becomes smaller than the duty ratio setting value DV, a high level comparison signal CMP is output to the output level unit 218x.

出力レベル部218xは，比較器217xから入力された比較信号CMPをラッチしPWM信号SIG_xとして出力する。このとき，ハイレベルの比較信号CMPが入力されると，比較信号CMPのレベルをより高レベルにシフトしてもよい。これは，液晶表示素子のコモン電極とセグメント電極との間に所定の閾値Vth 以上の電圧を発生させ，液晶表示素子をオンさせるためである。また，ボロー信号Brが入力されると，ハイレベルの比較信号CMPを立ち下げる。   The output level unit 218x latches the comparison signal CMP input from the comparator 217x and outputs it as a PWM signal SIG_x. At this time, when a high level comparison signal CMP is input, the level of the comparison signal CMP may be shifted to a higher level. This is because the liquid crystal display element is turned on by generating a voltage equal to or higher than a predetermined threshold Vth between the common electrode and the segment electrode of the liquid crystal display element. When the borrow signal Br is input, the high level comparison signal CMP is lowered.

図9は，図8のPWM回路21xの動作を説明する図である。図9(A)は，カウント結果CNTの変化を示す図で，縦軸がカウント結果CNTの値を示し,横軸が時間を示す。図9(B)は，PWM信号SIG_xの信号波形図で，縦軸がレベルを示し，横軸が時間を示す。図9(B)の符号PWMPは，PWM信号SIG_xのPWM周期を示す。また，符号DTYは，PWM信号SIG_xのハイレベルの幅(デューティー比)を示す。   FIG. 9 is a diagram for explaining the operation of the PWM circuit 21x of FIG. FIG. 9A shows the change in the count result CNT. The vertical axis indicates the count result CNT value, and the horizontal axis indicates the time. FIG. 9B is a signal waveform diagram of the PWM signal SIG_x, where the vertical axis indicates the level and the horizontal axis indicates the time. The symbol PWMP in FIG. 9B indicates the PWM cycle of the PWM signal SIG_x. A symbol DTY indicates a high level width (duty ratio) of the PWM signal SIG_x.

ここで，既に,周期設定レジスタ211xにはPWM周期の設定値PVが設定され，デューティー比設定レジスタ212xにはデューティー比の設定値DVが設定されている。このとき，分周クロックDRCLKの1周期をTa[ms]とすると，Ta×(PV+1)[ms]がPWM周期PWMPである。すなわち，PWM周期の設定値PV，プリスケーラ215xの分周比を変更すれば,PWM周期PWMPを変更することができる。また，Ta×(DV+1)[ms]がデューティー比DTYである。すなわち，デューティー比の設定値DV，プリスケーラ215xの分周比を変更すれば,デューティー比DTYを変更することができる。   Here, the setting value PV of the PWM period is already set in the period setting register 211x, and the setting value DV of the duty ratio is set in the duty ratio setting register 212x. At this time, if one period of the divided clock DRCLK is Ta [ms], Ta × (PV + 1) [ms] is the PWM period PWMP. That is, the PWM cycle PWMP can be changed by changing the PWM cycle set value PV and the division ratio of the prescaler 215x. Further, Ta × (DV + 1) [ms] is the duty ratio DTY. That is, the duty ratio DTY can be changed by changing the duty ratio setting value DV and the frequency division ratio of the prescaler 215x.

さて，図9の時間T10において，PWM信号生成部21からのPWM信号生成開始指示に応答して，バッファ213xがダウンカウンタ216xに設定値PVを出力する。また，バッファ214xは比較器217xの非反転入力端子に設定値DVを出力する。ダウンカウンタ216xは，入力される分周クロックDRCLKに基づき入力された設定値PVをダウンカウントし，カウント結果CNTが0になるまでダウンカウントを継続する。このダウンカウンタ216xによるダウンカウントの開始タイミングがPWM信号SIG_xのPWM周期の開始タイミングである。この開始タイミングは，図9の例では,時間T10，時間T11である。   Now, at time T10 in FIG. 9, in response to the PWM signal generation start instruction from the PWM signal generation unit 21, the buffer 213x outputs the set value PV to the down counter 216x. The buffer 214x outputs the set value DV to the non-inverting input terminal of the comparator 217x. The down counter 216x counts down the input set value PV based on the input divided clock DRCLK, and continues down counting until the count result CNT becomes zero. The start timing of the down count by the down counter 216x is the start timing of the PWM cycle of the PWM signal SIG_x. This start timing is time T10 and time T11 in the example of FIG.

時間T10〜Tdにおいて，カウント結果CNTはデューティー比の設定値DVよりも大きいので，比較器217xは，ローレベルの比較信号CMPを出力する。その結果,出力レベル部218xは，ローレベルのPWM信号SIG_xを出力する。   At time T10 to Td, the count result CNT is larger than the duty ratio set value DV, so the comparator 217x outputs the low level comparison signal CMP. As a result, the output level unit 218x outputs a low-level PWM signal SIG_x.

時間Tdにおいて，カウント結果CNTがデューティー比の設定値DVよりも小さくなると，比較器217xは，ハイレベルの比較信号CMPを出力する。その結果,出力レベル部218xは，ハイレベルのPWM信号SIG_xを出力する。   When the count result CNT becomes smaller than the duty ratio set value DV at time Td, the comparator 217x outputs a high level comparison signal CMP. As a result, the output level unit 218x outputs a high level PWM signal SIG_x.

時間Tdから，カウント結果CNTが0になる時間T11に至るまで間，カウント結果CNTは，デューティー比の設定値DVよりも小さいので，比較器217xは，ハイレベルの比較信号CMPの出力を継続する。そのため，出力レベル部218xは，ハイレベルのPWM信号SIG_xの出力を継続する。   Since the count result CNT is smaller than the duty ratio setting value DV from the time Td to the time T11 when the count result CNT becomes 0, the comparator 217x continues to output the high level comparison signal CMP. . Therefore, the output level unit 218x continues to output the high-level PWM signal SIG_x.

カウント結果CNTが0になると，ダウンカウンタ216xはボロー信号Brをデューティー比設定レジスタ212x，バッファ213x，出力レベル部218xに出力する。すると，出力レベル部218xは，ハイレベルのPWM信号SIG_xをローレベルに立ち下げる。また，バッファ213xは，設定値PVをダウンカウンタ216xに出力する。そして，ダウンカウンタ216xは，ダウンカウントを開始する。   When the count result CNT becomes 0, the down counter 216x outputs the borrow signal Br to the duty ratio setting register 212x, the buffer 213x, and the output level unit 218x. Then, the output level unit 218x causes the high level PWM signal SIG_x to fall to a low level. The buffer 213x outputs the set value PV to the down counter 216x. Then, the down counter 216x starts down counting.

なお，デューティー比設定レジスタ212xに新たに設定値DVが設定された場合には,ボロー信号Brの入力に応答して，デューティー比設定レジスタ212xは，バッファ214xに設定値DVを出力する。   When a new setting value DV is set in the duty ratio setting register 212x, the duty ratio setting register 212x outputs the setting value DV to the buffer 214x in response to the input of the borrow signal Br.

以後,PWM回路21xは，上記で説明した処理を繰り返す。   Thereafter, the PWM circuit 21x repeats the processing described above.

図5の説明に戻る。プリスケーラ22は，基準クロックRCLKを所定の分周比で分周し，タイミング制御部23に出力する。   Returning to the description of FIG. The prescaler 22 divides the reference clock RCLK by a predetermined division ratio and outputs it to the timing control unit 23.

タイミング制御部23は，プリスケーラ22から入力された基準クロックRCLKの分周クロックに基づき，映像フレームの表示処理に必要な各種制御を実行する。例えば,タイミング制御部23は，映像フレームの表示周期FPの開始タイミングを生成する。   The timing control unit 23 executes various controls necessary for video frame display processing based on the divided clock of the reference clock RCLK input from the prescaler 22. For example, the timing control unit 23 generates the start timing of the video frame display cycle FP.

また，タイミング制御部23は，映像フレームの表示周期FPを時分割(分周)した時分割周期TDP(第1の周期)の開始タイミングを生成する。そして，タイミング制御部23は，時分割周期TDPの開始タイミングを開始タイミング情報PSとしてコモン用スイッチ部242，セグメント用スイッチ部262に出力する。タイミング制御部23が，開始タイミング情報PSをコモン用スイッチ部242，セグメント用スイッチ部262に出力する理由については，図11で説明する。   Further, the timing control unit 23 generates a start timing of a time division period TDP (first period) obtained by time division (division) the display period FP of the video frame. Then, the timing control unit 23 outputs the start timing of the time division period TDP to the common switch unit 242 and the segment switch unit 262 as start timing information PS. The reason why the timing control unit 23 outputs the start timing information PS to the common switch unit 242 and the segment switch unit 262 will be described with reference to FIG.

また，タイミング制御部23は，各表示周期FPにおいて先頭からTN番目の時分割周期TDP_TNの開始タイミングを生成すると，TN番目の時分割周期TDP_TNの開始タイミングを生成したことを示すフェーズ情報PIを生成する。図3の例では,TNは0〜2である。ここで，0番目の時分割周期TDP_0の開始タイミングは表示周期FPの開始タイミングであり，表示周期FPにおいて最初に生成された時分割周期の開始タイミングである。そして，タイミング制御部23は，フェーズ情報PIをコモンドライバ241，VRAM25，セグメントドライバ261に出力する。   In addition, when the timing control unit 23 generates the start timing of the TN-th time division cycle TDP_TN from the beginning in each display cycle FP, the timing control unit 23 generates phase information PI indicating that the start timing of the TN-th time division cycle TDP_TN has been generated To do. In the example of FIG. 3, TN is 0-2. Here, the start timing of the 0th time division cycle TDP_0 is the start timing of the display cycle FP, and is the start timing of the time division cycle generated first in the display cycle FP. Then, the timing control unit 23 outputs the phase information PI to the common driver 241, the VRAM 25, and the segment driver 261.

また，液晶制御回路2の起動時などにおいて，タイミング制御部23は，PWM周期PWMPに対応する図8に示した分周クロックDRCLKのクロック数をPWM回路210〜213の周期設定レジスタに設定する。例えば，時分割周期TDPを3つのPWM周期PWMPに分周し，時分割周期TDPに対応する分周クロックDRCLKのクロック数がTDPNUMとする。この場合，タイミング制御部23は，"クロック数TDPNUM×(1/3)"を設定値PVとしてPWM回路210〜213の周期設定レジスタに設定する。   Further, when the liquid crystal control circuit 2 is activated, the timing control unit 23 sets the number of divided clocks DRCLK shown in FIG. 8 corresponding to the PWM cycle PWMP in the cycle setting registers of the PWM circuits 210 to 213. For example, the time division period TDP is divided into three PWM periods PWMP, and the number of divided clocks DRCLK corresponding to the time division period TDP is TDPNUM. In this case, the timing control unit 23 sets “clock number TDPNUM × (1/3)” as the set value PV in the cycle setting registers of the PWM circuits 210 to 213.

そして，タイミング制御部23は，"0"をPWM回路210のデューティー比レジスタに設定し，"設定値PV×(1/3)"をPWM回路211のデューティー比レジスタに設定し，"設定値PV×(2/3)"をPWM回路212のデューティー比レジスタに設定し，"設定値PV"をPWM回路213のデューティー比レジスタに設定する。   Then, the timing control unit 23 sets “0” in the duty ratio register of the PWM circuit 210, sets “setting value PV × (1/3)” in the duty ratio register of the PWM circuit 211, and sets “setting value PV”. X (2/3) "is set in the duty ratio register of the PWM circuit 212, and" set value PV "is set in the duty ratio register of the PWM circuit 213.

その結果，複数のPWM回路210〜PWM回路213の周期設定レジスタ毎にPWM周期PWMP(第2の周期)が設定され，複数のPWM回路210〜PWM回路213のデューティー比設定レジスタ毎に相互に異なるデューティー比が設定される。   As a result, the PWM cycle PWMP (second cycle) is set for each of the cycle setting registers of the plurality of PWM circuits 210 to 213, and is different for each of the duty ratio setting registers of the plurality of PWM circuits 210 to 213. Duty ratio is set.

また，タイミング制御部23は，表示周期FPの最初の開始タイミングの生成に合わせて，パルス信号生成部21にPWM信号生成開始を指示する。なお，タイミング制御部23は，表示周期FPの開始タイミングの生成時や，時分割周期TDPの開始タイミングの生成時に適宜，この指示を実行してもよい。例えば，タイミング制御部23は，一定時間の経過毎に，時分割周期TDPの開始タイミングの生成時にこの指示を行ってもよい。   In addition, the timing control unit 23 instructs the pulse signal generation unit 21 to start the PWM signal generation in accordance with the generation of the first start timing of the display cycle FP. Note that the timing control unit 23 may appropriately execute this instruction when generating the start timing of the display cycle FP or when generating the start timing of the time division cycle TDP. For example, the timing control unit 23 may issue this instruction when generating the start timing of the time division period TDP every time a fixed time elapses.

パルス信号生成部21は，この指示に応答して,PWM回路210〜PWM回路213の周期設定レジスタ(211x)のバッファ(213x)に設定された設定値PVをダウンカウンタ(216x)に出力するようにPWM生成回路210〜PWM生成回路213に指示し,PWM信号の生成を開始させる。   In response to this instruction, the pulse signal generator 21 outputs the set value PV set in the buffer (213x) of the cycle setting register (211x) of the PWM circuit 210 to the PWM circuit 213 to the down counter (216x). Then, the PWM generation circuit 210 to the PWM generation circuit 213 are instructed to start generating the PWM signal.

前記の設定により，パルス信号生成部21は，時分割周期TDPを分周したPWM周期PWMPにおいて相互に異なるデューティー比を有しローレベル(第1のレベル)，ハイレベル(第2のレベル)に対応する複数のPWM信号(パルス信号)SIG_0〜SIG_3を生成する。そして，前記の指示により，時分割周期TDPの開始タイミングとPWM信号のPWM周期の開始タイミングとが図6，図7に示したように同期する。   With the above setting, the pulse signal generation unit 21 has a different duty ratio in the PWM cycle PWMP obtained by dividing the time division cycle TDP, and has a low level (first level) and a high level (second level). A plurality of corresponding PWM signals (pulse signals) SIG_0 to SIG_3 are generated. In accordance with the instruction, the start timing of the time division period TDP and the start timing of the PWM period of the PWM signal are synchronized as shown in FIGS.

第1の出力部24は，複数のPWM信号SIG_0〜SIG_3の何れかのPWM信号を選択し選択した第1のPWM信号を液晶表示素子のコモン電極に接続するコモン端子に時分割周期TDPの間出力する。   The first output unit 24 selects one of the plurality of PWM signals SIG_0 to SIG_3 and connects the selected first PWM signal to the common electrode of the liquid crystal display element during the time division period TDP. Output.

VRAM25は，図2のVRAM17と同様の機能を有し，映像フレームの映像データを格納する。   The VRAM 25 has the same function as the VRAM 17 in FIG. 2, and stores video data of video frames.

第2の出力部26は，複数のPWM信号SIG_0〜SIG_3の何れかのPWM信号をVRAM25に格納された映像フレームの映像データに応じて選択し選択した第2のPWM信号を液晶表示素子のセグメント電極に接続するセグメント端子にPWM周期の間出力する。   The second output unit 26 selects one of the plurality of PWM signals SIG_0 to SIG_3 according to the video data of the video frame stored in the VRAM 25, and selects the selected second PWM signal as a segment of the liquid crystal display element. Outputs to the segment terminal connected to the electrode during the PWM cycle.

タイミング制御部23は，時分割周期TDPの開始タイミングと，第1，第2のPWM信号のPWM周期（第2の周期）の開始タイミングとを同期させるため，前記のように，パルス信号生成部21にPWM信号生成開始を指示する。   As described above, the timing control unit 23 synchronizes the start timing of the time division cycle TDP and the start timing of the PWM cycle (second cycle) of the first and second PWM signals as described above. Instruct 21 to start PWM signal generation.

前述したように，タイミング制御部23は，映像フレームの表示周期FPを時分割した時分割周期TDPの開始タイミングを生成する。また，タイミング制御部23は，表示周期FPにおいて先頭からTN番目の時分割周期TDP_TNの開始タイミングを生成したことを示すフェーズ情報PIを生成する。図3の例では,TNは0〜2である。   As described above, the timing control unit 23 generates the start timing of the time division period TDP obtained by time division of the display period FP of the video frame. In addition, the timing control unit 23 generates phase information PI indicating that the start timing of the TN-th time division cycle TDP_TN from the top in the display cycle FP is generated. In the example of FIG. 3, TN is 0-2.

第1の出力部24のコモンドライバ241は，連続する表示周期FPにおいて一定の波形パターンを有するコモン電極駆動信号が生成されるために必要となるPWM信号の決定パターンが記録されたパターン情報を有する。そして，このパターン情報，フェーズ情報PIに基づき，PWM信号の決定を行う。   The common driver 241 of the first output unit 24 has pattern information in which a determination pattern of a PWM signal necessary for generating a common electrode drive signal having a constant waveform pattern in a continuous display cycle FP is recorded. . Then, the PWM signal is determined based on the pattern information and the phase information PI.

すなわち，コモンドライバ241は，タイミング制御部23からフェーズ情報PIが入力されると，連続する表示周期FPにおいて一定の波形パターンを有するコモン電極駆動信号COMPD_TNが生成されるようにPWM信号SIG_3またはPWM信号SIG_0の何れか1つを決定する。そして，コモンドライバ241は，決定したPWM信号を選択するようにコモン用スイッチ部242に指示するコモン用選択信号COMS_TNを生成する。   That is, the common driver 241 receives the PWM signal SIG_3 or the PWM signal so that when the phase information PI is input from the timing control unit 23, the common electrode drive signal COMPD_TN having a constant waveform pattern is generated in the continuous display cycle FP. Determine one of SIG_0. Then, the common driver 241 generates a common selection signal COMS_TN that instructs the common switch unit 242 to select the determined PWM signal.

コモン用選択信号COMS_0〜COMS_3のうちコモン用選択信号COMS_TN以外のコモン用選択信号について説明する。コモンドライバ241は，コモン電極駆動信号COMPD_TN以外のコモン電極駆動信号が一定の波形パターンを有するように，PWM信号SIG_1またはPWM信号SIG_2の何れか1つを決定する。そして，コモンドライバ241は，決定したPWM信号を選択するようにコモン用スイッチ部242に指示するコモン用選択信号を生成する。   A common selection signal other than the common selection signal COMS_TN among the common selection signals COMS_0 to COMS_3 will be described. The common driver 241 determines either the PWM signal SIG_1 or the PWM signal SIG_2 so that the common electrode drive signals other than the common electrode drive signal COMPD_TN have a certain waveform pattern. Then, the common driver 241 generates a common selection signal that instructs the common switch unit 242 to select the determined PWM signal.

コモン用スイッチ部242は，コモンドライバ241から入力されたコモン用選択信号COMS_0〜COMS_3に基づき，PWM信号SIG_0〜SIG_3の中の何れかのPWM信号を選択する。そして，コモン用スイッチ部242は，選択したPWM信号をコモン端子COMT_0〜COMT_3に，タイミング制御部23から入力された時分割周期TDPの開始タイミングを示す開始タイミング情報PSに応答して出力する。   The common switch unit 242 selects one of the PWM signals SIG_0 to SIG_3 based on the common selection signals COMS_0 to COMS_3 input from the common driver 241. The common switch unit 242 outputs the selected PWM signal to the common terminals COMT_0 to COMT_3 in response to the start timing information PS indicating the start timing of the time division period TDP input from the timing control unit 23.

図10は，コモン用スイッチ部を説明する図である。図10(A)は，コモン用スイッチ部242の機能ブロック図，図10（B）は，コモン用スイッチ部242のセレクタ(SEL)242_0の機能ブロック図である。   FIG. 10 is a diagram illustrating the common switch unit. FIG. 10A is a functional block diagram of the common switch section 242 and FIG. 10B is a functional block diagram of the selector (SEL) 242_0 of the common switch section 242.

コモン用スイッチ部242は，コモン端子COMT_0〜COMT_3に対応して設けられたセレクタ(SEL)242_0〜セレクタ242_3を有する。図10(B)では，セレクタ242_0について示しているが，セレクタ242_1〜242_3についても同様の構成を有する。   The common switch unit 242 includes selectors (SEL) 242_0 to selector 242_3 provided corresponding to the common terminals COMT_0 to COMT_3. Although FIG. 10B shows the selector 242_0, the selectors 242_1 to 242_3 have the same configuration.

セレクタ242_CN(CNは0〜3)は，SIG_PN(PNは0〜3)を選択するように指示するコモン用選択信号COMS_CNに基づき，PWM信号SIG_0〜SIG_3の中の何れかのPWM信号を選択する。そして，開始タイミング情報PSに応答して，選択した信号をコモン端子COMT_CNに出力する。そのため，セレクタ242_CNは，開始タイミング情報PSが次に入力されるまでの間(時分割周期TDPの間)，選択したPWM信号を出力する。   The selector 242_CN (CN is 0 to 3) selects one of the PWM signals SIG_0 to SIG_3 based on the common selection signal COMS_CN instructing to select SIG_PN (PN is 0 to 3) . Then, in response to the start timing information PS, the selected signal is output to the common terminal COMT_CN. Therefore, the selector 242_CN outputs the selected PWM signal until the start timing information PS is next input (during the time division period TDP).

図11は，PWM信号の出力タイミング制御を説明する図である。タイミング制御部23が，開始タイミング情報PSをコモン用スイッチ部242，セグメント用スイッチ部262に出力する理由について説明する。   FIG. 11 is a diagram for explaining the output timing control of the PWM signal. The reason why the timing control unit 23 outputs the start timing information PS to the common switch unit 242 and the segment switch unit 262 will be described.

図11(A)は，図7(A)に対応する。図11(A’)，図11(A”)は，コモン電極駆動信号COMPD_0の出力タイミングを示す。ここで，コモン用スイッチ部242は，時分割周期TDP_1において，デューティー比66%のPWM信号SIG_2を選択する。この選択されたPWM信号SIG_2は，出力対象のPWM信号である。   FIG. 11 (A) corresponds to FIG. 7 (A). 11A and 11A show the output timing of the common electrode drive signal COMPD_0. Here, the common switch unit 242 has a PWM signal SIG_2 having a duty ratio of 66% in the time division period TDP_1. The selected PWM signal SIG_2 is an output target PWM signal.

このとき，タイミング制御部23は，図11(A’)の矢印TMG0に示すように，時分割周期TDP_1の開始タイミング(時間T110)と選択されたPWM信号SIG_2の出力タイミングを同期させる必要がある。すなわち，タイミング制御部23は，時分割周期TDPの開始タイミングと，選択されたPWM信号の出力タイミングを同期させる必要がある。   At this time, the timing control unit 23 needs to synchronize the start timing of the time division period TDP_1 (time T110) and the output timing of the selected PWM signal SIG_2 as indicated by the arrow TMG0 in FIG. 11 (A ') . That is, the timing control unit 23 needs to synchronize the start timing of the time division period TDP and the output timing of the selected PWM signal.

その理由を説明する。例えば，図11(A”)の矢印TMG1に示すように，選択されたPWM信号SIG_2の出力タイミングがずれてしまうと，時分割周期TDP_1におけるPWM信号SIG_2のハイレベル幅の時間が短くなる。その結果，時分割周期TDP_1において，このPWM信号SIG_2を有するコモン電極駆動信号COMPD_0がコモン電極COMT_0に入力されることによりこの電極に生じる電圧が，小さくなる。そのため，コモン電極COM_0と，このコモン電極に対応するセグメント電極との間に所望の電圧が発生しなくなり，コモン電極COM_0と前記したセグメント電極とを有する液晶表示素子のオン，オフ制御を適切に行うことができなくなることがある。   The reason will be explained. For example, if the output timing of the selected PWM signal SIG_2 is deviated as indicated by the arrow TMG1 in FIG. 11 (A ″), the time of the high level width of the PWM signal SIG_2 in the time division period TDP_1 is shortened. As a result, in the time division period TDP_1, the common electrode drive signal COMPD_0 having the PWM signal SIG_2 is input to the common electrode COMT_0, so that the voltage generated in this electrode becomes small. There is a case where a desired voltage is not generated between the corresponding segment electrodes and the liquid crystal display element having the common electrode COM_0 and the segment electrodes cannot be appropriately controlled to be turned on / off.

以上の理由により，タイミング制御部23は，開始タイミング情報PSをコモン用スイッチ部242に出力する。また，タイミング制御部23が，開始タイミング情報PSをセグメント用スイッチ部262に出力する理由も同様である。   For the above reasons, the timing control unit 23 outputs the start timing information PS to the common switch unit 242. The reason why the timing control unit 23 outputs the start timing information PS to the segment switch unit 262 is also the same.

図5の説明に戻る。VRAM25は，図2のVRAM17と同様の機能を有する。すなわち，VRAM25は，表示周期FPにおいて先頭からTN番目の時分割周期TDP_TNの開始タイミングを生成したことを示すフェーズ情報PIが入力されると，時分割周期TDP_TNに対応するコモン端子COMT_TNの列に格納された映像データを選択し，選択した映像データVRをセグメントドライバ261に出力する。   Returning to the description of FIG. The VRAM 25 has the same function as the VRAM 17 in FIG. That is, when the phase information PI indicating that the start timing of the TN-th time division cycle TDP_TN from the top is generated in the display cycle FP is input to the VRAM 25, the VRAM 25 stores the column in the common terminal COMT_TN corresponding to the time division cycle TDP_TN. The selected video data is selected, and the selected video data VR is output to the segment driver 261.

セグメントドライバ261は，VRAM25から入力された映像データによりオンが指定される液晶表示素子のコモン電極とこの液晶表示素子のセグメント電極との間の電圧が所定の閾値Vth以上になるPWM信号をPWM信号SIG_0〜SIG_3の中から決定する。   The segment driver 261 outputs a PWM signal in which the voltage between the common electrode of the liquid crystal display element specified to be turned on by the video data input from the VRAM 25 and the segment electrode of the liquid crystal display element is equal to or higher than a predetermined threshold Vth. Decide from SIG_0 to SIG_3.

または，セグメントドライバ261は，VRAM25から入力された映像データによりオフが指定される液晶表示素子のコモン電極とこの液晶表示素子のセグメント電極との間の電圧が所定の閾値Vth未満になるPWM信号をPWM信号SIG_0〜SIG_3の中から決定する。この決定されたPWM信号は，前記のセグメント電極に出力される信号である。   Alternatively, the segment driver 261 outputs a PWM signal at which the voltage between the common electrode of the liquid crystal display element specified to be turned off by the video data input from the VRAM 25 and the segment electrode of the liquid crystal display element is less than a predetermined threshold Vth. It is determined from among the PWM signals SIG_0 to SIG_3. The determined PWM signal is a signal output to the segment electrode.

なお，前述したように，コモンドライバ241は，パターン情報，フェーズ情報PIに基づき，PWM信号の決定を行う。セグメントドライバ261は，このパターン情報にアクセス可能である。従って,セグメントドライバ261は，パターン情報，フェーズ情報PIに基づき,VRAM25から入力された映像データによりオン，オフが指定される液晶表示素子のコモン電極にPWM信号SIG_0〜SIG_4の中の何れかが出力されるかを認識できるので,前記したPWM信号の決定が可能である。   As described above, the common driver 241 determines the PWM signal based on the pattern information and the phase information PI. The segment driver 261 can access this pattern information. Therefore, the segment driver 261 outputs any one of the PWM signals SIG_0 to SIG_4 to the common electrode of the liquid crystal display element that is turned on / off by the video data input from the VRAM 25 based on the pattern information and the phase information PI. Since it can be recognized whether it is done or not, the aforementioned PWM signal can be determined.

セグメントドライバ261は，前記決定したPWM信号を選択するようにセグメント用スイッチ部262に指示するセグメント用選択信号SEGS_0〜SEGS_31を生成する。   The segment driver 261 generates segment selection signals SEGS_0 to SEGS_31 that instruct the segment switch unit 262 to select the determined PWM signal.

セグメント用スイッチ部262は，セグメントドライバ261から入力されたセグメント用選択信号SEGS_0〜SEGS_31に基づき，PWM信号SIG_0〜SIG_3の中の何れかのPWM信号を選択する。そして，セグメント用スイッチ部262は，タイミング制御部23から入力された時分割周期TDP_TNの開始タイミングを示す開始タイミング情報PSに応答して，選択したPWM信号をセグメント端子SEGT_0〜SEGT_31に出力する。   The segment switch unit 262 selects one of the PWM signals SIG_0 to SIG_3 based on the segment selection signals SEGS_0 to SEGS_31 input from the segment driver 261. The segment switch unit 262 outputs the selected PWM signal to the segment terminals SEGT_0 to SEGT_31 in response to the start timing information PS indicating the start timing of the time division period TDP_TN input from the timing control unit 23.

なお，タイミング制御部23が，開始タイミング情報PSをセグメント用スイッチ部262に出力する理由は,図11で説明したとおりである。   The reason why the timing control unit 23 outputs the start timing information PS to the segment switch unit 262 is as described with reference to FIG.

図12は，セグメント用スイッチ部を説明する図である。図12(A)は，セグメント用スイッチ部262の機能ブロック図，図12（B）は，セグメント用スイッチ部262のセレクタ(SEL)262_0の機能ブロック図である。   FIG. 12 is a diagram illustrating the segment switch unit. 12A is a functional block diagram of the segment switch unit 262, and FIG. 12B is a functional block diagram of the selector (SEL) 262_0 of the segment switch unit 262.

セグメント用スイッチ部262は，セグメント端子SEGT_0〜SEGT_31に対応して設けられたセレクタ(SEL)262_0〜262_31を有する。図12(B)では，セレクタ262_0について示しているが，セレクタ262_1〜262_31についても同様の構成を有する。   The segment switch unit 262 includes selectors (SEL) 262_0 to 262_31 provided corresponding to the segment terminals SEGT_0 to SEGT_31. FIG. 12B shows the selector 262_0, but the selectors 262_1 to 262_31 have the same configuration.

セレクタ262_SN(SNは0〜31)は，SIG_PN(PNは0〜3)を選択するように指示するセグメント用選択信号SEGS_SNに基づき，PWM信号SIG_0〜SIG_3の中の何れかのPWM信号を選択する。そして，開始タイミング情報PSに応答して，選択した信号をセグメント端子SEGT_SNに出力する。そのため，セレクタ262_SNは，開始タイミング情報PSが次に入力されるまでの間(時分割周期TDPの間)，選択したPWM信号を出力する。   The selector 262_SN (SN is 0 to 31) selects one of the PWM signals SIG_0 to SIG_3 based on the segment selection signal SEGS_SN that instructs to select SIG_PN (PN is 0 to 3) . Then, in response to the start timing information PS, the selected signal is output to the segment terminal SEGT_SN. Therefore, the selector 262_SN outputs the selected PWM signal until the start timing information PS is next input (during the time division period TDP).

ここで，例えば，液晶制御回路2が，図7に示す時間T1〜T120において，コモン電極駆動信号COMPD_0(図7(A’)参照)，セグメント電極駆動信号SEGPD_1(図7(B’)参照)を生成する場合を例示して,液晶制御回路2の動作を説明する。なお，既に,パルス信号生成部21のPWM回路210〜PWM回路213は，タイミング制御部23からのPWM信号生成開始指示に応答して,PWM信号SIG_0〜SIG3の生成を開始している。   Here, for example, the liquid crystal control circuit 2 performs the common electrode drive signal COMPD_0 (see FIG. 7 (A ')) and the segment electrode drive signal SEGPD_1 (see FIG. 7 (B')) at times T1 to T120 shown in FIG. The operation of the liquid crystal control circuit 2 will be described by exemplifying the case of generating. Note that the PWM circuit 210 to the PWM circuit 213 of the pulse signal generation unit 21 have already started generating the PWM signals SIG_0 to SIG3 in response to the PWM signal generation start instruction from the timing control unit 23.

時間T1において，タイミング制御部23は，映像フレームの表示周期FPを時分割した時分割周期TDPの開始タイミングを生成する。そして，映像フレームの表示周期FPにおいて先頭から0番目の時分割周期TDP_0の開始タイミングを生成したことを示すフェーズ情報PIを生成する。   At time T1, the timing control unit 23 generates the start timing of the time division period TDP obtained by time division of the display period FP of the video frame. Then, phase information PI indicating that the start timing of the 0th time division period TDP_0 from the beginning is generated in the display period FP of the video frame is generated.

コモンドライバ241は，タイミング制御部23から0番目の時分割周期TDP_0の開始タイミングを生成したことを示すフェーズ情報PIが入力されると，PWM信号SIG_0を選択するようにコモン用スイッチ部242に指示するコモン用選択信号COMS_0を生成する。なお，コモン用選択信号COMS_0以外のコモン用選択信号については，コモンドライバ241は，PWM信号SIG_1またはPWM信号SIG_2の何れか1つを決定し，決定したPWM信号を選択するようにコモン用スイッチ部242に指示するコモン用選択信号を生成する。   The common driver 241 instructs the common switch unit 242 to select the PWM signal SIG_0 when phase information PI indicating that the start timing of the 0th time division period TDP_0 is generated is input from the timing control unit 23. A common selection signal COMS_0 is generated. For common selection signals other than the common selection signal COMS_0, the common driver 241 determines either the PWM signal SIG_1 or the PWM signal SIG_2 and selects the determined PWM signal. A common selection signal instructed to 242 is generated.

VRAM25は，タイミング制御部23からフェーズ情報PIが入力されると0番目の時分割周期TDP_0に対応するコモン端子COMT_0の列に格納された映像データを選択し，選択した映像データVRをセグメントドライバ261に出力する。この場合，図4に示すbit4("1")などを有する映像データVRが出力される。   When the phase information PI is input from the timing control unit 23, the VRAM 25 selects the video data stored in the column of the common terminal COMT_0 corresponding to the 0th time division cycle TDP_0, and the selected video data VR is selected by the segment driver 261. Output to. In this case, video data VR having bit 4 (“1”) shown in FIG. 4 is output.

セグメントドライバ261は，VRAM25から入力された映像データVRによりオンが指定された液晶表示素子LCD2のコモン電極COM_0と液晶表示素子LCD2のセグメント電極SEG_1との間の電圧が閾値Vth以上になるPWM信号SIG_3を選択するようにセグメント用スイッチ部262に指示するセグメント用選択信号SEGS_1を生成する。   The segment driver 261 outputs a PWM signal SIG_3 in which the voltage between the common electrode COM_0 of the liquid crystal display element LCD2 designated by the video data VR input from the VRAM 25 and the segment electrode SEG_1 of the liquid crystal display element LCD2 is equal to or higher than the threshold value Vth. A segment selection signal SEGS_1 for instructing the segment switch unit 262 to select is generated.

コモン用スイッチ部242のセレクタ242_0は，PWM信号SIG_0を選択するようにコモン用スイッチ部242に指示するコモン用選択信号COMS_0に基づいてPWM信号SIG_0を選択する。そして，セレクタ242_0は，時分割周期TDP_0の開始タイミングを示す開始タイミング情報PSの入力に応答してPWM信号SIG_0をコモン端子COMT_0に出力する。   The selector 242_0 of the common switch unit 242 selects the PWM signal SIG_0 based on the common selection signal COMS_0 that instructs the common switch unit 242 to select the PWM signal SIG_0. Then, the selector 242_0 outputs the PWM signal SIG_0 to the common terminal COMT_0 in response to the input of the start timing information PS indicating the start timing of the time division cycle TDP_0.

セグメント用スイッチ部262のセレクタ262_1は，PWM信号SIG_3を選択するようにセグメント用スイッチ部262に指示するセグメント用選択信号SEGS_1に基づいて,PWM信号SIG_3を選択する。そして，セレクタ262_1は，時分割周期TDP_0の開始タイミングを示す開始タイミング情報PSの入力に応答してPWM信号SIG_3をセグメント端子SEGT_1に出力する。   The selector 262_1 of the segment switch unit 262 selects the PWM signal SIG_3 based on the segment selection signal SEGS_1 that instructs the segment switch unit 262 to select the PWM signal SIG_3. Then, the selector 262_1 outputs the PWM signal SIG_3 to the segment terminal SEGT_1 in response to the input of the start timing information PS indicating the start timing of the time division cycle TDP_0.

コモン用スイッチ部242のセレクタ242_0，セグメント用スイッチ部262のセレクタ262_1は，次に，タイミング制御部23から開始タイミング情報PSが入力されるまでの間,選択したPWM信号を出力する。   Next, the selector 242_0 of the common switch unit 242 and the selector 262_1 of the segment switch unit 262 output the selected PWM signal until the start timing information PS is input from the timing control unit 23.

時間T110において，タイミング制御部23は，映像フレームの表示周期FPを時分割した時分割周期TDPの開始タイミングを生成する。そして，映像フレームの表示周期FPにおいて先頭から1番目の時分割周期TDP_1の開始タイミングを生成したことを示すフェーズ情報PIを生成する。   At time T110, the timing control unit 23 generates the start timing of the time division period TDP obtained by time division of the display period FP of the video frame. Then, phase information PI indicating that the start timing of the first time division period TDP_1 from the top in the video frame display period FP is generated is generated.

コモンドライバ241は，タイミング制御部23から1番目の時分割周期TDP_1の開始タイミングを生成したことを示すフェーズ情報PIが入力されると，PWM信号SIG_2を選択するようにコモン用スイッチ部242に指示するコモン用選択信号COMS_0を生成する。   When the common driver 241 receives the phase information PI indicating that the start timing of the first time division period TDP_1 is generated from the timing control unit 23, the common driver 241 instructs the common switch unit 242 to select the PWM signal SIG_2. A common selection signal COMS_0 is generated.

VRAM25は，タイミング制御部23からフェーズ情報PIが入力されると1番目の時分割周期TDP_1に対応するコモン端子COMT_1の列に格納された映像データを選択し，選択した映像データVRをセグメントドライバ261に出力する。この場合，図4に示すbit5("0")などを有する映像データVRが出力される。   When the phase information PI is input from the timing control unit 23, the VRAM 25 selects the video data stored in the column of the common terminal COMT_1 corresponding to the first time division cycle TDP_1, and the selected video data VR is selected by the segment driver 261. Output to. In this case, video data VR having bit 5 (“0”) shown in FIG. 4 is output.

セグメントドライバ261は，VRAM25から入力された映像データVRによりオフが指定された液晶表示素子LCD2のコモン電極COM_0と液晶表示素子LCD2のセグメント電極SEG_1との間の電圧が閾値Vth未満になるPWM信号SIG_1を選択するようにセグメント用スイッチ部262に指示するセグメント用選択信号SEGS_1を生成する。   The segment driver 261 outputs a PWM signal SIG_1 in which the voltage between the common electrode COM_0 of the liquid crystal display element LCD2 designated as OFF by the video data VR input from the VRAM 25 and the segment electrode SEG_1 of the liquid crystal display element LCD2 is less than the threshold value Vth. A segment selection signal SEGS_1 for instructing the segment switch unit 262 to select is generated.

コモン用スイッチ部242のセレクタ242_0は，PWM信号SIG_2を選択するようにコモン用スイッチ部242に指示するコモン用選択信号COMS_0に基づいてPWM信号SIG_2を選択する。そして，セレクタ242_0は，時分割周期の開始タイミングを示す開始タイミング情報PSの入力に応答してPWM信号SIG_2をコモン端子COMT_0に出力する。   The selector 242_0 of the common switch unit 242 selects the PWM signal SIG_2 based on the common selection signal COMS_0 that instructs the common switch unit 242 to select the PWM signal SIG_2. Then, the selector 242_0 outputs the PWM signal SIG_2 to the common terminal COMT_0 in response to the input of the start timing information PS indicating the start timing of the time division cycle.

セグメント用スイッチ部262のセレクタ262_1は，PWM信号SIG_1を選択するようにセグメント用スイッチ部262に指示するセグメント用選択信号SEGS_1に基づいて,PWM信号SIG_1を選択する。そして，セレクタ262_1は，時分割周期の開始タイミングを示す開始タイミング情報PSの入力に応答してPWM信号SIG_1をセグメント端子SEGT_1に出力する。   The selector 262_1 of the segment switch unit 262 selects the PWM signal SIG_1 based on the segment selection signal SEGS_1 that instructs the segment switch unit 262 to select the PWM signal SIG_1. The selector 262_1 outputs the PWM signal SIG_1 to the segment terminal SEGT_1 in response to the input of the start timing information PS indicating the start timing of the time division cycle.

以上，本実施の形態の液晶制御回路2によれば，デジタル信号であるPWM信号により液晶表示素子のオン，オフ制御を実現できる。そのため，第1の出力部24のコモンドライバ241,コモン用スイッチ部242，第2の出力部26のセグメントドライバ261，セグメント用スイッチ部262をデジタル化することができる。そして，電圧生成部の替わりに，デジタル回路であるパルス信号生成部21を使用している。そのため，アナログ回路を削減することができる。その結果，開発工程が削減され，開発費用，開発時間が少なくなる。さらに，回路面積を減らすことができる。   As described above, according to the liquid crystal control circuit 2 of the present embodiment, on / off control of the liquid crystal display element can be realized by the PWM signal which is a digital signal. Therefore, the common driver 241 and common switch unit 242 of the first output unit 24, the segment driver 261 and segment switch unit 262 of the second output unit 26 can be digitized. In place of the voltage generator, a pulse signal generator 21 which is a digital circuit is used. Therefore, analog circuits can be reduced. As a result, the development process is reduced, and development costs and development time are reduced. Furthermore, the circuit area can be reduced.

また，電圧生成部を利用する場合，液晶表示素子の輝度調整を行うため,最大電圧V3を可変抵抗により調整することがある。この調整は，外部の調整用回路により行うため,部品コストの増大となる。しかし，本実施の形態の液晶制御回路2によれば，最大電圧V3に対応する電圧をPWM信号SIG_3のデューティー比を変更することにより，すなわちPWM回路213のデューティー比レジスタの設定値を変更することにより，調整することができる。そのため，前記した外部の調整用回路が不要になり，部品コストの増大を抑制できる。   When the voltage generator is used, the maximum voltage V3 may be adjusted by a variable resistor in order to adjust the brightness of the liquid crystal display element. Since this adjustment is performed by an external adjustment circuit, the cost of parts increases. However, according to the liquid crystal control circuit 2 of the present embodiment, the voltage corresponding to the maximum voltage V3 is changed by changing the duty ratio of the PWM signal SIG_3, that is, the setting value of the duty ratio register of the PWM circuit 213 is changed. Can be adjusted. This eliminates the need for the external adjustment circuit described above, and can suppress an increase in component costs.

図13は，本実施の形態に関連する液晶制御回路1，デジタル論理回路を搭載する半導体チップの機能ブロック図である。   FIG. 13 is a functional block diagram of a semiconductor chip on which the liquid crystal control circuit 1 and the digital logic circuit related to the present embodiment are mounted.

液晶制御回路1を搭載する半導体チップCは，半導体チップC上に各種処理を実行するデジタル論理回路3を搭載することがある。デジタル論理回路3は，液晶制御回路1のコモン端子COMT_0〜COMT_3，セグメント端子SEGT_0〜SEGT_31をデジタル論理回路3の入出力端子として兼用することがある。   The semiconductor chip C on which the liquid crystal control circuit 1 is mounted may be mounted with a digital logic circuit 3 that executes various processes on the semiconductor chip C. The digital logic circuit 3 may also use the common terminals COMT_0 to COMT_3 and the segment terminals SEGT_0 to SEGT_31 of the liquid crystal control circuit 1 as input / output terminals of the digital logic circuit 3.

図13では，一例として，デジタル論理回路3が，液晶制御回路1のコモン端子COMT_0をデジタル論理回路3の入出力端子として兼用する場合を示している。   FIG. 13 shows a case where the digital logic circuit 3 also uses the common terminal COMT_0 of the liquid crystal control circuit 1 as an input / output terminal of the digital logic circuit 3 as an example.

アナログ信号であるコモン電極駆動信号COMVD_0が，デジタル論理回路3内に設けられた例えばインバータ回路，バッファ回路に入力されると，この回路に貫通電流が流れることがある。このように貫通電流が流れる理由は，この回路内に設けられたCMOSトランジスタの閾値電圧に対応する電圧レベルを有するコモン電極駆動信号COMVD_0がこの回路に入力されるからである。   When the common electrode drive signal COMVD_0 that is an analog signal is input to, for example, an inverter circuit or a buffer circuit provided in the digital logic circuit 3, a through current may flow through the circuit. The reason why the through current flows in this way is that the common electrode drive signal COMVD_0 having a voltage level corresponding to the threshold voltage of the CMOS transistor provided in this circuit is input to this circuit.

そこで，液晶制御回路1が，コモン電極駆動信号COMVD_0を出力する間，このコモン電極駆動信号COMVD_0がデジタル論理回路3に入力されないように遮断する遮断回路4を液晶制御回路1とデジタル論理回路3との間に設けている。   Therefore, while the liquid crystal control circuit 1 outputs the common electrode drive signal COMVD_0, the liquid crystal control circuit 1, the digital logic circuit 3, and the cutoff circuit 4 are cut off so that the common electrode drive signal COMVD_0 is not input to the digital logic circuit 3. Between.

なお，この遮断回路4は，ポート機能設定レジスタ5の設定値により動作する。例えば，液晶制御回路の動作実行を示す"1"がポート機能設定レジスタに設定されている場合，遮断回路4が動作して，アナログ信号であるコモン電極駆動信号COMVD_0がデジタル論理回路3に入力しないように遮断する。   The cutoff circuit 4 operates according to the set value of the port function setting register 5. For example, when "1" indicating the operation execution of the liquid crystal control circuit is set in the port function setting register, the shut-off circuit 4 operates and the common electrode drive signal COMVD_0 that is an analog signal is not input to the digital logic circuit 3. To cut off.

本実施の形態の液晶制御回路2は，デジタル信号であるコモン電極駆動信号，セグメント電極駆動信号を出力する。従って，本実施の形態の液晶制御回路2を搭載する半導体チップは，アナログ信号の入力に起因するデジタル論理回路3の貫通電流を阻止する遮断回路4を搭載する必要がなくなる。その結果，半導体チップの面積を削減することができ，さらに，半導体チップのコストをも削減することができる。   The liquid crystal control circuit 2 of the present embodiment outputs a common electrode drive signal and a segment electrode drive signal which are digital signals. Therefore, the semiconductor chip on which the liquid crystal control circuit 2 according to the present embodiment is mounted does not need to include the cutoff circuit 4 that blocks the through current of the digital logic circuit 3 due to the input of the analog signal. As a result, the area of the semiconductor chip can be reduced, and further, the cost of the semiconductor chip can be reduced.

図14は，本実施の形態の液晶制御回路2と，液晶表示素子を有する液晶表示部Dとを有する液晶表示装置を示した図である。図14に示すように,液晶表示装置DPは，コモン端子COMT_0〜COMT_3，セグメント端子SEG_0〜SEG_31とを介して接続した液晶制御回路2と液晶表示部Dとを有する。   FIG. 14 is a diagram showing a liquid crystal display device having the liquid crystal control circuit 2 of the present embodiment and a liquid crystal display unit D having a liquid crystal display element. As shown in FIG. 14, the liquid crystal display device DP includes a liquid crystal control circuit 2 and a liquid crystal display unit D connected via common terminals COMT_0 to COMT_3 and segment terminals SEG_0 to SEG_31.

このように，液晶制御回路2と液晶表示部Dとを接続することにより，液晶制御回路2は，液晶表示部Dの表示制御を実行できる。   In this way, by connecting the liquid crystal control circuit 2 and the liquid crystal display unit D, the liquid crystal control circuit 2 can execute display control of the liquid crystal display unit D.

以上の実施の形態をまとめると，次の付記のとおりである。   The above embodiment is summarized as follows.

（付記１）
映像フレームの表示周期を分周した第1の周期の開始タイミングを生成するタイミング制御部と，
前記第1の周期を分周した第2の周期において相互に異なるデューティー比を有し第1のレベル，第2のレベルに対応する複数のパルス信号を生成するパルス信号生成部と，
前記複数のパルス信号の何れかのパルス信号を選択し選択した第1のパルス信号を液晶表示素子のコモン電極に前記第1の周期の間出力する第1の出力部と，
前記複数のパルス信号の何れかのパルス信号を前記映像フレームの映像データに応じて選択し選択した第2のパルス信号を前記液晶表示素子のセグメント電極に前記第1の周期の間出力する第2の出力部とを有する液晶制御回路。 (Appendix 1)
A timing control unit for generating a start timing of a first period obtained by dividing a display period of a video frame;
A pulse signal generating unit that generates a plurality of pulse signals corresponding to the first level and the second level having different duty ratios in the second period obtained by dividing the first period;
A first output unit that selects and selects one of the plurality of pulse signals and outputs the selected first pulse signal to the common electrode of the liquid crystal display element during the first period;
A second pulse signal selected by selecting any one of the plurality of pulse signals according to the video data of the video frame and outputting the selected second pulse signal to the segment electrode of the liquid crystal display element during the first period. A liquid crystal control circuit.

（付記２）
付記1において，
前記パルス信号生成部は，前記第2の周期を設定する周期設定レジスタと，前記デューティー比を設定するデューティー比設定レジスタとを有し，前記周期設定レジスタの第1の設定値および前記デューティー比設定レジスタの第2の設定値を有するパルス信号を生成する複数のバルス幅変調回路を有し，
前記第1の設定値は外部から前記周期設定レジスタに設定可能であり，前記第2の設定値は外部から前記デューティー比設定レジスタに設定可能であって，
前記複数のバルス幅変調回路の前記周期設定レジスタ毎に前記第2の周期が設定され，前記複数のバルス幅変調回路の前記デューティー比設定レジスタ毎に相互に異なるデューティー比が設定される液晶制御回路。 (Appendix 2)
In Appendix 1,
The pulse signal generation unit includes a cycle setting register for setting the second cycle and a duty ratio setting register for setting the duty ratio. The first setting value and the duty ratio setting of the cycle setting register A plurality of pulse width modulation circuits for generating a pulse signal having a second setting value of the register;
The first setting value can be set in the cycle setting register from the outside, and the second setting value can be set in the duty ratio setting register from the outside,
A liquid crystal control circuit in which the second period is set for each of the period setting registers of the plurality of pulse width modulation circuits, and a different duty ratio is set for each of the duty ratio setting registers of the plurality of pulse width modulation circuits .

（付記３）
付記2において，
4つの前記バルス幅変調回路を有する液晶制御回路。 (Appendix 3)
In Appendix 2,
A liquid crystal control circuit having the four pulse width modulation circuits.

（付記４）
付記2の液晶制御回路と，
前記液晶表示素子を有する液晶表示部と，
を有する液晶表示装置。 (Appendix 4)
Liquid crystal control circuit of appendix 2,
A liquid crystal display unit having the liquid crystal display element;
A liquid crystal display device.

D…液晶表示部，LCD0〜LCD7…液晶表示素子，COM_0〜COM_3…コモン電極，SEG_0〜SEG_31…セグメント電極，1,2…液晶制御回路，11…電圧生成回路，12…プリスケーラ，13…タイミング制御部，14…コモン用スイッチ部，15…セグメント用スイッチ部，16…コモンドライバ，17…VRAM，18…セグメントドライバ，21…パルス信号生成部，210〜213，21x…PWM回路，211x…周期設定レジスタ，212x…デューティー比設定レジスタ，213x,214x…バッファ，215x…プリスケーラ，216x…ダウンカウンタ，217x…比較器，218x…出力レベル部，22…プリスケーラ，23…タイミング制御部，24…第1の出力部，241…コモンドライバ，242…コモン用スイッチ部，242_0〜242_3…セレクタ(SEL)，25…VRAM，26…第2の出力部，261…セグメントドライバ，262…セグメント用スイッチ部，262_0〜262_31…セレクタ(SEL)，C…半導体チップ，3…デジタル論理回路，4…遮断回路，5…ポート機能レジスタ，DP…液晶表示装置。 D ... Liquid crystal display, LCD0 to LCD7 ... Liquid crystal display element, COM_0 to COM_3 ... Common electrode, SEG_0 to SEG_31 ... Segment electrode, 1, 2 ... Liquid crystal control circuit, 11 ... Voltage generation circuit, 12 ... Prescaler, 13 ... Timing control 14 ... Common switch, 15 ... Segment switch, 16 ... Common driver, 17 ... VRAM, 18 ... Segment driver, 21 ... Pulse signal generator, 210 ~ 213, 21x ... PWM circuit, 211x ... Cycle setting Register, 212x ... Duty ratio setting register, 213x, 214x ... Buffer, 215x ... Prescaler, 216x ... Down counter, 217x ... Comparator, 218x ... Output level section, 22 ... Prescaler, 23 ... Timing control section, 24 ... First Output part, 241 ... Common driver, 242 ... Common switch part, 242_0 to 242_3 ... Selector (SEL), 25 ... VRAM, 26 ... Second output part, 261 ... Segment driver, 262 ... Segment switch part, 262_0 ~ 262_31 ... selector (SEL), C ... Semiconductor chip, 3 ... Digital logic circuit, 4 ... Cut-off circuit, 5 ... Port function register, DP ... Liquid crystal display device.

Claims (3)

映像フレームの表示周期を分周した第1の周期の開始タイミングを生成するタイミング制御部と，
前記第1の周期を分周した第2の周期において相互に異なるデューティー比を有し第1のレベル，第2のレベルに対応する複数のパルス信号を生成するパルス信号生成部と，
前記複数のパルス信号の何れかのパルス信号を選択し選択した第1のパルス信号を液晶表示素子のコモン電極に前記第1の周期の間出力する第1の出力部と，
前記複数のパルス信号の何れかのパルス信号を前記映像フレームの映像データに応じて選択し選択した第2のパルス信号を前記液晶表示素子のセグメント電極に前記第1の周期の間出力する第2の出力部とを有する液晶制御回路。 A timing control unit for generating a start timing of a first period obtained by dividing a display period of a video frame;
A pulse signal generating unit that generates a plurality of pulse signals corresponding to the first level and the second level having different duty ratios in the second period obtained by dividing the first period;
A first output unit that selects and selects one of the plurality of pulse signals and outputs the selected first pulse signal to the common electrode of the liquid crystal display element during the first period;
A second pulse signal selected by selecting any one of the plurality of pulse signals according to the video data of the video frame and outputting the selected second pulse signal to the segment electrode of the liquid crystal display element during the first period. A liquid crystal control circuit. 請求項1において，
前記パルス信号生成部は，前記第2の周期を設定する周期設定レジスタと，前記デューティー比を設定するデューティー比設定レジスタとを有し，前記周期設定レジスタの第1の設定値および前記デューティー比設定レジスタの第2の設定値を有するパルス信号を生成する複数のバルス幅変調回路を有し，
前記第1の設定値は外部から前記周期設定レジスタに設定可能であり，前記第2の設定値は外部から前記デューティー比設定レジスタに設定可能であって，
前記複数のバルス幅変調回路の前記周期設定レジスタ毎に前記第2の周期が設定され，前記複数のバルス幅変調回路の前記デューティー比設定レジスタ毎に相互に異なるデューティー比が設定される液晶制御回路。 In claim 1,
The pulse signal generation unit includes a cycle setting register for setting the second cycle and a duty ratio setting register for setting the duty ratio. The first setting value and the duty ratio setting of the cycle setting register A plurality of pulse width modulation circuits for generating a pulse signal having a second setting value of the register;
The first setting value can be set in the cycle setting register from the outside, and the second setting value can be set in the duty ratio setting register from the outside,
A liquid crystal control circuit in which the second period is set for each of the period setting registers of the plurality of pulse width modulation circuits, and a different duty ratio is set for each of the duty ratio setting registers of the plurality of pulse width modulation circuits . 請求項2の液晶制御回路と，
前記液晶表示素子を有する液晶表示部と，
を有する液晶表示装置。 A liquid crystal control circuit according to claim 2;
A liquid crystal display unit having the liquid crystal display element;
A liquid crystal display device.
JP2011197548A 2011-09-09 2011-09-09 Liquid crystal control circuit, and liquid crystal display device Withdrawn JP2013057905A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011197548A JP2013057905A (en) 2011-09-09 2011-09-09 Liquid crystal control circuit, and liquid crystal display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011197548A JP2013057905A (en) 2011-09-09 2011-09-09 Liquid crystal control circuit, and liquid crystal display device

Publications (1)

Publication Number Publication Date
JP2013057905A true JP2013057905A (en) 2013-03-28

Family

ID=48133816

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011197548A Withdrawn JP2013057905A (en) 2011-09-09 2011-09-09 Liquid crystal control circuit, and liquid crystal display device

Country Status (1)

Country Link
JP (1) JP2013057905A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019049670A1 (en) * 2017-09-05 2019-03-14 株式会社デンソー Liquid crystal panel driving circuit and liquid crystal display device
CN112185310A (en) * 2019-07-05 2021-01-05 精工爱普生株式会社 Display driver, electro-optical device, electronic apparatus, and moving object
JP2021056344A (en) * 2019-09-30 2021-04-08 セイコーエプソン株式会社 Driving circuit, display module, and movable body
US11094241B2 (en) 2019-07-05 2021-08-17 Seiko Epson Corporation Display driver, electro-optical device, electronic apparatus, and mobile body

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019049670A1 (en) * 2017-09-05 2019-03-14 株式会社デンソー Liquid crystal panel driving circuit and liquid crystal display device
JP2019045766A (en) * 2017-09-05 2019-03-22 株式会社デンソー Drive circuit of liquid crystal panel and liquid crystal display device
CN111052211A (en) * 2017-09-05 2020-04-21 株式会社电装 Drive circuit of liquid crystal panel and liquid crystal display device
CN111052211B (en) * 2017-09-05 2023-01-17 株式会社电装 Drive circuit of liquid crystal panel and liquid crystal display device
CN112185310A (en) * 2019-07-05 2021-01-05 精工爱普生株式会社 Display driver, electro-optical device, electronic apparatus, and moving object
US10991295B2 (en) 2019-07-05 2021-04-27 Seiko Epson Corporation Display driver, electro-optical device, electronic apparatus, and mobile body
US11094241B2 (en) 2019-07-05 2021-08-17 Seiko Epson Corporation Display driver, electro-optical device, electronic apparatus, and mobile body
CN112185310B (en) * 2019-07-05 2022-05-13 精工爱普生株式会社 Display driver, electro-optical device, electronic apparatus, and moving object
JP2021056344A (en) * 2019-09-30 2021-04-08 セイコーエプソン株式会社 Driving circuit, display module, and movable body
JP7354735B2 (en) 2019-09-30 2023-10-03 セイコーエプソン株式会社 Drive circuit, display module, and moving object

Similar Documents

Publication Publication Date Title
US9252752B2 (en) Clock generation circuit, processor system using same, and clock frequency control method
US7312782B2 (en) Liquid crystal display device
TWI588810B (en) Display driving method and mobile apparatus thereof
JP5336117B2 (en) Liquid crystal display
JP2004029540A (en) Display control driving device and display system
JPWO2006080219A1 (en) Backlight control device and display device
JP2013057905A (en) Liquid crystal control circuit, and liquid crystal display device
JP2016045458A (en) Driver of display device
CN104143321A (en) Display driver ic
JP2018004886A (en) Display control, touch control device, and display-touch detection panel unit
JP3846469B2 (en) Projection display device and liquid crystal panel
WO2019032899A1 (en) Clock synthesis circuitry and associated techniques for generating clock signals refreshing display screen content
US20150326211A1 (en) Variable delay circuit
JP2010160318A (en) Source driver circuit and drive method
JP5786669B2 (en) Liquid crystal display
JP3729600B2 (en) Delay control circuit
US8390556B2 (en) Level shifter for use in LCD display applications
US9621147B2 (en) Gate pulse modulation waveform-shaping circuit
JP5167373B2 (en) Display driving device, display module package, display panel module, and television set
JPH1195189A (en) Drive device for liquid crystal display element
US20160351113A1 (en) Gate driving circuit, gate driving method, and display apparatus
TW554326B (en) Liquid crystal display
JP2015191120A (en) display drive circuit
TWI708240B (en) Display device and operating method thereof
JP2005286667A (en) Oscillator and its oscillation frequency regulating method, electronic apparatus

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20141202