JP2013050841A - Memory voltage control device and memory voltage control method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a memory voltage control device and a memory voltage control method which can improve power saving control by controlling a memory with low voltage, and prevention of error occurrence.SOLUTION: Provided are a memory voltage control device 10 and a memory voltage control method. The memory voltage control device 10 comprises devices 13 and 14, and an electronic apparatus 11 for detecting an abnormality in the devices 13 and 14. The electronic apparatus 11 performs control to dynamically or statically increase driving voltage in the devices 13 and 14 on detecting an abnormality in the devices 13 and 14.

Description

本発明は、メモリに駆動電圧を供給するメモリ電圧制御装置およびメモリ電圧制御方法に関し、特にメモリのエラーを検出して電圧を制御するメモリ電圧制御装置およびメモリ電圧制御方法に関する。   The present invention relates to a memory voltage control device and a memory voltage control method for supplying a drive voltage to a memory, and more particularly to a memory voltage control device and a memory voltage control method for detecting a memory error and controlling a voltage.

従来より、外部負荷を駆動する入出力回路と、クロックに同期して動作するデジタル回路と、外部回路と通信を行う通信回路を備えるアナログ回路とを備えるメモリ電圧制御回路およびメモリ電圧制御方法が知られている（例えば、特許文献１参照）。
特許文献１は、入出力回路への供給電源電圧を予め定められる下限電圧までの範囲で変える電圧調整回路を備える。
特許文献１は、通信回路における通信状況を監視し、通信エラーが発生している場合には、電圧調整回路に、下限電圧までの範囲で入出力回路への供給電源電圧を段階的に低下させる電圧制御回路とを備える。
特許文献１は、電圧制御回路が、通信エラーが発生している場合に、電圧調整回路に入出力回路への供給電源電圧を低下させ、解消しない場合は、入出力回路の動作を保証できる予め定められる下限電圧までの範囲で動作を繰返す。 Conventionally, a memory voltage control circuit and a memory voltage control method that include an input / output circuit that drives an external load, a digital circuit that operates in synchronization with a clock, and an analog circuit that includes a communication circuit that communicates with the external circuit are known. (For example, refer to Patent Document 1).
Patent Document 1 includes a voltage adjustment circuit that changes a power supply voltage supplied to an input / output circuit within a range up to a predetermined lower limit voltage.
Patent Document 1 monitors the communication status in a communication circuit, and when a communication error occurs, causes the voltage adjustment circuit to gradually reduce the power supply voltage to the input / output circuit in a range up to the lower limit voltage. A voltage control circuit.
In Patent Document 1, when a communication error occurs, the voltage control circuit lowers the power supply voltage to the input / output circuit in the voltage adjustment circuit, and if it does not resolve, the operation of the input / output circuit can be guaranteed in advance. The operation is repeated within the range up to the specified lower limit voltage.

特開２０１１−１１４４８３号公報JP 2011-114483 A

近年、メモリは、Ｗｉｄｅ−ｒａｎｇｅメモリと呼ばれる従来の１．５Ｖより低い１．３５Ｖで駆動できるメモリが登場している。
このような背景を踏まえ、消費電力の低減を目的として、メモリの動作電圧の低電圧化が進んでいる。
しかし、低電圧で動作した場合と比べて、高電圧で動作する場合の方が、エラー率が改善するという経験則がある。
これは、低電圧動作には、ノイズ耐性が低下する特性があり、動作マージンが減少してしまったことが原因として推測され、その対策方法が検討されている。
特許文献１は、デジタルの入出力回路の動作を保証しつつ、入出力回路による内部発生ノイズの低減を図り、アナログの通信回路における通信エラーの発生を極力抑制できる。
しかし、特許文献１は、通信エラーが発生している場合に、電圧制御回路が下限電圧までの範囲で入出力回路への供給電源電圧を段階的に低下させるものの、改善の余地がある。 In recent years, a memory that can be driven at 1.35V, which is lower than the conventional 1.5V, called a wide-range memory has appeared.
Based on such a background, the operation voltage of the memory is being lowered for the purpose of reducing power consumption.
However, there is an empirical rule that the error rate is improved when operating at a high voltage compared to when operating at a low voltage.
This is presumed that the low voltage operation has a characteristic that the noise tolerance is lowered, and the operation margin is reduced, and a countermeasure method is being studied.
Japanese Patent Application Laid-Open No. 2004-228688 can reduce the internally generated noise due to the input / output circuit while guaranteeing the operation of the digital input / output circuit, and can suppress the occurrence of a communication error in the analog communication circuit as much as possible.
However, Patent Document 1 has room for improvement although the voltage control circuit gradually reduces the power supply voltage to the input / output circuit within the range up to the lower limit voltage when a communication error occurs.

本発明は、前述した課題を解決するためになされたものであり、その目的は、メモリを低電圧で制御して省電力制御を図ることおよびエラーの発生を防止することを改善できるメモリ電圧制御装置およびメモリ電圧制御方法を提供することにある。   The present invention has been made in order to solve the above-described problems, and an object of the present invention is to control memory voltage at a low voltage so as to improve power saving control and prevent occurrence of errors. An apparatus and a memory voltage control method are provided.

本発明に係るメモリ電圧制御装置は、デバイスと、前記デバイスの異常を検出する電気機器と、を備え、前記電気機器は、前記デバイスの異常を検出した時に、前記デバイスに対して動的または静的に駆動電圧を昇圧する制御を行う。   A memory voltage control apparatus according to the present invention includes a device and an electric device that detects an abnormality of the device, and the electric device dynamically or statically detects the device when an abnormality of the device is detected. The control for boosting the driving voltage is performed.

本発明に係るメモリ電圧制御装置は、前記デバイスを規定の電圧よりも低電圧で動作させる。   The memory voltage control apparatus according to the present invention operates the device at a voltage lower than a specified voltage.

本発明に係るメモリ電圧制御装置は、電圧制御信号を発生する電圧制御部と、前記電圧制御部から前記電圧制御信号を与えられるＤＣ／ＤＣコンバータと、前記ＤＣ／ＤＣコンバータから電圧が供給される複数のメモリと、前記メモリのエラーを検出するメモリエラー検出回路と、を備え、前記電圧制御部は、前記メモリの個別情報に応じて、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する駆動電圧を昇圧させ、前記メモリにエラーが発生していないことが検出された場合に、前記メモリに対する前記駆動電圧を降圧させる。   The memory voltage control apparatus according to the present invention includes a voltage control unit that generates a voltage control signal, a DC / DC converter that receives the voltage control signal from the voltage control unit, and a voltage that is supplied from the DC / DC converter. A plurality of memories and a memory error detection circuit for detecting an error in the memory, wherein the voltage control unit detects that an error has occurred in the memory according to individual information of the memory. The drive voltage for the memory is boosted, and when it is detected that no error has occurred in the memory, the drive voltage for the memory is lowered.

本発明に係るメモリ電圧制御装置は、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する前記駆動電圧を徐々に昇圧させる。   The memory voltage control device according to the present invention gradually increases the drive voltage for the memory when it is detected that an error has occurred in the memory.

本発明に係るメモリ電圧制御装置は、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する複数の駆動電圧を設定する。   The memory voltage control device according to the present invention sets a plurality of drive voltages for the memory when it is detected that an error has occurred in the memory.

本発明に係るメモリ電圧制御装置は、サーバ起動直後のメモリ駆動電圧設定を実施するＢＩＯＳを備える。   A memory voltage control device according to the present invention includes a BIOS that performs memory drive voltage setting immediately after server startup.

本発明に係るメモリ電圧制御方法は、メモリの個別情報を検出し、前記個別情報に応じて、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する駆動電圧を昇圧させ、前記メモリにエラーが発生していないことが検出された場合に、前記メモリに対する前記駆動電圧を降圧させる。   The memory voltage control method according to the present invention detects individual information of a memory, and when it is detected that an error has occurred in the memory according to the individual information, the drive voltage for the memory is boosted, When it is detected that no error has occurred in the memory, the drive voltage for the memory is lowered.

本発明に係るメモリ電圧制御装置およびメモリ電圧制御方法によれば、メモリを低電圧で制御して省電力制御を図ることおよびエラーの発生を防止することを改善できるという効果を奏する。   According to the memory voltage control device and the memory voltage control method of the present invention, it is possible to improve the power saving control by controlling the memory with a low voltage and the prevention of an error.

本発明に係る第１実施形態のメモリ電圧制御装置およびメモリ電圧制御方法におけるメモリ電圧制御装置の基本的ブロック構成図である。1 is a basic block configuration diagram of a memory voltage control device in a memory voltage control device and a memory voltage control method according to a first embodiment of the present invention. 本発明に係る第１実施形態のメモリ電圧制御装置の具体的ブロック構成図である。1 is a specific block configuration diagram of a memory voltage control device according to a first embodiment of the present invention. FIG. 本発明に係る第１実施形態のメモリ電圧制御方法のサーバの起動直後の制御動作を説明するフローチャートである。It is a flowchart explaining the control operation immediately after starting of the server of the memory voltage control method of 1st Embodiment which concerns on this invention. 本発明に係る第１実施形態のメモリ電圧制御方法のサーバの起動後の制御動作を説明するフローチャートである。It is a flowchart explaining the control operation after starting of the server of the memory voltage control method of 1st Embodiment which concerns on this invention. 本発明に係る第１実施形態のメモリ電圧制御方法において閾値電圧Ｖ１で駆動する場合の昇圧特性のタイミングチャートである。4 is a timing chart of boosting characteristics when driving with a threshold voltage V1 in the memory voltage control method according to the first embodiment of the present invention. 本発明に係る第１実施形態のメモリ電圧制御方法において閾値電圧Ｖ２で駆動する場合の昇圧特性のタイミングチャートである。4 is a timing chart of boosting characteristics when driving with a threshold voltage V2 in the memory voltage control method according to the first embodiment of the present invention. 本発明に係る第２実施形態のメモリ電圧制御装置およびメモリ電圧制御方法の昇圧特性のタイミングチャートである。It is a timing chart of the step-up characteristic of the memory voltage control device and memory voltage control method of the second embodiment according to the present invention. 本発明に係る第３実施形態のメモリ電圧制御装置およびメモリ電圧制御方法の昇圧特性のタイミングチャートである。It is a timing chart of the boosting characteristic of the memory voltage control device and memory voltage control method of the third embodiment according to the present invention. 本発明に係る第４実施形態のメモリ電圧制御装置およびメモリ電圧制御方法のブロック構成図である。It is a block block diagram of the memory voltage control apparatus and memory voltage control method of 4th Embodiment concerning this invention.

以下、本発明に係る複数の実施形態のメモリ電圧制御装置およびメモリ電圧制御方法について図面を参照して説明する。
（第１実施形態）
図１に示すように、本発明に係る第１実施形態のメモリ電圧制御装置１０は、電圧制御部１１と、ＤＣ／ＤＣコンバータ１２と、メモリ１３，１４（個数は任意）と、メモリエラー検出回路１５とから構成される。
なお、メモリ電圧制御装置１０は、ＣＰＵ、電源等の本発明と関連が無い部品については省略している。 Hereinafter, a plurality of memory voltage control devices and memory voltage control methods according to embodiments of the present invention will be described with reference to the drawings.
(First embodiment)
As shown in FIG. 1, the memory voltage control apparatus 10 according to the first embodiment of the present invention includes a voltage control unit 11, a DC / DC converter 12, memories 13, 14 (the number is arbitrary), and memory error detection. And circuit 15.
Note that the memory voltage control device 10 omits components that are not related to the present invention, such as a CPU and a power supply.

図２に示すように、電圧制御部１１は、ＢＭＣ（Ｂａｓｅ Ｍａｎａｇｅｍｅｎｔ Ｃｏｎｔｒｏｌｌｅｒ）１６と、Ｉ２Ｃレジスタ１７と、ＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）１８とから構成される。
電圧制御部１１は、ＢＭＣ１６の持つ電圧制御ソフト（Ｆｉｒｍ Ｗａｒｅ）ＦＷが、Ｉ２Ｃレジスタ１７とＣＰＬＤ１８を介して電圧制御を行う。
メモリ１３，１４は、ＤＤＲ３ ＳＤＲＡＭ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ３ Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の規格のメモリとしている。
メモリ１３，１４は、内部に、メモリ容量、駆動電圧、駆動クロック周波数、シリアル番号などの情報を格納したＳＰＤ（Ｓｅｒｉａｌ Ｐｒｅｓｅｎｃｅ Ｄｅｔｅｃｔ）１９，２０を持っている。 As shown in FIG. 2, the voltage control unit 11 includes a BMC (Base Management Controller) 16, an I2C register 17, and a CPLD (Complex Programmable Logic Device) 18.
In the voltage control unit 11, voltage control software (Firmware) FW of the BMC 16 performs voltage control via the I2C register 17 and the CPLD 18.
The memories 13 and 14 are DDR3 SDRAM (Double-Data-Rate3 Synchronous Dynamic Random Access Memory) standard memories.
The memories 13 and 14 have SPDs (Serial Presence Detect) 19 and 20 that store information such as memory capacity, drive voltage, drive clock frequency, and serial number.

次に、メモリ電圧制御装置１０が実行するメモリ電圧制御方法におけるメモリ駆動電圧設定の制御動作について説明する。
図３に示すように、サーバの起動時、ＢＭＣ１６の電圧制御ソフトＦＷは、メモリ１３，１４のＳＰＤ１９，２０からＳＰＤ情報を読み込む（ステップＳ１）。
次に、訂正不可／可能エラー発生フラグの更新を行う（ステップＳ２）。
続いて、訂正不可エラー発生フラグがＯＮになっているかどうかを参照する（ステップＳ３）。 Next, a memory drive voltage setting control operation in the memory voltage control method executed by the memory voltage control apparatus 10 will be described.
As shown in FIG. 3, when the server is started, the voltage control software FW of the BMC 16 reads SPD information from the SPDs 19 and 20 of the memories 13 and 14 (step S1).
Next, the uncorrectable / possible error occurrence flag is updated (step S2).
Subsequently, it is referred whether or not the uncorrectable error occurrence flag is ON (step S3).

訂正不可エラー発生フラグがＯＦＦの場合（メモリ訂正不可エラーによってサーバが再起動していない場合）、駆動電圧の情報から、メモリ１３，１４がＷｉｄｅ−ｒａｎｇｅメモリかそうでないかを判定する。
訂正不可エラー発生フラグがＯＦＦの場合は、メモリ駆動電圧を１．３５Ｖに設定する（ステップＳ４）。
これとは異なり、訂正不可エラー発生フラグがＯＮの場合は、メモリ駆動電圧を出来る限り低電圧の１．５Ｖに設定する（ステップＳ６）。 When the uncorrectable error occurrence flag is OFF (when the server is not restarted due to a memory uncorrectable error), it is determined from the drive voltage information whether the memories 13 and 14 are wide-range memories.
If the uncorrectable error occurrence flag is OFF, the memory drive voltage is set to 1.35 V (step S4).
On the other hand, if the uncorrectable error occurrence flag is ON, the memory drive voltage is set to the lowest possible voltage of 1.5V (step S6).

このとき、メモリ１３，１４がＷｉｄｅ−ｒａｎｇｅメモリである場合、ＢＭＣ１６の電圧制御ソフトＦＷは、Ｉ２Ｃレジスタ１７内に、メモリ電圧１．３５Ｖで駆動させるよう書き込む。
この情報は、ＣＰＬＤ１８を介してＤＣ／ＤＣコンバータ１２に制御信号として送られ、ＤＣ／ＤＣコンバータ１２は、Ｉ２Ｃレジスタ１７の情報通りに、１．３５Ｖの電圧をメモリ１３，１４に供給する。
なお、訂正不可エラー発生フラグの情報は、ＢＭＣ１６の電圧制御ソフトＦＷまたはＩ２Ｃレジスタ１７に格納しておく。 At this time, when the memories 13 and 14 are wide-range memories, the voltage control software FW of the BMC 16 writes in the I2C register 17 so as to be driven at a memory voltage of 1.35V.
This information is sent as a control signal to the DC / DC converter 12 via the CPLD 18, and the DC / DC converter 12 supplies a voltage of 1.35 V to the memories 13 and 14 according to the information in the I2C register 17.
The information about the uncorrectable error occurrence flag is stored in the voltage control software FW of the BMC 16 or the I2C register 17.

図４に示すように、サーバの起動後、メモリ１３またはメモリ１４で訂正可能エラーが発生した場合、ＢＭＣ１６の電圧制御ソフトＦＷは、メモリエラー検出回路１５を介してエラーを検出する（ステップＳ６→ステップＳ７）。
次に、訂正可能エラー発生フラグがＯＮになっているかどうかを判定する（Ｓ７）。
このフラグ情報は、訂正不可エラー発生フラグと同様に、ＢＭＣ１６の電圧制御ソフトＦＷまたはＩ２Ｃレジスタ１７に情報を格納しておく。 As shown in FIG. 4, when a correctable error occurs in the memory 13 or 14 after the server is started, the voltage control software FW of the BMC 16 detects the error via the memory error detection circuit 15 (step S6 → Step S7).
Next, it is determined whether or not the correctable error occurrence flag is ON (S7).
This flag information is stored in the voltage control software FW of the BMC 16 or the I2C register 17 in the same manner as the uncorrectable error occurrence flag.

訂正可能エラー発生フラグがＯＦＦ（低電圧駆動で訂正可能エラー発生が初めて発生した）の場合、ＢＭＣ１６の電圧制御ソフトＦＷがＩ２Ｃレジスタ１７に保存されているメモリ駆動電圧の情報を１．３５Ｖから１．５Ｖに書き換える（ステップＳ８）。
その結果、ＣＰＬＤ１８は、Ｉ２Ｃレジスタ１７の更新された情報を読み込み、ＤＣ／ＤＣコンバータ１２へ電圧制御信号を送り、ＤＣ／ＤＣコンバータ１２は、メモリ１３，１４の駆動電圧を１．３５Ｖから１．５Ｖへ昇圧させる。 When the correctable error occurrence flag is OFF (when a correctable error occurs for the first time at low voltage drive), the voltage control software FW of the BMC 16 changes the memory drive voltage information stored in the I2C register 17 from 1.35V to 1. Rewrite to 5V (step S8).
As a result, the CPLD 18 reads the updated information in the I2C register 17 and sends a voltage control signal to the DC / DC converter 12. The DC / DC converter 12 changes the drive voltage of the memories 13 and 14 from 1.35V to 1.. Boost to 5V.

この制御はサーバの電源が停止することなく動的に制御される。
また、駆動電圧昇圧前のエラー発生は障害とみなさず、ＢＭＣ１６はログ登録を行わない。
また、訂正可能エラー発生フラグをＯＮに変更し、昇圧・フラグ変更後は、訂正可能エラー発生フラグがＯＮになっているかどうかの判定に復帰する（ステップＳ６）。
このとき、昇圧しても、なおエラーが発生する場合（２回目の訂正可能エラーが発生した場合）、訂正可能エラー発生フラグがＯＮになっているために、ＢＭＣ１１は障害とみなしてログ登録を行う（ステップＳ６→ステップＳ７→ステップＳ１１）。 This control is dynamically controlled without stopping the power supply of the server.
Further, the occurrence of an error before the drive voltage is boosted is not regarded as a failure, and the BMC 16 does not perform log registration.
Further, the correctable error occurrence flag is changed to ON, and after the boosting / flag change, the process returns to the determination of whether or not the correctable error occurrence flag is ON (step S6).
At this time, if an error still occurs after boosting (when a second correctable error occurs), the correctable error occurrence flag is ON, so the BMC 11 regards it as a failure and registers the log. Perform (Step S6 → Step S7 → Step S11).

これとは異なり、メモリ１３またはメモリ１４で訂正不可エラーが発生した場合、ＢＭＣ１６は、メモリエラー検出回路１５を介してエラーを検出する。
そして、ＢＭＣ１６は、訂正不可エラー発生フラグをＯＮにしてサーバを再起動させる（ステップＳ６→ステップＳ９→ステップＳ１０）。
再起動直後、訂正不可エラー発生フラグがＯＮになっていることから、図３に示したステップＳ１→ステップＳ２→ステップＳ３→ステップＳ５と移行して、メモリ駆動電圧の昇圧を行う。
このとき、昇圧の方法は、メモリ訂正可能エラー発生の場合と同じであり、ＳＰＤ１９，２０の情報からメモリ駆動電圧を設定しない。
その後、ＢＭＣ１６は、障害とみなし、ログ登録を行う（ステップＳ１１）。 In contrast, when an uncorrectable error occurs in the memory 13 or the memory 14, the BMC 16 detects an error via the memory error detection circuit 15.
Then, the BMC 16 turns on the uncorrectable error occurrence flag and restarts the server (step S6 → step S9 → step S10).
Immediately after the restart, since the uncorrectable error occurrence flag is ON, the process proceeds from step S 1 → step S 2 → step S 3 → step S 5 shown in FIG. 3 to increase the memory drive voltage.
At this time, the method of boosting is the same as in the case of occurrence of a memory correctable error, and the memory drive voltage is not set from the information of SPDs 19 and 20.
Thereafter, the BMC 16 regards it as a failure and performs log registration (step S11).

次に、訂正不可エラー発生フラグと訂正可能エラー発生フラグとについて詳細に説明する。
訂正不可エラー発生フラグ・訂正可能エラー発生フラグのＯＮ・ＯＦＦ等の制御は、ＢＭＣ１６の電圧制御ソフトＦＷで行い、ソフトウェア実装し、電圧制御ソフトＦＷまたはＩ２Ｃレジスタ１７で情報保存する。
訂正不可エラー発生フラグ・訂正可能エラー発生フラグには、エラーが起きたメモリ１３またはメモリ１４の情報を値として格納している。
一つは、メモリ１３，１４のスロット位置（メモリエラー検出回路１５から情報取得する）、もう一つは、メモリ１３，１４のシリアル番号（ＳＰＤ１９，２０から読み込む）である。 Next, the uncorrectable error occurrence flag and the correctable error occurrence flag will be described in detail.
Control such as ON / OFF of the uncorrectable error occurrence flag and the correctable error occurrence flag is performed by the voltage control software FW of the BMC 16, installed in software, and information is stored by the voltage control software FW or the I2C register 17.
In the uncorrectable error occurrence flag / correctable error occurrence flag, information of the memory 13 or the memory 14 in which the error has occurred is stored as a value.
One is the slot position of the memories 13 and 14 (information is acquired from the memory error detection circuit 15), and the other is the serial number of the memories 13 and 14 (read from the SPDs 19 and 20).

図４に示したステップＳ８、ステップＳ１０のタイミングで、これらの２つの情報を取得・格納する。
訂正不可エラー発生フラグ・訂正可能エラー発生フラグにメモリ情報が１つ以上あれば、フラグＯＮとする。 These two pieces of information are acquired and stored at the timing of step S8 and step S10 shown in FIG.
If there is one or more memory information in the uncorrectable error occurrence flag / correctable error occurrence flag, the flag is turned ON.

図３に示したステップＳ２では、エラー発生したメモリ１３またはメモリ１４が交換されているかどうかをチェックする。
発生フラグに保存されたメモリスロット・シリアル番号と、直前処理のステップＳ１で読み込んだＳＰＤ情報とを照らし合わせる。
もし、同スロット搭載メモリのシリアル番号が一致しない場合、メモリ１３またはメモリ１４は交換されたと判断し、発生フラグに保存された該当メモリ情報を削除する。
その結果、エラー発生フラグの持つメモリ情報が全て削除された場合、フラグＯＦＦとする。 In step S2 shown in FIG. 3, it is checked whether the memory 13 or the memory 14 in which the error has occurred is replaced.
The memory slot serial number stored in the generation flag is compared with the SPD information read in step S1 of the immediately preceding process.
If the serial numbers of the memory mounted in the same slot do not match, it is determined that the memory 13 or the memory 14 has been replaced, and the corresponding memory information stored in the generation flag is deleted.
As a result, when all the memory information of the error occurrence flag is deleted, the flag is turned off.

次に、ノイズ耐性低下の推測について説明する。
図５に示すように、閾値電圧には、閾値電圧ＶＬと閾値電圧ＶＨとがあり、電圧が０Ｖ〜閾値電圧ＶＬの範囲であればＬｏｗ（ローレベル）と判断し、電圧が閾値電圧ＶＨ以上であればＨｉｇｈ（ハイレベル）と判断する。
ここで、閾値電圧ＶＬ〜閾値電圧ＶＨは、Ｌｏｗ（ローレベル）とＨｉｇｈ（ハイレベル）とのビット反転が起こる危険がある。
このとき、駆動電圧を、電圧Ｖ１＜電圧Ｖ２とした場合、電圧Ｖ２よりも低い電圧Ｖ１で駆動している。
そのため、時点ｔ１０から時点ｔ１１の間で発生したノイズが閾値電圧ＶＬ〜閾値電圧ＶＨの電圧範囲に入る。 Next, estimation of noise tolerance reduction will be described.
As shown in FIG. 5, the threshold voltage includes a threshold voltage VL and a threshold voltage VH. If the voltage is in the range of 0V to the threshold voltage VL, it is determined to be Low (low level), and the voltage is equal to or higher than the threshold voltage VH. If so, it is determined as High (high level).
Here, the threshold voltage VL to the threshold voltage VH have a risk of bit inversion between Low (low level) and High (high level).
At this time, when the driving voltage is set such that the voltage V1 <the voltage V2, the driving is performed with the voltage V1 lower than the voltage V2.
For this reason, noise generated between time t10 and time t11 falls within the voltage range of threshold voltage VL to threshold voltage VH.

図６に示すように、時点ｔ１２から時点ｔ１３の間に発生したノイズは、駆動電圧が電圧Ｖ２を超えたＨｉｇｈ（ハイレベル）の範囲に収まっている。
このように、同程度のノイズが発生しても、低い電圧Ｖ１で駆動している方が、マージンが小さくなり、ビット反転の危険があるということがわかる。 As shown in FIG. 6, the noise generated between time t12 and time t13 is within the High (high level) range in which the drive voltage exceeds voltage V2.
Thus, it can be seen that even when the same level of noise is generated, the margin is reduced and the bit inversion is in danger when driven by the low voltage V1.

以上、説明したように第１実施形態のメモリ電圧制御装置１０によれば、メモリ１３，１４のエラーが検出された場合に、メモリ１３，１４に対して動的または静的に駆動電圧を昇圧する制御を行う。
従って、メモリ電圧制御装置１０によれば、メモリ１３，１４のエラー率を改善できる。 As described above, according to the memory voltage control apparatus 10 of the first embodiment, when an error in the memories 13 and 14 is detected, the drive voltage is boosted dynamically or statically with respect to the memories 13 and 14. Control.
Therefore, according to the memory voltage control device 10, the error rate of the memories 13 and 14 can be improved.

メモリ電圧制御装置１０によれば、メモリ１３，１４のエラーが検出されない場合に、メモリ１３，１４を規定の電圧よりも低電圧で動作させる。
従って、メモリ電圧制御装置１０によれば、省電力化を図れる。 According to the memory voltage control device 10, when no error is detected in the memories 13 and 14, the memories 13 and 14 are operated at a voltage lower than a specified voltage.
Therefore, the memory voltage control device 10 can save power.

メモリ電圧制御装置１０によれば、電圧制御部１１が、メモリ１３，１４の個別情報に応じて、メモリ１３，１４にエラーが発生したことが検出された場合に、メモリ１３，１４に対する駆動電圧を昇圧させる。
また、メモリ電圧制御装置１０によれば、メモリ１３，１４にエラーが発生していないことが検出された場合に、メモリ１３，１４に対する駆動電圧を降圧させる。
従って、メモリ電圧制御装置１０によれば、メモリ１３，１４のエラー率を改善でき、省電力化を図れる。 According to the memory voltage control device 10, when the voltage control unit 11 detects that an error has occurred in the memories 13, 14 according to the individual information of the memories 13, 14, the drive voltage for the memories 13, 14 is Is boosted.
Further, according to the memory voltage control device 10, when it is detected that no error has occurred in the memories 13 and 14, the drive voltage for the memories 13 and 14 is lowered.
Therefore, according to the memory voltage control apparatus 10, the error rate of the memories 13 and 14 can be improved and power saving can be achieved.

メモリ電圧制御方法によれば、メモリ１３，１４の個別情報に応じて、メモリ１３，１４にエラーが発生したことが検出された場合に、メモリ１３，１４に対する駆動電圧を昇圧させる制御が行われる。
また、メモリ電圧制御方法によれば、メモリ１３，１４にエラーが発生していないことが検出された場合に、メモリ１３，１４に対する駆動電圧を降圧させる制御が行われる。
従って、メモリ電圧制御方法によれば、メモリ１３，１４のエラー率を改善でき、省電力化を図れる。 According to the memory voltage control method, when it is detected that an error has occurred in the memories 13 and 14 according to the individual information of the memories 13 and 14, the control for increasing the drive voltage for the memories 13 and 14 is performed. .
Further, according to the memory voltage control method, when it is detected that no error has occurred in the memories 13 and 14, control is performed to lower the drive voltage for the memories 13 and 14.
Therefore, according to the memory voltage control method, the error rate of the memories 13 and 14 can be improved and power saving can be achieved.

（第２実施形態）
次に、本発明に係る第２実施形態のメモリ電圧制御装置およびメモリ電圧制御方法について説明する。
なお、以下の各実施形態において、前述した第１実施形態と重複する構成要素や機能的に同様な構成要素については、図中に同一符号あるいは相当符号を付することによって説明を簡略化あるいは省略する。 (Second Embodiment)
Next, a memory voltage control device and a memory voltage control method according to the second embodiment of the present invention will be described.
In the following embodiments, components that are the same as those in the first embodiment described above or components that are functionally similar are denoted by the same or corresponding reference numerals in the drawings, and the description thereof is simplified or omitted. To do.

図７に示すように、本発明に係る第２実施形態のメモリ電圧制御装置３０は、時点ｔ１４においてエラー発生後、駆動電圧を電圧Ｖ１から電圧Ｖ２に急上昇させずに、時点ｔ１４から時点ｔ１５の間に、駆動電圧を電圧Ｖ１から電圧Ｖ２まで徐々に昇圧させる。   As shown in FIG. 7, the memory voltage control device 30 according to the second embodiment of the present invention does not rapidly increase the drive voltage from the voltage V1 to the voltage V2 after the error occurs at the time t14, but from the time t14 to the time t15. In the meantime, the drive voltage is gradually increased from the voltage V1 to the voltage V2.

第２実施形態のメモリ電圧制御装置３０およびメモリ電圧制御方法によれば、駆動電圧を電圧Ｖ１から電圧Ｖ２まで徐々に昇圧させることにより、ＢＭＣ１６の電圧制御ソフトＦＷにより、デバイスの保護を実現できる。   According to the memory voltage control device 30 and the memory voltage control method of the second embodiment, the device can be protected by the voltage control software FW of the BMC 16 by gradually increasing the drive voltage from the voltage V1 to the voltage V2.

（第３実施形態）
次に、本発明に係る第３実施形態のメモリ電圧制御装置およびメモリ電圧制御方法について説明する。
図８に示すように、本発明に係る第３実施形態のメモリ電圧制御装置４０は、エラーが発生した時点ｔ１６から時点ｔ１７を経由して時点ｔ１８までの間において複数の駆動電圧を設定している。
メモリ電圧制御装置４０は、例えば、時点ｔ１６におけるマージンなし（または規定の動作電圧以下）の駆動電圧Ｖ０、時点ｔ１７におけるマージン小の駆動電圧Ｖ１、時点ｔ１８におけるマージン大の駆動電圧Ｖ２に設定している。
そのため、メモリ電圧制御装置４０は、基本的に極限まで低電圧で駆動させ、問題があれば段階を踏んで昇圧させる。 (Third embodiment)
Next, a memory voltage control device and a memory voltage control method according to a third embodiment of the invention will be described.
As shown in FIG. 8, the memory voltage control device 40 according to the third embodiment of the present invention sets a plurality of drive voltages from time t16 when an error occurs to time t18 via time t17. Yes.
The memory voltage control device 40 sets, for example, a drive voltage V0 without a margin (or less than a specified operating voltage) at time t16, a drive voltage V1 with a small margin at time t17, and a drive voltage V2 with a large margin at time t18. Yes.
Therefore, the memory voltage control device 40 is basically driven at a low voltage to the limit, and if there is a problem, the memory voltage control device 40 increases the voltage step by step.

第３実施形態のメモリ電圧制御装置４０およびメモリ電圧制御方法によれば、極限まで低電圧で駆動させ、問題があれば段階を踏んで昇圧させる制御を実行することにより、省電力制御を実現できる。   According to the memory voltage control device 40 and the memory voltage control method of the third embodiment, it is possible to realize power saving control by performing control to drive at a low voltage to the limit and step up the voltage if there is a problem. .

（第４実施形態）
次に、本発明に係る第４実施形態のメモリ電圧制御装置およびメモリ電圧制御方法について説明する。
図９に示すように、本発明に係る第４実施形態のメモリ電圧制御装置５０は、サーバ起動直後のメモリ駆動電圧設定を、ＢＭＣ１６のＦＷ電圧制御で行わずに、ＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／ＯｕｔＰｕｔ Ｓｙａｔｅｍ）５１が実施する。
メモリ電圧制御装置５０は、図３と同様の制御動作を行う。
サーバ再起動により、ＢＩＯＳ５１も再起動してエラー発生履歴が保持できないため、ＢＩＯＳ５１は起動の度に、ＢＭＣ１６の電圧制御ソフトＦＷまたはＩ２Ｃレジスタ１７にアクセスして訂正不可エラー発生フラグを参照する必要がある。
そのため、ＢＩＯＳ５１が、ＢＭＣ１６の電圧制御ソフトＦＷ、Ｉ２Ｃレジスタ１７、ＳＰＤ１９，２０にアクセスする。 (Fourth embodiment)
Next, a memory voltage control device and a memory voltage control method according to a fourth embodiment of the invention will be described.
As shown in FIG. 9, the memory voltage control device 50 according to the fourth embodiment of the present invention does not perform the memory drive voltage setting immediately after the server is started by the FW voltage control of the BMC 16, but the BIOS (Basic Input / OutPut System). ) 51 is performed.
The memory voltage control device 50 performs the same control operation as in FIG.
Since the BIOS 51 is also restarted by restarting the server and the error occurrence history cannot be retained, the BIOS 51 needs to access the voltage control software FW or the I2C register 17 of the BMC 16 and refer to the uncorrectable error occurrence flag every time the server is started. is there.
Therefore, the BIOS 51 accesses the voltage control software FW, the I2C register 17, and the SPDs 19 and 20 of the BMC 16.

第４実施形態のメモリ電圧制御装置５０およびメモリ電圧制御方法によれば、ＢＩＯＳ５１を備えて、メモリを低電圧で制御して省電力制御を図ることおよびエラーの発生を防止することを改善できる。   According to the memory voltage control device 50 and the memory voltage control method of the fourth embodiment, the BIOS 51 can be provided to improve the power saving control by controlling the memory with a low voltage and to prevent the occurrence of errors.

なお、メモリに限らず、ＣＰＵなど他の部品に対しても同様な電圧制御を行うことにより、省電力制御を実現できる。   Note that power saving control can be realized by performing similar voltage control not only on the memory but also on other components such as a CPU.

なお、本発明のメモリ電圧制御装置およびメモリ電圧制御方法は、前述した各実施形態に限定されるものでなく、適宜な変形や改良等が可能である。   Note that the memory voltage control device and the memory voltage control method of the present invention are not limited to the above-described embodiments, and appropriate modifications and improvements can be made.

以上述べたように、本発明のメモリ電圧制御装置およびメモリ電圧制御方法によれば、メモリを低電圧で制御して省電力制御を図ることおよびエラーの発生を防止することを改善できるものである。
以上の結果として、情報機器においてメモリのエラーを防止して安全性の高い製品を提供でき、本発明の産業上の利用可能性は大といえる。 As described above, according to the memory voltage control device and the memory voltage control method of the present invention, it is possible to improve the power saving control by controlling the memory with a low voltage and prevent the occurrence of errors. .
As a result of the above, it is possible to provide a highly safe product by preventing memory errors in information equipment, and it can be said that the industrial applicability of the present invention is great.

１０ メモリ電圧制御装置
１１ 電圧制御部（電気機器）
１２ ＤＣ／ＤＣコンバータ
１３ メモリ（デバイス）
１４ メモリ（デバイス） 10 Memory Voltage Controller 11 Voltage Controller (Electrical Equipment)
12 DC / DC converter 13 Memory (device)
14 Memory (device)

Claims (7)

デバイスと、
前記デバイスの異常を検出する電気機器と、を備え、
前記電気機器は、前記デバイスの異常を検出した時に、前記デバイスに対して動的または静的に駆動電圧を昇圧する制御を行うメモリ電圧制御装置。 The device,
An electrical device for detecting an abnormality of the device,
A memory voltage control apparatus that controls the device to boost the drive voltage dynamically or statically when the electrical device detects an abnormality of the device. 請求項１に記載のメモリ電圧制御装置において、
前記デバイスを規定の電圧よりも低電圧で動作させるメモリ電圧制御装置。 The memory voltage control apparatus according to claim 1, wherein
A memory voltage control apparatus for operating the device at a voltage lower than a specified voltage. 電圧制御信号を発生する電圧制御部と、
前記電圧制御部から前記電圧制御信号を与えられるＤＣ／ＤＣコンバータと、
前記ＤＣ／ＤＣコンバータから電圧が供給される複数のメモリと、
前記メモリのエラーを検出するメモリエラー検出回路と、を備え、
前記電圧制御部は、前記メモリの個別情報に応じて、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する駆動電圧を昇圧させ、前記メモリにエラーが発生していないことが検出された場合に、前記メモリに対する前記駆動電圧を降圧させるメモリ電圧制御装置。 A voltage control unit for generating a voltage control signal;
A DC / DC converter provided with the voltage control signal from the voltage control unit;
A plurality of memories to which a voltage is supplied from the DC / DC converter;
A memory error detection circuit for detecting an error in the memory,
The voltage control unit boosts the drive voltage for the memory when it is detected that an error has occurred in the memory according to the individual information of the memory, and no error has occurred in the memory. A memory voltage control device for stepping down the drive voltage for the memory when detected. 請求項３に記載のメモリ電圧制御装置において、
前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する前記駆動電圧を徐々に昇圧させるメモリ電圧制御装置。 The memory voltage control apparatus according to claim 3.
A memory voltage control device that gradually increases the drive voltage for the memory when it is detected that an error has occurred in the memory. 請求項３に記載のメモリ電圧制御装置において、
前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する複数の駆動電圧を設定するメモリ電圧制御装置。 The memory voltage control apparatus according to claim 3.
A memory voltage control device that sets a plurality of drive voltages for the memory when it is detected that an error has occurred in the memory. 請求項３〜請求項５のうちのいずれか１項に記載のメモリ電圧制御装置において、
サーバ起動直後のメモリ駆動電圧設定を実施するＢＩＯＳを備えるメモリ電圧制御装置。 The memory voltage control device according to any one of claims 3 to 5,
A memory voltage control device including a BIOS for performing memory drive voltage setting immediately after server activation. メモリの個別情報を検出し、前記個別情報に応じて、前記メモリにエラーが発生したことが検出された場合に、前記メモリに対する駆動電圧を昇圧させ、前記メモリにエラーが発生していないことが検出された場合に、前記メモリに対する前記駆動電圧を降圧させるメモリ電圧制御方法。   When individual information of the memory is detected, and it is detected that an error has occurred in the memory according to the individual information, the drive voltage for the memory is boosted, and no error has occurred in the memory A memory voltage control method for decreasing the drive voltage for the memory when detected.
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