JP2013047699A - Method for manufacturing display panel - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To reduce the number of defective display panels caused by current leakage.SOLUTION: A display panel manufacturing method for manufacturing a display panel by using a plurality of layers formed on a main surface of a substrate includes: a step S (k, 1) for forming k-th structure layers about all k values satisfying 1≤k≤n-1 when respective layers remaining in a final product out of the plurality of layers are called as a first structure layer, a second structure layer, and a third structure layer to an n-th structure layer in order from the layer closest to the main surface; a step S (k, 3) for flattening the upper surface of the k-th structure layer by polishing after the step for forming the k-th structure layer and before forming the (k+1)-th structure layer; a step S (n, 1) for forming an n-th structure layer; and a step S (n, 3) for flattening the upper surface of the n-th structure layer by polishing.

Description

本発明は、表示パネルの製造方法に関するものである。ここでいう「表示パネル」とはたとえば液晶表示パネルである。   The present invention relates to a method for manufacturing a display panel. The “display panel” here is, for example, a liquid crystal display panel.

液晶表示パネルなどの表示パネルにおいては、基板上に複数の層が積層され、たいていの層は平面的パターンが異なっているので、いくつかの層を積層した上面には結果的に凹凸が生じる場合がある。さらに後続の処理を行なうためには凹凸があることは好ましくない。   In a display panel such as a liquid crystal display panel, a plurality of layers are laminated on a substrate, and most of the layers have different planar patterns. As a result, the top surface of several layers is uneven. There is. Furthermore, it is not preferable that there are irregularities for the subsequent processing.

表示パネルに関係する技術の一例が特開平６−８２８３２号公報（特許文献１）に示されている。特許文献１では、液晶表示パネルのＴＦＴ（Thin Film Transistor）基板における多層配線技術について記載されている。特許文献１では、特にゲートラインと信号ラインとの交差部において段差が生じることを防ぎ、基板表面の平坦化を図ることを目指している。   An example of a technique related to a display panel is disclosed in Japanese Patent Laid-Open No. 6-82832 (Patent Document 1). Patent Document 1 describes a multilayer wiring technique in a TFT (Thin Film Transistor) substrate of a liquid crystal display panel. In Patent Document 1, it is aimed to prevent the occurrence of a step at the intersection between the gate line and the signal line, and to flatten the substrate surface.

液晶表示パネルにおいては、上下の基板が液晶層を挟み込んで一定距離で対向する構造がとられる。特開平１０−１６１１３０号公報（特許文献２）では、液晶層に直接面する薄膜が平坦でない場合、上下基板間で短絡が発生しうると指摘し、このような短絡を防ぐために、一方の薄膜をパッシベーション膜で形成し、平坦化することが記載されている。特許文献２では、パッシベーション膜の平坦化のためには、ラビング装置を利用する方法と、フォトレジストを塗布して反応性イオンエッチング（ＲＩＥ）によってエッチバックする方法とが記載されている。   The liquid crystal display panel has a structure in which upper and lower substrates are opposed to each other with a certain distance with a liquid crystal layer interposed therebetween. Japanese Patent Laid-Open No. 10-161130 (Patent Document 2) points out that a short circuit may occur between the upper and lower substrates if the thin film directly facing the liquid crystal layer is not flat. Is formed with a passivation film and is flattened. Patent Document 2 describes a method of using a rubbing apparatus and a method of applying a photoresist and etching back by reactive ion etching (RIE) in order to planarize the passivation film.

特開２００３−１０７４４６号公報（特許文献３）では、液晶表示パネルにおける液晶分子のプレチルト角は配向膜の表面粗さに影響を受け、配向膜の表面粗さはその下側に形成されたカラーフィルタ層の凹凸に影響を受けるということが指摘されている。特許文献３では、配向膜の表面粗さを小さくするために、カラーフィルタ層形成後にカラーフィルタ層の表面を研磨しておくことが提案されている。   In Japanese Patent Laid-Open No. 2003-107446 (Patent Document 3), the pretilt angle of liquid crystal molecules in a liquid crystal display panel is affected by the surface roughness of the alignment film, and the surface roughness of the alignment film is a color formed on the lower side. It has been pointed out that it is affected by the unevenness of the filter layer. Patent Document 3 proposes that the surface of the color filter layer is polished after forming the color filter layer in order to reduce the surface roughness of the alignment film.

特開平６−８２８３２号公報JP-A-6-82832 特開平１０−１６１１３０号公報JP-A-10-161130 特開２００３−１０７４４６号公報JP 2003-107446 A

表示パネルにおいて、多層構造の内部に導電性の異物が混入している場合、上下に離隔した複数の導電層の間でこの異物を通じて電流リークを生じる場合がある。たとえば液晶表示パネルの製造現場においては、電流リークを生じた不良品に対しては、いわゆる「パネル修正」の作業を行なうこととなっていた。大量生産品のうちの一部の数量の製品に対してこのようなパネル修正の作業を行なわなければならないということは、液晶表示パネルの製造コストの増大を招いていた。   In the display panel, when a conductive foreign matter is mixed in the multilayer structure, current leakage may occur through the foreign matter between a plurality of conductive layers separated from each other in the vertical direction. For example, at a manufacturing site of a liquid crystal display panel, a so-called “panel correction” operation is performed for a defective product that causes current leakage. The fact that such a panel correction operation has to be performed on a part of the mass-produced products has led to an increase in the manufacturing cost of the liquid crystal display panel.

そこで、本発明は、電流リークによる不良品を低減することができるような表示パネルの製造方法を提供することを目的とする。   Therefore, an object of the present invention is to provide a method for manufacturing a display panel that can reduce defective products due to current leakage.

上記目的を達成するため、本発明に基づく表示パネルの製造方法は、基板の主表面上に複数の層を形成したものを用いて表示パネルを製造する方法であって、上記複数の層のうち最終製品に残存する各層を上記主表面に近いものから順に第１構造層、第２構造層、第３構造層、…、第ｎ構造層と呼ぶこととしたときに、１≦ｋ≦ｎ−１を満たす全てのｋに関して、第ｋ構造層を成膜する工程と、上記第ｋ構造層を成膜する工程より後で第ｋ＋１構造層を成膜する工程より前に、上記第ｋ構造層の上面を研磨することによって平坦化する工程とを、それぞれ含み、さらに、第ｎ構造層を成膜する工程と、上記第ｎ構造層の上面を研磨することによって平坦化する工程とを含む。   In order to achieve the above object, a display panel manufacturing method according to the present invention is a method for manufacturing a display panel using a plurality of layers formed on a main surface of a substrate. When each layer remaining in the final product is referred to as a first structure layer, a second structure layer, a third structure layer,..., An nth structure layer in order from the closest to the main surface, 1 ≦ k ≦ n− With respect to all k satisfying 1, the k-th structure layer is formed before the step of forming the k-th structure layer and the step of forming the k + 1-th structure layer after the step of forming the k-th structure layer. And planarizing the upper surface of each of the n-type structure layers, and further comprising a step of forming an n-th structure layer and a step of planarizing the upper surface of the n-th structure layer.

本発明によれば、各層を成膜する度に、次の層を成膜するより前に当該層の上面を研磨して平坦化する工程を含んでいるので、次の層を正確に形成することができる。成膜直後に当該層の上側にたとえ異物が載っていたとしても、次の層を形成する前に確実に行なわれる研磨の過程で異物が除去されるので、電流リークによる不良品の割合を著しく低減することができる。   According to the present invention, since each step of forming each layer includes a step of polishing and flattening the upper surface of the layer before forming the next layer, the next layer is formed accurately. be able to. Even if foreign matter is placed on the upper side of the layer immediately after the film formation, the foreign matter is removed in the polishing process that is surely performed before the next layer is formed. Can be reduced.

本発明に基づく実施の形態１における表示パネルの製造方法のフローチャートである。It is a flowchart of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第１の工程の説明図である。It is explanatory drawing of the 1st process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第２の工程の説明図である。It is explanatory drawing of the 2nd process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第３の工程の説明図である。It is explanatory drawing of the 3rd process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第４の工程の説明図である。It is explanatory drawing of the 4th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第５の工程の説明図である。It is explanatory drawing of the 5th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第６の工程の説明図である。It is explanatory drawing of the 6th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第７の工程の説明図である。It is explanatory drawing of the 7th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第８の工程の説明図である。It is explanatory drawing of the 8th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第９の工程の説明図である。It is explanatory drawing of the 9th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第１０の工程の説明図である。It is explanatory drawing of the 10th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第１１の工程の説明図である。It is explanatory drawing of the 11th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第１２の工程の説明図である。It is explanatory drawing of the 12th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第１３の工程の説明図である。It is explanatory drawing of the 13th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第１４の工程の説明図である。It is explanatory drawing of the 14th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第１５の工程の説明図である。It is explanatory drawing of the 15th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第１６の工程の説明図である。It is explanatory drawing of the 16th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第１７の工程の説明図である。It is explanatory drawing of the 17th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第１８の工程の説明図である。It is explanatory drawing of the 18th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第１９の工程の説明図である。It is explanatory drawing of the 19th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第２０の工程の説明図である。It is explanatory drawing of the 20th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第２１の工程の説明図である。It is explanatory drawing of the 21st process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第２２の工程の説明図である。It is explanatory drawing of the 22nd process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第２３の工程の説明図である。It is explanatory drawing of the 23rd process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第２４の工程の説明図である。It is explanatory drawing of the 24th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第２５の工程の説明図である。It is explanatory drawing of the 25th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第２６の工程の説明図である。It is explanatory drawing of the 26th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の第２７の工程の説明図である。It is explanatory drawing of the 27th process of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の好ましい例のフローチャートである。It is a flowchart of the preferable example of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法のさらに好ましい例のフローチャートである。It is a flowchart of the further more preferable example of the manufacturing method of the display panel in Embodiment 1 based on this invention. 本発明に基づく実施の形態１における表示パネルの製造方法の他の好ましい例のフローチャートである。It is a flowchart of the other preferable example of the manufacturing method of the display panel in Embodiment 1 based on this invention.

液晶表示パネルを製造する際には、基板上に多層構造を形成するために下側の層から順に形成される。従来、多層構造に含まれる一部の層に関しては形成直後に平坦化のための研磨工程が行なわれていたが、製造コストを抑えるために、研磨工程が行なわれるのはごく一部の層に限られており、多くの層は、形成した後に何ら平坦化処理が行なわれておらず、そのまま次の層の形成工程が行なわれていた。このことに発明者は着目し、本発明をなすに至った。   When a liquid crystal display panel is manufactured, it is formed in order from the lower layer in order to form a multilayer structure on the substrate. Conventionally, with respect to some layers included in the multilayer structure, a polishing step for flattening has been performed immediately after formation, but in order to reduce manufacturing costs, only a few layers are subjected to the polishing step. Many of the layers are not flattened after being formed, and the next layer forming process is performed as it is. The inventor paid attention to this and came to make the present invention.

（実施の形態１）
（構成）
図１〜図２８を参照して、本発明に基づく実施の形態１における表示パネルの製造方法について説明する。本実施の形態における表示パネルの製造方法のフローチャートを図１に示す。この表示パネルの製造方法は、基板の主表面上に複数の層を形成したものを用いて表示パネルを製造する方法であって、前記複数の層のうち最終製品に残存する各層を前記主表面に近いものから順に第１構造層、第２構造層、第３構造層、…、第ｎ構造層と呼ぶこととしたときに、１≦ｋ≦ｎ−１を満たす全てのｋに関して、第ｋ構造層を成膜する工程Ｓ（ｋ，１）と、前記第ｋ構造層を成膜する工程より後で第ｋ＋１構造層を成膜する工程より前に、前記第ｋ構造層の上面を研磨することによって平坦化する工程Ｓ（ｋ，３）とを、それぞれ含み、さらに、第ｎ構造層を成膜する工程Ｓ（ｎ，１）と、前記第ｎ構造層の上面を研磨することによって平坦化する工程Ｓ（ｎ，３）とを含む。 (Embodiment 1)
(Constitution)
With reference to FIGS. 1 to 28, a method of manufacturing a display panel according to the first embodiment of the present invention will be described. FIG. 1 shows a flowchart of a method for manufacturing a display panel in the present embodiment. The display panel manufacturing method is a method of manufacturing a display panel using a substrate in which a plurality of layers are formed on a main surface of the substrate, wherein each of the plurality of layers remaining in a final product is transferred to the main surface. , The first structure layer, the second structure layer, the third structure layer,..., The nth structure layer in order from the closest to the kth, for all k satisfying 1 ≦ k ≦ n−1. The upper surface of the kth structure layer is polished before the step S (k, 1) for forming the structural layer and the step of forming the (k + 1) th structural layer after the step of forming the kth structural layer. A step S (k, 3) for flattening, and further, a step S (n, 1) for forming an nth structure layer and polishing an upper surface of the nth structure layer And flattening step S (n, 3).

ここでいう「最終製品に残存する各層」とは、表示パネルとして完成した段階においても何らかの形で残っている層を意味する。「最終製品に残存する各層」には、たとえばレジスト層などのように、製造工程の途中で一時的に形成され、その後完全に除去される類の層は含まれない。第ｉ構造層（１≦ｉ≦ｎ）に該当する各層はパターニング後に小さな領域にしか残存しないものであってもよい。最終製品にたとえ一部分でも残存させる予定のものは、第ｉ構造層に該当する。   As used herein, “each layer remaining in the final product” means a layer that remains in some form even when the display panel is completed. “Each layer remaining in the final product” does not include a layer that is temporarily formed during the manufacturing process and then completely removed, such as a resist layer. Each layer corresponding to the i-th structure layer (1 ≦ i ≦ n) may remain only in a small region after patterning. Even a part of the final product is left in the i-th structure layer.

本実施の形態における表示パネルの製造方法の具体例を以下に示す。本発明を適用する上では、表示パネルの種類は液晶表示パネルに限られないが、ここで示す具体例は、液晶表示パネルに関するものである。   A specific example of a method for manufacturing a display panel in this embodiment will be described below. In applying the present invention, the type of the display panel is not limited to the liquid crystal display panel, but the specific example shown here relates to the liquid crystal display panel.

図２に示すように、ガラス基板１を用意する。ガラス基板１は第１構造層に該当する。図３に示すように、ガラス基板１の上面にフォトレジスト膜２を形成し、フォトリソグラフィによって、フォトレジスト膜２をパターニングする。その結果、ゲート配線が形成される予定の領域６１以外は、フォトレジスト膜２によってマスクされた状態となる。フォトレジスト膜２はのちに除去される予定のものであるので、第２構造層には該当しない。プラズマエッチングにより、ガラス基板１の表面を改質化し、エッチングする。フッ酸により、フォトレジスト膜２を剥離し、ガラス基板１を本エッチングする。その結果、図４に示すように、ガラス基板１のうち改質された領域の表層部が除去され、ゲート配線が配置されるべき凹部６２が形成される。メッキ法またはスパッタ法により、ゲート配線の材料であるＣｕおよびバリアメタルを成膜する。バリアメタルとはＣｕＯである。その結果、図５に示す構造となる。図５では、ガラス基板１の上面において凹部６２を含めた全域に金属層３が形成されている。金属層３は、ＣｕとＣｕＯとの２層構造である。金属層３は第２構造層に該当する。金属層３の上面を研磨して余分な金属層３を除去する。その結果、凹部６２内のみに金属層が残る状態となる。これにより、図６に示すように、凹部６２内にゲート配線３ａが形成される。この研磨によりゲート配線３ａおよびガラス基板１の上面は平坦化される。ゲート配線３ａおよびガラス基板１の上側にたとえ異物があったとしても、この研磨により除去される。   As shown in FIG. 2, a glass substrate 1 is prepared. The glass substrate 1 corresponds to the first structural layer. As shown in FIG. 3, a photoresist film 2 is formed on the upper surface of the glass substrate 1, and the photoresist film 2 is patterned by photolithography. As a result, regions other than the region 61 where the gate wiring is to be formed are masked by the photoresist film 2. Since the photoresist film 2 is to be removed later, it does not correspond to the second structure layer. The surface of the glass substrate 1 is modified and etched by plasma etching. The photoresist film 2 is peeled off with hydrofluoric acid, and the glass substrate 1 is subjected to main etching. As a result, as shown in FIG. 4, the surface layer portion of the modified region of the glass substrate 1 is removed, and a recess 62 in which the gate wiring is to be disposed is formed. Cu and barrier metal, which are materials for the gate wiring, are formed by plating or sputtering. The barrier metal is CuO. As a result, the structure shown in FIG. 5 is obtained. In FIG. 5, the metal layer 3 is formed on the entire upper surface of the glass substrate 1 including the recess 62. The metal layer 3 has a two-layer structure of Cu and CuO. The metal layer 3 corresponds to the second structure layer. The upper surface of the metal layer 3 is polished to remove the excess metal layer 3. As a result, the metal layer remains only in the recess 62. Thereby, as shown in FIG. 6, the gate wiring 3 a is formed in the recess 62. By this polishing, the upper surfaces of the gate wiring 3a and the glass substrate 1 are flattened. Even if there is a foreign substance on the upper side of the gate wiring 3a and the glass substrate 1, it is removed by this polishing.

図７に示すように、ゲート絶縁膜４を成膜する。ゲート絶縁膜４は、「ＧＩ層」とも呼ばれる。ゲート絶縁膜４は第３構造層に該当する。図８に示すように、ゲート絶縁膜４の上面を研磨し、平坦化する。   As shown in FIG. 7, a gate insulating film 4 is formed. The gate insulating film 4 is also referred to as a “GI layer”. The gate insulating film 4 corresponds to the third structure layer. As shown in FIG. 8, the upper surface of the gate insulating film 4 is polished and planarized.

なお、図７においては、研磨前であることを明確にするためにゲート絶縁膜４の上面の凹凸を誇張して表示した。以下の各図においても、のちに研磨される予定の層の研磨前の状態を示す際には、上面の凹凸を誇張して表示する場合がある。   In FIG. 7, the top surface of the gate insulating film 4 is exaggerated in order to clarify that it is before polishing. In each of the following drawings, when showing a state before polishing of a layer to be polished later, the upper and lower surfaces may be exaggerated.

図９に示すように、半導体層５を成膜する。半導体層５は、「ｉ層」とも呼ばれる。半導体層５は第４構造層に該当する。図１０に示すように、半導体膜５の上面を研磨し、平坦化する。   As shown in FIG. 9, the semiconductor layer 5 is formed. The semiconductor layer 5 is also referred to as an “i layer”. The semiconductor layer 5 corresponds to a fourth structure layer. As shown in FIG. 10, the upper surface of the semiconductor film 5 is polished and planarized.

図１１に示すように、半導体層６を成膜する。半導体層６は、「Ｎ＋層」とも呼ばれる。半導体層６は第５構造層に該当する。図１２に示すように、半導体膜６の上面を研磨し、平坦化する。   As shown in FIG. 11, the semiconductor layer 6 is formed. The semiconductor layer 6 is also referred to as an “N + layer”. The semiconductor layer 6 corresponds to the fifth structure layer. As shown in FIG. 12, the upper surface of the semiconductor film 6 is polished and planarized.

次に、半導体層５，６をまとめてパターニングする。すなわち、図１３に示すように、半導体膜６の一部の領域を覆うようにマスク７を形成する。このマスク７を利用してゲート絶縁膜４が露出する深さまで半導体層５，６をエッチングする。洗浄し、マスク７を除去する。こうして、図１４に示す構造を得る。   Next, the semiconductor layers 5 and 6 are patterned together. That is, as shown in FIG. 13, a mask 7 is formed so as to cover a partial region of the semiconductor film 6. Using this mask 7, the semiconductor layers 5 and 6 are etched to a depth at which the gate insulating film 4 is exposed. Wash and remove the mask 7. In this way, the structure shown in FIG. 14 is obtained.

図１４に示した構造の上面に、メッキ法またはスパッタ法により、ソース／ドレイン配線の材料であるＣｕおよびバリアメタルの２層構造を成膜する。その結果、図１５に示す構造となる。図１５では、全域に金属層８が形成されている。金属層８は、Ｃｕとバリアメタルとの２層構造である。金属層８は第６構造層に該当する。図１６に示すように、金属層８の上面を研磨し、平坦化する。金属層８の上側にたとえ異物があったとしても、この研磨により除去される。   On the top surface of the structure shown in FIG. 14, a two-layer structure of Cu and barrier metal, which are materials of source / drain wiring, is formed by plating or sputtering. As a result, the structure shown in FIG. 15 is obtained. In FIG. 15, the metal layer 8 is formed in the whole area. The metal layer 8 has a two-layer structure of Cu and barrier metal. The metal layer 8 corresponds to the sixth structure layer. As shown in FIG. 16, the upper surface of the metal layer 8 is polished and planarized. Even if there is a foreign substance on the upper side of the metal layer 8, it is removed by this polishing.

次に金属層８をパターニングする。すなわち、半導体膜５と層間絶縁膜とが接する予定の領域以外をマスクし、半導体膜５が露出するまでエッチングする。洗浄してマスク（図示せず）を除去する。その結果、図１７に示すように、半導体膜６を貫通して凹部６３が形成される。   Next, the metal layer 8 is patterned. That is, the region other than the region where the semiconductor film 5 and the interlayer insulating film are in contact with each other is masked, and etching is performed until the semiconductor film 5 is exposed. The mask (not shown) is removed by cleaning. As a result, as shown in FIG. 17, a recess 63 is formed through the semiconductor film 6.

図１７に示した構造の上面に第１の層間絶縁膜の材料を塗布し、硬化させる。こうして、図１８に示すように層間絶縁膜９が形成される。ここでいう層間絶縁膜９は、「ＰＡＳ膜」とも呼ばれる。層間絶縁膜９は第７構造層に該当する。図１９に示すように、層間絶縁膜９の上面を研磨し、平坦化する。層間絶縁膜９の上側にたとえ異物があったとしても、この研磨により除去される。   A material for the first interlayer insulating film is applied to the upper surface of the structure shown in FIG. 17 and cured. Thus, an interlayer insulating film 9 is formed as shown in FIG. The interlayer insulating film 9 here is also called a “PAS film”. The interlayer insulating film 9 corresponds to the seventh structure layer. As shown in FIG. 19, the upper surface of the interlayer insulating film 9 is polished and flattened. Even if there is a foreign substance on the upper side of the interlayer insulating film 9, it is removed by this polishing.

層間絶縁膜９に凹部を形成する予定の領域以外を覆うようにマスク（図示せず）を形成する。このマスクを利用してエッチングすることにより層間絶縁膜９を除去し、図２０に示すように凹部６４を形成することにより層間絶縁膜９の厚みを均一化する。洗浄してマスクを除去する。   A mask (not shown) is formed so as to cover the interlayer insulating film 9 except for the region where the recess is to be formed. The interlayer insulating film 9 is removed by etching using this mask, and the thickness of the interlayer insulating film 9 is made uniform by forming the recess 64 as shown in FIG. Clean and remove the mask.

第２の層間絶縁膜の材料を塗布し、硬化させる。こうして、図２１に示すように層間絶縁膜１０が形成される。ここでいう層間絶縁膜１０は、「ＪＡＳ膜」とも呼ばれる。層間絶縁膜１０は第８構造層に該当する。図２２に示すように、層間絶縁膜１０の上面を研磨し、平坦化する。層間絶縁膜１０の上側にたとえ異物があったとしても、この研磨により除去される。   The material for the second interlayer insulating film is applied and cured. Thus, the interlayer insulating film 10 is formed as shown in FIG. The interlayer insulating film 10 here is also called a “JAS film”. The interlayer insulating film 10 corresponds to the eighth structure layer. As shown in FIG. 22, the upper surface of the interlayer insulation film 10 is grind | polished and planarized. Even if there is a foreign substance on the upper side of the interlayer insulating film 10, it is removed by this polishing.

図２３に示すように、スパッタ法により層間絶縁膜１０の上面の全域にＩＴＯ膜１１を形成する。ＩＴＯ膜１１は第９構造層に該当する。次にＩＴＯ膜１１をパターニングする。そのためにはまず図２４に示すように、ＩＴＯ膜１１を残すべき領域を覆うようにマスク１２を形成する。マスク１２を利用して、ＩＴＯ膜１１をエッチングする。洗浄し、マスク１２を除去することによって、図２５に示す構造を得る。このようにしてＩＴＯ膜１１のパターニングが完了する。   As shown in FIG. 23, an ITO film 11 is formed over the entire upper surface of the interlayer insulating film 10 by sputtering. The ITO film 11 corresponds to the ninth structure layer. Next, the ITO film 11 is patterned. For this purpose, first, as shown in FIG. 24, a mask 12 is formed so as to cover a region where the ITO film 11 should be left. The ITO film 11 is etched using the mask 12. The structure shown in FIG. 25 is obtained by cleaning and removing the mask 12. In this way, the patterning of the ITO film 11 is completed.

次に図２６に示すように、ＩＴＯ膜１１の上面を研磨し、平坦化する。ＩＴＯ膜１１の上側にたとえ異物があったとしても、この研磨により除去される。   Next, as shown in FIG. 26, the upper surface of the ITO film 11 is polished and flattened. Even if there is a foreign substance on the upper side of the ITO film 11, it is removed by this polishing.

配向膜の材料を塗布し、硬化させる。こうして、図２７に示すように配向膜１３が形成される。配向膜１３の材料はポリイミドであってよい。配向膜１３は「ＰＩ膜」とも呼ばれる。配向膜１３は第１０構造層に該当する。図２８に示すように、配向膜１３の上面を研磨し、平坦化する。配向膜１３の上側にたとえ異物があったとしても、この研磨により除去される。   The material for the alignment film is applied and cured. Thus, the alignment film 13 is formed as shown in FIG. The material of the alignment film 13 may be polyimide. The alignment film 13 is also called a “PI film”. The alignment film 13 corresponds to the tenth structure layer. As shown in FIG. 28, the upper surface of the alignment film 13 is polished and flattened. Even if there is a foreign substance on the upper side of the alignment film 13, it is removed by this polishing.

さらに必要な工程を経ることによって、最終製品としての表示装置が得られる。
（作用・効果）
本実施の形態では、最終製品に残存する層として第１構造層から第１０構造層までを形成したが、いずれも成膜する工程の後に研磨により平坦化する工程を行なった。 Furthermore, a display device as a final product can be obtained through necessary steps.
(Action / Effect)
In the present embodiment, the first structural layer to the tenth structural layer are formed as the layers remaining in the final product, but in each case, the step of flattening by polishing was performed after the step of forming the film.

本実施の形態では、最終製品に残存する各層に関して、各層を成膜する度に、次の層を成膜するより前に当該層の上面を研磨して平坦化する工程を含んでいるので、各層が平坦になった状態で次の層が形成される。したがって、次の層は正確に形成することができる。また、成膜直後の各層の上側にたとえ異物が載っていたとしても、次の層を形成する前に確実に研磨が行なわれ、この研磨の過程で異物が除去されるので、異物を混入させたまま次の層が成膜される確率をきわめて低くすることができる。したがって、電流リークによる不良品の割合を著しく低減することができる。   In the present embodiment, each layer remaining in the final product includes a step of polishing and flattening the upper surface of each layer before forming the next layer each time each layer is formed. The next layer is formed with each layer flattened. Therefore, the next layer can be formed accurately. Even if foreign matter is placed on the upper side of each layer immediately after the film formation, polishing is surely performed before the next layer is formed, and the foreign matter is removed during the polishing process. The probability that the next layer will be formed can be made extremely low. Therefore, the ratio of defective products due to current leakage can be significantly reduced.

なお、図２９にフローチャートで示すように、本実施の形態における表示パネルの製造方法は、１≦ａ≦ｎ−１を満たすいずれかのａに関して、第ａ構造層の上面を平坦化する工程Ｓ（ａ，３）の後で第ａ＋１構造層を成膜する工程Ｓ（ａ＋１，１）より前に、前記第ａ構造層をパターニングする工程Ｓ（ａ，４）を含むことが好ましい。このような製造方法であれば、第ａ構造層を平坦化した後にパターニングが行なわれるので、パターニングのためのマスクは既に平坦化された第ａ構造層の上に形成することができる。したがって、少なくとも第ａ構造層に関しては正確なパターニングを行なうことができる。上記具体例においては、第５構造層としての半導体層６、第６構造層としての金属層８に関して、当該膜を成膜した後にまず研磨し、その後にパターニングを行ない、その後で次の構造層の成膜を行なっているので、少なくともａ＝５，６においてこの好ましい条件が満たされているといえる。この条件は、１≦ａ≦ｎ−１を満たすいずれかのａに関して成り立っていればよいのであって、全ての構造層について成り立っている必要はない。   Note that, as shown in the flowchart in FIG. 29, the display panel manufacturing method according to the present embodiment is a step S of flattening the upper surface of the a-th structure layer for any a satisfying 1 ≦ a ≦ n−1. It is preferable to include a step S (a, 4) of patterning the a-th structure layer before a step S (a + 1, 1) of forming the a + 1-th structure layer after (a, 3). With such a manufacturing method, since the patterning is performed after the a-th structure layer is planarized, a mask for patterning can be formed on the already-planarized a-th structure layer. Therefore, accurate patterning can be performed at least for the a-th structure layer. In the above specific example, the semiconductor layer 6 as the fifth structure layer and the metal layer 8 as the sixth structure layer are first polished after forming the film, then patterned, and then the next structure layer Therefore, it can be said that this preferable condition is satisfied at least at a = 5,6. This condition only needs to hold for any a that satisfies 1 ≦ a ≦ n−1, and does not need to hold for all the structural layers.

さらに、図３０にフローチャートで示すように、本実施の形態における表示パネルの製造方法は、前記第ａ構造層をパターニングする工程Ｓ（ａ，４）の後で前記第ａ＋１構造層を成膜する工程Ｓ（ａ＋１，１）より前に、前記第ａ構造層の上面を再び研磨することによって平坦化する工程Ｓ（ａ，５）を含むことが好ましい。このような製造方法であれば、第ａ構造層を成膜し、研磨により平坦化した後に、この第ａ構造層をパターニングし、さらにその後で第ａ構造層を再び研磨により平坦化してから、ようやく次の第ａ＋１構造層の成膜を行なうこととなる。こうすれば、パターニングは既に平坦化された状態で行なわれ、パターニングの後に再び研磨により平坦化されるので、たとえパターニングによって平坦度が劣化しても次の層を成膜する前には正しく平坦な状態に調整することができる。１つの構造層に対して研磨の工程が２回行なわれるので、工程数は増えるが、より確実に平坦度を高めることができ、異物混入がきわめて少ない表示装置を製造することができる。   Further, as shown in the flowchart in FIG. 30, the display panel manufacturing method in the present embodiment forms the a + 1-th structure layer after the step S (a, 4) of patterning the a-th structure layer. Prior to step S (a + 1, 1), it is preferable to include step S (a, 5) in which the upper surface of the a-th structure layer is planarized by polishing again. In such a manufacturing method, after the a-th structure layer is formed and flattened by polishing, the a-th structure layer is patterned, and then the a-th structure layer is again flattened by polishing. Finally, the next a + 1-th structure layer is formed. In this way, the patterning is performed in the already flattened state, and flattened again by polishing after the patterning. Therefore, even if the flatness deteriorates due to the patterning, the patterning is correctly performed before the next layer is formed. Can be adjusted to the correct state. Since the polishing process is performed twice for one structural layer, the number of processes is increased, but the flatness can be more reliably increased, and a display device with extremely little foreign matter can be manufactured.

また違う観点からいえば、本実施の形態における表示パネルの製造方法は、図３１にフローチャートで示すように、１≦ｂ≦ｎ−１を満たすいずれかのｂに関して、第ｂ構造層の上面を研磨することによって平坦化する工程の前に、前記第ｂ構造層をパターニングする工程を含むことが好ましい。このような製造方法であれば、研磨はパターニングの後に行なわれるので、たとえパターニングによって平坦度が劣化しても次の層を成膜する前には正しく平坦な状態に調整することができ、たとえ異物があったとしても研磨によって異物を除去することができる。よって、次の層の成膜は、平坦度が高められた状態で行なうことができる。次の層の成膜の前には研磨によって異物が除去されているので、少なくとも第ｂ構造層に関しては異物混入がきわめて少ない表示装置を製造することができる。上記具体例においては、第９構造層としてのＩＴＯ膜１１に関して、当該膜を成膜した後にまずパターニングを行ない、その後に研磨し、その後で次の構造層の成膜を行なっているので、少なくともａ＝９においてこの好ましい条件が満たされているといえる。この条件は、１≦ｂ≦ｎ−１を満たすいずれかのｂに関して成り立っていればよいのであって、全ての構造層について成り立っている必要はない。   From another point of view, the manufacturing method of the display panel according to the present embodiment, as shown by the flowchart in FIG. 31, relates to the upper surface of the b-th structure layer with respect to any b that satisfies 1 ≦ b ≦ n−1. It is preferable to include a step of patterning the b-th structure layer before the step of planarizing by polishing. In such a manufacturing method, since polishing is performed after patterning, even if the flatness deteriorates due to patterning, it can be adjusted to a flat state correctly before the next layer is formed. Even if there is a foreign substance, the foreign substance can be removed by polishing. Therefore, the next layer can be formed in a state in which the flatness is increased. Since foreign matters are removed by polishing before the next layer is formed, a display device with very little foreign matter mixed in at least the b-th structure layer can be manufactured. In the above specific example, regarding the ITO film 11 as the ninth structure layer, patterning is first performed after the film is formed, then polishing is performed, and then the next structure layer is formed. It can be said that this preferable condition is satisfied at a = 9. This condition only needs to hold for any b that satisfies 1 ≦ b ≦ n−1, and does not need to hold for all the structural layers.

なお、上記各実施の形態では、表示装置が液晶表示パネルである例を詳しく説明したが、表示装置が他の種類の表示装置であっても本発明は同様に適用することができる。上記具体例では、基板はガラス基板であったが、基板は他の種類の基板であってもよい。   In the above embodiments, examples in which the display device is a liquid crystal display panel have been described in detail. However, the present invention can be similarly applied even if the display device is another type of display device. In the above specific example, the substrate is a glass substrate, but the substrate may be another type of substrate.

なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。   In addition, the said embodiment disclosed this time is an illustration in all the points, Comprising: It is not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and includes all modifications within the scope and meaning equivalent to the terms of the claims.

１ ガラス基板、２ フォトレジスト膜、３ 金属層、３ａ ゲート配線、４ ゲート絶縁膜、５ 半導体層（ｉ層）、６ 半導体層（Ｎ＋層）、７ マスク、８ 金属層、９ 層間絶縁膜（ＰＡＳ膜）、１０ 層間絶縁膜（ＪＡＳ膜）、１１ ＩＴＯ膜、１２ マスク、１３ 配向膜（ＰＩ膜）、６１ （ゲート配線が形成される予定の）領域、６２ （ゲート配線を配置するための）凹部、６３ （半導体膜とＰＡＳ膜とが接するための）凹部、６４ （ＰＡＳ膜に設けられた）凹部。   1 glass substrate, 2 photoresist film, 3 metal layer, 3a gate wiring, 4 gate insulating film, 5 semiconductor layer (i layer), 6 semiconductor layer (N + layer), 7 mask, 8 metal layer, 9 interlayer insulating film ( PAS film), 10 interlayer insulating film (JAS film), 11 ITO film, 12 mask, 13 alignment film (PI film), 61 (region where gate wiring is to be formed), 62 (for arranging gate wiring) ) Depression, 63 depression (for contact between the semiconductor film and the PAS film), 64 depression (provided in the PAS film).

Claims (4)

基板の主表面上に複数の層を形成したものを用いて表示パネルを製造する方法であって、
前記複数の層のうち最終製品に残存する各層を前記主表面に近いものから順に第１構造層、第２構造層、第３構造層、…、第ｎ構造層と呼ぶこととしたときに、１≦ｋ≦ｎ−１を満たす全てのｋに関して、
第ｋ構造層を成膜する工程と、
前記第ｋ構造層を成膜する工程より後で第ｋ＋１構造層を成膜する工程より前に、前記第ｋ構造層の上面を研磨することによって平坦化する工程とを、それぞれ含み、さらに、
第ｎ構造層を成膜する工程と、
前記第ｎ構造層の上面を研磨することによって平坦化する工程とを含む、表示パネルの製造方法。 A method of manufacturing a display panel using a plurality of layers formed on a main surface of a substrate,
When each layer remaining in the final product among the plurality of layers is referred to as a first structure layer, a second structure layer, a third structure layer,... For all k satisfying 1 ≦ k ≦ n−1,
Forming a k-th structure layer;
Further comprising a step of polishing and polishing the upper surface of the k-th structure layer before the step of forming the k + 1-th structure layer after the step of forming the k-th structure layer, and
Forming an nth structure layer;
And flattening the upper surface of the n-th structure layer by polishing. １≦ａ≦ｎ−１を満たすいずれかのａに関して、
第ａ構造層の上面を平坦化する工程の後で第ａ＋１構造層を成膜する工程より前に、前記第ａ構造層をパターニングする工程を含む、請求項１に記載の表示パネルの製造方法。 For any a satisfying 1 ≦ a ≦ n−1,
2. The method of manufacturing a display panel according to claim 1, further comprising a step of patterning the a-th structure layer before the step of forming the a + 1-th structure layer after the step of planarizing the upper surface of the a-th structure layer. . 前記第ａ構造層をパターニングする工程の後で前記第ａ＋１構造層を成膜する工程より前に、前記第ａ構造層の上面を再び研磨することによって平坦化する工程を含む、請求項２に記載の表示パネルの製造方法。   3. The method according to claim 2, further comprising: planarizing the upper surface of the a-th structure layer by polishing again before the step of forming the a + 1-th structure layer after the step of patterning the a-th structure layer. The manufacturing method of the display panel of description. １≦ｂ≦ｎ−１を満たすいずれかのｂに関して、
第ｂ構造層の上面を研磨することによって平坦化する工程の前に、前記第ｂ構造層をパターニングする工程を含む、請求項１に記載の表示パネルの製造方法。 For any b satisfying 1 ≦ b ≦ n−1,
The method for manufacturing a display panel according to claim 1, further comprising a step of patterning the b-th structure layer before the step of planarizing the upper surface of the b-th structure layer by polishing.
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