JP2013026963A - Transistor drive circuit - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a transistor drive circuit that can reliably maintain an output transistor in an off state in a simpler configuration.SOLUTION: A flywheel diode 3 is connected between an output terminal OUT that is a common connection point of an N channel MOSFET 5 and a coil 2, and a ground. A push-pull circuit comprising an NPN transistor 6 and a PNP transistor 7 outputs a control signal to a gate of the FET 5. An NPN transistor 11 is connected between a base of the transistor 7 and the ground. An N channel MOSFET 14 is connected between a base of the transistor 11 and the ground, and a PWM signal is input into the FET 14. A diode 13 supplies a base current to the base of the transistor 11 when the FET 14 is in an off state. A diode 15 is connected between an anode of the diode 13 and bases of the transistors 6 and 7. An NPN transistor 22 is connected between the gate of the FET 5 and the output terminal, and the transistor 22 is turned on when the FET 5 is turned off in response to the PWM signal.

Description

本発明は、電源と誘導性負荷との間に接続される出力トランジスタを駆動するトランジスタ駆動回路に関する。   The present invention relates to a transistor drive circuit for driving an output transistor connected between a power source and an inductive load.

図９は、降圧型スイッチングレギュレータの一構成例であり、ＮチャネルＭＯＳＦＥＴを駆動する駆動回路部分を示す。ＩＣ１の出力端子ＯＵＴには、外部においてコイル２及びダイオード３のカソードが接続されており、ダイオード３のアノードはグランドに接続されている。また、コイル２の他端とグランドとの間にはコンデンサ４が接続されている。   FIG. 9 is a configuration example of a step-down switching regulator, and shows a drive circuit portion that drives an N-channel MOSFET. The coil 2 and the cathode of the diode 3 are externally connected to the output terminal OUT of the IC 1, and the anode of the diode 3 is connected to the ground. A capacitor 4 is connected between the other end of the coil 2 and the ground.

ＩＣ１の内部において、バッテリ電源ＶＢと出力端子ＯＵＴとの間には、ＮチャネルＭＯＳＦＥＴ５（出力ＭＯＳ）と、昇圧電源ＶＣＰと出力端子ＯＵＴとの間には、ＮＰＮトランジスタ６及びＰＮＰトランジスタ７の直列回路（エミッタ共通）とが接続されている。ＮＰＮトランジスタ６及びＰＮＰトランジスタ７は、ＮチャネルＭＯＳＦＥＴ５をプッシュプル駆動するもので、両者の共通接続点は、抵抗素子８を介してＮチャネルＭＯＳＦＥＴ５のゲートに接続されている。また、ＰＮＰトランジスタ７のエミッタ，ベース間には抵抗素子９が接続されている。   Inside the IC 1, an N-channel MOSFET 5 (output MOS) is connected between the battery power supply VB and the output terminal OUT, and an NPN transistor 6 and a PNP transistor 7 are connected between the boost power supply VCP and the output terminal OUT. (Common to emitters). The NPN transistor 6 and the PNP transistor 7 push-pull drive the N-channel MOSFET 5, and the common connection point between them is connected to the gate of the N-channel MOSFET 5 via the resistance element 8. A resistance element 9 is connected between the emitter and base of the PNP transistor 7.

電源ＶＣＰとＩＣ１の回路グランドとの間には、抵抗素子１０及びＮＰＮトランジスタ１１の直列回路が接続されており、両者の共通接続点には、ＮＰＮトランジスタ６のベースが接続されている。また、３Ｖ電源とグランドとの間には電流源１２，ダイオード１３及びＮチャネルＭＯＳＦＥＴ１４の直列回路が接続されており、ダイオード１３のカソードにはＮＰＮトランジスタ１１のベースが接続されている。また、ダイオード１３のアノードとＮＰＮトランジスタ１１のコレクタとの間にはダイオード１５が接続されている。   A series circuit of the resistor element 10 and the NPN transistor 11 is connected between the power supply VCP and the circuit ground of the IC 1, and the base of the NPN transistor 6 is connected to the common connection point between them. A series circuit of a current source 12, a diode 13 and an N-channel MOSFET 14 is connected between the 3V power supply and the ground, and the base of the NPN transistor 11 is connected to the cathode of the diode 13. A diode 15 is connected between the anode of the diode 13 and the collector of the NPN transistor 11.

以上において、ＩＣ１の内部回路でＮチャネルＭＯＳＦＥＴ５を除いた部分が駆動回路１６を構成している。駆動回路１６では、ＮチャネルＭＯＳＦＥＴ１４のゲートにＰＷＭ信号を与えることで、出力段のＮチャネルＭＯＳＦＥＴ５をスイッチングさせて、コイル２に供給する電流を断続してコンデンサの端子電圧を制御する。すなわち、ＰＷＭ信号のレベルがローである場合は、ダイオード１３を介してＮＰＮトランジスタ１１にベース電流が供給され、ＮＰＮトランジスタ１１がオンする。するとＮＰＮトランジスタ６はオフとなり、ＰＮＰトランジスタ７がオンするので、ＮチャネルＭＯＳＦＥＴ５のゲート電位はローレベルとなり、ＮチャネルＭＯＳＦＥＴ５はオフする。一方、ＰＷＭ信号のレベルがハイである場合は、ＮＰＮトランジスタ１１がオフする。するとＮＰＮトランジスタ６はオンとなり、ＰＮＰトランジスタ７がオフするので、ＮチャネルＭＯＳＦＥＴ５のゲート電位はハイレベルとなり、ＮチャネルＭＯＳＦＥＴ５はオンする。   In the above, the portion of the internal circuit of IC1 excluding the N-channel MOSFET 5 constitutes the drive circuit 16. In the drive circuit 16, the PWM signal is applied to the gate of the N-channel MOSFET 14 to switch the N-channel MOSFET 5 at the output stage, and the current supplied to the coil 2 is intermittently controlled to control the terminal voltage of the capacitor. That is, when the level of the PWM signal is low, the base current is supplied to the NPN transistor 11 via the diode 13, and the NPN transistor 11 is turned on. Then, the NPN transistor 6 is turned off and the PNP transistor 7 is turned on, so that the gate potential of the N-channel MOSFET 5 becomes low level and the N-channel MOSFET 5 is turned off. On the other hand, when the level of the PWM signal is high, the NPN transistor 11 is turned off. Then, the NPN transistor 6 is turned on and the PNP transistor 7 is turned off, so that the gate potential of the N channel MOSFET 5 becomes high level and the N channel MOSFET 5 is turned on.

図９には、ＰＷＭ信号のレベルがローでＮチャネルＭＯＳＦＥＴ５がオフした場合に流れる電流の経路を１点鎖線で示している。当初は、ＰＮＰトランジスタ７がオンしてＮチャネルＭＯＳＦＥＴ５のゲート容量分に充電されている電荷を放電させる。そして、放電が完了するとＰＮＰトランジスタ７はオフ状態になる。この時のＮチャネルＭＯＳＦＥＴ５のゲート電位は、ＮＰＮトランジスタ１１のベース−エミッタ間電圧（Ｖｆ）に、ダイオード１３の順方向電圧Ｖｆを加え、ダイオード１５の順方向電圧Ｖｆを差し引くとグランド基準でＶｆとなっている。一方、ＮチャネルＭＯＳＦＥＴ５がオフした期間は、コイル２に遅れ電流が流れるので、ダイオード３のカソード電位、すなわち、ＮチャネルＭＯＳＦＥＴ５のソース電位は−Ｖｆとなっている。したがって、ＮチャネルＭＯＳＦＥＴ５のゲート−ソース電位は２Ｖｆとなっている。   In FIG. 9, a path of a current that flows when the level of the PWM signal is low and the N-channel MOSFET 5 is turned off is indicated by a one-dot chain line. Initially, the PNP transistor 7 is turned on to discharge the charge charged in the gate capacity of the N-channel MOSFET 5. When the discharge is completed, the PNP transistor 7 is turned off. The gate potential of the N-channel MOSFET 5 at this time is obtained by adding the forward voltage Vf of the diode 13 to the base-emitter voltage (Vf) of the NPN transistor 11 and subtracting the forward voltage Vf of the diode 15 from the ground reference Vf. It has become. On the other hand, since a delayed current flows through the coil 2 during the period when the N-channel MOSFET 5 is turned off, the cathode potential of the diode 3, that is, the source potential of the N-channel MOSFET 5 is −Vf. Therefore, the gate-source potential of the N-channel MOSFET 5 is 2Vf.

２Ｖｆは、ＭＯＳＦＥＴの種類によっては閾値電圧に近い電圧となる場合もあるため、ＮチャネルＭＯＳＦＥＴ５のオフ状態が確実に維持されるとは言えず、問題がある。したがって、ＮチャネルＭＯＳＦＥＴ５のゲート−ソース電圧をクランプする対策が必要となる。   Since 2Vf may be a voltage close to the threshold voltage depending on the type of MOSFET, it cannot be said that the OFF state of the N-channel MOSFET 5 is reliably maintained, and there is a problem. Therefore, a measure for clamping the gate-source voltage of the N-channel MOSFET 5 is required.

このような問題に関連する技術として、例えば特許文献１には、ＦＥＴをプッシュプル回路により駆動する構成において、ＦＥＴをオフさせる場合には、ブートストラップ回路のコンデンサに充電されている電荷をプッシュプル回路上段のトランジスタのベースに供給することで、当該トランジスタをオンさせて、ＦＥＴのゲートソース間電圧をトランジスタのＶceでクランプする構成が開示されている。   As a technique related to such a problem, for example, in Patent Document 1, in a configuration in which the FET is driven by a push-pull circuit, when the FET is turned off, the charge charged in the capacitor of the bootstrap circuit is pushed-pull. A configuration is disclosed in which the transistor is turned on by supplying it to the base of the transistor in the upper stage of the circuit, and the gate-source voltage of the FET is clamped by Vce of the transistor.

特開２０１１−１０３６９号公報（図１参照）Japanese Patent Laying-Open No. 2011-10369 (see FIG. 1)

しかしながら、特許文献１では、ダイオード及びコンデンサからなるブートストラップ回路を用いることが前提であり、使用する回路素子のサイズが大きくなることが問題となる。
本発明は上記事情に鑑みてなされたものであり、その目的は、より簡単な構成で、出力トランジスタを確実にオフ状態に維持できるトランジスタ駆動回路を提供することにある。 However, Patent Document 1 is based on the premise that a bootstrap circuit including a diode and a capacitor is used, and there is a problem that the size of a circuit element to be used increases.
The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a transistor drive circuit capable of reliably maintaining an output transistor in an off state with a simpler configuration.

請求項１記載のトランジスタ駆動回路によれば、出力トランジスタと誘導性負荷との共通接続点を出力端子とし、その出力端子とグランドとの間にフライホイールダイオードを接続する。出力トランジスタの制御端子にはプッシュプル回路により制御信号を出力するが、プッシュプル回路を構成するプル側トランジスタの制御端子とグランドとの間に第１制御用トランジスタを接続し、第１制御用トランジスタの制御端子とグランドとの間に第２制御用トランジスタを接続して、この第２制御用トランジスタに制御信号を入力する。   According to the transistor drive circuit of the first aspect, the common connection point between the output transistor and the inductive load is used as the output terminal, and the flywheel diode is connected between the output terminal and the ground. A control signal is output to the control terminal of the output transistor by a push-pull circuit. A first control transistor is connected between the control terminal of the pull-side transistor constituting the push-pull circuit and the ground. A second control transistor is connected between the control terminal and the ground, and a control signal is input to the second control transistor.

第１ダイオードは、第２制御用トランジスタがオフ状態になると第１制御用トランジスタの制御端子に制御電流を供給し、第２ダイオードを、第１ダイオードのアノードとプッシュプル回路を構成するトランジスタの制御端子との間に接続する。そして、クランプトランジスタを出力トランジスタの制御端子と出力端子との間に接続し、クランプトランジスタは、制御信号に応じて出力トランジスタがオフする際にオンとなる。   The first diode supplies a control current to the control terminal of the first control transistor when the second control transistor is turned off, and controls the second diode and the transistor constituting the push-pull circuit with the anode of the first diode. Connect between terminals. A clamp transistor is connected between the control terminal and the output terminal of the output transistor, and the clamp transistor is turned on when the output transistor is turned off in response to the control signal.

したがって、出力トランジスタがオフ状態となった場合の制御端子−出力端子間の電位は、クランプトランジスタの導通端子間電位にクランプされるので、クランプトランジスタを接続しない場合の同端子間電位２Ｖｆよりも大きく低下させることができる。また、クランプトランジスタの制御端子に逆流防止用のダイオードを挿入することで、クランプトランジスタがオンした場合の出力端子の電位が駆動電源電圧になり、制御信号のハイレベルより高い電圧となっても、上記制御端子側に電流が逆流することを阻止できる。   Therefore, since the potential between the control terminal and the output terminal when the output transistor is turned off is clamped to the potential between the conduction terminals of the clamp transistor, the potential is larger than the inter-terminal potential 2Vf when the clamp transistor is not connected. Can be reduced. Also, by inserting a backflow prevention diode into the control terminal of the clamp transistor, the potential of the output terminal when the clamp transistor is turned on becomes the drive power supply voltage, and even if the voltage is higher than the high level of the control signal, It is possible to prevent a current from flowing backward to the control terminal side.

請求項２記載のトランジスタ駆動回路によれば、クランプ作用無効化手段は、制御信号としてのＰＷＭ信号のデューティ比が所定値以上を示すと、クランプトランジスタがオンすることを阻止するように動作する。すなわち各素子の特性によって、出力トランジスタがターンオンするタイミングに対してクランプトランジスタがターンオフするタイミングに遅れがあると、ＰＷＭ信号のデューティ比が高くなりローレベル期間（出力トランジスタがオフ，クランプトランジスタがオンする期間とする）が短くなった場合に、クランプトランジスタのターンオフ完了が間に合わず、出力端子の電圧波形に大きなリップルが生じるおそれがある。そこで、ＰＷＭ信号のデューティ比が所定値以上を示すと、クランプ作用無効化手段がクランプトランジスタのオンを阻止するように動作すれば、クランプトランジスタのターンオフ遅れが及ぼす影響を排除できる。尚、ＰＷＭ信号のデューティ比が高い場合にクランプ作用を無効化することの影響は小さい。   According to the transistor drive circuit of the second aspect, when the duty ratio of the PWM signal as the control signal shows a predetermined value or more, the clamp action invalidating means operates to prevent the clamp transistor from being turned on. That is, if there is a delay in the timing at which the clamp transistor is turned off with respect to the timing at which the output transistor is turned on due to the characteristics of each element, the duty ratio of the PWM signal becomes high and the low level period (the output transistor is turned off and the clamp transistor is turned on) If the period of time) is shortened, the turn-off completion of the clamp transistor may not be in time, and a large ripple may occur in the voltage waveform at the output terminal. Therefore, if the duty ratio of the PWM signal is greater than or equal to a predetermined value, the effect of the turn-off delay of the clamp transistor can be eliminated if the clamp action invalidating means operates to prevent the clamp transistor from turning on. Note that the influence of invalidating the clamping action is small when the duty ratio of the PWM signal is high.

請求項３記載のトランジスタ駆動回路によれば、クランプ作用無効化手段は、カウンタによってＰＷＭ信号がハイレベルを示す期間の長さをカウントし、当該期間の長さが前記所定値に相当する時間を超えると出力信号のレベルを変化させ、マルチプレクサは、前記出力信号のレベルが変化すると、入力選択をＰＷＭ信号からオフ信号に切り替えて出力する。このように構成すれば、カウンタによりＰＷＭ信号のハイレベル期間をカウントすることで、クランプトランジスタの作用の無効化を適切に行うことができる。   According to the transistor drive circuit of the third aspect, the clamping action invalidating means counts the length of the period in which the PWM signal is high level by the counter, and sets the time corresponding to the predetermined value. When it exceeds, the level of the output signal is changed, and when the level of the output signal changes, the multiplexer switches the input selection from the PWM signal to the off signal and outputs it. If comprised in this way, the invalidation of the effect | action of a clamp transistor can be performed appropriately by counting the high level period of a PWM signal with a counter.

請求項４記載のトランジスタ駆動回路によれば、出力端子とグランドとの間に、もう１つの誘導性負荷が接続される構成において、クランプトランジスタのグランド側導通端子の電位を、回路グランドの電位を基準として変換することで、クランプトランジスタのオン状態が固定されることを防止するレベルシフト回路を備える。すなわち、上述のように２つの誘導性負荷が接続される構成としては、例えば昇降圧型の電源回路等が想定される。この場合、クランプトランジスタのグランド側導通端子の電位は、負極性側に変化する期間があり、クランプトランジスタのオン状態が固定されて必要なタイミングでオフできなくなることが想定される。そこで、レベルシフト回路によりグランド側導通端子の電位を変換すれば、クランプトランジスタを必要なタイミングでオフできるようになる。   According to the transistor drive circuit of claim 4, in the configuration in which another inductive load is connected between the output terminal and the ground, the potential of the ground-side conduction terminal of the clamp transistor is set to the potential of the circuit ground. A level shift circuit that prevents the on state of the clamp transistor from being fixed by converting as a reference is provided. That is, as a configuration in which two inductive loads are connected as described above, for example, a step-up / step-down power supply circuit or the like is assumed. In this case, there is a period in which the potential of the ground-side conduction terminal of the clamp transistor changes to the negative polarity side, and it is assumed that the on-state of the clamp transistor is fixed and cannot be turned off at a necessary timing. Therefore, if the potential of the ground side conduction terminal is converted by the level shift circuit, the clamp transistor can be turned off at a necessary timing.

請求項５記載のトランジスタ駆動回路によれば、クランプトランジスタを電圧駆動型のトランジスタとする。すなわち、電圧駆動型のトランジスタは、電位基準側導通端子（請求項４の「グランド側導通端子」に対応する）と制御端子との間の電位差により導通制御されるので、電位基準側導通端子の電位を、回路グランドの電位を基準として変換することで導通制御を問題なく行うことができる。   According to the transistor drive circuit of the fifth aspect, the clamp transistor is a voltage drive type transistor. In other words, the voltage-driven transistor is conduction controlled by the potential difference between the potential reference side conduction terminal (corresponding to the “ground side conduction terminal” in claim 4) and the control terminal. By converting the potential with reference to the potential of the circuit ground, conduction control can be performed without any problem.

請求項６記載のトランジスタ駆動回路によれば、レベルシフト回路を、電源側に構成され、制御信号の二値レベル変化に応じて制御される電源側カレントミラー回路を備えて構成し、電源側カレントミラー回路にミラー電流が流れるとクランプトランジスタがオンするように構成する。したがって、クランプトランジスタをオンさせた場合の電位基準側導通端子の電位は、回路グランドを基準とする電源電圧より、少なくとも電源側カレントミラー回路を構成するトランジスタの飽和電圧と、クランプトランジスタの制御端子−電位基準側導通端子間の電圧を減じた電位で決定される。   According to the transistor drive circuit of the sixth aspect, the level shift circuit is configured on the power supply side, and includes the power supply side current mirror circuit controlled in accordance with the binary level change of the control signal. When the mirror current flows through the mirror circuit, the clamp transistor is turned on. Therefore, when the clamp transistor is turned on, the potential of the potential reference side conduction terminal is at least the saturation voltage of the transistor constituting the power supply side current mirror circuit and the control terminal of the clamp transistor− It is determined by the potential obtained by subtracting the voltage between the potential reference side conduction terminals.

請求項７記載のトランジスタ駆動回路によれば、電源側カレントミラー回路を、制御信号がそれぞれ一方，他方のレベルを示す場合に動作する第１，第２電源側カレントミラー回路とで構成し、低電位側カレントミラー回路の基準電流経路とミラー電流経路とを、第１及び第２電源側カレントミラー回路のミラー電流経路側にそれぞれ接続する。そして、クランプトランジスタの制御端子を、低電位側カレントミラー回路のミラー電流経路側に接続する。   According to the transistor drive circuit of the seventh aspect, the power source side current mirror circuit is constituted by the first and second power source side current mirror circuits that operate when the control signal indicates one level or the other level, respectively. The reference current path and the mirror current path of the potential side current mirror circuit are connected to the mirror current path side of the first and second power supply side current mirror circuits, respectively. The control terminal of the clamp transistor is connected to the mirror current path side of the low potential side current mirror circuit.

このように構成すれば、低電位側カレントミラー回路は、第１，第２電源側カレントミラー回路の一方が動作すると動作し、他方が動作すると停止する。そして、低電位側カレントミラー回路が動作すれば、クランプトランジスタの制御端子の電位はローレベルとなり、低電位側カレントミラー回路が動作を停止すれば、クランプトランジスタの制御端子の電位は、一方の電源側カレントミラー回路の動作によりハイレベルとなる。したがって、クランプトランジスタをオンさせた場合の電位基準側導通端子の電位は、請求項６と同様に決定されるが、低電位側カレントミラー回路が動作することでクランプトランジスタの制御端子の電位をローレベルにするので、クランプトランジスタを請求項６よりも速く動作させることができる。   With this configuration, the low potential side current mirror circuit operates when one of the first and second power supply side current mirror circuits operates, and stops when the other operates. When the low-potential side current mirror circuit operates, the potential of the control terminal of the clamp transistor becomes low level, and when the low-potential side current mirror circuit stops operating, the potential of the control terminal of the clamp transistor changes to one power supply. It becomes high level by the operation of the side current mirror circuit. Therefore, the potential of the potential reference side conduction terminal when the clamp transistor is turned on is determined in the same manner as in the sixth aspect, but the potential of the control terminal of the clamp transistor is lowered by the operation of the low potential side current mirror circuit. Therefore, the clamp transistor can be operated faster than the sixth aspect.

第１実施例であり、トランジスタ駆動回路の電気的構成を示す図1 is a diagram illustrating an electrical configuration of a transistor drive circuit according to a first embodiment. 第２実施例を示す図１相当図FIG. 1 equivalent view showing the second embodiment 各部の信号波形を示す図The figure which shows the signal waveform of each part マスク回路を用いない構成について各部の信号波形を示す図The figure which shows the signal waveform of each part about the composition which does not use a mask circuit 第３実施例を示す図１相当図FIG. 1 equivalent view showing the third embodiment 昇降圧型スイッチングレギュレータの動作を説明する図The figure explaining the operation of the buck-boost type switching regulator 各部の信号波形を示す図The figure which shows the signal waveform of each part 第４実施例を示す図１相当図FIG. 1 equivalent view showing the fourth embodiment 従来技術を示す図１相当図1 equivalent diagram showing the prior art

（第１実施例）
以下、第１実施例について図１を参照して説明する。尚、図９と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。ＩＣ２０の内部に構成される駆動回路２１は、ＮチャネルＭＯＳＦＥＴ５（出力トランジスタ）のゲート（制御端子），ソースに、ＮＰＮトランジスタ２２のコレクタ，エミッタがそれぞれ接続されており、ＮＰＮトランジスタ２２（クランプトランジスタ）のベース（制御端子），エミッタ（グランド側導通端子）間には抵抗素子２３が接続されている。また、ＰＷＭ信号（制御信号）が入力されるＮチャネルＭＯＳＦＥＴ１４のゲートと、ＮＰＮトランジスタ２２のベースとの間には、ＮＯＴゲート２４及びダイオード２５の直列回路が挿入されている。 (First embodiment)
The first embodiment will be described below with reference to FIG. The same parts as those in FIG. 9 are denoted by the same reference numerals, description thereof is omitted, and different parts will be described below. The drive circuit 21 configured in the IC 20 has an NPN transistor 22 (clamp transistor) connected to a gate (control terminal) and a source of an N-channel MOSFET 5 (output transistor) connected to a collector and an emitter of an NPN transistor 22, respectively. A resistance element 23 is connected between the base (control terminal) and the emitter (ground side conduction terminal). A series circuit of a NOT gate 24 and a diode 25 is inserted between the gate of the N-channel MOSFET 14 to which the PWM signal (control signal) is input and the base of the NPN transistor 22.

次に、本実施例の作用について説明する。前述したようにＰＷＭ信号がローレベルを示す場合、ＮチャネルＭＯＳＦＥＴ５はオフするが、この時ＮＰＮトランジスタ２２のベースには、ＮＯＴゲート２４を介してハイレベルの信号が与えられるので、ＮＰＮトランジスタ２２はベース電流（制御電流）が供給されてオンすることになる。したがって、ＮチャネルＭＯＳＦＥＴ５のゲート−ソース間電位は、ＮＰＮトランジスタ２２のコレクタ−エミッタ間飽和電圧Ｖsatによってクランプされる。一般に、飽和電圧Ｖsatは１Ｖ未満であるから、ＮチャネルＭＯＳＦＥＴ５は確実にオフ状態を維持する。   Next, the operation of this embodiment will be described. As described above, when the PWM signal indicates a low level, the N-channel MOSFET 5 is turned off. At this time, a high-level signal is given to the base of the NPN transistor 22 via the NOT gate 24. A base current (control current) is supplied to turn on. Therefore, the gate-source potential of the N-channel MOSFET 5 is clamped by the collector-emitter saturation voltage Vsat of the NPN transistor 22. In general, since the saturation voltage Vsat is less than 1 V, the N-channel MOSFET 5 reliably maintains the off state.

以上のように本実施例によれば、ＮチャネルＭＯＳＦＥＴ５とコイル２（誘導性負荷）との共通接続点；出力端子ＯＵＴとグランドとの間にフライホイールダイオード３を接続する。ＮチャネルＭＯＳＦＥＴ５のゲートには、ＮＰＮトランジスタ６及びＰＮＰトランジスタ７（プル側トランジスタ）のプッシュプル回路により制御信号を出力し、ＰＮＰトランジスタ７のベースとグランドとの間にＮＰＮトランジスタ１１（第１制御用トランジスタ）を接続し、ＮＰＮトランジスタ１１のベースとグランドとの間にＮチャネルＭＯＳＦＥＴ１４（第２制御用トランジスタ）を接続して、このＮチャネルＭＯＳＦＥＴ１４にＰＷＭ信号を入力する。   As described above, according to this embodiment, the flywheel diode 3 is connected between the common connection point of the N-channel MOSFET 5 and the coil 2 (inductive load); the output terminal OUT and the ground. A control signal is output to the gate of the N-channel MOSFET 5 by a push-pull circuit of an NPN transistor 6 and a PNP transistor 7 (pull side transistor), and an NPN transistor 11 (first control) is connected between the base of the PNP transistor 7 and the ground. Transistor), an N-channel MOSFET 14 (second control transistor) is connected between the base of the NPN transistor 11 and the ground, and a PWM signal is input to the N-channel MOSFET 14.

ダイオード１３（第１ダイオード）は、ＮチャネルＭＯＳＦＥＴ１４がオフ状態になるとＮＰＮトランジスタ１１のベースにベース電流を供給し、ダイオード１５（第２ダイオード）を、ダイオード１３のアノードとトランジスタ６及び７のベースとの間に接続する。そして、ＮＰＮトランジスタ２２をＮチャネルＭＯＳＦＥＴ５のゲートと出力端子ＯＵＴとの間に接続し、ＮＰＮトランジスタ２２を、ＰＷＭ信号に応じてＮチャネルＭＯＳＦＥＴ５がオフする際にオンするようにした。   The diode 13 (first diode) supplies a base current to the base of the NPN transistor 11 when the N-channel MOSFET 14 is turned off, and the diode 15 (second diode) is connected to the anode of the diode 13 and the bases of the transistors 6 and 7. Connect between. The NPN transistor 22 is connected between the gate of the N-channel MOSFET 5 and the output terminal OUT, and the NPN transistor 22 is turned on when the N-channel MOSFET 5 is turned off according to the PWM signal.

したがって、ＮチャネルＭＯＳＦＥＴ５がオフ状態となった場合のゲート−ソース間電位は、ＮＰＮトランジスタ２２のコレクタ−エミッタ間電圧Ｖsatにクランプされるので、ＮＰＮトランジスタ２２を接続しない場合の同端子間電位２Ｖｆよりも大きく低下させることができる。また、ＮＰＮトランジスタ２２のベースに逆流防止用のダイオード２５を挿入することで、ＮチャネルＭＯＳＦＥＴ５がオンした場合の出力端子の電位が電源電圧ＶＢとなり、ＰＷＭ信号のハイレベルより高い電圧となっても、上記ベース側に電流が逆流することを阻止できる。   Therefore, since the gate-source potential when the N-channel MOSFET 5 is turned off is clamped to the collector-emitter voltage Vsat of the NPN transistor 22, the potential between the terminals 2Vf when the NPN transistor 22 is not connected. Can also be greatly reduced. Further, by inserting the diode 25 for preventing backflow into the base of the NPN transistor 22, the potential of the output terminal when the N-channel MOSFET 5 is turned on becomes the power supply voltage VB, even if the voltage is higher than the high level of the PWM signal. It is possible to prevent a current from flowing backward to the base side.

（第２実施例）
図２ないし図４は第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。ＩＣ２０Ａの内部に構成される駆動回路３１は、第１実施例の駆動回路２１にマスク回路３２（クランプ作用無効化手段）を追加したものである。マスク回路３２は、カウンタ３３，ＮＯＴゲート２４に替わるＮＯＴゲート３４及びマルチプレクサ３５で構成されている。 (Second embodiment)
2 to 4 show a second embodiment. The same parts as those in the first embodiment are denoted by the same reference numerals and the description thereof will be omitted. Hereinafter, different parts will be described. The drive circuit 31 configured inside the IC 20A is obtained by adding a mask circuit 32 (clamping action invalidating means) to the drive circuit 21 of the first embodiment. The mask circuit 32 includes a counter 33, a NOT gate 34 instead of the NOT gate 24, and a multiplexer 35.

カウンタ３３はＰＷＭ信号がローレベルを示す期間はリセットされており、ハイレベルを示す期間Ｔ＿ＯＮに、クロック信号ＣＬＫによるカウント動作を行う。そして、期間Ｔ＿ＯＮの長さが所定期間Ｔ＿Ｃ未満である間は出力信号Ｃ＿ＯＵＴをローレベルにし、所定期間Ｔ＿Ｃ以上になると出力信号Ｃ＿ＯＵＴをハイレベルに変化させる。出力信号Ｃ＿ＯＵＴは、マルチプレクサ３５に選択切り替え信号として入力されている。   The counter 33 is reset during a period in which the PWM signal is at a low level, and performs a counting operation with the clock signal CLK during a period T_ON in which the PWM signal is at a high level. The output signal C_OUT is set to a low level while the length of the period T_ON is less than the predetermined period T_C, and the output signal C_OUT is changed to a high level when the period T_ON is equal to or longer than the predetermined period T_C. The output signal C_OUT is input to the multiplexer 35 as a selection switching signal.

マルチプレクサ３５の入力端子の一方には、ＮＯＴゲート３４により反転されたＰＷＭ信号（ＰＷＭＢ信号）
が入力されており、入力端子の他方はグランドに接続されている。そして、マルチプレクサ３５は、カウンタ３３からの出力信号Ｃ＿ＯＵＴがローレベルであればＮＯＴゲート３４側を選択して出力し、出力信号Ｃ＿ＯＵＴがハイレベルであればグランド側を選択してローレベル信号（オフ信号）を出力する。 One of the input terminals of the multiplexer 35 has a PWM signal (PWMB signal) inverted by the NOT gate 34.
Is input, and the other input terminal is connected to the ground. The multiplexer 35 selects and outputs the NOT gate 34 side if the output signal C_OUT from the counter 33 is low level, and selects the ground side if the output signal C_OUT is high level. Signal).

次に、第２実施例の作用について図３及び図４を参照して説明する。第２実施例では、素子の特性として、ＮチャネルＭＯＳＦＥＴ５がターンオンする速度に対して、ＮＰＮトランジスタ２２がターンオフする速度が遅い場合について対策するため、マスク回路３２を用いている。図４は、マスク回路３２を用いない構成について各部の電圧波形を示すもので、図４（ａ）はデューティが９０％付近のＰＷＭ信号を示す。この時、ＮチャネルＭＯＳＦＥＴ５のゲート信号は（ｂ）に示すようにＰＷＭ信号に等しい波形となり、ＰＷＭ信号がローレベルを示す期間にＮチャネルＭＯＳＦＥＴ５はオフであり、ＮＰＮトランジスタ２２（ＢＩＰＴｒ）はオンになっている。   Next, the operation of the second embodiment will be described with reference to FIGS. In the second embodiment, as a characteristic of the element, the mask circuit 32 is used to cope with a case where the speed at which the NPN transistor 22 is turned off is slower than the speed at which the N-channel MOSFET 5 is turned on. FIG. 4 shows voltage waveforms at various parts in a configuration not using the mask circuit 32, and FIG. 4 (a) shows a PWM signal having a duty of around 90%. At this time, the gate signal of the N-channel MOSFET 5 has a waveform equal to that of the PWM signal as shown in (b). The N-channel MOSFET 5 is off and the NPN transistor 22 (BIPTr) is on during the period when the PWM signal is low level. It has become.

そして、ＰＷＭ信号がローレベルからハイレベルに変化すると、ＮチャネルＭＯＳＦＥＴ５はターンオンして、ＮＰＮトランジスタ２２は少し遅れたタイミングでターンオフするが、ＮＰＮトランジスタ２２のターンオフが遅れると、それに伴いＮチャネルＭＯＳＦＥＴ５のゲート信号の立ち上りも遅れてしまう（（ｂ）参照）。すると、ＮチャネルＭＯＳＦＥＴ５のソース電位の立ち上がりも遅れるため（（ｃ）参照）、スイッチングレギュレータとしての出力電圧のリップルも大きくなってしまう（（ｄ）参照）。   When the PWM signal changes from the low level to the high level, the N-channel MOSFET 5 is turned on and the NPN transistor 22 is turned off at a slightly delayed timing. However, when the turn-off of the NPN transistor 22 is delayed, the N-channel MOSFET 5 The rise of the gate signal is also delayed (see (b)). Then, the rising of the source potential of the N-channel MOSFET 5 is also delayed (see (c)), and the ripple of the output voltage as a switching regulator also becomes large (see (d)).

そこで、マスク回路３２を設けて、カウンタ３３によりＰＷＭ信号のハイレベル期間Ｔ＿ＯＮの長さをカウントし、上記所定期間Ｔ＿Ｃは、例えばＰＷＭ信号のデューティ比７０％程度に相当する期間長に設定する。図３（ｂ）に示すように、期間Ｔ＿ＯＮが所定期間Ｔ＿Ｃ未満であれば、出力信号Ｃ＿ＯＵＴはローレベルであるから、マルチプレクサ３５は、反転されたＰＷＭ信号（ＰＷＭＢ信号）を選択して出力する。これにより、ＮＰＮトランジスタ２２は第１実施例と同様に動作する。   Therefore, the mask circuit 32 is provided, the length of the high level period T_ON of the PWM signal is counted by the counter 33, and the predetermined period T_C is set to a period length corresponding to, for example, about 70% of the duty ratio of the PWM signal. As shown in FIG. 3B, if the period T_ON is less than the predetermined period T_C, the output signal C_OUT is at a low level, so the multiplexer 35 selects and outputs the inverted PWM signal (PWMB signal). . As a result, the NPN transistor 22 operates in the same manner as in the first embodiment.

一方、図３（ａ）に示すように、期間Ｔ＿ＯＮが所定期間Ｔ＿Ｃ以上になると、出力信号Ｃ＿ＯＵＴはハイレベルとなるので、マルチプレクサ３５は、ローレベル信号を出力する。これにより、ＮチャネルＭＯＳＦＥＴ５のオフ期間にＮＰＮトランジスタ２２がオンすることは阻止されるので、ＮＰＮトランジスタ２２のターンオフタイミングが遅れることで出力電源電圧のリップルが増加することは抑制される。尚、ＰＷＭ信号のデューティ比が高い場合に、ＮＰＮトランジスタ２２によるクランプ作用を無効化することの影響は小さいので問題はない。   On the other hand, as shown in FIG. 3A, when the period T_ON becomes equal to or longer than the predetermined period T_C, the output signal C_OUT becomes a high level, so that the multiplexer 35 outputs a low level signal. This prevents the NPN transistor 22 from turning on during the off period of the N-channel MOSFET 5, so that an increase in the ripple of the output power supply voltage due to a delay in the turn-off timing of the NPN transistor 22 is suppressed. Note that when the duty ratio of the PWM signal is high, there is no problem because the influence of invalidating the clamping action by the NPN transistor 22 is small.

以上のように第２実施例によれば、マスク回路３２は、制御信号としてのＰＷＭ信号のデューティ比が所定値以上を示すと、ＮＰＮトランジスタ２２がオンすることを阻止するように動作する。具体的には、カウンタ３３によりＰＷＭ信号がハイレベルを示す期間Ｔ＿ＯＮの長さをカウントし、期間Ｔ＿ＯＮの長さが所定期間Ｔ＿Ｃに相当する時間を超えると出力信号Ｃ＿ＯＵＴのレベルを変化させ、マルチプレクサ３５は、出力信号Ｃ＿ＯＵＴのレベルが変化すると、入力選択をＰＷＭＢ信号からローレベル信号に切り替えて出力する。したがって、ＮＰＮトランジスタ２２のターンオフタイミングが遅れることで出力電源電圧のリップルが増加することを回避できる。   As described above, according to the second embodiment, the mask circuit 32 operates to prevent the NPN transistor 22 from being turned on when the duty ratio of the PWM signal as the control signal shows a predetermined value or more. Specifically, the counter 33 counts the length of the period T_ON in which the PWM signal is at a high level. When the length of the period T_ON exceeds a time corresponding to the predetermined period T_C, the level of the output signal C_OUT is changed, and the multiplexer 35, when the level of the output signal C_OUT changes, the input selection is switched from the PWMB signal to the low level signal and output. Therefore, it is possible to avoid an increase in the ripple of the output power supply voltage due to a delay in the turn-off timing of the NPN transistor 22.

（第３実施例）
図５ないし図７は第３実施例であり、第１実施例と異なる部分について説明する。ＩＣ２０Ｂの出力端子ＯＵＴとグランドとの間にはコイル４１（誘導性負荷）が接続されており、出力端子ＯＵＴとコイル２との間にはコンデンサ４２が接続されている。すなわち、第３実施例では、ＩＣ２０Ｂと外部回路とにより昇降圧型（ｚｅｔａ型）のスイッチングレギュレータが構成されている。 (Third embodiment)
FIGS. 5 to 7 show a third embodiment, and different parts from the first embodiment will be described. A coil 41 (inductive load) is connected between the output terminal OUT of the IC 20B and the ground, and a capacitor 42 is connected between the output terminal OUT and the coil 2. That is, in the third embodiment, the IC 20B and the external circuit constitute a step-up / step-down type (zeta type) switching regulator.

この場合、図６及び図７に示すように、ＮチャネルＭＯＳＦＥＴ５（Ｑ１）がターンオフすると、出力端子ＯＵＴの電位は−Ｖｏ（＞−２Ｖｆ）に大きく低下する。すると、ＮＰＮトランジスタ２２は、ベース電位がローレベル；０Ｖであってもオンすることになり、ＮチャネルＭＯＳＦＥＴ５のゲート電位をローレベルにし続けてＮチャネルＭＯＳＦＥＴ５をターンオンできなくなるおそれがある。   In this case, as shown in FIGS. 6 and 7, when the N-channel MOSFET 5 (Q1) is turned off, the potential of the output terminal OUT is greatly lowered to −Vo (> −2Vf). Then, the NPN transistor 22 is turned on even when the base potential is at a low level; 0 V, and there is a possibility that the N-channel MOSFET 5 cannot be turned on by keeping the gate potential of the N-channel MOSFET 5 at a low level.

そこで、第３実施例の駆動回路４３では、ＮＰＮトランジスタ２２に替えてＮチャネルＭＯＳＦＥＴ４４（クランプトランジスタ，電圧駆動型トランジスタ）を使用し、このＮチャネルＭＯＳＦＥＴ４４をＭＯＳ駆動回路４５（レベルシフト回路）により駆動制御する。電源Ｖｓｓには、ＰチャネルＭＯＳＦＥＴ４６ａ及び４６ｂ，４７ａ及び４７ｂのソースが接続されている。ＰチャネルＭＯＳＦＥＴ４６ａ及び４６ｂのゲートはＮチャネルＭＯＳＦＥＴ４６ａのドレインに接続され、ＰチャネルＭＯＳＦＥＴ４７ａ及び４７ｂのゲートはＮチャネルＭＯＳＦＥＴ４７ａのドレインに接続されてそれぞれカレントミラー回路４６，４７（第１，第２電源側カレントミラー回路）を構成している。   Therefore, in the drive circuit 43 of the third embodiment, an N-channel MOSFET 44 (clamp transistor, voltage-driven transistor) is used in place of the NPN transistor 22, and this N-channel MOSFET 44 is driven by the MOS drive circuit 45 (level shift circuit). Control. The sources of P-channel MOSFETs 46a and 46b, 47a and 47b are connected to the power source Vss. The gates of the P-channel MOSFETs 46a and 46b are connected to the drain of the N-channel MOSFET 46a, and the gates of the P-channel MOSFETs 47a and 47b are connected to the drain of the N-channel MOSFET 47a so that current mirror circuits 46 and 47 (first and second power supply currents) Mirror circuit).

尚、カレントミラー回路４６，４７において、ＮチャネルＭＯＳＦＥＴ４６ａ，４７ａのドレインが基準電流経路に対応し、ＮチャネルＭＯＳＦＥＴ４６ｂ，４７ｂのドレインがミラー電流経路に対応する。   In the current mirror circuits 46 and 47, the drains of the N-channel MOSFETs 46a and 47a correspond to the reference current path, and the drains of the N-channel MOSFETs 46b and 47b correspond to the mirror current path.

ＩＣ２０Ｂの回路グランドには、ＮチャネルＭＯＳＦＥＴ４８ａ，４８ｂのソースが接続されており、ＮチャネルＭＯＳＦＥＴ４８ａ，４８ｂのドレインは、それぞれＰチャネルＭＯＳＦＥＴ４６ａ,４７ａのドレインに接続されている。ＮチャネルＭＯＳＦＥＴ４８ａのゲートにはＰＷＭ信号が入力され、ＮチャネルＭＯＳＦＥＴ４８ｂのゲートには、ＮＯＴゲート４９により反転されたＰＷＭ信号が入力されている。   The circuit ground of the IC 20B is connected to the sources of N-channel MOSFETs 48a and 48b, and the drains of the N-channel MOSFETs 48a and 48b are connected to the drains of the P-channel MOSFETs 46a and 47a, respectively. A PWM signal is input to the gate of the N-channel MOSFET 48a, and a PWM signal inverted by the NOT gate 49 is input to the gate of the N-channel MOSFET 48b.

出力端子ＯＵＴには、ＮチャネルＭＯＳＦＥＴ５０ａ及び５０ｂのソースが接続されており、これらのゲートはＮチャネルＭＯＳＦＥＴ５０ａのドレインに接続されてカレントミラー回路５０（低電位側カレントミラー回路）を構成している。ＮチャネルＭＯＳＦＥＴ５０ａ，５０ｂのドレインは、それぞれ逆方向のダイオード５１ａ,５１ｂを介してＰチャネルＭＯＳＦＥＴ４６ｂ,４７ｂのドレインに接続されている。これらのダイオード５１ａ,５１ｂは、ＮチャネルＭＯＳＦＥＴ５がオンした場合の逆流防止用である。また、ＮチャネルＭＯＳＦＥＴ４４のゲート，ソース（電位基準側導通端子，グランド側導通端子）間には抵抗素子５２が接続されている。尚、カレントミラー回路５０についても、ＮチャネルＭＯＳＦＥＴ５０ａのドレインが基準電流経路に対応し、ＮチャネルＭＯＳＦＥＴ５０ｂのドレインがミラー電流経路に対応する。   The sources of N-channel MOSFETs 50a and 50b are connected to the output terminal OUT, and their gates are connected to the drain of the N-channel MOSFET 50a to constitute a current mirror circuit 50 (low potential side current mirror circuit). The drains of the N-channel MOSFETs 50a and 50b are connected to the drains of the P-channel MOSFETs 46b and 47b through the diodes 51a and 51b in the opposite directions, respectively. These diodes 51a and 51b are for preventing a backflow when the N-channel MOSFET 5 is turned on. A resistance element 52 is connected between the gate and source (potential reference side conduction terminal, ground side conduction terminal) of the N-channel MOSFET 44. In the current mirror circuit 50, the drain of the N-channel MOSFET 50a corresponds to the reference current path, and the drain of the N-channel MOSFET 50b corresponds to the mirror current path.

次に、第３実施例の作用について説明する。ＰＷＭ信号がローレベルを示すと、ＮチャネルＭＯＳＦＥＴ４８ａ，４８ｂは、それぞれオフ，オンとなる。これにより、カレントミラー回路４６はオフし、カレントミラー回路４７はオンする。すると、カレントミラー回路５０もオフする。したがって、ＮチャネルＭＯＳＦＥＴ４４のゲート電位は、ＰチャネルＭＯＳＦＥＴ４７ｂ，ダイオード５１ｂを介して供給される電流によりハイレベルとなり、ＮチャネルＭＯＳＦＥＴ４４がオンすることでクランプ作用を成す。この時、ＮチャネルＭＯＳＦＥＴ５のゲート−ソース間電圧は、ＮチャネルＭＯＳＦＥＴ４４のドレイン−ソース間電圧でクランプされる。   Next, the operation of the third embodiment will be described. When the PWM signal indicates a low level, the N-channel MOSFETs 48a and 48b are turned off and on, respectively. As a result, the current mirror circuit 46 is turned off and the current mirror circuit 47 is turned on. Then, the current mirror circuit 50 is also turned off. Therefore, the gate potential of the N-channel MOSFET 44 becomes high level by the current supplied via the P-channel MOSFET 47b and the diode 51b, and the N-channel MOSFET 44 is turned on to perform a clamping action. At this time, the gate-source voltage of the N-channel MOSFET 5 is clamped by the drain-source voltage of the N-channel MOSFET 44.

また、この時の出力端子ＯＵＴの電位は、回路グランドを基準とする電源電圧Ｖｓｓより、ＰチャネルＭＯＳＦＥＴ４７ｂのドレイン−ソース間電圧，ダイオード５１ｂの順方向電圧Ｖｆ，ＮチャネルＭＯＳＦＥＴ４４の閾値電圧Ｖｔを減じた電位となっている。   At this time, the potential of the output terminal OUT is obtained by subtracting the drain-source voltage of the P-channel MOSFET 47b, the forward voltage Vf of the diode 51b, and the threshold voltage Vt of the N-channel MOSFET 44 from the power supply voltage Vss with reference to the circuit ground. The potential is high.

一方、ＰＷＭ信号がハイレベルを示すと、ＮチャネルＭＯＳＦＥＴ４８ａ，４８ｂがそれぞれオン，オフとなり、カレントミラー回路４６はオンし、カレントミラー回路４７はオフする。すると、カレントミラー回路５０がオンする。したがって、ＮチャネルＭＯＳＦＥＴ４４のゲート電位は、ＮチャネルＭＯＳＦＥＴ５０ｂがオンすることでローレベルとなる。   On the other hand, when the PWM signal indicates a high level, the N-channel MOSFETs 48a and 48b are turned on and off, the current mirror circuit 46 is turned on, and the current mirror circuit 47 is turned off. Then, the current mirror circuit 50 is turned on. Therefore, the gate potential of the N-channel MOSFET 44 becomes low level when the N-channel MOSFET 50b is turned on.

以上のように第３実施例によれば、ＩＣ２０Ｂの出力端子ＯＵＴと外部グランドとの間に、もう１つのコイル４１が接続される構成において、ＮチャネルＭＯＳＦＥＴ４４のソース電位を、回路グランドの電位を基準として変換することで、ＮチャネルＭＯＳＦＥＴ４４のオン状態が固定されることを防止するＭＯＳ駆動回路４５を備えたので、ＮチャネルＭＯＳＦＥＴ５がスイッチング制御され、コイル４１の作用により出力端子ＯＵＴの電位が大きく低下する場合でも、ＮチャネルＭＯＳＦＥＴ４４を必要なタイミングでオフすることができる。そして、ＮチャネルＭＯＳＦＥＴ４４は電圧駆動側のトランジスタであるから、ＭＯＳ駆動回路４５によりゲート−ソース間の電位差を変化させることでスイッチング制御を簡単に行うことができる。   As described above, according to the third embodiment, in the configuration in which another coil 41 is connected between the output terminal OUT of the IC 20B and the external ground, the source potential of the N-channel MOSFET 44 is set to the potential of the circuit ground. Since the MOS driving circuit 45 that prevents the ON state of the N-channel MOSFET 44 from being fixed by converting as a reference is provided, the N-channel MOSFET 5 is controlled to be switched, and the potential of the output terminal OUT is increased by the action of the coil 41. Even when the voltage drops, the N-channel MOSFET 44 can be turned off at a necessary timing. Since the N-channel MOSFET 44 is a voltage driving transistor, switching control can be easily performed by changing the potential difference between the gate and the source by the MOS driving circuit 45.

そして、ＭＯＳ駆動回路４５を、カレントミラー回路４６，４７，５０により構成し、ＰＷＭ信号がローレベルを示す場合にカレントミラー回路４７を動作させてＮチャネルＭＯＳＦＥＴ４４をオンさせ、ＰＷＭ信号がハイレベルを示す場合にカレントミラー回路４６及び５０を動作させてＮチャネルＭＯＳＦＥＴ４４をオフさせるようにした。したがって、ＮチャネルＭＯＳＦＥＴ４４がオンした時の出力端子ＯＵＴの電位を、回路グランドを基準とする電源電圧Ｖｓｓより、ＰチャネルＭＯＳＦＥＴ４７ｂのドレイン−ソース間電圧，ダイオード５１ｂの順方向電圧Ｖｆ，ＮチャネルＭＯＳＦＥＴ４４の閾値電圧Ｖｔを減じた電位に設定することができる。   Then, the MOS drive circuit 45 is composed of current mirror circuits 46, 47 and 50, and when the PWM signal shows a low level, the current mirror circuit 47 is operated to turn on the N-channel MOSFET 44, and the PWM signal becomes a high level. In the case shown, the current mirror circuits 46 and 50 are operated to turn off the N-channel MOSFET 44. Accordingly, the potential of the output terminal OUT when the N-channel MOSFET 44 is turned on is determined based on the power source voltage Vss with reference to the circuit ground, the drain-source voltage of the P-channel MOSFET 47b, the forward voltage Vf of the diode 51b, the N-channel MOSFET 44 It can be set to a potential obtained by subtracting the threshold voltage Vt.

（第４実施例）
図８は第４実施例であり、第３実施例と異なる部分について説明する。第４実施例の駆動回路６１では、ＭＯＳ駆動回路６２（レベルシフト回路）を、第３実施例のＭＯＳ駆動回路４５よりも少ない素子数で構成している。すなわち、ＭＯＳ駆動回路４５より、カレントミラー回路４６及び５０，ＮチャネルＭＯＳＦＥＴ４８ａ,ＮＯＴゲート４９，ダイオード５１ａを削除している。 (Fourth embodiment)
FIG. 8 shows the fourth embodiment, and the differences from the third embodiment will be described. In the drive circuit 61 of the fourth embodiment, the MOS drive circuit 62 (level shift circuit) is configured with a smaller number of elements than the MOS drive circuit 45 of the third embodiment. That is, the current mirror circuits 46 and 50, the N-channel MOSFET 48a, the NOT gate 49, and the diode 51a are deleted from the MOS drive circuit 45.

次に、第４実施例の作用について説明する。ＰＷＭ信号がローレベルを示すと、ＮチャネルＭＯＳＦＥＴ４８ａがオンとなり、カレントミラー回路４７はオンする。したがって、ＮチャネルＭＯＳＦＥＴ４４のゲート電位は、ＰチャネルＭＯＳＦＥＴ４７ｂ，ダイオード５１ｂを介して供給される電流によりハイレベルとなり、ＮチャネルＭＯＳＦＥＴ４４がオンすることでクランプ作用を成す。一方、ＰＷＭ信号がハイレベルを示すと、ＮチャネルＭＯＳＦＥＴ４８ｂがオフとなり、カレントミラー回路４７はオフする。したがって、ＮチャネルＭＯＳＦＥＴ４４のゲート電位は抵抗素子５２によりプルダウンされてローレベルとなり、ＮチャネルＭＯＳＦＥＴ４４はオフとなる。   Next, the operation of the fourth embodiment will be described. When the PWM signal indicates a low level, the N-channel MOSFET 48a is turned on and the current mirror circuit 47 is turned on. Therefore, the gate potential of the N-channel MOSFET 44 becomes high level by the current supplied via the P-channel MOSFET 47b and the diode 51b, and the N-channel MOSFET 44 is turned on to perform a clamping action. On the other hand, when the PWM signal indicates a high level, the N-channel MOSFET 48b is turned off and the current mirror circuit 47 is turned off. Accordingly, the gate potential of the N-channel MOSFET 44 is pulled down by the resistance element 52 and becomes low level, and the N-channel MOSFET 44 is turned off.

以上のように構成される第４実施例によれば、第３実施例のＭＯＳ駆動回路４５よりも少ない素子数でＭＯＳ駆動回路６２を構成できる。但し、ＮチャネルＭＯＳＦＥＴ４４をターンオフする場合に、ＭＯＳ駆動回路４５ではゲート電位をＮチャネルＭＯＳＦＥＴ５０ｂにより引くことでローレベルにしているのに対し、第４実施例では抵抗素子５２によりプルダウンするだけなので、ターンオフ応答に関しては第３実施例の方がより速くなるというメリットがある。   According to the fourth embodiment configured as described above, the MOS drive circuit 62 can be configured with a smaller number of elements than the MOS drive circuit 45 of the third embodiment. However, when the N-channel MOSFET 44 is turned off, the MOS drive circuit 45 is set to the low level by pulling the gate potential by the N-channel MOSFET 50b, whereas in the fourth embodiment, it is only pulled down by the resistance element 52. Regarding the response, the third embodiment has an advantage that it is faster.

本発明は上記し又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
出力トランジスタを、ＩＧＢＴやＰチャネルＭＯＳＦＥＴで構成しても良い。 The present invention is not limited to the embodiments described above or shown in the drawings, and the following modifications or expansions are possible.
The output transistor may be composed of an IGBT or a P-channel MOSFET.

図面中、２はコイル（誘導性負荷）、５はＮチャネルＭＯＳＦＥＴ（出力トランジスタ）、７はＰＮＰトランジスタ（プル側トランジスタ）、１１はＮＰＮトランジスタ（第１制御用トランジスタ）、１３はダイオード（第１ダイオード）、１４はＮチャネルＭＯＳＦＥＴ（第２制御用トランジスタ）、１５はダイオード（第２ダイオード）、２１は駆動回路、２２はＮＰＮトランジスタ（クランプトランジスタ）、２５はダイオード（逆流防止用ダイオード）、３１は駆動回路、３２はマスク回路（クランプ作用無効化手段）、３３はカウンタ、３５はマルチプレクサ、４１はコイル（誘導性負荷）、４３は駆動回路、４４はＮチャネルＭＯＳＦＥＴ（クランプトランジスタ，電圧駆動型トランジスタ）、４５はＭＯＳ駆動回路（レベルシフト回路）、４６，４７はカレントミラー回路（第１，第２電源側カレントミラー回路）、５０はカレントミラー回路（低電位側カレントミラー回路）、５１ｂはダイオード（逆流防止用ダイオード）、６１は駆動回路、６２はＭＯＳ駆動回路（レベルシフト回路）を示す。   In the drawing, 2 is a coil (inductive load), 5 is an N-channel MOSFET (output transistor), 7 is a PNP transistor (pull-side transistor), 11 is an NPN transistor (first control transistor), and 13 is a diode (first transistor). Diode), 14 N-channel MOSFET (second control transistor), 15 diode (second diode), 21 drive circuit, 22 NPN transistor (clamp transistor), 25 diode (backflow prevention diode), 31 Is a drive circuit, 32 is a mask circuit (clamp action invalidating means), 33 is a counter, 35 is a multiplexer, 41 is a coil (inductive load), 43 is a drive circuit, 44 is an N-channel MOSFET (clamp transistor, voltage drive type) Transistor 45) is a MOS drive circuit (level shifter). , 46 and 47 are current mirror circuits (first and second power source side current mirror circuits), 50 is a current mirror circuit (low potential side current mirror circuit), 51b is a diode (backflow prevention diode), 61 is A drive circuit 62 is a MOS drive circuit (level shift circuit).

Claims (7)

電源と誘導性負荷との間に接続される出力トランジスタを駆動するトランジスタ駆動回路において、
前記出力トランジスタと前記誘導性負荷との共通接続点を出力端子とすると、前記出力端子とグランドとの間にフライホイールダイオードが接続されており、
電源と前記出力端子との間に直列接続される２つのトランジスタで構成され、前記出力トランジスタの制御端子に制御信号を出力するプッシュプル回路と、
このプッシュプル回路を構成するプル側トランジスタの制御端子とグランドとの間に接続される第１制御用トランジスタと、
この第１制御用トランジスタの制御端子とグランドとの間に接続され、制御信号が入力される第２制御用トランジスタと、
この第２制御用トランジスタがオフ状態になると、前記第１制御用トランジスタの制御端子に制御電流を供給するように接続される第１ダイオードと、
この第１ダイオードのアノードと、前記プッシュプル回路を構成するトランジスタの制御端子との間に接続される第２ダイオードと、
前記出力トランジスタの制御端子と前記出力端子との間に接続され、前記制御信号に応じて前記出力トランジスタがオフする際にオンとなるクランプトランジスタと、
このクランプトランジスタの制御端子に挿入される逆流防止用のダイオードとを備えることを特徴とするトランジスタ駆動回路。 In a transistor drive circuit that drives an output transistor connected between a power supply and an inductive load,
When a common connection point between the output transistor and the inductive load is an output terminal, a flywheel diode is connected between the output terminal and the ground,
A push-pull circuit configured by two transistors connected in series between a power source and the output terminal, and outputting a control signal to a control terminal of the output transistor;
A first control transistor connected between the control terminal of the pull-side transistor constituting the push-pull circuit and the ground;
A second control transistor connected between the control terminal of the first control transistor and the ground, to which a control signal is input;
A first diode connected to supply a control current to a control terminal of the first control transistor when the second control transistor is turned off;
A second diode connected between the anode of the first diode and a control terminal of a transistor constituting the push-pull circuit;
A clamp transistor connected between the control terminal of the output transistor and the output terminal, and turned on when the output transistor is turned off in response to the control signal;
A transistor drive circuit comprising: a backflow prevention diode inserted into a control terminal of the clamp transistor. 前記制御信号はＰＷＭ信号であり、
前記ＰＷＭ信号のデューティ比が所定値以上を示すと、前記クランプトランジスタがオンすることを阻止するクランプ作用無効化手段を備えたことを特徴とする請求項１記載のトランジスタ駆動回路。 The control signal is a PWM signal;
2. The transistor drive circuit according to claim 1, further comprising: a clamp action invalidating unit that prevents the clamp transistor from being turned on when a duty ratio of the PWM signal exceeds a predetermined value. 前記クランプ作用無効化手段は、前記ＰＷＭ信号がハイレベルを示す期間の長さをカウントし、前記期間の長さが前記所定値に相当する時間を超えると出力信号のレベルを変化させるカウンタと、
前記ＰＷＭ信号と、前記クランプトランジスタをオフにするレベルのオフ信号との何れかを選択して出力するマルチプレクサとを備え、
前記マルチプレクサは、前記カウンタからの出力信号のレベルが変化すると、前記オフ信号を選択して出力することを特徴とする請求項２記載のトランジスタ駆動回路。 The clamp action invalidating means counts the length of a period during which the PWM signal shows a high level, and a counter that changes the level of the output signal when the length of the period exceeds a time corresponding to the predetermined value;
A multiplexer that selects and outputs either the PWM signal or an off signal at a level that turns off the clamp transistor;
3. The transistor driving circuit according to claim 2, wherein the multiplexer selects and outputs the off signal when the level of the output signal from the counter changes. 前記出力端子とグランドとの間に、もう１つの誘導性負荷が接続される構成において、
前記クランプトランジスタのグランド側導通端子の電位を、回路グランドの電位を基準として変換することで、前記クランプトランジスタのオン状態が固定されることを防止するレベルシフト回路を備えたことを特徴とする請求項１ないし３の何れかに記載のトランジスタ駆動回路。 In the configuration in which another inductive load is connected between the output terminal and the ground,
A level shift circuit is provided, which converts the potential of the ground-side conduction terminal of the clamp transistor with reference to the potential of the circuit ground, thereby preventing the on-state of the clamp transistor from being fixed. Item 4. The transistor drive circuit according to any one of Items 1 to 3. 前記クランプトランジスタを、電圧駆動型のトランジスタで構成したことを特徴とする請求項４記載のトランジスタ駆動回路。   5. The transistor drive circuit according to claim 4, wherein the clamp transistor is a voltage drive type transistor. 前記レベルシフト回路は、電源側に構成され、前記制御信号の二値レベル変化に応じて制御される電源側カレントミラー回路を備え、
前記クランプトランジスタは、前記電源側カレントミラー回路にミラー電流が流れるとオンするように構成されることを特徴とする請求項５記載のトランジスタ駆動回路。 The level shift circuit includes a power supply side current mirror circuit configured on the power supply side and controlled in accordance with a binary level change of the control signal,
6. The transistor drive circuit according to claim 5, wherein the clamp transistor is configured to be turned on when a mirror current flows through the power supply side current mirror circuit. 前記クランプトランジスタの電位基準側導通端子に接続されて構成される低電位側カレントミラー回路を備え、
前記電源側カレントミラー回路は、前記制御信号が一方のレベルを示す場合に動作する第１電源側カレントミラー回路と、前記制御信号が他方のレベルを示す場合に動作する第２電源側カレントミラー回路とで構成され、
前記低電位側カレントミラー回路の基準電流経路とミラー電流経路とは、前記第１及び第２電源側カレントミラー回路のミラー電流経路にそれぞれ接続され、
前記クランプトランジスタの制御端子は、前記低電位側カレントミラー回路のミラー電流経路側に接続されることを特徴とする請求項６記載のトランジスタ駆動回路。 A low potential side current mirror circuit configured to be connected to the potential reference side conduction terminal of the clamp transistor;
The power supply side current mirror circuit includes a first power supply side current mirror circuit that operates when the control signal indicates one level, and a second power supply side current mirror circuit that operates when the control signal indicates the other level. And consists of
The reference current path and the mirror current path of the low potential side current mirror circuit are respectively connected to the mirror current paths of the first and second power supply side current mirror circuits,
7. The transistor drive circuit according to claim 6, wherein a control terminal of the clamp transistor is connected to a mirror current path side of the low potential side current mirror circuit.
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