JP2013010227A - Driving circuit of inkjet head, and inkjet head - Google Patents

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inkjet head
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Yoshifumi Takato
良史 高藤
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Abstract

PROBLEM TO BE SOLVED: To provide a driving circuit of an inkjet head which achieves both high voltage output and high-speed data transmission, and to provide the inkjet head.SOLUTION: There is provided the driving circuit of the inkjet head, which has one or a plurality of driving sections outputting a driving voltage waveform to apply potential chosen from among K pieces (K≥2) of potentials and a common potential to a prescribed number of loads, respectively, and discharging ink by driving the prescribed number of loads. There is provided also the inkjet head which has the driving circuit. The driving sections are each structured by stacking a plurality of semiconductor chips in the upper portion of a base material, generate a unit driving voltage waveform by using less than K pieces of voltages which is set being capable of being output from among K pieces of potentials and the common potential for each semiconductor chip in each of the semiconductor chips on the basis of data input to the driving sections, and generates a driving voltage waveform by further combining the generated unit driving voltage waveform.

Description

この発明は、インクジェットヘッドの駆動回路及びインクジェットヘッドに関する。   The present invention relates to an inkjet head drive circuit and an inkjet head.

従来、圧力室の壁面に設けられた圧電素子に電圧を印加して圧力室を変形させることで圧力室に連通するノズルからインクを吐出させて、印刷面に画像を形成するインクジェットヘッドを備えたインクジェットプリンターがある。   Conventionally, an ink jet head that forms an image on a printing surface by ejecting ink from a nozzle communicating with a pressure chamber by applying a voltage to a piezoelectric element provided on a wall surface of the pressure chamber to deform the pressure chamber is provided. There is an inkjet printer.

近年、インクジェットプリンターの性能が向上するのに伴って、インクジェットヘッドの精度を高める技術が求められている。そこで、インクジェットヘッドの精度を向上させる技術として、特許文献１には、複数の電圧印加パターンを設けることで階調再現性を高める技術が開示されている。また、特許文献２には、インクジェットヘッドの圧力室部分と駆動回路との間を３次元的に高さ方向に積層されたコネクターを用いて接続することでワイヤボンディングを不要とし、精度良く高集積化させる技術が開示されている。   In recent years, as the performance of ink jet printers has improved, there has been a demand for a technique for improving the accuracy of the ink jet head. Therefore, as a technique for improving the accuracy of the ink jet head, Patent Document 1 discloses a technique for improving gradation reproducibility by providing a plurality of voltage application patterns. In Patent Document 2, wire bonding is not required by connecting the pressure chamber portion of the inkjet head and the drive circuit using connectors that are three-dimensionally stacked in the height direction, and highly integrated with high accuracy. A technique for realizing the above is disclosed.

特開２００６−２４００４８号公報JP 2006-240048 A 特開２００６−２７９０１６号公報JP 2006-279016 A

一方、インクジェットプリンターの表示画素数を増加させるには、単位面積当たりのノズル数や圧力室の数を増加させる必要が生じる。このような高集積化を行うには、個々の圧力室を小型化する必要がある。また、表示画素数の増加に伴い、データの高速転送が要求される。しかしながら、小型の圧力室からインクを吐出させるには、従来と比較して高電圧を印加しなくてはならない。すると、高電圧を供給するための耐高電圧性能を備える駆動回路の配線が必要となり、駆動回路が大型化したり、より多くのデータを高速に伝送することが困難になったりするという問題がある。このように、相反する要求により、従来のインクジェットヘッドを駆動する回路では、集積度を上げながら、同時にデータ伝送速度の高速化を図ることが困難であるという課題があった。   On the other hand, in order to increase the number of display pixels of the ink jet printer, it is necessary to increase the number of nozzles and the number of pressure chambers per unit area. In order to achieve such high integration, it is necessary to downsize individual pressure chambers. Further, as the number of display pixels increases, high-speed data transfer is required. However, in order to eject ink from a small pressure chamber, it is necessary to apply a higher voltage than in the past. Then, wiring of a drive circuit having a high voltage resistance performance for supplying a high voltage is required, and there is a problem that the drive circuit becomes large and it becomes difficult to transmit more data at high speed. . Thus, due to conflicting demands, it has been difficult to increase the degree of integration and simultaneously increase the data transmission speed in a circuit that drives a conventional inkjet head.

この発明の目的は、高電圧出力とデータ伝送の高速化とを両立することの出来るインクジェットヘッドの駆動回路、及び、この駆動回路を搭載したインクジェットヘッドを提供することにある。   An object of the present invention is to provide an ink jet head drive circuit capable of achieving both high voltage output and high speed data transmission, and an ink jet head equipped with the drive circuit.

本発明は、上記目的を達成するため、請求項１に記載の発明は、
Ｋ（Ｋ≧２）個の電位の中から選択された電位又は共通電位を所定数の負荷に対して各々印加するための駆動電圧波形を出力する駆動部を１又は複数備え、前記所定数の負荷を駆動することでインクを吐出させるインクジェットヘッドの駆動回路であって、
前記駆動部は、
複数の半導体チップが基材の上部に積層されて構成され、
当該駆動部への入力データに基づき、前記複数の半導体チップの各々において、当該半導体チップ毎に前記Ｋ個の電位の中から出力可能に設定されたＫ個未満の出力可能電圧及び共通電位を用いて単位駆動電圧波形を生成し、
生成された当該単位駆動電圧波形を更に組み合わせることで、前記駆動電圧波形を生成する
ことを特徴としている。 In order to achieve the above object, the present invention described in claim 1
One or a plurality of drive units that output drive voltage waveforms for applying a potential selected from K (K ≧ 2) potentials or a common potential to a predetermined number of loads are provided, and the predetermined number A drive circuit for an inkjet head that ejects ink by driving a load,
The drive unit is
A plurality of semiconductor chips are stacked on top of the base material,
Based on the input data to the drive unit, in each of the plurality of semiconductor chips, less than K output possible voltages and common potentials set to be output from among the K potentials for each semiconductor chip are used. Unit drive voltage waveform
The drive voltage waveform is generated by further combining the generated unit drive voltage waveforms.

請求項２に記載の発明は、請求項１に記載のインクジェットヘッドの駆動回路において、
前記駆動電圧波形は、前記単位駆動電圧波形をワイヤードＯＲすることにより生成される
ことを特徴としている。 According to a second aspect of the present invention, in the drive circuit for an ink jet head according to the first aspect,
The drive voltage waveform is generated by performing a wired-OR operation on the unit drive voltage waveform.

請求項３に記載の発明は、請求項１又は２に記載のインクジェットヘッドの駆動回路において、
前記複数の半導体チップの各々において出力可能に設定された前記出力可能電圧は、前記複数の半導体チップ毎に全て異なる
ことを特徴としている。 According to a third aspect of the present invention, in the inkjet head drive circuit according to the first or second aspect,
The outputtable voltages set to be outputable in each of the plurality of semiconductor chips are all different for each of the plurality of semiconductor chips.

請求項４に記載の発明は、請求項３に記載のインクジェットヘッドの駆動回路において、
前記複数の半導体チップにおいて、各々１つずつ相異なる前記出力可能電圧が設定されている
ことを特徴としている。 According to a fourth aspect of the present invention, in the ink jet head drive circuit according to the third aspect,
In each of the plurality of semiconductor chips, the different outputtable voltages are set one by one.

請求項５に記載の発明は、請求項１〜４の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記複数の半導体チップの各々において、前記出力可能電圧の最高値は、前記半導体チップが前記基材に近い位置に積層されているほど低い
ことを特徴としている。 According to a fifth aspect of the present invention, in the drive circuit for an inkjet head according to any one of the first to fourth aspects,
In each of the plurality of semiconductor chips, the maximum value of the outputtable voltage is lower as the semiconductor chip is stacked closer to the base material.

請求項６に記載の発明は、請求項１〜４の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記複数の半導体チップの各々において、前記出力可能電圧の最高値は、前記半導体チップが前記基材に近い位置に積層されているほど高い
ことを特徴としている。 A sixth aspect of the present invention is the inkjet head drive circuit according to any one of the first to fourth aspects,
In each of the plurality of semiconductor chips, the maximum value of the outputtable voltage is higher as the semiconductor chips are stacked closer to the base material.

請求項７に記載の発明は、請求項３〜６の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記複数の半導体チップのうち、２段目以上の当該半導体チップの各々における前記出力可能電圧は、当該出力可能電圧を出力可能な半導体チップよりも下部に積層された半導体チップを介して前記基材から供給され、
前記出力可能電圧を出力可能な半導体チップのうち、最上段を除く当該半導体チップの各々より上部に積層された半導体チップには供給されない
ことを特徴としている。 The invention according to claim 7 is the ink jet head drive circuit according to any one of claims 3 to 6,
Among the plurality of semiconductor chips, the output possible voltage in each of the second and higher stages of the semiconductor chip is the base material via a semiconductor chip stacked below the semiconductor chip capable of outputting the output possible voltage. Supplied from and
Of the semiconductor chips capable of outputting the outputtable voltage, the semiconductor chips stacked above each of the semiconductor chips except the uppermost stage are not supplied.

請求項８に記載の発明は、請求項１〜７の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記複数の半導体チップの各々は、
前記半導体チップ毎に、前記入力データに基づいて、当該半導体チップが各々出力可能な前記出力可能電圧を出力するか否かを設定し、出力タイミングを設定し、出力継続期間を設定する設定手段と、
当該設定手段による設定に基づいて、前記出力可能電圧の出力の可否を切り替える切替手段とを備え、
前記切替手段は、前記半導体チップにおける前記出力可能電圧の数と等しい数設けられている
ことを特徴としている。 The invention according to claim 8 is the drive circuit of the ink jet head according to any one of claims 1 to 7,
Each of the plurality of semiconductor chips is
For each semiconductor chip, setting means for setting whether to output the outputtable voltage that can be output by each of the semiconductor chips based on the input data, setting an output timing, and setting an output continuation period; ,
Switching means for switching the output of the output possible voltage based on the setting by the setting means,
The switching means is provided in a number equal to the number of outputtable voltages in the semiconductor chip.

請求項９に記載の発明は、請求項８に記載のインクジェットヘッドの駆動回路において、
前記切替手段は、ＦＥＴを備え、
前記設定手段による設定に基づき当該ＦＥＴのゲート端子への印加電圧を変化させて前記ＦＥＴのソース端子及びドレイン端子の間の導通可否を制御することで、前記出力可能電圧の出力の可否を切り替える
ことを特徴としている。 According to a ninth aspect of the present invention, in the inkjet head drive circuit according to the eighth aspect,
The switching means includes a FET,
Switching whether or not the output possible voltage can be output by changing the voltage applied to the gate terminal of the FET based on the setting by the setting means and controlling the conduction between the source terminal and the drain terminal of the FET. It is characterized by.

請求項１０に記載の発明は、請求項９に記載のインクジェットヘッドの駆動回路において、
前記複数の半導体チップの各々において、
前記ＦＥＴのゲート端子へ印加されるハイレベル及びローレベルのゲート印加電圧と、前記ＦＥＴのサブストレート電圧とからなるＦＥＴ駆動電圧が全て異なるように設定され、
前記ＦＥＴ駆動電圧は、当該ＦＥＴ駆動電圧が設定される前記半導体チップが２段目以上に積層されたものである場合には、当該半導体チップよりも下部に積層された前記半導体チップを介して前記基材から供給される
ことを特徴としている。 A tenth aspect of the present invention is the ink jet head drive circuit according to the ninth aspect,
In each of the plurality of semiconductor chips,
The FET drive voltage consisting of the high-level and low-level gate application voltages applied to the gate terminal of the FET and the FET substrate voltage are all set differently,
In the case where the semiconductor chip to which the FET drive voltage is set is stacked in the second stage or more, the FET drive voltage is set via the semiconductor chip stacked below the semiconductor chip. It is characterized by being supplied from the base material.

請求項１１に記載の発明は、請求項１〜１０の何れか一項に記載のインクジェットヘッドの駆動回路において、
前記半導体チップの各々は、複数ビット単位の前記入力データを順番に記憶する記憶手段を備え、当該複数ビット単位の前記入力データについて、前記半導体チップの各々が何れのビットのデータを取得するかを指定するビット指定信号に基づいて、前記記憶手段から取得対象とする所定ビットのデータを抽出する
ことを特徴としている。 Invention of Claim 11 in the drive circuit of the inkjet head as described in any one of Claims 1-10,
Each of the semiconductor chips includes storage means for sequentially storing the input data in units of a plurality of bits, and for each of the input data in units of the plurality of bits, which bit data each of the semiconductor chips acquires. Based on a bit designation signal to be designated, data of a predetermined bit to be acquired is extracted from the storage means.

請求項１２に記載の発明は、請求項１１に記載のインクジェットヘッドの駆動回路において、
前記駆動部は、
前記積層された複数の半導体チップのうちの最下層の半導体チップに前記ビット指定信号の初期値が入力され、
当該複数の半導体チップの各々は、一層下の半導体チップから入力された前記ビット指定信号の値に所定のビット操作を行うことで変化させた後に一層上の半導体チップへ出力する構成である
ことを特徴としている。 A twelfth aspect of the present invention is the inkjet head drive circuit according to the eleventh aspect,
The drive unit is
The initial value of the bit designation signal is input to the lowermost semiconductor chip of the stacked semiconductor chips,
Each of the plurality of semiconductor chips has a configuration in which the value of the bit designation signal input from the lower semiconductor chip is changed by performing a predetermined bit operation and then output to the upper semiconductor chip. It is a feature.

請求項１３に記載の発明は、
請求項１〜１２の何れか一項に記載のインクジェットヘッドの駆動回路と、
当該インクジェットヘッドの駆動回路から出力された駆動電圧波形に基づいてインクを吐出するインク吐出部と、
を備えることを特徴とするインクジェットヘッドである。 The invention according to claim 13
A drive circuit for an inkjet head according to any one of claims 1 to 12,
An ink discharge unit that discharges ink based on a drive voltage waveform output from the drive circuit of the inkjet head; and
An inkjet head comprising:

本発明に従うと、インクジェットヘッドの駆動回路において、高電圧出力と高速データ伝送とを両立させることが出来るという効果がある。   According to the present invention, there is an effect that it is possible to achieve both high voltage output and high speed data transmission in the inkjet head drive circuit.

本発明の実施形態のインクジェットヘッドの内部構成の配置を示す断面図である。It is sectional drawing which shows arrangement | positioning of the internal structure of the inkjet head of embodiment of this invention. インクジェットヘッドにおける信号の流れを説明する図である。It is a figure explaining the flow of the signal in an inkjet head. インクジェットヘッドにおける信号の流れを説明する図である。It is a figure explaining the flow of the signal in an inkjet head. 駆動回路の内部構成を説明するブロック図である。It is a block diagram explaining the internal structure of a drive circuit. 第１実施形態の駆動回路を側面から見た模式図である。It is the schematic diagram which looked at the drive circuit of 1st Embodiment from the side. 第１実施形態の駆動回路におけるＩＣチップの内部構成の配置を示す平面図である。It is a top view which shows arrangement | positioning of the internal structure of the IC chip in the drive circuit of 1st Embodiment. 第１実施形態の駆動回路における駆動電圧波形の生成回路を説明する図である。It is a figure explaining the drive voltage waveform generation circuit in the drive circuit of 1st Embodiment. 第１実施形態の駆動回路から出力される駆動電圧波形を示す図である。It is a figure which shows the drive voltage waveform output from the drive circuit of 1st Embodiment. 第２実施形態の駆動回路の構成を説明するブロック図である。It is a block diagram explaining the structure of the drive circuit of 2nd Embodiment. 第２実施形態の駆動回路におけるＩＣチップの内部構成の配置を示す平面図である。It is a top view which shows arrangement | positioning of the internal structure of the IC chip in the drive circuit of 2nd Embodiment. 第３実施形態の駆動回路における駆動電圧波形の生成回路を説明する図である。It is a figure explaining the drive voltage waveform generation circuit in the drive circuit of 3rd Embodiment. 第３実施形態の駆動回路から出力される駆動電圧波形の例を示す図である。It is a figure which shows the example of the drive voltage waveform output from the drive circuit of 3rd Embodiment.

以下、本発明の実施の形態を図面に基づいて説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

［第１実施形態］
図１は、本発明の第１実施形態のインクジェットヘッド１の内部構成の配置を示す断面図である。 [First Embodiment]
FIG. 1 is a cross-sectional view showing the arrangement of the internal configuration of the inkjet head 1 according to the first embodiment of the present invention.

インクジェットヘッド１は、ヘッド基板１０と配線基板２０とが接着樹脂層３０によって接着されたインク吐出部１００と、インク吐出部１００からインク滴を吐出させるための駆動を行う駆動回路２００とを備えている。また、インク吐出部１００の上部には、インクを内部に貯留するインク室４０が設けられている。配線基板２０には、ＦＰＣ（フレキシブルプリント回路基板、基材）５０が設けられ、駆動回路２００は、このＦＰＣ５０上に設けられている。   The inkjet head 1 includes an ink discharge unit 100 in which the head substrate 10 and the wiring substrate 20 are bonded by an adhesive resin layer 30, and a drive circuit 200 that performs driving for discharging ink droplets from the ink discharge unit 100. Yes. In addition, an ink chamber 40 that stores ink therein is provided at an upper portion of the ink discharge unit 100. The wiring board 20 is provided with an FPC (flexible printed circuit board, base material) 50, and the drive circuit 200 is provided on the FPC 50.

インク吐出部１００には、インクの流路として、配線基板２０を貫通してインク室４０内のインクを下方へ搬送する孔部２１と、孔部２１と連通されてインクが供給される圧力室１２と、圧力室１２の下面と連通されて当該圧力室１２内のインクをインク滴として吐出するノズル１１と、が備えられている。また、インクジェットヘッド１は、インク吐出動作を行わせる構成として、圧力室１２の上面を覆う振動板１３と、振動板１３の上部に配設された負荷としての圧電素子１６と、圧電素子１６の下面に位置する共通電極１４と、圧電素子１６の上面に位置する個別電極１５と、個別電極１５を配線基板２０の側と接続するバンプ１７、２２と、配線基板２０におけるＦＰＣ５０からバンプ２２までの信号経路である上部配線２５、金属端子２４、及び、下部配線２３とを備えている。
これらの圧力室１２、振動板１３、共通電極１４、個別電極１５、圧電素子１６、バンプ１７、２２、下部配線２３、金属端子２４、上部配線２５、及び、孔部２１は、一のノズル１１に対して各々設けられて、一組のノズル機構を構成している。 The ink discharge unit 100 has a hole 21 that passes through the wiring substrate 20 and conveys the ink in the ink chamber 40 downward as an ink flow path, and a pressure chamber that is connected to the hole 21 and supplied with ink. 12 and a nozzle 11 communicating with the lower surface of the pressure chamber 12 and discharging ink in the pressure chamber 12 as ink droplets. In addition, the inkjet head 1 is configured to perform an ink ejection operation. The vibration plate 13 covers the upper surface of the pressure chamber 12, the piezoelectric element 16 as a load disposed on the vibration plate 13, and the piezoelectric element 16. The common electrode 14 located on the lower surface, the individual electrode 15 located on the upper surface of the piezoelectric element 16, the bumps 17 and 22 connecting the individual electrode 15 to the wiring board 20 side, and the FPC 50 to the bump 22 on the wiring board 20 An upper wiring 25, a metal terminal 24, and a lower wiring 23, which are signal paths, are provided.
These pressure chamber 12, diaphragm 13, common electrode 14, individual electrode 15, piezoelectric element 16, bumps 17 and 22, lower wiring 23, metal terminal 24, upper wiring 25, and hole 21 are formed by one nozzle 11. Are provided to form a set of nozzle mechanisms.

圧力室１２は、上面が振動板１３に覆われ、且つ、下面がノズル１１と連接される。圧力室１２は、振動板１３の振動に応じて内部に貯留するインクに圧力を付与して、インクをノズル１１へと押し出す。振動板１３は、圧電素子１６（電極１４）と圧力室１２との間に配設され、圧力室１２の上面に接合されている。この振動板１３は、圧電素子１６の変形に応じて振動し、圧力室１２内の圧力を変化させる。
圧電素子１６は、例えば、ＰＺＴ（チタン酸ジルコン酸鉛、ピエゾ）である。圧電素子１６は、上下を共通電極１４及び個別電極１５に挟まれて設けられ、共通電極１４と個別電極１５との間の電位差に応じて変形して振動板１３を振動させることで圧力室１２内の圧力を変化させるアクチュエータである。
個別電極１５から駆動回路２００までの間には、各々回路が設けられている。駆動回路２００から出力された駆動電圧波形は、個別電極１５のそれぞれに供給される。一方、共通電極１４は、各々共通電位に接続されたコモン電極である。本実施形態のインクジェットヘッド１では、共通電位として接地電位ＶＨ０が印加されている。 The pressure chamber 12 has an upper surface covered with the diaphragm 13 and a lower surface connected to the nozzle 11. The pressure chamber 12 applies pressure to the ink stored therein according to the vibration of the diaphragm 13 and pushes the ink to the nozzle 11. The vibration plate 13 is disposed between the piezoelectric element 16 (electrode 14) and the pressure chamber 12, and is joined to the upper surface of the pressure chamber 12. The diaphragm 13 vibrates according to the deformation of the piezoelectric element 16 and changes the pressure in the pressure chamber 12.
The piezoelectric element 16 is, for example, PZT (lead zirconate titanate, piezo). The piezoelectric element 16 is provided so that the upper and lower sides are sandwiched between the common electrode 14 and the individual electrode 15. The piezoelectric element 16 is deformed according to the potential difference between the common electrode 14 and the individual electrode 15 to vibrate the diaphragm 13, thereby causing the pressure chamber 12 to vibrate. It is an actuator that changes the internal pressure.
Each circuit is provided between the individual electrode 15 and the drive circuit 200. The drive voltage waveform output from the drive circuit 200 is supplied to each individual electrode 15. On the other hand, each common electrode 14 is a common electrode connected to a common potential. In the inkjet head 1 of the present embodiment, the ground potential VH0 is applied as a common potential.

ノズル１１は、圧力室１２から押し出されたインクを各々インク滴として吐出させる。この実施形態のインクジェットヘッド１では、２５６個配列されたノズル機構の列が４列に配置されて合計１０２４個設けられている。この第１ノズル列〜第４ノズル列１１０ａ〜１１０ｄは、各々ノズル列方向に３００ｄｐｉ（dot per inch）の解像度でノズルが配置されている。４列のノズル列１１０ａ〜１１ｄは、それぞれの間隔を埋めるように配置されて、インクジェットヘッド１は、全体として１２００ｄｐｉの解像度で出力が可能となっている。即ち、本実施形態のインクジェットヘッド１におけるノズルピッチは、２１．２μｍである。また、１０２４本の各ノズルに対する１ビット画像データを直列に入力して５０ｋＨｚの吐出周波数でインクを吐出させる場合には、約５０ＭＨｚでのデータ入力が必要になる。
なお、配列されるノズル機構の数は、これに限られない。また、複数の色について、それぞれ同様のインクジェットヘッド１を配置することができる。 The nozzle 11 ejects the ink pushed out from the pressure chamber 12 as ink droplets. In the inkjet head 1 of this embodiment, 256 rows of nozzle mechanisms arranged in 4 rows are arranged in a total of 1024. In the first to fourth nozzle rows 110a to 110d, nozzles are arranged with a resolution of 300 dpi (dot per inch) in the nozzle row direction. The four nozzle rows 110a to 11d are arranged so as to fill the respective intervals, and the inkjet head 1 can output at a resolution of 1200 dpi as a whole. That is, the nozzle pitch in the inkjet head 1 of the present embodiment is 21.2 μm. Further, when 1-bit image data for 1024 nozzles is input in series and ink is ejected at an ejection frequency of 50 kHz, data input at about 50 MHz is required.
The number of nozzle mechanisms arranged is not limited to this. Moreover, the same inkjet head 1 can be arranged for each of a plurality of colors.

図２、及び、図３は、インクジェットヘッドにおける信号経路を説明する図である。   2 and 3 are diagrams illustrating signal paths in the inkjet head.

図２に示すように、インク吐出部１００のノズル列１１０ａ〜１１０ｄに対応して、駆動回路２００には、４個の駆動部２１０ａ〜２１０ｄが各々設けられている。
これらの４個の駆動部２１０ａ〜２１０ｄへは、それぞれ画像データ、制御信号、及び、駆動信号が入力されて駆動電圧波形に変換される。そして、この駆動電圧波形がノズル列１１０ａ〜１１０ｄの各ノズル機構の圧電素子１６に供給されて、ノズル１１からインクを吐出させる。 As shown in FIG. 2, corresponding to the nozzle rows 110 a to 110 d of the ink discharge unit 100, the drive circuit 200 is provided with four drive units 210 a to 210 d.
Image data, control signals, and drive signals are input to these four drive units 210a to 210d, respectively, and converted into drive voltage waveforms. Then, this drive voltage waveform is supplied to the piezoelectric elements 16 of the nozzle mechanisms of the nozzle arrays 110 a to 110 d, and ink is ejected from the nozzles 11.

駆動部２１０ａ〜２１０ｄの各々は、それぞれ複数枚の駆動ＩＣ（Integrated Circuit）がカスケード接続されて形成されている。図３に示すように、ここでは、２枚の駆動ＩＣ２１１、２１２がカスケード接続された構成を示している。第１の駆動ＩＣ２１１及び第２の駆動ＩＣ２１２は、各々１２８本のノズルに対する１２８個の駆動電圧波形を生成して出力する。即ち、駆動ＩＣ２１１からは、１２８個のノズル機構各々における圧力室１２の壁面に設けられた圧電素子１６に対して供給する１２８個の駆動電圧波形出力ｏｕｔ１〜ｏｕｔ１２８が得られ、駆動ＩＣ２１２からは、他の１２８個のノズル機構各々における圧力室１２の壁面に設けられた圧電素子１６に対して供給する１２８個の駆動電圧波形出力ｏｕｔ１２９〜ｏｕｔ２５６が得られる。即ち、駆動部２１０ａ〜２１０ｄにより、合計４列１０２４個のノズル機構において、各々圧力室１２の壁面に設けられた圧電素子１６に対して１０２４個の駆動電圧波形が出力される。   Each of the drive units 210a to 210d is formed by cascading a plurality of drive ICs (Integrated Circuits). As shown in FIG. 3, here, a configuration in which two drive ICs 211 and 212 are cascade-connected is shown. The first drive IC 211 and the second drive IC 212 each generate and output 128 drive voltage waveforms for 128 nozzles. That is, from the driving IC 211, 128 driving voltage waveform outputs out1 to out128 supplied to the piezoelectric element 16 provided on the wall surface of the pressure chamber 12 in each of the 128 nozzle mechanisms are obtained. 128 drive voltage waveform outputs out129 to out256 supplied to the piezoelectric element 16 provided on the wall surface of the pressure chamber 12 in each of the other 128 nozzle mechanisms are obtained. That is, the drive units 210 a to 210 d output 1024 drive voltage waveforms to the piezoelectric elements 16 provided on the wall surfaces of the pressure chambers 12 in a total of 4 rows and 1024 nozzle mechanisms.

なお、各ノズル列１１０ａ〜１１０ｄによるデータ転送のタイミングや、各ノズル列１１０ａ〜１１０ｄにおけるインクの吐出タイミングは、各々独立に、或いは、連動して制御される。   Note that the data transfer timings of the nozzle arrays 110a to 110d and the ink ejection timings of the nozzle arrays 110a to 110d are controlled independently or in conjunction with each other.

次に、駆動回路の内部構成について説明する。
図４は、駆動回路の内部構成を説明する図である。
ここで、駆動回路２００における各駆動部２１０ａ〜２１０ｄの構成は同一であり、また、カスケード接続された駆動ＩＣの構成も同一であるので、以下では、駆動部２１０ａの第１の駆動ＩＣ２１１について説明する。 Next, the internal configuration of the drive circuit will be described.
FIG. 4 is a diagram illustrating the internal configuration of the drive circuit.
Here, the configuration of each of the drive units 210a to 210d in the drive circuit 200 is the same, and the configuration of the cascade-connected drive ICs is also the same. Therefore, the first drive IC 211 of the drive unit 210a will be described below. To do.

本実施形態における第１の駆動ＩＣ２１１は、シフトレジスター２２１（記憶手段）と、ラッチ回路２２２と、波形選択部（グレイスケールコントローラー）２２３と、バッファーアンプ２３１と、を備えている。シフトレジスター２２１、ラッチ回路２２２、及び、波形選択部２２３により、論理演算を行うロジック部２２０が構成されている。また、バッファーアンプ２３１は、ロジック部２２０の出力信号に基づくアナログデータを生成するアナログ部２３０に含まれる。   The first drive IC 211 in this embodiment includes a shift register 221 (storage means), a latch circuit 222, a waveform selection unit (grayscale controller) 223, and a buffer amplifier 231. The shift register 221, the latch circuit 222, and the waveform selection unit 223 constitute a logic unit 220 that performs a logical operation. The buffer amplifier 231 is included in the analog unit 230 that generates analog data based on the output signal of the logic unit 220.

これらの構成要素を含むこの第１の駆動ＩＣ２１１は、複数のＩＣチップ（半導体チップ）上に分割されて形成されている。この第１の駆動ＩＣ２１１は、複数のＩＣチップ上に、それぞれ、シフトレジスター２２１と、ラッチ回路２２２と、波形選択部２２３と、バッファーアンプ２３１などを１組ずつ備えている。
インクジェットヘッド１の外部、例えば、インクジェットプリンターの制御回路から送られる画像データＳｉｎ０〜Ｓｉｎ２は、１画素当たり３ビットのデータについてのそれぞれ１〜３ビット目のデータである。この画像データＳｉｎ０〜Ｓｉｎ２は、転送クロック信号ＤＣＬＫに同期してそれぞれ異なる３個のＩＣチップ上のシフトレジスター２２１に入力される。画像データＳｉｎ０〜Ｓｉｎ２は、それぞれのシフトレジスター２２１に２５６個ずつ入力されて、入力された順番に１２８個ずつ記憶される。入力データが１２８個を超えると、先に入力されたデータが順番に出力データＳｏｕｔ０〜Ｓｏｕｔ２として出力されて、カスケード接続された第２の駆動ＩＣ２１２における異なる３個のＩＣチップにそれぞれ続けて入力されていく。そして、２枚の駆動ＩＣ２１１、２１２にそれぞれ１２８ビットずつのデータが記憶されると、これらの記憶されたデータは、各ＩＣチップ上のラッチ回路２２２にパラレルデータとして一括して出力される。従って、シフトレジスター２２１に３ビットデータが２５６個ずつ入力された後に、合計７６８ビットのデータが並列にラッチ回路２２２に出力されることとなる。 The first driving IC 211 including these components is divided and formed on a plurality of IC chips (semiconductor chips). The first driving IC 211 includes a shift register 221, a latch circuit 222, a waveform selection unit 223, a buffer amplifier 231, and the like on a plurality of IC chips.
Image data Sin0 to Sin2 sent from the outside of the ink jet head 1, for example, from a control circuit of an ink jet printer, is data of 1 to 3 bits for 3 bits of data per pixel. The image data Sin0 to Sin2 are input to the shift registers 221 on three different IC chips in synchronization with the transfer clock signal DCLK. 256 pieces of image data Sin0 to Sin2 are input to each shift register 221, and 128 pieces are stored in the input order. When the number of input data exceeds 128, the previously input data is sequentially output as output data Sout0 to Sout2, and is successively input to each of three different IC chips in the cascade-connected second driving IC 212. To go. When 128 bits of data are stored in each of the two drive ICs 211 and 212, these stored data are collectively output as parallel data to the latch circuit 222 on each IC chip. Therefore, after 256 pieces of 3-bit data are input to the shift register 221, a total of 768-bit data is output to the latch circuit 222 in parallel.

ラッチ回路２２２は、シフトレジスター２２１から出力されたパラレルデータをラッチ信号ＬＡＴにより指定されたタイミングまで保持し、当該タイミングに同期して一斉に出力する。   The latch circuit 222 holds the parallel data output from the shift register 221 until the timing specified by the latch signal LAT, and outputs it simultaneously in synchronization with the timing.

波形選択部２２３は、ラッチ回路２２２から入力された画像データ信号に基づいて所望の駆動電圧波形を生成するための選択信号を同期クロック信号ＧＳＣＬＫに同期してバッファーアンプ２３１へ出力する。各ＩＣチップにおいて波形選択部２２３は、１個の単位駆動電圧波形を生成するための２個の選択信号を２本の出力バスから並列に出力する。即ち、各ビットデータの波形選択部２２３には、それぞれ１２８組２５６本の出力バスが設けられている。   The waveform selection unit 223 outputs a selection signal for generating a desired drive voltage waveform based on the image data signal input from the latch circuit 222 to the buffer amplifier 231 in synchronization with the synchronization clock signal GSCLK. In each IC chip, the waveform selection unit 223 outputs two selection signals for generating one unit drive voltage waveform in parallel from two output buses. That is, the waveform selection unit 223 for each bit data is provided with 128 sets and 256 output buses.

波形選択部２２３における１ビット当たり２本の出力バスは、各々バッファーアンプ２３１の入力バスに接続されて、バッファーアンプ２３１に選択信号が入力される。また、各ＩＣチップに入力される１ビットデータに対するバッファーアンプ２３１には、それぞれ電源電圧ＶＨ１、ＶＨ２、ＶＨ３が１つずつ入力される。バッファーアンプ２３１は、それぞれ、これらの選択信号及び電源電圧（出力可能電圧）に基づいて１２８個の単位駆動電圧波形を生成し、それから、各ビットデータに対応する３個の単位駆動電圧波形を合成して生成された駆動電圧波形をノズル列１１０ａの各ノズル機構における圧電素子１６に出力する。   Two output buses per bit in the waveform selection unit 223 are connected to the input buses of the buffer amplifier 231, respectively, and a selection signal is input to the buffer amplifier 231. Further, one power supply voltage VH1, VH2, and VH3 is input to the buffer amplifier 231 for 1-bit data input to each IC chip. The buffer amplifier 231 generates 128 unit drive voltage waveforms based on these selection signals and power supply voltages (outputtable voltages), and then synthesizes 3 unit drive voltage waveforms corresponding to each bit data. The drive voltage waveform generated in this manner is output to the piezoelectric element 16 in each nozzle mechanism of the nozzle row 110a.

次に、駆動回路の内部構成の配置について説明する。   Next, the arrangement of the internal configuration of the drive circuit will be described.

図５は、ＦＰＣ上に配置された駆動回路を側面から見た構造を示す模式図である。また、図６は、駆動回路を構成するＩＣチップの平面図である。ここで、図６（ａ）は、ＩＣチップの下面を上面側から透視して見た図であり、図６（ｂ）は、ＩＣチップの上面を上側から見た平面図である。   FIG. 5 is a schematic diagram showing the structure of the drive circuit arranged on the FPC as seen from the side. FIG. 6 is a plan view of an IC chip constituting the drive circuit. Here, FIG. 6A is a view of the lower surface of the IC chip seen through from the upper surface side, and FIG. 6B is a plan view of the upper surface of the IC chip viewed from the upper side.

図５に示すように、本実施形態の駆動回路２００において、３ビット画像データの各ビットに対応する３枚のＩＣチップ２１１ａ〜２１１ｃがＦＰＣ５０上に積層配置されている。この第１実施形態の駆動回路２００では、ＦＰＣ５０の上部に１ビット目のデータＳｉｎ０に対応する第１ＩＣチップ２１１ａが配置され、第１ＩＣチップ２１１ａの上部に２ビット目のデータＳｉｎ１に対応する第２ＩＣチップ２１１ｂが配置され、そして、第２ＩＣチップ２１１ｂの上部に３ビット目のデータＳｉｎ２に対応する第３ＩＣチップ２１１ｃが配置される。積層されたＦＰＣ５０、第１ＩＣチップ２１１ａ、第２ＩＣチップ２１１ｂ、及び、第３ＩＣチップ２１１ｃのそれぞれの間には、後に詳述するようにバンプが設けられることで、ＦＰＣ５０、第１ＩＣチップ２１１ａ、第２ＩＣチップ２１１ｂ、及び、第３ＩＣチップ２１１ｃ上の対向する面に配置されたパッド（金属電極）同士を接続し、互いに信号や電力がやり取りされる。このように駆動回路を複数枚のチップに分割して配置することで、各チップの上面及び下面にそれぞれ回路を設けることが可能になる。   As shown in FIG. 5, in the drive circuit 200 of the present embodiment, three IC chips 211 a to 211 c corresponding to each bit of the 3-bit image data are stacked on the FPC 50. In the driving circuit 200 according to the first embodiment, the first IC chip 211a corresponding to the first bit data Sin0 is disposed on the FPC 50, and the second IC corresponding to the second bit data Sin1 is disposed on the first IC chip 211a. The chip 211b is disposed, and the third IC chip 211c corresponding to the third bit data Sin2 is disposed on the second IC chip 211b. Bumps are provided between the stacked FPC 50, the first IC chip 211a, the second IC chip 211b, and the third IC chip 211c, as will be described in detail later, so that the FPC 50, the first IC chip 211a, and the second IC are provided. The pads (metal electrodes) arranged on the opposing surfaces on the chip 211b and the third IC chip 211c are connected to each other, and signals and power are exchanged with each other. Thus, by dividing the drive circuit into a plurality of chips, it is possible to provide circuits on the upper and lower surfaces of each chip.

ＦＰＣ５０上に設けられた４個の電源パッド２１０１ａ〜２１０１ｄには、それぞれ、電圧ＶＨ０〜ＶＨ３が供給されている。これらの電源パッド２１０１ａ〜２１０１ｄは、４箇所のバンプ２１７１を介して第１ＩＣチップ２１１ａの下面に設けられた４個の電源パッド２１１１ａ〜２１１１ｄと接続されることで、電圧ＶＨ０〜ＶＨ３が第１ＩＣチップ２１１ａに供給される。   Voltages VH0 to VH3 are supplied to the four power supply pads 2101a to 2101d provided on the FPC 50, respectively. These power supply pads 2101a to 2101d are connected to four power supply pads 2111a to 2111d provided on the lower surface of the first IC chip 211a via four bumps 2171 so that the voltages VH0 to VH3 are applied to the first IC chip. 211a.

第１ＩＣチップ２１１ａの下面には、図５、図６（ａ）に示すように、ＦＰＣ５０のパッド２１０１からバンプ２１７１を介して供給された電力を受け取る電源パッド２１１１と、電源パッド２１１１に接続され、第１ＩＣチップ２１１ａを貫通して電力を第１ＩＣチップ２１１ａの上面へ送る金属端子２１１２と、ＦＰＣ５０から送信される信号を受ける信号パッド２１１３と、信号パッド２１１３の各々に接続され、第１ＩＣチップ２１１ａを貫通して信号を第１ＩＣチップ２１１ａの上面へ送る金属端子２１１４と、シフトレジスター２２１と、ラッチ回路２２２と、波形選択部２２３と、波形選択部２２３が出力した選択信号に基づいて電圧ＶＨ１に係る単位駆動電圧波形を出力するアナログ部２３０と、駆動電圧パッド２１１７に接続され、第１ＩＣチップ２１１ａの上面から送られた単位駆動電圧波形とアナログ部２３０から出力された単位駆動電圧波形とを合成して駆動電圧波形を生成し、駆動電圧パッド２１１７に送る金属端子２１１８と、金属端子２１１８から受け取った駆動電圧波形をＦＰＣ５０へ送る駆動電圧パッド２１１７などが設けられている。金属端子２１１２、２１１４、２１１８は、例えば、ＴＳＶ（Through Silicon Via）である。
なお、後述するように、金属端子２１１８に入力されるアナログ部２３０の出力と、上面の駆動電圧パッド２１２７から送られた単位駆動電圧波形とが同時に接地電圧ＶＨ０以外の値をとることはない。 As shown in FIGS. 5 and 6A, the lower surface of the first IC chip 211a is connected to the power pad 2111 for receiving power supplied from the pad 2101 of the FPC 50 via the bump 2171 and the power pad 2111. The first IC chip 211a is connected to each of a metal terminal 2112 that passes through the first IC chip 211a and transmits power to the upper surface of the first IC chip 211a, a signal pad 2113 that receives a signal transmitted from the FPC 50, and a signal pad 2113. The metal terminal 2114 that penetrates and sends a signal to the upper surface of the first IC chip 211a, the shift register 221, the latch circuit 222, the waveform selection unit 223, and the voltage VH1 based on the selection signal output by the waveform selection unit 223. An analog unit 230 that outputs a unit drive voltage waveform and a drive voltage pad 2117 Subsequently, the unit drive voltage waveform sent from the upper surface of the first IC chip 211a and the unit drive voltage waveform outputted from the analog unit 230 are synthesized to generate a drive voltage waveform, and the metal terminal 2118 sent to the drive voltage pad 2117 In addition, a drive voltage pad 2117 for sending the drive voltage waveform received from the metal terminal 2118 to the FPC 50 is provided. The metal terminals 2112, 2114, and 2118 are, for example, TSV (Through Silicon Via).
As will be described later, the output of the analog unit 230 inputted to the metal terminal 2118 and the unit drive voltage waveform sent from the drive voltage pad 2127 on the upper surface do not take values other than the ground voltage VH0 at the same time.

ここで、本実施形態の第１ＩＣチップ２１１ａにおいて電圧ＶＨ１を供給する電源パッド２１１１ｂには、金属端子２１１２が接続されていない。従って、第１ＩＣチップ２１１ａに供給された電圧ＶＨ１は、第１ＩＣチップ２１１ａより上部の第２ＩＣチップ２１１ｂ及び第３ＩＣチップ２１１ｃには供給されない。また、電源パッド２１１１ｃに供給された電圧ＶＨ２は、金属端子２１１２を介して一つ上方にずれた電源パッド２１２１ｂに送られる。また、電源パッド２１１１ｄに供給された電圧ＶＨ３は、金属端子２１１２を介して電源パッド２１２１ｃ、２１２１ｄの両者に供給される。電源パッド２１１１ａに供給された電圧ＶＨ０は、金属端子２１１２を介してそのまま第１ＩＣチップ２１１ａ上面の電源パッド２１２１ａに供給されている。   Here, the metal terminal 2112 is not connected to the power supply pad 2111b that supplies the voltage VH1 in the first IC chip 211a of the present embodiment. Accordingly, the voltage VH1 supplied to the first IC chip 211a is not supplied to the second IC chip 211b and the third IC chip 211c above the first IC chip 211a. The voltage VH2 supplied to the power supply pad 2111c is sent to the power supply pad 2121b shifted upward by one through the metal terminal 2112. The voltage VH3 supplied to the power supply pad 2111d is supplied to both the power supply pads 2121c and 2121d through the metal terminal 2112. The voltage VH0 supplied to the power supply pad 2111a is supplied as it is to the power supply pad 2121a on the upper surface of the first IC chip 211a through the metal terminal 2112.

信号パッド２１１３がＦＰＣ５０から受け取る信号には、画像データＳｉｎ０〜Ｓｉｎ２、転送クロック信号ＤＣＬＫ、ラッチ信号ＬＡＴ、駆動信号ＰＬＳＴＩＭ０〜ＰＬＳＴＩＭ２、同期クロック信号ＧＳＣＬＫが含まれる。複数の信号パッド２１１３のうち、例えば、左側３個の信号パッド２１１３ａ〜２１１３ｃには、順番に画像データＳｉｎ０〜Ｓｉｎ２が１ビットずつ入力される。そして、第１ＩＣチップ２１１ａの下面では、最左端の信号パッド２１１３ａから画像データＳｉｎ０がシフトレジスター２２１へ入力される。   Signals received by the signal pad 2113 from the FPC 50 include image data Sin0 to Sin2, a transfer clock signal DCLK, a latch signal LAT, drive signals PLSTIM0 to PLSTIM2, and a synchronous clock signal GSCLK. Of the plurality of signal pads 2113, for example, the left three signal pads 2113a to 2113c are sequentially input with the image data Sin0 to Sin2 bit by bit. Then, on the lower surface of the first IC chip 211a, the image data Sin0 is input to the shift register 221 from the leftmost signal pad 2113a.

ここで、信号パッド２１１３ａは、金属端子２１１４に接続されておらず、従って、１ビット目の画像データＳｉｎ０は、第１ＩＣチップ２１１ａの上面には送られない。一方、金属端子２１１４ｂ、２１１４ｃに各々接続されて第１ＩＣチップ２１１ａの上面に送られた信号パッド２１１３ｂ、２１１３ｃの２、３ビット目画像データＳｉｎ１、Ｓｉｎ２は、第１ＩＣチップ２１１ａの上面においてそれぞれ１個左の信号パッド２１２３ａ、２１２３ｂに送られる。第１ＩＣチップ２１１ａの上面において、画像データを送るパッドがずれた結果、データがなくなる信号パッド２１２３ｃには、接地電圧ＶＨ０が供給される。
また、シフトレジスター２２１から出力された画像データＳｏｕｔ０〜Ｓｏｕｔ２は、出力用の信号パッド２１１３からＦＰＣ５０へ送られて、カスケード接続された他のＩＣチップへと出力される。 Here, the signal pad 2113a is not connected to the metal terminal 2114, and therefore the first bit image data Sin0 is not sent to the upper surface of the first IC chip 211a. On the other hand, the second and third bit image data Sin1 and Sin2 of the signal pads 2113b and 2113c respectively connected to the metal terminals 2114b and 2114c and sent to the upper surface of the first IC chip 211a are each one on the upper surface of the first IC chip 211a. The signal is sent to the left signal pads 2123a and 2123b. On the upper surface of the first IC chip 211a, the ground voltage VH0 is supplied to the signal pad 2123c in which data is lost as a result of displacement of the pad for sending image data.
Also, the image data Sout0 to Sout2 output from the shift register 221 is sent from the output signal pad 2113 to the FPC 50 and output to another cascaded IC chip.

信号パッド２１１３によりＦＰＣ５０から受け取ったその他のクロック信号や制御信号は、シフトレジスター２２１、ラッチ回路２２２、波形選択部２２３、及び、アナログ部２３０に入力されて、各部の動作制御や演算処理に用いられる。そして、アナログ部２３０において生成された１２８個のノズル機構における各圧電素子１６に対応する単位駆動電圧波形データは、それぞれ金属端子２１１８において駆動電圧波形に合成され、更に、駆動電圧パッド２１１７に送られて、バンプ２１７７、駆動電圧パッド２１０７を介してＦＰＣ５０へと出力される。   Other clock signals and control signals received from the FPC 50 by the signal pad 2113 are input to the shift register 221, the latch circuit 222, the waveform selection unit 223, and the analog unit 230, and are used for operation control and arithmetic processing of each unit. . The unit drive voltage waveform data corresponding to each piezoelectric element 16 in the 128 nozzle mechanisms generated in the analog unit 230 is combined with the drive voltage waveform at the metal terminal 2118, and further sent to the drive voltage pad 2117. Then, it is output to the FPC 50 via the bump 2177 and the drive voltage pad 2107.

一方、図６（ｂ）に示すように、第１ＩＣチップ２１１ａの上面には、下面から貫通して設けられている金属端子２１１２、２１１４、２１１８と、これらの金属端子２１１２、２１１４、２１１８に各々接続された電源パッド２１２１、信号パッド２１２３、及び、駆動電圧パッド２１２７などが配置されている。   On the other hand, as shown in FIG. 6B, the upper surface of the first IC chip 211a has metal terminals 2112, 2114, 2118 provided through the lower surface, and these metal terminals 2112, 2114, 2118, respectively. A connected power supply pad 2121, signal pad 2123, drive voltage pad 2127, and the like are arranged.

図５に示されているように、第１ＩＣチップ２１１ａの上面に設けられた電源パッド２１２１、信号パッド２１２３、及び、駆動電圧パッド２１２７の上部には、各々バンプ２１８１、２１８３、２１８７が設けられ、電源パッド２１２１、信号パッド２１２３、及び、駆動電圧パッド２１２７は、これらのバンプを介して第１ＩＣチップ２１１ａの上部に配置された第２ＩＣチップ２１１ｂの下面に設けられている各電源パッド２１３１ａ〜２１３１ｄ、信号パッド２１３３、及び、駆動電圧パッド２１３７に接続されている。   As shown in FIG. 5, bumps 2181, 2183, and 2187 are provided above the power supply pad 2121, the signal pad 2123, and the drive voltage pad 2127 provided on the upper surface of the first IC chip 211 a, respectively. The power supply pad 2121, the signal pad 2123, and the drive voltage pad 2127 are respectively provided with the power supply pads 2131 a to 2131 d provided on the lower surface of the second IC chip 211 b disposed above the first IC chip 211 a through these bumps. The signal pad 2133 and the drive voltage pad 2137 are connected.

第２ＩＣチップ２１１ｂの上下面、及び、第３ＩＣチップ２１１ｃの下面における各構成要素の配置は、上述の第１ＩＣチップ２１１ａにおける配置と同一であるので、説明を省略する。
上述のように、第２ＩＣチップ２１１ｂの下面において、電源パッド２１３１ａには電圧ＶＨ０が入力され、電源パッド２１３１ｂには電圧ＶＨ２が入力され、そして、電源パッド２１３１ｃ、２１３１ｄには、それぞれ電圧ＶＨ３が入力される。そして、第１ＩＣチップ２１１ａと同様の配線により、第２ＩＣチップ２１１ｂの上面、及び、第３ＩＣチップ２１１ｃの下面には電圧ＶＨ２が送られず、電源パッド２１４１ｂ〜２１４１ｄ、及び、電源パッド２１４１ｂ〜２１４１ｄにバンプ２１９１を介して接続された電源パッド２１５１ｂ〜２１５１ｄには、何れも電圧ＶＨ３が入力される。
なお、これら電源パッド２１１１、２１２１、２１３１、２１４１、２１５１、及び、金属端子２１１２、２１３２は、各駆動ＩＣが必要とする電力に応じて複数箇所に設けることが可能である。 Since the arrangement of the components on the upper and lower surfaces of the second IC chip 211b and the lower surface of the third IC chip 211c is the same as the arrangement of the first IC chip 211a, the description thereof is omitted.
As described above, on the lower surface of the second IC chip 211b, the voltage VH0 is input to the power pad 2131a, the voltage VH2 is input to the power pad 2131b, and the voltage VH3 is input to the power pads 2131c and 2131d, respectively. Is done. The voltage VH2 is not sent to the upper surface of the second IC chip 211b and the lower surface of the third IC chip 211c by the same wiring as the first IC chip 211a, and the power pads 2141b to 2141d and the power pads 2141b to 2141d The voltage VH3 is input to any of the power supply pads 2151b to 2151d connected via the bump 2191.
Note that these power supply pads 2111, 2112, 1311, 2141, 2151 and metal terminals 2112, 2132 can be provided at a plurality of locations in accordance with the power required for each driving IC.

また、第２ＩＣチップ２１１ｂの下面において、信号パッド２１３３の最左端から画像データＳｉｎ１がシフトレジスター２２１に入力されるとともに、第２ＩＣチップ２１１ｂの上面において、画像データＳｉｎ２が信号パッド２１４３の最左端に移動して送られる。そして、第３ＩＣチップ２１１ｃの下面において、バンプ２１９３を介して入力された画像データＳｉｎ２が信号パッド２１５３の最左端からシフトレジスター２２１に入力される。
このように、積層するＩＣチップにおける構成要素の配置を同一のものに揃えることで、製造工程を簡素化してコストを低減することが可能となる。 Further, the image data Sin1 is input to the shift register 221 from the leftmost end of the signal pad 2133 on the lower surface of the second IC chip 211b, and the image data Sin2 moves to the leftmost end of the signal pad 2143 on the upper surface of the second IC chip 211b. Sent. Then, on the lower surface of the third IC chip 211c, the image data Sin2 input via the bump 2193 is input to the shift register 221 from the leftmost end of the signal pad 2153.
Thus, by arranging the components in the stacked IC chips to be the same, the manufacturing process can be simplified and the cost can be reduced.

一方、第３ＩＣチップ２１１ｃの下面においてアナログ部２３０から出力された単位駆動電圧波形の信号は、駆動電圧パッド２１５７に送られ、バンプ２１９７を介して第２ＩＣチップ２１１ｂ上面の駆動電圧パッド２１４７から金属端子２１３８に送られる。金属端子２１３８では、この単位駆動電圧波形の信号が第２ＩＣチップ２１１ｂの下面のアナログ部２３０から出力された単位駆動電圧波形の信号と合成される。金属端子２１３８において合成された駆動電圧波形の信号は、駆動電圧パッド２１３７からバンプ２１８７を介して更に第１ＩＣチップ２１１ａの駆動電圧パッド２１２７、そして、金属端子２１１８に送られる。金属端子２１１８では、この合成された駆動電圧波形信号は、第１ＩＣチップ２１１ａの下面のアナログ部２３０から出力された単位駆動電圧波形の信号と更に合成される。この金属端子２１１８における合成された駆動電圧波形の信号は、駆動電圧パッド２１１７からバンプ２１７７を介してＦＰＣ５０の駆動電圧パッド２１０７に送られ、それから、各ノズル機構の圧電素子１６に出力される。このように、３枚のＩＣチップ２１１ａ〜２１１ｃのアナログ部２３０からそれぞれ出力された単位駆動電圧波形は、全て合成されてＦＰＣ５０へ出力される。   On the other hand, the unit drive voltage waveform signal output from the analog unit 230 on the lower surface of the third IC chip 211c is sent to the drive voltage pad 2157, and is connected to the metal terminal from the drive voltage pad 2147 on the upper surface of the second IC chip 211b via the bump 2197. 2138. At the metal terminal 2138, the unit drive voltage waveform signal is combined with the unit drive voltage waveform signal output from the analog unit 230 on the lower surface of the second IC chip 211b. The drive voltage waveform signal synthesized at the metal terminal 2138 is further sent from the drive voltage pad 2137 via the bump 2187 to the drive voltage pad 2127 of the first IC chip 211a and to the metal terminal 2118. At the metal terminal 2118, the combined drive voltage waveform signal is further combined with a unit drive voltage waveform signal output from the analog unit 230 on the lower surface of the first IC chip 211a. The combined drive voltage waveform signal at the metal terminal 2118 is sent from the drive voltage pad 2117 via the bump 2177 to the drive voltage pad 2107 of the FPC 50 and then output to the piezoelectric element 16 of each nozzle mechanism. Thus, all the unit drive voltage waveforms output from the analog units 230 of the three IC chips 211a to 211c are combined and output to the FPC 50.

このような構成により、第１ＩＣチップ２１１ａでは、画像データＳｉｎ０に基づいて電圧ＶＨ１による単位駆動電圧波形が生成され、電圧ＶＨ２、ＶＨ３による駆動電圧波形と合成されて出力される。また、第２ＩＣチップ２１１ｂでは、画像データＳｉｎ１に基づいて電圧ＶＨ２による単位駆動電圧波形が生成され、電圧ＶＨ３による単位駆動電圧波形と合成されて出力される。また、第３ＩＣチップ２１１ｃでは、画像データＳｉｎ２に基づいて電圧ＶＨ３による単位駆動電圧波形が生成されて出力される。   With such a configuration, the first IC chip 211a generates a unit drive voltage waveform based on the voltage VH1 based on the image data Sin0, and synthesizes and outputs the drive voltage waveform based on the voltages VH2 and VH3. In the second IC chip 211b, a unit drive voltage waveform based on the voltage VH2 is generated based on the image data Sin1, and is combined with the unit drive voltage waveform based on the voltage VH3 and output. In the third IC chip 211c, a unit drive voltage waveform based on the voltage VH3 is generated and output based on the image data Sin2.

次に、駆動回路において、駆動電圧波形を生成する具体的な構成及び手順について説明する。   Next, a specific configuration and procedure for generating a drive voltage waveform in the drive circuit will be described.

図７は、駆動回路において、選択信号から駆動電圧波形を生成して出力する部分の回路構成を示す図である。具体的には、ロジック部２２０の波形選択部２２３及びアナログ部２３０のバッファーアンプ２３１において、１個の圧電素子への駆動電圧波形を生成して出力する回路の構成が示されている。   FIG. 7 is a diagram showing a circuit configuration of a portion that generates and outputs a drive voltage waveform from a selection signal in the drive circuit. Specifically, the configuration of a circuit that generates and outputs a drive voltage waveform to one piezoelectric element in the waveform selection unit 223 of the logic unit 220 and the buffer amplifier 231 of the analog unit 230 is shown.

本実施形態の駆動回路において１個の圧電素子１６に対する駆動電圧波形を生成する生成回路は、各ＩＣチップ２１１ａ〜２１１ｃ上に１個ずつ合計３個設けられている。これら３個の生成回路２３１０ａ〜２３１０ｃに対し、各ＩＣチップ２１１ａ〜２１１ｃにおいてシフトレジスター２２１に入力された３ビット画像データの各ビットデータＳｉｎ０〜Ｓｉｎ２がそれぞれ入力される。   In the drive circuit of this embodiment, a total of three generation circuits for generating a drive voltage waveform for one piezoelectric element 16 are provided on each of the IC chips 211a to 211c. The bit data Sin0 to Sin2 of the 3-bit image data input to the shift register 221 in the IC chips 211a to 211c are input to the three generation circuits 2310a to 2310c, respectively.

生成回路２３１０ａ〜２３１０ｃは、波形選択部２２３における選択信号の生成手段として、それぞれ、論理演算部２２３１と、セレクター２２３２とを備える。本実施形態の波形選択部２２３は、論理演算部２２３１において画像データの値を波形パターンに変換するための駆動波形パターンデータを設定し、当該駆動波形パターンデータに基づいてセレクター２２３２で単位駆動電圧波形１個当たり２本の選択信号を生成して、同期クロック信号ＧＳＣＬＫに同期してアナログ部２３０に出力する構成となっている。本実施形態の波形選択部２２３では、第１ＩＣチップ２１１ａ〜第３ＩＣチップ２１１ｃからそれぞれ出力される３個の単位駆動電圧波形に対し、合計６個の選択信号が生成される。   The generation circuits 2310a to 2310c include a logic operation unit 2231 and a selector 2232 as selection signal generation means in the waveform selection unit 223, respectively. The waveform selection unit 223 of the present embodiment sets drive waveform pattern data for converting the value of the image data into a waveform pattern in the logic operation unit 2231, and a unit drive voltage waveform is selected by the selector 2232 based on the drive waveform pattern data. Two selection signals are generated per one and output to the analog unit 230 in synchronization with the synchronous clock signal GSCLK. In the waveform selection unit 223 of this embodiment, a total of six selection signals are generated for the three unit drive voltage waveforms respectively output from the first IC chip 211a to the third IC chip 211c.

生成回路２３１０ａの論理演算部２２３１では、ラッチ回路２２２から入力されたｎ番目の圧電素子１６に対応する１ビット目の画像データＳｉｎ０に基づき、電圧ＶＨ１の単位駆動電圧波形出力に対応する１個の駆動波形パターンデータが設定され、セレクター２２３２に出力される。同様に、生成回路２３１０ｂの論理演算部２２３１、及び、生成回路２３１０ｃの論理演算部２２３１には、２ビット目、３ビット目の画像データＳｉｎ１、Ｓｉｎ２がそれぞれラッチ回路２２２から入力され、ｎ番目の圧電素子１６への電圧ＶＨ２、ＶＨ３の単位駆動電圧波形出力に対応する駆動波形パターンデータがそれぞれ設定されて、セレクター２２３２に出力される。   In the logic operation unit 2231 of the generation circuit 2310a, one piece of output corresponding to the unit drive voltage waveform output of the voltage VH1 is based on the first bit image data Sin0 corresponding to the nth piezoelectric element 16 input from the latch circuit 222. Drive waveform pattern data is set and output to the selector 2232. Similarly, the logical operation unit 2231 of the generation circuit 2310b and the logical operation unit 2231 of the generation circuit 2310c receive the second and third bit image data Sin1 and Sin2 from the latch circuit 222, respectively, and the nth Drive waveform pattern data corresponding to the unit drive voltage waveform output of the voltages VH 2 and VH 3 to the piezoelectric element 16 is set and output to the selector 2232.

また、生成回路２３１０ａ〜２３１０ｃにおいて、セレクター２２３２には、それぞれ、２種類の駆動信号が同期クロック信号ＧＳＣＬＫと同期して入力される。ローレベルを規定する駆動信号ＰＬＳＴＩＭ０は、生成回路２３１０ａ〜２３１０ｃのセレクター２２３２に共通に入力される。他方、ハイレベルの期間を規定する３個の異なる駆動信号ＰＬＳＴＩＭ１〜ＰＬＳＴＩＭ３は、生成回路２３１０ａ〜２３１０ｃのセレクター２２３２にそれぞれ１つずつ入力される。即ち、生成回路２３１０ａのセレクター２２３２には、駆動信号ＰＬＳＴＩＭ１が入力され、生成回路２３１０ｂのセレクター２２３２には、駆動信号ＰＬＳＴＩＭ２が入力され、生成回路２３１０ｃのセレクター２２３２には、駆動信号ＰＬＳＴＩＭ３が入力される。   In the generation circuits 2310a to 2310c, two types of drive signals are input to the selector 2232 in synchronization with the synchronous clock signal GSCLK. The drive signal PLSTIM0 that defines the low level is commonly input to the selector 2232 of the generation circuits 2310a to 2310c. On the other hand, three different drive signals PLSTIM1 to PLSTIM3 that define high-level periods are input to the selectors 2232 of the generation circuits 2310a to 2310c one by one. That is, the drive signal PLSTIM1 is input to the selector 2232 of the generation circuit 2310a, the drive signal PLTIM2 is input to the selector 2232 of the generation circuit 2310b, and the drive signal PLTIM3 is input to the selector 2232 of the generation circuit 2310c. .

セレクター２２３２に入力されるこれら３種類の駆動信号及び駆動波形パターンデータに基づいて、２本の選択信号が生成されて出力される。２本の選択信号には、それぞれ、駆動信号ＰＬＳＴＩＭ１〜ＰＬＳＴＩＭ３か、又は、駆動信号ＰＬＳＴＩＭ０のいずれかが出力される。本実施形態の生成回路２３１０ａ〜２３１０ｃにおいて設定される駆動波形パターンデータは、論理演算部２２３１へ入力される１ビット画像データの信号レベルがハイレベル「１」であるかローレベル「０」であるかにより、セレクター２２３２においてこれらの駆動信号ＰＬＳＴＩＭ０〜ＰＬＳＴＩＭ３の出力先を定める。   Based on these three types of drive signals and drive waveform pattern data input to the selector 2232, two selection signals are generated and output. One of the drive signals PLTIM1 to PLSIM3 or the drive signal PLSIM0 is output to each of the two selection signals. In the drive waveform pattern data set in the generation circuits 2310a to 2310c of this embodiment, the signal level of the 1-bit image data input to the logic operation unit 2231 is the high level “1” or the low level “0”. Accordingly, the selector 2232 determines the output destination of these drive signals PLSTIM0 to PLSTIM3.

一方、生成回路２３１０ａ〜２３１０ｃには、バッファーアンプ２３１において選択信号に基づき単位駆動電圧波形を生成して出力するための構成として、それぞれ、第１のトランジスターＴＲ１と、第２のトランジスターＴＲ２と、インバーターＩ２と、レベルシフターＬ１、Ｌ２とが含まれている。   On the other hand, in the generation circuits 2310a to 2310c, as a configuration for generating and outputting a unit drive voltage waveform based on the selection signal in the buffer amplifier 231, a first transistor TR1, a second transistor TR2, and an inverter are respectively provided. I2 and level shifters L1 and L2 are included.

生成回路２３１０ｃには、出力可能電圧として第３の電源から電圧ＶＨ３（例えば、３０Ｖ）が入力される。生成回路２３１０ｂには、第３の電源から電圧ＶＨ３が入力され、出力可能電圧として第２の電源から電圧ＶＨ３より低い電圧ＶＨ２（例えば、２５Ｖ）が入力される。生成回路２３１０ａには、第２の電源から電圧ＶＨ２が入力され、出力可能電圧として第１の電源から電圧ＶＨ２より低い電圧ＶＨ１（例えば、２０Ｖ）が入力される。また、生成回路２３１０ａ〜２３１０ｃには、いずれも所定の共通電位ＶＨ０（本実施形態では、接地電圧）が入力されている。生成回路２３１０ａ〜２３１０ｃは、これらの入力電圧（ＦＥＴ駆動電圧）を用いて各々単位駆動電圧波形を生成する。
なお、生成回路２３１０ｃにおいて、レベルシフターＬ１、Ｌ２に供給される電源の入力及び配線と、第２のトランジスターＴＲ２に供給される電源の入力及び配線とを別個に形成し、電源パッド２１５１ｃ、２１５１ｂからそれぞれ電圧ＶＨ３を供給することにより、生成回路２３１０ｃの内部構成の配置が生成回路２３１０ａ、２３１０ｂと同一になるようにしても良い。 The generation circuit 2310c receives a voltage VH3 (for example, 30 V) from the third power supply as an outputable voltage. The generation circuit 2310b receives the voltage VH3 from the third power supply, and receives a voltage VH2 (for example, 25 V) lower than the voltage VH3 from the second power supply as an outputable voltage. A voltage VH2 is input from the second power supply to the generation circuit 2310a, and a voltage VH1 (for example, 20 V) lower than the voltage VH2 is input from the first power supply as an outputable voltage. In addition, a predetermined common potential VH0 (in this embodiment, a ground voltage) is input to the generation circuits 2310a to 2310c. The generation circuits 2310a to 2310c each generate a unit drive voltage waveform using these input voltages (FET drive voltages).
In the generation circuit 2310c, the input and wiring of the power supplied to the level shifters L1 and L2 and the input and wiring of the power supplied to the second transistor TR2 are separately formed, and the power supply pads 2151c and 2151b are connected. By supplying the voltage VH3, the internal configuration of the generation circuit 2310c may be the same as that of the generation circuits 2310a and 2310b.

第１のトランジスターＴＲ１は、ソース端子が接地されたＰ型ＦＥＴ（電界効果トランジスター）である。第１のトランジスターＴＲ１のゲート端子には、選択信号のうちの一本がレベルシフターＬ１を介して入力される。
この選択信号がローレベルの場合には、第１のトランジスターＴＲ１がオンとなって接地電圧ＶＨ０が出力される。選択信号がハイレベルの場合には、このハイレベル信号の電圧がレベルシフターＬ１によりドレイン電圧レベル以上に昇圧されてゲート端子に入力され、第１のトランジスターＴＲ１がオフとなる。従って、第１のトランジスターＴＲ１から接地電圧ＶＨ０が出力されない。 The first transistor TR1 is a P-type FET (field effect transistor) whose source terminal is grounded. One of the selection signals is input to the gate terminal of the first transistor TR1 through the level shifter L1.
When the selection signal is at a low level, the first transistor TR1 is turned on and the ground voltage VH0 is output. When the selection signal is at the high level, the voltage of the high level signal is boosted to the drain voltage level or higher by the level shifter L1 and input to the gate terminal, and the first transistor TR1 is turned off. Therefore, the ground voltage VH0 is not output from the first transistor TR1.

第２のトランジスターＴＲ２は、ドレイン端子に入力電圧ＶＨ１〜ＶＨ３の電源が接続されたＰ型ＦＥＴである。また、第２のトランジスターＴＲ２のゲート端子には、第１のトランジスターＴＲ１に入力されたものとは異なる方の選択信号がインバーターＩ２及びレベルシフターＬ２を介して入力される。インバーターＩ２は、この選択信号がハイレベルの場合には、信号レベルを反転してローレベル信号をゲート端子に出力する。この場合には、第２のトランジスターＴＲ２がオンとなって入力電圧が出力される。選択信号がローレベルの場合には、インバーターＩ２によりハイレベルに反転された信号は、レベルシフターＬ２によりドレイン電圧レベル以上に昇圧されてゲート端子に入力され、第２のトランジスターＴＲ２がオフとなる。従って、第２のトランジスターＴＲ２から入力電圧が出力されない。
これら第１のトランジスターＴＲ１、及び、第２のトランジスターＴＲ２により切替手段が構成される。 The second transistor TR2 is a P-type FET whose drain terminals are connected to power supplies of input voltages VH1 to VH3. Further, a selection signal different from that input to the first transistor TR1 is input to the gate terminal of the second transistor TR2 via the inverter I2 and the level shifter L2. When the selection signal is at a high level, the inverter I2 inverts the signal level and outputs a low level signal to the gate terminal. In this case, the second transistor TR2 is turned on and an input voltage is output. When the selection signal is at the low level, the signal inverted to the high level by the inverter I2 is boosted to the drain voltage level or higher by the level shifter L2 and input to the gate terminal, and the second transistor TR2 is turned off. Accordingly, the input voltage is not output from the second transistor TR2.
The first transistor TR1 and the second transistor TR2 constitute a switching unit.

ここで、第１のトランジスターＴＲ１及び第２のトランジスターＴＲ２のサブストレート電圧は、電圧ＶＨ３のみが供給される第３ＩＣチップ２１１ｃでは、ドレイン端子へ印加される電圧ＶＨ３（例えば、３０Ｖ）と等しく設定される。一方、第１ＩＣチップ２１１ａ、第２ＩＣチップ２１１ｂにおいては、ドレイン端子へ印加される電圧ＶＨ２（２５Ｖ）、ＶＨ１（２０Ｖ）よりサブストレート電圧を高く設定することができる（それぞれ、電圧ＶＨ３（３０Ｖ）、ＶＨ２（２５Ｖ））。しかしながら、第１ＩＣチップ２１１ａ、第２ＩＣチップ２１１ｂのように異なる２種類の電圧が供給されている場合であっても、例えば、電圧ＶＨ３と電圧ＶＨ２との間の電圧差が大きいような場合には、性質が劣化するので、同一電圧に設定しても良い。   Here, the substrate voltages of the first transistor TR1 and the second transistor TR2 are set equal to the voltage VH3 (for example, 30 V) applied to the drain terminal in the third IC chip 211c to which only the voltage VH3 is supplied. The On the other hand, in the first IC chip 211a and the second IC chip 211b, the substrate voltage can be set higher than the voltages VH2 (25V) and VH1 (20V) applied to the drain terminal (respectively, the voltage VH3 (30V), VH2 (25V)). However, even when two different voltages are supplied as in the first IC chip 211a and the second IC chip 211b, for example, when the voltage difference between the voltage VH3 and the voltage VH2 is large. Since the properties deteriorate, the same voltage may be set.

本実施形態の生成回路２３１０ａ〜２３１０ｃでは、第２のトランジスターＴＲ２のソース‐ドレイン間が導通して、第２のトランジスターＴＲ２のソースに入力されている電圧ＶＨ１〜ＶＨ３が出力されている期間には、第１のトランジスターＴＲ１のゲートには、レベルシフターＬ１によりハイレベルに昇圧された信号が入力されてＴＲ１のソース‐ドレイン間の導通がオフとなり、接地電圧ＶＨ０は、出力されない。   In the generation circuits 2310a to 2310c of this embodiment, the source and drain of the second transistor TR2 are conductive, and the voltages VH1 to VH3 input to the source of the second transistor TR2 are output. The signal boosted to the high level by the level shifter L1 is input to the gate of the first transistor TR1, and the conduction between the source and drain of TR1 is turned off, and the ground voltage VH0 is not output.

また、セレクター２２３２から駆動信号ＰＬＳＴＩＭ０がインバーターＩ２に出力される場合には、ハイレベル電圧が第２のトランジスターＴＲ２のゲート端子に印加されて、第２のトランジスターＴＲ２のソースに印加されている電圧ＶＨ１〜ＶＨ３は出力されない。反対に、第１のトランジスターＴＲ１のゲート端子には、ローレベル電圧が印加されて、接地電圧ＶＨ０が出力される。   When the drive signal PLSTIM0 is output from the selector 2232 to the inverter I2, the high level voltage is applied to the gate terminal of the second transistor TR2, and the voltage VH1 applied to the source of the second transistor TR2. ~ VH3 is not output. On the contrary, a low level voltage is applied to the gate terminal of the first transistor TR1, and the ground voltage VH0 is output.

第３ＩＣチップ２１１ｃから出力された単位駆動電圧波形は、駆動電圧パッド２１５７から第２ＩＣチップ２１１ｂに送られ、第２ＩＣチップ２１１ｂの金属端子２１３８で第２ＩＣチップ２１１ｂから出力された単位駆動電圧波形と合成される。また、この合成された駆動電圧波形は、駆動電圧パッド２１３７から第１ＩＣチップ２１１ａに送られ、第１ＩＣチップ２１１ａの金属端子２１１８で第１ＩＣチップ２１１ａから出力された単位駆動電圧波形と合成される。そして、生成された駆動電圧波形出力Ｏｕｔｎは、駆動電圧パッド２１１７からＦＰＣ５０に送られ、ｎ番目のノズル機構における圧電素子１６へと供給されることとなる。   The unit driving voltage waveform output from the third IC chip 211c is sent from the driving voltage pad 2157 to the second IC chip 211b, and is combined with the unit driving voltage waveform output from the second IC chip 211b at the metal terminal 2138 of the second IC chip 211b. Is done. The combined drive voltage waveform is sent from the drive voltage pad 2137 to the first IC chip 211a, and is combined with the unit drive voltage waveform output from the first IC chip 211a at the metal terminal 2118 of the first IC chip 211a. Then, the generated drive voltage waveform output Outn is sent from the drive voltage pad 2117 to the FPC 50 and supplied to the piezoelectric element 16 in the nth nozzle mechanism.

ここで、各生成回路２３１０ａ〜２３１０ｃからの単位駆動電圧波形がワイヤードＯＲにより合成されることにより駆動電圧波形が生成されることから、動作の安定上、本実施形態の生成回路２３１０ａ〜２３１０ｃにおける各セレクター２２３２から同時に複数のハイレベルが出力されることは禁止されている。従って、本実施形態の駆動回路に入力される駆動信号ＰＬＳＴＩＭ１、ＰＬＳＴＩＭ２、及び、駆動信号ＰＬＳＴＩＭ３がハイレベルになる期間は、全て異なっている。
この条件を満たす範囲において、駆動信号ＰＬＳＴＩＭ１〜ＰＬＳＴＩＭ３の波形は、インク吐出の制御方法により適宜設定することができる。
なお、本実施形態では、２本の選択信号を独立に出力したが、一般に、共通電圧及びＫ個の入力駆動信号に対し、Ｋ本の選択信号を出力すれば足りるので、例えば、１本の選択信号をインバーターＩ２に出力し、レベルシフターＬ２の出力を入力電圧及び接地電圧に接続されたＣＭＯＳに出力することとしても良い。 Here, since the drive voltage waveform is generated by synthesizing the unit drive voltage waveform from each of the generation circuits 2310a to 2310c by wired OR, each of the generation circuits 2310a to 2310c of the present embodiment is stable in terms of operation. Simultaneously outputting a plurality of high levels from the selector 2232 is prohibited. Accordingly, the periods during which the drive signals PLTIM1, PLSIM2 and the drive signal PLTIM3 input to the drive circuit of this embodiment are at a high level are all different.
As long as this condition is satisfied, the waveforms of the drive signals PLSTIM1 to PLSTIM3 can be set as appropriate according to the ink ejection control method.
In the present embodiment, the two selection signals are output independently. In general, however, it is sufficient to output K selection signals for the common voltage and K input drive signals. The selection signal may be output to the inverter I2, and the output of the level shifter L2 may be output to the CMOS connected to the input voltage and the ground voltage.

図８は、駆動回路２００から出力される５種類の駆動電圧波形を示す図である。   FIG. 8 is a diagram illustrating five types of drive voltage waveforms output from the drive circuit 200.

本実施形態では、図８（ａ）に示すように、駆動信号ＰＬＳＴＩＭ３のハイレベル期間に電圧ＶＨ３が印加された駆動電圧波形は、インクの乾燥防止用に用いられる波形である。また、図８（ｂ）、（ｃ）に示した駆動信号ＰＬＳＴＩＭ２、ＰＬＳＴＩＭ１のハイレベル期間に電圧ＶＨ２、ＶＨ１がそれぞれ印加された駆動電圧波形は、それぞれ、中液滴吐出波形、小液滴吐出波形を表す。図８（ｄ）に示すように、１つの駆動電圧波形（大液滴吐出波形）は、駆動信号ＰＬＳＴＩＭ１のハイレベル期間に電圧ＶＨ１を印加したものと、駆動信号ＰＬＳＴＩＭ２のハイレベル期間に電圧ＶＨ２を印加したものとを組み合わせたものである。また、第１ＩＣチップ２１１ａ〜第３ＩＣチップ２１１ｃの各セレクター２２３２から全てローレベル信号が出力される場合には、図８（ｅ）に示すように、非吐出波形として、駆動信号ＰＬＳＴＩＭ０に基づき接地電圧ＶＨ０が出力される。   In the present embodiment, as shown in FIG. 8A, the drive voltage waveform to which the voltage VH3 is applied during the high level period of the drive signal PLSTIM3 is a waveform used for preventing ink drying. The drive voltage waveforms to which the voltages VH2 and VH1 are applied during the high level period of the drive signals PLSTIM2 and PLSTIM1 shown in FIGS. 8B and 8C are the medium droplet ejection waveform and the small droplet ejection, respectively. Represents a waveform. As shown in FIG. 8D, one drive voltage waveform (large droplet discharge waveform) is obtained by applying the voltage VH1 during the high level period of the drive signal PLSIM1 and the voltage VH2 during the high level period of the drive signal PLSIM2. It is a combination of those applied with. When all the low level signals are output from the respective selectors 2232 of the first IC chip 211a to the third IC chip 211c, as shown in FIG. 8E, the ground voltage is generated based on the drive signal PLSIM0 as a non-ejection waveform. VH0 is output.

上記のように、第１実施形態のインクジェットヘッド１によれば、駆動回路２００を複数のＩＣチップ２１１ａ〜２１１ｃに分割してＦＰＣ５０上に積層し、それぞれのＩＣチップ２１１ａ〜２１１ｃに対して異なる電圧ＶＨ１〜ＶＨ３を供給する。そして、入力される１画素当たり３ビットで表された画像データを各ビットデータに分割して、それぞれのＩＣチップ２１１ａ〜２１１ｃに入力させ、各駆動電圧ＶＨ１〜ＶＨ３に係る単位駆動電圧波形を個別に生成する。それから、これらの単位駆動電圧波形をワイヤードＯＲによって合成することによって、駆動電圧波形を生成する。このように、複数ビットのデータを並列に処理することで、データ入力速度を高速化し、インクの吐出周波数を高く設定することが出来る。   As described above, according to the inkjet head 1 of the first embodiment, the drive circuit 200 is divided into the plurality of IC chips 211a to 211c and stacked on the FPC 50, and different voltages are applied to the respective IC chips 211a to 211c. VH1 to VH3 are supplied. Then, the input image data represented by 3 bits per pixel is divided into each bit data and input to the respective IC chips 211a to 211c, and unit drive voltage waveforms related to the respective drive voltages VH1 to VH3 are individually provided. To generate. Then, these unit drive voltage waveforms are synthesized by wired OR to generate a drive voltage waveform. Thus, by processing a plurality of bits of data in parallel, the data input speed can be increased and the ink ejection frequency can be set high.

また、供給電圧毎に異なるＩＣチップ上に回路を形成することで、電圧が高くなるに従って配線幅を太くすることが容易に可能となるので、容易に適切な配線幅に調整することが出来、従って、第１ＩＣチップ２１１ａ〜第３ＩＣチップ２１１ｃのサイズを好適に調整可能であると共に、信号入力に対する応答性を高めて精度を向上させることが出来る。   In addition, by forming a circuit on a different IC chip for each supply voltage, it is possible to easily increase the wiring width as the voltage increases, so it can be easily adjusted to an appropriate wiring width, Accordingly, the sizes of the first IC chip 211a to the third IC chip 211c can be suitably adjusted, and the responsiveness to the signal input can be improved to improve the accuracy.

また、複数のＩＣチップ２１１ａ〜２１１ｃを積層させることで、回路設計が複雑化せずに、容易に複数電圧に対する電圧波形のワイヤードＯＲを取得して、複数チャンネル分のノズル機構の圧電素子１６に対する駆動電圧波形を得ることができる。   Also, by laminating a plurality of IC chips 211a to 211c, a wired OR of a voltage waveform for a plurality of voltages can be easily obtained without complicating the circuit design, and the piezoelectric elements 16 of the nozzle mechanism for a plurality of channels can be obtained A drive voltage waveform can be obtained.

また、駆動電圧レベル毎に同一形状のＩＣチップを積層するので、複数の駆動電圧による駆動電圧波形を出力する場合であっても配線が複雑化せず、容易に駆動回路を形成することができる。   In addition, since IC chips having the same shape are stacked for each driving voltage level, wiring is not complicated even when driving voltage waveforms based on a plurality of driving voltages are output, and a driving circuit can be easily formed. .

また、ＦＰＣ５０の上部に供給電圧が低いものから順番にＩＣチップ２１１ａ〜２１１ｃを積層することで、高電圧回路をＦＰＣ５０などの他の部分から離隔することによる絶縁性を高めることが出来る。   Further, by stacking the IC chips 211a to 211c in order from the lowest supply voltage on the top of the FPC 50, it is possible to improve the insulation by separating the high voltage circuit from other parts such as the FPC 50.

また、駆動電圧波形の生成回路２３１０ａ〜２３１０ｃにおいて、ＦＥＴを用いて出力電圧の駆動を行うことで、容易に供給電圧のオンオフを制御することが出来る。また、各ＩＣチップ２１１ａ〜２１１ｃに供給される電圧に基づいて、ＦＥＴのサブストレート電圧と供給電圧とを適宜に制御することで、精度良く駆動電圧波形を生成することが出来る。   In addition, in the drive voltage waveform generation circuits 2310a to 2310c, the output voltage is driven using an FET, so that the on / off state of the supply voltage can be easily controlled. Further, the drive voltage waveform can be generated with high accuracy by appropriately controlling the substrate voltage and the supply voltage of the FET based on the voltages supplied to the IC chips 211a to 211c.

［変形例］
次に、第１実施形態のインクジェットヘッドの変形例について説明する。
この変形例のインクジェットヘッドは、第１実施形態のインクジェットヘッドの構成において、電源パッド２１１１ｂ〜２１１１ｄに供給する電圧の順番を入れ替えて、生成回路２３１０ａ〜２３１０ｃに供給される電圧を変更したものである。他の構成は、第１実施形態のインクジェットヘッドと同一であり、説明を省略する。 [Modification]
Next, a modification of the ink jet head according to the first embodiment will be described.
The inkjet head of this modification is obtained by changing the voltage supplied to the generation circuits 2310a to 2310c by changing the order of the voltages supplied to the power supply pads 2111b to 2111d in the configuration of the inkjet head of the first embodiment. . Other configurations are the same as those of the ink jet head of the first embodiment, and a description thereof will be omitted.

変形例のインクジェットヘッド１では、電源パッド２１１１ｂに電圧ＶＨ３（３０Ｖ）が供給されて最もＦＰＣ５０に近い第１ＩＣチップ２１１ａで用いられ、電源パッド２１１１ｃに電圧ＶＨ２（２５Ｖ）が供給されて積層された真ん中の第２ＩＣチップ２１１ｂで用いられ、また、電源パッド２１１１ｄに電圧ＶＨ１（２０Ｖ）が供給されてＦＰＣ５０から最も遠い最上層の第３ＩＣチップ２１１ｃで用いられる。この場合には、トランジスターＴＲ２のサブストレート電圧をドレイン端子への供給電圧以上とするという条件により、全てのＩＣチップ２１１ａ〜２１１ｃにおいて、サブストレート電圧とドレイン端子への供給電圧とが等しくなるように構成される。
或いは、第１ＩＣチップ２１１ａに供給された電圧ＶＨ１〜ＶＨ３を全て第２ＩＣチップ２１１ｂにも送るように回路を別個に構成することで、上記第１実施形態と同様の電圧供給を行うことが出来る。 In the inkjet head 1 of the modified example, the voltage VH3 (30 V) is supplied to the power supply pad 2111b and used in the first IC chip 211a closest to the FPC 50, and the voltage VH2 (25V) is supplied to the power supply pad 2111c and stacked. The second IC chip 211b is used, and the voltage VH1 (20V) is supplied to the power supply pad 2111d and used in the third IC chip 211c in the uppermost layer farthest from the FPC 50. In this case, under the condition that the substrate voltage of the transistor TR2 is equal to or higher than the supply voltage to the drain terminal, the substrate voltage and the supply voltage to the drain terminal are equal in all the IC chips 211a to 211c. Composed.
Alternatively, by separately configuring the circuit so that all the voltages VH1 to VH3 supplied to the first IC chip 211a are also sent to the second IC chip 211b, the same voltage supply as in the first embodiment can be performed.

この変形例のインクジェットヘッド１によれば、ＦＰＣ５０に近い下層に設けられたＩＣチップほど高電圧出力を行うように構成したので、第１実施形態のインクジェットヘッド１においては、高電圧を用いない下層のＩＣチップでも考慮する必要のあった電源パッド周囲の耐高電圧性を考慮する必要が無くなる。   According to the inkjet head 1 of this modified example, the IC chip provided in the lower layer close to the FPC 50 is configured to output a higher voltage. Therefore, in the inkjet head 1 of the first embodiment, the lower layer that does not use a high voltage. This eliminates the need to consider the high voltage resistance around the power supply pad, which had to be taken into consideration even with the IC chip.

［第２実施形態］
次に、第２実施形態のインクジェットヘッドの駆動回路について説明する。 [Second Embodiment]
Next, the drive circuit for the inkjet head of the second embodiment will be described.

図９は、第２実施形態のインクジェットヘッドに用いられる駆動回路の全体構成を説明するブロック図である。
本実施形態のインクジェットヘッドの駆動回路２００ｂでは、２ビット画像データに基づいてインクの吐出制御が行われる。インクジェットヘッド１が備える駆動回路２００ｂは、画像データのビット数（２ビット）に対応して、２枚のＩＣチップ２１１ｄ、２１１ｅがＦＰＣ５０の上部に積層配置される。 FIG. 9 is a block diagram illustrating the overall configuration of a drive circuit used in the inkjet head of the second embodiment.
In the ink jet head drive circuit 200b of the present embodiment, ink ejection control is performed based on 2-bit image data. In the drive circuit 200b included in the inkjet head 1, two IC chips 211d and 211e are stacked on the FPC 50 in correspondence with the number of bits of image data (2 bits).

本実施形態のＩＣチップ２１１ｄ、２１１ｅにおけるシフトレジスター２２１ｂは、それぞれ、シリアルに入力される画像データＳｉｎ０、Ｓｉｎ１に対して、当該２ビット分のデータをパラレルに保持することが可能な構成となっている。また、ＩＣチップ２１１ｄ、２１１ｅには、それぞれどちらのビットデータを利用するかを指定するビットセレクト信号ＢＩＴＳＥＬが入力されている。シフトレジスター２２１ｂは、ビットセレクト信号ＢＩＴＳＥＬに基づいて、何れかのビットデータ、例えば、ＩＣチップ２１１ｄでは１ビット目のデータＳｉｎ０、ＩＣチップ２１１ｅでは２ビット目のデータＳｉｎ１をそれぞれラッチ回路２２２に出力する。そして、ＩＣチップ２１１ｄのバッファーアンプ２３１ｂには、出力可能電圧として電圧ＶＨ１のみが供給され、ＩＣチップ２１１ｅのバッファーアンプ２３１ｂには、出力可能電圧として電圧ＶＨ２のみが供給されて、各々駆動電圧波形が出力される構成となっている。
以上の点を除く、その他の構成は、第１実施形態のインクジェットヘッド１における駆動回路２００と同一の構成であり、同一符号を付して説明を省略する。 The shift register 221b in the IC chips 211d and 211e of the present embodiment has a configuration capable of holding the data for 2 bits in parallel with the serially input image data Sin0 and Sin1. Yes. Further, a bit select signal BITSEL that designates which bit data is to be used is input to each of the IC chips 211d and 211e. Based on the bit select signal BITSEL, the shift register 221b outputs any bit data, for example, the first bit data Sin0 in the IC chip 211d and the second bit data Sin1 in the IC chip 211e to the latch circuit 222, respectively. . Then, only the voltage VH1 is supplied to the buffer amplifier 231b of the IC chip 211d as the output possible voltage, and only the voltage VH2 is supplied to the buffer amplifier 231b of the IC chip 211e as the output possible voltage. It is configured to output.
Except for the above points, the other configuration is the same as that of the drive circuit 200 in the inkjet head 1 of the first embodiment.

次に、この第２実施形態のＩＣチップ２１１ｄ、２１１ｅにおけるデータの流れについて詳しく説明する。   Next, the data flow in the IC chips 211d and 211e of the second embodiment will be described in detail.

図１０は、第２実施形態のＩＣチップ２１１ｄにおける下面（ａ）と上面（ｂ）の平面図である。   FIG. 10 is a plan view of the lower surface (a) and the upper surface (b) of the IC chip 211d of the second embodiment.

図１０（ａ）に示すように、ＩＣチップ２１１ｄの下面における各構成の配置は、ＦＰＣ５０から供給された３種類の電力を受け取る電源パッド４１１１と、電源パッド４１１１に接続され、ＩＣチップ２１１ｄを貫通して電力をＩＣチップ２１１ｄの上面へ送る金属端子４１１２と、信号パッド４１１３の各々に接続され、ＩＣチップ２１１ｄを貫通して信号をＩＣチップ２１１ｄの上面へ送る金属端子４１１４と、を除いて、第１実施形態における第１ＩＣチップ２１１ａの下面における各構成と同一である。   As shown in FIG. 10A, the arrangement of each component on the lower surface of the IC chip 211d is connected to the power supply pad 4111 that receives three types of power supplied from the FPC 50 and the power supply pad 4111, and penetrates the IC chip 211d. The metal terminal 4112 that sends power to the upper surface of the IC chip 211d and the metal terminal 4114 that is connected to each of the signal pads 4113 and passes through the IC chip 211d and sends signals to the upper surface of the IC chip 211d, It is the same as each structure in the lower surface of the 1st IC chip 211a in 1st Embodiment.

電源パッド４１１１において、電源パッド４１１１ａには接地電圧ＶＨ０が供給され、電源パッド４１１１ｂには電圧ＶＨ１が供給され、また、電源パッド４１１１ｃには、電圧ＶＨ２が供給される。ここで、本実施形態において電圧ＶＨ１を供給する電源パッド４１１１ｂには、金属端子４１１２が接続されていない。従って、ＩＣチップ２１１ｄに供給された電圧ＶＨ１は、ＩＣチップ２１１ｄより上部のＩＣチップ２１１ｅには供給されない。また、電源パッド４１１１ｃに供給された電圧ＶＨ２は、金属端子４１１２を介して送られたＩＣチップ２１１ｄの上面において、電源パッド４１２１ｂ、４１２１ｃに分配される。電源パッド４１２１ａ、４１２１ｂ、４１２１ｃに送られた接地電圧ＶＨ０及び電圧ＶＨ２は、それぞれ図示略のバンプを介してＩＣチップ２１１ｅに送られる。   In the power supply pad 4111, the ground voltage VH0 is supplied to the power supply pad 4111a, the voltage VH1 is supplied to the power supply pad 4111b, and the voltage VH2 is supplied to the power supply pad 4111c. Here, in the present embodiment, the metal terminal 4112 is not connected to the power supply pad 4111b that supplies the voltage VH1. Therefore, the voltage VH1 supplied to the IC chip 211d is not supplied to the IC chip 211e above the IC chip 211d. Further, the voltage VH2 supplied to the power supply pad 4111c is distributed to the power supply pads 4121b and 4121c on the upper surface of the IC chip 211d sent via the metal terminal 4112. The ground voltage VH0 and voltage VH2 sent to the power supply pads 4121a, 4121b, 4121c are sent to the IC chip 211e via bumps not shown.

ＩＣチップ２１１ｄの下面では、電源パッド４１１１ａ、４１１１ｂからアナログ部２３０に電圧ＶＨ０、ＶＨ１が供給され、ＩＣチップ２１１ｅの下面では、電源パッド４１３１ａ、４１３１ｂからアナログ部２３０に電圧ＶＨ０、ＶＨ２が供給される。
なお、本実施の形態のバッファーアンプ２３１ｂにおける生成回路２３１０ａ、２３１０ｂでは、サブストレート電圧とドレイン端子への供給電圧とは、等しく設定されている。 On the lower surface of the IC chip 211d, voltages VH0 and VH1 are supplied from the power supply pads 4111a and 4111b to the analog unit 230, and on the lower surface of the IC chip 211e, voltages VH0 and VH2 are supplied from the power supply pads 4131a and 4131b to the analog unit 230. .
Note that in the generation circuits 2310a and 2310b in the buffer amplifier 231b of this embodiment, the substrate voltage and the supply voltage to the drain terminal are set to be equal.

信号パッド４１１３がＦＰＣ５０の信号パッド２１０３からバンプ２１７３を介して受け取る信号には、２ビット画像データＳｉｎ０、Ｓｉｎ１、転送クロック信号ＤＣＬＫ、ラッチ信号ＬＡＴ、駆動信号ＰＬＳＴＩＭ０〜ＰＬＳＴＩＭ２、同期クロック信号ＧＳＣＬＫ、及び、ビットセレクト信号ＢＩＴＳＥＬが含まれる。また、信号パッド４１１３により、ロジック部２２０のシフトレジスター２２１ｂから出力された画像データＳｏｕｔ０、Ｓｏｕｔ１がＦＰＣ５０へ送られる。   The signal received by the signal pad 4113 from the signal pad 2103 of the FPC 50 via the bump 2173 includes 2-bit image data Sin0 and Sin1, a transfer clock signal DCLK, a latch signal LAT, a drive signal PLTIM0 to PLTIM2, a synchronous clock signal GSCLK, and A bit select signal BITSEL is included. Further, the image data Sout0 and Sout1 output from the shift register 221b of the logic unit 220 are sent to the FPC 50 by the signal pad 4113.

本実施形態の信号パッド４１１３では、左端の２個の信号パッド４１１３ａ、４１１３ｂにより画像データＳｉｎ０、Ｓｉｎ１がそれぞれＦＰＣ５０から送られる。これらの画像データＳｉｎ０、Ｓｉｎ１は、何れも、シフトレジスター２２１ｂに入力されて、パラレルに記憶保持されるとともに、金属端子４１１４に接続され、ＩＣチップ２１１ｄの上面からＩＣチップ２１１ｅの下面の信号パッド４１２３ａ、４１２３ｂに送られる。   In the signal pad 4113 of this embodiment, the image data Sin0 and Sin1 are respectively sent from the FPC 50 by the two leftmost signal pads 4113a and 4113b. These image data Sin0 and Sin1 are both input to the shift register 221b, stored and held in parallel, connected to the metal terminal 4114, and the signal pad 4123a on the lower surface of the IC chip 211e from the upper surface of the IC chip 211d. 4123b.

また、この信号パッド４１１３において左から３、４番目の信号パッド４１１３ｃ、４１１３ｄには、２ビットのビットセレクト信号（ビット指定信号）ＢＩＴＳＥＬ０、ＢＩＴＳＥＬ１がそれぞれ入力される。本実施形態における第１の駆動ＩＣ２１１では、ビットセレクト信号ＢＩＴＳＥＬ０、ＢＩＴＳＥＬ１が何れも「１」に初期設定されている。ビットセレクト信号ＢＩＴＳＥＬ０、ＢＩＴＳＥＬ１は、何れも、シフトレジスター２２１ｂに送られて、ビットセレクト信号ＢＩＴＳＥＬが「１１」である場合には、シフトレジスター２２１ｂは、積層されたＩＣチップの一段目であると自動的に判断して、画像データのうち１ビット目Ｓｉｎ０を出力する設定を行う。   Also, in this signal pad 4113, 2-bit bit select signals (bit designation signals) BITSEL0 and BITSEL1 are input to the third and fourth signal pads 4113c and 4113d from the left, respectively. In the first drive IC 211 in this embodiment, both the bit select signals BITSEL0 and BITSEL1 are initially set to “1”. The bit select signals BITSEL0 and BITSEL1 are both sent to the shift register 221b, and when the bit select signal BITSEL is “11”, the shift register 221b is automatically regarded as the first stage of the stacked IC chips. Therefore, a setting is made to output the first bit Sin0 of the image data.

ここで、ビットセレクト信号ＢＩＴＳＥＬ０の信号パッド４１１３ｃは、金属端子４１１４に接続されていない。一方、ビットセレクト信号ＢＩＴＳＥＬ１の信号パッド４１１３ｄは、金属端子４１１４に接続されてＩＣチップ２１１ｄの上面に送られた後、左の信号パッド４１２３ｃに入力される。また、信号パッド４１２３ｄには、接地電圧ＶＨ０（即ち、「０」信号）が入力される。そして、信号パッド４１２３ｃ、４１２３ｄのビットセレクト信号データＢＩＴＳＥＬがＩＣチップ２１１ｅの下面においてシフトレジスター２２１ｂに送られた後、ＩＣチップ２１１ｅのシフトレジスター２２１ｂは、ビットセレクト信号データＢＩＴＳＥＬの値を判断する。このとき、ビットセレクト信号データＢＩＴＳＥＬが「１０」となるので、これによりシフトレジスター２２１ｂは、積層されたＩＣチップの二段目であると自動的に判断して、画像データのうち２ビット目Ｓｉｎ１を出力する設定を行う。   Here, the signal pad 4113c of the bit select signal BITSEL0 is not connected to the metal terminal 4114. On the other hand, the signal pad 4113d of the bit select signal BITSEL1 is connected to the metal terminal 4114 and sent to the upper surface of the IC chip 211d, and then input to the left signal pad 4123c. Further, the ground voltage VH0 (that is, the “0” signal) is input to the signal pad 4123d. Then, after the bit select signal data BITSEL of the signal pads 4123c and 4123d is sent to the shift register 221b on the lower surface of the IC chip 211e, the shift register 221b of the IC chip 211e determines the value of the bit select signal data BITSEL. At this time, since the bit select signal data BITSEL becomes “10”, the shift register 221b automatically determines that it is the second stage of the stacked IC chips, and the second bit Sin1 of the image data. Set to output.

以上のように、第２実施形態のインクジェットヘッドの駆動回路２００ｂによれば、ビットセレクト信号ＢＩＴＳＥＬを用いて、積層配置された複数のＩＣチップ２１１ｄ、２１１ｅにそれぞれ設けられたシフトレジスター２２１ｂから複数ビットの画像データにおけるそれぞれのビットデータを出力させ、各ビットのデータを複数のＩＣチップ２１１ｄ、２１１ｅにおいて並列に処理を行うので、インクジェットヘッドの解像度が上がって、狭い面積において多くのデータを高速に処理しなければいけない場合でも高集積性と高速データ転送とを満たすことが出来る。   As described above, according to the ink jet head drive circuit 200b of the second embodiment, the bit select signal BITSEL is used to output a plurality of bits from the shift register 221b provided in each of the plurality of stacked IC chips 211d and 211e. Each bit data in the image data is output, and each bit data is processed in parallel in the plurality of IC chips 211d and 211e, so that the resolution of the inkjet head is increased and a large amount of data is processed at high speed in a small area. Even if it must be done, high integration and high-speed data transfer can be satisfied.

また、最下層のＩＣチップ２１１ｄに所定のビットセレクト信号ＢＩＴＳＥＬを入力すると、他に制御を加える必要なく上層のＩＣチップ２１１ｅに入力されるビットセレクト信号ＢＩＴＳＥＬが定められる構成になっているので、どのＩＣチップがどのビットのデータを取得するのかを外部から指定する手間を要しない。   Further, when a predetermined bit select signal BITSEL is input to the lowermost IC chip 211d, the bit select signal BITSEL input to the upper IC chip 211e is determined without any other control. There is no need to specify from the outside which bit of data the IC chip acquires.

また、ＩＣチップ２１１ｄ、２１１ｅの内部で各ビットのデータを抽出するので、外部に各ビットデータを分割するための追加の構成や信号を必要としない。また、シフトレジスター２２１ｂへのデータのシリアル入力の段階で余分な処理を行う手間を省くことが出来る。   Further, since the data of each bit is extracted inside the IC chips 211d and 211e, no additional configuration or signal for dividing the bit data outside is required. Further, it is possible to save the trouble of performing extra processing at the stage of serial input of data to the shift register 221b.

なお、本実施形態のインクジェットヘッドの駆動部では、ビットセレクト信号ＢＩＴＳＥＬとして２ビット信号を用いたが、２枚のＩＣチップを用いる場合には、１ビットデータを用いることでも同様の処理を行うことが出来る。   In the ink jet head drive unit of this embodiment, a 2-bit signal is used as the bit select signal BITSEL. However, when two IC chips are used, the same processing can be performed by using 1-bit data. I can do it.

また、上記実施の形態では、入力されるビットセレクト信号ＢＩＴＳＥＬが固定値であり、ＩＣチップの積層構造の内部で自発的に各ＩＣチップに入力されるビットセレクト信号ＢＩＴＳＥＬが変更設定される構成を示したが、外部から各ＩＣチップに入力するビットセレクト信号ＢＩＴＳＥＬを逐一指定することも可能である。   In the above embodiment, the input bit select signal BITSEL has a fixed value, and the bit select signal BITSEL input to each IC chip is changed and set spontaneously within the stacked structure of the IC chips. Although shown, it is also possible to designate the bit select signal BITSEL input to each IC chip from the outside one by one.

また、本実施形態では、シフトレジスター２２１ｂからの出力段階で必要な１ビットデータを抽出したが、ラッチ回路２２２も２ビットに対応させ、このラッチ回路にチップセレクター信号を入力することで、必要なビットデータのみを波形選択部２２３に出力させる構成も可能である。   Further, in this embodiment, 1-bit data necessary for the output stage from the shift register 221b is extracted. However, the latch circuit 222 is also made to correspond to 2 bits, and the chip selector signal is input to the latch circuit. A configuration in which only the bit data is output to the waveform selection unit 223 is also possible.

［第３実施形態］
次に、第３実施形態のインクジェットヘッドの駆動回路について説明する。 [Third Embodiment]
Next, the drive circuit for the inkjet head of the third embodiment will be described.

第３実施形態のインクジェットヘッドの駆動回路２００ｃは、第２実施形態のインクジェットヘッドの駆動回路２００ｂと同様に積層配置されるＩＣチップが２枚であり、当該２枚のＩＣチップ上に形成される生成回路２３１０ｆ、２３１０ｇには、それぞれ、接地電圧ＶＨ０及び他の異なる２レベルの電圧と、３種類の駆動信号ＰＬＳＴＩＭ０〜ＰＬＳＴＩＭ２とが供給されて、１画素当たり４ビットの画像データに基づいて４電圧レベルの駆動電圧波形が出力される点を除いて、第１実施形態のインクジェットヘッドの駆動回路２００と同一の構成であり、同一の符号を付して説明を省略する。   The inkjet head drive circuit 200c according to the third embodiment includes two IC chips that are stacked in the same manner as the inkjet head drive circuit 200b according to the second embodiment, and is formed on the two IC chips. The generation circuits 2310f and 2310g are respectively supplied with the ground voltage VH0 and other different two-level voltages, and three types of drive signals PLSTIM0 to PLSTIM2, and four voltages based on 4-bit image data per pixel. The configuration is the same as that of the inkjet head drive circuit 200 of the first embodiment except that a level drive voltage waveform is output.

図１１は、第３実施形態の駆動部において、２枚のＩＣチップを用いて１チャンネル分の駆動電圧波形を生成、出力する生成回路について説明する図である。   FIG. 11 is a diagram illustrating a generation circuit that generates and outputs a drive voltage waveform for one channel using two IC chips in the drive unit of the third embodiment.

２枚のＩＣチップには、それぞれ、生成回路２３１０ｆ、２３１０ｇが形成されている。生成回路２３１０ｆ、２３１０ｇの論理演算部２２３１ｆ、２２３１ｇには、駆動部２１０ａに入力された４ビット画像データのうち、２ビット分のデータがそれぞれ選択されて入力される。例えば、論理演算部２２３１ｆには、１、３ビット目のデータが入力され、論理演算部２２３１ｇには、２、４ビット目のデータが入力される。論理演算部２２３１ｆ、２２３１ｇは、それぞれ入力された２ビットのデータ各々に基づいて生成される単位駆動電圧波形に対応する駆動波形パターンデータを設定して、セレクター２２３２ｆ、２２３２ｇに出力する。   Generation circuits 2310f and 2310g are formed on the two IC chips, respectively. The 2-bit data among the 4-bit image data input to the driving unit 210a is selected and input to the logic operation units 2231f and 2231g of the generation circuits 2310f and 2310g, respectively. For example, the first and third bits of data are input to the logical operation unit 2231f, and the second and fourth bits of data are input to the logical operation unit 2231g. The logic operation units 2231f and 2231g set drive waveform pattern data corresponding to the unit drive voltage waveform generated based on each input 2-bit data, and output the drive waveform pattern data to the selectors 2232f and 2232g.

セレクター２２３２ｆ、２２３２ｇには、駆動信号ＰＬＳＴＩＭ０〜ＰＬＳＴＩＭ２がそれぞれ入力されて、これらの駆動信号ＰＬＳＴＩＭ０〜ＰＬＳＴＩＭ２と、論理演算部２２３１ｆ、２２３１ｇからそれぞれ入力された駆動波形パターンデータとに基づいて各々２本の選択信号Ｄ１、Ｄ２を出力する。ここで、選択信号Ｄ１には、駆動信号ＰＬＳＴＩＭ１、又は、駆動信号ＰＬＳＴＩＭ０何れかが選択されて出力される。また、選択信号Ｄ２には、駆動信号ＰＬＳＴＩＭ２、又は、駆動信号ＰＬＳＴＩＭ０のいずれかが選択されて出力される。駆動信号ＰＬＳＴＩＭ０は、常にローレベル信号を出力するので、選択信号Ｄ１、Ｄ２は、それぞれ、駆動信号ＰＬＳＴＩＭ１に係るハイレベル区間と、駆動信号ＰＬＳＴＩＭ２に係るハイレベル区間を設定する制御信号である。   Drive signals PLSTIM0 to PLSTIM2 are input to selectors 2232f and 2232g, respectively, and two drive waveform pattern data respectively input from these drive signals PLTIM0 to PLSTIM2 and logic operation units 2231f and 2231g are input. Selection signals D1 and D2 are output. Here, either the drive signal PLSTIM1 or the drive signal PLSTIM0 is selected and output as the selection signal D1. In addition, either the drive signal PLSTIM2 or the drive signal PLSTIM0 is selected and output as the selection signal D2. Since the drive signal PLSTIM0 always outputs a low level signal, the selection signals D1 and D2 are control signals for setting a high level interval related to the drive signal PLTIM1 and a high level interval related to the drive signal PLTIM2, respectively.

また、生成回路２３１０ｆ〜２３１０ｇには、バッファーアンプ２３１において選択信号に基づき駆動電圧波形を生成して出力するための構成として、それぞれ、第１のトランジスターＴＲ１と、第２のトランジスターＴＲ２と、第３のトランジスターＴＲ３と、インバーターＩ１、Ｉ２と、ＮＯＲ回路Ｎ１と、３個のレベルシフターとが含まれている。   The generation circuits 2310f to 2310g are configured to generate and output a drive voltage waveform based on the selection signal in the buffer amplifier 231, respectively. The first transistor TR1, the second transistor TR2, and the third Transistor TR3, inverters I1 and I2, a NOR circuit N1, and three level shifters.

駆動電圧波形の生成回路２３１０ｆには、第１の電源から電圧ＶＨ１が入力され、また、第３の電源から電圧ＶＨ１より高い電圧ＶＨ３が入力される。これらの電圧ＶＨ１、ＶＨ３が生成回路２３１０ｆの出力可能電圧となる。また、共通電源からは、所定の共通電位ＶＨ０（本実施形態では、接地電圧）が入力されている。そして、生成回路２３１０ｆは、選択信号Ｄ１、Ｄ２に基づき、出力可能電圧と接地電圧ＶＨ０とを用いて単位駆動電圧波形を生成して出力する。   The drive voltage waveform generation circuit 2310f receives the voltage VH1 from the first power supply and the voltage VH3 higher than the voltage VH1 from the third power supply. These voltages VH1 and VH3 are output possible voltages of the generation circuit 2310f. A predetermined common potential VH0 (in this embodiment, a ground voltage) is input from the common power source. Then, the generation circuit 2310f generates and outputs a unit drive voltage waveform based on the selection signals D1 and D2 using the outputtable voltage and the ground voltage VH0.

生成回路２３１０ｆにおいて、第１のトランジスターＴＲ１は、ドレイン端子に電圧ＶＨ１の電源が入力電圧として接続されたＰ型ＦＥＴ（電界効果トランジスター）である。生成回路２３１０ｆでは、第１のトランジスターＴＲ１のゲート端子には、選択信号Ｄ１がインバーターＩ１及びレベルシフターＬ１１を介して入力される。
インバーターＩ１は、選択信号Ｄ１がハイレベルの場合には、信号レベルを反転してローレベル信号をゲート端子に出力する。すると、第１のトランジスターＴＲ１がオンとなって電圧ＶＨ１が出力される。選択信号Ｄ１がローレベルの場合には、インバーターＩ１によりハイレベルに反転された信号は、レベルシフターＬ１１によりドレインに印加されている電圧ＶＨ１より高い電圧ＶＨ３に昇圧されてゲート端子に入力され、第１のトランジスターＴＲ１がオフとなる。従って、第１のトランジスターＴＲ１から電圧ＶＨ１は出力されない。 In the generation circuit 2310f, the first transistor TR1 is a P-type FET (field effect transistor) having a drain terminal connected to the power supply of the voltage VH1 as an input voltage. In the generation circuit 2310f, the selection signal D1 is input to the gate terminal of the first transistor TR1 through the inverter I1 and the level shifter L11.
When the selection signal D1 is high level, the inverter I1 inverts the signal level and outputs a low level signal to the gate terminal. Then, the first transistor TR1 is turned on and the voltage VH1 is output. When the selection signal D1 is at the low level, the signal inverted to the high level by the inverter I1 is boosted to a voltage VH3 higher than the voltage VH1 applied to the drain by the level shifter L11 and input to the gate terminal. 1 transistor TR1 is turned off. Accordingly, the voltage VH1 is not output from the first transistor TR1.

また、生成回路２３１０ｆの第２のトランジスターＴＲ２は、ドレイン端子に電圧ＶＨ３が接続されたＰ型ＦＥＴである。また、生成回路２３１０ｆでは、第２のトランジスターＴＲ２のゲート端子には、選択信号Ｄ２がインバーターＩ２及びレベルシフターＬ１２を介して入力される。インバーターＩ２は、選択信号Ｄ２がハイレベルの場合には、信号レベルを反転して、ローレベル信号をゲート端子に出力する。そして、第２のトランジスターＴＲ２がオンとなって電圧ＶＨ３が出力される。選択信号Ｄ２がローレベルの場合には、インバーターＩ２によりハイレベルに反転された信号は、レベルシフターＬ２によりドレイン電圧レベルであるＶＨ３に昇圧されてゲート端子に入力され、第２のトランジスターＴＲ２がオフとなる。従って、第２のトランジスターＴＲ２から電圧ＶＨ３が出力されない。   The second transistor TR2 of the generation circuit 2310f is a P-type FET having a drain terminal connected to the voltage VH3. In the generation circuit 2310f, the selection signal D2 is input to the gate terminal of the second transistor TR2 via the inverter I2 and the level shifter L12. When the selection signal D2 is at a high level, the inverter I2 inverts the signal level and outputs a low level signal to the gate terminal. Then, the second transistor TR2 is turned on and the voltage VH3 is output. When the selection signal D2 is at the low level, the signal inverted to the high level by the inverter I2 is boosted to the drain voltage level VH3 by the level shifter L2 and input to the gate terminal, and the second transistor TR2 is turned off. It becomes. Therefore, the voltage VH3 is not output from the second transistor TR2.

また、生成回路２３１０ｆにおける第３のトランジスターＴＲ３は、ソース端子が接地されているＮ型ＦＥＴである。また、第３のトランジスターＴＲ３のゲート端子には、ＮＯＲ回路Ｎ１の出力信号がレベルシフターＬ１３を介して入力されている。
ＮＯＲ回路Ｎ１は、選択信号Ｄ１、Ｄ２の２つの入力値に対するＮＯＲ値を出力する。選択信号Ｄ１、Ｄ２が何れもローレベルの場合には、ＮＯＲ回路Ｎ１からハイレベル信号が出力されて、レベルシフターＬ１３を介して電圧ＶＨ３に昇圧されたハイレベル信号が第３のトランジスターＴＲ３のゲート端子に入力され、第３のトランジスターＴＲ３がオンとなる。従って、ドレイン‐ソース間が導通して接地電圧ＶＨ０が出力される。選択信号Ｄ１、Ｄ２の少なくとも一方がハイレベルの場合には、レベルシフターＬ１３からローレベル信号が出力され、第３のトランジスターＴＲ３がオフとなってドレイン‐ソース間が導通せず、接地電圧ＶＨ０が出力されない。 The third transistor TR3 in the generation circuit 2310f is an N-type FET whose source terminal is grounded. Further, the output signal of the NOR circuit N1 is input to the gate terminal of the third transistor TR3 via the level shifter L13.
The NOR circuit N1 outputs a NOR value for the two input values of the selection signals D1 and D2. When both the selection signals D1 and D2 are at a low level, a high level signal is output from the NOR circuit N1, and the high level signal boosted to the voltage VH3 via the level shifter L13 is the gate of the third transistor TR3. Input to the terminal turns on the third transistor TR3. Therefore, the drain-source is made conductive and the ground voltage VH0 is output. When at least one of the selection signals D1 and D2 is at a high level, a low level signal is output from the level shifter L13, the third transistor TR3 is turned off, the drain-source is not conducted, and the ground voltage VH0 is Not output.

駆動電圧波形の生成回路２３１０ｇには、第２の電源から電圧ＶＨ１より高く、電圧ＶＨ３より低い電圧ＶＨ２が入力され、また、第４の電源から電圧ＶＨ３より高い電圧ＶＨ４が入力される。これらの電圧ＶＨ２、ＶＨ４が生成回路２３１０ｇの出力可能電圧となる。また、共通電源からは、所定の共通電位ＶＨ０（本実施形態では、接地電圧）が入力されている。そして、生成回路２３１０ｇは、選択信号Ｄ１、Ｄ２に基づき、出力可能電圧と接地電圧ＶＨ０とを用いて単位駆動電圧波形を生成して出力する。   A voltage VH2 higher than the voltage VH1 and lower than the voltage VH3 is input from the second power supply to the drive voltage waveform generation circuit 2310g, and a voltage VH4 higher than the voltage VH3 is input from the fourth power supply. These voltages VH2 and VH4 are output possible voltages of the generation circuit 2310g. A predetermined common potential VH0 (in this embodiment, a ground voltage) is input from the common power source. Then, the generation circuit 2310g generates and outputs a unit drive voltage waveform based on the selection signals D1 and D2 using the outputtable voltage and the ground voltage VH0.

生成回路２３１０ｇにおいて、第１のトランジスターＴＲ１は、ドレイン端子に電圧ＶＨ２の電源が入力電圧として接続されたＰ型ＦＥＴ（電界効果トランジスター）である。生成回路２３１０ｇでは、第１のトランジスターＴＲ１のゲート端子には、選択信号Ｄ１がインバーターＩ１及びレベルシフターＬ２１を介して入力される。
インバーターＩ１は、選択信号Ｄ１がハイレベルの場合には、信号レベルを反転してローレベル信号をゲート端子に出力する。すると、第１のトランジスターＴＲ１がオンとなって電圧ＶＨ２が出力される。選択信号Ｄ１がローレベルの場合には、インバーターＩ１によりハイレベルに反転された信号は、レベルシフターＬ２１によりドレインに印加されている電圧ＶＨ２より高い電圧ＶＨ４に昇圧されてゲート端子に入力され、第１のトランジスターＴＲ１がオフとなる。従って、第１のトランジスターＴＲ１から電圧ＶＨ２は出力されない。 In the generation circuit 2310g, the first transistor TR1 is a P-type FET (field effect transistor) having a drain terminal connected to the power supply of the voltage VH2 as an input voltage. In the generation circuit 2310g, the selection signal D1 is input to the gate terminal of the first transistor TR1 through the inverter I1 and the level shifter L21.
When the selection signal D1 is high level, the inverter I1 inverts the signal level and outputs a low level signal to the gate terminal. Then, the first transistor TR1 is turned on and the voltage VH2 is output. When the selection signal D1 is at the low level, the signal inverted to the high level by the inverter I1 is boosted to a voltage VH4 higher than the voltage VH2 applied to the drain by the level shifter L21 and input to the gate terminal. 1 transistor TR1 is turned off. Accordingly, the voltage VH2 is not output from the first transistor TR1.

また、生成回路２３１０ｇの第２のトランジスターＴＲ２は、ドレイン端子に電圧ＶＨ４が接続されたＰ型ＦＥＴである。また、生成回路２３１０ｇでは、第２のトランジスターＴＲ２のゲート端子には、選択信号Ｄ２がインバーターＩ２及びレベルシフターＬ２２を介して入力される。インバーターＩ２は、選択信号Ｄ２がハイレベルの場合には、信号レベルを反転して、ローレベル信号をゲート端子に出力する。そして、第２のトランジスターＴＲ２がオンとなって電圧ＶＨ４が出力される。選択信号Ｄ２がローレベルの場合には、インバーターＩ２によりハイレベルに反転された信号は、レベルシフターＬ２２によりドレインに印加されている電圧ＶＨ４に昇圧されてゲート端子に入力され、第２のトランジスターＴＲ２がオフとなる。従って、第２のトランジスターＴＲ２から電圧ＶＨ４が出力されない。   The second transistor TR2 of the generation circuit 2310g is a P-type FET having a drain terminal connected to the voltage VH4. In the generation circuit 2310g, the selection signal D2 is input to the gate terminal of the second transistor TR2 via the inverter I2 and the level shifter L22. When the selection signal D2 is at a high level, the inverter I2 inverts the signal level and outputs a low level signal to the gate terminal. Then, the second transistor TR2 is turned on and the voltage VH4 is output. When the selection signal D2 is at the low level, the signal inverted to the high level by the inverter I2 is boosted to the voltage VH4 applied to the drain by the level shifter L22 and input to the gate terminal, and the second transistor TR2 Is turned off. Accordingly, the voltage VH4 is not output from the second transistor TR2.

また、生成回路２３１０ｇにおける第３のトランジスターＴＲ３は、ソース端子が接地されているＮ型ＦＥＴである。また、第３のトランジスターＴＲ３のゲート端子には、ＮＯＲ回路Ｎ１の出力信号がレベルシフターＬ２３を介して入力されている。
ＮＯＲ回路Ｎ１は、選択信号Ｄ１、Ｄ２の２つの入力値に対するＮＯＲ値を出力する。選択信号Ｄ１、Ｄ２が何れもローレベルの場合には、ハイレベル信号が出力されて、レベルシフターＬ２３を介して電圧ＶＨ４に昇圧されたハイレベル信号が第３のトランジスターＴＲ３のゲート端子に入力され、第３のトランジスターＴＲ３がオンとなる。従って、ドレイン‐ソース間が導通して接地電圧ＶＨ０が出力される。選択信号Ｄ１、Ｄ２の少なくとも一方がハイレベルの場合には、レベルシフターＬ２３からローレベル信号が出力され、第３のトランジスターＴＲ３がオフとなってドレイン‐ソース間が導通せず、接地電圧ＶＨ０が出力されない。 The third transistor TR3 in the generation circuit 2310g is an N-type FET whose source terminal is grounded. Further, the output signal of the NOR circuit N1 is input to the gate terminal of the third transistor TR3 via the level shifter L23.
The NOR circuit N1 outputs a NOR value for the two input values of the selection signals D1 and D2. When both the selection signals D1 and D2 are at a low level, a high level signal is output, and the high level signal boosted to the voltage VH4 via the level shifter L23 is input to the gate terminal of the third transistor TR3. The third transistor TR3 is turned on. Therefore, the drain-source is made conductive and the ground voltage VH0 is output. When at least one of the selection signals D1 and D2 is at a high level, a low level signal is output from the level shifter L23, the third transistor TR3 is turned off, the drain-source is not conducted, and the ground voltage VH0 is Not output.

ここで、図１１に示すように、生成回路２３１０ｆ、２３１０ｇのセレクター２２３２ｆ、２２３２ｇからそれぞれ出力される選択信号Ｄ１、Ｄ２において、選択信号Ｄ１に含まれ得るＰＬＳＴＩＭ１のハイレベル期間と、選択信号Ｄ２に含まれ得るＰＬＳＴＩＭ２のハイレベル期間とは重ならない。また、入力される画像データでは、セレクター２２３２ｆから出力される選択信号Ｄ１とセレクター２２３２ｇから出力される選択信号Ｄ１とは、同時にハイレベルとはならず、セレクター２２３２ｆから出力される選択信号Ｄ２とセレクター２２３２ｇから出力される選択信号Ｄ２とは、同時にハイレベルにならない。従って、生成回路２３１０ｆ、２３１０ｇからそれぞれ出力される単位駆動電圧波形が同時に接地電圧ＶＨ０以外の電圧となることはない。また、動作の安定上、生成回路２３１０ｆ、２３１０ｇから同時に接地電圧ＶＨ０以外の電圧が出力されることも禁止されるように構成されている。
従って、生成回路２３１０ｆ、２３１０ｇからそれぞれ出力された単位駆動電圧波形は、ワイヤードＯＲにより合成されて駆動電圧波形Ｏｕｔｎが生成される。 Here, as shown in FIG. 11, in the selection signals D1 and D2 output from the selectors 2232f and 2232g of the generation circuits 2310f and 2310g, respectively, the high level period of PLTIM1 that can be included in the selection signal D1 and the selection signal D2 It does not overlap with the high level period of PLSTIM2 that may be included. In addition, in the input image data, the selection signal D1 output from the selector 2232f and the selection signal D1 output from the selector 2232g do not simultaneously become high level, but the selection signal D2 output from the selector 2232f and the selector The selection signal D2 output from 2232g does not simultaneously become high level. Therefore, the unit drive voltage waveforms output from the generation circuits 2310f and 2310g do not become voltages other than the ground voltage VH0 at the same time. In addition, in order to stabilize the operation, it is also prohibited to simultaneously output a voltage other than the ground voltage VH0 from the generation circuits 2310f and 2310g.
Accordingly, the unit drive voltage waveforms output from the generation circuits 2310f and 2310g are combined by the wired OR to generate the drive voltage waveform Outn.

図１２は、第３実施形態の駆動回路２００ｃから出力される駆動電圧波形の例を示す図である。   FIG. 12 is a diagram illustrating an example of a drive voltage waveform output from the drive circuit 200c of the third embodiment.

本実施形態の駆動回路２００ｃは、駆動電圧波形として、例えば、図１２（ａ）〜（ｅ）に示した５通りの出力のみを行う。先ず、画像データの１、３ビット目が「１、０」である場合には、生成回路２３１０ｆにおいてセレクター２２３２ｆから選択信号Ｄ１として駆動信号ＰＬＳＴＩＭ１が出力され、また、選択信号Ｄ２として駆動信号ＰＬＳＴＩＭ０が出力される。そして、駆動信号ＰＬＳＴＩＭ１がハイレベルの期間に電圧ＶＨ１が印加されて単位駆動電圧波形として生成回路２３１０ｆから出力される。このとき、画像データの２、４ビット目は必ず「０、０」であり、生成回路２３１０ｇにおいてセレクター２２３２ｇからは、選択信号Ｄ１、Ｄ２としていずれも駆動信号ＰＬＳＴＩＭ０が出力される。その結果、生成回路２３１０ｇから出力される単位駆動電圧波形は、常にローレベルとなる。そして、これらの単位駆動電圧波形が合成されて、図１２（ａ）に示すように、インクの乾燥防止用波形として波形の後半部分で電圧ＶＨ１が出力される駆動電圧波形が生成される。   The drive circuit 200c of the present embodiment performs only five types of outputs shown in FIGS. 12A to 12E, for example, as drive voltage waveforms. First, when the first and third bits of the image data are “1, 0”, the generation signal 2310f outputs the drive signal PLSTIM1 as the selection signal D1 from the selector 2232f, and the drive signal PLSTIM0 as the selection signal D2. Is output. Then, the voltage VH1 is applied during a period in which the drive signal PLSTIM1 is at the high level, and the unit drive voltage waveform is output from the generation circuit 2310f. At this time, the second and fourth bits of the image data are always “0, 0”, and the drive signal PLSTIM0 is output as the selection signals D1 and D2 from the selector 2232g in the generation circuit 2310g. As a result, the unit drive voltage waveform output from the generation circuit 2310g is always at a low level. Then, these unit drive voltage waveforms are combined to generate a drive voltage waveform in which the voltage VH1 is output in the latter half of the waveform as an ink drying prevention waveform, as shown in FIG.

次に、画像データの１、３ビット目が「０、１」である場合には、生成回路２３１０ｆにおいてセレクター２２３２ｆから選択信号Ｄ１として駆動信号ＰＬＳＴＩＭ０が出力され、また、選択信号Ｄ２として駆動信号ＰＬＳＴＩＭ２が出力される。そして、駆動信号ＰＬＳＴＩＭ２がハイレベルの期間に電圧ＶＨ３が印加されて単位駆動電圧波形として生成回路２３１０ｆから出力される。このとき、画像データの２、４ビット目は必ず「０、０」であり、生成回路２３１０ｇにおいてセレクター２２３２ｇからは、選択信号Ｄ１、Ｄ２としていずれも駆動信号ＰＬＳＴＩＭ０が出力される。その結果、生成回路２３１０ｇから出力される単位駆動電圧波形は、常にローレベルとなる。そして、これらの単位駆動電圧波形が合成されて、図１２（ｂ）に示すように、中液滴吐出波形として波形の前半部分で電圧ＶＨ３が出力される駆動電圧波形が生成される。   Next, when the first and third bits of the image data are “0, 1”, the generation signal 2310f outputs the drive signal PLTIM0 as the selection signal D1 from the selector 2232f, and the drive signal PLTIM2 as the selection signal D2. Is output. Then, the voltage VH3 is applied during a period in which the drive signal PLSTIM2 is at the high level, and the unit drive voltage waveform is output from the generation circuit 2310f. At this time, the second and fourth bits of the image data are always “0, 0”, and the drive signal PLSTIM0 is output as the selection signals D1 and D2 from the selector 2232g in the generation circuit 2310g. As a result, the unit drive voltage waveform output from the generation circuit 2310g is always at a low level. Then, these unit drive voltage waveforms are synthesized to generate a drive voltage waveform in which the voltage VH3 is output in the first half of the waveform as the medium droplet discharge waveform, as shown in FIG. 12B.

一方、画像データの２、４ビット目が「１、０」である場合には、生成回路２３１０ｇにおいてセレクター２２３２ｇから選択信号Ｄ１として駆動信号ＰＬＳＴＩＭ１が出力され、また、選択信号Ｄ２として駆動信号ＰＬＳＴＩＭ０が出力される。そして、駆動信号ＰＬＳＴＩＭ１がハイレベルの期間に電圧ＶＨ２が印加されて単位駆動電圧波形として生成回路２３１０ｇから出力される。このとき、画像データの１、３ビット目は必ず「０、０」であり、生成回路２３１０ｆにおいてセレクター２２３２ｆからは、選択信号Ｄ１、Ｄ２として何れも駆動信号ＰＬＳＴＩＭ０が出力される。その結果、生成回路２３１０ｆから出力される単位駆動電圧波形は、常にローレベルとなる。そして、これらの単位駆動電圧波形が合成されて、図１２（ｃ）に示すように、小液滴吐出波形として波形の後半部分で電圧ＶＨ２が出力される駆動電圧波形が生成される。   On the other hand, when the second and fourth bits of the image data are “1, 0”, the generation signal 2310g outputs the drive signal PLTIM1 as the selection signal D1 from the selector 2232g, and the drive signal PLTIM0 as the selection signal D2. Is output. Then, the voltage VH2 is applied during a period in which the drive signal PLSTIM1 is at the high level, and the unit drive voltage waveform is output from the generation circuit 2310g. At this time, the first and third bits of the image data are always “0, 0”, and in the generation circuit 2310f, the selector 2232f outputs the drive signal PLSTIM0 as the selection signals D1 and D2. As a result, the unit drive voltage waveform output from the generation circuit 2310f is always at a low level. Then, these unit drive voltage waveforms are combined to generate a drive voltage waveform in which the voltage VH2 is output in the latter half of the waveform as a small droplet discharge waveform, as shown in FIG.

また、画像データの２、４ビット目が「０、１」である場合には、生成回路２３１０ｇにおいてセレクター２２３２ｇから選択信号Ｄ１として駆動信号ＰＬＳＴＩＭ０が出力され、また、選択信号Ｄ２として駆動信号ＰＬＳＴＩＭ２が出力される。そして、駆動信号ＰＬＳＴＩＭ２がハイレベルの期間に電圧ＶＨ４が印加されて単位駆動電圧波形として生成回路２３１０ｇから出力される。このとき、画像データの１、３ビット目は必ず「０、０」であり、生成回路２３１０ｆにおいてセレクター２２３２ｆからは、選択信号Ｄ１、Ｄ２として何れも駆動信号ＰＬＳＴＩＭ０が出力される。その結果、生成回路２３１０ｆから出力される単位駆動電圧波形は、常にローレベルとなる。そして、これらの単位駆動電圧波形が合成されて、図１２（ｄ）に示すように、大液滴吐出波形として波形の前半部分で電圧ＶＨ４が出力される駆動電圧波形が生成される。   When the second and fourth bits of the image data are “0, 1”, the generation signal 2310g outputs the drive signal PLSIM0 as the selection signal D1 from the selector 2232g, and the drive signal PLTIM2 as the selection signal D2. Is output. Then, the voltage VH4 is applied during a period when the drive signal PLSTIM2 is at a high level, and is output from the generation circuit 2310g as a unit drive voltage waveform. At this time, the first and third bits of the image data are always “0, 0”, and in the generation circuit 2310f, the selector 2232f outputs the drive signal PLSTIM0 as the selection signals D1 and D2. As a result, the unit drive voltage waveform output from the generation circuit 2310f is always at a low level. Then, these unit drive voltage waveforms are combined to generate a drive voltage waveform in which the voltage VH4 is output in the first half of the waveform as a large droplet discharge waveform, as shown in FIG.

画像データの４ビット全てが「０」である場合には、生成回路２３１０ｆ、２３１０ｇは、何れも常にローレベルの単位駆動電圧波形を出力する。従って、図１２（ｅ）に示すように、非吐出波形として、常に接地電圧ＶＨ０が出力される駆動電圧波形が生成される。   When all four bits of the image data are “0”, the generation circuits 2310f and 2310g always output a low-level unit drive voltage waveform. Accordingly, as shown in FIG. 12 (e), a drive voltage waveform in which the ground voltage VH0 is always output is generated as a non-ejection waveform.

上記のように、第３実施形態のインクジェットヘッドの駆動回路２００ｃによれば、駆動電圧波形として出力され得る複数の出力可能電圧を複数のＩＣチップに分割して供給し、各々の出力可能電圧に対する単位駆動電圧波形をワイヤードＯＲさせて駆動電圧波形を生成して出力する構成とすることで、一枚のＩＣチップに供給される電圧の範囲を限定することが出来るので、当該電圧の範囲に対して適切な配線幅の回路を各ＩＣチップ上に個別に形成することが出来る。従って、不要な回線幅の設定によるＩＣチップサイズの無駄を省くことが出来、また、不適切な回線幅によるデータ転送性能の劣化を防ぐことが出来る。   As described above, according to the inkjet head drive circuit 200c of the third embodiment, a plurality of outputtable voltages that can be output as a drive voltage waveform are divided and supplied to a plurality of IC chips, and each outputable voltage is supplied. Since the unit drive voltage waveform is wired-ORed to generate and output the drive voltage waveform, the range of the voltage supplied to one IC chip can be limited. Thus, a circuit having an appropriate wiring width can be individually formed on each IC chip. Therefore, waste of the IC chip size due to unnecessary line width setting can be eliminated, and deterioration of data transfer performance due to an inappropriate line width can be prevented.

また、一枚のＩＣチップに一レベルの電圧のみしか供給できないと高さ方向に場所を取り過ぎる場合でも、可能な範囲で複数のＩＣチップに１又は複数の供給電圧を分散させることで、各ＩＣチップ上に設けられる回路の無駄を省くことが出来る。   In addition, even if only one level of voltage can be supplied to one IC chip, even if it takes too much space in the height direction, by distributing one or more supply voltages to a plurality of IC chips as much as possible, The waste of the circuit provided on the IC chip can be eliminated.

なお、本発明は、上記実施の形態に限られるものではなく、様々な変更が可能である。
例えば、上記実施の形態では、ピエゾを用いた圧力室上壁の薄膜振動（たわみ式）によるインク吐出機構を備えたインクジェットヘッドについて説明したが、インク吐出機構の形態は、これに限られない。例えば、圧力室の側壁を変形させるせん断式（シェアモード）のものであっても良いし、又は、サーマル式のインクジェットヘッドに用いることとしても良い。 The present invention is not limited to the above-described embodiment, and various modifications can be made.
For example, in the above embodiment, an ink jet head provided with an ink discharge mechanism using a piezoelectric thin film vibration (flexible type) on the upper wall of the pressure chamber has been described. However, the form of the ink discharge mechanism is not limited to this. For example, it may be of a shear type (shear mode) that deforms the side wall of the pressure chamber, or may be used for a thermal ink jet head.

また、上記実施形態では、ワイヤードＯＲにより、複数のＩＣチップから出力された単位駆動電圧波形を合成したが、ＣＭＯＳなどを用いて択一的に駆動波形を取得可能な構成を備えることも可能である。   In the above embodiment, unit drive voltage waveforms output from a plurality of IC chips are synthesized by wired OR. However, it is possible to provide a configuration that can alternatively acquire drive waveforms using a CMOS or the like. is there.

その他、入力画像データのビット数、ラッチ回路の数、駆動電圧波形の形状や出力回路などの上記実施の形態で示した具体的な構成や配置については、本発明の趣旨を逸脱しない範囲において適宜変更可能である。   In addition, the specific configuration and arrangement shown in the above embodiment such as the number of bits of input image data, the number of latch circuits, the shape of the driving voltage waveform, and the output circuit are appropriately selected within the scope of the present invention. It can be changed.

１ インクジェットヘッド
１０ ヘッド基板
１１ ノズル
１２ 圧力室
１３ 振動板
１４ 共通電極
１５ 個別電極
１６ 圧電素子
１７ バンプ
２０ 配線基板
２１ 孔部
２２ バンプ
２３ 下部配線
２４ 金属端子
２５ 上部配線
３０ 接着樹脂層
４０ インク室
１００ インク吐出部
１１０ａ〜１１０ｄ ノズル列
２００、２００ｂ、２００ｃ 駆動回路
２１０ａ〜２１０ｄ 駆動部
２１１ 第１の駆動ＩＣ
２１２ 第２の駆動ＩＣ
２１１ａ 第１ＩＣチップ
２１１ｂ 第２ＩＣチップ
２１１ｃ 第３ＩＣチップ
２１１ｄ、２１１ｅ ＩＣチップ
２２０ ロジック部
２２１、２２１ｂ シフトレジスター
２２２ ラッチ回路
２２３ 波形選択部
２３０ アナログ部
２３１、２３１ｂ、２３１ｅ バッファーアンプ
２１０１、２１０１ａ〜２１０１ｄ、２１１１、２１１１ａ〜２１１１ｄ、２１２１、２１２１ａ〜２１２１ｄ、２１３１、２１３１ａ〜２１３１ｄ、２１４１ａ〜２１４１ｄ、２１５１、２１５１ｂ〜２１５１ｄ、４１１１、４１１１ａ〜４１１１ｃ、４１２１、４１２１ａ〜４１２１ｃ、４１３１ａ、４１３１ｂ 電源パッド
２１１２、２１１４、２１１４ｂ、２１１４ｃ、２１１８、２１３２、２１３８、４１１２、４１１４ 金属端子
２１０３、２１１３、２１１３ａ〜２１１３ｃ、２１２３、２１２３ａ〜２１２３ｃ、２１３３、２１４３、２１５３、４１１３、４１１３ａ〜４１１３ｄ、４１２３ａ〜４１２３ｄ 信号パッド
２１０７、２１１７、２１２７、２１３７、２１４７、２１５７ 駆動電圧パッド
２１７１、２１７３、２１７７、２１８１、２１８３、２１８７、２１９１、２１９３、２１９７ バンプ
２２３１、２２３１ｆ、２２３１ｇ 論理演算部
２２３２、２２３２ｆ、２２３２ｇ セレクター
２３１０ａ〜２３１０ｃ、２３１０ｆ〜２３１０ｇ 生成回路
Ｄ１、Ｄ２ 選択信号
Ｉ１、Ｉ２ インバーター
Ｌ１、Ｌ２、Ｌ１１〜Ｌ１３、Ｌ２１〜Ｌ２３ レベルシフター
Ｎ１ ＮＯＲ回路
ＴＲ１〜ＴＲ３ トランジスター DESCRIPTION OF SYMBOLS 1 Inkjet head 10 Head substrate 11 Nozzle 12 Pressure chamber 13 Diaphragm 14 Common electrode 15 Individual electrode 16 Piezoelectric element 17 Bump 20 Wiring board 21 Hole 22 Bump 23 Lower wiring 24 Metal terminal 25 Upper wiring 30 Adhesive resin layer 40 Ink chamber 100 Ink ejection units 110a to 110d Nozzle arrays 200, 200b, and 200c Drive circuits 210a to 210d Drive unit 211 First drive IC
212 Second driving IC
211a 1st IC chip 211b 2nd IC chip 211c 3rd IC chip 211d, 211e IC chip 220 Logic part 221, 221b Shift register 222 Latch circuit 223 Waveform selection part 230 Analog part 231, 231b, 231e Buffer amplifier 2101, 2101a to 2101d, 2111, 2111a to 2111d, 2121, 2121a to 2121d, 2131, 2131a to 2131d, 2141a to 2141d, 2151, 2151b to 2151d, 4111, 4111a to 4111c, 4121, 4121a to 4121c, 4131a, 4131b Power supply pads 2112, 2114, 2114b, 2114c 2118, 2132, 2138, 4112, 4114 Metal terminals 2103, 2113, 2113a 113c, 2123, 2123a to 2123c, 2133, 2143, 2153, 4113, 4113a to 4113d, 4123a to 4123d Signal pads 2107, 2117, 2127, 2137, 2147, 2157 Driving voltage pads 2171, 2173, 2177, 2181, 2183, 2187 2191, 2193, 2197 Bumps 2231, 2231f, 2231g Logical operation units 2232, 2232f, 2232g Selectors 2310a-2310c, 2310f-2310g Generation circuits D1, D2 Selection signals I1, I2 Inverters L1, L2, L11-L13, L21-L23 Level shifter N1 NOR circuit TR1-TR3 transistor

Claims (13)

Ｋ（Ｋ≧２）個の電位の中から選択された電位又は共通電位を所定数の負荷に対して各々印加するための駆動電圧波形を出力する駆動部を１又は複数備え、前記所定数の負荷を駆動することでインクを吐出させるインクジェットヘッドの駆動回路であって、
前記駆動部は、
複数の半導体チップが基材の上部に積層されて構成され、
当該駆動部への入力データに基づき、前記複数の半導体チップの各々において、当該半導体チップ毎に前記Ｋ個の電位の中から出力可能に設定されたＫ個未満の出力可能電圧及び共通電位を用いて単位駆動電圧波形を生成し、
生成された当該単位駆動電圧波形を更に組み合わせることで、前記駆動電圧波形を生成する
ことを特徴とするインクジェットヘッドの駆動回路。 One or a plurality of drive units that output drive voltage waveforms for applying a potential selected from K (K ≧ 2) potentials or a common potential to a predetermined number of loads are provided, and the predetermined number A drive circuit for an inkjet head that ejects ink by driving a load,
The drive unit is
A plurality of semiconductor chips are stacked on top of the base material,
Based on the input data to the drive unit, in each of the plurality of semiconductor chips, less than K output possible voltages and common potentials set to be output from among the K potentials for each semiconductor chip are used. Unit drive voltage waveform
A drive circuit for an inkjet head, wherein the drive voltage waveform is generated by further combining the generated unit drive voltage waveforms. 前記駆動電圧波形は、前記単位駆動電圧波形をワイヤードＯＲすることにより生成される
ことを特徴とする請求項１に記載のインクジェットヘッドの駆動回路。 The inkjet head drive circuit according to claim 1, wherein the drive voltage waveform is generated by performing a wired-OR operation on the unit drive voltage waveform. 前記複数の半導体チップの各々において出力可能に設定された前記出力可能電圧は、前記複数の半導体チップ毎に全て異なる
ことを特徴とする請求項１又は２に記載のインクジェットヘッドの駆動回路。 3. The inkjet head drive circuit according to claim 1, wherein the outputtable voltages set to be outputable in each of the plurality of semiconductor chips are all different for each of the plurality of semiconductor chips. 4. 前記複数の半導体チップにおいて、各々１つずつ相異なる前記出力可能電圧が設定されている
ことを特徴とする請求項３に記載のインクジェットヘッドの駆動回路。 The drive circuit for an inkjet head according to claim 3, wherein in each of the plurality of semiconductor chips, the different outputable voltages are set one by one. 前記複数の半導体チップの各々において、前記出力可能電圧の最高値は、前記半導体チップが前記基材に近い位置に積層されているほど低い
ことを特徴とする請求項１〜４の何れか一項に記載のインクジェットヘッドの駆動回路。 5. In each of the plurality of semiconductor chips, the maximum value of the outputtable voltage is lower as the semiconductor chip is stacked at a position closer to the base material. A drive circuit for an inkjet head according to 1. 前記複数の半導体チップの各々において、前記出力可能電圧の最高値は、前記半導体チップが前記基材に近い位置に積層されているほど高い
ことを特徴とする請求項１〜４の何れか一項に記載のインクジェットヘッドの駆動回路。 5. In each of the plurality of semiconductor chips, the maximum value of the outputtable voltage is higher as the semiconductor chip is stacked at a position closer to the base material. A drive circuit for an inkjet head according to 1. 前記複数の半導体チップのうち、２段目以上の当該半導体チップの各々における前記出力可能電圧は、当該出力可能電圧を出力可能な半導体チップよりも下部に積層された半導体チップを介して前記基材から供給され、
前記出力可能電圧を出力可能な半導体チップのうち、最上段を除く当該半導体チップの各々より上部に積層された半導体チップには供給されない
ことを特徴とする請求項３〜６の何れか一項に記載のインクジェットヘッドの駆動回路。 Among the plurality of semiconductor chips, the output possible voltage in each of the second and higher stages of the semiconductor chip is the base material via a semiconductor chip stacked below the semiconductor chip capable of outputting the output possible voltage. Supplied from and
The semiconductor chip capable of outputting the outputtable voltage is not supplied to a semiconductor chip stacked above each of the semiconductor chips excluding the uppermost stage. 7. The drive circuit of the inkjet head of description. 前記複数の半導体チップの各々は、
前記半導体チップ毎に、前記入力データに基づいて、当該半導体チップが各々出力可能な前記出力可能電圧を出力するか否か、出力タイミング、及び、出力継続期間を設定する設定手段と、
当該設定手段による設定に基づいて、前記出力可能電圧の出力の可否を切り替える切替手段とを備え、
前記切替手段は、前記半導体チップにおける前記出力可能電圧の数と等しい数設けられている
ことを特徴とする請求項１〜７の何れか一項に記載のインクジェットヘッドの駆動回路。 Each of the plurality of semiconductor chips is
For each of the semiconductor chips, based on the input data, whether to output the outputtable voltage that can be output by each of the semiconductor chips, output timing, and setting means for setting the output duration,
Switching means for switching the output of the output possible voltage based on the setting by the setting means,
The drive circuit of the inkjet head according to claim 1, wherein the number of the switching units is equal to the number of the outputtable voltages in the semiconductor chip. 前記切替手段は、ＦＥＴを備え、
前記設定手段による設定に基づき当該ＦＥＴのゲート端子への印加電圧を変化させて前記ＦＥＴのソース端子及びドレイン端子の間の導通可否を制御することで、前記出力可能電圧の出力の可否を切り替える
ことを特徴とする請求項８に記載のインクジェットヘッドの駆動回路。 The switching means includes a FET,
Switching whether or not the output possible voltage can be output by changing the voltage applied to the gate terminal of the FET based on the setting by the setting means and controlling the conduction between the source terminal and the drain terminal of the FET. The drive circuit for an inkjet head according to claim 8. 前記複数の半導体チップの各々において、
前記ＦＥＴのゲート端子へ印加されるハイレベル及びローレベルのゲート印加電圧と、前記ＦＥＴのサブストレート電圧とからなるＦＥＴ駆動電圧が全て異なるように設定され、
前記ＦＥＴ駆動電圧は、当該ＦＥＴ駆動電圧が設定される前記半導体チップが２段目以上に積層されたものである場合には、当該半導体チップよりも下部に積層された前記半導体チップを介して前記基材から供給される
ことを特徴とする請求項９に記載のインクジェットヘッドの駆動回路。 In each of the plurality of semiconductor chips,
The FET drive voltage consisting of the high-level and low-level gate application voltages applied to the gate terminal of the FET and the FET substrate voltage are all set differently,
In the case where the semiconductor chip to which the FET drive voltage is set is stacked in the second stage or more, the FET drive voltage is set via the semiconductor chip stacked below the semiconductor chip. The inkjet head drive circuit according to claim 9, wherein the inkjet head drive circuit is supplied from a base material. 前記半導体チップの各々は、複数ビット単位の前記入力データを順番に記憶する記憶手段を備え、当該複数ビット単位の前記入力データについて、前記半導体チップの各々が何れのビットのデータを取得するかを指定するビット指定信号に基づいて、前記記憶手段から取得対象とする所定ビットのデータを抽出する
ことを特徴とする請求項１〜１０の何れか一項に記載のインクジェットヘッドの駆動回路。 Each of the semiconductor chips includes storage means for sequentially storing the input data in units of a plurality of bits, and for each of the input data in units of the plurality of bits, which bit data each of the semiconductor chips acquires. 11. The inkjet head drive circuit according to claim 1, wherein data of a predetermined bit to be acquired is extracted from the storage unit based on a bit designation signal to be designated. 前記駆動部は、
前記積層された複数の半導体チップのうちの最下層の半導体チップに前記ビット指定信号の初期値が入力され、
当該複数の半導体チップの各々は、一層下の半導体チップから入力された前記ビット指定信号の値に所定のビット操作を行うことで変化させた後に一層上の半導体チップへ出力する構成である
ことを特徴とする請求項１１に記載のインクジェットヘッドの駆動回路。 The drive unit is
The initial value of the bit designation signal is input to the lowermost semiconductor chip of the stacked semiconductor chips,
Each of the plurality of semiconductor chips has a configuration in which the value of the bit designation signal input from the lower semiconductor chip is changed by performing a predetermined bit operation and then output to the upper semiconductor chip. The drive circuit for an inkjet head according to claim 11, wherein the drive circuit is an inkjet head. 請求項１〜１２の何れか一項に記載のインクジェットヘッドの駆動回路と、
当該インクジェットヘッドの駆動回路から出力された駆動電圧波形に基づいてインクを吐出するインク吐出部と、
を備えることを特徴とするインクジェットヘッド。 A drive circuit for an inkjet head according to any one of claims 1 to 12,
An ink discharge unit that discharges ink based on a drive voltage waveform output from the drive circuit of the inkjet head; and
An ink jet head comprising:
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