JP2012231047A - Chip shaped electronic component - Google Patents

Chip shaped electronic component Download PDF

Info

Publication number
JP2012231047A
JP2012231047A JP2011099122A JP2011099122A JP2012231047A JP 2012231047 A JP2012231047 A JP 2012231047A JP 2011099122 A JP2011099122 A JP 2011099122A JP 2011099122 A JP2011099122 A JP 2011099122A JP 2012231047 A JP2012231047 A JP 2012231047A
Authority
JP
Japan
Prior art keywords
electrode material
electrode
layer
electronic component
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011099122A
Other languages
Japanese (ja)
Inventor
Shunichi Ono
俊一 大野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiyo Yuden Co Ltd
Original Assignee
Taiyo Yuden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiyo Yuden Co Ltd filed Critical Taiyo Yuden Co Ltd
Priority to JP2011099122A priority Critical patent/JP2012231047A/en
Publication of JP2012231047A publication Critical patent/JP2012231047A/en
Pending legal-status Critical Current

Links

Images

Landscapes

  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Physical Vapour Deposition (AREA)
  • Ceramic Capacitors (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a chip shaped electronic component which has good electrical characteristics of an external electrode and the adhesion to a component body and is suitable for downsizing.SOLUTION: A chip shaped electronic component 1 includes: a component body 10 where an internal electrode 11 is buried; and an external electrode 20 formed on an outer surface of the component body 10. In the chip shaped electronic component 1, the external electrode 20 is formed by a physical deposition method at a portion contacting with at least the component body 10 and includes a mixed layer 21 formed by mixing a first electrode material 23 with a second electrode material 24. The mixture ratio of the second electrode material 24 to the first electrode material 23 is gradually reduced as the mixed layer 21 separates from the component body.

Description

本発明は、積層セラミックコンデンサなどのチップ状電子部品に関し、特に外部電極の構造に関する。   The present invention relates to a chip-shaped electronic component such as a multilayer ceramic capacitor, and more particularly to a structure of an external electrode.

積層セラミックコンデンサなどのチップ状電子部品は一般的に、内部電極が埋設された直方体の部品本体と、該部品本体の外面に形成され前記内電極と電気的に接続した外部電極とを備えている。外部電極の形状・個数・形成位置はチップ状電子部品の種類によって異なる。例えば一般的な積層セラミックコンデンサでは、直方体形状の部品本体の長手方向両端面から該端面に隣接する側面に亘って外部電極が形成されている。外部電極の形成方法として一般的な方法としては、導電性ペーストをディップ法などで塗布・焼成し、その後にハンダ濡れ性の向上やハンダ喰われ防止を目的として電解メッキ等で1層又は複数のメッキ層を形成する方法が知られている。   A chip-shaped electronic component such as a multilayer ceramic capacitor generally includes a rectangular parallelepiped component main body in which an internal electrode is embedded, and an external electrode formed on the outer surface of the component main body and electrically connected to the internal electrode. . The shape, number, and position of the external electrode vary depending on the type of chip-shaped electronic component. For example, in a general multilayer ceramic capacitor, external electrodes are formed from both longitudinal end surfaces of a rectangular parallelepiped component body to side surfaces adjacent to the end surfaces. As a general method for forming the external electrode, a conductive paste is applied and baked by a dip method or the like, and then one or more layers are formed by electrolytic plating or the like for the purpose of improving solder wettability or preventing solder erosion. A method for forming a plating layer is known.

近年、チップ電子部品に対する更なる小型化・薄型化の要求が高まっており、これにより外部電極については薄膜化・微細加工容易性が求められている。そこで外部電極の全て又は一部を物理的蒸着法などのドライプロセスで形成することが提案されている(特許文献1,2参照)。   In recent years, there has been an increasing demand for further miniaturization and thinning of chip electronic components. As a result, the external electrodes are required to be thin and easy to process finely. Therefore, it has been proposed to form all or part of the external electrodes by a dry process such as physical vapor deposition (see Patent Documents 1 and 2).

特許文献1に記載のものは、部品本体に物理的蒸着法で1層の電極下地層を形成し、該電極下地層の上に電解メッキで電極表面層を形成することによって外部電極を構成している。一方、特許文献2に記載のものは、複数層からなる外部電極を物理的蒸着法で形成している。   In Patent Document 1, an external electrode is configured by forming a single electrode base layer on a component main body by physical vapor deposition and forming an electrode surface layer on the electrode base layer by electrolytic plating. ing. On the other hand, the thing of patent document 2 forms the external electrode which consists of multiple layers by the physical vapor deposition method.

実公平3−10527号公報No. 3-10527 特開平10−251837号公報JP 10-251837 A

上記特許文献1に記載のものは、電極表面層はハンダ濡れ性等を確保するような材料が選択されており、電極下地層は内部電極との良好な接続性や低抵抗率などの電気的特性を確保するような材料が選択されている。なおこのような材料選択は従来の厚膜法で製造していたときと同様の観点でなされたものである。しかし、電極下地層は物理的蒸着法で形成されており、従来のものと比較すると膜厚が薄いため部品本体との密着力を十分に確保することが困難であるという問題があった。一方、特許文献2に記載のものでは最内層の材料として部品本体との密着力が良好なTiなどの材料を選択している。しかし密着力が良好な材料は電気抵抗率が高いという傾向があるため電気的特性が悪くなるという問題がある。   In the above-mentioned Patent Document 1, a material that ensures solder wettability and the like is selected for the electrode surface layer, and the electrode base layer is electrically connected to the internal electrode such as good connectivity and low resistivity. Materials that ensure properties are selected. Such material selection is made from the same viewpoint as when the conventional thick film method was used. However, the electrode underlayer is formed by a physical vapor deposition method and has a problem that it is difficult to ensure sufficient adhesion to the component body because the film thickness is smaller than that of the conventional one. On the other hand, in the thing of patent document 2, materials, such as Ti with favorable adhesive force with a component main body, are selected as a material of an innermost layer. However, materials having good adhesion tend to have high electrical resistivity, so that there is a problem that electrical characteristics are deteriorated.

本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、外部電極の電気的特性及び部品本体への密着力の双方が良好であり且つ小型化に適したチップ状電子部品を提供することにある。   The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a chip-like electronic device that has both good electrical characteristics of external electrodes and good adhesion to a component body, and is suitable for downsizing. To provide parts.

上記目的を達成するために、本願発明は、内部電極が埋設された部品本体と該部品本体の外面に形成された外部電極とを備えたチップ状電子部品において、前記外部電極は少なくとも部品本体に接する部位において物理的蒸着法で形成されてなり且つ第1の電極材料と第2の電極材料とが混合された混合層を含み、該混合層は部品本体から離れるにしたがって第1の電極材料に対する第2の電極材料の混合率が漸小していることを特徴とするものを提案する。   In order to achieve the above object, the present invention provides a chip-shaped electronic component comprising a component main body in which an internal electrode is embedded and an external electrode formed on the outer surface of the component main body, wherein the external electrode is at least in the component main body. It includes a mixed layer formed by physical vapor deposition at a contact portion and mixed with the first electrode material and the second electrode material, and the mixed layer is formed with respect to the first electrode material as the distance from the component body increases. We propose a material characterized in that the mixing ratio of the second electrode material is gradually reduced.

ここで本願発明に係る混合層は、第1の電極材料と第2の電極材料との合金ではなく、両材料の単体粒子がそれぞれの特性を維持したまま混合した状態となっていることに留意されたい。そして、本願発明では少なくとも部品本体に接する部位において外部電極が混合層で形成されている。このような構成により、第1の電極材料として電気的特性が良好な材料を選択し、第2の電極材料として部品本体との密着力が良好な材料を選択することにより、部品本体の近傍では、第1の電極材料により電気的特性が確保されるとともに、第2の電極材料により部品本体との密着力が確保される。   Here, the mixed layer according to the present invention is not an alloy of the first electrode material and the second electrode material, but is in a state where the single particles of both materials are mixed while maintaining their respective characteristics. I want to be. And in this invention, the external electrode is formed with the mixed layer in the site | part which contacts a component main body at least. With such a configuration, by selecting a material with good electrical characteristics as the first electrode material and selecting a material with good adhesion to the component body as the second electrode material, in the vicinity of the component body The first electrode material ensures electrical characteristics, and the second electrode material ensures adhesion with the component body.

一方、第2の電極材料による密着力の確保は部品本体から離れるにしたがって不要である。そこで本願発明では、部品本体から離れるにしたがって、換言すれば外部電極の表層(外層)にいくにしたがって、第2の電極材料の混合率(換言すれば存在比率)が小さくなるよう混合層を形成している。これにより、第1の電極材料による電気的特性の効果を最大限に確保することができる。   On the other hand, it is not necessary to secure the adhesion by the second electrode material as the distance from the component body increases. Therefore, in the present invention, the mixed layer is formed so that the mixing ratio (in other words, the abundance ratio) of the second electrode material decreases as the distance from the component body increases, that is, the outer electrode surface layer (outer layer). doing. Thereby, the effect of the electrical characteristics by the first electrode material can be ensured to the maximum extent.

本発明の好適な態様の一例としては、前記外部電極は、前記混合層の外層に形成され且つ第1の電極材料のみで形成された単一層を含むことを特徴とする。本発明によれば、プリント配線板などの実装先との固着性・電気的特性が良好なものとなる。なお、前記単一層と混合層とは同一の物理的蒸着過程において一体に形成すると混合層との密着性や製造コストの点などで好適である。   As an example of a preferred aspect of the present invention, the external electrode includes a single layer formed in the outer layer of the mixed layer and formed only of the first electrode material. According to the present invention, the adherence to a mounting destination such as a printed wiring board and electrical characteristics are good. Note that it is preferable that the single layer and the mixed layer are integrally formed in the same physical vapor deposition process in terms of adhesion to the mixed layer and manufacturing cost.

本発明の好適な態様の一例としては、前記混合層は1つのチャンバー内に配置した第1の電極材料からなる第1のターゲットと第2の電極材料からなる第2のターゲットを部品本体に蒸着させてなり、且つ、第1の電極材料又は第2の電極材料の何れか一方又は双方の成膜速度を可変させることにより混合率を制御してなるものが挙げられる。   As an example of a preferable aspect of the present invention, the mixed layer is formed by depositing a first target made of a first electrode material and a second target made of a second electrode material disposed in one chamber on a component main body. And the mixing rate is controlled by varying the film forming rate of either one or both of the first electrode material and the second electrode material.

以上説明したように本発明によれば、第1の電極材料と第2の電極材料の混合層を形成し且つその混合率を制御することにより、トレードオフの関係にある外部電極の電気的特性の確保と部品本体への密着力の確保の双方を実現することができる。   As described above, according to the present invention, by forming a mixed layer of the first electrode material and the second electrode material and controlling the mixing ratio, the electrical characteristics of the external electrode in a trade-off relationship It is possible to achieve both securing the adhesion and securing the adhesion to the component body.

積層セラミックコンデンサの断面図Cross section of multilayer ceramic capacitor 外部電極の構造を説明する積層セラミックコンデンサの一部拡大断面図Partially enlarged sectional view of multilayer ceramic capacitor explaining the structure of external electrode 混合層の第1の形成方法を説明する図The figure explaining the 1st formation method of a mixed layer 混合層の第2の形成方法を説明する図The figure explaining the 2nd formation method of a mixed layer 混合層の第3の形成方法を説明する図The figure explaining the 3rd formation method of a mixed layer 第1の実施例に係るチップ状電子部品の電極固着力の測定グラフMeasurement graph of electrode fixing force of chip-like electronic component according to first embodiment 第1の実施例に係るチップ状電子部品の抵抗値の測定グラフMeasurement graph of resistance value of chip-shaped electronic component according to first embodiment 第2の実施例に係るチップ状電子部品の電極固着力の測定グラフMeasurement graph of electrode fixing force of chip-like electronic component according to second embodiment 第2の実施例に係るチップ状電子部品の抵抗値の測定グラフMeasurement graph of resistance value of chip-shaped electronic component according to second embodiment

本発明の一実施の形態に係るチップ状電子部品について図面を参照して説明する。本実施の形態ではチップ状電子部品の一例として積層セラミックコンデンサについて説明する。図1は積層セラミックコンデンサの断面図、図2は外部電極の構造を説明する拡大図である。なお本願では説明の簡単のため適宜寸法や形状を模式化している点に留意されたい。   A chip-shaped electronic component according to an embodiment of the present invention will be described with reference to the drawings. In this embodiment, a multilayer ceramic capacitor will be described as an example of a chip-shaped electronic component. FIG. 1 is a sectional view of a multilayer ceramic capacitor, and FIG. 2 is an enlarged view for explaining the structure of an external electrode. It should be noted that in the present application, dimensions and shapes are appropriately modeled for simplicity of explanation.

積層セラミックコンデンサ1は、図1に示すように、部品本体である略直方体形状の積層体10と、該積層体10の長手方向両端部に形成された一対の外部電極20とを備えている。   As shown in FIG. 1, the multilayer ceramic capacitor 1 includes a substantially rectangular parallelepiped laminated body 10 that is a component main body, and a pair of external electrodes 20 formed at both longitudinal ends of the laminated body 10.

積層体10は、複数の内部電極層11と誘電体層12とを交互に積層したセラミック焼結体からなる。内部電極層11は所定の間隔をもって互いに重なり合うように配置されており、その端部は積層体10の何れか一方の端面に交互に露出し、該端面において外部電極20に電気的に接続している。すなわち内部電極層11は一層おきに同一の外部電極20に電気的に接続している。内部電極層11はNi,Cu等の卑金属、Pd,Agなどの貴金属、Ag−Pd合金などを主成分とした金属からなるが、コストダウンの観点からはNiが好適である。また本実施の形態では積層セラミックコンデンサ1は高誘電率系のクラス2であり、誘電体層12はチタン酸バリウムベースの誘電体セラミックからなる。   The laminate 10 is made of a ceramic sintered body in which a plurality of internal electrode layers 11 and dielectric layers 12 are alternately laminated. The internal electrode layers 11 are arranged so as to overlap each other with a predetermined interval, and the end portions thereof are alternately exposed at one end face of the laminate 10 and are electrically connected to the external electrode 20 at the end face. Yes. That is, every other internal electrode layer 11 is electrically connected to the same external electrode 20. The internal electrode layer 11 is made of a base metal such as Ni or Cu, a noble metal such as Pd or Ag, or a metal mainly composed of an Ag—Pd alloy, but Ni is preferable from the viewpoint of cost reduction. In the present embodiment, the multilayer ceramic capacitor 1 is of a high dielectric constant class 2, and the dielectric layer 12 is made of a dielectric ceramic based on barium titanate.

外部電極20は、積層体10の表面のうち長手方向両端面から該端面に隣接する側面にまで回り込んで形成されている。外部電極20は、最内層、すなわち積層体10に接する部位に形成された混合層21と、該混合層21の外層に形成された単一層22と、該単一層22の外層に形成されハンダ濡れ性の向上等のために電解メッキ法で形成された1層又は複層のメッキ層25(図1では説明の簡単のため1層とした)により構成されている。   The external electrode 20 is formed so as to wrap around from the both end surfaces in the longitudinal direction to the side surface adjacent to the end surface of the surface of the multilayer body 10. The external electrode 20 includes an innermost layer, that is, a mixed layer 21 formed in a portion in contact with the stacked body 10, a single layer 22 formed on the outer layer of the mixed layer 21, and a solder wetting formed on the outer layer of the single layer 22. In order to improve the property, it is composed of a single-layer or multi-layer plating layer 25 (in FIG. 1, one layer is used for the sake of simplicity) formed by an electrolytic plating method.

混合層21は、図2に示すように、第1の電極材料23と第2の電極材料24の材料粒子がそれぞれの特性を維持したまま混合して存在する状態となっている。ここで、混合層21は第1の電極材料23と第2の電極材料24との合金ではない点に留意されたい。なお図2では説明を簡単にするために、第2の電極材料24を円形状で表現し、第2の電極材料24以外の部位が第1の電極材料23により構成されているものとする。   As shown in FIG. 2, the mixed layer 21 is in a state in which the material particles of the first electrode material 23 and the second electrode material 24 are mixed and maintained while maintaining their respective characteristics. Here, it should be noted that the mixed layer 21 is not an alloy of the first electrode material 23 and the second electrode material 24. In FIG. 2, it is assumed that the second electrode material 24 is expressed in a circular shape and a portion other than the second electrode material 24 is configured by the first electrode material 23 for the sake of simplicity.

第1の電極材料23は、外部電極20の電気的特性に着目して材料選択されるのが好ましい。具体的には、第1の電極材料23は、電気抵抗率が低く且つ内部電極層11との接続性が良好なものなどの観点から選択することが好ましく、例えばCu,Ni,Ag,Auなどの純金属材料だけでなく、例えばAg−Pdなどの合金材料であってもよい。一方、第2の電極材料24は、外部電極20の積層体10への密着力に着目して材料選択されるのが好ましく、例えばTiやCrなどの純金属材料やそれらの合金材料のように導電性を有するものが挙げられる。また第2の電極材料24としては、例えばホウ珪酸ガラスやホウ珪酸鉛系ガラスなどのガラス材料のように導電性を有しないものを用いてもよい。本願発明の特徴の1つは、第1の電極材料23は第2の電極材料24よりも電気抵抗率が小さいものからなり、第2の電極材料24は第1の電極材料23よりも積層体10への物理的密着強度が高いものを用いることである。   The first electrode material 23 is preferably selected by paying attention to the electrical characteristics of the external electrode 20. Specifically, the first electrode material 23 is preferably selected from the viewpoint of low electrical resistivity and good connectivity with the internal electrode layer 11, such as Cu, Ni, Ag, Au, etc. For example, an alloy material such as Ag—Pd may be used. On the other hand, it is preferable that the second electrode material 24 is selected by paying attention to the adhesion force of the external electrode 20 to the laminated body 10, for example, a pure metal material such as Ti or Cr or an alloy material thereof. The thing which has electroconductivity is mentioned. In addition, as the second electrode material 24, a non-conductive material such as borosilicate glass or lead borosilicate glass may be used. One of the features of the present invention is that the first electrode material 23 has a lower electrical resistivity than the second electrode material 24, and the second electrode material 24 is a laminated body than the first electrode material 23. 10 having a high physical adhesion strength to 10.

また混合層21は、図2に示すように、積層体10の外面から離れるにしたがって、換言すれば外部電極20の表層(外層)にいくにしたがって、第1の電極材料23に対する第2の電極材料24の混合率(換言すれば存在比率)が小さくなるように形成されていることを特徴としている。換言すれば混合層21は、積層体10の外面から離れるにしたがって第2の電極材料24の濃度が薄くなるグラデーションを描いている。このような構成により、積層体10の外面には第2の電極材料24が接しているので高い密着力が得られるとともに、第1の電極材料23も積層体10の外面に接しているので内部電極層11との良好な接続性及び良好な電気的特性が得られる。この外部電極20の積層体10への強い密着力と良好な電気的特性は、前述したように従来構造ではトレードオフの関係にあったので本願発明は極めて有用である。なお第2の電極材料24の混合率は徐々に小さくなるようにしてもよいし段階的に小さくなるようにしてもよいが、混合層21の強度等の観点からは前者が好ましい。   Further, as shown in FIG. 2, the mixed layer 21 moves away from the outer surface of the laminated body 10, in other words, the second electrode with respect to the first electrode material 23 as it goes to the surface layer (outer layer) of the external electrode 20. The material 24 is characterized in that it is formed so that the mixing ratio (in other words, the existence ratio) of the material 24 becomes small. In other words, the mixed layer 21 depicts a gradation in which the concentration of the second electrode material 24 decreases as the distance from the outer surface of the stacked body 10 increases. With such a configuration, since the second electrode material 24 is in contact with the outer surface of the laminate 10, high adhesion can be obtained, and the first electrode material 23 is also in contact with the outer surface of the laminate 10. Good connectivity with the electrode layer 11 and good electrical characteristics are obtained. Since the strong adhesion and good electrical characteristics of the external electrode 20 to the laminate 10 are in a trade-off relationship in the conventional structure as described above, the present invention is extremely useful. The mixing ratio of the second electrode material 24 may be gradually decreased or may be decreased stepwise, but the former is preferable from the viewpoint of the strength of the mixed layer 21 and the like.

また混合層21は物理的蒸着法により形成されている。物理的蒸着法はスパッタリング・真空蒸着・イオンプレーティングに大別されるが、本発明に係る混合層21の形成には材料選択の幅が広いという観点からスパッタリングが好適である。またスパッタリングもDCスパッタ、RFスパッタ、マグネトロンスパッタ、イオンビームスパッタなど種々の方式があるが、これらの方式を適宜利用することができる。本実施の形態では、特に上述の混合層21の構造形成の容易性・装置の普及度などの観点からマグネトロンスパッタ装置を用いた。マグネトロンスパッタ装置を用いる場合、各電極材料23,24の成膜速度を制御することにより図1に示す構造の混合層21が形成可能となる。以下にマグネトロンスパッタ装置を用いた混合層21の形成方法について説明する。   The mixed layer 21 is formed by physical vapor deposition. Physical vapor deposition methods are broadly classified into sputtering, vacuum vapor deposition, and ion plating. Sputtering is suitable for forming the mixed layer 21 according to the present invention from the viewpoint of wide selection of materials. Further, there are various sputtering methods such as DC sputtering, RF sputtering, magnetron sputtering, and ion beam sputtering, and these methods can be appropriately used. In the present embodiment, a magnetron sputtering apparatus is used particularly from the viewpoint of the ease of structure formation of the mixed layer 21 and the spread of the apparatus. In the case of using a magnetron sputtering apparatus, the mixed layer 21 having the structure shown in FIG. 1 can be formed by controlling the deposition rate of the electrode materials 23 and 24. Below, the formation method of the mixed layer 21 using a magnetron sputtering apparatus is demonstrated.

まず第1の形成方法について図3を参照して説明する。第1の形成方法では、1つのチャンバー101内に複数のターゲット111,112を備えたタイプのマグネトロンスパッタ装置を用いる。この場合、第1のターゲット111に第1の電極材料23をセットし、第2のターゲット112に第2の電極材料24をセットする。そして陽極121側に積層体10をセットしてスパッタリングを開始する。ここで第1のターゲット111及び第2のターゲット112と陽極121間に印加する電圧を経時的に制御することにより、第1の電極材料23に対する第2の電極材料24の混合率を制御することが可能である。すなわち、第1のターゲット111に印加する電圧に対して相対的に、第2のターゲット112に印加する電圧を段階的に或いは連続的に小さくするように制御すればよい。なお具体的には、第1のターゲット111に印加する電圧を固定しておき、第2のターゲット112に印加する電圧を段階的に或いは連続的に小さくするよう制御すると好適である。   First, the first forming method will be described with reference to FIG. In the first forming method, a magnetron sputtering apparatus of a type provided with a plurality of targets 111 and 112 in one chamber 101 is used. In this case, the first electrode material 23 is set on the first target 111, and the second electrode material 24 is set on the second target 112. And the laminated body 10 is set to the anode 121 side, and sputtering is started. Here, the mixing ratio of the second electrode material 24 to the first electrode material 23 is controlled by controlling the voltage applied between the first target 111 and the second target 112 and the anode 121 over time. Is possible. That is, the voltage applied to the second target 112 may be controlled to be reduced stepwise or continuously relative to the voltage applied to the first target 111. Specifically, it is preferable that the voltage applied to the first target 111 is fixed and the voltage applied to the second target 112 is controlled to be decreased stepwise or continuously.

次に第2の形成方法について図4を参照して説明する。第2の形成方法では、複数のチャンバー201,202を備え且つ各チャンバー201,202にはそれぞれ1つのターゲット211,212が設けられたタイプのマグネトロンスパッタ装置を用いる。この場合、第1のチャンバー201のターゲット211に第1の電極材料23をセットし、第2のチャンバー202のターゲット212に第2の電極材料24をセットする。そして、積層体10を2つのチャンバー201,202間で往復させることにより混合層21を形成する。一方のチャンバーで成膜を開始すると、最初は、その材料の粒子がまだらに付着してゆくが、ある程度の時間成膜を行うと、その粒子が層状になってくる。本発明では材料を層状に形成してはならないから、このようになる前に他方のチャンバーに積層体10を移動させる。切り替える時間は、ハイレートの成膜条件ではミリ秒から数秒間隔であるが、切替えと層形成防止の制御を容易にするために全体的に成膜レートを下げることにより10数秒〜数分単位してもよい。全体的な成膜レートの調整は、成膜時の真空度や、ターゲット印加電圧、ターゲットと積層体10の距離、陽極印加バイアス電圧等のパラメータを調整すればよい。また混合率の制御は、各チャンバー201,202での滞在時間を制御する、各チャンバー201,202での滞在時間は固定するが各ターゲットへの印加電圧を制御する、上記2つの制御方法を組み合わせる等の方法により可能である。   Next, a second forming method will be described with reference to FIG. In the second forming method, a magnetron sputtering apparatus of a type provided with a plurality of chambers 201 and 202 and provided with one target 211 and 212 in each chamber 201 and 202 is used. In this case, the first electrode material 23 is set on the target 211 of the first chamber 201, and the second electrode material 24 is set on the target 212 of the second chamber 202. Then, the mixed layer 21 is formed by reciprocating the laminate 10 between the two chambers 201 and 202. When film formation is started in one chamber, initially, the particles of the material adhere to the mottle, but when the film is formed for a certain period of time, the particles become layered. In the present invention, since the material should not be formed in layers, the laminate 10 is moved to the other chamber before this occurs. The switching time is from milliseconds to several seconds under high-rate film formation conditions, but in order to facilitate switching and prevention of layer formation, the film formation rate is lowered to a unit of several tens of seconds to several minutes. Also good. The overall film formation rate may be adjusted by adjusting parameters such as the degree of vacuum during film formation, the target application voltage, the distance between the target and the laminate 10, the anode application bias voltage, and the like. The mixing rate is controlled by controlling the staying time in each chamber 201, 202. The staying time in each chamber 201, 202 is fixed, but the applied voltage to each target is controlled. It is possible by such a method.

次に第3の形成方法について図5を参照して説明する。第3の形成方法では、1つのチャンバー301及びターゲット311を備えたタイプのマグネトロンスパッタ装置を用いる。この場合、ターゲット311に第1の電極材料23と第2の電極材料24が混在した混在物26をセットする。この混在物26の組成配分は、全体的に第1の電極材料23と第2の電極材料24の両材料粒子が混ざり合っていてもよいし、材料ごとに消費部を適宜分割した形でもよい。ただし両材料は合金を作っていないことが条件となる。また蒸着時には、ターゲット又は積層体10を回転させると組成のばらつきを低減できるので好適である。なお、本方法の場合には、ターゲット311にセットする混合物26を組成配分の異なるものに順次取り替えることにより、段階的に第2の電極材料24の混合率が小さくなる混合層21を形成できる。   Next, a third forming method will be described with reference to FIG. In the third forming method, a magnetron sputtering apparatus of a type provided with one chamber 301 and a target 311 is used. In this case, the mixture 26 in which the first electrode material 23 and the second electrode material 24 are mixed is set on the target 311. The composition distribution of the mixture 26 may be such that the material particles of the first electrode material 23 and the second electrode material 24 may be mixed as a whole, or the consumption part may be appropriately divided for each material. . However, the condition is that both materials are not alloyed. Further, when vapor deposition is performed, it is preferable to rotate the target or the laminated body 10 because variation in composition can be reduced. In the case of this method, the mixed layer 21 in which the mixing ratio of the second electrode material 24 decreases stepwise can be formed by sequentially replacing the mixture 26 set on the target 311 with one having a different composition distribution.

単一層22は物理的蒸着法で単一の材料で形成されている。好適には、単一層22は第1の電極材料23のみで形成されている。また単一層22は混合層21との密着性の観点から一体に形成することが好ましい。混合層21を前記第1の方法で形成する場合、単一層22は、第2の電極材料24の成膜速度を最終的にゼロにすることで同一の蒸着過程において混合層21と一体に形成することができる。また、混合層21を前記第2の方法で形成する場合、単一層22は、混合層21を形成した後に第1のチャンバー201で第1の電極材料23のみを成膜することで混合層21と一体に形成することができる。また、混合層21を前記第3の方法で形成する場合、単一層22は、混合層21の形成が終了した後に第1の電極材料23のみがターゲットにセットされたマグネトロンスパッタ装置で成膜すればよい。   The single layer 22 is formed of a single material by physical vapor deposition. Preferably, the single layer 22 is formed of only the first electrode material 23. The single layer 22 is preferably formed integrally from the viewpoint of adhesion with the mixed layer 21. When the mixed layer 21 is formed by the first method, the single layer 22 is formed integrally with the mixed layer 21 in the same vapor deposition process by finally setting the deposition rate of the second electrode material 24 to zero. can do. When the mixed layer 21 is formed by the second method, the single layer 22 is formed by forming only the first electrode material 23 in the first chamber 201 after forming the mixed layer 21. And can be formed integrally. When the mixed layer 21 is formed by the third method, the single layer 22 is formed by a magnetron sputtering apparatus in which only the first electrode material 23 is set as a target after the formation of the mixed layer 21 is completed. That's fine.

このように本発明に係るチップ状電子部品では、部品本体である積層体10の外面に接する位置に第1の電極材料23と第2の電極材料24とが混合した混合層21が物理的蒸着法により形成されている。そして、該混合層21は、積層体10から離れるに従って第1の電極材料23に対する第2の電極材料24の混合率が漸小している。また、第1の電極材料23としては電気的特性が良好なものを選択し、第2の電極材料24としては積層体10への密着力が良好なものを選択している。このような構成により、物理的薄膜法を用いることによる外部電極の薄膜化と、第1の電極材料による良好な電気的特性と、第2の電極材料による良好な密着力という効果が得られる。   As described above, in the chip-shaped electronic component according to the present invention, the mixed layer 21 in which the first electrode material 23 and the second electrode material 24 are mixed is physically vapor-deposited at a position in contact with the outer surface of the laminate 10 that is the component main body. It is formed by the law. In the mixed layer 21, the mixing ratio of the second electrode material 24 to the first electrode material 23 gradually decreases as the distance from the stacked body 10 increases. Further, as the first electrode material 23, a material having good electrical characteristics is selected, and as the second electrode material 24, a material having good adhesion to the laminate 10 is selected. With such a configuration, the effect of thinning the external electrode by using the physical thin film method, good electrical characteristics by the first electrode material, and good adhesion by the second electrode material can be obtained.

以上本発明の一実施の形態について詳述したが本発明はこれに限定されるものではない。例えば上記実施の形態ではチップ状電子部品の一例として積層セラミックコンデンサについて説明したが、他のチップ状電子部品でも本発明を実施することができる。すなわち本発明は、部品本体の材質等が不問であり、また外部電極の形状・数なども不問である。   Although one embodiment of the present invention has been described in detail above, the present invention is not limited to this. For example, in the above embodiment, a multilayer ceramic capacitor has been described as an example of a chip-shaped electronic component. However, the present invention can also be implemented with other chip-shaped electronic components. That is, in the present invention, the material of the component main body is not required, and the shape and number of the external electrodes are not required.

また第1の電極材料23,第2の電極材料24として上記実施の形態で列挙したもの以外の材料を適宜選択してもよい。この場合、第1の電極材料23は、外部電極20の電気的特性に着目して材料選択されるのが好ましい。一方、第2の電極材料24は、外部電極20の積層体10への密着力に着目して材料選択されるのが好ましい。また、第1の電極材料23は第2の電極材料24よりも電気抵抗率が小さいものからなり、第2の電極材料24は第1の電極材料23よりも積層体10への物理的密着強度が高いものを用いる。   Further, materials other than those listed in the above embodiment may be appropriately selected as the first electrode material 23 and the second electrode material 24. In this case, the first electrode material 23 is preferably selected by paying attention to the electrical characteristics of the external electrode 20. On the other hand, the second electrode material 24 is preferably selected by paying attention to the adhesion force of the external electrode 20 to the laminate 10. In addition, the first electrode material 23 has a lower electrical resistivity than the second electrode material 24, and the second electrode material 24 has a physical adhesion strength to the laminate 10 that is greater than that of the first electrode material 23. Use a high value.

また上記実施の形態では第1の電極材料23と同一の材料からなる単一層22を備えていたが該単一層22は省略してもよい。   In the above embodiment, the single layer 22 made of the same material as the first electrode material 23 is provided, but the single layer 22 may be omitted.

さらに上記実施の形態では物理的蒸着法の一例としてマグネトロンスパッタ方式を用いて混合層を形成することを例示したが、他の物理的蒸着法を用いても本願発明を実施することができる。   Further, in the above-described embodiment, the mixed layer is formed using the magnetron sputtering method as an example of the physical vapor deposition method. However, the present invention can be carried out using another physical vapor deposition method.

本発明の実施例について説明する。実施例Aとして以下に示す条件で外部電極20を形成したチップ状インダクタを用意した。第1の電極材料23:Cu,第2の電極材料24:Ti,混合層21の外層側には第1の電極材料のみの層を形成する,前記第1の形成方法により混合層21を形成する、部品サイズは2.0mm×1.25mm×1.0mm、外部電極は部品本体の長手方向両端部に形成する。   Examples of the present invention will be described. As Example A, a chip inductor in which the external electrode 20 was formed under the following conditions was prepared. The first electrode material 23: Cu, the second electrode material 24: Ti, a layer of only the first electrode material is formed on the outer layer side of the mixed layer 21. The mixed layer 21 is formed by the first forming method. The component size is 2.0 mm × 1.25 mm × 1.0 mm, and external electrodes are formed at both ends in the longitudinal direction of the component body.

また比較例A1として物理的蒸着法で積層体の外面にCuのみを蒸着させて外部電極を形成したチップ状インダクタを用意した。比較例A2として物理的蒸着法で積層体の外面にTiを蒸着させた後にCuを蒸着させて外部電極を形成したものを用意した。なお部品サイズ・外部電極形状はそれぞれ実施例Aと同じである。   Further, as Comparative Example A1, a chip-shaped inductor was prepared in which only Cu was vapor-deposited on the outer surface of the laminate by a physical vapor deposition method to form an external electrode. Comparative Example A2 was prepared by depositing Ti on the outer surface of the laminate by physical vapor deposition and then depositing Cu to form an external electrode. The component size and external electrode shape are the same as in Example A.

以上の実施例A,比較例A1及びA2について外部電極の固着力と電気抵抗値をそれぞれ測定して図6及び図7のグラフを得た。外部電極の固着力は、測定対象をプリント配線板に実装した後に、部品本体側面を水平横方向へ押し込み、部品本体から外部電極が剥離した力を示す。また電気抵抗値は、両外部電極間で測定した値である。図6及び図7に示すように、比較例A1は電気的特性は良好だが強度不足であり、比較例A2は強度は良好だが電気的特性がやや良好とは言えない。これに対して本発明に係る実施例Aは外部電極の固着力及び電気的特性の双方が良好であることが確認できた。   With respect to the above Example A and Comparative Examples A1 and A2, the fixing force and the electric resistance value of the external electrode were measured, respectively, and the graphs of FIGS. 6 and 7 were obtained. The adhesion force of the external electrode indicates the force with which the side surface of the component main body is pushed horizontally and the external electrode is peeled off from the component main body after mounting the measurement target on the printed wiring board. The electric resistance value is a value measured between both external electrodes. As shown in FIGS. 6 and 7, Comparative Example A1 has good electrical characteristics but insufficient strength, and Comparative Example A2 has good strength but somewhat poor electrical characteristics. On the other hand, it was confirmed that Example A according to the present invention has both good adhesion and electrical characteristics of the external electrodes.

次に実施例Bとして実施例Aとして以下に示す条件で外部電極20を形成したチップ状インダクタを用意した。第1の電極材料23:Ni,第2の電極材料24:ホウ珪酸ガラス,混合層21の外層側には第1の電極材料のみの層を形成する,前記第1の形成方法により混合層21を形成する、部品サイズは2.0mm×1.25mm×1.0mm、外部電極は部品本体の長手方向両端部に形成する。   Next, as Example B, a chip-shaped inductor in which the external electrode 20 was formed under the conditions shown below as Example A was prepared. The first electrode material 23: Ni, the second electrode material 24: borosilicate glass, and a layer of only the first electrode material is formed on the outer layer side of the mixed layer 21. The mixed layer 21 is formed by the first forming method. The component size is 2.0 mm × 1.25 mm × 1.0 mm, and the external electrodes are formed at both ends in the longitudinal direction of the component body.

また比較例B1として物理的蒸着法で積層体の外面にNiのみを蒸着させて外部電極を形成したチップ状インダクタを用意した。比較例B2として物理的蒸着法で積層体の外面にホウ珪酸ガラスを蒸着させた後にNiを蒸着させて外部電極を形成したものを用意した。なお部品サイズ・外部電極形状はそれぞれ実施例Bと同じである。   Further, as Comparative Example B1, a chip-shaped inductor was prepared in which only Ni was vapor-deposited on the outer surface of the laminate by a physical vapor deposition method to form an external electrode. Comparative Example B2 was prepared by depositing borosilicate glass on the outer surface of the laminate by physical vapor deposition and then depositing Ni to form external electrodes. The component size and external electrode shape are the same as in Example B.

以上の実施例B,比較例B1及びB2について外部電極の固着力と電気抵抗値をそれぞれ測定して図8及び図9のグラフを得た。測定環境は実施例Aと同様である。図8及び図9に示すように、比較例B1は電気的特性は良好だが強度不足である。一方、比較例B2はNi層とホウ珪酸ガラス層の界面で剥離が生じて強度を確保することが困難であり、そもそもホウ珪酸ガラス層により外部電極と内部導体引き出し部との導電性が確保できない。これに対して本発明に係る実施例Bは外部電極の固着力及び電気的特性の双方が良好であることが確認できた。   With respect to the above Example B and Comparative Examples B1 and B2, the adhesion force and the electric resistance value of the external electrode were measured, respectively, and the graphs of FIGS. 8 and 9 were obtained. The measurement environment is the same as in Example A. As shown in FIGS. 8 and 9, Comparative Example B1 has good electrical characteristics but insufficient strength. On the other hand, in Comparative Example B2, peeling occurs at the interface between the Ni layer and the borosilicate glass layer, and it is difficult to ensure the strength. In the first place, the conductivity between the external electrode and the internal conductor lead portion cannot be ensured by the borosilicate glass layer. . On the other hand, it was confirmed that Example B according to the present invention has both good adhesion and electrical characteristics of the external electrodes.

1…積層セラミックコンデンサ、10…積層体、11…内部電極層、12…誘電体層、20…外部電極、21…混合層、22…単一層、23…第1の電極材料、24…第2の電極材料、25…メッキ層、100,200,300…マグネトロンスパッタ装置、101,201,202,301…チャンバー、111,112,211,212,311…ターゲット   DESCRIPTION OF SYMBOLS 1 ... Multilayer ceramic capacitor, 10 ... Laminated body, 11 ... Internal electrode layer, 12 ... Dielectric layer, 20 ... External electrode, 21 ... Mixed layer, 22 ... Single layer, 23 ... 1st electrode material, 24 ... 2nd Electrode material, 25 ... plating layer, 100, 200, 300 ... magnetron sputtering apparatus, 101, 201, 202, 301 ... chamber, 111, 112, 211, 212, 311 ... target

Claims (5)

内部電極が埋設された部品本体と該部品本体の外面に形成された外部電極とを備えたチップ状電子部品において、
前記外部電極は少なくとも部品本体に接する部位において物理的蒸着法で形成されてなり且つ第1の電極材料と第2の電極材料とが混合された混合層を含み、該混合層は部品本体から離れるにしたがって第1の電極材料に対する第2の電極材料の混合率が漸小している
ことを特徴とするチップ状電子部品。
In a chip-like electronic component comprising a component main body in which an internal electrode is embedded and an external electrode formed on the outer surface of the component main body,
The external electrode is formed by physical vapor deposition at least at a portion in contact with the component body, and includes a mixed layer in which the first electrode material and the second electrode material are mixed, and the mixed layer is separated from the component body. The mixing ratio of the second electrode material to the first electrode material is gradually reduced according to the above.
前記外部電極は、前記混合層の外層に形成され且つ第1の電極材料のみで形成された単一層を含む
ことを特徴とする請求項1記載のチップ状電子部品。
2. The chip-shaped electronic component according to claim 1, wherein the external electrode includes a single layer formed in the outer layer of the mixed layer and formed only of the first electrode material.
前記単一層と混合層とは同一の物理的蒸着過程において一体に形成されている
ことを特徴とする請求項2記載のチップ状電子部品。
The chip-like electronic component according to claim 2, wherein the single layer and the mixed layer are integrally formed in the same physical vapor deposition process.
前記混合層は1つのチャンバー内に配置した第1の電極材料からなる第1のターゲットと第2の電極材料からなる第2のターゲットを部品本体に蒸着させてなり、且つ、第1の電極材料又は第2の電極材料の何れか一方又は双方の成膜速度を可変させることにより混合率を制御してなる
ことを特徴とする請求項1乃至3何れか1項記載のチップ状電子部品。
The mixed layer is formed by vapor-depositing a first target made of a first electrode material and a second target made of a second electrode material disposed in one chamber on a component body, and the first electrode material 4. The chip-shaped electronic component according to claim 1, wherein the mixing rate is controlled by varying a film forming speed of one or both of the second electrode materials. 5.
前記第1の電極材料は第2の電極材料よりも電気抵抗率が小さいものからなり、前記第2の電極材料は第1の電極材料よりも部品本体への物理的密着強度が高いものからなる
ことを特徴とする請求項1乃至4何れか1項記載のチップ状電子部品。
The first electrode material has a lower electrical resistivity than the second electrode material, and the second electrode material has a higher physical adhesion strength to the component body than the first electrode material. The chip-shaped electronic component according to claim 1, wherein the electronic component is a chip-shaped electronic component.
JP2011099122A 2011-04-27 2011-04-27 Chip shaped electronic component Pending JP2012231047A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011099122A JP2012231047A (en) 2011-04-27 2011-04-27 Chip shaped electronic component

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011099122A JP2012231047A (en) 2011-04-27 2011-04-27 Chip shaped electronic component

Publications (1)

Publication Number Publication Date
JP2012231047A true JP2012231047A (en) 2012-11-22

Family

ID=47432364

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011099122A Pending JP2012231047A (en) 2011-04-27 2011-04-27 Chip shaped electronic component

Country Status (1)

Country Link
JP (1) JP2012231047A (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101670974B1 (en) * 2014-03-31 2016-10-31 가부시키가이샤 무라타 세이사쿠쇼 Monolithic ceramic electronic component
KR101670980B1 (en) * 2014-03-31 2016-10-31 가부시키가이샤 무라타 세이사쿠쇼 Multilayer ceramic electronic component
WO2024166925A1 (en) * 2023-02-09 2024-08-15 太陽誘電株式会社 Multilayer ceramic capacitor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57148333A (en) * 1981-03-09 1982-09-13 Nippon Electric Co Laminated ceramic capacitor and method of prodcing same
JPS58176918A (en) * 1982-04-09 1983-10-17 株式会社トーキン Ceramics with electrode
JPH04167507A (en) * 1990-10-31 1992-06-15 Nec Corp Multilayer ceramic capacitor and manufacture thereof
JPH05175016A (en) * 1991-12-22 1993-07-13 Murata Mfg Co Ltd Ceramic electronic component and manufacture thereof
JP2004158834A (en) * 2002-10-15 2004-06-03 Matsushita Electric Ind Co Ltd Ceramic laminated body and its manufacture method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57148333A (en) * 1981-03-09 1982-09-13 Nippon Electric Co Laminated ceramic capacitor and method of prodcing same
JPS58176918A (en) * 1982-04-09 1983-10-17 株式会社トーキン Ceramics with electrode
JPH04167507A (en) * 1990-10-31 1992-06-15 Nec Corp Multilayer ceramic capacitor and manufacture thereof
JPH05175016A (en) * 1991-12-22 1993-07-13 Murata Mfg Co Ltd Ceramic electronic component and manufacture thereof
JP2004158834A (en) * 2002-10-15 2004-06-03 Matsushita Electric Ind Co Ltd Ceramic laminated body and its manufacture method

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101670974B1 (en) * 2014-03-31 2016-10-31 가부시키가이샤 무라타 세이사쿠쇼 Monolithic ceramic electronic component
KR101670980B1 (en) * 2014-03-31 2016-10-31 가부시키가이샤 무라타 세이사쿠쇼 Multilayer ceramic electronic component
US9520237B2 (en) 2014-03-31 2016-12-13 Murata Manufacturing Co., Ltd. Monolithic ceramic electronic component
US9520232B2 (en) 2014-03-31 2016-12-13 Murata Manufacturing Co., Ltd. Multilayer ceramic electronic component
WO2024166925A1 (en) * 2023-02-09 2024-08-15 太陽誘電株式会社 Multilayer ceramic capacitor

Similar Documents

Publication Publication Date Title
US8902564B2 (en) Multilayer ceramic electronic component
US9773611B2 (en) Chip electronic component and manufacturing method thereof
US9330842B2 (en) Monolithic ceramic electronic component
JP5397504B2 (en) Multilayer electronic component and manufacturing method thereof
JP5127703B2 (en) Multilayer electronic component and manufacturing method thereof
CN101189693B (en) Electronic device and method for manufacturing the same
US8411409B2 (en) Ceramic electronic component and manufacturing method therefor
CN101677035B (en) Ultra broadband capacitor
US8797708B2 (en) Monolithic ceramic electronic component including outer-layer dummy electrode groups
JP6020503B2 (en) Multilayer ceramic electronic components
US20120319536A1 (en) Monolithic ceramic electronic component
US8102640B2 (en) Monolithic ceramic electronic component and method of manufacturing monolithic ceramic electronic component
JP6020502B2 (en) Multilayer ceramic electronic components
JP5526908B2 (en) Multilayer electronic components
JP2009277715A (en) Multilayer ceramic electronic component and method for manufacturing the same
JP2004146401A (en) Laminated electronic parts and its manufacturing method
JP2012237033A (en) Electronic component
CN102222563A (en) Laminated ceramic electronic component and manufacturing method therefor
JP5223148B2 (en) Electrical components, as well as the outer contacts of electrical components
JP4548471B2 (en) Capacitor array and manufacturing method thereof
JP5245611B2 (en) Multilayer ceramic electronic component and manufacturing method thereof
JP2012231047A (en) Chip shaped electronic component
JP5299863B2 (en) Metal vapor deposited film and method for producing the same
JP2002298649A (en) Conductive paste and chip type electronic component using the same
JP2000077253A (en) Electronic component, electronic component chip, and component manufacturing method

Legal Events

Date Code Title Description
RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20140220

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20140221

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140319

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141119

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141210

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150508