JP2012226421A

JP2012226421A - Power supply

Info

Publication number: JP2012226421A
Application number: JP2011090942A
Authority: JP
Inventors: Takeshi Nagata; 健永田
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2011-04-15
Filing date: 2011-04-15
Publication date: 2012-11-15
Anticipated expiration: 2031-04-15
Also published as: JP5848516B2

Abstract

PROBLEM TO BE SOLVED: To provide a power supply that can eliminate a trade-off between leakage current suppression and low current consumption of an output transistor.SOLUTION: A power supply 100 includes: an output transistor 105; a power supply circuit (including feedback resistors 106 and 107) for generating output voltage Vout from power supply voltage VCC using the output transistor 105; and a leakage current absorption circuit 113 for absorbing leakage current la of the output transistor 105 using a depletion type transistor Md1.

Description

本発明は、電源装置に関するものである。 The present invention relates to a power supply device.

図８は、電源装置の一従来例を示す回路図である。本従来例の電源装置２００は、帰還電圧Ｖｆｂ（出力電圧Ｖｏｕｔの分圧電圧）と所定の参照電圧Ｖｒｅｆとが一致するように、出力トランジスタ２０４を制御することにより、電源電圧ＶＣＣから所望の出力電圧Ｖｏｕｔを生成して負荷（不図示）に供給する。 FIG. 8 is a circuit diagram showing a conventional example of a power supply device. The power supply apparatus 200 according to the conventional example controls the output transistor 204 so that the feedback voltage Vfb (divided voltage of the output voltage Vout) matches a predetermined reference voltage Vref, thereby generating a desired output from the power supply voltage VCC. A voltage Vout is generated and supplied to a load (not shown).

なお、本明細書中に開示されている種々の技術的特徴に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。 Note that Patent Document 1 and Patent Document 2 can be cited as examples of conventional techniques related to various technical features disclosed in the present specification.

特開２００８−２１７２０３号公報JP 2008-217203 A 特開平５−３１５８５２号公報Japanese Patent Laid-Open No. 5-315852

しかしながら、上記従来例の電源装置２００には、出力トランジスタ２０４のリーク電流抑制と低消費電流化とのトレードオフや、内部電源電圧生成ブロック２０１の小型化と低消費電流化とのトレードオフなど、解決すべき種々の課題があった。 However, in the power supply device 200 of the conventional example, the trade-off between the leakage current suppression and the low current consumption of the output transistor 204, the trade-off between the downsizing of the internal power supply voltage generation block 201 and the low current consumption, etc. There were various problems to be solved.

＜出力トランジスタ２０４のリーク電流抑制と低消費電流化とのトレードオフ＞
近年、電源装置２００の分野では、ＬＤＯ［low drop-out］レギュレータＩＣとスイッチングレギュレータＩＣのいずれにおいても、出力トランジスタ２０４の素子サイズが大型化される傾向にある。出力トランジスタ２０４の素子サイズが大型化されると、出力トランジスタ２０４で発生するリーク電流Ｉｌｅａｋの増大が懸念される。 <Tradeoff between suppression of leakage current of output transistor 204 and reduction in current consumption>
In recent years, in the field of the power supply device 200, the element size of the output transistor 204 tends to be increased in both the LDO [low drop-out] regulator IC and the switching regulator IC. When the element size of the output transistor 204 is increased, there is a concern that the leakage current Ileak generated in the output transistor 204 increases.

電源装置２００に負荷が接続されていない場合、出力トランジスタ２０４のリーク電流Ｉｌｅａｋが流れる経路は、帰還抵抗２０５及び２０６を介して接地端に流れ込む経路しか存在しない。帰還抵抗値Ｒｆｂ（帰還抵抗２０５及び２０６の合成抵抗値）は、電源装置２００の低消費電流化を実現するために大きな値に設定されていることが多い。そのため、出力トランジスタ２０４のリーク電流Ｉｌｅａｋが帰還抵抗２０５及び２０６に流れ込むと、出力電圧Ｖｏｕｔが本来の目標値よりも高くなるおそれがあった。例えば、リーク電流Ｉｌｅａｋが１μＡであり、帰還抵抗値Ｒｆｂが５ＭΩであった場合、リーク電流Ｉｌｅａｋと帰還抵抗値Ｒｆｂとの積として出力電圧Ｖｏｕｔが５Ｖも上昇してしまう。 When a load is not connected to the power supply apparatus 200, the path through which the leakage current Ileak of the output transistor 204 flows is only a path that flows into the ground terminal via the feedback resistors 205 and 206. The feedback resistance value Rfb (the combined resistance value of the feedback resistors 205 and 206) is often set to a large value in order to reduce the current consumption of the power supply device 200. Therefore, when the leakage current Ileak of the output transistor 204 flows into the feedback resistors 205 and 206, the output voltage Vout may be higher than the original target value. For example, when the leakage current Ileak is 1 μA and the feedback resistance value Rfb is 5 MΩ, the output voltage Vout increases by 5 V as the product of the leakage current Ileak and the feedback resistance value Rfb.

特に、出力トランジスタ２０４のリーク電流Ｉｌｅａｋは、チップ温度Ｔｊが高くなるに従って増大する。そのため、使用時に高温状態となり得る電源装置２００（例えば車載用電源ＩＣ）においては、上記の課題が顕在化するおそれがあった。 In particular, the leakage current Ileak of the output transistor 204 increases as the chip temperature Tj increases. Therefore, in the power supply device 200 (for example, a vehicle-mounted power supply IC) that can be in a high temperature state during use, the above-described problem may become apparent.

なお、上記の課題は、帰還抵抗値Ｒｆｂを小さな値に設定すれば解決できる。しかしながら、帰還抵抗値Ｒｆｂを小さな値に設定すると、電源装置２００の低消費電流化を実現することができなくなるので、この解決策を採用することは現実的ではなかった。また、出力トランジスタ２０４の素子サイズを小さくしたり、電源装置２００が高温状態にならないように配慮したりすることによって、出力トランジスタ２０４のリーク電流Ｉｌｅａｋを抑制することも考えられる。しかしながら、このような解決策を採用すると、別のトレードオフ（出力トランジスタ２０４のオン抵抗増大など）が生じることも多く、その採用は困難であった。 The above problem can be solved by setting the feedback resistance value Rfb to a small value. However, if the feedback resistance value Rfb is set to a small value, it becomes impossible to realize a reduction in current consumption of the power supply device 200. Therefore, it is not practical to employ this solution. It is also conceivable to suppress the leakage current Ileak of the output transistor 204 by reducing the element size of the output transistor 204 or taking care that the power supply device 200 does not reach a high temperature state. However, when such a solution is adopted, another trade-off (such as an increase in the on-resistance of the output transistor 204) often occurs, which is difficult to adopt.

＜内部電源電圧生成ブロック２０１の小型化と低消費電流化のトレードオフ＞
図９は、内部電源電圧生成ブロック２０１に含まれている基準電流生成回路の一従来例を示す回路図である。本従来例の基準電流生成回路３００では、基準電流Ｉｒｅｆを生成する際の消費電流をできるだけ低減するために、抵抗Ｒｘの抵抗値を大きく設定してカレントミラーの入力側に流れるバイアス電流Ｉｘ（トランジスタＭ１０のドレイン電流）を小さく絞る構成が採用されていた。そのため、本従来例の基準電流生成回路３００では、抵抗Ｒｘの抵抗値の増大がそのままチップ面積の増大に繋がっていた。例えば、抵抗Ｒｘに流れるバイアス電流Ｉｘを０．１μＡまで絞るためには、抵抗Ｒｘの抵抗値を数十〜数百ＭΩ（アルミパッド１０個分以上）に設定しなければならず、内部電源電圧生成ブロック２０１の小型化を阻害する要因となっていた。 <Tradeoff between miniaturization of internal power supply voltage generation block 201 and low current consumption>
FIG. 9 is a circuit diagram showing a conventional example of a reference current generation circuit included in the internal power supply voltage generation block 201. In the reference current generating circuit 300 of this conventional example, in order to reduce the current consumption when generating the reference current Iref as much as possible, a bias current Ix (transistor that flows to the input side of the current mirror with a large resistance value of the resistor Rx is set. A configuration in which the drain current of M10) is reduced to a small value has been adopted. For this reason, in the reference current generating circuit 300 of this conventional example, an increase in the resistance value of the resistor Rx directly leads to an increase in the chip area. For example, in order to reduce the bias current Ix flowing through the resistor Rx to 0.1 μA, the resistance value of the resistor Rx must be set to several tens to several hundreds MΩ (more than 10 aluminum pads), and the internal power supply voltage This was a factor that hindered the miniaturization of the generation block 201.

また、本従来例の基準電流生成回路３００では、電源電圧ＶＣＣが高いほどバイアス電流Ｉｘが大きくなる。そのため、高い電源電圧ＶＣＣの入力に対応しつつ、基準電流生成回路３００の消費電流を小さく抑えるためには、抵抗Ｒｘの抵抗値をより大きく設定しなければならず、チップ面積のさらなる増大が必要であった。 In the reference current generating circuit 300 of the conventional example, the bias current Ix increases as the power supply voltage VCC increases. Therefore, in order to keep the consumption current of the reference current generation circuit 300 small while supporting the input of the high power supply voltage VCC, the resistance value of the resistor Rx must be set larger, and the chip area needs to be further increased. Met.

本明細書中に開示されている種々の技術的特徴のうち、第１の技術的特徴は、出力トランジスタのリーク電流抑制と低消費電流化とのトレードオフを解消することのできる電源装置を提供することを目的とする。 Of the various technical features disclosed in the present specification, the first technical feature is to provide a power supply device that can eliminate the trade-off between suppression of leakage current of the output transistor and reduction in current consumption The purpose is to do.

また、本明細書中に開示されている種々の技術的特徴のうち、第２の技術的特徴は、回路規模縮小と低消費電流化のトレードオフを解消することのできる基準電流生成回路を提供することを目的とする。 Of the various technical features disclosed in this specification, the second technical feature provides a reference current generating circuit that can eliminate the trade-off between circuit scale reduction and low current consumption. The purpose is to do.

本明細書中に開示されている種々の技術的特徴のうち、第１の技術的特徴に係る電源装置は、出力トランジスタと、前記出力トランジスタを用いて電源電圧から出力電圧を生成する電源回路と、デプレッション型トランジスタを用いて前記出力トランジスタのリーク電流を吸収するリーク電流吸収回路と、を有する構成（第１−１の構成）とされている。 Among various technical features disclosed in the present specification, a power supply device according to a first technical feature includes an output transistor, a power supply circuit that generates an output voltage from a power supply voltage using the output transistor, and And a leakage current absorption circuit that absorbs the leakage current of the output transistor using a depletion type transistor (first-first configuration).

なお、上記第１−１の構成から成る電源装置において、前記リーク電流吸収回路は、前記出力電圧の印加端と接地端との間に、少なくとも一つのリーク電流吸収経路を有する構成（第１−２の構成）にするとよい。 In the power supply device having the above-described configuration 1-1, the leakage current absorption circuit has at least one leakage current absorption path between the output voltage application terminal and the ground terminal (first- 2).

また、上記第１−２の構成から成る電源装置において、前記リーク電流吸収経路は、前記出力電圧の印加端と接地端との間に、ゲートとソースが接続された少なくとも一つのデプレッション型トランジスタと、ゲートとドレインが接続されたエンハンスメント型トランジスタと、を直列接続して成る構成（第１−３の構成）にするとよい。 Further, in the power supply device having the above configuration 1-2, the leakage current absorption path includes at least one depletion type transistor having a gate and a source connected between an output voltage application terminal and a ground terminal. An enhancement type transistor having a gate and a drain connected to each other may be configured in series (configuration 1-3).

また、上記第１−１〜１−３いずれかの構成から成る電源装置において、前記電源回路は、前記出力電圧を分圧して帰還電圧を生成する帰還抵抗を有し、前記帰還電圧が所定の参照電圧と一致するように、前記出力トランジスタの駆動制御を行う構成（第１−４の構成）にするとよい。 Further, in the power supply device having the configuration of any one of the above 1-1 to 1-3, the power supply circuit has a feedback resistor that divides the output voltage to generate a feedback voltage, and the feedback voltage is a predetermined value. It is preferable to adopt a configuration (first to fourth configuration) in which drive control of the output transistor is performed so as to match the reference voltage.

また、本明細書中に開示されている種々の技術的特徴のうち、第２の技術的特徴に係る基準電流生成回路は、デプレッション型トランジスタを用いて基準電圧を生成する基準電圧生成部と、前記基準電圧から基準電流を生成する電圧／電流変換部とを有する構成（第２−１の構成）とされている。 In addition, among various technical features disclosed in the present specification, a reference current generation circuit according to a second technical feature includes a reference voltage generation unit that generates a reference voltage using a depletion type transistor, The configuration includes a voltage / current conversion unit that generates a reference current from the reference voltage (2-1 configuration).

なお、上記第２−１の構成から成る基準電流生成回路において、前記基準電圧生成部はゲートとソースが接続されたデプレッション型の第１ＮＭＯＳＦＥＴと、ゲートとドレインが接続されたエンハンスメント型の第２ＮＭＯＳＦＥＴと、を含み、前記第１ＮＭＯＳＦＥＴのソースと前記第２ＮＭＯＳＦＥＴのドレインとの接続ノードから前記基準電圧を出力する構成（第２−２の構成）にするとよい。 In the reference current generating circuit having the above-described configuration 2-1, the reference voltage generating unit includes a depletion type first NMOSFET having a gate and a source connected thereto, and an enhancement type second NMOSFET having a gate and a drain connected to each other. The reference voltage is preferably output from a connection node between the source of the first NMOSFET and the drain of the second NMOSFET (2-2 configuration).

また、上記第２−２の構成から成る基準電流生成回路において、前記基準電圧生成部は電源電圧の印加端と前記第１ＮＭＯＳＦＥＴのドレインとの間に、ゲートとソースが接続されたデプレッション型の第３ＮＭＯＳＦＥＴを少なくとも一つ含む構成（第２−３の構成）にするとよい。 In the reference current generating circuit having the above-described configuration 2-2, the reference voltage generating unit is a depletion type first circuit in which a gate and a source are connected between a power supply voltage application terminal and a drain of the first NMOSFET. A configuration including at least one 3NMOSFET (configuration 2-3) is preferable.

また、上記第２−３の構成から成る基準電流生成回路において、前記基準電圧生成部は前記第２ＮＭＯＳＦＥＴのソースと接地端との間に、ゲートとドレインが接続された第４ＮＭＯＳＦＥＴを含む構成（第２−４の構成）にするとよい。 In the reference current generating circuit having the above-described configuration 2-3, the reference voltage generating unit includes a fourth NMOSFET in which a gate and a drain are connected between a source and a ground terminal of the second NMOSFET. 2-4).

また、上記第２−４の構成から成る基準電流生成回路において、前記電圧／電流変換部は、ゲートが前記基準電圧の印加端に接続された第５ＮＭＯＳＦＥＴと、前記第５ＮＭＯＳＦＥＴのソースと接地端との間に接続された抵抗と、を含み、前記抵抗に流れる電流を前記基準電流として出力する構成（第２−５の構成）にするとよい。 Further, in the reference current generation circuit having the above configuration 2-4, the voltage / current conversion unit includes a fifth NMOSFET having a gate connected to the reference voltage application terminal, a source of the fifth NMOSFET, and a ground terminal. It is good to make it the structure (2-5 structure) which outputs the electric current which flows into the said resistance as said reference current.

また、上記第２−５の構成から成る基準電流生成回路において、前記第４ＮＭＯＳＦＥＴと前記第５ＮＭＯＳＦＥＴは、半導体基板上でペア性が取れるようにレイアウトされている構成（第２−６の構成）にするとよい。 In the reference current generating circuit having the above configuration 2-5, the fourth NMOSFET and the fifth NMOSFET are laid out so as to be paired on the semiconductor substrate (configuration 2-6). Good.

また、上記第２−２〜２−６いずれかの構成から成る基準電流生成回路において、前記基準電圧生成部は、ソースが前記第１ＮＭＯＳＦＥＴのドレインに接続されて、ドレインが接地端に接続されて、ゲートが前記基準電圧の印加端に接続された第１ＰＭＯＳＦＥＴを含む構成（第２−７の構成）にするとよい。 Further, in the reference current generation circuit having any one of the above-described configurations of 2-2 to 2-6, the reference voltage generation unit has a source connected to the drain of the first NMOSFET and a drain connected to the ground terminal. A configuration including a first PMOSFET having a gate connected to the reference voltage application terminal (a configuration 2-7) is preferable.

また、上記第２−７の構成から成る基準電流生成回路において、前記電圧／電流変換部は、ゲートが前記第１ＮＭＯＳＥＦＴのドレインに接続されて、ソースが前記第５ＮＭＯＳＦＥＴのドレインに接続された第６ＮＭＯＳＦＥＴを含む構成（第２−８の構成）にするとよい。 Further, in the reference current generating circuit having the second to seventh configuration, the voltage / current conversion unit includes a sixth NMOSFET having a gate connected to a drain of the first NMOS EFT and a source connected to a drain of the fifth NMOSFET. It is good to set it as the structure containing (2-8th structures).

また、第２の技術的特徴に係る電源装置は、電源電圧の供給を受けて内部電源電圧を生成する内部電源電圧生成ブロックと、前記内部電源電圧の供給を受けて参照電圧を生成する参照電圧生成ブロックと、出力電圧に応じた帰還電圧と前記参照電圧とが一致するように前記電源電圧から前記出力電圧を生成する電源ブロックと、を有するものであって、前記内部電源電圧生成ブロックは、上記第２−１〜２−８いずれかの構成から成る基準電流生成回路と、前記基準電流を用いて前記内部電源電圧を生成する内部電源電圧生成回路とを含む構成（第２−９の構成）とされている。 The power supply apparatus according to the second technical feature includes an internal power supply voltage generation block that generates an internal power supply voltage by receiving a supply of the power supply voltage, and a reference voltage that generates a reference voltage by receiving the supply of the internal power supply voltage. A generation block, and a power supply block that generates the output voltage from the power supply voltage so that a feedback voltage corresponding to an output voltage matches the reference voltage, and the internal power supply voltage generation block includes: A configuration (second 9-9 configuration) including a reference current generation circuit having any one of the above configurations 2-1 to 2-8 and an internal power supply voltage generation circuit that generates the internal power supply voltage using the reference current ).

なお、上記第２−９の構成から成る電源装置において、前記参照電圧生成ブロックは、デプレッション型トランジスタを用いて前記参照電圧を生成する参照電圧生成回路と、前記内部電源電圧の供給を受けて前記電源装置の起動時に前記参照電圧のプリチャージを行うプリチャージ回路と、を含む構成（第２−１０の構成）にするとよい。 In the power supply device having the above-described configuration 2-9, the reference voltage generation block includes a reference voltage generation circuit that generates the reference voltage using a depletion type transistor, and the supply of the internal power supply voltage. And a precharge circuit that precharges the reference voltage when the power supply device is activated (a configuration 2-10).

また、上記第２−１０の構成から成る電源装置において、前記プリチャージ回路は、前記内部電源電圧の供給を受けてバイアス電流に応じたミラー電流を生成するカレントミラーと、ソースが前記ミラー電流の出力端に接続されて、ドレインが接地端に接続されて、ゲートがバイアス電圧の印加端に接続されたＰＭＯＳＦＥＴと、ドレインが前記内部電源電圧の印加端に接続されて、ゲートが前記ＰＭＯＳＦＥＴのソースに接続されて、ソースが前記参照電圧生成回路に接続されたＮＭＯＳＦＥＴとを含む構成（第２−１１の構成）にするとよい。 Further, in the power supply device having the above-described configuration 2-10, the precharge circuit receives a supply of the internal power supply voltage and generates a mirror current corresponding to a bias current, and a source of the mirror current A PMOSFET connected to the output terminal, a drain connected to the ground terminal, a gate connected to the bias voltage application terminal, a drain connected to the internal power supply voltage application terminal, and a gate connected to the source of the PMOSFET And an NMOSFET having a source connected to the reference voltage generation circuit (configuration 2-11).

また、上記第２−１１の構成から成る電源装置において、前記基準電流生成回路は、前記基準電流を前記バイアス電流として出力する構成（第２−１２の構成）にするとよい。 In the power supply device having the above configuration 2-11, the reference current generation circuit may be configured to output the reference current as the bias current (configuration 2-12).

また、上記第２−１１または２−１２の構成から成る電源装置において、前記基準電流生成回路は、前記抵抗の一端に現れる電圧を前記バイアス電圧として出力する構成（第２−１３の構成）にするとよい。 Further, in the power supply device having the above configuration 2-11 or 2-12, the reference current generation circuit is configured to output a voltage appearing at one end of the resistor as the bias voltage (configuration 2-13). Good.

また、上記第２−１１〜２−１３いずれかの構成から成る電源装置において、前記バイアス電圧は、前記参照電圧の目標値よりも低く設定されている構成（第２−１４の構成）にするとよい。 Further, in the power supply device having any one of the configurations of the above 2-11 to 2-13, when the bias voltage is set to be lower than the target value of the reference voltage (configuration 2-14). Good.

本明細書中に開示されている種々の技術的特徴のうち、第１の技術的特徴によれば、出力トランジスタのリーク電流抑制と低消費電流化とのトレードオフを解消することのできる電源装置を提供することが可能となる。 Among various technical features disclosed in the present specification, according to the first technical feature, a power supply device capable of eliminating the trade-off between suppression of leakage current of the output transistor and reduction in current consumption Can be provided.

また、本明細書中に開示されている種々の技術的特徴のうち、第２の技術的特徴によれば、回路規模縮小と低消費電流化のトレードオフを解消することのできる基準電流生成回路を提供することが可能となる。 Of the various technical features disclosed in the present specification, according to the second technical feature, a reference current generating circuit capable of eliminating the trade-off between circuit scale reduction and low current consumption Can be provided.

電源装置の一構成例を示すブロック図Block diagram showing a configuration example of a power supply device リーク電流吸収回路１１３の一構成例を示す回路図Circuit diagram showing a configuration example of the leakage current absorption circuit 113 チップ温度Ｔｊとドレイン電流Ｉｄｄとの関係を示す図The figure which shows the relationship between chip | tip temperature Tj and drain current Idd. リーク電流吸収回路１１３の一変形例を示す回路図Circuit diagram showing a modification of leakage current absorption circuit 113 内部電源電圧生成ブロック１０１と参照電圧生成ブロック１０２の一構成例を示す回路図The circuit diagram which shows one structural example of the internal power supply voltage generation block 101 and the reference voltage generation block 102 電源電圧ＶＣＣと電流Ｉ１及び電圧Ｖ１との関係を示す図The figure which shows the relationship between power supply voltage VCC, the electric current I1, and the voltage V1. 電源電圧ＶＣＣと電圧Ｖ３との関係を示す図The figure which shows the relationship between the power supply voltage VCC and the voltage V3 電源装置の一従来例を示す回路図Circuit diagram showing a conventional example of a power supply device 基準電流生成回路の一従来例を示す回路図Circuit diagram showing a conventional example of a reference current generation circuit

＜ブロック図＞
図１は、電源装置の一構成例を示すブロック図である。本構成例の電源装置は、直流電圧源（バッテリ）Ｅ１から供給される電源電圧ＶＣＣを降圧して出力電圧Ｖｏｕｔを生成するＬＤＯレギュレータＩＣ１００として提供される。 <Block diagram>
FIG. 1 is a block diagram illustrating a configuration example of a power supply device. The power supply device of this configuration example is provided as an LDO regulator IC 100 that generates the output voltage Vout by stepping down the power supply voltage VCC supplied from the DC voltage source (battery) E1.

ＬＤＯレギュレータＩＣ１００は、内部電源電圧生成ブロック１０１と、参照電圧生成ブロック１０２と、エラーアンプ１０３と、ドライバ１０４と、出力トランジスタ１０５と、抵抗１０６〜１０８と、温度保護回路１０９と、過電流保護回路１１０と、ダイオード１１１及び１１２と、リーク電流吸収回路１１３と、を集積化したシリコンモノリシック集積回路である。 The LDO regulator IC 100 includes an internal power supply voltage generation block 101, a reference voltage generation block 102, an error amplifier 103, a driver 104, an output transistor 105, resistors 106 to 108, a temperature protection circuit 109, and an overcurrent protection circuit. 110, a silicon monolithic integrated circuit in which diodes 111 and 112 and a leakage current absorption circuit 113 are integrated.

また、ＬＤＯレギュレータＩＣ１００は、外部との電気的な接続を確立するために、８本の外部端子を有する。１ピン（ＶＯＵＴ）は電圧出力端子である。２ピン〜４ピン（Ｎ．Ｃ．）は未接続端子である。５ピン（ＧＮＤ）はグラウンド端子である。６ピン及び７ピン（Ｎ．Ｃ．）は未接続端子である。８ピン（ＶＣＣ）は電源電圧入力端子である。もちろん、ピン数は任意に設計することが可能である。例えば、上記の未接続端子（２ピン〜４ピン、６ピン、及び、７ピン）を排除して３端子ＩＣを構成しても構わない。 The LDO regulator IC 100 has eight external terminals in order to establish an electrical connection with the outside. Pin 1 (VOUT) is a voltage output terminal. Pins 2 to 4 (NC) are unconnected terminals. Pin 5 (GND) is a ground terminal. Pins 6 and 7 (NC) are unconnected terminals. Pin 8 (VCC) is a power supply voltage input terminal. Of course, the number of pins can be designed arbitrarily. For example, a three-terminal IC may be configured by removing the unconnected terminals (2 to 4 pins, 6 pins, and 7 pins).

内部電源電圧生成ブロック（プリレギュレータブロック）１０１は、電源電圧ＶＣＣの供給を受けて内部電源電圧Ｖｒｅｇを生成する。なお、内部電源電圧生成ブロック１０１の構成や動作については、後ほど詳細に説明する。 The internal power supply voltage generation block (preregulator block) 101 receives the supply of the power supply voltage VCC and generates the internal power supply voltage Vreg. The configuration and operation of the internal power supply voltage generation block 101 will be described in detail later.

参照電圧生成ブロック１０２は、内部電源電圧Ｖｒｅｇの供給を受けて参照電圧Ｖｒｅｆを生成する。なお、参照電圧生成ブロック１０２の構成や動作については、後ほど詳細に説明する。 The reference voltage generation block 102 receives the supply of the internal power supply voltage Vreg and generates the reference voltage Vref. The configuration and operation of the reference voltage generation block 102 will be described in detail later.

エラーアンプ１０３は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂ（出力電圧Ｖｏｕｔの分圧電圧）と、反転入力端（−）に入力される参照電圧Ｖｒｅｆとの差分を増幅して誤差電圧Ｖｅｒｒを生成する。 The error amplifier 103 amplifies the difference between the feedback voltage Vfb (divided voltage of the output voltage Vout) input to the non-inverting input terminal (+) and the reference voltage Vref input to the inverting input terminal (−). An error voltage Verr is generated.

ドライバ１０４は、誤差電圧Ｖｅｒｒが小さくなるように出力トランジスタ１０５のゲート信号Ｇ１を生成する。 The driver 104 generates the gate signal G1 of the output transistor 105 so that the error voltage Verr becomes small.

出力トランジスタは、電源電圧ＶＣＣの印加端（８ピン（ＶＣＣ））と出力電圧Ｖｏｕｔの印加端（１ピン（ＶＯＵＴ））との間に接続されたＰチャネル型ＭＯＳ電界効果トランジスタである。出力トランジスタ１０５のソースは、８ピン（ＶＣＣ）に接続されている。出力トランジスタ１０５のドレインは、１ピン（ＶＯＵＴ）に接続されている。出力トランジスタ１０５のゲートは、ドライバ１０４の出力端（ゲート信号Ｇ１の印加端）に接続されている。出力トランジスタ１０５の導通度は、ゲート信号Ｇ１の電圧値に応じて制御される。出力トランジスタ１０５としては、高耐圧（例えば６０Ｖ耐圧）のＰＤＭＯＳＦＥＴ［P channel type Double-Diffused Metal Oxide Semiconductor Field Effect Transistor］）を用いればよい。 The output transistor is a P-channel MOS field effect transistor connected between the application terminal (pin 8 (VCC)) of the power supply voltage VCC and the application terminal (pin 1 (VOUT)) of the output voltage Vout. The source of the output transistor 105 is connected to pin 8 (VCC). The drain of the output transistor 105 is connected to pin 1 (VOUT). The gate of the output transistor 105 is connected to the output terminal (application terminal of the gate signal G1) of the driver 104. The conductivity of the output transistor 105 is controlled according to the voltage value of the gate signal G1. As the output transistor 105, a PDMOSFET (P channel type Double-Diffused Metal Oxide Semiconductor Field Effect Transistor)) having a high breakdown voltage (for example, 60V breakdown voltage) may be used.

抵抗１０６及び１０７は、出力電圧Ｖｏｕｔの印加端と接地端との間に直列接続されており、互いの接続ノードは帰還電圧Ｖｆｂの出力端としてエラーアンプ１０３の非反転入力端（＋）に接続されている。すなわち、抵抗１０６及び１０７は、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成する分圧回路として機能する。 The resistors 106 and 107 are connected in series between the application terminal of the output voltage Vout and the ground terminal, and the connection node of the resistors 106 and 107 is connected to the non-inverting input terminal (+) of the error amplifier 103 as the output terminal of the feedback voltage Vfb. Has been. That is, the resistors 106 and 107 function as a voltage dividing circuit that divides the output voltage Vout to generate the feedback voltage Vfb.

抵抗１０８は、電源電圧ＶＣＣの印加端と出力トランジスタ１０５のゲートとの間に接続されている。抵抗１０８は、ドライバ１０４が非動作状態となったときに、ゲート信号Ｇ１をハイレベル（電源電圧ＶＣＣ）に引き上げて、出力トランジスタ１０５をオフさせるためのプルアップ抵抗として機能する。なお、抵抗１０８に代えて能動素子（トランジスタ）を用いてもよい。また、抵抗１０８はドライバ１０４に内蔵することもできる。 The resistor 108 is connected between the application terminal of the power supply voltage VCC and the gate of the output transistor 105. The resistor 108 functions as a pull-up resistor for turning off the output transistor 105 by pulling up the gate signal G1 to a high level (power supply voltage VCC) when the driver 104 is in an inoperative state. Note that an active element (transistor) may be used instead of the resistor 108. The resistor 108 can also be built in the driver 104.

なお、上記したエラーアンプ１０３、ドライバ１０４、出力トランジスタ１０５、及び抵抗１０６〜１０８は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂが所定の参照電圧Ｖｒｅｆと一致するように出力トランジスタ１０５の駆動制御を行うことにより、電源電圧ＶＣＣから所望の出力電圧Ｖｏｕｔを生成する電源ブロックに相当する。 The error amplifier 103, the driver 104, the output transistor 105, and the resistors 106 to 108 perform drive control of the output transistor 105 so that the feedback voltage Vfb corresponding to the output voltage Vout matches the predetermined reference voltage Vref. This corresponds to a power supply block that generates a desired output voltage Vout from the power supply voltage VCC.

温度保護回路１０９は、チップ温度Ｔｊが閾値温度を上回ると、出力トランジスタ１０５を強制的にオフさせる。その後、チップ温度Ｔｊが閾値温度を下回ると、温度保護回路１０９は、外部からのリセット信号などを要することなく、出力トランジスタ１０５の強制オフを自動的に解除させる。 The temperature protection circuit 109 forcibly turns off the output transistor 105 when the chip temperature Tj exceeds the threshold temperature. Thereafter, when the chip temperature Tj falls below the threshold temperature, the temperature protection circuit 109 automatically cancels the forced off of the output transistor 105 without requiring an external reset signal or the like.

過電流保護回路１１０は、出力トランジスタ１０５に流れる出力電流が過電流状態となったときに、出力トランジスタ１０５を強制的にオフさせる。 The overcurrent protection circuit 110 forcibly turns off the output transistor 105 when the output current flowing through the output transistor 105 enters an overcurrent state.

ダイオード１１１は、出力電圧Ｖｏｕｔの印加端と接地端との間に接続された静電破壊保護素子である。 The diode 111 is an electrostatic breakdown protection element connected between the application terminal of the output voltage Vout and the ground terminal.

ダイオード１１２は、出力トランジスタ１０５に寄生するボディダイオードである。ダイオード１１２は、電源電圧ＶＣＣの印加端と出力電圧Ｖｏｕｔの印加端との間に接続された静電破壊保護素子として機能する。 The diode 112 is a body diode that is parasitic on the output transistor 105. The diode 112 functions as an electrostatic breakdown protection element connected between the application terminal of the power supply voltage VCC and the application terminal of the output voltage Vout.

リーク電流吸収回路１１３は、デプレッション型トランジスタを用いて出力トランジスタ１０５のリーク電流を吸収する。なお、リーク電流吸収回路１１３の構成や動作については、後ほど詳細に説明する。 The leak current absorption circuit 113 absorbs the leak current of the output transistor 105 using a depletion type transistor. The configuration and operation of the leakage current absorption circuit 113 will be described in detail later.

８ピン（ＶＣＣ）に５０Ｖを超えるサージが印加される場合には、８ピン（ＶＣＣ）と接地端との間にパワーツェナダイオードＤ１の挿入を行うことが望ましい。８ピン（ＶＣＣ）が接地端よりも低電圧となる可能性がある場合には、パワーツェナダイオードＤ１に代えてショットキーダイオードの挿入を行うことが望ましい。また、８ピン（ＶＣＣ）と接地端との間には、入力平滑用のキャパシタＣ１を挿入することが望ましい。 When a surge exceeding 50 V is applied to the 8th pin (VCC), it is desirable to insert the power Zener diode D1 between the 8th pin (VCC) and the ground terminal. When there is a possibility that the pin 8 (VCC) has a lower voltage than the ground terminal, it is desirable to insert a Schottky diode instead of the power Zener diode D1. Also, it is desirable to insert an input smoothing capacitor C1 between pin 8 (VCC) and the ground terminal.

１ピン（ＶＯＵＴ）に大きなインダクタンス成分を含む負荷Ｚ１が接続されて、起動時及び出力オフ時に逆起電力の発生が考えられる場合には、１ピン（ＶＯＵＴ）と接地端との間に保護用のダイオードＤ２を挿入することが望ましい。また、１ピン（ＶＯＵＴ）と接地端との間には、出力平滑用のキャパシタＣ２を挿入することが望ましい。 When load Z1 including a large inductance component is connected to pin 1 (VOUT), and back electromotive force is expected to be generated at startup and when the output is turned off, protection is provided between pin 1 (VOUT) and the ground terminal. It is desirable to insert the diode D2. Further, it is desirable to insert an output smoothing capacitor C2 between pin 1 (VOUT) and the ground terminal.

＜ＩＣ概要＞
ＬＤＯレギュレータＩＣ１００は、５０Ｖ高耐圧、出力電圧精度±２％、出力電流２００ｍＡ、消費電流６μＡの超低暗電流レギュレータである。ＬＤＯレギュレータＩＣ１００は、バッテリ直結システム（ボディ系機器、カーステレオ、カーナビゲーションなどに電力の供給を行う車載電源システム）の低消費電流化（低暗電流化）に最適である。ＬＤＯレギュレータＩＣ１００は、出力電圧Ｖｏｕｔの位相補償コンデンサにセラミックコンデンサを使用することが可能である。ＬＤＯレギュレータＩＣ１００は、過負荷状態などによるＩＣの熱破壊を防止する温度保護回路１０９と、出力短絡などによるＩＣ破壊を防止する過電流保護回路１１０を内蔵している。 <IC outline>
The LDO regulator IC 100 is an ultra-low dark current regulator having a high withstand voltage of 50 V, an output voltage accuracy of ± 2%, an output current of 200 mA, and a consumption current of 6 μA. The LDO regulator IC 100 is optimal for reducing current consumption (reducing dark current) of a battery direct connection system (an in-vehicle power supply system that supplies power to a body system device, a car stereo, a car navigation system, etc.). The LDO regulator IC 100 can use a ceramic capacitor as a phase compensation capacitor for the output voltage Vout. The LDO regulator IC 100 includes a temperature protection circuit 109 that prevents thermal destruction of the IC due to an overload condition and the like, and an overcurrent protection circuit 110 that prevents IC destruction due to an output short circuit or the like.

＜リーク電流吸収回路＞
図２は、リーク電流吸収回路１１３の一構成例を示す回路図である。本構成例のリーク電流吸収回路１１３は、Ｎチャネル型ＭＯＳ電界効果トランジスタＭｄ１及びＭ１を含んでいる。トランジスタＭｄ１はデプレッション型であり、トランジスタＭ１はエンハンスメント型である。 <Leakage current absorption circuit>
FIG. 2 is a circuit diagram showing a configuration example of the leakage current absorption circuit 113. The leak current absorption circuit 113 of this configuration example includes N-channel MOS field effect transistors Md1 and M1. The transistor Md1 is a depletion type, and the transistor M1 is an enhancement type.

トランジスタＭｄ１のドレインは、出力電圧Ｖｏｕｔの印加端に接続されている。トランジスタＭｄ１のゲート及びソースは、トランジスタＭ１のゲート及びドレインと接続されている。トランジスタＭ１のソースは、接地端に接続されている。トランジスタＭｄ１及びＭ１は、出力電圧Ｖｏｕｔの印加端と接地端との間に接続されたリーク電流吸収経路として機能する。 The drain of the transistor Md1 is connected to the application terminal for the output voltage Vout. The gate and source of the transistor Md1 are connected to the gate and drain of the transistor M1. The source of the transistor M1 is connected to the ground terminal. The transistors Md1 and M1 function as a leakage current absorption path connected between the application terminal of the output voltage Vout and the ground terminal.

このように、リーク電流吸収回路１１３は、デプレッション型のトランジスタＭｄ１を出力電圧Ｖｏｕｔの印加端子に接続し、高温時に増大するトランジスタＭｄ１のリーク電流Ｉｂを利用して、出力パワートランジスタ１０５のリーク電流Ｉａを吸収する。 As described above, the leakage current absorption circuit 113 connects the depletion type transistor Md1 to the application terminal of the output voltage Vout, and uses the leakage current Ib of the transistor Md1 that increases at a high temperature to leak the leakage current Ia of the output power transistor 105. To absorb.

図３は、ＬＤＯレギュレータＩＣ１００のチップ温度Ｔｊ（℃）とトランジスタＭｄ１のドレイン電流Ｉｄｄ（リーク電流Ｉｂを含む）との関係を示す図である。 FIG. 3 is a diagram illustrating a relationship between the chip temperature Tj (° C.) of the LDO regulator IC 100 and the drain current Idd (including the leakage current Ib) of the transistor Md1.

チップ温度Ｔｊが低いときには、トランジスタＭｄ１のリーク電流Ｉｂがほとんど発生しないので、トランジスタＭｄ１のドレイン電流Ｉｄｄは、非常に小さい値（０．１μＡ程度）にバイアスされた状態となる。従って、リーク電流吸収回路１１３がＬＤＯレギュレータＩＣ１００の通常動作に支障を及ぼすことはない。一方、チップ温度Ｔｊが上昇すると、トランジスタＭｄ１にリーク電流Ｉｂが生じて、トランジスタＭｄ１のドレイン電流Ｉｄｄが増大する。同様に、チップ温度Ｔｊが上昇すると、出力トランジスタＭ１で発生するリーク電流Ｉａも増大する。 When the chip temperature Tj is low, the leakage current Ib of the transistor Md1 hardly occurs, so that the drain current Idd of the transistor Md1 is biased to a very small value (about 0.1 μA). Therefore, the leakage current absorption circuit 113 does not interfere with the normal operation of the LDO regulator IC 100. On the other hand, when the chip temperature Tj rises, a leakage current Ib is generated in the transistor Md1, and the drain current Idd of the transistor Md1 increases. Similarly, when the chip temperature Tj rises, the leakage current Ia generated in the output transistor M1 also increases.

トランジスタＭｄ１は、出力電圧Ｖｏｕｔの印加端に接続されているので、ＬＤＯレギュレータＩＣ１００の高温時において、出力トランジスタ１０５で発生するリーク電流Ｉａは、帰還抵抗１０６及び１０７に流れ込むことなく、トランジスタＭｄ１及びＭ１を介する電流経路で接地端に流される。従って、帰還抵抗１０６及び１０７の抵抗値を下げることなく、出力トランジスタ１０５のリーク電流Ｉａに起因する出力電圧Ｖｏｕｔの意図しない上昇を防止することができるので、出力トランジスタ１０５のリーク電流抑制と低消費電流化とのトレードオフを解消することが可能となる。 Since the transistor Md1 is connected to the application terminal of the output voltage Vout, the leakage current Ia generated in the output transistor 105 does not flow into the feedback resistors 106 and 107 when the LDO regulator IC 100 is at a high temperature, and the transistors Md1 and M1 The current is routed to the ground terminal through the current path. Therefore, an unintentional increase in the output voltage Vout due to the leakage current Ia of the output transistor 105 can be prevented without lowering the resistance values of the feedback resistors 106 and 107, so that the leakage current of the output transistor 105 can be suppressed and the consumption can be reduced. It is possible to eliminate the trade-off with currentization.

また、出力トランジスタ１０５の素子サイズを小さくしたり、ＬＤＯレギュレータＩＣ１００が高温状態にならないように配慮したりする必要もないので、上記以外のトレードオフ（出力トランジスタ２０４のオン抵抗増大など）を招くおそれもない。 Further, since it is not necessary to reduce the element size of the output transistor 105 or to prevent the LDO regulator IC 100 from reaching a high temperature state, there is a risk of causing other trade-offs (such as an increase in the on-resistance of the output transistor 204). Nor.

図４は、リーク電流吸収回路１１３の一変形例を示す回路図である。本変形例では、出力電圧Ｖｏｕｔの印加端とエンハンスメント型トランジスタＭ１のドレインとの間に、ゲートとソースが互いに接続された複数のデプレッション型トランジスタＭｄ１〜Ｍｄ３が直列に接続されている。このような構成を採用することにより、トランジスタＭｄ１〜Ｍｄ３に各々印加される電圧を分散して回路全体としての耐圧を高めることが可能となる。 FIG. 4 is a circuit diagram showing a modification of the leakage current absorption circuit 113. In this modification, a plurality of depletion type transistors Md1 to Md3 whose gates and sources are connected to each other are connected in series between the application terminal of the output voltage Vout and the drain of the enhancement type transistor M1. By adopting such a configuration, it is possible to disperse the voltages applied to the transistors Md1 to Md3 and increase the breakdown voltage of the entire circuit.

また、本変形例では、デプレッション型トランジスタとエンハンスメント型トランジスタを組み合わせたリーク電流吸収経路が複数用意されている。具体的に述べると、本変形例のリーク電流吸収回路１１３は、トランジスタＭ１及びＭｄ１〜Ｍｄ３を用いてリーク電流Ｉｂ１を生成する第１のリーク電流吸収経路と、トランジスタＭ２及びＭｄ４〜Ｍｄ６を用いてリーク電流Ｉｂ２を生成する第２のリーク電流吸収経路と、を含む。このような構成を採用することにより、リーク電流吸収回路１１３のリーク電流吸収量（＝Ｉｂ１＋Ｉｂ２）を出力トランジスタ１０５のリーク電流Ｉａに合わせ込むことが可能となる。 In this modification, a plurality of leakage current absorption paths are prepared by combining a depletion type transistor and an enhancement type transistor. Specifically, the leakage current absorption circuit 113 of the present modification example includes a first leakage current absorption path that generates the leakage current Ib1 using the transistors M1 and Md1 to Md3, and the transistors M2 and Md4 to Md6. And a second leakage current absorption path that generates the leakage current Ib2. By adopting such a configuration, the leakage current absorption amount (= Ib1 + Ib2) of the leakage current absorption circuit 113 can be matched with the leakage current Ia of the output transistor 105.

＜内部電源電圧生成ブロック及び基準電圧生成ブロック＞
図５は、内部電源電圧生成ブロック１０１と基準電圧生成ブロック１０２の一構成例を示す回路図である。 <Internal power supply voltage generation block and reference voltage generation block>
FIG. 5 is a circuit diagram showing a configuration example of the internal power supply voltage generation block 101 and the reference voltage generation block 102.

内部電源電圧生成ブロック１０１は、基準電流生成回路Ｘ１０と、内部電源電圧生成回路Ｘ２０と、を含む。基準電流生成回路Ｘ１０は、電源電圧ＶＣＣの供給を受けて基準電流Ｉ２ａ及びＩ２ｂを生成する。内部電源電圧生成回路Ｘ２０は、電源電圧ＶＣＣの供給を受けて内部電源電圧Ｖｒｅｇを生成する。 The internal power supply voltage generation block 101 includes a reference current generation circuit X10 and an internal power supply voltage generation circuit X20. The reference current generation circuit X10 receives the supply of the power supply voltage VCC and generates reference currents I2a and I2b. The internal power supply voltage generation circuit X20 receives the supply of the power supply voltage VCC and generates the internal power supply voltage Vreg.

参照電圧生成ブロック１０２は、参照電圧生成回路Ｙ１０と、プリチャージ回路Ｙ２０と、を含む。参照電圧生成回路Ｙ１０は、内部電源電圧Ｖｒｅｇの供給を受けて参照電圧Ｖｒｅｆを生成する。プリチャージ回路Ｙ２０は、内部電源電圧Ｖｒｅｇの供給を受けてＬＤＯレギュレータＩＣ１００の起動時に参照電圧Ｖｒｅｆのプリチャージを行う。 The reference voltage generation block 102 includes a reference voltage generation circuit Y10 and a precharge circuit Y20. The reference voltage generation circuit Y10 receives the internal power supply voltage Vreg and generates the reference voltage Vref. The precharge circuit Y20 receives the internal power supply voltage Vreg and precharges the reference voltage Vref when the LDO regulator IC 100 is activated.

基準電流生成回路Ｘ１０は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ６と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１と、抵抗Ｒ１ａ及びＲ１ｂと、を含む。トランジスタＮ１及びＮ３ａ〜Ｎ３ｅはいずれもデプレッション型であり、トランジスタＮ２、Ｎ４、Ｎ５ａ、Ｎ５ｂ、Ｎ６、及び、Ｐ１はいずれもエンハンスメント型である。 The reference current generation circuit X10 includes N-channel MOS field effect transistors N1 to N6, a P-channel MOS field effect transistor P1, and resistors R1a and R1b. The transistors N1 and N3a to N3e are all depletion type, and the transistors N2, N4, N5a, N5b, N6, and P1 are all enhancement type.

トランジスタＮ１のドレインは、トランジスタＮ３ａ〜Ｎ３ｅを介して電源電圧ＶＣＣの印加端に接続されている。トランジスタＮ１のゲート及びソースは、トランジスタＮ２のゲート及びドレインと接続されている。トランジスタＮ２のソースは、トランジスタＮ４のゲート及びドレインと接続されている。トランジスタＮ４のソースは、接地端に接続されている。 The drain of the transistor N1 is connected to the application terminal of the power supply voltage VCC via the transistors N3a to N3e. The gate and source of the transistor N1 are connected to the gate and drain of the transistor N2. The source of the transistor N2 is connected to the gate and drain of the transistor N4. The source of the transistor N4 is connected to the ground terminal.

トランジスタＮ３ａのドレインは、電源電圧ＶＣＣの印加端に接続されている。トランジスタＮ３ａのゲート及びソースは、トランジスタＮ３ｂのドレインに接続されている。トランジスタＮ３ｂのゲート及びソースは、トランジスタＮ３ｃのドレインに接続されている。トランジスタＮ３ｃのゲート及びソースは、トランジスタＮ３ｄのドレインに接続されている。トランジスタＮ３ｄのゲート及びソースは、トランジスタＮ３ｅのドレインに接続されている。トランジスタＮ３ｅのゲート及びソースは、トランジスタＮ１のドレインに接続されている。 The drain of the transistor N3a is connected to the application terminal of the power supply voltage VCC. The gate and source of the transistor N3a are connected to the drain of the transistor N3b. The gate and source of the transistor N3b are connected to the drain of the transistor N3c. The gate and source of the transistor N3c are connected to the drain of the transistor N3d. The gate and source of the transistor N3d are connected to the drain of the transistor N3e. The gate and source of the transistor N3e are connected to the drain of the transistor N1.

トランジスタＮ５ａのドレインは、トランジスタＮ６のソースに接続されている。トランジスタＮ５ａのソースは、抵抗Ｒ１ａを介して接地端に接続されている。トランジスタＮ５ａのゲートは、基準電圧Ｖ１の印加端（トランジスタＮ１のソースとトランジスタＮ２のドレインとの接続ノード）に接続されている。トランジスタＮ６のゲートは、トランジスタＮ１のドレインに接続されている。トランジスタＮ５ｂのソースは、抵抗Ｒ１ｂを介して接地端に接続されている。トランジスタＮ５ｂのゲートは、基準電圧Ｖ１の印加端に接続されている。トランジスタＰ１のソースは、トランジスタＮ１のドレインに接続されている。トランジスタＰ１のドレインは、接地端に接続されている。トランジスタＰ１のゲートは基準電圧Ｖ１の印加端に接続されている。 The drain of the transistor N5a is connected to the source of the transistor N6. The source of the transistor N5a is connected to the ground terminal via the resistor R1a. The gate of the transistor N5a is connected to the application terminal of the reference voltage V1 (a connection node between the source of the transistor N1 and the drain of the transistor N2). The gate of the transistor N6 is connected to the drain of the transistor N1. The source of the transistor N5b is connected to the ground terminal via the resistor R1b. The gate of the transistor N5b is connected to the application end of the reference voltage V1. The source of the transistor P1 is connected to the drain of the transistor N1. The drain of the transistor P1 is connected to the ground terminal. The gate of the transistor P1 is connected to the application terminal for the reference voltage V1.

内部電源電圧生成回路Ｘ２０は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ７と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ２及びＰ３と、ツェナダイオードＺＤ１と、を含む。トランジスタＮ７、Ｐ２、及び、Ｐ３はいずれもエンハンスメント型である。 Internal power supply voltage generation circuit X20 includes an N-channel MOS field effect transistor N7, P-channel MOS field effect transistors P2 and P3, and a Zener diode ZD1. The transistors N7, P2, and P3 are all enhancement type.

トランジスタＰ２及びＰ３のソース、並びに、トランジスタＮ７のドレインは、いずれも電源電圧ＶＣＣの印加端に接続されている。トランジスタＰ２のドレインは、トランジスタＮ６のドレインに接続されている。トランジスタＰ２及びＰ３のゲートは、トランジスタＰ２のドレインに接続されている。トランジスタＰ３のドレイン及びトランジスタＮ７のゲートは、いずれもツェナダイオードＺＤ１のカソードに接続されている。ツェナダイオードＺＤ１のアノードは、接地端に接続されている。トランジスタＮ７のソースは、内部電源電圧Ｖｒｅｇの印加端に接続されている。 The sources of the transistors P2 and P3 and the drain of the transistor N7 are all connected to the application terminal of the power supply voltage VCC. The drain of the transistor P2 is connected to the drain of the transistor N6. The gates of the transistors P2 and P3 are connected to the drain of the transistor P2. Both the drain of the transistor P3 and the gate of the transistor N7 are connected to the cathode of the Zener diode ZD1. The anode of the Zener diode ZD1 is connected to the ground terminal. The source of the transistor N7 is connected to the application terminal of the internal power supply voltage Vreg.

参照電圧生成回路Ｙ１０は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ８及びＮ９とバッファＢＵＦを含む。トランジスタＮ８はデプレッション型であり、トランジスタＮ９はエンハンスメント型である。トランジスタＮ８のドレインは、内部電源電圧Ｖｒｅｇの印加端に接続されている。トランジスタＮ８のゲート及びソースは、トランジスタＮ９のゲート及びドレインと接続されている。トランジスタＮ９のソースは、接地端に接続されている。バッファＢＵＦの非反転入力端（＋）は、電圧Ｖｃの印加端（トランジスタＮ８のソースとトランジスタＮ９のドレインとの接続ノード）に接続されている。バッファＢＵＦの反転入力端（−）は、バッファＢＵＦの出力端に接続されている。バッファＢＵＦの出力端は、参照電圧Ｖｒｅｆの印加端に接続されている。 The reference voltage generation circuit Y10 includes N-channel MOS field effect transistors N8 and N9 and a buffer BUF. The transistor N8 is a depletion type, and the transistor N9 is an enhancement type. The drain of the transistor N8 is connected to the application terminal of the internal power supply voltage Vreg. The gate and source of the transistor N8 are connected to the gate and drain of the transistor N9. The source of the transistor N9 is connected to the ground terminal. The non-inverting input terminal (+) of the buffer BUF is connected to a voltage Vc application terminal (a connection node between the source of the transistor N8 and the drain of the transistor N9). The inverting input terminal (−) of the buffer BUF is connected to the output terminal of the buffer BUF. The output terminal of the buffer BUF is connected to the application terminal for the reference voltage Vref.

プリチャージ回路Ｙ２０は、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１０と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ４〜Ｐ６と、を含む。トランジスタＮ１０及びＰ４〜Ｐ６は、いずれもエンハンスメント型である。トランジスタＰ４及びＰ５のソース、並びに、トランジスタＮ１０のドレインは、いずれも内部電源電圧Ｖｒｅｇの印加端に接続されている。トランジスタＰ４のドレインは、トランジスタＮ５ｂのドレインに接続されている。トランジスタＰ４及びＰ５のゲートは、トランジスタＰ４のドレインに接続されている。トランジスタＰ５のドレイン及びトランジスタＮ１０のゲートは、いずれもトランジスタＰ６のソースに接続されている。トランジスタＰ６のドレインは、接地端に接続されている。トランジスタＰ６のゲートは、電圧Ｖ２ａの印加端（トランジスタＮ５ａのソースと抵抗Ｒ１ａとの接続ノード）に接続されている。トランジスタＮ１０のソースは、電圧ＶＣの印加端に接続されている。 Precharge circuit Y20 includes an N-channel MOS field effect transistor N10 and P-channel MOS field effect transistors P4 to P6. The transistors N10 and P4 to P6 are all enhancement type. The sources of the transistors P4 and P5 and the drain of the transistor N10 are all connected to the application terminal for the internal power supply voltage Vreg. The drain of the transistor P4 is connected to the drain of the transistor N5b. The gates of the transistors P4 and P5 are connected to the drain of the transistor P4. Both the drain of the transistor P5 and the gate of the transistor N10 are connected to the source of the transistor P6. The drain of the transistor P6 is connected to the ground terminal. The gate of the transistor P6 is connected to a voltage V2a application terminal (a connection node between the source of the transistor N5a and the resistor R1a). The source of the transistor N10 is connected to the application terminal for the voltage VC.

＜基準電流生成回路＞
基準電流生成回路Ｘ１０において、トランジスタＮ１〜Ｎ４及びＰ１は、デプレッション型のトランジスタＮ１を用いて基準電圧Ｖ１を生成する基準電圧生成部Ｘ１１（いわゆるデプレッション型基準電圧源）に相当する。また、トランジスタＮ５ａ、Ｎ５ｂ及びＮ６、並びに、抵抗Ｒ１ａ及びＲ１ｂは、基準電圧Ｖ１から基準電流Ｉ２ａ及びＩ２ｂを生成する電圧／電流変換部Ｘ１２に相当する。 <Reference current generation circuit>
In the reference current generation circuit X10, the transistors N1 to N4 and P1 correspond to a reference voltage generation unit X11 (so-called depletion type reference voltage source) that generates a reference voltage V1 using a depletion type transistor N1. The transistors N5a, N5b, and N6 and the resistors R1a and R1b correspond to the voltage / current conversion unit X12 that generates the reference currents I2a and I2b from the reference voltage V1.

基準電圧生成部Ｘ１１で消費される電流Ｉ１は、電源電圧ＶＣＣに依存することなく非常に小さい電流値（０．１μＡ程度）にバイアスされている（図６の上段を参照）。従って、基準電圧生成部Ｘ１１は、電源電圧ＶＣＣが高くなっても、電流Ｉ１の増大を招くことなく、トランジスタＮ１のソースとトランジスタＮ２のドレインとの接続ノードから一定の基準電圧Ｖ１を出力し続けることができる（図６の下段を参照）。 The current I1 consumed by the reference voltage generator X11 is biased to a very small current value (about 0.1 μA) without depending on the power supply voltage VCC (see the upper part of FIG. 6). Therefore, even if the power supply voltage VCC increases, the reference voltage generation unit X11 continues to output a constant reference voltage V1 from the connection node between the source of the transistor N1 and the drain of the transistor N2 without causing an increase in the current I1. (See the lower part of FIG. 6).

そこで、基準電流生成回路Ｘ１０は、基準電圧生成部Ｘ１１の上記特性を利用し、基準電圧Ｖ１を電圧／電流変換することによって、基準電流Ｉ２ａ及びＩ２ｂを生成する構成とされている。このような構成を採用すれば、図９の従来構成と異なり、抵抗値を大きく設定することなく、基準電流生成回路Ｘ１０の消費電流を低減することができるので、基準電流生成回路Ｘ１０の回路規模縮小と低消費電流化のトレードオフを解消することが可能となる。例えば、従来構成と同程度の消費電流値を実現するのであれば、基準電流生成回路Ｘ１０の回路規模を従来構成の約１／３まで縮小することが可能となる。 Therefore, the reference current generation circuit X10 is configured to generate the reference currents I2a and I2b by converting the reference voltage V1 into a voltage / current by using the above characteristics of the reference voltage generation unit X11. By adopting such a configuration, unlike the conventional configuration of FIG. 9, the current consumption of the reference current generation circuit X10 can be reduced without setting a large resistance value, so that the circuit scale of the reference current generation circuit X10 is reduced. It is possible to eliminate the trade-off between reduction and low current consumption. For example, if a current consumption value comparable to that of the conventional configuration is realized, the circuit scale of the reference current generating circuit X10 can be reduced to about 1/3 that of the conventional configuration.

また、基準電圧生成部Ｘ１１は、電源電圧ＶＣＣの印加端とトランジスタＮ１のドレインとの間に、ゲートとソースが接続された複数のデプレッション型トランジスタＮ３ａ〜Ｎ３ｅを含む。このような構成とすることにより、トランジスタＮ１及びＮ３ａ〜Ｎ３ｅに各々印加される電圧を分散して、回路全体としての耐圧を高めることが可能となる。特に、低暗電流化と高耐圧化の両方が要求される車載デバイス用電源として、ＬＤＯレギュレータＩＣ１００を用いる場合には、上記の構成が非常に有効であると言える。 The reference voltage generation unit X11 includes a plurality of depletion type transistors N3a to N3e having a gate and a source connected between the application terminal of the power supply voltage VCC and the drain of the transistor N1. With such a configuration, it is possible to disperse voltages applied to the transistors N1 and N3a to N3e, respectively, and to increase the breakdown voltage of the entire circuit. In particular, it can be said that the above configuration is very effective when the LDO regulator IC 100 is used as an in-vehicle device power supply that requires both low dark current and high breakdown voltage.

また、基準電圧生成部Ｘ１１は、トランジスタＮ２のソースと接地端との間に、ゲートとドレインが接続されたトランジスタＮ４を含んでいる。このような構成とすることにより、基準電圧Ｖ１をトランジスタＮ４のゲート・ソース間電圧Ｖｇｓ（Ｎ４）だけ嵩上げすることができる。 The reference voltage generation unit X11 includes a transistor N4 having a gate and a drain connected between the source of the transistor N2 and the ground terminal. With this configuration, the reference voltage V1 can be increased by the gate-source voltage Vgs (N4) of the transistor N4.

また、電圧／電流変換部Ｘ１２は、ゲートが基準電圧Ｖ１の印加端に接続されたトランジスタＮ５ａ及びＮ５ｂと、トランジスタＮ５ａ及びＮ５ｂのソースと接地端との間に各々接続された抵抗Ｒ１ａ及びＲ１ｂと、を含み、抵抗Ｒ１ａ及びＲ１ｂに流れる電流を基準電流Ｉ２ａ及びＩ２ｂとして出力する。このような構成とすることにより、抵抗Ｒ１ａには、基準電圧Ｖ１をトランジスタＮ５ａのゲート・ソース間電圧Ｖｇｓ（Ｎ５ａ）だけ引き下げた電圧Ｖ２ａ（＝Ｖ１−Ｖｇｓ（Ｎ５ａ））が印加され、抵抗Ｒ１ｂには、基準電圧Ｖ１をトランジスタＮ５ｂのゲート・ソース間電圧Ｖｇｓ（Ｎ５ｂ）だけ引き下げた電圧Ｖ２ｂ（＝Ｖ１−Ｖｇｓ（Ｎ５ｂ））が印加される。 The voltage / current converter X12 includes transistors N5a and N5b whose gates are connected to the application terminal of the reference voltage V1, and resistors R1a and R1b connected between the sources and the ground terminals of the transistors N5a and N5b, respectively. , And outputs currents flowing through the resistors R1a and R1b as reference currents I2a and I2b. With this configuration, a voltage V2a (= V1−Vgs (N5a)) obtained by reducing the reference voltage V1 by the gate-source voltage Vgs (N5a) of the transistor N5a is applied to the resistor R1a, and the resistor R1b A voltage V2b (= V1−Vgs (N5b)) obtained by lowering the reference voltage V1 by the gate-source voltage Vgs (N5b) of the transistor N5b is applied.

ここで、トランジスタＮ４とトランジスタＮ５ａ及びＮ５ｂとは、半導体基板上でペア性が取れるようにレイアウトされている。このような構成とすることにより、トランジスタＮ４のゲート・ソース間電圧Ｖｇｓ（Ｎ４）と、トランジスタＮ５ａ及びＮ５ｂのゲート・ソース間Ｖｇｓ（Ｎ５ａ）及びＶｇｓ（Ｎ５ｂ）とを同一値として、抵抗Ｒ１ａ及びＲ１ｂに各々印加される電圧Ｖ２ａ及びＶ２ｂをトランジスタＮ２のゲート・ソース間電圧Ｖｇｓ（Ｎ２）（すなわちデプレッション型基準電圧源（Ｎ１及びＮ２）のみで設定される電圧値）とほぼ一致させることが可能となる。 Here, the transistor N4 and the transistors N5a and N5b are laid out so as to be paired on the semiconductor substrate. With this configuration, the gate-source voltage Vgs (N4) of the transistor N4 and the gate-source voltages Vgs (N5a) and Vgs (N5b) of the transistors N5a and N5b are set to the same value so that the resistors R1a and It is possible to make the voltages V2a and V2b applied to R1b substantially coincide with the gate-source voltage Vgs (N2) of the transistor N2 (that is, the voltage value set only by the depletion type reference voltage source (N1 and N2)). It becomes.

基本的に、基準電圧生成部Ｘ１１で生成される基準電圧Ｖ１は、その温度特性がフラットである。また、トランジスタＮ４及びＮ５のペア性を確保することによって、トランジスタＮ４及びＮ５のばらつきは、相対的にキャンセルされている。従って、基準電圧Ｖ１を電圧／電流変換することにより、温度特性のフラットな基準電流Ｉ２ａ及びＩ２ｂを生成することが可能となる。 Basically, the reference voltage V1 generated by the reference voltage generation unit X11 has a flat temperature characteristic. Further, by ensuring the pairing of the transistors N4 and N5, the variations of the transistors N4 and N5 are relatively canceled. Therefore, by converting the reference voltage V1 into voltage / current, it is possible to generate the reference currents I2a and I2b having flat temperature characteristics.

ところで、デプレッション型トランジスタは、その構造上素子耐圧が低いので、電圧変動の大きい場所や高電圧の印加される場所には本来使用しにくい素子である。そこで、基準電圧生成部Ｘ１１は、ソースがトランジスタＮ１のドレインに接続されて、ドレインが接地端に接続されて、ゲートが基準電圧Ｖ１の印加端に接続されたトランジスタＰ１を有する構成とされている。なお、トランジスタＰ１としては、高耐圧（例えば６０Ｖ耐圧）のＰＤＭＯＳＦＥＴを用いればよい。 By the way, a depletion type transistor is an element that is inherently difficult to use in a place where voltage fluctuation is large or a place where a high voltage is applied because the device breakdown voltage is low due to its structure. Therefore, the reference voltage generation unit X11 includes a transistor P1 having a source connected to the drain of the transistor N1, a drain connected to the ground terminal, and a gate connected to the application terminal of the reference voltage V1. . As the transistor P1, a PDMOSFET having a high withstand voltage (for example, 60V withstand voltage) may be used.

このような構成とすることにより、トランジスタＮ１のドレイン端子電圧Ｖ３（ないしは、Ｂ／Ｌ［Buried Layer］のコンタクト端子電圧）は、図７で示したように、最大でも基準電圧Ｖ１からトランジスタＰ１のゲート・ソース間電圧Ｖｇｓ（Ｐ１）の分だけ高い電圧（＝Ｖ１＋Ｖｇｓ（Ｐ１））までしか上がらない。従って、トランジスタＰ１を挿入することにより、トランジスタＮ１のドレイン端子電圧Ｖ３（ないしは、Ｂ／Ｌのコンタクト端子電圧）を素子耐圧以下にクランプすることが可能となる。 By adopting such a configuration, the drain terminal voltage V3 (or the contact terminal voltage of B / L [Buried Layer]) of the transistor N1 is at most from the reference voltage V1 to the transistor P1 as shown in FIG. The voltage rises only to a higher voltage (= V1 + Vgs (P1)) by the gate-source voltage Vgs (P1). Therefore, by inserting the transistor P1, it becomes possible to clamp the drain terminal voltage V3 (or B / L contact terminal voltage) of the transistor N1 below the element breakdown voltage.

また、先にも述べた通り、電源電圧ＶＣＣの印加端とトランジスタＮ１のドレインとの間には、複数のデプレッション型トランジスタＮ３ａ〜Ｎ３ｅが直列接続されている。そこで、トランジスタＰ１のソースは、電源電圧ＶＣＣの印加端ではなく、トランジスタＮ３ｅのソースとトランジスタＮ１のドレインとの接続ノードに接続されている。このような構成とすることにより、トランジスタＰ１に流れる電流を制限することが可能となる。 As described above, a plurality of depletion type transistors N3a to N3e are connected in series between the application terminal of the power supply voltage VCC and the drain of the transistor N1. Therefore, the source of the transistor P1 is connected to the connection node between the source of the transistor N3e and the drain of the transistor N1, not the application terminal of the power supply voltage VCC. With such a configuration, it is possible to limit the current flowing through the transistor P1.

また、電圧／電流変換部Ｘ１２は、ゲートがトランジスタＮ１のドレインに接続され、ソースがトランジスタＮ５ａのドレインに接続されたトランジスタＮ６を含む。なお、トランジスタＮ６としては、高耐圧（例えば６０Ｖ耐圧）のＮＤＭＯＳＦＥＴを用いればよい。このような構成とすることにより、トランジスタＮ５ａのドレイン端子電圧Ｖ４は、電源電圧ＶＣＣに依らず、トランジスタＮ１のドレイン端子電圧Ｖ３からトランジスタＮ６のゲート・ソース間電圧Ｖｇｓ（Ｎ６）だけ低い電圧（＝Ｖ３−Ｖｇｓ（Ｎ６））にプリレギュレートされる。 The voltage / current converter X12 includes a transistor N6 having a gate connected to the drain of the transistor N1 and a source connected to the drain of the transistor N5a. As the transistor N6, a high breakdown voltage (for example, 60V breakdown voltage) NDMOSFET may be used. With this configuration, the drain terminal voltage V4 of the transistor N5a is lower than the drain terminal voltage V3 of the transistor N1 by the gate-source voltage Vgs (N6) of the transistor N6, regardless of the power supply voltage VCC (= V3-Vgs (N6)).

＜内部電源電圧生成回路＞
内部電源電圧生成回路Ｘ２０において、トランジスタＰ２及びＰ３は、電源電圧ＶＣＣの供給を受けて基準電流Ｉ２ａに応じたミラー電流Ｉ３を生成するカレントミラーを形成する。ミラー電流Ｉ３は、ツェナダイオードＺＤ１を介して接地端に流し込まれる。ツェナダイオードＺＤ１のカソード電圧Ｖ５は、トランジスタＮ７のゲートに供給される。従って、トランジスタＮ７のソースには、ツェナダイオードＺＤ１のカソード電圧Ｖ５からトランジスタＮ７のゲート・ソース間電圧Ｖｇｓ（Ｎ７）だけ低い内部電源電圧Ｖｒｅｇ（＝Ｖ５−Ｖｇｓ（Ｎ７））が現れる。なお、トランジスタＰ２及びＰ３、並びに、トランジスタＮ７としては、高耐圧（例えば６０Ｖ耐圧）のＰＤＭＯＳＦＥＴ及びＮＤＭＯＳＦＥＴを用いればよい。 <Internal power supply voltage generation circuit>
In the internal power supply voltage generation circuit X20, the transistors P2 and P3 form a current mirror that receives the supply of the power supply voltage VCC and generates a mirror current I3 corresponding to the reference current I2a. The mirror current I3 flows into the ground terminal via the Zener diode ZD1. The cathode voltage V5 of the Zener diode ZD1 is supplied to the gate of the transistor N7. Therefore, an internal power supply voltage Vreg (= V5−Vgs (N7)) lower than the cathode voltage V5 of the Zener diode ZD1 by the gate-source voltage Vgs (N7) of the transistor N7 appears at the source of the transistor N7. Note that as the transistors P2 and P3 and the transistor N7, PDMOSFET and NDMOSFET having a high withstand voltage (for example, 60V withstand voltage) may be used.

＜参照電圧生成回路＞
参照電圧生成回路Ｙ１０において、トランジスタＮ８及びＮ９は、デプレッション型のトランジスタＮ８を用いて電圧ＶＣ（＝参照電圧Ｖｒｅｆ）を生成する参照電圧生成部Ｙ１１（いわゆるデプレッション型基準電圧源）に相当する。バッファＢＵＦは、電圧ＶＣを参照電圧Ｖｒｅｆとして出力する。 <Reference voltage generation circuit>
In the reference voltage generation circuit Y10, the transistors N8 and N9 correspond to a reference voltage generation unit Y11 (so-called depletion type reference voltage source) that generates a voltage VC (= reference voltage Vref) using a depletion type transistor N8. The buffer BUF outputs the voltage VC as the reference voltage Vref.

参照電圧生成部Ｙ１１で消費される電流Ｉ４は、内部電源電圧Ｖｒｅｇに依存することなく非常に小さい電流値（０．１μＡ程度）にバイアスされており、低消費電流化には好適である。しかしながら、電流Ｉ４が小さいということは、ＬＤＯレギュレータＩＣ１００の動作時において、参照電圧生成部Ｙ１１が非常に高いインピーダンス成分となることを意味している。言い換えれば、ＬＤＯレギュレータＩＣ１００の起動時において、参照電圧生成部Ｙ１１に十分な電流Ｉ４が流れ始めるまでの時間（参照電圧Ｖｒｅｆの起動時間）が長いということを意味する。特に、ＬＤＯレギュレータＩＣ１００が低温状態下で使用される場合には、電流Ｉ４がさらに小さくなるので、参照電圧Ｖｒｅｆの起動には、より長時間を要することになる。 The current I4 consumed by the reference voltage generation unit Y11 is biased to a very small current value (about 0.1 μA) without depending on the internal power supply voltage Vreg, and is suitable for low current consumption. However, the small current I4 means that the reference voltage generation unit Y11 becomes a very high impedance component during the operation of the LDO regulator IC100. In other words, when the LDO regulator IC 100 is activated, it means that the time until the sufficient current I4 starts to flow through the reference voltage generation unit Y11 (the activation time of the reference voltage Vref) is long. In particular, when the LDO regulator IC 100 is used in a low temperature state, the current I4 is further reduced, so that it takes a longer time to start the reference voltage Vref.

＜プリチャージ回路＞
そこで、参照電圧生成ブロック１０２は、内部電源電圧Ｖｒｅｇの供給を受けてＬＤＯレギュレータＩＣ１００の起動時に参照電圧Ｖｒｅｆのプリチャージ（起動補助）を行うプリチャージ回路Ｙ２０を含む。 <Precharge circuit>
Therefore, the reference voltage generation block 102 includes a precharge circuit Y20 that receives the supply of the internal power supply voltage Vreg and precharges (starts up) the reference voltage Vref when the LDO regulator IC 100 is started up.

プリチャージ回路Ｙ２０において、トランジスタＰ４及びＰ５は、内部電源電圧Ｖｒｅｇの供給を受けて基準電流Ｉ２ｂに応じたミラー電流Ｉ５を生成するカレントミラーを形成する。ミラー電流Ｉ５は、トランジスタＰ６を介して接地端に流し込まれる。トランジスタＰ６のソースには、トランジスタＰ６のゲートに印加されるバイアス電圧Ｖ２ａからトランジスタＰ６のゲート・ソース間電圧Ｖｇｓ（Ｐ６）だけ高い電圧ＶＡ（＝Ｖ２ａ＋Ｖｇｓ（Ｐ６））が現れる。電圧ＶＡは、トランジスタＮ１０のゲートに供給される。従って、トランジスタＮ１０のソースには、電圧ＶＡよりもトランジスタＮ１０のゲート・ソース間電圧Ｖｇｓ（Ｎ１０）だけ低い電圧ＶＢ（＝ＶＡ−Ｖｇｓ（Ｎ１０）＝Ｖ２ａ＋Ｖｇｓ（Ｐ６）−Ｖｇｓ（Ｎ１０））が現れる。従って、トランジスタＰ６及びＮ１０のゲート・ソース間電圧Ｖｇｓ（Ｐ６）及びＶｇｓ（Ｎ１０）を揃えると共に、半導体基板上におけるトランジスタＰ６及びＮ１０のペア性を確保しておけば、電圧ＶＢはバイアス電圧Ｖ２ａとほぼ一致する。すなわち、トランジスタＰ６及びＮ１０は、いわゆる一石バッファとして、バイアス電圧Ｖ２ａを参照電圧生成回路Ｙ１０に伝達する。なお、トランジスタＰ６及びＮ１０としては、電界効果トランジスタに代えてバイポーラトランジスタを用いても構わない。 In the precharge circuit Y20, the transistors P4 and P5 form a current mirror that receives the supply of the internal power supply voltage Vreg and generates a mirror current I5 corresponding to the reference current I2b. The mirror current I5 flows into the ground terminal via the transistor P6. A voltage VA (= V2a + Vgs (P6)) higher than the bias voltage V2a applied to the gate of the transistor P6 by the gate-source voltage Vgs (P6) of the transistor P6 appears at the source of the transistor P6. The voltage VA is supplied to the gate of the transistor N10. Therefore, a voltage VB (= VA−Vgs (N10) = V2a + Vgs (P6) −Vgs (N10)) lower than the voltage VA by the gate-source voltage Vgs (N10) of the voltage VA appears at the source of the transistor N10. . Therefore, if the gate-source voltages Vgs (P6) and Vgs (N10) of the transistors P6 and N10 are made uniform and the pair characteristics of the transistors P6 and N10 on the semiconductor substrate are ensured, the voltage VB is equal to the bias voltage V2a. Almost matches. That is, the transistors P6 and N10 transmit the bias voltage V2a to the reference voltage generation circuit Y10 as a so-called monolithic buffer. As the transistors P6 and N10, bipolar transistors may be used instead of the field effect transistors.

ＬＤＯレギュレータＩＣ１００の起動時には、参照電圧生成回路Ｙ１０よりも先に、プリチャージ回路Ｙ２０のカレントミラー（Ｐ４及びＰ５）が動作を開始し、それに次いで一石バッファ（Ｐ６及びＮ１０）が動作を開始する。トランジスタＰ６のゲートには、ＬＤＯレギュレータＩＣ１００に含まれる回路ブロックのうちで最も早く起動する内部電源電圧生成ブロック１０１からバイアス電圧Ｖ２ａが印加される。先にも述べたように、このバイアス電圧Ｖ２ａは、一石バッファ（Ｐ６及びＮ１０）を介して参照電圧生成回路Ｙ１０（より具体的には電圧ＶＣの印加端）に伝達される。 When the LDO regulator IC 100 is activated, the current mirrors (P4 and P5) of the precharge circuit Y20 start operating before the reference voltage generation circuit Y10, and then the one-stone buffer (P6 and N10) starts operating. A bias voltage V <b> 2 a is applied to the gate of the transistor P <b> 6 from the internal power supply voltage generation block 101 that starts most quickly among the circuit blocks included in the LDO regulator IC 100. As described above, the bias voltage V2a is transmitted to the reference voltage generation circuit Y10 (more specifically, the application terminal of the voltage VC) via the one-stone buffer (P6 and N10).

バッファＢＵＦの入力段は、Ｎチャネル型電界効果トランジスタで形成されている。この場合、バイアス電圧Ｖ２ａは、電圧ＶＣ（延いては参照電圧Ｖｒｅｆ）の最終的な目標値よりも低く設定しておくとよい。このような設定を行うことにより、参照電圧生成回路Ｙ１０の起動中（Ｖ２ａ＞ＶＣ）には、バイアス電圧Ｖ２ａを用いて参照電圧Ｖｒｅｆのプリチャージ（起動補助）が行われる一方、参照電圧生成回路Ｙ１０の起動完了後（Ｖ２ａ＜ＶＣ）には、バイアス電圧Ｖ２ａよりも電圧ＶＣが優先となり、バッファＢＵＦは電圧ＶＣを参照電圧Ｖｒｅｆとして出力するようになる。従って、ＬＤＯレギュレータＩＣ１００の起動時にのみ、プリチャージ回路Ｙ２０を用いて参照電圧Ｖｒｅｆのプリチャージ（起動補助）を適切に行うことが可能となる。 The input stage of the buffer BUF is formed of an N-channel field effect transistor. In this case, the bias voltage V2a is preferably set lower than the final target value of the voltage VC (and thus the reference voltage Vref). By performing such setting, the reference voltage Vref is precharged (startup assistance) using the bias voltage V2a while the reference voltage generation circuit Y10 is activated (V2a> VC), while the reference voltage generation circuit After the start of Y10 (V2a <VC), the voltage VC has priority over the bias voltage V2a, and the buffer BUF outputs the voltage VC as the reference voltage Vref. Therefore, only when the LDO regulator IC 100 is activated, it is possible to appropriately precharge (start-up assistance) the reference voltage Vref using the precharge circuit Y20.

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴のうち、第１の技術的特徴（出力トランジスタのリーク電流抑制と低消費電流化とのトレードオフを解消するための技術）については、車載用ＬＤＯレギュレータＩＣのみならず、出力トランジスタを用いる電源装置全般（民生用スイッチングレギュレータＩＣなど）にも適用することが可能である。 <Other variations>
Of the various technical features disclosed in this specification, the first technical feature (technology for eliminating the trade-off between suppressing leakage current of the output transistor and reducing current consumption) The present invention can be applied not only to in-vehicle LDO regulator ICs but also to power supply devices using output transistors in general (such as consumer switching regulator ICs).

また、本明細書中に開示されている種々の技術的特徴のうち、第２の技術的特徴（基準電流生成回路の小型化と低消費電流化とのトレードオフを解消するための技術）については、車載用ＬＤＯレギュレータＩＣに搭載される基準電流生成回路のみならず、他の用途に供される基準電流生成回路全般に適用することが可能である。 Of the various technical features disclosed in this specification, the second technical feature (technology for eliminating the trade-off between the reduction in the size of the reference current generation circuit and the reduction in current consumption) Can be applied not only to a reference current generating circuit mounted on an in-vehicle LDO regulator IC but also to a general reference current generating circuit used for other purposes.

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。 The configuration of the present invention can be variously modified within the scope of the present invention in addition to the above embodiment. That is, the above-described embodiment is an example in all respects and should not be considered as limiting, and the technical scope of the present invention is not the description of the above-described embodiment, but the claims. It should be understood that all modifications that come within the meaning and range of equivalents of the claims are included.

本発明は、例えば、車載用ＬＤＯレギュレータＩＣの付加価値を高めるための技術として利用することが可能である。 The present invention can be used, for example, as a technique for increasing the added value of an in-vehicle LDO regulator IC.

１００電源装置（ＬＤＯレギュレータＩＣ）
１０１内部電源電圧生成ブロック
１０２参照電圧生成ブロック
１０３エラーアンプ
１０４ドライバ
１０５Ｐチャネル型ＭＯＳ電界効果トランジスタ（Ｅ）
１０６〜１０８抵抗
１０９温度保護回路
１１０過電流保護回路
１１１ダイオード
Ｅ１直流電圧源（バッテリ）
Ｃ１、Ｃ２キャパシタ
Ｄ１ツェナダイオード（またはショットキーバリアダイオード）
Ｄ２ダイオード
Ｚ１負荷
Ｘ１０基準電流生成回路
Ｘ１１基準電圧生成部
Ｘ１２電圧／電流変換部
Ｘ２０内部電源電圧生成回路
Ｙ１０参照電圧生成回路
Ｙ１１参照電圧生成部
Ｙ２０プリチャージ回路
Ｍｄ１〜Ｍｄ６Ｎチャネル型ＭＯＳ電界効果トランジスタ（Ｄ）
Ｍ１、Ｍ２Ｎチャネル型ＭＯＳ電界効果トランジスタ（Ｅ）
Ｎ１、Ｎ３ａ〜Ｎ３ｅ、Ｎ８Ｎチャネル型ＭＯＳ電界効果トランジスタ（Ｄ）
Ｎ２、Ｎ４〜Ｎ７、Ｎ９、Ｎ１０Ｎチャネル型ＭＯＳ電界効果トランジスタ（Ｅ）
Ｐ１〜Ｐ６Ｐチャネル型ＭＯＳ電界効果トランジスタ（Ｅ）
Ｒ１ａ、Ｒ１ｂ抵抗
ＺＤ１ツェナダイオード
ＢＵＦバッファ 100 Power supply (LDO regulator IC)
101 Internal power supply voltage generation block 102 Reference voltage generation block 103 Error amplifier 104 Driver 105 P-channel MOS field effect transistor (E)
106 to 108 Resistance 109 Temperature protection circuit 110 Overcurrent protection circuit 111 Diode E1 DC voltage source (battery)
C1, C2 Capacitor D1 Zener diode (or Schottky barrier diode)
D2 Diode Z1 Load X10 Reference current generation circuit X11 Reference voltage generation unit X12 Voltage / current conversion unit X20 Internal power supply voltage generation circuit Y10 Reference voltage generation circuit Y11 Reference voltage generation unit Y20 Precharge circuit Md1 to Md6 N-channel MOS field effect transistor (D)
M1, M2 N-channel MOS field effect transistor (E)
N1, N3a to N3e, N8 N-channel MOS field effect transistor (D)
N2, N4 to N7, N9, N10 N-channel MOS field effect transistor (E)
P1-P6 P-channel MOS field effect transistors (E)
R1a, R1b resistance ZD1 Zener diode BUF buffer

Claims

An output transistor;
A power supply circuit that generates an output voltage from a power supply voltage using the output transistor;
A leakage current absorption circuit that absorbs the leakage current of the output transistor using a depletion type transistor;
A power supply device comprising:

The power supply apparatus according to claim 1, wherein the leakage current absorption circuit has at least one leakage current absorption path between an output voltage application terminal and a ground terminal.

The leakage current absorption path is
Between the output voltage application terminal and the ground terminal,
At least one depletion transistor having a gate and a source connected;
An enhancement transistor with a gate and drain connected;
The power supply device according to claim 2, wherein the power supply devices are connected in series.

The power supply circuit includes a feedback resistor that divides the output voltage to generate a feedback voltage, and performs drive control of the output transistor so that the feedback voltage matches a predetermined reference voltage. The power supply apparatus as described in any one of Claims 1-3.