JP2012222575A - Oscillation circuit - Google Patents

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Minoru Sakai
稔 酒井
Ryosuke Matsuwake
良介 松分
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Mitsumi Electric Co Ltd
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Abstract

PROBLEM TO BE SOLVED: To provide an oscillation circuit that shares terminals while keeping functions intact.SOLUTION: The oscillation circuit includes: an internal circuit 70 for, according to an input signal inputted into a first terminal A, controlling an oscillation frequency of oscillation output outputted to a second terminal B; an internal memory 40 for storing data inputted, according to a clock signal inputted into either of the first terminal A and the second terminal B, into the other terminal; and switches SW10,11 for switching the connection of the first terminal A and the second terminal B to either of the internal circuit 70 and the internal memory 40 in accordance with a voltage inputted into power terminals (VDD, VSS terminals).

Description

本発明は、第１の端子に入力される入力信号に応じて、第２の端子に出力される発振出力の発振周波数を制御する内部回路を備える、発振回路に関する。   The present invention relates to an oscillation circuit including an internal circuit that controls an oscillation frequency of an oscillation output output to a second terminal in accordance with an input signal input to the first terminal.

図１は、従来の温度補償型水晶発振器（ＴＣＸＯ）１００のブロック図である。ＴＣＸＯ１００は半導体集積回路（ＩＣ）で構成されている。ＴＣＸＯ１００は、ＶＤＤ，ＶＳＳ，ＯＳＣＯＵＴ，ＡＦＣ，ＸＴ１，ＸＴ２，ＣＬＫ，ＤＡＴＡ，ＣＥ，ＭＯＮの１０端子を、外部と接続するための端子として備えている。   FIG. 1 is a block diagram of a conventional temperature compensated crystal oscillator (TCXO) 100. The TCXO 100 is composed of a semiconductor integrated circuit (IC). The TCXO 100 includes 10 terminals of VDD, VSS, OSCOUT, AFC, XT1, XT2, CLK, DATA, CE, and MON as terminals for connecting to the outside.

ＶＤＤ端子とＶＳＳ端子は、発振回路１００の電源用端子であり、ＶＤＤ端子は電源電圧入力端子、ＶＳＳ端子はグランド端子である。ＯＳＣＯＵＴ端子は、発振出力生成回路７３によって生成された一定の発振周波数ｆの発振出力を出力するための端子である。ＡＦＣ端子は、発振周波数ｆを所望の値に調整するための制御電圧を入力するための端子である。周波数調整回路７１は、ＡＦＣ端子に入力される制御電圧に応じて生成した制御電圧ＶＣａｆｃを発振出力生成回路７３に出力する。ＸＴ１端子は、水晶振動子３５の入力側接続端子であり、ＸＴ２端子は、水晶振動子３５の出力側接続端子である。ＣＬＫ端子とＤＡＴＡ端子とＣＥ端子は、内部メモリ４０に外部からデータを書き込むための端子であり、ＣＬＫ端子はクロック信号入力端子、ＤＡＴＡ端子はデータ入出力端子、ＣＥ端子はチップイネーブル入力端子である。関数発生回路７７は、内部メモリ４０にこれらの３端子を介して外部からの書き込みにより記憶されたデータと、温度センサ７６から出力された周囲温度Ｔの検出電圧ＶＴｓｅｎｓとを用いて、発振出力生成回路７３の制御電圧ＶＣｔｅｍｐを生成する。ＭＯＮ端子は、発振回路１００の内部電圧を外部でモニターするための出力端子と、周波数調整回路７１を介さずに発振出力生成回路７３の制御電圧ＶＣａｆｃを外部から入力するための入力端子とを共用する端子である。   The VDD terminal and the VSS terminal are power supply terminals of the oscillation circuit 100, the VDD terminal is a power supply voltage input terminal, and the VSS terminal is a ground terminal. The OSCOUT terminal is a terminal for outputting an oscillation output having a constant oscillation frequency f generated by the oscillation output generation circuit 73. The AFC terminal is a terminal for inputting a control voltage for adjusting the oscillation frequency f to a desired value. The frequency adjustment circuit 71 outputs the control voltage VCafc generated according to the control voltage input to the AFC terminal to the oscillation output generation circuit 73. The XT1 terminal is an input side connection terminal of the crystal resonator 35, and the XT2 terminal is an output side connection terminal of the crystal resonator 35. The CLK terminal, DATA terminal, and CE terminal are terminals for writing data to the internal memory 40 from the outside. The CLK terminal is a clock signal input terminal, the DATA terminal is a data input / output terminal, and the CE terminal is a chip enable input terminal. . The function generation circuit 77 uses the data stored in the internal memory 40 by external writing via these three terminals and the detected voltage VTsens of the ambient temperature T output from the temperature sensor 76 to generate an oscillation output. A control voltage VCtemp of the circuit 73 is generated. The MON terminal shares an output terminal for externally monitoring the internal voltage of the oscillation circuit 100 and an input terminal for inputting the control voltage VCafc of the oscillation output generation circuit 73 from the outside without going through the frequency adjustment circuit 71. It is a terminal to do.

なお、温度補償型水晶発振回路の先行技術文献として、例えば特許文献１，２が挙げられる。   For example, Patent Documents 1 and 2 are cited as prior art documents of a temperature compensated crystal oscillation circuit.

特開２００３−１８８６４６号公報JP 2003-188646 A 特開２００６−１００５２６号公報JP 2006-100526 A

近年の発振器（発振回路）のチップサイズは、ワイヤボンディング用のパッド（端子）の大きさが無視できないほど縮小化している。更なるサイズの縮小化を実現するためには、端子を共用化することが効果的であるが、発振回路が備える上述のような複数の機能を損なわずに、端子を共用化することは難しい。   In recent years, the chip size of an oscillator (oscillation circuit) has been reduced so that the size of a wire bonding pad (terminal) cannot be ignored. In order to realize further reduction in size, it is effective to share the terminal, but it is difficult to share the terminal without impairing the above-described plurality of functions of the oscillation circuit. .

そこで、本発明は、機能を損なわずに端子を共用化できる、発振回路の提供を目的とする。   Therefore, an object of the present invention is to provide an oscillation circuit that can share a terminal without impairing the function.

上記目的を達成するため、本発明に係る発振回路は、
第１の端子に入力される入力信号に応じて、第２の端子に出力される発振出力の発振周波数を制御する内部回路と、
前記第１の端子と前記第２の端子のうち、一方の端子に入力されるクロック信号に従って、他方の端子に入力されるデータを格納する内部メモリと、
電源端子に入力される電圧に応じて、前記第１の端子及び前記第２の端子の接続先を、前記内部回路と前記内部メモリのいずれかに切り替える切替手段とを備えることを特徴とするものである。 In order to achieve the above object, an oscillation circuit according to the present invention includes:
An internal circuit that controls the oscillation frequency of the oscillation output that is output to the second terminal in response to an input signal that is input to the first terminal;
An internal memory for storing data input to the other terminal in accordance with a clock signal input to one terminal of the first terminal and the second terminal;
Switching means for switching a connection destination of the first terminal and the second terminal to one of the internal circuit and the internal memory in accordance with a voltage input to a power supply terminal. It is.

本発明によれば、機能を損なわずに端子を共用化できる。   According to the present invention, the terminals can be shared without impairing the function.

従来のＴＣＸＯ１００のブロック図である。It is a block diagram of the conventional TCXO100. 本発明の第１の実施形態である発振回路２００のブロック図である。1 is a block diagram of an oscillation circuit 200 according to a first embodiment of the present invention. 本発明の第２の実施形態である発振回路３００のブロック図である。It is a block diagram of the oscillation circuit 300 which is the 2nd Embodiment of this invention. 本発明の第３の実施形態である発振回路４００のブロック図である。It is a block diagram of the oscillation circuit 400 which is the 3rd Embodiment of this invention. 本発明の第４の実施形態である発振回路５００のブロック図である。It is a block diagram of the oscillation circuit 500 which is the 4th Embodiment of this invention. 本発明の第５の実施形態である発振回路６００のブロック図である。It is a block diagram of the oscillation circuit 600 which is the 5th Embodiment of this invention. 本発明の第６の実施形態である発振回路７００のブロック図である。It is a block diagram of the oscillation circuit 700 which is the 6th Embodiment of this invention. 本発明の第７の実施形態である発振回路８００のブロック図である。It is a block diagram of the oscillation circuit 800 which is the 7th Embodiment of this invention. 発振出力生成回路７３の具体例である。This is a specific example of the oscillation output generation circuit 73.

以下、図面を参照しながら、本発明を実施するための形態の説明を行う。図２は、本発明の第１の実施形態である発振回路２００のブロック図である。発振回路２００は半導体集積回路で構成されている。発振回路２００は、内部回路７０と、内部メモリ４０と、スイッチＳＷ１０，１１とを備えるものである。なお、上述と同様の構成については、その説明を省略する。   Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings. FIG. 2 is a block diagram of the oscillation circuit 200 according to the first embodiment of the present invention. The oscillation circuit 200 is composed of a semiconductor integrated circuit. The oscillation circuit 200 includes an internal circuit 70, an internal memory 40, and switches SW10 and SW11. In addition, the description is abbreviate | omitted about the structure similar to the above-mentioned.

内部回路７０は、第１の端子Ａ（以下、「端子Ａ」という）に入力される周波数制御信号に応じて、第２の端子Ｂ（以下、「端子Ｂ」という）に出力される発振出力の発振周波数ｆを制御するものである。   The internal circuit 70 oscillates output to the second terminal B (hereinafter referred to as “terminal B”) in response to a frequency control signal input to the first terminal A (hereinafter referred to as “terminal A”). The oscillation frequency f is controlled.

内部メモリ４０は、端子Ａに入力されるクロック信号に従って、端子Ｂに入力されるデータを格納するデバイスである。内部メモリ４０は、端子Ｂに入力されるクロック信号に従って、端子Ａに入力されるデータを格納するものでもよい。   The internal memory 40 is a device that stores data input to the terminal B in accordance with a clock signal input to the terminal A. The internal memory 40 may store data input to the terminal A in accordance with a clock signal input to the terminal B.

スイッチＳＷ１０，１１は、電源端子から入力される電源電圧Ｖｄｄに応じて、端子Ａと端子Ｂの両方の接続先を、内部回路７０と内部メモリ４０のいずれかに切り替える切替手段である。電源端子は、ＶＤＤ端子とＶＳＳ端子から構成され、ＶＳＳ端子とＶＤＤ端子との間の電位差が、発振回路２００の電源電圧に相当する。スイッチＳＷ１０，１１は、例えばＭＯＳＦＥＴ等のトランジスタで構成される。   The switches SW10 and 11 are switching means for switching the connection destination of both the terminal A and the terminal B to either the internal circuit 70 or the internal memory 40 in accordance with the power supply voltage Vdd input from the power supply terminal. The power supply terminal includes a VDD terminal and a VSS terminal, and a potential difference between the VSS terminal and the VDD terminal corresponds to the power supply voltage of the oscillation circuit 200. The switches SW10 and 11 are composed of transistors such as MOSFETs, for example.

したがって、このような構成を備える発振回路２００によれば、複数の機能が損なわれることなく、端子Ａと端子Ｂを複数の機能が割り当てられた共用端子として使用できる。この場合、端子Ａは、ＡＦＣ端子とＣＬＫ端子（又は、ＤＡＴＡ端子）の共用端子として使用でき、端子Ｂは、ＯＳＣＯＵＴ端子とＤＡＴＡ端子（又は、ＣＬＫ端子）の共用端子として使用でき、ＶＤＤ端子は、ＣＥ端子との共用端子として使用できる。   Therefore, according to the oscillation circuit 200 having such a configuration, the terminal A and the terminal B can be used as a shared terminal to which a plurality of functions are assigned without impairing a plurality of functions. In this case, the terminal A can be used as a shared terminal for the AFC terminal and the CLK terminal (or DATA terminal), the terminal B can be used as a shared terminal for the OSCOUT terminal and the DATA terminal (or CLK terminal), and the VDD terminal is It can be used as a common terminal with the CE terminal.

例えば、スイッチＳＷ１０，１１がノードｂに接続することによって端子Ａ，Ｂの接続先が内部メモリ４０に切り替えられている接続モード（以下、「ｂ接続モード」という）の場合、内部回路７０は端子Ａ，Ｂに接続されていない。したがって、ｂ接続モードでクロック信号を端子Ａに入力しデータを端子Ｂに入力することによって（又は、ｂ接続モードでデータを端子Ａに入力しクロック信号を端子Ｂに入力することによって）、内部回路７０に影響を与えることなく、端子Ｂ（又は端子Ａ）に入力されるデータを内部メモリ４０に格納できる。   For example, in the connection mode in which the connection destinations of the terminals A and B are switched to the internal memory 40 by connecting the switches SW10 and 11 to the node b (hereinafter referred to as “b connection mode”), the internal circuit 70 is connected to the terminal b. It is not connected to A and B. Therefore, by inputting the clock signal to the terminal A and inputting the data to the terminal B in the b connection mode (or by inputting the data to the terminal A and inputting the clock signal to the terminal B in the b connection mode), the internal The data input to the terminal B (or terminal A) can be stored in the internal memory 40 without affecting the circuit 70.

一方、スイッチＳＷ１０，１１がノードａに接続することによって端子Ａ，Ｂの接続先が内部回路７０に切り替えられている接続モード（以下、「ａ接続モード」という）の場合、内部メモリ４０は端子Ａ，Ｂに接続されていない。したがって、ａ接続モードで周波数制御信号を端子Ａに入力することによって、内部メモリ４０に影響を与えることなく、端子Ｂに出力される発振出力の発振周波数ｆを制御できる。   On the other hand, in the connection mode in which the connection destination of the terminals A and B is switched to the internal circuit 70 by connecting the switches SW10 and 11 to the node a (hereinafter referred to as “a connection mode”), the internal memory 40 is connected to the terminal a. It is not connected to A and B. Therefore, by inputting the frequency control signal to the terminal A in the a connection mode, the oscillation frequency f of the oscillation output output to the terminal B can be controlled without affecting the internal memory 40.

例えば、内部回路７０がａ接続モードで使用するデータを、ｂ接続モードで端子Ａ又はＢに入力することで、内部メモリ４０に格納しておく。そして、内部回路７０は、内部メモリ４０にｂ接続モードで予め格納されたデータを読み出すことで、ａ接続モードで、その読み出されたデータと端子Ａに入力される周波数制御信号とを用いて、端子Ｂに出力される発振出力の発振周波数ｆを制御できる。   For example, data used by the internal circuit 70 in the a connection mode is input to the terminal A or B in the b connection mode and stored in the internal memory 40. Then, the internal circuit 70 reads out the data stored in the internal memory 40 in advance in the b connection mode, and uses the read data and the frequency control signal input to the terminal A in the a connection mode. The oscillation frequency f of the oscillation output output to the terminal B can be controlled.

また、スイッチＳＷ１０，１１は、例えば、電源端子に入力される電源電圧Ｖｄｄが第１の電圧範囲のときに端子Ａ，Ｂの接続先として内部回路７０を選択するａ接続モードに切り替え、電源電圧Ｖｄｄが第１の電圧範囲の上限値よりも下限値が高い第２の電圧範囲のときに端子Ａ，Ｂの接続先として内部メモリ４０を選択するｂ接続モードに切り替えるとよい。   The switches SW10 and 11 are switched to the a connection mode in which, for example, the internal circuit 70 is selected as the connection destination of the terminals A and B when the power supply voltage Vdd input to the power supply terminal is in the first voltage range. When Vdd is in the second voltage range where the lower limit value is higher than the upper limit value of the first voltage range, it is preferable to switch to the b connection mode in which the internal memory 40 is selected as the connection destination of the terminals A and B.

これにより、発振回路２００が製品として使用される実装状態では、電源電圧Ｖｄｄを通常の使用電圧範囲（第１の電圧範囲）に設定することで、端子ＡをＡＦＣ端子として使用でき、端子ＢをＯＳＣＯＵＴ端子として使用できる。一方、発振回路２００が製品として使用される実装前状態（例えば、工場での検査工程）では、電源電圧Ｖｄｄを通常の使用電圧範囲より高い電圧範囲（第２の電圧範囲）に設定することで、端子ＡをＣＬＫ端子（又は、ＤＡＴＡ端子）として使用でき、端子ＢをＤＡＴＡ端子（又は、ＣＬＫ端子）として使用できる。   Thus, in a mounted state where the oscillation circuit 200 is used as a product, the terminal A can be used as an AFC terminal by setting the power supply voltage Vdd to the normal operating voltage range (first voltage range), and the terminal B can be Can be used as OSCOUT terminal. On the other hand, in a pre-mounting state where the oscillation circuit 200 is used as a product (for example, an inspection process in a factory), the power supply voltage Vdd is set to a voltage range (second voltage range) higher than the normal operating voltage range. The terminal A can be used as the CLK terminal (or DATA terminal), and the terminal B can be used as the DATA terminal (or CLK terminal).

発振回路２００が製品として使用される実装状態では、電源電圧Ｖｄｄは零から所定の上限値まで変動しうる。そのため、そのような実装状態で端子Ａ，Ｂの接続先がＣＬＫ端子とＤＡＴＡ端子に誤って切り替わらないように、第２の電圧範囲は第１の電圧範囲よりも高い電圧範囲であることが好ましい。例えば、第１の電圧範囲を１．６〜３．３Ｖに設定し、第２の電圧範囲を５Ｖ以上設定する。   In a mounting state where the oscillation circuit 200 is used as a product, the power supply voltage Vdd can vary from zero to a predetermined upper limit value. Therefore, it is preferable that the second voltage range is higher than the first voltage range so that the connection destination of the terminals A and B is not erroneously switched between the CLK terminal and the DATA terminal in such a mounted state. . For example, the first voltage range is set to 1.6 to 3.3 V, and the second voltage range is set to 5 V or more.

また、スイッチＳＷ１０は、例えば、端子Ａの接続先を、電源電圧Ｖｄｄの値に応じて、ノード７０ａとノード４０ａのいずれかに切り替える第１の切替手段である。ノード７０ａは、端子Ａに入力される周波数制御信号の内部回路７０における入力端である。ノード４０ａは、端子Ａに入力されるクロック信号又はデータの内部メモリ４０における入力端である。一方、スイッチＳＷ１１は、例えば、端子Ｂの接続先を、スイッチＳＷ１０と同じ電源電圧Ｖｄｄの値に応じて、ノード７０ｂとノード４０ｂのいずれかに切り替える第２の切替手段である。ノード７０ｂは、端子Ｂに出力される発振出力の内部回路７０における出力端である。ノード４０ｂは、端子Ｂに入力されるデータ又はクロック信号の内部メモリ４０における入力端である。   The switch SW10 is, for example, a first switching unit that switches the connection destination of the terminal A to either the node 70a or the node 40a according to the value of the power supply voltage Vdd. The node 70 a is an input terminal in the internal circuit 70 for the frequency control signal input to the terminal A. The node 40a is an input terminal in the internal memory 40 for the clock signal or data input to the terminal A. On the other hand, the switch SW11 is, for example, a second switching unit that switches the connection destination of the terminal B to either the node 70b or the node 40b according to the same power supply voltage Vdd as that of the switch SW10. The node 70 b is an output terminal in the internal circuit 70 for the oscillation output output to the terminal B. The node 40 b is an input terminal in the internal memory 40 for data or a clock signal input to the terminal B.

図３は、本発明の第２の実施形態である発振回路３００のブロック図である。上述と同様の構成については、その説明を省略する。発振回路３００は、半導体集積回路で構成された温度補償型水晶発振器（ＴＣＸＯ）である。発振回路３００は、内部回路７０と内部メモリ４０を備える。内部回路７０は、温度補償回路７２と、周波数調整回路７１と、ＡＴカットの水晶振動子３５を共振器として用いる発振出力生成回路７３とを備えている。発振出力生成回路７３に接続される水晶振動子３５は、ＸＴ１端子とＸＴ２端子を介して発振回路３００に外付けされている。   FIG. 3 is a block diagram of an oscillation circuit 300 according to the second embodiment of the present invention. The description of the same configuration as described above is omitted. The oscillation circuit 300 is a temperature compensated crystal oscillator (TCXO) configured by a semiconductor integrated circuit. The oscillation circuit 300 includes an internal circuit 70 and an internal memory 40. The internal circuit 70 includes a temperature compensation circuit 72, a frequency adjustment circuit 71, and an oscillation output generation circuit 73 that uses the AT-cut crystal resonator 35 as a resonator. The crystal resonator 35 connected to the oscillation output generation circuit 73 is externally attached to the oscillation circuit 300 via the XT1 terminal and the XT2 terminal.

温度補償回路７２は、発振周波数ｆの温度補償信号として、制御電圧ＶＣｔｅｍｐを生成する。温度補償回路７２は、発振出力生成回路７３の制御電圧Ｖｃｔｅｍｐを出力する関数発生回路を備える。温度補償回路７２は、温度検出回路により検出された周囲温度Ｔに基づいて生成した制御電圧Ｖｃｔｅｍｐを発振出力生成回路７３の可変容量素子に印加することによって、水晶振動子３５の発振周波数が周囲温度Ｔの変化により変動することを補償している。   The temperature compensation circuit 72 generates a control voltage VCtemp as a temperature compensation signal having the oscillation frequency f. The temperature compensation circuit 72 includes a function generation circuit that outputs the control voltage Vctemp of the oscillation output generation circuit 73. The temperature compensation circuit 72 applies the control voltage Vctemp generated based on the ambient temperature T detected by the temperature detection circuit to the variable capacitance element of the oscillation output generation circuit 73, whereby the oscillation frequency of the crystal resonator 35 is changed to the ambient temperature. It compensates for fluctuations caused by changes in T.

温度補償回路７２によって生成される制御電圧ＶＣｔｅｍｐは、例えば、３次成分発生回路、１次成分発生回路、０次成分発生回路のそれぞれで作成された電圧が加算器によって加算されることにより得られ、下記の式（１）の３次関数
ＶＣｔｅｍｐ＝α（Ｔ−Ｔ０）３＋β（Ｔ−Ｔ０）＋γ ・・・（１）
によって近似される。αは３次項の係数、βは１次項の係数、γは０次項の係数、Ｔ０は３次曲線の変曲点の温度である。 The control voltage VCtemp generated by the temperature compensation circuit 72 is obtained, for example, by adding the voltages created by the third-order component generation circuit, the first-order component generation circuit, and the zero-order component generation circuit by an adder. The cubic function of the following formula (1) VCtemp = α (T−T0) 3 + β (T−T0) + γ (1)
Is approximated by α is the coefficient of the third-order term, β is the coefficient of the first-order term, γ is the coefficient of the zero-order term, and T0 is the temperature of the inflection point of the cubic curve.

周波数調整回路７１は、端子Ａに入力される周波数制御信号に応じて発振周波数ｆの周波数調整信号を生成する。周波数調整回路７１は、発振周波数ｆの周波数調整信号として、制御電圧ＶＣａｆｃを生成する。制御電圧ＶＣａｆｃが発振出力生成回路７３の可変容量素子に印加されることによって、発振周波数ｆを制御できる。   The frequency adjustment circuit 71 generates a frequency adjustment signal having the oscillation frequency f in accordance with the frequency control signal input to the terminal A. The frequency adjustment circuit 71 generates a control voltage VCafc as a frequency adjustment signal of the oscillation frequency f. By applying the control voltage VCafc to the variable capacitance element of the oscillation output generation circuit 73, the oscillation frequency f can be controlled.

発振出力生成回路７３は、制御電圧ＶＣｔｅｍｐと制御電圧ＶＣａｆｃに基づいて、一定周波数の発振出力を生成する電圧制御水晶発振器（ＶＣＸＯ）である。発振出力生成回路７３は、例えば、水晶振動子３５が入出力部間に並列接続されたＣＭＯＳインバータと、ＣＭＯＳインバータの入力部とグランドとの間に接続された可変容量素子と、ＣＭＯＳインバータの出力部とグランドとの間に接続された可変容量素子と、ＣＭＯＳインバータの入出力部間に並列接続された抵抗とを備える。可変容量素子の具体例として、可変容量ダイオード（バリキャップ）が挙げられる。発振出力生成回路７３は、可変容量素子のそれぞれの両端に印加される制御電圧ＶＣｔｅｍｐ，ＶＣａｆｃに応じて、一定の発振周波数ｆの発振出力を端子Ｂに出力する。   The oscillation output generation circuit 73 is a voltage controlled crystal oscillator (VCXO) that generates an oscillation output with a constant frequency based on the control voltage VCtemp and the control voltage VCafc. The oscillation output generation circuit 73 includes, for example, a CMOS inverter in which the crystal unit 35 is connected in parallel between the input and output units, a variable capacitance element connected between the input unit of the CMOS inverter and the ground, and an output of the CMOS inverter. A variable capacitance element connected between the input and the ground, and a resistor connected in parallel between the input and output parts of the CMOS inverter. A specific example of the variable capacitance element is a variable capacitance diode (varicap). The oscillation output generation circuit 73 outputs an oscillation output having a constant oscillation frequency f to the terminal B in accordance with the control voltages VCtemp and VCafc applied to both ends of the variable capacitance elements.

内部メモリ４０は、温度補償回路７２が上記の式（１）内のα，β，γ及びＴ０を算出するために必要なデータを記憶する装置である。内部メモリ４０内のデータは、端子Ａと端子Ｂを介して、発振回路３００の外部から書き換え可能である。内部メモリ４０には、製品出荷前の個々の製品毎に調整されたデータが記憶される。   The internal memory 40 is a device that stores data necessary for the temperature compensation circuit 72 to calculate α, β, γ, and T0 in the above equation (1). Data in the internal memory 40 can be rewritten from the outside of the oscillation circuit 300 via the terminals A and B. The internal memory 40 stores data adjusted for each product before product shipment.

そして、内部回路７０は、ノード７０ａの接続先を、温度補償回路７２側と周波数調整回路７１側のいずれかに切り替える第３の切替手段として、スイッチＳＷ２１を備える。   The internal circuit 70 includes a switch SW21 as a third switching unit that switches the connection destination of the node 70a between the temperature compensation circuit 72 side and the frequency adjustment circuit 71 side.

したがって、このような構成を備える発振回路３００によれば、複数の機能が損なわれることなく、端子Ａと端子Ｂを複数の機能が割り当てられた共用端子として使用できる。この場合、端子Ａは、ＡＦＣ端子とＣＬＫ端子（又は、ＤＡＴＡ端子）とＭＯＮ端子の共用端子として使用でき、端子Ｂは、ＯＳＣＯＵＴ端子とＤＡＴＡ端子（又は、ＣＬＫ端子）の共用端子として使用できる。   Therefore, according to the oscillation circuit 300 having such a configuration, the terminal A and the terminal B can be used as a shared terminal to which a plurality of functions are assigned without impairing a plurality of functions. In this case, the terminal A can be used as a shared terminal of the AFC terminal, the CLK terminal (or DATA terminal), and the MON terminal, and the terminal B can be used as a shared terminal of the OSCOUT terminal and the DATA terminal (or CLK terminal).

例えば、スイッチＳＷ２１がノードｄに接続することによってノード７０ａの接続先が周波数調整回路７１側に切り替えられている接続モード（以下、「ｄ接続モード」という）の場合、温度補償回路７２はノード７０ａに接続されていない。したがって、ａ接続モード且つｄ接続モードで周波数制御信号を端子Ａに入力することによって、温度補償回路７２に影響を与えることなく、端子Ｂから出力される発振出力の発振周波数ｆを制御できる。   For example, in the connection mode in which the connection destination of the node 70a is switched to the frequency adjustment circuit 71 side by connecting the switch SW21 to the node d (hereinafter referred to as “d connection mode”), the temperature compensation circuit 72 is connected to the node 70a. Not connected to. Therefore, by inputting the frequency control signal to the terminal A in the a connection mode and the d connection mode, the oscillation frequency f of the oscillation output output from the terminal B can be controlled without affecting the temperature compensation circuit 72.

一方、スイッチＳＷ２１がノードｃに接続することによってノード７０ａの接続先が温度補償回路７２側に切り替えられている接続モード（以下、「ｃ接続モード」という）の場合、周波数調整回路７１はノード７０ａに接続されていない。したがって、ａ接続モード且つｃ接続モードにすることによって、温度補償回路７２の内部信号を発振回路３００の外部に出力するための端子として端子Ａを使用し、且つ、温度補償回路７２によって生成された制御電圧ＶＣｔｅｍｐによる発振出力を発振回路３００の外部に出力するための端子として端子Ｂを使用できる。あるいは、ａ接続モード且つｃ接続モードにすることによって、温度補償回路７２側に外部から信号を入力するための端子として端子Ａを使用し、且つ、温度補償回路７２によって生成された制御電圧ＶＣｔｅｍｐによる発振出力を発振回路３００の外部に出力するための端子として端子Ｂを使用できる。   On the other hand, in the connection mode in which the connection destination of the node 70a is switched to the temperature compensation circuit 72 side by connecting the switch SW21 to the node c (hereinafter referred to as “c connection mode”), the frequency adjustment circuit 71 includes the node 70a. Not connected to. Therefore, by using the a connection mode and the c connection mode, the terminal A is used as a terminal for outputting the internal signal of the temperature compensation circuit 72 to the outside of the oscillation circuit 300, and the temperature compensation circuit 72 generates the signal. The terminal B can be used as a terminal for outputting the oscillation output by the control voltage VCtemp to the outside of the oscillation circuit 300. Alternatively, by using the a connection mode and the c connection mode, the terminal A is used as a terminal for inputting a signal from the outside to the temperature compensation circuit 72 side, and the control voltage VCtemp generated by the temperature compensation circuit 72 is used. The terminal B can be used as a terminal for outputting the oscillation output to the outside of the oscillation circuit 300.

図４は、本発明の第３の実施形態である発振回路４００のブロック図である。上述と同様の構成については、その説明を省略する。発振回路４００は、図３の発振回路３００に対して、内部回路７０内にスイッチＳＷ２２が追加されたものである。スイッチＳＷ２２は、ノード７０ｂの接続先を、周波数調整回路７１の出力部７１ｂと発振出力生成回路７３の入力部７３ｂの中間点ｇ側と、発振出力生成回路７３の出力部７３ｃとのいずれかに切り替える第４の切替手段である。出力部７１ｂは、制御電圧ＶＣａｆｃの出力端であり、入力部７３ｂは、制御電圧ＶＣａｆｃの入力端であり、出力部７３ｃは、発振出力の出力端である。   FIG. 4 is a block diagram of an oscillation circuit 400 according to the third embodiment of the present invention. The description of the same configuration as described above is omitted. The oscillation circuit 400 is obtained by adding a switch SW22 in the internal circuit 70 to the oscillation circuit 300 of FIG. The switch SW22 connects the node 70b to either the output unit 71b of the frequency adjustment circuit 71 and the intermediate point g side of the input unit 73b of the oscillation output generation circuit 73 or the output unit 73c of the oscillation output generation circuit 73. It is the 4th switching means to switch. The output unit 71b is an output end of the control voltage VCafc, the input unit 73b is an input end of the control voltage VCafc, and the output unit 73c is an output end of the oscillation output.

したがって、このような構成を備える発振回路４００によれば、複数の機能が損なわれることなく、端子Ａと端子Ｂを複数の機能が割り当てられた共用端子として使用できる。この場合、端子Ａは、ＡＦＣ端子とＣＬＫ端子（又は、ＤＡＴＡ端子）とＭＯＮ端子の共用端子として使用でき、端子Ｂは、ＯＳＣＯＵＴ端子とＤＡＴＡ端子（又は、ＣＬＫ端子）とＭＯＮ端子の共用端子として使用できる。   Therefore, according to the oscillation circuit 400 having such a configuration, the terminal A and the terminal B can be used as a shared terminal to which a plurality of functions are assigned without impairing a plurality of functions. In this case, the terminal A can be used as a shared terminal of the AFC terminal, the CLK terminal (or DATA terminal), and the MON terminal, and the terminal B is used as a shared terminal of the OSCOUT terminal, the DATA terminal (or CLK terminal), and the MON terminal. Can be used.

例えば、スイッチＳＷ２２がノードｆに接続することによってノード７０ｂの接続先が中間点ｇ側に切り替えられている接続モード（以下、「ｆ接続モード」という）の場合、発振出力生成回路７３の出力部７３ｃはノード７０ｂに接続されていない。したがって、図３の発振回路３００の端子共用効果に加え、ａ接続モード且つｄ接続モード且つｆ接続モードで周波数制御信号を端子Ａに入力することによって、その周波数制御信号に従って周波数調整回路７１によって生成され発振出力生成回路７３の可変容量素子に実際に印加されるＶＣａｆｃを、端子Ｂを介して外部からモニターできる。   For example, in the connection mode in which the connection destination of the node 70b is switched to the intermediate point g side by connecting the switch SW22 to the node f (hereinafter referred to as “f connection mode”), the output unit of the oscillation output generation circuit 73 73c is not connected to the node 70b. Therefore, in addition to the terminal sharing effect of the oscillation circuit 300 of FIG. 3, by inputting the frequency control signal to the terminal A in the a connection mode, the d connection mode and the f connection mode, the frequency adjustment circuit 71 generates the frequency control signal according to the frequency control signal. The VCafc actually applied to the variable capacitance element of the oscillation output generation circuit 73 can be monitored from the outside via the terminal B.

図５は、本発明の第４の実施形態である発振回路５００のブロック図である。上述と同様の構成については、その説明を省略する。発振回路５００は、図４の発振回路４００に対して、内部回路７０内にスイッチＳＷ２３が追加されたものである。スイッチＳＷ２３は、中間点ｇと周波数調整回路７１の出力部７１ｂの間の導通／遮断を選択的に切り替える第５の切替手段である。   FIG. 5 is a block diagram of an oscillation circuit 500 according to the fourth embodiment of the present invention. The description of the same configuration as described above is omitted. The oscillation circuit 500 is obtained by adding a switch SW23 in the internal circuit 70 to the oscillation circuit 400 of FIG. The switch SW23 is a fifth switching unit that selectively switches conduction / cutoff between the intermediate point g and the output unit 71b of the frequency adjustment circuit 71.

したがって、このような構成を備える発振回路５００によれば、図４の発振回路４００の端子共用効果に加え、ｆ接続モードにおいてスイッチＳＷ２３によって中間点ｇと出力部７１ｂとを結ぶ信号経路が遮断されている場合、端子Ｂに入力される制御電圧ＶＣａｆｃの変化に応じたＸＴ１端子とＸＴ２端子の電圧変化をモニターできる。   Therefore, according to the oscillation circuit 500 having such a configuration, in addition to the terminal sharing effect of the oscillation circuit 400 in FIG. 4, the signal path connecting the intermediate point g and the output unit 71b is blocked by the switch SW23 in the f connection mode. In this case, it is possible to monitor the voltage change of the XT1 terminal and the XT2 terminal according to the change of the control voltage VCafc input to the terminal B.

図６は、本発明の第５の実施形態である発振回路６００のブロック図である。上述と同様の構成についてはその説明を省略する。発振回路６００は、図３の発振回路３００に対して、スイッチＳＷ２１をスイッチＳＷ２４に変更し、内部回路７０内にスイッチＳＷ２３を追加したものである。スイッチＳＷ２４は、ノード７０ａの接続先を、中間点ｇ側と周波数調整回路７１側とのいずれかに切り替える第６の切替手段である。   FIG. 6 is a block diagram of an oscillation circuit 600 according to the fifth embodiment of the present invention. The description of the same configuration as described above is omitted. The oscillation circuit 600 is obtained by changing the switch SW21 to the switch SW24 and adding a switch SW23 in the internal circuit 70 with respect to the oscillation circuit 300 of FIG. The switch SW24 is sixth switching means for switching the connection destination of the node 70a to either the intermediate point g side or the frequency adjustment circuit 71 side.

スイッチＳＷ２４がノードｈに接続することによってノード７０ａの接続先が中間点ｇ側に切り替えられている接続モード（以下、「ｈ接続モード」という）の場合、周波数調整回路７１の入力部７１ａはノード７０ａに接続されていない。入力部７１ａは、端子Ａから入力される周波数制御信号の入力端である。   In the connection mode in which the connection destination of the node 70a is switched to the intermediate point g side by connecting the switch SW24 to the node h (hereinafter referred to as “h connection mode”), the input unit 71a of the frequency adjustment circuit 71 is a node It is not connected to 70a. The input unit 71a is an input terminal for a frequency control signal input from the terminal A.

したがって、このような構成を備える発振回路６００によれば、図３の発振回路３００の端子共用効果に加え、ａ接続モード且つｈ接続モードでスイッチＳＷ２３によって中間点ｇと出力部７１ｂとを結ぶ信号経路が遮断されている場合、端子Ａに制御電圧ＶＣａｆｃを入力しながら、制御電圧ＶＣｔｅｍｐに基づいて生成された発振出力を端子Ｂに出力できる。   Therefore, according to the oscillation circuit 600 having such a configuration, in addition to the terminal sharing effect of the oscillation circuit 300 of FIG. 3, a signal that connects the intermediate point g and the output unit 71b by the switch SW23 in the a connection mode and the h connection mode. When the path is interrupted, the oscillation output generated based on the control voltage VCtemp can be output to the terminal B while inputting the control voltage VCafc to the terminal A.

図７は、本発明の第６の実施形態である発振回路７００のブロック図である。上述と同様の構成についてはその説明を省略する。   FIG. 7 is a block diagram of an oscillation circuit 700 according to the sixth embodiment of the present invention. The description of the same configuration as described above is omitted.

内部回路７０は、周波数調整回路７１と内部信号出力部７４を備える。内部信号出力部７４は、発振回路７００の内部信号を出力する。内部信号出力部７４は、例えば、内部回路７０の内部電圧等の内部信号を出力する。そして、内部回路７０は、ノード７０ａの接続先を、内部信号出力部７４側と周波数調整回路７１側のいずれかに切り替える第７の切替手段として、スイッチＳＷ２５を備える。   The internal circuit 70 includes a frequency adjustment circuit 71 and an internal signal output unit 74. The internal signal output unit 74 outputs an internal signal of the oscillation circuit 700. The internal signal output unit 74 outputs an internal signal such as an internal voltage of the internal circuit 70, for example. The internal circuit 70 includes a switch SW25 as a seventh switching unit that switches the connection destination of the node 70a to either the internal signal output unit 74 side or the frequency adjustment circuit 71 side.

したがって、このような構成を有する発振回路７００によれば、複数の機能が損なわれることなく、端子Ａと端子Ｂを複数の機能が割り当てられた共用端子として使用できる。この場合、端子Ａは、ＡＦＣ端子とＣＬＫ端子（又は、ＤＡＴＡ端子）とＭＯＮ端子の共用端子として使用でき、端子Ｂは、ＯＳＣＯＵＴ端子とＤＡＴＡ端子（又は、ＣＬＫ端子）の共用端子として使用できる。   Therefore, according to the oscillation circuit 700 having such a configuration, the terminal A and the terminal B can be used as a shared terminal to which a plurality of functions are assigned without impairing a plurality of functions. In this case, the terminal A can be used as a shared terminal of the AFC terminal, the CLK terminal (or DATA terminal), and the MON terminal, and the terminal B can be used as a shared terminal of the OSCOUT terminal and the DATA terminal (or CLK terminal).

例えば、スイッチＳＷ２５がノードｋに接続することによってノード７０ａの接続先が周波数調整回路７１側に切り替えられている接続モード（以下、「ｋ接続モード」という）の場合、内部信号出力部７４はノード７０ａに接続されていない。したがって、ａ接続モード且つｋ接続モードで周波数制御信号を端子Ａに入力することによって、内部信号出力部７４に影響を与えることなく、端子Ｂから出力される発振出力の発振周波数ｆを制御できる。   For example, in the connection mode in which the connection destination of the node 70a is switched to the frequency adjustment circuit 71 side by connecting the switch SW25 to the node k (hereinafter referred to as “k connection mode”), the internal signal output unit 74 is connected to the node k. It is not connected to 70a. Therefore, by inputting the frequency control signal to the terminal A in the a connection mode and the k connection mode, the oscillation frequency f of the oscillation output output from the terminal B can be controlled without affecting the internal signal output unit 74.

一方、スイッチＳＷ２５がノードｊに接続することによってノード７０ａの接続先が内部信号出力部７４側に切り替えられている接続モード（以下、「ｊ接続モード」という）の場合、周波数調整回路７１はノード７０ａに接続されていない。したがって、ａ接続モード且つｊ接続モードにすることによって、内部信号出力部７４からの内部信号を発振回路７００の外部に出力するための端子として端子Ａを使用し、且つ、発振出力を発振回路７００の外部に出力するための端子として端子Ｂを使用できる。すなわち、内部信号を端子Ａから出力しつつ、一定の発振周波数ｆの発振出力を端子Ｂから出力できる。   On the other hand, in the connection mode in which the connection destination of the node 70a is switched to the internal signal output unit 74 side by connecting the switch SW25 to the node j (hereinafter referred to as “j connection mode”), the frequency adjustment circuit 71 It is not connected to 70a. Therefore, by setting the a connection mode and the j connection mode, the terminal A is used as a terminal for outputting the internal signal from the internal signal output unit 74 to the outside of the oscillation circuit 700, and the oscillation output is transmitted to the oscillation circuit 700. Terminal B can be used as a terminal for outputting to the outside of the terminal. In other words, an oscillation output having a constant oscillation frequency f can be output from the terminal B while outputting an internal signal from the terminal A.

図８は、本発明の第７の実施形態である発振回路８００の構成図である。上述の構成と同様の構成についてはその説明を省略する。発振回路８００は、図２〜７の発振回路の構成を組み合わせたものの具体例である。   FIG. 8 is a configuration diagram of an oscillation circuit 800 according to the seventh embodiment of the present invention. The description of the same configuration as that described above is omitted. The oscillation circuit 800 is a specific example of a combination of the configurations of the oscillation circuits of FIGS.

温度補償回路７２は、定電圧生成回路７４と、Ｔ０調整回路７５と、温度センサ７６と、関数発生回路７７を備える。   The temperature compensation circuit 72 includes a constant voltage generation circuit 74, a T0 adjustment circuit 75, a temperature sensor 76, and a function generation circuit 77.

定電圧生成回路７４は、ＶＳＳ端子のグランド電位を基準に、ＶＤＤ端子から入力される直流電源電圧から定電圧を生成する。例えば、直流電源電圧をレギュレートすることによって、一定の基準電圧Ｖｒｅｆを生成する。   The constant voltage generation circuit 74 generates a constant voltage from a DC power supply voltage input from the VDD terminal with reference to the ground potential of the VSS terminal. For example, the constant reference voltage Vref is generated by regulating the DC power supply voltage.

Ｔ０調整回路７５は、内部メモリ４０に記憶されたデータに基づいて、上掲の式（１）内のＴ０を、水晶振動子３５自体の温度特性によって定まる変曲点の温度に一致するように調整する。   Based on the data stored in the internal memory 40, the T0 adjustment circuit 75 matches T0 in the above equation (1) with the temperature of the inflection point determined by the temperature characteristics of the crystal unit 35 itself. adjust.

温度センサ７６は、発振出力生成回路７３を含む発振回路８００及び／又は水晶振動子３５の温度を周囲温度Ｔとして検出し、検出された周囲温度Ｔに応じた電圧を周囲温度Ｔの検出電圧ＶＴｓｅｎｓとして１次の温度特性（特に、１次の負の温度特性）で出力する温度検出回路である。温度センサ７６は、例えば、周囲温度Ｔの増加に対して単調減少する１次の負の温度特性で変化する電圧を周囲温度Ｔの検出電圧ＶＴＳｅｎｓとして出力する。   The temperature sensor 76 detects the temperature of the oscillation circuit 800 including the oscillation output generation circuit 73 and / or the crystal resonator 35 as the ambient temperature T, and a voltage corresponding to the detected ambient temperature T is detected voltage VTsens of the ambient temperature T. Is a temperature detection circuit that outputs with primary temperature characteristics (especially primary negative temperature characteristics). For example, the temperature sensor 76 outputs, as the detection voltage VTSens of the ambient temperature T, a voltage that changes with a primary negative temperature characteristic that monotonously decreases with an increase in the ambient temperature T.

関数発生回路７７は、発振出力生成回路７３の制御電圧Ｖｃｔｅｍｐを出力する。関数発生回路７７は、温度センサ７６により検出された周囲温度Ｔに基づいて生成した制御電圧Ｖｃｔｅｍｐを発振出力生成回路７３の可変容量素子に印加することによって、水晶振動子３５の発振周波数が周囲温度Ｔの変化により変動することを補償している。   The function generation circuit 77 outputs the control voltage Vctemp of the oscillation output generation circuit 73. The function generation circuit 77 applies the control voltage Vctemp generated based on the ambient temperature T detected by the temperature sensor 76 to the variable capacitance element of the oscillation output generation circuit 73, whereby the oscillation frequency of the crystal unit 35 is changed to the ambient temperature. It compensates for fluctuations caused by changes in T.

内部メモリ４０は、関数発生回路７７が上記の式（１）内のα，β，γ及びＴ０を算出するために必要なデータ及びスイッチＳＷ１〜９のオン／オフを切り替えるためのデータ等を記憶する装置である。内部メモリ４０内のデータは、端子Ａと端子Ｂを介して、発振回路３００の外部から書き換え可能である。内部メモリ４０には、製品出荷前の個々の製品毎に調整されたデータが記憶される。   The internal memory 40 stores data necessary for the function generation circuit 77 to calculate α, β, γ, and T0 in the above equation (1), data for switching on / off the switches SW1 to 9 and the like. It is a device to do. Data in the internal memory 40 can be rewritten from the outside of the oscillation circuit 300 via the terminals A and B. The internal memory 40 stores data adjusted for each product before product shipment.

Figure 2012222575
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Figure 2012222575
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Figure 2012222575

表１に示されるように、スイッチＳＷ１０，１１を（ＶＤＤ／ＣＥ）端子に入力する電圧に応じて端子Ａと端子Ｂの接続先を切り替える。発振回路８００の動作モードをスイッチＳＷ１０，１１によりロジックモード（ｂ接続モード）にすることによって、端子ＡをＣＬＫ端子として使用し、端子ＢをＤＡＴＡ端子として使用する。あるいは、発振回路８００の動作モードをスイッチＳＷ１０，１１によりＴＣＸＯモード（ａ接続モード）にすることによって、表２に示されるように、各スイッチＳＷのオン／オフを内部メモリ４０に格納されたデータに従って切り替えることにより、端子Ａと端子Ｂに割り当てられる機能を制御モード毎に切り替えできる。表２には、８つの制御モードが示されている。表３は、各制御モードの詳細を示したものである。
Figure 2012222575
As shown in Table 1, the connection destination of the terminals A and B is switched according to the voltage input to the switches SW10 and 11 to the (VDD / CE) terminal. By setting the operation mode of the oscillation circuit 800 to the logic mode (b connection mode) with the switches SW10 and 11, the terminal A is used as the CLK terminal and the terminal B is used as the DATA terminal. Alternatively, when the operation mode of the oscillation circuit 800 is set to the TCXO mode (a connection mode) by the switches SW10 and 11, the ON / OFF of each switch SW is stored in the internal memory 40 as shown in Table 2. By switching according to, the functions assigned to the terminals A and B can be switched for each control mode. Table 2 shows eight control modes. Table 3 shows details of each control mode.

「Vref monitor」モードは、定電圧生成回路７４によって生成された基準電圧Ｖｒｅｆを端子Ａから出力させながら、制御電圧ＶＣｔｅｍｐに応じた発振周波数ｆが制御された発振出力を端子Ｂから出力させられるモードである。   In the “Vref monitor” mode, a reference voltage Vref generated by the constant voltage generation circuit 74 is output from the terminal A, and an oscillation output in which the oscillation frequency f corresponding to the control voltage VCtemp is controlled is output from the terminal B. It is.

「VTsens monitor」モードは、温度センサ７６の検出電圧ＶＴｓｅｎｓを端子Ａから出力させながら、制御電圧ＶＣｔｅｍｐに応じた発振周波数ｆが制御された発振出力を端子Ｂから出力させられるモードである。   The “VTsens monitor” mode is a mode in which an oscillation output in which the oscillation frequency f corresponding to the control voltage VCtemp is controlled is output from the terminal B while the detection voltage VTsens of the temperature sensor 76 is output from the terminal A.

「AFC input only」モードは、周波数制御信号を端子Ａから入力させながら、制御電圧ＶＣｔｅｍｐとＶＣａｆｃに応じた発振周波数ｆが制御された発振出力を端子Ｂから出力させられるモードである。   The “AFC input only” mode is a mode in which an oscillation output in which the oscillation frequency f corresponding to the control voltages VCtemp and VCafc is controlled is output from the terminal B while a frequency control signal is input from the terminal A.

「AFC input & monitor」モードは、周波数制御信号を端子Ａから入力させながら、制御電圧ＶＣａｆｃを端子Ｂから出力させられるモードである。   The “AFC input & monitor” mode is a mode in which the control voltage VCafc is output from the terminal B while the frequency control signal is input from the terminal A.

「VCtemp monitor」モードは、制御電圧ＶＣｔｅｍｐを端子Ａから出力させながら、制御電圧ＶＣｔｅｍｐに応じた発振周波数ｆが制御された発振出力を端子Ｂから出力させられるモードである。   The “VCtemp monitor” mode is a mode in which an oscillation output in which the oscillation frequency f corresponding to the control voltage VCtemp is controlled is output from the terminal B while the control voltage VCtemp is output from the terminal A.

「VCtemp control」モードは、制御電圧ＶＣｔｅｍｐを端子Ａから入力させながら、制御電圧ＶＣｔｅｍｐに応じた発振周波数ｆが制御された発振出力を端子Ｂから出力させられるモードである。   The “VCtemp control” mode is a mode in which an oscillation output in which the oscillation frequency f corresponding to the control voltage VCtemp is controlled is output from the terminal B while the control voltage VCtemp is input from the terminal A.

「VCafc control(1)」モードは、周波数制御信号を端子Ａから入力させながら、制御電圧ＶＣａｆｃを端子Ｂから出力させられるモードである。   The “VCafc control (1)” mode is a mode in which the control voltage VCafc is output from the terminal B while the frequency control signal is input from the terminal A.

「VCafc control(2)」モードは、制御電圧ＶＣａｆｃを端子Ａから入力させながら、制御電圧ＶＣｔｅｍｐとＶＣａｆｃに応じた発振周波数ｆが制御された発振出力を端子Ｂから出力させられるモードである。   The “VCafc control (2)” mode is a mode in which an oscillation output in which an oscillation frequency f corresponding to the control voltages VCtemp and VCafc is controlled is output from the terminal B while the control voltage VCafc is input from the terminal A.

次に、発振出力生成回路７３と図８のスイッチＳＷ６の具体的構成について説明する。図９は、発振出力生成回路７３の具体例である。図９には、定電圧生成回路として、定電圧源７４と、デプレッション型ＮチャネルＭＯＳＦＥＴであるトランジスタＭｄとを備えるものが例示されている。この場合、定電圧源７４は、ＶＤＤ端子から入力される直流の電源電圧Ｖｄｄから一定の基準電圧Ｖｒｅｆを生成する回路である。定電圧源７４として、抵抗分圧回路などが挙げられるが、基準電圧Ｖｒｅｆの安定化の点で、レギュレータが好適である。また、トランジスタＭｄのドレインには電源電圧Ｖｄｄが供給され、ゲートには基準電圧Ｖｒｅｆが供給される。トランジスタＭｄにデプレッション型ＮチャネルＭＯＳＦＥＴを用いることで、トランジスタＭｄのソース側に、基準電圧Ｖｒｅｆとほぼ等しい定電圧Ｖｒｅｆ’を生成できる。また、ＯＳＣＯＵＴ端子に接続される負荷６０に供給する電流の変動によって、基準電圧Ｖｒｅｆが変動することを抑制できる。   Next, specific configurations of the oscillation output generation circuit 73 and the switch SW6 in FIG. 8 will be described. FIG. 9 is a specific example of the oscillation output generation circuit 73. FIG. 9 illustrates an example of a constant voltage generation circuit including a constant voltage source 74 and a transistor Md that is a depletion type N-channel MOSFET. In this case, the constant voltage source 74 is a circuit that generates a constant reference voltage Vref from the DC power supply voltage Vdd input from the VDD terminal. As the constant voltage source 74, a resistance voltage dividing circuit or the like can be cited, but a regulator is preferable in terms of stabilizing the reference voltage Vref. Further, the power supply voltage Vdd is supplied to the drain of the transistor Md, and the reference voltage Vref is supplied to the gate. By using a depletion type N-channel MOSFET for the transistor Md, a constant voltage Vref ′ substantially equal to the reference voltage Vref can be generated on the source side of the transistor Md. In addition, it is possible to suppress the reference voltage Vref from fluctuating due to fluctuations in the current supplied to the load 60 connected to the OSCOUT terminal.

発振回路部８０は、定電圧生成回路の定電圧源７４によって生成された基準電圧Ｖｒｅｆを電源電圧として動作し、一定周波数の発振出力Ｖｏｓｃ（具体的には、発振出力電圧Ｖｏｓｃ１）を生成する。発振回路部８０の具体例として、コルピッツの発振回路が挙げられる。上述のように、トランジスタＭｄにデプレッション型ＮチャネルＭＯＳＦＥＴを用いることで、負荷６０に供給する電流の変動によって基準電圧Ｖｒｅｆが変動することを抑制できる。そのため、基準電圧Ｖｒｅｆ（すなわち、発振回路部８０の電源電圧）の変動による発振出力電圧Ｖｏｓｃ１の周波数変動も抑制でき、ＯＳＣＯＵＴ端子から負荷６０に出力される発振波形の周波数変動も抑制できる。   The oscillation circuit unit 80 operates using the reference voltage Vref generated by the constant voltage source 74 of the constant voltage generation circuit as a power supply voltage, and generates an oscillation output Vosc (specifically, an oscillation output voltage Vosc1) having a constant frequency. A specific example of the oscillation circuit unit 80 is a Colpitts oscillation circuit. As described above, by using the depletion type N-channel MOSFET for the transistor Md, it is possible to suppress the reference voltage Vref from fluctuating due to fluctuations in the current supplied to the load 60. Therefore, the frequency fluctuation of the oscillation output voltage Vosc1 due to the fluctuation of the reference voltage Vref (that is, the power supply voltage of the oscillation circuit unit 80) can be suppressed, and the frequency fluctuation of the oscillation waveform output from the OSCOUT terminal to the load 60 can also be suppressed.

なお、ＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３、並びにスイッチ回路Ｓ１〜Ｓ６及びＣＭＯＳインバータＤ０を構成するＭＯＳＦＥＴは、エンハンスメント型である。   The MOSFETs constituting the MOSFET circuits D1, D2, D3, the switch circuits S1 to S6, and the CMOS inverter D0 are of the enhancement type.

ＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３は、それぞれ、出力点Ｐ１，Ｐ２，Ｐ３に対してハイサイドに抵抗Ｒ１，Ｒ３，Ｒ５を備えている。これにより、負荷６０に対してハイサイドの抵抗の並列数が選択入力電圧Ｖ１，Ｖ２，Ｖ３に応じて増減することにより、抵抗Ｒ１，Ｒ３，Ｒ５が無い構成に比べて、ＯＳＣＯＵＴ端子における出力インピーダンスを大きく変更できる。したがって、例えば、負荷６０を駆動するＭＯＳＦＥＴ回路の数が増えれば、その出力インピーダンスをハイサイド抵抗により大きく下げることができ、負荷６０のドライブ能力を効果的にアップできる。   The MOSFET circuits D1, D2, and D3 include resistors R1, R3, and R5 on the high side with respect to the output points P1, P2, and P3, respectively. As a result, the parallel number of the high-side resistors with respect to the load 60 increases or decreases according to the selected input voltages V1, V2, and V3, so that the output impedance at the OSCOUT terminal can be compared with the configuration without the resistors R1, R3, and R5. Can be changed greatly. Therefore, for example, if the number of MOSFET circuits that drive the load 60 increases, the output impedance can be greatly reduced by the high-side resistance, and the drive capability of the load 60 can be effectively increased.

なお、ＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３は、ハイサイドとローサイドのインピーダンスを揃えるため、出力点Ｐ１，Ｐ２，Ｐ３に対してローサイドに抵抗Ｒ２，Ｒ４，Ｒ６も備えている。図９の場合、抵抗Ｒ１，Ｒ３，Ｒ５は、ハイサイドのＮチャネルのトランジスタＭ１，Ｍ３，Ｍ５のソースと出力点Ｐ１，Ｐ２，Ｐ３との間に挿入され、抵抗Ｒ２，Ｒ４，Ｒ６は、ローサイドのＮチャネルのトランジスタＭ２，Ｍ４，Ｍ６のドレインと出力点Ｐ１，Ｐ２，Ｐ３との間に挿入されている。   The MOSFET circuits D1, D2, and D3 also include resistors R2, R4, and R6 on the low side with respect to the output points P1, P2, and P3 in order to make the impedances on the high side and the low side uniform. In the case of FIG. 9, the resistors R1, R3, and R5 are inserted between the sources of the high-side N-channel transistors M1, M3, and M5 and the output points P1, P2, and P3, and the resistors R2, R4, and R6 are The transistors are inserted between the drains of the low-side N-channel transistors M2, M4 and M6 and the output points P1, P2 and P3.

スイッチ回路Ｓ１，Ｓ３，Ｓ５は、選択入力電圧に応じてハイサイドのトランジスタの駆動可否を決定する第１群のトランジスタ直列回路である。スイッチ回路Ｓ１は、ハイサイドのトランジスタＭ１のゲートに配置され、選択入力電圧Ｖ１に応じてトランジスタＭ１を駆動するための信号を出力する。スイッチ回路Ｓ１は、ハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴとが直列に接続された構成を有し、それらの両ＦＥＴ間の接続点がトランジスタＭ１のゲートに接続される。スイッチ回路Ｓ３，Ｓ５についても同様である。また、スイッチ回路Ｓ２，Ｓ４，Ｓ６は、選択入力電圧に応じてローサイドのトランジスタの駆動可否を決定する第２群のトランジスタ直列回路である。スイッチ回路Ｓ２は、ローサイドのトランジスタＭ２のゲートに配置され、選択入力電圧Ｖ１に応じてトランジスタＭ２を駆動するための信号を出力する。スイッチ回路Ｓ２は、ハイサイドＭＯＳＦＥＴとローサイドＭＯＳＦＥＴとが直列に接続された構成を有し、それらの両ＦＥＴ間の接続点がトランジスタＭ２のゲートに接続される。スイッチ回路Ｓ４，Ｓ６についても同様である。図９の場合、スイッチ回路Ｓ１〜Ｓ６を構成するトランジスタとして、ハイサイドにＰチャネル型ＭＯＳＦＥＴが使用され、ローサイドにＮチャネル型ＭＯＳＦＥＴが使用される。また、ＣＭＯＳインバータＤ０は、発振回路部８０から出力された発振出力電圧Ｖｏｓｃ１に応じて駆動される。   The switch circuits S1, S3, and S5 are a first group of transistor series circuits that determine whether or not the high-side transistor can be driven according to a selected input voltage. The switch circuit S1 is disposed at the gate of the high-side transistor M1, and outputs a signal for driving the transistor M1 according to the selected input voltage V1. The switch circuit S1 has a configuration in which a high-side MOSFET and a low-side MOSFET are connected in series, and a connection point between these two FETs is connected to the gate of the transistor M1. The same applies to the switch circuits S3 and S5. The switch circuits S2, S4, and S6 are a second group of transistor series circuits that determine whether or not the low-side transistor can be driven according to the selected input voltage. The switch circuit S2 is disposed at the gate of the low-side transistor M2, and outputs a signal for driving the transistor M2 according to the selection input voltage V1. The switch circuit S2 has a configuration in which a high-side MOSFET and a low-side MOSFET are connected in series, and a connection point between these two FETs is connected to the gate of the transistor M2. The same applies to the switch circuits S4 and S6. In the case of FIG. 9, P-channel MOSFETs are used on the high side and N-channel MOSFETs are used on the low side as transistors constituting the switch circuits S1 to S6. The CMOS inverter D0 is driven according to the oscillation output voltage Vosc1 output from the oscillation circuit unit 80.

発振出力電圧Ｖｏｓｃ１が入力されるＣＭＯＳインバータＤ０の発振出力電圧Ｖｏｓｃ２（すなわち、Ｖｏｓｃ１の反転信号）は、ハイサイドのスイッチ回路Ｓ１，Ｓ３，Ｓ５の信号入力として供給される。図９の場合、スイッチ回路Ｓ１，Ｓ３，Ｓ５を構成するハイサイドのＰチャネルＭＯＦＦＥＴのソースに、発振出力電圧Ｖｏｓｃ２が供給される。一方、発振出力電圧Ｖｏｓｃ１は、ローサイドのスイッチ回路Ｓ２，Ｓ４，Ｓ６の信号入力として供給される。図９の場合、スイッチ回路Ｓ２，Ｓ４，Ｓ６を構成するハイサイドのＰチャネルＭＯＦＦＥＴのソースに、発振出力電圧Ｖｏｓｃ１が供給される。基準電圧Ｖｒｅｆは、ＣＭＯＳインバータＤ０の電源電圧として供給される。定電圧Ｖｒｅｆ’は、ＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３の電源電圧として供給される。   The oscillation output voltage Vosc2 (that is, the inverted signal of Vosc1) of the CMOS inverter D0 to which the oscillation output voltage Vosc1 is input is supplied as the signal input of the high-side switch circuits S1, S3, and S5. In the case of FIG. 9, the oscillation output voltage Vosc2 is supplied to the source of the high-side P-channel MOFFET constituting the switch circuits S1, S3, S5. On the other hand, the oscillation output voltage Vosc1 is supplied as a signal input to the low-side switch circuits S2, S4, S6. In the case of FIG. 9, the oscillation output voltage Vosc1 is supplied to the source of the high-side P-channel MOFFET constituting the switch circuits S2, S4, S6. The reference voltage Vref is supplied as a power supply voltage for the CMOS inverter D0. The constant voltage Vref 'is supplied as a power supply voltage for the MOSFET circuits D1, D2, and D3.

また、スイッチ回路Ｓ１〜Ｓ６を構成するハイサイドのＭＯＳＦＥＴ及びローサイドのＭＯＳＦＥＴは、選択入力に応じてゲート駆動されるものであり、その選択入力に応じた信号が各ゲートに入力される。   The high-side MOSFET and the low-side MOSFET constituting the switch circuits S1 to S6 are gate-driven according to the selection input, and a signal corresponding to the selection input is input to each gate.

このように構成することで、ローレベルの選択入力電圧が入力されたスイッチ回路を介して、発振出力電圧Ｖｏｓｃ１，Ｖｏｓｃ２が、ＭＯＳＦＥＴ回路を構成するトランジスタのゲートに、印加される。一方、ハイレベルの選択入力電圧が入力されたスイッチ回路は、発振出力電圧Ｖｏｓｃ１，Ｖｏｓｃ２の入力にかかわらず、ローレベルの信号を出力する。ローレベルの信号がゲートに入力されたトランジスタの出力は、ハイインピーダンスとなる。   With this configuration, the oscillation output voltages Vosc1 and Vosc2 are applied to the gates of the transistors forming the MOSFET circuit via the switch circuit to which the low-level selection input voltage is input. On the other hand, the switch circuit to which the high-level selection input voltage is input outputs a low-level signal regardless of the input of the oscillation output voltages Vosc1 and Vosc2. The output of the transistor in which the low level signal is input to the gate becomes high impedance.

例えば、選択入力電圧Ｖ１がローレベルのとき、スイッチ回路Ｓ１のハイサイドＰチャネル型ＭＯＳＦＥＴのオンによってトランジスタＭ１のゲートが発振出力電圧Ｖｏｓｃ２によって駆動されるとともに、スイッチ回路Ｓ２のハイサイドＰチャネル型ＭＯＳＦＥＴのオンによってトランジスタＭ２のゲートが発振出力電圧Ｖｏｓｃ１によって駆動される。一方、選択入力電圧Ｖ１がハイレベルのとき、スイッチ回路Ｓ１のローサイドＮチャネル型ＭＯＳＦＥＴのオンによってトランジスタＭ１はオフするとともに、スイッチ回路Ｓ２のローサイドＮチャネル型ＭＯＳＦＥＴのオンによってトランジスタＭ２はオフする。選択入力電圧Ｖ２，Ｖ３についても同様である。したがって、選択入力電圧Ｖ１，Ｖ２，Ｖ３のそれぞれをローレベルかハイレベルかに切り替えることによって、負荷６０の出力ドライブ能力を変更できる。   For example, when the selection input voltage V1 is at a low level, the gate of the transistor M1 is driven by the oscillation output voltage Vosc2 by turning on the high-side P-channel MOSFET of the switch circuit S1, and the high-side P-channel MOSFET of the switch circuit S2 Is turned on, the gate of the transistor M2 is driven by the oscillation output voltage Vosc1. On the other hand, when the selected input voltage V1 is at a high level, the transistor M1 is turned off when the low-side N-channel MOSFET of the switch circuit S1 is turned on, and the transistor M2 is turned off when the low-side N-channel MOSFET of the switch circuit S2 is turned on. The same applies to the selection input voltages V2 and V3. Therefore, the output drive capability of the load 60 can be changed by switching each of the selected input voltages V1, V2, and V3 to a low level or a high level.

また、選択入力電圧Ｖ１，Ｖ２，Ｖ３の全てをハイレベルにすると、スイッチ回路Ｓ１〜Ｓ６の全てのＮチャネルのトランジスタがオンすることにより、ＭＯＳＦＥＴ回路を構成する全てのトランジスタＭ１〜Ｍ６のゲートがグランドにショートする。これにより、トランジスタＭ１〜Ｍ６は全てオフするため、ＭＯＳＦＥＴ回路Ｄ１，Ｄ２，Ｄ３から構成される出力回路の出力点Ｐ１，Ｐ２，Ｐ３をハイインピーダンスにできる。すなわち、図８のスイッチＳＷ６をオフ状態にできる。したがって、例えば、製品の検査等において発振波形の出力が不要な場合、ＯＳＣＯＵＴ端子を、上述のように、発振回路の他の機能のための入力端子又は出力端子として利用できるようになる。   When all of the selected input voltages V1, V2, and V3 are set to the high level, all the N-channel transistors of the switch circuits S1 to S6 are turned on, so that the gates of all the transistors M1 to M6 constituting the MOSFET circuit are turned on. Short to ground. Thereby, since all the transistors M1 to M6 are turned off, the output points P1, P2, and P3 of the output circuit constituted by the MOSFET circuits D1, D2, and D3 can be set to high impedance. That is, the switch SW6 in FIG. 8 can be turned off. Therefore, for example, when the output of the oscillation waveform is not necessary in product inspection or the like, the OSCOUT terminal can be used as an input terminal or an output terminal for other functions of the oscillation circuit as described above.

選択入力電圧Ｖ１，Ｖ２，Ｖ３の論理レベル（ハイレベル／ローレベル）を決定するためのデータは、例えば図８に示した内部メモリ４０に、負荷６０の所望のドライブ能力に応じて記憶されている。そのデータを内部メモリ４０から読み出して選択入力電圧Ｖ１，Ｖ２，Ｖ３の論理レベルを確定することで、負荷６０のドライブ能力を変更できる。また、そのデータを内部メモリ４０内のＲＯＭから発振回路の起動時に読み出して選択入力電圧Ｖ１，Ｖ２，Ｖ３の論理レベルを確定することで、発振回路に外付けされる負荷６０のバリエーション間で、各負荷のインピーダンスが異なっていても、発振回路の出力回路を共通化できる。   Data for determining the logic level (high level / low level) of the selected input voltages V1, V2, and V3 is stored in the internal memory 40 shown in FIG. 8 according to the desired drive capability of the load 60, for example. Yes. By reading the data from the internal memory 40 and determining the logic levels of the selected input voltages V1, V2, and V3, the drive capability of the load 60 can be changed. In addition, by reading the data from the ROM in the internal memory 40 when the oscillation circuit is activated and determining the logic levels of the selected input voltages V1, V2, and V3, between variations of the load 60 externally attached to the oscillation circuit, Even if the impedance of each load is different, the output circuit of the oscillation circuit can be shared.

以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形、改良及び置換を加えることができる。   The preferred embodiments of the present invention have been described in detail above, but the present invention is not limited to the above-described embodiments, and various modifications, improvements, and modifications can be made to the above-described embodiments without departing from the scope of the present invention. Substitutions can be added.

例えば、上述のＳＷ１等の各スイッチは、トランジスタで構成されてもよいが、中央演算処理装置（ＣＰＵ）で処理されるプログラムによってソフトウェア上で実現されてもよい。   For example, each switch such as the above-described SW1 may be configured by a transistor, but may be realized on software by a program processed by a central processing unit (CPU).

また、発振出力生成回路は、一定周波数の発振出力を生成するものであればよい。発振出力生成回路の具体例として、周波数選択素子を使用するクリスタルオシレータ（ＸＯ）が挙げられる。クリスタルオシレータの周波数選択素子の具体例として、水晶振動子が挙げられる。また、その他の周波数選択素子の具体例として、セラミック振動子などの機械的共振器、誘電体共振器、ＬＣ同調回路などが挙げられる。   The oscillation output generation circuit may be any circuit that generates an oscillation output having a constant frequency. A specific example of the oscillation output generation circuit is a crystal oscillator (XO) using a frequency selection element. A specific example of the frequency selection element of the crystal oscillator is a crystal resonator. Specific examples of other frequency selection elements include mechanical resonators such as ceramic resonators, dielectric resonators, and LC tuning circuits.

３５ 水晶振動子
４０ 内部メモリ
７０ 内部回路
７１ 周波数調整回路
７２ 温度補償回路
７３ 発振出力生成回路
１００〜８００ 発振回路
Ｄ０ ＣＭＯＳインバータ
Ｄ１，Ｄ２，Ｄ３ ＭＯＳＦＥＴ回路
Ｓ１〜Ｓ６ スイッチ回路
ＳＷ＊（＊は整数） スイッチ 35 Crystal resonator 40 Internal memory 70 Internal circuit 71 Frequency adjustment circuit 72 Temperature compensation circuit 73 Oscillation output generation circuit 100 to 800 Oscillation circuit D0 CMOS inverter D1, D2, D3 MOSFET circuit S1 to S6 Switch circuit SW * (* is an integer) switch

Claims (10)

第１の端子に入力される入力信号に応じて、第２の端子に出力される発振出力の発振周波数を制御する内部回路と、
前記第１の端子と前記第２の端子のうち、一方の端子に入力されるクロック信号に従って、他方の端子に入力されるデータを格納する内部メモリと、
電源端子に入力される電圧に応じて、前記第１の端子及び前記第２の端子の接続先を、前記内部回路と前記内部メモリのいずれかに切り替える切替手段とを備える、発振回路。 An internal circuit that controls the oscillation frequency of the oscillation output that is output to the second terminal in response to an input signal that is input to the first terminal;
An internal memory for storing data input to the other terminal in accordance with a clock signal input to one terminal of the first terminal and the second terminal;
An oscillation circuit comprising switching means for switching a connection destination of the first terminal and the second terminal to either the internal circuit or the internal memory in accordance with a voltage input to a power supply terminal. 前記切替手段が、
前記第１の端子の接続先を、前記内部回路において前記入力信号が入力される第１の部位と、前記内部メモリにおいて前記クロック信号と前記データのいずれかが入力される第２の部位とのいずれかに切り替える第１の切替手段と、
前記第２の端子の接続先を、前記内部回路において前記発振出力が出力される第３の部位と、前記内部メモリにおいて前記クロック信号と前記データのうち前記第２の部位に入力されていないものが入力される第４の部位とのいずれかに切り替える第２の切替手段とを備える、請求項１に記載の発振回路。 The switching means is
The first terminal is connected to a first part to which the input signal is input in the internal circuit and a second part to which either the clock signal or the data is input in the internal memory. First switching means for switching to any one of;
The connection destination of the second terminal is a third portion where the oscillation output is output in the internal circuit, and the clock signal and the data which are not input to the second portion in the internal memory The oscillation circuit according to claim 1, further comprising: a second switching unit that switches to any one of a fourth part to which is input. 前記内部回路が、
前記発振周波数の温度補償信号を生成する温度補償回路と、
前記入力信号に応じて前記発振周波数の周波数調整信号を生成する周波数調整回路と、
前記温度補償信号と前記周波数調整信号に基づいて、前記発振出力を生成する発振出力生成回路とを備える、請求項２に記載の発振回路。 The internal circuit is
A temperature compensation circuit for generating a temperature compensation signal of the oscillation frequency;
A frequency adjustment circuit that generates a frequency adjustment signal of the oscillation frequency according to the input signal;
The oscillation circuit according to claim 2, further comprising: an oscillation output generation circuit that generates the oscillation output based on the temperature compensation signal and the frequency adjustment signal. 前記第１の部位の接続先を、前記温度補償回路側と前記周波数調整回路側のいずれかに切り替える第３の切替手段を備える、請求項３に記載の発振回路。   The oscillation circuit according to claim 3, further comprising third switching means for switching a connection destination of the first part to either the temperature compensation circuit side or the frequency adjustment circuit side. 前記温度補償回路は、前記温度補償回路の内部信号を出力する内部信号出力部を備え、
前記第３の切替手段は、前記第１の部位の接続先を、前記内部信号出力部側と前記周波数調整回路側のいずれかに切り替える、請求項４に記載の発振回路。 The temperature compensation circuit includes an internal signal output unit that outputs an internal signal of the temperature compensation circuit,
5. The oscillation circuit according to claim 4, wherein the third switching unit switches the connection destination of the first part to either the internal signal output unit side or the frequency adjustment circuit side. 前記内部信号出力部は、周囲温度の検出電圧を出力する温度検出回路と、前記電源端子に入力される電圧から生成した定電圧を出力する定電圧生成回路の少なくともいずれかである、請求項５に記載の発振回路。   6. The internal signal output unit is at least one of a temperature detection circuit that outputs a detection voltage of an ambient temperature and a constant voltage generation circuit that outputs a constant voltage generated from a voltage input to the power supply terminal. The oscillation circuit described in 1. 前記第３の部位の接続先を、前記周波数調整回路の出力部と前記発振出力生成回路の入力部の中間点側と、前記発振出力生成回路の出力部側とのいずれかに切り替える第４の切替手段を備える、請求項３から６のいずれか一項に記載の発振回路。   Switching the connection destination of the third part to any one of the output point of the frequency adjustment circuit, the intermediate point side of the input part of the oscillation output generation circuit, and the output part side of the oscillation output generation circuit; The oscillation circuit according to claim 3, further comprising a switching unit. 前記中間点と前記周波数調整回路の出力部の間の導通／遮断を切り替える第５の切替手段を備える、請求項７に記載の発振回路。   The oscillation circuit according to claim 7, further comprising fifth switching means for switching conduction / cutoff between the intermediate point and the output unit of the frequency adjustment circuit. 前記周波数調整回路の出力部と前記発振出力生成回路の入力部の中間点と、前記周波数調整回路の出力部との間の導通／遮断を切り替える第５の切替手段と、
前記第１の部位の接続先を、前記中間点側と前記周波数調整回路の入力部側とのいずれかに切り替える第６の切替手段とを備える、請求項３から７のいずれか一項に記載の発振回路。 A fifth switching means for switching conduction / shutoff between an output point of the frequency adjustment circuit and an input point of the oscillation output generation circuit and an output part of the frequency adjustment circuit;
8. A sixth switching unit that switches a connection destination of the first part to either the intermediate point side or the input unit side of the frequency adjustment circuit. Oscillation circuit. 請求項３から９のいずれか一項に記載の発振回路であって、
前記第１の部位の接続先を、該発振回路の内部信号を出力する内部信号出力部側と前記周波数調整回路側とのいずれかに切り替える第７の切替手段を備える、発振回路。 An oscillation circuit according to any one of claims 3 to 9,
An oscillation circuit comprising seventh switching means for switching a connection destination of the first part to one of an internal signal output unit side that outputs an internal signal of the oscillation circuit and the frequency adjustment circuit side.
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