JP2012221171A - Recording device and method for controlling operation thereof - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To perform fast return processing by omitting unnecessary initialization processing related to an SDRAM when a recording device returns from a power saving mode.SOLUTION: In shifting from an active state to a stop state, information on whether to cause an SDRAM to perform a self-refresh operation is held in a flag. The flag is referred to in returning from the stop state, and when the SDRAM has performed the self-refresh operation in the stop state, initialization processing is omitted.

Description

本発明は記録装置及びその動作の制御方法に関する。   The present invention relates to a recording apparatus and a method for controlling the operation thereof.

近年の記録装置などの電子機器では、消費電力の低いスリープモードから通常の動作状態に短い時間で復帰することが求められ、印刷開始までの復帰時間の短縮が重要になっている。特に、ＳＤＲＡＭなどの揮発性メモリへの電力供給は継続しつつ、ＣＰＵなど他の回路ブロックへの電力の供給を停止することにより実現される、極めて消費電力の低いスリープモードを備えた機器での復帰時間を短縮することが要請されている。   In recent electronic devices such as recording apparatuses, it is required to return from a sleep mode with low power consumption to a normal operation state in a short time, and it is important to shorten the return time until the start of printing. In particular, in devices equipped with a sleep mode with extremely low power consumption realized by stopping the supply of power to other circuit blocks such as a CPU while continuing to supply power to volatile memories such as SDRAM. There is a demand to shorten the return time.

ところで、ＤＤＲ２−ＳＤＲＡＭなどのクロック同期型の揮発性メモリでは、ライトやリードなどの通常のメモリアクセスを開始する以前に、モードレジスタのセットや全バンクのプリチャージなどを含む一連の手順を実行する必要がある。   By the way, in a clock synchronous volatile memory such as a DDR2-SDRAM, a series of procedures including setting a mode register and precharging all banks are executed before starting normal memory access such as writing and reading. There is a need.

以下、この明細書ではこの一連の手順を揮発性メモリの「初期化」と表記し、この明細書におけるメモリの「初期化」にはメモリの特定の領域に対して「０」など特定の値をライトする処理は含まないものとする。   Hereinafter, in this specification, this series of procedures is referred to as “initialization” of the volatile memory, and “initialization” of the memory in this specification includes a specific value such as “0” for a specific area of the memory. The process of writing is not included.

例えば、特許文献１は、揮発性メモリのリフレッシュに使用される副電源の切断がない場合には装置起動時のメモリ診断を省略し、揮発性メモリに所定の値をライトする処理のみ行うことで起動時間を短縮できるメモリ診断初期化装置を開示している。   For example, Patent Document 1 omits the memory diagnosis at the time of starting the apparatus when the secondary power supply used for refreshing the volatile memory is not cut off, and performs only the process of writing a predetermined value to the volatile memory. A memory diagnostic initialization device that can shorten the startup time is disclosed.

特開平９−２５９０４９号公報Japanese Patent Laid-Open No. 9-259049

しかしながら上記従来例のメモリ診断初期化装置では、メモリ診断を省略することは可能であるが、ＳＤＲＡＭメモリのデバイスの初期化手順を省略する構成については開示していない。従って、従来の記録装置ではスリープモードからの復帰に際してＳＤＲＡＭメモリのデバイスの初期化が依然として必要であり、その結果、スリープモードからの復帰に時間を要するという課題があった。   However, in the memory diagnosis initialization apparatus of the above-described conventional example, it is possible to omit the memory diagnosis, but a configuration in which the initialization procedure of the SDRAM memory device is omitted is not disclosed. Therefore, the conventional recording apparatus still requires initialization of the SDRAM memory device when returning from the sleep mode, and as a result, it takes time to return from the sleep mode.

本発明は上記従来例に鑑みてなされたもので、スリープモードから短時間で記録可能状態に復帰するためにＳＤＲＡＭメモリデバイスの一連の初期化手順を省略可能な記録装置及びその動作の制御方法を提供すること目的としている。   The present invention has been made in view of the above conventional example, and provides a recording apparatus capable of omitting a series of initialization procedures of an SDRAM memory device in order to return to a recordable state from a sleep mode in a short time, and an operation control method thereof. The purpose is to provide.

上記目的を達成するために本発明の記録装置は次のような構成からなる。   In order to achieve the above object, the recording apparatus of the present invention has the following configuration.

即ち、消費電力が削減されるスリープモードへの移行と前記スリープモードからの復帰が可能な記録装置であって、モードレジスタを有するＳＤＲＡＭからなる記憶手段と、装置が電源オフの状態から電源オンの状態に移行する場合には、前記ＳＤＲＡＭに対して初期化処理を実行し、装置が前記スリープモードから前記電源オンの状態に復帰する場合には、前記初期化処理を省略するよう制御する制御手段とを有することを特徴とする。   That is, a recording apparatus capable of shifting to and returning from the sleep mode in which power consumption is reduced, the storage means including an SDRAM having a mode register, and the apparatus is switched from a power-off state to a power-on state. Control means for executing initialization processing on the SDRAM when transitioning to a state, and controlling the initialization processing to be omitted when the apparatus returns from the sleep mode to the power-on state It is characterized by having.

また本発明を別の側面から見れば、消費電力が削減されるスリープモードへの移行と前記スリープモードからの復帰が可能であり、モードレジスタを有するＳＤＲＡＭからなる記憶手段を備えた記録装置の動作の制御方法であって、装置が電源オフの状態から電源オンの状態に移行する場合には、前記ＳＤＲＡＭに対して初期化処理を実行し、装置が前記スリープモードから前記電源オンの状態に復帰する場合には、前記初期化処理を省略するよう制御することを特徴とする記録装置の動作の制御方法を備える。   According to another aspect of the present invention, the operation of a recording apparatus including a storage unit made of an SDRAM having a mode register, which is capable of shifting to and returning from the sleep mode in which power consumption is reduced. When the device shifts from a power-off state to a power-on state, initialization processing is executed on the SDRAM, and the device returns from the sleep mode to the power-on state. In this case, a control method of the operation of the recording apparatus is provided, wherein control is performed so as to omit the initialization process.

従って本発明によれば、スリープモードから復帰する場合に、ＳＤＲＡＭに対する初期化処理を省略するので、高速に電源オンの状態に復帰することができるという効果がある。   Therefore, according to the present invention, when returning from the sleep mode, the initialization process for the SDRAM is omitted, so that it is possible to return to the power-on state at high speed.

本発明の代表的な実施例である記録装置の概略構成を示す外観斜視図である。1 is an external perspective view showing a schematic configuration of a recording apparatus that is a typical embodiment of the present invention. 図１に示した記録装置のコントローラの詳細な構成を示すブロック図である。FIG. 2 is a block diagram illustrating a detailed configuration of a controller of the recording apparatus illustrated in FIG. 1. 図２に示した電源回路部の詳細な構成を示すブロック図である。FIG. 3 is a block diagram illustrating a detailed configuration of a power supply circuit unit illustrated in FIG. 2. 図３に示した電源回路部の状態と記録装置の動作モードの関係を示す図である。FIG. 4 is a diagram illustrating a relationship between a state of a power supply circuit unit illustrated in FIG. 3 and an operation mode of a recording apparatus. 図２に示した記録装置のコントローラに含まれるＡＳＩＣが備えるレジスタ群の構成を示す図である。FIG. 3 is a diagram illustrating a configuration of a register group included in an ASIC included in the controller of the recording apparatus illustrated in FIG. 2. 図５に示したレジスタ群において電源回路部の制御とフラグ情報の取得に係るビットフィールドを説明する図である。FIG. 6 is a diagram illustrating a bit field related to control of a power supply circuit unit and acquisition of flag information in the register group illustrated in FIG. 5. ＲＡＭの初期化処理動作を示すフローチャートである。It is a flowchart which shows initialization processing operation of RAM. 記録装置における電源オンモードから各モードに移行する処理の動作を説明するフローチャートである。6 is a flowchart for explaining an operation of processing for shifting from a power-on mode to each mode in the recording apparatus. 電源回路部のフラグ状態と記録装置の動作モードの関係を説明する図である。FIG. 6 is a diagram illustrating a relationship between a flag state of a power supply circuit unit and an operation mode of a recording apparatus. 記録装置における起動処理の動作を説明するフローチャートである。It is a flowchart explaining the operation | movement of the starting process in a recording device. 実施例２に従う記録装置の電源回路部の構成を示すブロック図である。FIG. 6 is a block diagram illustrating a configuration of a power supply circuit unit of a recording apparatus according to a second embodiment. 実施例３に従う記録装置の電源回路部の構成を示すブロック図である。FIG. 10 is a block diagram illustrating a configuration of a power supply circuit unit of a recording apparatus according to a third embodiment.

以下添付図面を参照して本発明の好適な実施例について、さらに具体的かつ詳細に説明する。ただし、この実施例に記載されている構成要素の相対配置等は、特定の記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。   Hereinafter, preferred embodiments of the present invention will be described more specifically and in detail with reference to the accompanying drawings. However, the relative arrangement and the like of the constituent elements described in this embodiment are not intended to limit the scope of the present invention only to those unless otherwise specified.

なお、この明細書において、「記録」（「プリント」という場合もある）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わない。さらに人間が視覚で知覚し得るように顕在化したものであるか否かも問わず、広く記録媒体上に画像、模様、パターン等を形成する、または媒体の加工を行う場合も表すものとする。   In this specification, “recording” (sometimes referred to as “printing”) is not limited to the case of forming significant information such as characters and graphics, but may be significant. Furthermore, it also represents a case where an image, a pattern, a pattern, or the like is widely formed on a recording medium or a medium is processed regardless of whether or not it is manifested so that a human can perceive it visually.

また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。   “Recording medium” refers not only to paper used in general recording apparatuses but also widely to cloth, plastic film, metal plate, glass, ceramics, wood, leather, and the like that can accept ink. Shall.

さらに、「インク」（「液体」と言う場合もある）とは、上記「記録（プリント）」の定義と同様広く解釈されるべきものである。従って、記録媒体上に付与されることによって、画像、模様、パターン等の形成または記録媒体の加工、或いはインクの処理（例えば記録媒体に付与されるインク中の色剤の凝固または不溶化）に供され得る液体を表すものとする。   Further, “ink” (sometimes referred to as “liquid”) should be interpreted widely as in the definition of “recording (printing)”. Therefore, by being applied on the recording medium, it is used for formation of images, patterns, patterns, etc., processing of the recording medium, or ink processing (for example, solidification or insolubilization of the colorant in the ink applied to the recording medium). It shall represent a liquid that can be made.

＜装置構成の説明（図１〜図６）＞
図１は本発明の実施例１に従うシリアルスキャン方式の記録装置の概略構成を示す外観斜視図である。図１に示す記録装置１００は、架設されたガイドレール１０１と１０２に沿ってキャリッジ１０３が図中の矢印「Ｘ」で示される方向（主走査方向）に移動自在にガイドされている。キャリッジ１０３は、キャリッジモータ（不図示）とその駆動力を伝達する無端ベルト等の駆動力伝達機構により主走査方向に往復移動される。キャリッジ１０３には記録ヘッド１０４が搭載され、記録装置１００に装着された各色のインクを収容したインクタンク（不図示）からチューブを介してインクが供給される。 <Description of device configuration (FIGS. 1 to 6)>
FIG. 1 is an external perspective view showing a schematic configuration of a serial scan type recording apparatus according to Embodiment 1 of the present invention. In the recording apparatus 100 shown in FIG. 1, a carriage 103 is guided so as to be movable in a direction (main scanning direction) indicated by an arrow “X” in FIG. The carriage 103 is reciprocated in the main scanning direction by a driving force transmission mechanism such as a carriage motor (not shown) and an endless belt for transmitting the driving force. A recording head 104 is mounted on the carriage 103, and ink is supplied from an ink tank (not shown) containing ink of each color mounted on the recording apparatus 100 via a tube.

記録装置１００では記録ヘッド１０４はインクジェット記録ヘッドであり、インク滴を吐出可能な吐出口が主走査方向と交差する方向に配列されてノズル列が形成されている。吐出口からインクを吐出させるための機構として、電気熱変換素子（ヒータ）や圧電効果を利用したピエゾ素子などを用いることができる。電気熱変換素子を用いた場合には、電気熱変換素子の発熱によってインクを発泡させ、発泡の際に生じる発泡エネルギーを利用して吐出口からインクを吐出させる。   In the recording apparatus 100, the recording head 104 is an ink jet recording head, and ejection openings capable of ejecting ink droplets are arranged in a direction crossing the main scanning direction to form a nozzle row. As a mechanism for ejecting ink from the ejection port, an electrothermal conversion element (heater), a piezoelectric element utilizing a piezoelectric effect, or the like can be used. When the electrothermal conversion element is used, the ink is foamed by the heat generated by the electrothermal conversion element, and the ink is ejected from the ejection port using the foaming energy generated at the time of foaming.

記録媒体としての代表的な例である用紙は、ロール状に巻回されたロール紙１０５を記録装置１００に装着し、ロール紙１０５から引き出された用紙の端が記録装置１００の挿入口から挿入される。ロール紙は搬送ローラ１０６によって主走査方向と直交する図中の矢印「Ｙ」で示される方向（副走査方向）に搬送される。記録装置１００は、記録ヘッド１０４を主走査方向に往復移動させつつ用紙の記録領域に向かってインク滴を吐出させる記録動作と、記録ヘッド１０４の記録幅に対応する距離だけ用紙を副走査方向に搬送する搬送動作とを繰り返して用紙上に画像を記録する。   As a typical example of a recording medium, a sheet of roll paper 105 wound in a roll shape is attached to the recording apparatus 100, and the end of the sheet pulled out from the roll paper 105 is inserted from an insertion port of the recording apparatus 100. Is done. The roll paper is conveyed by a conveyance roller 106 in a direction (sub-scanning direction) indicated by an arrow “Y” in the drawing orthogonal to the main scanning direction. The recording apparatus 100 performs a recording operation in which ink droplets are ejected toward the recording area of the paper while reciprocating the recording head 104 in the main scanning direction, and the paper is moved in the sub-scanning direction by a distance corresponding to the recording width of the recording head 104. The image is recorded on the sheet by repeating the conveying operation.

記録装置１００は、コントローラとプリンタエンジンと電源回路部等から構成される。   The recording apparatus 100 includes a controller, a printer engine, a power supply circuit unit, and the like.

図２は記録装置の制御構成を示すブロック図である。図２では、特にコントローラの詳細な構成とともに、そのコントローラと電源回路部との接続関係が示されている。   FIG. 2 is a block diagram showing a control configuration of the recording apparatus. FIG. 2 particularly shows the detailed configuration of the controller and the connection relationship between the controller and the power supply circuit unit.

コントローラ２００は、パーソナルコンピュータ等のホスト装置（以下、ホスト）２５０から印刷指示および記録用の画像データを受信し、受信した画像データをプリンタエンジン２６０で記録可能な形式の二値画像データに変換して出力する機能を提供する。コントローラ２００は、ＣＰＵ２０１、汎用入出力ポートコントローラ２０２、ＲＡＭコントローラ２０３、ＲＯＭコントローラ２０４、通信インタフェース２０５、操作部制御回路２０６、および表示部制御回路２０７を備えている。   The controller 200 receives print instructions and image data for recording from a host device (hereinafter referred to as a host) 250 such as a personal computer, and converts the received image data into binary image data in a format that can be recorded by the printer engine 260. Provide a function to output. The controller 200 includes a CPU 201, a general-purpose input / output port controller 202, a RAM controller 203, a ROM controller 204, a communication interface 205, an operation unit control circuit 206, and a display unit control circuit 207.

また、コントローラ２００は、拡張バス回路２０８、画像処理プロセッサ２０９、およびプリンタエンジンインタフェース２１０を備える。上述したこれらの各ブロックはバスライン２１２ａ〜２１２ｊを介してシステムバスブリッジ２１１に接続されている。実施例１では、これらのブロックはシステムＬＳＩとして一つのパッケージに封止されたＡＳＩＣ（アプリケーション専用集積回路）２１３として実現されている。さらに、コントローラ２００は、ＲＡＭ２１５、ＲＯＭ２１７、操作部２１９、表示部２２０、及び機能拡張ユニットを装着する拡張スロット２２１を備える。   The controller 200 also includes an expansion bus circuit 208, an image processor 209, and a printer engine interface 210. Each of these blocks described above is connected to the system bus bridge 211 via bus lines 212a to 212j. In the first embodiment, these blocks are realized as an ASIC (Application Dedicated Integrated Circuit) 213 sealed in one package as a system LSI. Furthermore, the controller 200 includes a RAM 215, a ROM 217, an operation unit 219, a display unit 220, and an expansion slot 221 in which a function expansion unit is mounted.

ＣＰＵ２０１は、コントローラ２００全体の制御を司る。ＣＰＵ２０１は、ＲＯＭ２１７またはＲＡＭ２１５に格納された制御手順（プログラム）を読み出し実行することによって、入出力ポート２１４の制御、通信インタフェース２０５の制御、操作部２１９および表示部２２０の制御を行う。また、ＣＰＵ２０１は、受信した画像データを二値画像データに変換するための画像処理プロセッサ２０９の制御や、生成された二値画像データをプリンタエンジン２６０へ転送するためのプリンタエンジンインタフェース２１０の制御等を行う。   The CPU 201 controls the entire controller 200. The CPU 201 reads out and executes a control procedure (program) stored in the ROM 217 or the RAM 215, thereby controlling the input / output port 214, controlling the communication interface 205, and controlling the operation unit 219 and the display unit 220. Further, the CPU 201 controls the image processor 209 for converting the received image data into binary image data, controls the printer engine interface 210 for transferring the generated binary image data to the printer engine 260, and the like. I do.

ＣＰＵ２０１はコントローラ２００に電力供給が開始されリセット状態が解除されるとリセットベクタと呼ばれる所定の番地からプログラムを読み出して制御手順を実行する。実施例１ではＣＰＵ２０１のリセットベクタに対応するアドレスはＲＯＭ２１７に割り当てられており、リセットが解除されるとＣＰＵ２０１はＲＯＭ２１７からプログラムコードを読み出して制御手順の実行を開始する。   When the power supply to the controller 200 is started and the reset state is released, the CPU 201 reads a program from a predetermined address called a reset vector and executes a control procedure. In the first embodiment, the address corresponding to the reset vector of the CPU 201 is assigned to the ROM 217. When the reset is released, the CPU 201 reads the program code from the ROM 217 and starts executing the control procedure.

汎用入出力ポートコントローラ２０２は、ＡＳＩＣ２１３の入出力ポート２１４を制御する機能を備えている。入出力ポート２１４は、汎用入出力ポートコントローラ２０２に設けられたレジスタに設定されたパラメータに従って入力ポートまたは出力ポートとして機能する。出力に設定された入出力ポート２１４を介して電源回路部３００やその他の回路ブロック（不図示）を制御し、入力に設定された入出力ポート２１４を介して電源回路部３００のフラグやその他の回路ブロック（不図示）の状態を取得する。出力に設定されたポートによる回路の制御や、入力に設定されたポートによる回路状態の取得は後述するレジスタ群を介して実現される。   The general-purpose input / output port controller 202 has a function of controlling the input / output port 214 of the ASIC 213. The input / output port 214 functions as an input port or an output port in accordance with parameters set in a register provided in the general-purpose input / output port controller 202. The power supply circuit unit 300 and other circuit blocks (not shown) are controlled via the input / output port 214 set to output, and the flag of the power supply circuit unit 300 and other components are controlled via the input / output port 214 set to input. The state of a circuit block (not shown) is acquired. Control of a circuit by a port set for output and acquisition of a circuit state by a port set for input are realized via a register group described later.

ＲＡＭコントローラ２０３は、ＲＡＭバス２１６を介してＡＳＩＣ２１３に接続されたＲＡＭ２１５の制御を行う機能を備えている。ＲＡＭコントローラ２０３はＣＰＵ２０１とＤＭＡＣを有する各ブロックとＲＡＭ２１５との間で、書き込みまたは読み出しされるデータの中継を行う。ＲＡＭコントローラ２０３は、ＣＰＵ２０１と各ブロックからの読み出し要求や書き込み要求に応じて必要な制御信号を生成してＲＡＭ２１５への書き込みやＲＡＭ２１５からの読み出しを実現する。また、ＲＡＭコントローラ２０３はＲＡＭ制御レジスタを有し、ＣＰＵ２０１がレジスタにライトすると必要な制御信号を生成してＲＡＭ２１５にコマンドを発行する機能を備えている。なお、ＲＡＭ制御レジスタの詳細については図面を参照して後述する。   The RAM controller 203 has a function of controlling the RAM 215 connected to the ASIC 213 via the RAM bus 216. The RAM controller 203 relays data to be written or read between each block having the CPU 201 and the DMAC and the RAM 215. The RAM controller 203 generates necessary control signals according to read requests and write requests from the CPU 201 and each block, and realizes writing to the RAM 215 and reading from the RAM 215. The RAM controller 203 has a RAM control register, and has a function of generating a necessary control signal and issuing a command to the RAM 215 when the CPU 201 writes to the register. Details of the RAM control register will be described later with reference to the drawings.

ＲＯＭコントローラ２０４は、ＲＯＭバス２１８を介してＡＳＩＣ２１３に接続されたＲＯＭ２１７の制御を行う機能を備えている。ＲＯＭコントローラ２０４は、ＣＰＵ２０１からの読み出し要求に応じて必要な制御信号を生成して、予めＲＯＭ２１７に格納された制御手順やデータを読み出し、システムバスブリッジ２１１を介してＣＰＵ２０１に読み出した内容を転送する。また、ＲＯＭ２１７がフラッシュメモリ等の電気的書換可能なデバイスで構成される場合、ＲＯＭコントローラ２０４は必要な制御信号を発生してＲＯＭ２１７の内容を書き換える機能を備えている。   The ROM controller 204 has a function of controlling the ROM 217 connected to the ASIC 213 via the ROM bus 218. The ROM controller 204 generates necessary control signals in response to a read request from the CPU 201, reads control procedures and data stored in the ROM 217 in advance, and transfers the read contents to the CPU 201 via the system bus bridge 211. . Further, when the ROM 217 is configured by an electrically rewritable device such as a flash memory, the ROM controller 204 has a function of generating necessary control signals and rewriting the contents of the ROM 217.

通信インタフェース２０５は、パーソナルコンピュータやワークステーション等のホスト２５０との間でデータの送受信を行う機能を備え、ホスト２５０から受信した画像データを、ＲＡＭコントローラ２０３を介してＲＡＭ２１５に格納する機能を備えている。通信インタフェース２０５の通信方式としては、ＵＳＢやＩＥＥＥ１３９４などの高速シリアル通信、ＩＥＥＥ１２８４などのパラレル通信、或は、１００ＢＡＳＥ−ＴＸや１０００ＢＡＳＥ−Ｔ等のネットワーク通信などいずれの方式であってもよい。また、これらの複数の通信方式を有していてもよい。さらには、有線による通信方式に限らず、無線による通信方式であっても良い。   The communication interface 205 has a function of transmitting / receiving data to / from a host 250 such as a personal computer or a workstation, and has a function of storing image data received from the host 250 in the RAM 215 via the RAM controller 203. Yes. As a communication method of the communication interface 205, any method such as high-speed serial communication such as USB or IEEE1394, parallel communication such as IEEE1284, or network communication such as 100BASE-TX or 1000BASE-T may be used. Moreover, you may have these several communication systems. Furthermore, the communication method is not limited to a wired communication method, and may be a wireless communication method.

操作部制御回路２０６は、操作部２１９を構成するスイッチから出力される電気信号の状態をＣＰＵ２０１からのリード命令に対してレジスタ情報として通知する機能を備えている。また、操作部制御回路２０６は、スイッチから出力される電気信号の状態に変化が発生すると、ＣＰＵ２０１に対して割り込み信号を生成する機能を備えている。表示部制御回路２０７は、表示部２２０を構成するＬＣＤやＬＥＤに電気信号を出力する機能を備える。拡張バス回路２０８は、拡張スロット２２１に装着した機能拡張ユニットを制御する機能を備え、拡張バス２２２を介して機能拡張ユニットにデータを送信する制御および機能拡張ユニットが出力するデータを受信する制御を行う。拡張スロット２２１には、大容量記憶機能を提供するハードディスクドライブユニット（ＨＤＤ）、あるいはＵＳＢやＩＥＥＥ１３９４のほか、ＩＥＥＥ１２８４などに準拠した通信インタフェースによりホストと通信を行う通信ユニットなどが装着可能である。   The operation unit control circuit 206 has a function of notifying a read command from the CPU 201 as register information of the state of an electric signal output from a switch constituting the operation unit 219. The operation unit control circuit 206 has a function of generating an interrupt signal for the CPU 201 when a change occurs in the state of the electrical signal output from the switch. The display unit control circuit 207 has a function of outputting an electrical signal to an LCD or LED that constitutes the display unit 220. The expansion bus circuit 208 has a function of controlling the function expansion unit installed in the expansion slot 221, and performs control for transmitting data to the function expansion unit via the expansion bus 222 and control for receiving data output from the function expansion unit. Do. The expansion slot 221 can be mounted with a hard disk drive unit (HDD) that provides a large-capacity storage function, or a communication unit that communicates with a host through a communication interface compliant with IEEE1284, in addition to USB and IEEE1394.

画像処理プロセッサ２０９は、ホスト２５０から受信した画像データをプリンタエンジン２６０で印刷可能な二値画像データに変換する。プリンタエンジンインタフェース２１０は、コントローラ２００とプリンタエンジン２６０との間でデータの送受信を行うブロックである。プリンタエンジンインタフェース２１０は、ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）を有している。これにより、プリンタエンジンインタフェース２１０は、画像処理プロセッサ２０９で生成されＲＡＭ２１５に格納されている二値画像データを、ＲＡＭコントローラ２０３を介して順次読み出してプリンタエンジン２６０に転送する。なお、通信インタフェース２０５、拡張バス回路２０８、および画像処理プロセッサ２０９は、プリンタエンジンインタフェース２１０と同様にＤＭＡＣ機能を有し、メモリアクセス要求を発行する機能を備えている。   The image processor 209 converts the image data received from the host 250 into binary image data that can be printed by the printer engine 260. The printer engine interface 210 is a block that transmits and receives data between the controller 200 and the printer engine 260. The printer engine interface 210 has a DMAC (direct memory access controller). As a result, the printer engine interface 210 sequentially reads the binary image data generated by the image processor 209 and stored in the RAM 215 via the RAM controller 203 and transfers the binary image data to the printer engine 260. Note that the communication interface 205, the expansion bus circuit 208, and the image processor 209 have a DMAC function and a function for issuing a memory access request, like the printer engine interface 210.

システムバスブリッジ２１１は、ＡＳＩＣ２１３を構成する各ブロック間を接続する機能を備えるほか、複数のブロックから同時にアクセス要求が発行された場合に、バス権を調停する機能を備えている。ＣＰＵ２０１とＤＭＡＣを有する各ブロックがＲＡＭコントローラ２０３を介してＲＡＭ２１５へのアクセス要求をほぼ同時に発行する場合があり、システムバスブリッジ２１１は予め指定された優先順位に従って適切に調停を行う。   The system bus bridge 211 has a function of connecting blocks constituting the ASIC 213 and also has a function of arbitrating bus rights when access requests are issued simultaneously from a plurality of blocks. In some cases, each block having the CPU 201 and the DMAC issues an access request to the RAM 215 via the RAM controller 203 almost simultaneously, and the system bus bridge 211 appropriately performs arbitration according to a priority order specified in advance.

ＲＡＭ２１５は、同期ＤＲＡＭ（ＳＤＲＡＭ）で構成され、ＣＰＵ２０１が実行する制御手順の格納、画像処理プロセッサ２０９において生成された二値画像データの一時的な記憶領域やＣＰＵ２０１の作業領域を提供する。また、ＲＡＭ２１５は、通信インタフェース２０５がホスト２５０から受信した画像データの一時的なバッファリングや拡張バス２２２を介して接続された機能拡張ユニットとの間で受け渡しされるデータの一時保存などのために用いられる。実施例１では、ＲＡＭ２１５はＤＤＲ２−ＳＤＲＡＭで構成されている。   The RAM 215 is configured by a synchronous DRAM (SDRAM), and stores a control procedure executed by the CPU 201, a temporary storage area for binary image data generated by the image processor 209, and a work area for the CPU 201. The RAM 215 is used for temporary buffering of image data received by the communication interface 205 from the host 250, temporary storage of data transferred between the function expansion units connected via the expansion bus 222, and the like. Used. In the first embodiment, the RAM 215 is configured by DDR2-SDRAM.

ＲＡＭバス２１６はＤＤＲ２−ＳＤＲＡＭで構成されたＲＡＭ２１５とＡＳＩＣ２１３とを電気的に接続するバスで、制御信号線、アドレスバス、バンクアドレスバス、およびデータバスで構成される。制御信号線は、クロックイネーブル信号ＣＫＥ、チップ選択信号ＣＳ、行アドレスストローブ信号ＲＡＳ、列アドレスストローブ信号ＣＡＳ、ライトイネーブル信号ＷＥ、ならびに差動クロック信号対ＣＫおよびＣＫ＃を有している。これら制御信号線の状態の組み合わせにより、データのリードやライトのほか、オートリフレッシュ処理やプリチャージ処理、モードレジスタセット処理のコマンドを通知することができる。また、バンクアドレスバスは３本の信号線で構成され、データのリードおよびライトの際にアクセスするメモリバンクを特定するほか、拡張モードレジスタセット処理を実行する際に拡張モードレジスタの番号の指定に使用される。   The RAM bus 216 is a bus that electrically connects the RAM 215 configured by DDR2-SDRAM and the ASIC 213, and includes a control signal line, an address bus, a bank address bus, and a data bus. The control signal line includes a clock enable signal CKE, a chip selection signal CS, a row address strobe signal RAS, a column address strobe signal CAS, a write enable signal WE, and a differential clock signal pair CK and CK #. Depending on the combination of the states of these control signal lines, commands for auto refresh processing, precharge processing, and mode register set processing can be notified in addition to data reading and writing. The bank address bus is composed of three signal lines. In addition to specifying the memory bank to be accessed when reading and writing data, the bank address bus is used to specify the extension mode register number when executing the extension mode register set processing. used.

ＲＯＭ２１７はフラッシュメモリ等で構成され、ＣＰＵ２０１が実行する制御手順および記録制御に必要なパラメータを格納する。フラッシュメモリは電気的書換可能な不揮発性のデバイスであり、決められたシーケンスに従うことにより制御手順やパラメータを書き換えることが可能である。   The ROM 217 is configured by a flash memory or the like, and stores control procedures executed by the CPU 201 and parameters necessary for recording control. The flash memory is an electrically rewritable nonvolatile device, and the control procedure and parameters can be rewritten by following a predetermined sequence.

操作部２１９は、記録装置１００の動作を設定するボタンに連動するスイッチで構成され、これらスイッチの状態を電気信号として出力する機能を備える。また、操作部２１９は、操作ボタンの操作によるスイッチの状態の変化を電気信号の変化として出力する機能を備えている。操作部２１９は、記録装置１００の電源のオンおよびオフを指示する電源ボタンを備えている。また、操作部２１９には、動作モードを切り替えるオンラインボタンやメニュー画面の表示を指示するメニューボタン、メニュー画面から項目を選択するための上下左右方向の十字ボタン、および選択項目を確定するＯＫボタンを備えている。このほか操作部２１９は、印刷の停止を指示するストップボタンおよび記録用紙の給紙方法を選択する給紙選択ボタンを備えている。表示部２２０は、ＬＣＤやＬＥＤ等から構成される。ＬＣＤは、記録装置１００の動作状態を表示するほか、操作部２１９のメニューボタンなどの操作によりメニュー画面の表示を行う。ＬＥＤは記録装置１００の動作状態の表示や警告表示を行うために用いられる。   The operation unit 219 includes switches that are linked to buttons that set the operation of the recording apparatus 100, and has a function of outputting the state of these switches as an electrical signal. In addition, the operation unit 219 has a function of outputting a change in the state of the switch due to the operation of the operation button as a change in an electric signal. The operation unit 219 includes a power button that instructs the recording apparatus 100 to turn on and off. In addition, the operation unit 219 includes an online button for switching the operation mode, a menu button for instructing display of the menu screen, an up / down / left / right cross button for selecting an item from the menu screen, and an OK button for confirming the selection item. I have. In addition, the operation unit 219 includes a stop button for instructing to stop printing and a paper feed selection button for selecting a recording paper feeding method. The display unit 220 includes an LCD, an LED, or the like. The LCD displays an operation state of the recording apparatus 100 and displays a menu screen by operating a menu button of the operation unit 219. The LED is used to display the operation status of the recording apparatus 100 and display a warning.

図３は電源回路部３００の詳細な構成を示すブロック図である。図３に示すように、電源回路部３００は、システム電源３０１、ＲＡＭ電源３０２、およびフラグ３０３で構成される。   FIG. 3 is a block diagram showing a detailed configuration of the power supply circuit unit 300. As shown in FIG. 3, the power supply circuit unit 300 includes a system power supply 301, a RAM power supply 302, and a flag 303.

記録装置１００はＡＣ−ＤＣコンバータ（不図示）を備え、これにより交流商用電源を直流に変換する。システム電源３０１とＲＡＭ電源３０２は、ＡＣ−ＤＣコンバータにより変換された直流入力電源をＤＣ−ＤＣコンバータ等により所定の電圧の直流電力に変換して出力し、記録装置１００の各部に供給する。システム電源３０１は、ＲＡＭ２１５を除くコントローラ２００の各回路ユニットに電力を供給する。ＲＡＭ電源３０２はＲＡＭ２１５と電源回路部３００内のフラグ３０３に電力を供給する。フラグ３０３はフリップフロップ等で構成され、記録装置１００の状態を保持する。   The recording apparatus 100 includes an AC-DC converter (not shown), and thereby converts an AC commercial power source into DC. The system power supply 301 and the RAM power supply 302 convert the DC input power converted by the AC-DC converter into DC power having a predetermined voltage by using a DC-DC converter or the like, and output the DC power to each unit of the recording apparatus 100. The system power supply 301 supplies power to each circuit unit of the controller 200 except the RAM 215. The RAM power supply 302 supplies power to the RAM 215 and the flag 303 in the power supply circuit unit 300. The flag 303 is composed of a flip-flop or the like, and holds the state of the recording apparatus 100.

電源回路部３００は電力を供給する端子のほか、制御信号等を入出力する制御信号入出力端子３０４を有しており、ＡＳＩＣ２１３の入出力ポート２１４や電源スイッチ（不図示）等に接続されている。電源回路部３００は制御信号入出力端子３０４の入力端子からの信号によりシステム電源３０１とＲＡＭ電源３０２のオフ状態からオン状態への移行、あるいはオン状態からオフ状態への移行を制御することができる。また、入力端子から入力される値をフラグ３０３にセットする機能や、制御信号入出力端子３０４の出力端子を介してフラグ３０３にセットされた値をＡＳＩＣ２１３に通知する機能を有している。このほか、電源回路部３００はエンジン電源（不図示）を有し、プリンタエンジン２６０に電力を供給する。   The power supply circuit unit 300 has a control signal input / output terminal 304 for inputting / outputting a control signal in addition to a terminal for supplying power, and is connected to an input / output port 214 of the ASIC 213, a power switch (not shown), and the like. Yes. The power supply circuit unit 300 can control the transition of the system power supply 301 and the RAM power supply 302 from the off state to the on state or the transition from the on state to the off state by a signal from the input terminal of the control signal input / output terminal 304. . Further, it has a function of setting the value input from the input terminal in the flag 303 and a function of notifying the ASIC 213 of the value set in the flag 303 via the output terminal of the control signal input / output terminal 304. In addition, the power supply circuit unit 300 has an engine power supply (not shown) and supplies power to the printer engine 260.

記録装置１００は、電源オンモード、電源オフモード、およびデータ保持モードの三つの動作モードを有している。電源オンモードでは電源回路部３００から各回路ユニットに電力が供給され、通信インタフェースから受信したデータを印刷可能な状態あるいは印刷中の状態が維持できる。電源オフモードは、電源回路部３００から各回路ユニットへの電力の供給が停止されている状態である。また、データ保持モードは、ＲＡＭ電源３０２からＲＡＭ２１５とフラグ３０３に給電され、システム電源３０１は電力の供給を停止している状態である。従って、その動作の形態から、データ保持モードはスリープモード或は省電力モードとも呼ばれる。つまり、データ保持モードにある記録装置の消費電力は電源オンモードに比べて削減される。   The recording apparatus 100 has three operation modes: a power-on mode, a power-off mode, and a data holding mode. In the power-on mode, power is supplied from the power supply circuit unit 300 to each circuit unit, and the data received from the communication interface can be printed or maintained. The power-off mode is a state in which power supply from the power supply circuit unit 300 to each circuit unit is stopped. In the data holding mode, power is supplied from the RAM power supply 302 to the RAM 215 and the flag 303, and the system power supply 301 is stopped. Therefore, the data holding mode is also called a sleep mode or a power saving mode because of its operation mode. That is, the power consumption of the recording apparatus in the data holding mode is reduced compared to the power-on mode.

データ保持モードでは、ＲＡＭ２１５を構成するＳＤＲＡＭはセルフリフレッシュ状態になりクロック信号の供給やオートリフレッシュコマンドの定期的な発行を停止しても記憶されたデータを保持することができる動作モードである。このとき、ＲＡＭバス２１６のクロックイネーブル信号ＣＫＥは“Ｌ”レベルになっている。   In the data holding mode, the SDRAM constituting the RAM 215 is in an operation mode in which stored data can be held even when the supply of the clock signal and the periodic issue of the auto-refresh command are stopped due to the self-refresh state. At this time, the clock enable signal CKE of the RAM bus 216 is at the “L” level.

図４は各動作モードにおける電源回路部３００の電力供給状態を示す図である。電源オンモードではシステム電源３０１とＲＡＭ電源３０２はいずれもオン状態になっており、電源オフモードでは、システム電源３０１とＲＡＭ電源３０２はいずれもオフ状態になっている。データ保持モードでは、システム電源３０１はオフ状態になり、ＲＡＭ電源３０２はオン状態になっている。なお、フラグ３０３はＲＡＭ電源３０２がオンの間は値を保持することができ、ＲＡＭ電源３０２がオフになると保持していた値がクリアされる。   FIG. 4 is a diagram illustrating a power supply state of the power supply circuit unit 300 in each operation mode. In the power-on mode, both the system power supply 301 and the RAM power supply 302 are on, and in the power-off mode, both the system power supply 301 and the RAM power supply 302 are off. In the data holding mode, the system power supply 301 is turned off and the RAM power supply 302 is turned on. The flag 303 can hold a value while the RAM power supply 302 is turned on, and the held value is cleared when the RAM power supply 302 is turned off.

ＡＳＩＣ２１３の各回路ブロックはそれぞれ、ＣＰＵからアクセス可能なレジスタを備え、レジスタに所定の値をライトして回路ブロックの動作を制御することや、レジスタをリードして各回路ブロックの状態を取得することができる。   Each circuit block of the ASIC 213 includes a register that can be accessed from the CPU, and a predetermined value is written to the register to control the operation of the circuit block, or the register is read to obtain the state of each circuit block. Can do.

図５は記録装置１００のコントローラに含まれるＡＳＩＣが備えるレジスタ群の構成を示す図である。   FIG. 5 is a diagram illustrating a configuration of a register group included in the ASIC included in the controller of the recording apparatus 100.

汎用入出力ポートコントローラ２０２は、図５（ａ）に示すポート方向選択レジスタ５０１、出力ポートデータレジスタ５０２、および入力ポートデータレジスタ５０３を備えている。ポート方向選択レジスタ５０１は、入出力ポート２１４を出力ポートとして使用するか入力ポートとして使用するかを設定するレジスタである。ポート方向選択レジスタ５０１の各ビットはそれぞれ１本の入出力ポートに対応し、ポート方向選択レジスタ５０１に値「１」をライトしたビットに対応する入出力ポートは「出力」に設定される。また、ポート方向選択レジスタ５０１に値「０」をライトしたビットに対応する入出力ポートは「入力」に設定される。ＡＳＩＣ２１３に電力供給が開始された直後のデフォルト状態ではこのレジスタの各ビットはいずれも値「０」であり、全ての入出力ポートが「入力」の状態に設定されている。以下では「出力」に設定された入出力ポートを「出力ポート」、「入力」に設定された入出力ポートを「入力ポート」と表記する。   The general-purpose input / output port controller 202 includes a port direction selection register 501, an output port data register 502, and an input port data register 503 shown in FIG. The port direction selection register 501 is a register for setting whether the input / output port 214 is used as an output port or an input port. Each bit of the port direction selection register 501 corresponds to one input / output port, and the input / output port corresponding to the bit in which the value “1” is written to the port direction selection register 501 is set to “output”. Further, the input / output port corresponding to the bit for which the value “0” has been written to the port direction selection register 501 is set to “input”. In the default state immediately after the power supply to the ASIC 213 is started, each bit of this register has the value “0”, and all the input / output ports are set to the “input” state. Hereinafter, the input / output port set to “output” is referred to as “output port”, and the input / output port set to “input” is referred to as “input port”.

出力ポートデータレジスタ５０２は、入出力ポート２１４の出力ポートの出力レベルを設定するレジスタである。出力ポートデータレジスタ５０２に値「１」をライトしたビットに対応する出力ポートにＨレベルの信号が出力される。また、出力ポートデータレジスタ５０２に値「０」をライトしたビットに対応する出力ポートには“Ｌ”レベルの信号が出力される。入力ポートデータレジスタ５０３は、入出力ポート２１４の入力ポートに接続された信号の状態が反映されるレジスタである。入力ポートに接続された信号が“Ｌ”レベルの場合は対応するビットから値「０」が読み出され、信号が“Ｈ”レベルの場合は対応するビットから値「１」が読み出される。なお、出力ポートデータレジスタ５０２の各ビットに値をライトした場合の記録装置の動作については図を参照して後述する。   The output port data register 502 is a register for setting the output level of the output port of the input / output port 214. An H level signal is output to the output port corresponding to the bit for which the value “1” has been written to the output port data register 502. Further, an “L” level signal is output to the output port corresponding to the bit for which the value “0” has been written to the output port data register 502. The input port data register 503 is a register in which the state of a signal connected to the input port of the input / output port 214 is reflected. When the signal connected to the input port is “L” level, the value “0” is read from the corresponding bit, and when the signal is “H” level, the value “1” is read from the corresponding bit. The operation of the recording apparatus when a value is written to each bit of the output port data register 502 will be described later with reference to the drawings.

ＲＡＭコントローラ２０３は、図５（ｂ）に示すＲＡＭ２１５の動作を制御するレジスタとＲＡＭ２１５にコマンドを発行するためのレジスタを有している。セルフリフレッシュ制御レジスタ５５１はＲＡＭ２１５のセルフリフレッシュ動作の開始と終了を制御するレジスタである。セルフリフレッシュ制御レジスタ５５１の値が「１」のときに値「０」をライトすると、ＲＡＭコントローラ２０３は所定のタイミング仕様を満たしてＲＡＭバス２１６のクロックイネーブル信号ＣＫＥをＬレベルに変化させる。これにより、ＲＡＭ２１５を構成するＳＤＲＡＭはセルフリフレッシュ状態に移行する。また、ＲＡＭ２１５がセルフリフレッシュ状態のときにセルフリフレッシュ制御レジスタ５５１に値「１」をライトすると、所定のタイミング仕様を満たしてＲＡＭバス２１６のクロックイネーブル信号ＣＫＥを“Ｈ”レベルに変化させる。これにより、ＲＡＭ２１５を構成するＳＤＲＡＭのセルフリフレッシュ状態を解除することができる。記録装置１００では、コントローラ２００に電力供給が開始された直後のセルフリフレッシュ制御レジスタ５５１のデフォルト値は「０」であり、ＲＡＭバス２１６のクロックイネーブル信号ＣＫＥは“Ｌ”レベルである。   The RAM controller 203 has a register for controlling the operation of the RAM 215 shown in FIG. 5B and a register for issuing a command to the RAM 215. The self-refresh control register 551 is a register that controls the start and end of the self-refresh operation of the RAM 215. When the value “0” is written when the value of the self-refresh control register 551 is “1”, the RAM controller 203 satisfies a predetermined timing specification and changes the clock enable signal CKE of the RAM bus 216 to the L level. Thereby, the SDRAM constituting the RAM 215 shifts to the self-refresh state. If the value “1” is written to the self-refresh control register 551 when the RAM 215 is in the self-refresh state, the clock enable signal CKE of the RAM bus 216 is changed to “H” level while satisfying a predetermined timing specification. Thereby, the self-refresh state of the SDRAM constituting the RAM 215 can be released. In the recording apparatus 100, the default value of the self-refresh control register 551 immediately after the power supply to the controller 200 is started is “0”, and the clock enable signal CKE of the RAM bus 216 is “L” level.

ＰＡＬＬ発行レジスタ５５２は、ＲＡＭ２１５にプリチャージコマンドの発行を指示するレジスタで、ＰＡＬＬ発行レジスタ５５２に任意の値をライトするとＲＡＭコントローラ２０３からＲＡＭ２１５にプリチャージコマンドが発行される。プリチャージコマンド発行時は、ＲＡＭバス２１６のチップ選択信号ＣＳ、行アドレスストローブ信号ＲＡＳ、およびライトイネーブル信号ＷＥにＬレベルを、列アドレスストローブ信号ＣＡＳに“Ｈ”レベルをそれぞれ出力する。ＲＥＦ発行レジスタ５５３は、ＲＡＭ２１５にオートリフレッシュコマンドの発行を指示するレジスタで、ＲＥＦ発行レジスタ５５３に任意の値をライトするとＲＡＭコントローラ２０３からＲＡＭ２１５にオートリフレッシュコマンドが発行される。オートリフレッシュコマンド発行時は、チップ選択信号ＣＳ、行アドレスストローブ信号ＲＡＳ、および列アドレスストローブ信号ＣＡＳに“Ｌ”レベルを、ライトイネーブル信号ＷＥに“Ｈ”レベルをそれぞれ出力する。   The PALL issue register 552 is a register that instructs the RAM 215 to issue a precharge command. When an arbitrary value is written to the PALL issue register 552, the RAM controller 203 issues a precharge command to the RAM 215. When the precharge command is issued, the L level is output to the chip select signal CS, the row address strobe signal RAS, and the write enable signal WE of the RAM bus 216, and the “H” level is output to the column address strobe signal CAS. The REF issue register 553 instructs the RAM 215 to issue an auto refresh command. When an arbitrary value is written to the REF issue register 553, the RAM controller 203 issues an auto refresh command to the RAM 215. When the auto-refresh command is issued, the chip selection signal CS, the row address strobe signal RAS, and the column address strobe signal CAS are output at the “L” level, and the write enable signal WE is output at the “H” level.

ＭＲＳ発行レジスタ５５４は、ＲＡＭ２１５にモードレジスタセットコマンドの発行を指示するレジスタである。ＣＰＵ２０１がＭＲＳ発行レジスタ５５４にライトすると、ＲＡＭコントローラ２０３はライトした値の一部のビットをＲＡＭバス２１６のアドレスバスに出力しつつＲＡＭ２１５にモードレジスタセットコマンドを発行する。モードレジスタセットコマンド発行時は、チップ選択信号ＣＳ、行アドレスストローブ信号ＲＡＳ、列アドレスストローブ信号ＣＡＳ、およびライトイネーブル信号ＷＥにそれぞれ“Ｌ”レベルを出力する。また、バンクアドレスバスにモードレジスタセットコマンド発行を意味する信号レベル（ＢＡ０＝Ｌ；ＢＡ１＝Ｌ；ＢＡ２＝Ｌ）を出力する。これにより、ＲＡＭ２１５を構成するＳＤＲＡＭデバイスのＣＡＳレイテンシーやバースト長などのパラメータを設定することができる。   The MRS issue register 554 is a register that instructs the RAM 215 to issue a mode register set command. When the CPU 201 writes to the MRS issue register 554, the RAM controller 203 issues a mode register set command to the RAM 215 while outputting some bits of the written value to the address bus of the RAM bus 216. When the mode register set command is issued, “L” level is output to the chip selection signal CS, the row address strobe signal RAS, the column address strobe signal CAS, and the write enable signal WE. In addition, a signal level (BA0 = L; BA1 = L; BA2 = L) indicating that a mode register set command is issued is output to the bank address bus. Thereby, parameters such as CAS latency and burst length of the SDRAM device constituting the RAM 215 can be set.

ＥＭＲＳ（１）発行レジスタ５５５は、ＲＡＭ２１５に拡張モードレジスタ１セットコマンドの発行を指示するレジスタである。ＣＰＵ２０１がＥＭＲＳ（１）発行レジスタ５５５にライトすると、ＲＡＭコントローラ２０３はライトした値の一部のビットをＲＡＭバス２１６のアドレスバスに出力しつつＲＡＭ２１５に拡張モードレジスタ１セットコマンドを発行する。拡張モードレジスタ１セットコマンド発行時は、チップ選択信号ＣＳ、行アドレスストローブ信号ＲＡＳ、列アドレスストローブ信号ＣＡＳ、およびライトイネーブル信号ＷＥにそれぞれ“Ｌ”レベルを出力する。また、バンクアドレスバスに拡張モードレジスタ１セットコマンド発行を意味する信号レベル（ＢＡ０＝Ｈ；ＢＡ１＝Ｌ；ＢＡ２＝Ｌ）を出力する。これにより、ＲＡＭ２１５を構成するＳＤＲＡＭデバイスのアディティブレイテンシーなどのパラメータやＤＱＳ＃信号やＲＤＱＳ信号のモードを設定することができる。   The EMRS (1) issuance register 555 is a register that instructs the RAM 215 to issue an extended mode register 1 set command. When the CPU 201 writes to the EMRS (1) issue register 555, the RAM controller 203 issues an extended mode register 1 set command to the RAM 215 while outputting some bits of the written value to the address bus of the RAM bus 216. When the extended mode register 1 set command is issued, “L” level is output to the chip selection signal CS, the row address strobe signal RAS, the column address strobe signal CAS, and the write enable signal WE. In addition, a signal level (BA0 = H; BA1 = L; BA2 = L) indicating that the extended mode register 1 set command is issued is output to the bank address bus. As a result, parameters such as additive latency of the SDRAM device constituting the RAM 215 and the mode of the DQS # signal and the RDQS signal can be set.

ＥＭＲＳ（２）発行レジスタ５５６は、ＲＡＭ２１５に拡張モードレジスタ２セットコマンドの発行を指示するレジスタである。ＣＰＵ２０１がＥＭＲＳ（２）発行レジスタ５５６にライトすると、ＲＡＭコントローラ２０３はライトした値の一部のビットをＲＡＭバス２１６のアドレスバスに出力しつつＲＡＭ２１５に拡張モードレジスタ２セットコマンドを発行する。拡張モードレジスタ２セットコマンド発行時は、チップ選択信号ＣＳ、行アドレスストローブ信号ＲＡＳ、列アドレスストローブ信号ＣＡＳ、およびライトイネーブル信号ＷＥにそれぞれ“Ｌ”レベルを出力する。また、バンクアドレスバスに拡張モードレジスタ２セットコマンド発行を意味する信号レベル（ＢＡ０＝Ｌ；ＢＡ１＝Ｈ；ＢＡ２＝Ｌ）を出力する。これにより、ＲＡＭ２１５を構成するＳＤＲＡＭデバイスの高温時のセルフリフレッシュ周期に関するパラメータを設定することができる。   The EMRS (2) issue register 556 is a register that instructs the RAM 215 to issue an extended mode register 2 set command. When the CPU 201 writes to the EMRS (2) issue register 556, the RAM controller 203 issues an extended mode register 2 set command to the RAM 215 while outputting some bits of the written value to the address bus of the RAM bus 216. When the extended mode register 2 set command is issued, “L” level is output to the chip selection signal CS, the row address strobe signal RAS, the column address strobe signal CAS, and the write enable signal WE. In addition, a signal level (BA0 = L; BA1 = H; BA2 = L) indicating that the extended mode register 2 set command is issued is output to the bank address bus. Thereby, the parameter regarding the self-refresh period at the time of high temperature of the SDRAM device which comprises RAM215 can be set.

ＥＭＲＳ（３）発行レジスタ５５７は、ＲＡＭ２１５に拡張モードレジスタ３セットコマンドの発行を指示するレジスタである。ＣＰＵ２０１がＥＭＲＳ（３）発行レジスタ５５７にライトすると、ＲＡＭコントローラ２０３はライトした値の一部のビットをＲＡＭバス２１６のアドレスバスに出力しつつＲＡＭ２１５に拡張モードレジスタ３セットコマンドを発行する。拡張モードレジスタ３セットコマンド発行時は、チップ選択信号ＣＳ、行アドレスストローブ信号ＲＡＳ、列アドレスストローブ信号ＣＡＳ、およびライトイネーブル信号ＷＥにそれぞれ“Ｌ”レベルを出力する。また、バンクアドレスバスに拡張モードレジスタ３セットコマンド発行を意味する信号レベル（ＢＡ０＝Ｈ；ＢＡ１＝Ｈ；ＢＡ２＝Ｌ）を出力する。   The EMRS (3) issue register 557 is a register that instructs the RAM 215 to issue an extended mode register 3 set command. When the CPU 201 writes to the EMRS (3) issue register 557, the RAM controller 203 issues an extended mode register 3 set command to the RAM 215 while outputting some bits of the written value to the address bus of the RAM bus 216. When the extended mode register 3 set command is issued, the chip selection signal CS, the row address strobe signal RAS, the column address strobe signal CAS, and the write enable signal WE are each output at the “L” level. In addition, a signal level (BA0 = H; BA1 = H; BA2 = L) indicating that the extended mode register 3 set command is issued is output to the bank address bus.

図６は記コントローラと電源回路部とを接続する汎用入出力ポートの制御を説明する図である。実施例１では、入出力ポート２１４のうち４つのポートを出力ポートに設定し、フラグ３０３を制御する２本の信号、ならびにシステム電源３０１とＲＡＭ電源３０２を制御する２本の信号として使用する。また、入出力ポート２１４のうち１つのポートを入力ポートに設定し、フラグ３０３の状態を読み出す信号として使用する。   FIG. 6 is a diagram for explaining the control of the general-purpose input / output port for connecting the controller and the power supply circuit unit. In the first embodiment, four of the input / output ports 214 are set as output ports and used as two signals for controlling the flag 303 and two signals for controlling the system power supply 301 and the RAM power supply 302. Also, one of the input / output ports 214 is set as an input port, and used as a signal for reading the state of the flag 303.

そこで、図６（ａ）に示すように、ポート方向選択レジスタ５０１のビット０〜ビット３にそれぞれ値“１”をライトして０〜３番の４つのポートを出力ポートに設定し、ビット１６に値０をライトして１６番のポートを入力ポートに設定する。   Therefore, as shown in FIG. 6A, a value “1” is written to each of bits 0 to 3 of the port direction selection register 501 to set the four ports 0 to 3 as output ports, and bit 16 A value 0 is written to the port 16 to set the 16th port as an input port.

一方、図６（ｂ）に示すように、出力ポートデータレジスタ５０２のビット０に値“１”をライトすると０番の出力ポートが“Ｈ”レベルになり、フラグ３０３に値“１”がセットされる。また、出力ポートデータレジスタ５０２のビット１に値“１”をライトすると１番の出力ポートが“Ｈ”レベルになりフラグ３０３が値“０”にクリアされる。値“１”をライトした後は、各ビットに値“０”をライトして対応する出力ポートを“Ｌ”レベルに戻しておく。なお、このときはフラグ３０３の状態は変化しない。出力ポートデータレジスタ５０２のビット２に値“１”をライトすると２番の出力ポートが“Ｈ”レベルになりシステム電源３０１がオフ状態に移行する。同様に、ビット３に値“１”をライトすると３番の出力ポートが“Ｈ”レベルになりＲＡＭ電源３０２がオフ状態に移行する。   On the other hand, as shown in FIG. 6B, when the value “1” is written to bit 0 of the output port data register 502, the output port 0 becomes “H” level and the value “1” is set in the flag 303. Is done. When the value “1” is written to bit 1 of the output port data register 502, the first output port is set to “H” level and the flag 303 is cleared to “0”. After the value “1” is written, the value “0” is written to each bit to return the corresponding output port to the “L” level. At this time, the state of the flag 303 does not change. When the value “1” is written to bit 2 of the output port data register 502, the second output port becomes “H” level, and the system power supply 301 shifts to the off state. Similarly, when the value “1” is written to bit 3, the third output port becomes “H” level, and the RAM power supply 302 shifts to the off state.

図６（ｃ）にはフラグ３０３の状態の取得について示されている。入力ポートデータレジスタ５０３のビット１６の値として“０”がリードされた場合は、フラグ３０３の値が“０”であることを示し、ビット１６の値として“１”がリードされた場合はフラグ３０３の値が“１”であることを示している。   FIG. 6C shows the acquisition of the state of the flag 303. If "0" is read as the value of bit 16 of the input port data register 503, it indicates that the value of the flag 303 is "0", and if "1" is read as the value of bit 16, the flag The value of 303 indicates “1”.

＜装置の動作説明＞
次に、記録装置１００のＲＡＭの初期化処理について図面を参照して説明する。 <Explanation of device operation>
Next, initialization processing of the RAM of the recording apparatus 100 will be described with reference to the drawings.

図７は、ＲＡＭ２１５を構成するＤＤＲ２−ＳＤＲＡＭを初期化する処理を行う際のＣＰＵ２０１の動作手順を説明するフローチャートである。   FIG. 7 is a flowchart for explaining the operation procedure of the CPU 201 when the process of initializing the DDR2-SDRAM constituting the RAM 215 is performed.

ステップＳ７０１では、ＣＰＵ２０１はＰＡＬＬ発行レジスタ５５２に任意の値をライトしてＲＡＭ２１５を構成するＳＤＲＡＭにプリチャージコマンドを発行する。ステップＳ７０２とステップＳ７０３では、ＣＰＵ２０１はＥＭＲＳ（２）発行レジスタ５５６およびＥＭＲＳ（３）発行レジスタ５５７にライトしてＲＡＭ２１５に拡張モードレジスタ２セットコマンドおよび拡張モードレジスタ３セットコマンドを発行する。   In step S <b> 701, the CPU 201 writes an arbitrary value to the PALL issue register 552 and issues a precharge command to the SDRAM configuring the RAM 215. In step S702 and step S703, the CPU 201 writes to the EMRS (2) issue register 556 and the EMRS (3) issue register 557 and issues an extended mode register 2 set command and an extended mode register 3 set command to the RAM 215.

次に、ステップＳ７０４では、ＣＰＵ２０１はＥＭＲＳ（１）発行レジスタ５５５にライトしてＲＡＭ２１５に拡張モードレジスタ１セットコマンドを発行する。さらに、ステップＳ７０５でＣＰＵ２０１はＭＲＳ発行レジスタ５５４にライトしてモードレジスタセットコマンドを発行する。ステップＳ７０５ではＲＡＭバス２１６のアドレスバスのうちＡ８が“Ｈ”レベルとなるように値を設定する。   Next, in step S704, the CPU 201 writes to the EMRS (1) issue register 555 and issues an extended mode register 1 set command to the RAM 215. Further, in step S705, the CPU 201 writes to the MRS issue register 554 and issues a mode register set command. In step S705, a value is set so that A8 of the address bus of the RAM bus 216 is at "H" level.

ステップＳ７０６では、ＣＰＵ２０１はＰＡＬＬ発行レジスタ５５２に任意の値をライトしてＲＡＭ２１５を構成するＳＤＲＡＭにプリチャージコマンドを発行する。次に、ステップＳ７０７とステップＳ７０８で、ＣＰＵ２０１はＲＥＦ発行レジスタ５５３にライトしてＲＡＭ２１５に２回オートリフレッシュコマンドを発行する。   In step S <b> 706, the CPU 201 writes an arbitrary value to the PALL issue register 552 and issues a precharge command to the SDRAM configuring the RAM 215. Next, in step S707 and step S708, the CPU 201 writes to the REF issue register 553 and issues an auto-refresh command to the RAM 215 twice.

ステップＳ７０９では、ＣＰＵ２０１はＭＲＳ発行レジスタ５５４にライトしてモードレジスタセットコマンドを発行する。ステップＳ７０９ではＲＡＭバス２１６のアドレスバスのうちＡ８が“Ｌ”レベルとなるように値を設定する。次に、ステップＳ７１０とステップＳ７１１では、ＥＭＲＳ（１）発行レジスタ５５５にライトしてＲＡＭ２１５に拡張モードレジスタ１セットコマンドを発行する。即ち、ステップＳ７１０ではアドレスバスのうちＡ７、Ａ８、およびＡ９をいずれも“Ｌ”レベルとする値をライトし、ステップＳ７１１ではアドレスバスのうちＡ７、Ａ８、およびＡ９をいずれも“Ｈ”レベルとする値をライトする。   In step S709, the CPU 201 writes to the MRS issue register 554 and issues a mode register set command. In step S709, a value is set so that A8 of the address bus of the RAM bus 216 is at "L" level. Next, in step S 710 and step S 711, the extended mode register 1 set command is issued to the RAM 215 by writing to the EMRS (1) issue register 555. That is, in step S710, a value that sets all of A7, A8, and A9 of the address bus to “L” level is written, and in step S711, A7, A8, and A9 of the address bus are all set to “H” level. Write the value to be set.

以上のような処理を実行することにより、ＲＡＭ２１５を構成するＤＤＲ２−ＳＤＲＡＭの初期化処理が実行される。   By executing the processing as described above, initialization processing of the DDR2-SDRAM constituting the RAM 215 is executed.

次に、記録装置１００が電源オンモードから他の動作モードに移行する際の電源回路部を制御する処理について図面を参照して説明する。   Next, processing for controlling the power supply circuit unit when the recording apparatus 100 shifts from the power-on mode to another operation mode will be described with reference to the drawings.

図８は記録装置における電源オンモードから各モードに移行する処理の動作を説明するフローチャートである。   FIG. 8 is a flowchart for explaining the operation of the processing to shift from the power-on mode to each mode in the recording apparatus.

・電源オンモードから電源オフモードへの移行
電源オンモードから電源オフモードに移行する際にはシステム電源３０１とＲＡＭ電源３０２の両方をオフ状態にする必要がある。図８（ａ）は電源オンモードから電源オフモードに移行する際に電源回路部３００の動作を制御するためのＣＰＵ２０１の動作手順を説明するフローチャートである。 Transition from the power-on mode to the power-off mode When shifting from the power-on mode to the power-off mode, both the system power supply 301 and the RAM power supply 302 must be turned off. FIG. 8A is a flowchart for explaining the operation procedure of the CPU 201 for controlling the operation of the power supply circuit unit 300 when shifting from the power-on mode to the power-off mode.

ステップＳ８０１でＣＰＵ２０１は、出力ポートの制御によりシステム電源３０１とＲＡＭ電源３０２をともにオフするために出力ポートデータレジスタ５０２のビット２とビット３にそれぞれ値“１”をライトする。なお、ステップＳ８０１の処理により、システム電源３０１がオフ状態になりＡＳＩＣ２１３への電力の供給が遮断され、結果としてＣＰＵ２０１は停止して、この処理が終了する。また、ステップＳ８０１の処理によりＲＡＭ電源３０２がオフ状態になり、電源回路部３００のフラグ３０３への電力の供給が停止されるので、フラグ３０３が保持するデータはクリアされる。   In step S <b> 801, the CPU 201 writes a value “1” to each of bit 2 and bit 3 of the output port data register 502 in order to turn off both the system power supply 301 and the RAM power supply 302 by controlling the output port. In step S801, the system power supply 301 is turned off and the supply of power to the ASIC 213 is interrupted. As a result, the CPU 201 stops and this process ends. Further, the RAM power supply 302 is turned off by the processing of step S801, and the supply of power to the flag 303 of the power supply circuit unit 300 is stopped, so that the data held by the flag 303 is cleared.

・電源オンモードからデータ保持モード（スリープモード）への移行
データ保持モードに移行する際にはシステム電源３０１をオフ状態にし、ＲＡＭ電源３０２はオン状態を維持する必要がある。図８（ｂ）は電源オンモードからデータ保持モードに移行する際に電源回路部３００の動作を制御するためのＣＰＵ２０１の動作手順を説明するフローチャートである。 Transition from power-on mode to data holding mode (sleep mode) When shifting to the data holding mode, it is necessary to turn off the system power supply 301 and keep the RAM power supply 302 on. FIG. 8B is a flowchart for explaining the operation procedure of the CPU 201 for controlling the operation of the power supply circuit unit 300 when shifting from the power-on mode to the data holding mode.

ステップＳ８５１において、ＣＰＵ２０１は、出力ポートの制御によりフラグ３０３に値「１」をセットするために出力ポートデータレジスタ５０２のビット０に値“１”をライトする。   In step S851, the CPU 201 writes the value “1” to bit 0 of the output port data register 502 in order to set the value “1” in the flag 303 under the control of the output port.

次に、ステップＳ８５２では、ＣＰＵ２０１は出力ポートの制御によりシステム電源３０１をオフにするとともにＲＡＭ電源をオンのまま維持するために出力ポートデータレジスタ５０２のビット２に値“１”を、ビット３に値“０”をそれぞれライトする。なお、図８（ａ）のステップＳ８０１と同様にステップＳ８５２の処理により、システム電源３０１がオフ状態になり、ＣＰＵ２０１が停止して、この処理が終了する。一方、ＲＡＭ電源３０２はオン状態を維持するので、フラグ３０３はステップＳ８５１でセットされた値「１」を保持しつづける。また、ＲＡＭ２１５を構成するＳＤＲＡＭはセルフリフレッシュ状態へ移行する。   Next, in step S852, the CPU 201 turns off the system power supply 301 by controlling the output port and sets the value “1” in bit 2 of the output port data register 502 to bit 3 in order to keep the RAM power on. Write the value “0” respectively. Note that, similarly to step S801 in FIG. 8A, the system power supply 301 is turned off by the process in step S852, the CPU 201 is stopped, and this process ends. On the other hand, since the RAM power supply 302 remains on, the flag 303 continues to hold the value “1” set in step S851. Further, the SDRAM constituting the RAM 215 shifts to the self-refresh state.

記録装置１００では、電源スイッチを操作すると電源オフモードおよびデータ保持モードから電源オンモードへ移行する。図８（ａ）と図８（ｂ）に示したフローチャートに従った処理を行うことにより、フラグ３０３は電源オンモードへの移行時に図９に示す値を保持している。図９は電源回路部のフラグ状態と記録装置の動作モードの関係を説明する図である。即ち、電源オフモードから電源オンモードへの移行の際にはフラグ３０３に値「０」が格納されており、データ保持モードから電源オンモードへの移行の際にはフラグ３０３に値「１」が格納されている。   In the recording apparatus 100, when the power switch is operated, the power-off mode and the data holding mode are shifted to the power-on mode. By performing the processing according to the flowcharts shown in FIGS. 8A and 8B, the flag 303 holds the value shown in FIG. 9 when shifting to the power-on mode. FIG. 9 is a diagram for explaining the relationship between the flag state of the power supply circuit unit and the operation mode of the printing apparatus. That is, the value “0” is stored in the flag 303 at the time of transition from the power-off mode to the power-on mode, and the value “1” is stored in the flag 303 at the time of transition from the data holding mode to the power-on mode. Is stored.

次に、記録装置１００の起動時の動作について図面を参照して説明する。   Next, the operation at the time of starting the recording apparatus 100 will be described with reference to the drawings.

図１０は、記録装置１００が電源オンモードに移行した際のコントローラ２００の起動処理に係る動作手順を示すフローチャートである。   FIG. 10 is a flowchart showing an operation procedure related to the startup process of the controller 200 when the recording apparatus 100 shifts to the power-on mode.

記録装置１００の操作部２１９の電源スイッチが操作されると、電源オフモードの場合は電源回路部３００のシステム電源３０１とＲＡＭ電源３０２がそれぞれオフ状態からオン状態になり、記録装置１００は電源オンモードに移行する。また、記録装置１００がデータ保持モードの場合はシステム電源３０１がオフ状態からオン状態になり、記録装置１００は電源オンモードに移行する。記録装置１００が電源オンモードに移行すると、ＣＰＵ２０１はＲＯＭ２１７に予め格納されたプログラムに従った制御手順を実行し、その途中で図１０に示す処理手順を実行する。   When the power switch of the operation unit 219 of the recording apparatus 100 is operated, in the power-off mode, the system power supply 301 and the RAM power supply 302 of the power supply circuit unit 300 change from the off state to the on state, respectively. Enter mode. When the recording apparatus 100 is in the data holding mode, the system power supply 301 is changed from the off state to the on state, and the recording apparatus 100 shifts to the power on mode. When the recording apparatus 100 shifts to the power-on mode, the CPU 201 executes a control procedure according to a program stored in advance in the ROM 217, and executes the processing procedure shown in FIG.

即ち、ステップＳ１００１でＣＰＵ２０１は、ＡＳＩＣ２１３を構成する各回路ブロックのうち初期設定する必要のある回路ブロックのレジスタにパラメータを設定してＡＳＩＣ２１３を初期化する。ステップＳ１００１では、電源投入時にはすべて入力に設定されている入出力ポートのうち出力として使用するポートの入出力方向を切り替えるためにポート方向選択レジスタ５０１にパラメータを設定する処理等が含まれる。   That is, in step S <b> 1001, the CPU 201 initializes the ASIC 213 by setting a parameter in a register of a circuit block that needs to be initialized among the circuit blocks constituting the ASIC 213. Step S1001 includes processing for setting a parameter in the port direction selection register 501 in order to switch the input / output direction of the port used as an output among the input / output ports that are all set to input when the power is turned on.

次に、ステップＳ１００２では、ＣＰＵ２０１はセルフリフレッシュ制御レジスタ５５１に値「１」をライトする。これにより、電源オン後のデフォルト状態で“Ｌ”レベルになっているクロックイネーブル信号ＣＫＥが“Ｈ”レベルになる。   Next, in step S1002, the CPU 201 writes the value “1” into the self-refresh control register 551. As a result, the clock enable signal CKE that is at the “L” level in the default state after the power is turned on becomes the “H” level.

ステップＳ１００３では、ＣＰＵ２０１は汎用入出力ポートコントローラ２０２の入力ポートデータレジスタ５０３のビット１６を参照することで、電源回路部３００のフラグ３０３に保持された値を取得する。取得したフラグ３０３の値が「０」の場合、即ち、電源オフモードからの起動の場合、処理はステップＳ１００４へ進み、フラグ３０３の値が「１」の場合、即ち、データ保持モードからの起動の場合、処理はステップＳ１００５へ進む。   In step S1003, the CPU 201 refers to the bit 16 of the input port data register 503 of the general-purpose input / output port controller 202 to obtain the value held in the flag 303 of the power supply circuit unit 300. If the value of the acquired flag 303 is “0”, that is, if starting from the power-off mode, the process proceeds to step S1004. If the value of the flag 303 is “1”, that is, starting from the data holding mode. In the case of, the process proceeds to step S1005.

電源オフモードからの起動の場合、処理はステップＳ１００４において、ＣＰＵ２０１は図７に示したＲＡＭ２１５を構成するＳＤＲＡＭを初期化するための一連の処理フローを実行してＲＡＭ２１５のＳＤＲＡＭを初期化し、ステップＳ１００６へ進む。一方、データ保持モードからの起動の場合、処理はステップＳ１００５において、ＣＰＵ２０１は汎用入出力ポートコントローラ２０２の出力ポートデータレジスタ５０２のビット１に値“１”をライトしてフラグ３０３が保持する値を「０」にクリアする。その後、処理はステップＳ１００６へ進む。   In the case of starting from the power-off mode, in step S1004, the CPU 201 executes a series of processing flow for initializing the SDRAM constituting the RAM 215 shown in FIG. 7 to initialize the SDRAM in the RAM 215, and in step S1006. Proceed to On the other hand, in the case of starting from the data holding mode, in step S1005, the CPU 201 writes the value “1” to bit 1 of the output port data register 502 of the general-purpose input / output port controller 202 and sets the value held by the flag 303. Clear to “0”. Thereafter, processing proceeds to step S1006.

このように、電源オフモードからの起動では、ステップＳ１００２とステップＳ１００４の処理を実行することにより、ＲＡＭ２１５のＳＤＲＡＭに対してデータのライトやリードを実行することが可能になる。また、データ保持モードからの起動ではステップＳ１００２の処理を行うことにより、ＲＡＭ２１５のＳＤＲＡＭに対してデータのライトやリードを実行することが可能になる。ステップＳ１００６以降の処理ではＲＡＭ２１５も使用してさらに処理を継続する。即ち、ステップＳ１００６では、ＣＰＵ２０１はＡＳＩＣ２１３の各回路ブロックのうちステップＳ１００１で初期化を行っていない回路ブロックの初期化処理と、コントローラ２００の各回路ブロックの初期化処理を実行する。このようにして、コントローラ２００の初期化に係る一連の処理動作を終了する。   As described above, in the start-up from the power-off mode, it is possible to execute data writing and reading with respect to the SDRAM of the RAM 215 by executing the processing of step S1002 and step S1004. Further, when starting from the data holding mode, the processing of step S1002 is performed, so that data can be written to and read from the SDRAM of the RAM 215. In the processing after step S1006, the RAM 215 is also used to continue the processing. That is, in step S <b> 1006, the CPU 201 executes initialization processing of the circuit blocks that have not been initialized in step S <b> 1001 among the circuit blocks of the ASIC 213 and initialization processing of the circuit blocks of the controller 200. In this way, a series of processing operations related to initialization of the controller 200 is completed.

従って以上説明した実施例によれば、記録装置が電源オフモードから起動した場合はＳＤＲＡＭの初期化処理を実行し、データ保持モードから起動（スリープモードからの復帰）した場合はＳＤＲＡＭの初期化処理を省略することが可能となる。従って、データ保持モードからの起動（即ち、スリープモード（省電力モード）からの復帰）ではＳＤＲＡＭの初期化処理にかかる時間を必要とせずより高速な記録装置の起動が可能になる。また、ＳＤＲＡＭの一連の初期化処理に含まれるリフレッシュ動作等を省略することにより、消費電力を低減することが可能になる。なお、ここでいう初期化処理とは背景技術でも述べたようにＳＤＲＡＭのモードレジスタのセットや全バンクのプリチャージを含むものとしている。   Therefore, according to the embodiment described above, the initialization process of the SDRAM is executed when the recording apparatus is started from the power-off mode, and the initialization process of the SDRAM is performed when the recording apparatus is started from the data holding mode (return from the sleep mode). Can be omitted. Therefore, starting from the data holding mode (that is, returning from the sleep mode (power saving mode)) does not require time for initialization processing of the SDRAM, and can start the recording apparatus at a higher speed. Further, it is possible to reduce power consumption by omitting the refresh operation included in the series of initialization processes of the SDRAM. Note that the initialization processing here includes setting of a mode register of SDRAM and precharging of all banks as described in the background art.

実施例１では、電源オンモードと電源オフモードとの間、及び電源オンモードとデータ保持モードとの間で動作状態が遷移する記録装置について説明したが、ここでは、電源オフモードとデータ保持モードとの間で動作状態が遷移する例について説明する。なお、実施例２に従うコントローラの構成は実施例１と同様であるので説明を省略する。また、実施例２に従うコントローラのＣＰＵが実行する動作手順についても実施例１と同様であるので説明を省略する。   In the first embodiment, the recording apparatus in which the operation state transitions between the power-on mode and the power-off mode and between the power-on mode and the data holding mode has been described. Here, the power-off mode and the data holding mode are described. An example in which the operating state transitions between the two will be described. Since the configuration of the controller according to the second embodiment is the same as that of the first embodiment, the description thereof is omitted. Further, the operation procedure executed by the CPU of the controller according to the second embodiment is also the same as that of the first embodiment, so that the description thereof is omitted.

図１１は、実施例２に従う記録装置の電源回路部の構成を示すブロック図である。図１１において、実施例１の図３で説明したのと同じ構成要素については同じ参照番号を付している。   FIG. 11 is a block diagram illustrating a configuration of a power supply circuit unit of the recording apparatus according to the second embodiment. In FIG. 11, the same components as those described in FIG. 3 of the first embodiment are denoted by the same reference numerals.

電源回路部３００は実施例１と同様に、システム電源３０１、ＲＡＭ電源３０２、およびフラグ３０３を有している。また、電源回路部３００は図１１に示すように、この他にタイマ３２１を有している。タイマ３２１はコントローラ２００が電源オンモードからシステム電源３０１がオフ状態であり、かつＲＡＭ電源３０２がオン状態のデータ保持モードに移行すると計時を開始する。   As in the first embodiment, the power supply circuit unit 300 includes a system power supply 301, a RAM power supply 302, and a flag 303. In addition, the power supply circuit unit 300 includes a timer 321 as shown in FIG. The timer 321 starts timing when the controller 200 shifts from the power-on mode to the data holding mode in which the system power supply 301 is off and the RAM power supply 302 is on.

タイマ３２１が計時を開始し、その計時時間が予めタイマ３２１内に設定された所定の時間に到達すると、タイマ３２１はＲＡＭ電源３０２をオフ状態にするための信号を出力する。これにより、ＲＡＭ電源３０２がオフ状態になるとともに、フラグ３０３とタイマ３２１への電力の供給が停止され、フラグ３０３の値は「０」にクリアされるとともに、タイマ３２１の動作が停止する。また、ＲＡＭ電源３０２がオフ状態になることで、コントローラは電源オフモードに移行したことになる。   When the timer 321 starts measuring time and reaches the predetermined time set in the timer 321 in advance, the timer 321 outputs a signal for turning off the RAM power source 302. As a result, the RAM power supply 302 is turned off, the supply of power to the flag 303 and the timer 321 is stopped, the value of the flag 303 is cleared to “0”, and the operation of the timer 321 is stopped. Further, when the RAM power supply 302 is turned off, the controller has shifted to the power-off mode.

このような構成の電源回路部３００において、実施例１の図１０に示したのと同じ動作手順を実行することにより、データ保持モードから電源オンモードへの復帰ではＲＡＭ２１５を構成するＳＤＲＡＭの初期化処理が省略され高速な復帰処理が実現される。また、タイマ３２１が所定の時間まで計時することで、データ保持モードから電源オフモードに移行した場合はフラグ３０３がクリアされるので、電源オンモードへ復帰する際に適切にＲＡＭを構成するＳＤＲＡＭの初期化処理が実行される。   In the power supply circuit unit 300 configured as described above, the same operation procedure as shown in FIG. 10 of the first embodiment is executed, so that the SDRAM constituting the RAM 215 is initialized when returning from the data holding mode to the power-on mode. The processing is omitted and high-speed return processing is realized. In addition, when the timer 321 counts up to a predetermined time, the flag 303 is cleared when the data holding mode shifts to the power-off mode. Therefore, the SDRAM that appropriately configures the RAM when returning to the power-on mode is used. Initialization processing is executed.

従って以上説明した実施例によれば、データ保持モードからの高速な復帰を実現するとともに、データ保持モードからより消費電力の少ない電源オフモードへの移行が可能になる。   Therefore, according to the embodiment described above, it is possible to realize a high-speed return from the data holding mode and to shift from the data holding mode to the power-off mode with less power consumption.

ここでは、記録装置の電源の状態を監視して異常時にフラグをクリアする例について説明する。なお、実施例３に従うコントローラの構成は実施例１と同様であるのでその説明は省略する。また、実施例３に従うコントローラのＣＰＵが実行する動作手順についても実施例１と同様であるのでその説明を省略する。   Here, an example will be described in which the state of the power supply of the recording apparatus is monitored and the flag is cleared when an abnormality occurs. Since the configuration of the controller according to the third embodiment is the same as that of the first embodiment, the description thereof is omitted. Further, the operation procedure executed by the CPU of the controller according to the third embodiment is also the same as that of the first embodiment, and the description thereof is omitted.

図１２は、実施例３に係る記録装置の電源回路部の構成を示すブロック図である。図１２において、実施例１の図３及び実施例２の図１１で説明したのと同じ構成要素については同じ参照番号を付している。   FIG. 12 is a block diagram illustrating the configuration of the power supply circuit unit of the recording apparatus according to the third embodiment. In FIG. 12, the same components as those described in FIG. 3 of the first embodiment and FIG. 11 of the second embodiment are denoted by the same reference numerals.

電源回路部３００は実施例１と実施例２と同様に、システム電源３０１、ＲＡＭ電源３０２、およびフラグ３０３を有し、実施例２と同様にタイマ３２１を有している。また、電源回路部３００はこの他に電圧監視回路３３１を有している。電圧監視回路３３１はＲＡＭ電源３０２の出力電圧を監視し、監視している電圧が所定の基準値を下回った場合にはフラグ３０３をクリアする信号を出力するように構成されている。   The power supply circuit unit 300 includes a system power supply 301, a RAM power supply 302, and a flag 303 as in the first and second embodiments, and includes a timer 321 as in the second embodiment. In addition, the power supply circuit unit 300 includes a voltage monitoring circuit 331. The voltage monitoring circuit 331 is configured to monitor the output voltage of the RAM power supply 302 and output a signal for clearing the flag 303 when the monitored voltage falls below a predetermined reference value.

実施例３の電源回路部３００の構成において、実施例１の図１０に示したのと同じ動作手順を実行することにより、データ保持モードから電源オンモードへの復帰ではＲＡＭ２１５を構成するＳＤＲＡＭの初期化処理が省略され高速な復帰処理が実現される。また、データ保持モードにおいて電圧監視回路３３１がＲＡＭ電源３０２の出力電圧の低下を検出するとフラグ３０３をクリアする。   In the configuration of the power supply circuit unit 300 according to the third embodiment, the same operation procedure as that shown in FIG. The high-speed return processing is realized by omitting the conversion processing. When the voltage monitoring circuit 331 detects a decrease in the output voltage of the RAM power supply 302 in the data holding mode, the flag 303 is cleared.

このとき、記録装置１００の次回の起動時にＣＰＵ２０１は、図１０のステップＳ１００３でフラグ３０３の値が「０」であるのでステップＳ１００４を実行する。この場合、電源オフモードからの起動と同様に、ステップＳ１００４で図７に示したＲＡＭ２１５の初期化処理が実行される。従って、データ保持モードにおいてＲＡＭ電源３０２の電圧が一時的に低下し、ＲＡＭ２１５が正常な動作を継続していないと考えられる場合にはデータ保持モードからの復帰であっても適切に初期化処理が実行される。   At this time, the CPU 201 executes step S1004 because the value of the flag 303 is “0” in step S1003 of FIG. In this case, the initialization process of the RAM 215 shown in FIG. 7 is executed in step S1004 in the same manner as the activation from the power-off mode. Therefore, when the voltage of the RAM power supply 302 is temporarily decreased in the data holding mode and the RAM 215 is considered not to continue normal operation, the initialization process is appropriately performed even when returning from the data holding mode. Executed.

従って以上説明した実施例によれば、データ保持モードからの高速な復帰を実現するとともに、データ保持モードにおいて一時的な電源電圧の低下があった場合にも適切にＲＡＭの初期化処理を実行することが可能になる。   Therefore, according to the embodiment described above, high-speed recovery from the data holding mode is realized, and the RAM initialization process is appropriately executed even when the power supply voltage is temporarily lowered in the data holding mode. It becomes possible.

なお、実施例３では電圧監視回路の出力信号によりフラグをクリアする場合を説明したが、本発明はこれに限定されるものではなく、電圧監視回路の出力信号によりＲＡＭ電源の出力を停止しても良い。この場合、電圧監視回路が出力電圧の異常を検出すると所定の信号を出力し、これによりＲＡＭ電源がオフ状態になって、記録装置が電源オフモードに移行した場合と同様の効果を得られることになる。   In the third embodiment, the case where the flag is cleared by the output signal of the voltage monitoring circuit has been described. However, the present invention is not limited to this, and the output of the RAM power supply is stopped by the output signal of the voltage monitoring circuit. Also good. In this case, when the voltage monitoring circuit detects an abnormality in the output voltage, a predetermined signal is output, thereby the same effect as that obtained when the RAM power is turned off and the recording apparatus shifts to the power-off mode can be obtained. become.

また、実施例１〜３では、ＤＤＲ２−ＳＤＲＡＭをＲＡＭとして用いる例について説明したが本発明はこれによって限定されるものではなく、例えば、ＤＤＲ−ＳＤＲＡＭやＳＤＲ−ＳＤＲＡＭを用いても良い。   In the first to third embodiments, the example in which the DDR2-SDRAM is used as the RAM has been described. However, the present invention is not limited thereto, and for example, a DDR-SDRAM or an SDR-SDRAM may be used.

また、本発明は、以下の処理を実行することによっても実現される。即ち、上述した実施形態の機能を実現するソフトウエア（プログラム）を、ネットワーク又は各種記憶媒体を介してシステム或は装置に供給し、そのシステム或は装置のコンピュータ（またはＣＰＵやＭＰＵ）がプログラムを読み出して実行する処理である。   The present invention can also be realized by executing the following processing. That is, software (program) that realizes the functions of the above-described embodiments is supplied to a system or apparatus via a network or various storage media, and the computer (or CPU or MPU) of the system or apparatus executes the program. It is a process to read and execute.

この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施の形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。プログラムコードを提供するための記憶媒体としては、例えば、フレキシブルディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭを用いることができる。また、コンピュータが読み出したプログラムコードを、コンピュータ上で稼動しているＯＳなどが実際の処理の一部または全部を行い、その処理によって前述した実施の形態の機能が実現される場合も含まれることは言うまでもない。   In this case, the program code itself read from the storage medium realizes the functions of the above-described embodiment, and the storage medium storing the program code constitutes the present invention. As a storage medium for providing the program code, for example, a flexible disk, hard disk, optical disk, magneto-optical disk, CD-ROM, CD-R, magnetic tape, nonvolatile memory card, and ROM can be used. In addition, the program code read by the computer may include a case where the OS or the like operating on the computer performs part or all of the actual processing, and the functions of the above-described embodiments are realized by the processing. Needless to say.

さらに、記憶媒体から読み出されたプログラムコードが、拡張ボードや拡張ユニットに備わるＣＰＵなどが処理を行って実際の処理の一部または全部を行い、その処理によって前述した実施の形態の機能が実現される場合も含まれることは言うまでもない。このとき、記憶媒体から読み出されたプログラムコードがコンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、次のプログラムコードの指示に基づき実行される。   Further, the program code read from the storage medium is processed by a CPU or the like provided in the expansion board or expansion unit to perform part or all of the actual processing, and the functions of the above-described embodiments are realized by the processing. Needless to say, it is also included. At this time, the program code read from the storage medium is written into a memory provided in a function expansion board inserted into the computer or a function expansion unit connected to the computer, and then executed based on an instruction of the next program code. .

Claims (8)

消費電力が削減されるスリープモードへの移行と前記スリープモードからの復帰が可能な記録装置であって、
モードレジスタを有するＳＤＲＡＭからなる記憶手段と、
装置が電源オフの状態から電源オンの状態に移行する場合には、前記ＳＤＲＡＭに対して初期化処理を実行し、装置が前記スリープモードから前記電源オンの状態に復帰する場合には、前記初期化処理を省略するよう制御する制御手段とを有することを特徴とする記録装置。 A recording apparatus capable of shifting to and returning from the sleep mode in which power consumption is reduced,
Storage means comprising an SDRAM having a mode register;
When the device shifts from the power-off state to the power-on state, initialization processing is performed on the SDRAM, and when the device returns from the sleep mode to the power-on state, the initial processing is performed. And a control unit that controls to omit the digitizing process. 前記ＳＤＲＡＭに電力を供給するＲＡＭ電源と前記ＳＤＲＡＭを除く装置の各部に電力を供給するシステム電源とを有する電源回路とをさらに有し、
前記制御手段はさらに、
前記装置が電源オフの状態から電源オンの状態に移行する場合には、前記ＲＡＭ電源と前記システム電源の両方をオンの状態にし、前記電源オンの状態から前記スリープモードに移行する場合には、前記ＲＡＭ電源はオンの状態に維持する一方、前記システム電源をオフの状態にし、前記スリープモードから前記電源オンの状態に復帰する場合には、前記システム電源をオンの状態にするよう制御することを特徴とする請求項１に記載の記録装置。 A power supply circuit having a RAM power supply for supplying power to the SDRAM and a system power supply for supplying power to each part of the device excluding the SDRAM;
The control means further includes
When the device transitions from a power-off state to a power-on state, both the RAM power source and the system power source are turned on, and when the device transitions from the power-on state to the sleep mode, The RAM power is kept on, while the system power is turned off, and the system power is controlled to be turned on when returning from the sleep mode to the power on state. The recording apparatus according to claim 1. 前記ＳＤＲＡＭは、ＤＤＲ−ＳＤＲＡＭ、ＤＤＲ２−ＳＤＲＡＭ、或は、ＳＤＲ−ＳＤＲＡＭであることを特徴とする請求項１又は２に記載の記録装置。   The recording apparatus according to claim 1, wherein the SDRAM is a DDR-SDRAM, a DDR2-SDRAM, or an SDR-SDRAM. 前記記録装置の動作モードの遷移を示すフラグを設定するレジスタをさらに有し、
前記制御手段は、前記電源オフの状態から前記電源オンの状態に移行する場合、及び、前記スリープモードから前記電源オンの状態に復帰する場合には、前記レジスタのフラグの値を参照し、前記フラグの値に従って、前記初期化処理を省略するかどうかを制御することを特徴とする請求項１乃至３のいずれか１項に記載の記録装置。 A register for setting a flag indicating a transition of an operation mode of the recording apparatus;
The control means refers to the value of the flag of the register when transitioning from the power-off state to the power-on state and when returning from the sleep mode to the power-on state, 4. The recording apparatus according to claim 1, wherein whether or not to omit the initialization process is controlled according to a flag value. 前記装置が前記電源オンの状態から前記スリープモードに移行すると計時を開始するタイマをさらに有し、
前記制御手段はさらに、前記タイマによる計時時間が予め定められた時間に到達すると、前記ＲＡＭ電源をオフの状態にして、前記装置を電源オフの状態にするよう制御することを特徴とする請求項４に記載の記録装置。 A timer that starts timing when the device shifts from the power-on state to the sleep mode;
The control means further controls to turn off the RAM power and to turn off the device when the time measured by the timer reaches a predetermined time. 4. The recording device according to 4. 前記ＲＡＭ電源の出力電圧を監視する電圧監視回路をさらに有し、
前記制御手段は、前記電圧監視回路により監視される電圧が予め定められた基準値を下回った場合には、前記レジスタのフラグの値をクリアするよう制御することを特徴とする請求項５に記載の記録装置。 A voltage monitoring circuit for monitoring an output voltage of the RAM power supply;
6. The control unit according to claim 5, wherein when the voltage monitored by the voltage monitoring circuit falls below a predetermined reference value, the control means controls to clear the value of the flag of the register. Recording device. 前記初期化処理は、前記ＳＤＲＡＭのモードレジスタのセットや全バンクのプリチャージを含むことを特徴とする請求項１乃至６のいずれか１項に記載の記録装置。   The recording apparatus according to claim 1, wherein the initialization process includes setting a mode register of the SDRAM and precharging all banks. 消費電力が削減されるスリープモードへの移行と前記スリープモードからの復帰が可能であり、モードレジスタを有するＳＤＲＡＭからなる記憶手段を備えた記録装置の動作の制御方法であって、
装置が電源オフの状態から電源オンの状態に移行する場合には、前記ＳＤＲＡＭに対して初期化処理を実行し、装置が前記スリープモードから前記電源オンの状態に復帰する場合には、前記初期化処理を省略するよう制御することを特徴とする記録装置の動作の制御方法。 A method for controlling the operation of a recording apparatus including a storage unit made of an SDRAM having a mode register, capable of shifting to and returning from the sleep mode in which power consumption is reduced,
When the device shifts from the power-off state to the power-on state, initialization processing is performed on the SDRAM, and when the device returns from the sleep mode to the power-on state, the initial processing is performed. A control method for the operation of a recording apparatus, wherein control is performed so as to omit the digitizing process.
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* Cited by examiner, † Cited by third party
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