JP2012205298A - Digital signal processor and program - Google Patents
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Abstract
Description
この発明は、音声、画像等のフィルタ処理に好適なデジタル信号処理装置およびプログラムに関する。 The present invention relates to a digital signal processing apparatus and program suitable for filter processing of sound, images, and the like.
周知の通り、ＤＳＰ（Digital Signal Processor；デジタル信号処理装置）は、高速動作可能な乗加算器を備えており、一定時間長の演算周期毎にこの乗加算器を利用した各種の信号処理を繰り返すプロセッサである。例えば音声信号の信号処理を実行するＤＳＰの場合、音声信号のサンプリング周期を演算周期とし、演算周期毎に処理対象サンプル列を更新しつつ処理対象サンプル列の各サンプルに対する係数の乗算処理と乗算結果の加算処理を繰り返す。音声信号に対するＦＩＲ（Finite Impulse Response；有限インパルス応答）フィルタ処理を例に挙げると、あるサンプリング周期（演算周期）Ｔ（ｎ）において、ＤＳＰは次式に示す各乗加算処理を乗加算器に順次実行させる。
ＡＣＣ＝Ｃ（０）＊Ｘ（ｎ）
ＡＣＣ＋＝Ｃ（１）＊Ｘ（ｎ−１）
ＡＣＣ＋＝Ｃ（２）＊Ｘ（ｎ−２）
：
ＡＣＣ＋＝Ｃ（ｋ−２）＊Ｘ（ｎ−ｋ＋２）
ＡＣＣ＋＝Ｃ（ｋ−１）＊Ｘ（ｎ−ｋ＋１）
……（１）
As is well known, a DSP (Digital Signal Processor) includes a multiplier / adder capable of high-speed operation, and repeats various signal processing using the multiplier / adder for every calculation period of a certain time length. It is a processor. For example, in the case of a DSP that performs signal processing of an audio signal, the sampling cycle of the audio signal is set as a calculation cycle, and the coefficient multiplication process and the multiplication result for each sample of the sample row to be processed are updated for each calculation cycle. Repeat the addition process. Taking an FIR (Finite Impulse Response) filter process for an audio signal as an example, in a certain sampling period (calculation period) T (n), the DSP sequentially applies each multiplication and addition process shown in the following equation to the multiplier / adder. Let it run.
ACC = C (0) * X (n)
ACC + = C (1) * X (n-1)
ACC + = C (2) * X (n-2)
:
ACC + = C (k−2) * X (n−k + 2)
ACC + = C (k−1) * X (n−k + 1)
...... (1)
ここで、Ｘ（ｎ）は、当該サンプリング周期Ｔ（ｎ）において、処理対象サンプル列に加わったサンプル、Ｘ（ｎ−ｊ）は、当該サンプリング周期Ｔ（ｎ）のｊサンプリング周期だけ前のサンプリング周期Ｔ（ｎ−ｊ）において処理対象サンプル列に加わったサンプルである。また、“＊”は乗算処理を示す。また、“ＡＣＣ＝”は、右辺の乗算結果をアキュムレータＡＣＣに格納する処理を示し、“ＡＣＣ＋＝”は、右辺の乗算結果を現状のアキュムレータＡＣＣの格納内容に加えたものをアキュムレータＡＣＣに格納する処理を示す。 Here, X (n) is a sample added to the sample sequence to be processed in the sampling cycle T (n), and X (n−j) is a sampling that is j sampling cycles before the sampling cycle T (n). It is a sample that has been added to the processing target sample sequence in the cycle T (n−j). “*” Indicates multiplication processing. “ACC =” indicates a process of storing the multiplication result of the right side in the accumulator ACC, and “ACC + =” stores the addition result of the multiplication result of the right side in the accumulator ACC in the accumulator ACC. Indicates processing.
そして、新たなサンプリング周期Ｔ（ｎ＋１）になると、ＤＳＰは次式に示す各乗加算処理を乗加算器に順次実行させる。
ＡＣＣ＝Ｃ（０）＊Ｘ（ｎ＋１）
ＡＣＣ＋＝Ｃ（１）＊Ｘ（ｎ）
ＡＣＣ＋＝Ｃ（２）＊Ｘ（ｎ−１）
：
ＡＣＣ＋＝Ｃ（ｋ−２）＊Ｘ（ｎ−ｋ＋３）
ＡＣＣ＋＝Ｃ（ｋ−１）＊Ｘ（ｎ−ｋ＋２）
……（２）
Then, when the new sampling period T (n + 1) is reached, the DSP causes the multiplier / adder to sequentially execute the multiplication / addition processing shown in the following equations.
ACC = C (0) * X (n + 1)
ACC + = C (1) * X (n)
ACC + = C (2) * X (n-1)
:
ACC + = C (k−2) * X (n−k + 3)
ACC + = C (k−1) * X (n−k + 2)
(2)
このように、サンプリング周期Ｔ（ｎ＋１）では、新たなサンプルＸ（ｎ＋１）を処理対象サンプル列に加えるとともに、最も古いサンプルＸ（ｎ−ｋ＋１）を処理対象サンプル列から追い出すサンプル列更新処理が行われ、このサンプル列更新処理を経た処理対象サンプル列Ｘ（ｎ＋１）〜Ｘ（ｎ−ｋ＋２）に対して、サンプリング周期Ｔ（ｎ）において使用したものを同じ係数列Ｃ（０）〜Ｃ（ｋ−１）を用いた乗加算処理（この例では畳み込み演算処理）が実行される。 In this way, in the sampling period T (n + 1), a new sample X (n + 1) is added to the processing target sample sequence, and a sample sequence update process for expelling the oldest sample X (n−k + 1) from the processing target sample sequence is performed. For the processing target sample strings X (n + 1) to X (n−k + 2) that have undergone this sample string update process, the same coefficient strings C (0) to C (k) used in the sampling period T (n) are used. -1) is executed (convolution operation processing in this example).
以上、音声信号に対するＦＩＲフィルタ処理を例に挙げたが、ＩＩＲフィルタ（Infinite
Impulse Response；無限インパルス応答）処理等の他の信号処理を実行する動作も基本的に上記と同様である。
In the above, the FIR filter processing for the audio signal has been described as an example, but the IIR filter (Infinite
The operation of executing other signal processing such as Impulse Response (infinite impulse response) processing is basically the same as described above.
ところで、ＤＳＰを利用した電子機器として高機能なものを実現しようとすると、ＤＳＰの実行対象である信号処理が大規模化し、１演算周期の間に実行すべき乗加算処理の回数が増加することとなる。しかしながら、乗加算器が１演算周期の間に実行可能な乗加算処理の回数には限界がある。従来技術の下では、この乗加算処理の実行回数の限界がＤＳＰを利用した電子機器の高機能化の障害となっていた。 By the way, if it is intended to realize a high-performance electronic device using a DSP, the signal processing that is the execution target of the DSP becomes large, and the number of multiplication / addition processing to be executed during one operation cycle increases. Become. However, there is a limit to the number of multiplication / addition processes that the multiplier / adder can execute during one calculation cycle. Under the prior art, the limit of the number of executions of this multiplication / addition processing has been an obstacle to the enhancement of the functionality of electronic devices using DSP.
この問題を解決するために、例えば２個の乗加算器をＤＳＰに設けることが考えられる。この２個の乗加算器を利用して、２種類の乗加算処理を並列実行させることができれば、計算上は、１演算周期内に実行可能な乗加算処理の回数を２倍にすることができる。 In order to solve this problem, for example, two DSPs may be provided in the DSP. If two types of multiplication / addition processing can be executed in parallel using these two multiplier / adders, the number of multiplication / addition processing that can be executed within one calculation cycle can be doubled. it can.
しかしながら、２個の乗加算器を利用した２種類の乗加算処理を並列実行するためには、それらの乗加算処理に使用する２個のサンプルをメモリから読み出さなくてはならない。現状の技術では、メモリのアクセス時間の制約があるため、乗加算器が乗加算処理を１回実行する１サイクルの間に２個のサンプルをメモリから読み出すことは困難である。このため、１演算周期内に実行可能な乗加算処理の回数を増加させることは困難である。 However, in order to execute two types of multiplication / addition processing using two multiplier / adders in parallel, two samples used for the multiplication / addition processing must be read from the memory. In the current technology, there is a restriction on the access time of the memory, so it is difficult to read two samples from the memory during one cycle when the multiplier / adder executes the multiplication / addition process once. For this reason, it is difficult to increase the number of multiplication and addition processes that can be executed within one calculation cycle.
この問題を解決するために、例えばメモリの１アドレスに対応した記憶領域内にサンプル２個を格納し、必要なサンプルを読み出すためのメモリアクセス回数を減らす方法を採ることも考えられる。すなわち、例えば前掲式（１）の演算に使用するサンプルＸ（ｎ）およびＸ（ｎ−１）の組、サンプルＸ（ｎ−２）およびＸ（ｎ−３）の組、…を各々１アドレスに対応した各記憶領域に格納しておくのである。 In order to solve this problem, for example, a method of storing two samples in a storage area corresponding to one address of the memory and reducing the number of memory accesses for reading out the necessary samples can be considered. That is, for example, a set of samples X (n) and X (n−1), a set of samples X (n−2) and X (n−3), etc. used for the calculation of the above formula (1) are each one address. It is stored in each storage area corresponding to.
この場合、上述したサンプリング周期Ｔ（ｎ）では、サンプルＸ（ｎ）およびＸ（ｎ−１）の組を１回のメモリアクセスにより読み出して係数Ｃ（０）およびＣ（１）と各サンプルとの乗算および乗算結果の加算を実行し、後続のサンプルの組についても同様の演算を繰り返すことが可能である。 In this case, in the above-described sampling period T (n), the set of samples X (n) and X (n−1) is read out by one memory access, and the coefficients C (0) and C (1) and each sample are read. It is possible to execute the same multiplication and addition of the multiplication results, and repeat the same operation for the subsequent sample set.
しかしながら、次のサンプリング周期Ｔ（ｎ＋１）になると、前掲式（２）に示すように、係数Ｃ（０）およびＣ（１）との乗算に使用するサンプルは、サンプルＸ（ｎ＋１）およびＸ（ｎ）の組となる。これらのサンプルの組は、１アドレスに対応した記憶領域に格納されていないため、１回のメモリアクセスにより読み出すことはできない。 However, at the next sampling period T (n + 1), as shown in Equation (2), the samples used for multiplication with the coefficients C (0) and C (1) are samples X (n + 1) and X ( n). Since these sample sets are not stored in the storage area corresponding to one address, they cannot be read by one memory access.
このように１アドレスに対応した記憶領域に２個のサンプルを格納する方法を採ったとしても、複数の演算周期を通じてみると、メモリアクセス回数を減らすことができない。結局、この方法を採ったとしても、１演算周期内に実行可能な乗加算処理の回数を増加させることは困難である。 Even if the method of storing two samples in the storage area corresponding to one address is employed, the number of memory accesses cannot be reduced through a plurality of calculation cycles. After all, even if this method is adopted, it is difficult to increase the number of multiplication / addition processes that can be executed within one calculation cycle.
本発明は以上説明した事情に鑑みてなされたものであり、１演算周期内に実行可能な乗加算処理の回数を増加させることが可能なＤＳＰおよびそのプログラムを提供することを目的としている。 The present invention has been made in view of the circumstances described above, and an object thereof is to provide a DSP capable of increasing the number of multiplication / addition processes that can be executed within one calculation cycle and a program thereof.
この発明は、演算周期毎に、処理対象サンプル列を更新しつつ、処理対象サンプル列の各サンプルと係数とを乗算し、各乗算結果を加算した信号処理結果を生成する信号処理を繰り返すデジタル信号処理装置において、係数とサンプルとを乗算し、乗算結果と他のデータとの加算を行う乗加算処理を各々実行する複数の乗加算器と、各演算周期において、当該演算周期での信号処理結果を得るのに必要な乗加算処理の一部を前記複数の乗加算器のうちの１つの乗加算器に実行させ、残りの乗加算処理を当該演算周期の直前の１または複数の演算周期において前記複数の乗加算器のうちの他の乗加算器に実行させ、各演算周期において、前記複数の乗加算器に実行させる乗加算処理のうち共通のサンプルを対象とした複数の乗加算処理を実行するために当該共通のサンプルをメモリから読み出し、当該複数の乗加算処理を前記複数の乗加算器に実行させる制御手段とを具備することを特徴とするデジタル信号処理装置を提供する。また、この発明は、コンピュータを上記複数の乗加算器および制御手段として機能させるプログラムを提供する。 The present invention is a digital signal that repeats signal processing for generating a signal processing result obtained by multiplying each sample of a processing target sample sequence by a coefficient and adding each multiplication result while updating the processing target sample sequence for each calculation cycle. In the processing device, a plurality of multipliers / adders for multiplying a coefficient and a sample, and adding a multiplication result and other data, respectively, and a signal processing result in the calculation cycle in each calculation cycle Part of the multiplication / addition processing necessary to obtain the above is executed by one of the plurality of multiplication / adders, and the remaining multiplication / addition processing is performed in one or more calculation cycles immediately before the calculation cycle. A plurality of multiplication / addition processes for a common sample among the multiplication / addition processes to be executed by the other multiplier / adders of the plurality of multiplier / adders and to be executed by the plurality of multiplier / adders in each calculation cycle. Execute The common sample read from the memory in order to provide a digital signal processing apparatus characterized by comprising a control means for executing the plurality of multiplication and addition processing on the plurality of multiplication and addition circuit. The present invention also provides a program for causing a computer to function as the plurality of multipliers / adders and control means.
かかる発明によれば、複数の連続した演算周期内において、共通のサンプルを対象とする複数の乗加算処理が１回のメモリからのサンプル読み出し後に同時に実行される。従って、１演算周期内に実行可能な乗加算処理の回数を増加させることができる。 According to this invention, a plurality of multiplication / addition processes for a common sample are simultaneously executed after reading a sample from one memory within a plurality of consecutive calculation cycles. Therefore, it is possible to increase the number of multiplication / addition processes that can be executed within one calculation cycle.
なお、ＤＳＰの高速化技術に関する文献として特許文献１がある。しかしながら、この特許文献１は、ＦＩＲフィルタ処理において、同一係数との乗算を行うサンプルを予め加算して加算結果を当該係数と乗算することにより乗算回数を減らす技術を開示するものであり、本願発明のようにサンプルのメモリからの読み出し回数を減らす手段を開示するものではない。
以下、図面を参照し、この発明の実施形態について説明する。
＜第１実施形態＞
図１は、この発明の第１実施形態であるＤＳＰの構成を示すブロック図である。
図１に示すように、本実施形態によるＤＳＰは、制御部１と、２個の乗加算器ＭＡＣ０およびＭＡＣ１と、レジスタ部２と、データメモリ３とを有する。制御部１は、フィルタ処理を実行するためのプログラムを記憶したプログラムメモリと、このプログラムに記憶されたプログラムの各命令を順次読み出して解釈し、乗加算器ＭＡＣ０およびＭＡＣ１の制御、レジスタ部２の制御等を行う命令デコーダと、フィルタ処理に使用される係数を記憶する係数メモリを含む。レジスタ部２は、各種のレジスタの集合体である。このレジスタ部２を構成する各レジスタには、乗加算器ＭＡＣ０およびＭＡＣ１の各乗加算結果を記憶するためのアキュムレータＡＣＣ０およびＡＣＣ１や、フィルタ処理に使用する係数を記憶するためのレジスタ（図示略）が含まれる。データメモリ３は、信号処理に使用する処理対象サンプル列を記憶するためのメモリである。このデータメモリ３は、図示の例では、ＤＳＰに内蔵された要素であるが、ＤＳＰの外付けのメモリであってもよい。
Embodiments of the present invention will be described below with reference to the drawings.
<First Embodiment>
FIG. 1 is a block diagram showing the configuration of a DSP according to the first embodiment of the present invention.
As shown in FIG. 1, the DSP according to the present embodiment includes a
データメモリ３には、演算周期毎に新たに処理対象サンプル列に加わるサンプルが書き込まれる。制御部１は、プログラムメモリに記憶されたプログラムに従って乗加算器ＭＡＣ０およびＭＡＣ１とレジスタ部２を制御し、現時点までにデータメモリ３に記憶された処理対象サンプル列を使用したフィルタ処理を実行する。
In the
本実施形態の特徴は、制御部１がフィルタ処理のために実行するプログラムの内容、特にフィルタ処理を構成する各種の乗加算処理を乗加算器ＭＡＣ０およびＭＡＣ１に実行させる手順にある。さらに詳述すると、本実施形態において制御部１は、各演算周期において、当該演算周期での信号処理結果を得るのに必要な乗加算処理の一部を乗加算器ＭＡＣ０に実行させ、残りの乗加算処理を当該演算周期の直前の演算周期において乗加算器ＭＡＣ１に実行させ、各演算周期において、乗加算器ＭＡＣ０およびＭＡＣ１に実行させる乗加算処理のうち共通のサンプルを対象とした複数の乗加算処理を実行するために当該サンプルをデータメモリ３から読み出し、当該複数の乗加算処理を乗加算器ＭＡＣ０およびＭＡＣ１に実行させる。
The feature of this embodiment is the procedure for causing the multipliers / adders MAC0 and MAC1 to execute the contents of the program executed by the
図２は、本実施形態によるＤＳＰの実行対象の例である各種のフィルタ処理を示す図である。図２（ａ）は周知のＦＩＲフィルタ処理、図２（ｂ）は周知のＩＩＲフィルタ処理、図２（ｃ）は画像に対して実行される周知のフィルタ処理を各々示している。以下、これらの各例について、本実施形態において実行されるフィルタ処理の手順を説明する。 FIG. 2 is a diagram illustrating various filter processes which are examples of DSP execution targets according to the present embodiment. 2A shows a known FIR filter process, FIG. 2B shows a known IIR filter process, and FIG. 2C shows a known filter process performed on an image. Hereinafter, the filter processing procedure executed in this embodiment will be described for each of these examples.
図３は、本実施形態によるＤＳＰの図２（ａ）のフィルタ処理の実行例を示す図である。仮に１個の乗加算器のみを使用するとした場合、図２（ａ）のフィルタ処理結果を得るために、演算周期Ｔ（ｎ）では、次式の演算を１個の乗加算器に実行させる必要がある。
ＡＣＣ＝Ｃ（０）＊Ｘ（ｎ）
ＡＣＣ＋＝Ｃ（１）＊Ｘ（ｎ−１）
ＡＣＣ＋＝Ｃ（２）＊Ｘ（ｎ−２）
ＡＣＣ＋＝Ｃ（３）＊Ｘ（ｎ−３）
……（３）
この場合、サンプルＸ（ｎ）〜Ｘ（ｎ−３）を得るために、１演算周期内に４回のメモリアクセスを行う必要がある。
FIG. 3 is a diagram showing an execution example of the filter processing of FIG. 2A of the DSP according to the present embodiment. If only one multiplier / adder is used, in order to obtain the filter processing result of FIG. 2 (a), the calculation of the following equation is executed by one multiplier / adder in the calculation cycle T (n). There is a need.
ACC = C (0) * X (n)
ACC + = C (1) * X (n-1)
ACC + = C (2) * X (n-2)
ACC + = C (3) * X (n-3)
...... (3)
In this case, in order to obtain samples X (n) to X (n−3), it is necessary to perform memory access four times within one calculation cycle.
また、１つ前の演算周期Ｔ（ｎ−１）では、次式の演算を１個の乗加算器に実行させる必要がある。
ＡＣＣ＝Ｃ（０）＊Ｘ（ｎ−１）
ＡＣＣ＋＝Ｃ（１）＊Ｘ（ｎ−２）
ＡＣＣ＋＝Ｃ（２）＊Ｘ（ｎ−３）
ＡＣＣ＋＝Ｃ（３）＊Ｘ（ｎ−４）
……（４）
この場合も、サンプルＸ（ｎ−１）〜Ｘ（ｎ−４）を得るために、１演算周期内に４回のメモリアクセスを行う必要がある。
In the previous calculation cycle T (n−1), it is necessary to cause one multiplier / adder to execute the following expression.
ACC = C (0) * X (n-1)
ACC + = C (1) * X (n-2)
ACC + = C (2) * X (n-3)
ACC + = C (3) * X (n-4)
...... (4)
Also in this case, in order to obtain samples X (n−1) to X (n−4), it is necessary to perform memory access four times within one calculation cycle.
しかしながら、２つの演算周期Ｔ（ｎ−１）およびＴ（ｎ）を通じて見ると、両演算周期において実行すべき乗加算処理群は、共通するサンプルＸ（ｎ−１）、Ｘ（ｎ−２）、Ｘ（ｎ−３）を対象とした乗加算処理の組を含んでいる。 However, when viewed through the two computation cycles T (n−1) and T (n), the multiplication and addition processing group to be executed in both computation cycles is a common sample X (n−1), X (n−2), A set of multiplication and addition processes for X (n-3) is included.
そこで、制御部１は、演算周期Ｔ（ｎ）では前掲式（３）の各乗加算処理の一部のみを乗加算器ＭＡＣ０に実行させ、残りの乗加算処理を直前の演算周期Ｔ（ｎ−１）に乗加算器ＭＡＣ１に実行させ、この演算周期Ｔ（ｎ−１）における乗加算器ＭＡＣ１の乗加算処理の結果を演算周期Ｔ（ｎ）に乗加算器ＭＡＣ０に引き継がせる。具体的には次の通りである。
Therefore, the
まず、制御部１は、演算周期Ｔ（ｎ−１）において次式の乗加算処理を乗加算器ＭＡＣ１に実行させる。
ＡＣＣ１＝Ｃ（１）＊Ｘ（ｎ−１）
ＡＣＣ１＋＝Ｃ（３）＊Ｘ（ｎ−３）
……（５）
First, the
ACC1 = C (1) * X (n-1)
ACC1 + = C (3) * X (n-3)
...... (5)
次に制御部１は、演算周期Ｔ（ｎ）において次式の乗加算処理を乗加算器ＭＡＣ０に実行させる。
ＡＣＣ０＝ＡＣＣ１
ＡＣＣ０＋＝Ｃ（０）＊Ｘ（ｎ）
ＡＣＣ０＋＝Ｃ（２）＊Ｘ（ｎ−２）
……（６）
この結果、演算周期Ｔ（ｎ）では最終的に前掲式（３）の演算処理結果と同じものがアキュムレータＡＣＣ０に格納されることとなる。
Next, the
ACC0 = ACC1
ACC0 + = C (0) * X (n)
ACC0 + = C (2) * X (n-2)
...... (6)
As a result, in the calculation cycle T (n), the same result as the calculation process of the above equation (3) is finally stored in the accumulator ACC0.
以上の関係は演算周期Ｔ（ｎ）と演算周期Ｔ（ｎ＋１）との間でも成立する。１個の乗加算器ＭＡＣのみが使用可能であるとすると、演算周期Ｔ（ｎ＋１）では、次式の演算を乗加算器ＭＡＣに実行させる必要がある。
ＡＣＣ＝Ｃ（０）＊Ｘ（ｎ＋１）
ＡＣＣ＋＝Ｃ（１）＊Ｘ（ｎ）
ＡＣＣ＋＝Ｃ（２）＊Ｘ（ｎ−１）
ＡＣＣ＋＝Ｃ（３）＊Ｘ（ｎ−２）
……（７）
そして、１つ前の演算周期Ｔ（ｎ）では、前掲式（３）の演算を１個の乗加算器ＭＡＣに実行させる必要がある。
The above relationship is also established between the calculation cycle T (n) and the calculation cycle T (n + 1). Assuming that only one multiplier / adder MAC can be used, it is necessary to cause the multiplier / adder MAC to execute the calculation of the following equation in the calculation cycle T (n + 1).
ACC = C (0) * X (n + 1)
ACC + = C (1) * X (n)
ACC + = C (2) * X (n-1)
ACC + = C (3) * X (n-2)
...... (7)
In the previous calculation cycle T (n), it is necessary to cause one multiplier / adder MAC to execute the calculation of the above equation (3).
そこで、制御部１は、演算周期Ｔ（ｎ）において次式の乗加算処理を乗加算器ＭＡＣ１に実行させる。
ＡＣＣ１＝Ｃ（１）＊Ｘ（ｎ）
ＡＣＣ１＋＝Ｃ（３）＊Ｘ（ｎ−２）
……（８）
Therefore, the
ACC1 = C (1) * X (n)
ACC1 + = C (3) * X (n-2)
...... (8)
次に制御部１は、演算周期Ｔ（ｎ＋１）において次式の乗加算処理を乗加算器ＭＡＣ０に実行させる。
ＡＣＣ０＝ＡＣＣ１
ＡＣＣ０＋＝Ｃ（０）＊Ｘ（ｎ＋１）
ＡＣＣ０＋＝Ｃ（２）＊Ｘ（ｎ−１）
……（９）
この結果、演算周期Ｔ（ｎ＋１）では最終的に前掲式（７）の演算処理結果と同じものがアキュムレータＡＣＣ０に格納されることとなる。
Next, the
ACC0 = ACC1
ACC0 + = C (0) * X (n + 1)
ACC0 + = C (2) * X (n-1)
...... (9)
As a result, in the calculation cycle T (n + 1), the same result as the calculation process of the above equation (7) is finally stored in the accumulator ACC0.
ここで、演算周期Ｔ（ｎ）に着目すると、共通のサンプルＸ（ｎ）を使用した２つの乗加算処理の組と、共通のサンプルＸ（ｎ−２）を使用した２つの乗加算処理の組が実行対象となっている。 Here, paying attention to the calculation cycle T (n), two sets of multiplication / addition processing using the common sample X (n) and two multiplication / addition processing using the common sample X (n−2) are performed. The group is the execution target.
そこで、演算周期Ｔ（ｎ）において、制御部１は、サンプルＸ（ｎ）をデータメモリ３から読み出して、次式の乗加算処理を乗加算器ＭＡＣ０およびＭＡＣ１に同時に実行させる。
ＡＣＣ０＋＝Ｃ（０）＊Ｘ（ｎ）
ＡＣＣ１＝Ｃ（１）＊Ｘ（ｎ）
……（１０）
Therefore, in the calculation cycle T (n), the
ACC0 + = C (0) * X (n)
ACC1 = C (1) * X (n)
...... (10)
次に、制御部１は、サンプルＸ（ｎ−２）をデータメモリ３から読み出して、次式の乗加算処理を乗加算器ＭＡＣ０およびＭＡＣ１に同時に実行させるのである。
ＡＣＣ０＋＝Ｃ（２）＊Ｘ（ｎ−２）
ＡＣＣ１＋＝Ｃ（３）＊Ｘ（ｎ−２）
……（１１）
他の演算周期Ｔ（ｎ−１）およびＴ（ｎ＋１）についても同様である。
Next, the
ACC0 + = C (2) * X (n-2)
ACC1 + = C (3) * X (n-2)
...... (11)
The same applies to the other calculation cycles T (n−1) and T (n + 1).
このように１個の乗加算器ＭＡＣを使用したフィルタ処理では１演算周期内に４回のメモリアクセスが必要であったが、本実施形態における２個の乗加算器ＭＡＣ０およびＭＡＣ１を使用したフィルタ処理では、１演算周期内に２回のメモリアクセスを行えば済む。 As described above, in the filter processing using one multiplier / adder MAC, four memory accesses are required within one calculation cycle, but the filter using two multiplier / adders MAC0 and MAC1 in this embodiment is used. In the processing, it is sufficient to perform memory access twice within one calculation cycle.
図４は、本実施形態によるＤＳＰの図２（ｂ）のフィルタ処理の実行例を示す図である。仮に１個の乗加算器のみを使用するとした場合、図２（ｂ）のフィルタ処理結果を得るために、演算周期Ｔ（ｎ）では、次式の演算を１個の乗加算器ＭＡＣに実行させる必要がある。
ＡＣＣ＋＝Ｃ（０）＊Ｘ（ｎ）
ＡＣＣ＋＝Ｃ（１）＊Ｘ（ｎ−１）
ＡＣＣ＋＝Ｃ（２）＊Ｘ（ｎ−２）
ＡＣＣ＋＝Ｃ（３）＊Ｙ（ｎ−１）
ＡＣＣ＋＝Ｃ（４）＊Ｙ（ｎ−２）
……（１２）
上記式（１３）の各演算を実行することにより、最終的に演算周期Ｔ（ｎ）におけるＩＩＲフィルタの出力信号Ｙ（ｎ）がアキュムレータＡＣＣに格納される。
この場合、１演算周期内に５回のメモリアクセスを行う必要がある。
FIG. 4 is a diagram showing an execution example of the filter processing of FIG. 2B of the DSP according to the present embodiment. If only one multiplier / adder is used, in order to obtain the filter processing result of FIG. 2 (b), the calculation of the following expression is performed on one multiplier / adder MAC in the calculation cycle T (n). It is necessary to let
ACC + = C (0) * X (n)
ACC + = C (1) * X (n-1)
ACC + = C (2) * X (n-2)
ACC + = C (3) * Y (n-1)
ACC + = C (4) * Y (n-2)
(12)
By executing each calculation of the above equation (13), the output signal Y (n) of the IIR filter in the calculation cycle T (n) is finally stored in the accumulator ACC.
In this case, it is necessary to perform memory access five times within one calculation cycle.
また、１つ前の演算周期Ｔ（ｎ−１）では、次式の演算を１個の乗加算器ＭＡＣに実行させる必要がある。
ＡＣＣ＋＝Ｃ（０）＊Ｘ（ｎ−１）
ＡＣＣ＋＝Ｃ（１）＊Ｘ（ｎ−２）
ＡＣＣ＋＝Ｃ（２）＊Ｘ（ｎ−３）
ＡＣＣ＋＝Ｃ（３）＊Ｙ（ｎ−２）
ＡＣＣ＋＝Ｃ（４）＊Ｙ（ｎ−３）
……（１３）
この場合も、１演算周期内に５回のメモリアクセスを行う必要がある。
In the previous calculation cycle T (n−1), it is necessary to cause one multiplier / adder MAC to execute the following equation.
ACC + = C (0) * X (n-1)
ACC + = C (1) * X (n-2)
ACC + = C (2) * X (n-3)
ACC + = C (3) * Y (n−2)
ACC + = C (4) * Y (n-3)
(13)
Also in this case, it is necessary to perform memory access five times within one calculation cycle.
そこで、制御部１は、演算周期Ｔ（ｎ）では前掲式（１２）の各乗加算処理の一部のみを乗加算器ＭＡＣ０に実行させ、残りの乗加算処理を直前の演算周期Ｔ（ｎ−１）に乗加算器ＭＡＣ１に実行させ、この演算周期Ｔ（ｎ−１）における乗加算器ＭＡＣ１の乗加算処理の結果を演算周期Ｔ（ｎ）に乗加算器ＭＡＣ０に引き継がせる。具体的には次の通りである。
Therefore, the
まず、制御部１は、演算周期Ｔ（ｎ−１）において次式の乗加算処理を乗加算器ＭＡＣ１に実行させる。
ＡＣＣ１＝Ｃ（１）＊Ｘ（ｎ−１）
ＡＣＣ１＋＝Ｃ（４）＊Ｙ（ｎ−２）
……（１４）
First, the
ACC1 = C (1) * X (n-1)
ACC1 + = C (4) * Y (n-2)
(14)
次に制御部１は、演算周期Ｔ（ｎ）において次式の乗加算処理を乗加算器ＭＡＣ０に実行させる。
ＡＣＣ０＝ＡＣＣ１
ＡＣＣ０＋＝Ｃ（０）＊Ｘ（ｎ）
ＡＣＣ０＋＝Ｃ（２）＊Ｘ（ｎ−２）
ＡＣＣ０＋＝Ｃ（３）＊Ｙ（ｎ−１）
……（１５）
この結果、演算周期Ｔ（ｎ）では最終的に前掲式（１２）の演算処理結果と同じものがアキュムレータＡＣＣ０に格納されることとなる。
Next, the
ACC0 = ACC1
ACC0 + = C (0) * X (n)
ACC0 + = C (2) * X (n-2)
ACC0 + = C (3) * Y (n-1)
...... (15)
As a result, in the calculation cycle T (n), the same result as the calculation process of the above equation (12) is finally stored in the accumulator ACC0.
以上の関係は演算周期Ｔ（ｎ）と演算周期Ｔ（ｎ＋１）との間でも成立する。このため、演算周期Ｔ（ｎ）において乗加算器ＭＡＣ０およびＭＡＣ１が実行する乗加算処理の内容は図４に示す通りとなる。そこで、演算周期Ｔ（ｎ）において制御部１は、サンプルＸ（ｎ）をデータメモリ３から読み出して、ＡＣＣ０＋＝Ｃ（０）＊Ｘ（ｎ）なる乗加算処理とＡＣＣ１＝Ｃ（１）＊Ｘ（ｎ）なる乗加算処理とを乗加算器ＭＡＣ０およびＭＡＣ１に各々実行させる。次いでサンプルＸ（ｎ−２）をデータメモリ３から読み出して、ＡＣＣ０＋＝Ｃ（２）＊Ｘ（ｎ−２）なる乗加算処理を乗加算器ＭＡＣ０に実行させる。次いでサンプルＹ（ｎ−１）をデータメモリ３から読み出して、ＡＣＣ０＋＝Ｃ（３）＊Ｙ（ｎ−１）なる乗加算処理とＡＣＣ１＋＝Ｃ（４）＊Ｙ（ｎ−１）なる乗加算処理とを乗加算器ＭＡＣ０およびＭＡＣ１に各々実行させる。
The above relationship is also established between the calculation cycle T (n) and the calculation cycle T (n + 1). Therefore, the contents of the multiplication / addition processing executed by the multipliers / adders MAC0 and MAC1 in the calculation cycle T (n) are as shown in FIG. Therefore, in the calculation cycle T (n), the
以上のように図２（ｂ）のＩＩＲフィルタ処理を１個の乗加算器を使用して実行する場合には１演算周期内に５回のメモリアクセスが必要であったが、本実施形態における２個の乗加算器ＭＡＣ０およびＭＡＣ１を使用したＩＩＲフィルタ処理では、１演算周期内に３回のメモリアクセスを行えば済む。 As described above, when the IIR filter process of FIG. 2B is executed using one multiplier / adder, five memory accesses are required within one calculation cycle. In the IIR filter processing using the two multipliers / adders MAC0 and MAC1, it is sufficient to perform three memory accesses within one calculation cycle.
図５は、本実施形態によるＤＳＰの図２（ｃ）のフィルタ処理の実行例を示す図である。図２（ｃ）のフィルタ処理では、演算周期毎に３行３列の９個の画素Ｐ（ｉｘ＋Δｘ、ｉｙ＋Δｙ）（Δｘ＝−１〜＋１、Δｙ＝−１〜＋１）に係数Ｃ（０）〜Ｃ（８）を乗算して加算し、３行３列の画素行列の中心の画素Ｐ（ｉｘ、ｉｙ）についてのフィルタ処理結果を生成する。そして、演算周期毎に係数の乗算対象となる３行３列の画素を横方向に１画素シフトする（ｉｘ＝ｉｘ＋１）。 FIG. 5 is a diagram showing an execution example of the filter processing of FIG. 2C of the DSP according to the present embodiment. In the filter processing of FIG. 2C, the coefficient C (0) is applied to nine pixels P (ix + Δx, iy + Δy) (Δx = −1 to +1, Δy = −1 to +1) in 3 rows and 3 columns every calculation cycle. ˜C (8) is multiplied and added to generate the filter processing result for the pixel P (ix, iy) at the center of the 3 × 3 pixel matrix. Then, the pixels in the 3 rows and 3 columns, which are the multiplication targets of the coefficients, are shifted by one pixel in the horizontal direction (ix = ix + 1) for each calculation cycle.
図５に示すように、仮に１個の乗加算器を使用して図２（ｃ）のフィルタ処理を行うとすると、データメモリ３からのサンプルの読み出しを１演算周期当たり９回行う必要がある。しかし、本実施形態によるＤＳＰの図２（ｃ）のフィルタ処理の実行例では、上述した図２（ａ）のフィルタ処理、図２（ｂ）のフィルタ処理と同様、各演算周期においてフィルタ処理結果を得るために必要な乗加算処理の一部のみを乗加算器ＭＡＣ０に実行させ、残りをその直前の演算周期において乗加算器ＭＡＣ１に実行させる。これにより、図５に示すように、１演算周期当たりのデータメモリ３からのサンプル読み出し回数を６回に減らしている。
As shown in FIG. 5, if the filter processing of FIG. 2C is performed using one multiplier / adder, it is necessary to read out the sample from the
＜第２実施形態＞
この発明の第２実施形態であるＤＳＰは、３個の乗加算器ＭＡＣ０、ＭＡＣ１およびＭＡＣ２を有している。図６は本実施形態によるＤＳＰのＦＩＲフィルタ処理の実行例を示す図である。仮に１個の乗加算器のみを使用するとした場合、演算周期Ｔ（ｎ＋１）では、５次のＦＩＲフィルタ処理を実行するために、次式の演算を１個の乗加算器ＭＡＣに実行させる必要がある。
ＡＣＣ＋＝Ｃ（０）＊Ｘ（ｎ＋１）
ＡＣＣ＋＝Ｃ（１）＊Ｘ（ｎ）
ＡＣＣ＋＝Ｃ（２）＊Ｘ（ｎ−１）
ＡＣＣ＋＝Ｃ（３）＊Ｘ（ｎ−２）
ＡＣＣ＋＝Ｃ（４）＊Ｘ（ｎ−３）
ＡＣＣ＋＝Ｃ（５）＊Ｘ（ｎ−４）
……（１６）
この場合、１演算周期内に６回のメモリアクセスを行う必要がある。１つ前の演算周期Ｔ（ｎ）、さらに１つ前の演算周期Ｔ（ｎ−１）も同様である。
Second Embodiment
The DSP according to the second embodiment of the present invention has three multiplier / adders MAC0, MAC1 and MAC2. FIG. 6 is a diagram showing an execution example of the FIR filter processing of the DSP according to the present embodiment. If only one multiplier / adder is used, in the calculation cycle T (n + 1), in order to execute the fifth-order FIR filter processing, it is necessary to cause one multiplier / adder MAC to execute the following equation: There is.
ACC + = C (0) * X (n + 1)
ACC + = C (1) * X (n)
ACC + = C (2) * X (n-1)
ACC + = C (3) * X (n-2)
ACC + = C (4) * X (n-3)
ACC + = C (5) * X (n-4)
...... (16)
In this case, it is necessary to perform six memory accesses within one calculation cycle. The same applies to the previous calculation cycle T (n) and the previous calculation cycle T (n−1).
しかし、３個の連続した演算周期Ｔ（ｎ−１）〜Ｔ（ｎ＋１）に着目すると、それらの演算周期のフィルタ処理結果を得るための乗加算処理群は、共通のサンプルを対象にした３個の乗加算処理の組を複数組含んでいる。 However, paying attention to three consecutive calculation cycles T (n−1) to T (n + 1), the multiplication / addition processing group for obtaining the filter processing results of these calculation cycles is targeted at a common sample 3 A plurality of sets of multiplication and addition processes are included.
そこで、本実施形態では、上記第１実施形態の制御部１（図１参照）に相当する制御手段が、演算周期Ｔ（ｎ＋１）では前掲式（１６）の各乗加算処理の一部のみを乗加算器ＭＡＣ０に実行させ、残りの乗加算処理の一部を直前の演算周期Ｔ（ｎ）に乗加算器ＭＡＣ１に実行させ、残った乗加算処理をさらに１つ前の演算周期Ｔ（ｎ−１）に乗加算器ＭＡＣ２に実行させ、演算周期Ｔ（ｎ−１）における乗加算器ＭＡＣ２の乗加算処理の結果を演算周期Ｔ（ｎ）において乗加算器ＭＡＣ１に引き継がせ、演算周期Ｔ（ｎ）における乗加算器ＭＡＣ１の乗加算処理の結果を演算周期Ｔ（ｎ＋１）において乗加算器ＭＡＣ０に引き継がせる。具体的には次の通りである。 Therefore, in the present embodiment, the control means corresponding to the control unit 1 (see FIG. 1) of the first embodiment performs only a part of each multiplication and addition process of the above equation (16) in the calculation cycle T (n + 1). The multiplier / adder MAC0 is caused to execute, and the multiplier / adder MAC1 is caused to execute a part of the remaining multiplication / addition processing in the immediately preceding calculation cycle T (n), and the remaining multiplication / addition processing is further performed to the previous calculation cycle T (n -1) is executed by the multiplier / adder MAC2, and the multiplication / addition process of the multiplier / adder MAC2 in the calculation cycle T (n-1) is transferred to the multiplier / adder MAC1 in the calculation cycle T (n). The result of the multiplication / addition process of the multiplier / adder MAC1 in (n) is transferred to the multiplier / adder MAC0 in the calculation cycle T (n + 1). Specifically, it is as follows.
まず、演算周期Ｔ（ｎ−１）では、次式の乗加算処理を乗加算器ＭＡＣ２に実行させる。
ＡＣＣ２＝Ｃ（２）＊Ｘ（ｎ−１）
ＡＣＣ２＋＝Ｃ（５）＊Ｘ（ｎ−４）
……（１７）
First, in the calculation cycle T (n−1), the multiplier / adder MAC2 executes the multiplication / addition processing of the following equation.
ACC2 = C (2) * X (n-1)
ACC2 + = C (5) * X (n-4)
...... (17)
次に演算周期Ｔ（ｎ）では、次式の乗加算処理を乗加算器ＭＡＣ１に実行させる。
ＡＣＣ１＝ＡＣＣ２
ＡＣＣ１＋＝Ｃ（１）＊Ｘ（ｎ）
ＡＣＣ１＋＝Ｃ（４）＊Ｘ（ｎ−３）
……（１８）
Next, in the calculation cycle T (n), the multiplier / adder MAC1 executes the multiplication / addition processing of the following equation.
ACC1 = ACC2
ACC1 + = C (1) * X (n)
ACC1 + = C (4) * X (n-3)
...... (18)
次に演算周期Ｔ（ｎ＋１）では、次式の乗加算処理を乗加算器ＭＡＣ０に実行させる。
ＡＣＣ０＝ＡＣＣ１
ＡＣＣ０＋＝Ｃ（０）＊Ｘ（ｎ＋１）
ＡＣＣ０＋＝Ｃ（３）＊Ｘ（ｎ−２）
……（１９）
この結果、演算周期Ｔ（ｎ＋１）では最終的に前掲式（１６）の演算処理結果と同じものがアキュムレータＡＣＣ０に格納されることとなる。
Next, in the calculation cycle T (n + 1), the multiplier / adder MAC0 executes the multiplication / addition processing of the following equation.
ACC0 = ACC1
ACC0 + = C (0) * X (n + 1)
ACC0 + = C (3) * X (n-2)
...... (19)
As a result, in the calculation cycle T (n + 1), the same result as the calculation process of the above equation (16) is finally stored in the accumulator ACC0.
本実施形態では、他の演算周期においても、各演算周期でのフィルタ処理結果を得るために、以上と同様に、一部の乗加算処理の先行する演算周期への振り分けを行う。この結果、図６から明らかなように、各演算周期においてサンプルをデータメモリから読み出す回数は３回で済む。
従って、本実施形態によれば、上記第１実施形態と比べ、１演算周期内に実行可能な乗加算処理の回数をさらに増加させることができる。
In the present embodiment, in other calculation cycles, in order to obtain the filter processing result in each calculation cycle, as in the above, a part of multiplication / addition processing is distributed to the preceding calculation cycle. As a result, as is apparent from FIG. 6, the number of times of reading the sample from the data memory in each calculation cycle is three.
Therefore, according to the present embodiment, the number of multiplication / addition processes that can be executed within one calculation cycle can be further increased as compared with the first embodiment.
＜他の実施形態＞
以上、この発明の一実施形態について説明したが、これ以外にも、この発明には他の実施形態が考えられる。例えば次の通りである。
<Other embodiments>
Although one embodiment of the present invention has been described above, other embodiments can be considered in addition to this. For example:
（１）例えば上記第１実施形態では、各演算周期において、サンプルをメモリから読み出す回数が最小となるように、当該演算周期におけるフィルタ処理結果を得るための乗加算処理群の中の一部を先行する演算周期に振り分け、乗加算器ＭＡＣ１に実行させた。しかし、サンプルのメモリからの読み出し回数を減らすために、先行する演算周期において乗加算器ＭＡＣ１に実行させる乗加算処理を増やすと、乗加算器ＭＡＣ１の空き時間が減り、却って好ましくない事態が発生する場合もあり得る。例えば乗加算器ＭＡＣ０およびＭＡＣ１に実行させているフィルタ処理以外のフィルタ処理を乗加算器ＭＡＣ１に実行させたいが、乗加算器ＭＡＣ１の空き時間が少なくなると後者のフィルタ処理の実行が困難になるといった事態である。従って、必ずしも各演算周期においてサンプルをメモリから読み出す回数を最小とする必要はなく、他のフィルタ処理の実行等に支障が生じない範囲で、サンプルのメモリからの読み出し回数を減らせばよい。 (1) For example, in the first embodiment, a part of the multiplication / addition processing group for obtaining the filter processing result in the calculation cycle is minimized so that the number of times of reading the sample from the memory is minimized in each calculation cycle. It was assigned to the preceding calculation cycle and executed by the multiplier / adder MAC1. However, if the multiplication / addition processing to be executed by the multiplier / adder MAC1 in the preceding calculation cycle is increased in order to reduce the number of times the sample is read from the memory, the free time of the multiplier / adder MAC1 is reduced, and an undesirable situation occurs. There may be cases. For example, it is desired that the multiplier / adder MAC1 performs a filter process other than the filter process executed by the multiplier / adders MAC0 and MAC1, but if the free time of the multiplier / adder MAC1 decreases, it becomes difficult to execute the latter filter process. It is a situation. Therefore, it is not always necessary to minimize the number of times the sample is read from the memory in each calculation cycle, and the number of times the sample is read from the memory may be reduced within a range that does not hinder the execution of other filter processing.
（２）上記各実施形態によれば、１演算周期内に実行可能な乗加算処理の回数を増やすことができるが、処理対象となるサンプルがＤＳＰに与えられてからフィルタ処理結果が出力されるまでのレイテンシが長くなる。そこで、例えば次のようにフィルタ処理の内容に合わせて乗加算処理の実行方法を切り換えてもよい。
ａ．各演算周期のフィルタ処理結果を得るための乗加算処理の回数が多く、かつ、レイテンシが大きくても構わないフィルタ処理については上記各実施形態を適用する。
ｂ．各演算周期のフィルタ処理結果を得るための乗加算処理の回数が少なく、かつ、レイテンシの小さいことが要求されるフィルタ処理については、１個の乗加算器を使用して実行する。
(2) According to each of the above embodiments, the number of multiplication and addition processes that can be executed within one calculation cycle can be increased, but the filter processing result is output after a sample to be processed is given to the DSP. Latency is increased. Therefore, for example, the execution method of the multiplication / addition process may be switched in accordance with the contents of the filter process as follows.
a. The above-described embodiments are applied to filter processing in which the number of times of multiplication and addition processing for obtaining the filter processing result of each calculation cycle may be large and the latency may be large.
b. A filter process that requires a small number of multiplication / addition processes for obtaining a filter process result in each calculation cycle and that requires a low latency is executed using one multiplier / adder.
１……制御部、２……レジスタ部、３……データメモリ、ＭＡＣ０，ＭＡＣ１……乗加算器。
DESCRIPTION OF
Claims (2)
係数とサンプルとを乗算し、乗算結果と他のデータとの加算を行う乗加算処理を各々実行する複数の乗加算器と、
各演算周期において、当該演算周期での信号処理結果を得るのに必要な乗加算処理の一部を前記複数の乗加算器のうちの１つの乗加算器に実行させ、残りの乗加算処理を当該演算周期の直前の１または複数の演算周期において前記複数の乗加算器のうちの他の乗加算器に実行させ、各演算周期において、前記複数の乗加算器に実行させる乗加算処理のうち共通のサンプルを対象とした複数の乗加算処理を実行するために当該共通のサンプルをメモリから読み出し、当該複数の乗加算処理を前記複数の乗加算器に実行させる制御手段と
を具備することを特徴とするデジタル信号処理装置。 In a digital signal processing device that repeats signal processing to generate a signal processing result obtained by multiplying each sample of a processing target sample sequence by a coefficient and adding each multiplication result while updating the processing target sample sequence for each calculation cycle.
A plurality of multipliers / adders for multiplying a coefficient by a sample and executing multiplication / addition processing for adding the multiplication result and other data,
In each calculation cycle, a part of the multiplication / addition processing necessary for obtaining the signal processing result in the calculation cycle is executed by one of the plurality of multiplication / adders, and the remaining multiplication / addition processing is performed. Among the multiplication / addition processes to be executed by another multiplier / adder among the plurality of multipliers / adders in one or a plurality of calculation cycles immediately before the calculation cycle, and to be executed by the plurality of multipliers / adders in each calculation cycle Control means for reading the common samples from the memory and executing the plurality of multiplication and addition processes on the plurality of multiplication and addition units in order to perform a plurality of multiplication and addition processes on the common sample. A digital signal processing device.
係数とサンプルとを乗算し、乗算結果と他のデータとの加算を行う乗加算処理を各々実行する複数の乗加算器と、
各演算周期において、当該演算周期での信号処理結果を得るのに必要な乗加算処理の一部を前記複数の乗加算器のうちの１つの乗加算器に実行させ、残りの乗加算処理を当該演算周期の直前の１または複数の演算周期において前記複数の乗加算器のうちの他の乗加算器に実行させ、各演算周期において、前記複数の乗加算器に実行させる乗加算処理のうち共通のサンプルを対象とした複数の乗加算処理を実行するために当該共通のサンプルをメモリから読み出し、当該複数の乗加算処理を前記複数の乗加算器に実行させる制御手段と
して機能させることを特徴とするプログラム。 Computer
A plurality of multipliers / adders for multiplying a coefficient by a sample and executing multiplication / addition processing for adding the multiplication result and other data,
In each calculation cycle, a part of the multiplication / addition processing necessary for obtaining the signal processing result in the calculation cycle is executed by one of the plurality of multiplication / adders, and the remaining multiplication / addition processing is performed. Among the multiplication / addition processes to be executed by another multiplier / adder among the plurality of multipliers / adders in one or a plurality of calculation cycles immediately before the calculation cycle, and to be executed by the plurality of multipliers / adders in each calculation cycle In order to execute a plurality of multiplication / addition processes on a common sample, the common samples are read from the memory, and the plurality of multiplication / addition processes are executed as a control unit that causes the plurality of multiplier / adders to execute. A program characterized by
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| JP2012205298A true JP2012205298A (en) | 2012-10-22 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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