JP2012194734A - Semiconductor element destruction device - Google Patents

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Kazushige Komori
和茂 小森
Akira Higashiguchi
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor element destruction device capable of easily and surely destroying a semiconductor element mounted on a storage device or equipment.SOLUTION: In the semiconductor element destruction device 1 has each of a high voltage generation circuit 2, a display device 5, a power source circuit 9, a lifting device 23 and a lock device 40 connected to a control circuit 7 with the control circuit 7 as a center, the high voltage generation circuit 2 is a circuit which becomes a main part of the semiconductor element destruction device 1 and can generate a high voltage pulse, has a pair of discharge terminals 3 and 4 connected thereto, and can discharge the high voltage pulse in a state a storage device or equipment is positioned between the discharge terminal 3 and the discharge terminal 4.

Description

本発明は、半導体素子破壊装置に関し、さらに詳細には、記憶装置又は機器に搭載された半導体素子を破壊可能な半導体素子破壊装置に関する。   The present invention relates to a semiconductor element destruction apparatus, and more particularly, to a semiconductor element destruction apparatus capable of breaking a semiconductor element mounted on a storage device or equipment.

電気的に書き換え可能なフラッシュメモリやメモリセル（フラッシュメモリ含む）を搭載したマイクロコントローラは、各々半導体素子（半導体デバイス）で構成されたものであり、多種多様な機器に用いられている。例えば、コンパクトフラッシュ（サンディスク株式会社の登録商標）やＳＤメモリーカード（パナソニック株式会社、サンディスク株式会社、株式会社東芝の登録商標）、ＳＳＤ（Solid State Drive）等の記憶装置や、パーソナルコンピュータやデジタルカメラ、携帯電話端末等のデジタル機器にも用いられている。   Microcontrollers equipped with electrically rewritable flash memory and memory cells (including flash memory) are each composed of a semiconductor element (semiconductor device) and are used in a wide variety of devices. For example, compact flash (registered trademark of SanDisk Corporation), SD memory card (registered trademark of Panasonic Corporation, SanDisk Corporation, Toshiba Corporation), SSD (Solid State Drive), personal computer, It is also used in digital devices such as digital cameras and mobile phone terminals.

フラッシュメモリは、ＭＯＳ（Metal Oxide Semiconductor）技術を用いたメモリであり、トンネル酸化膜と呼ばれる酸化膜に覆われたフローティングゲートに電子を注入して負に帯電させることで記憶を保持でき、注入した電子を抜くことで記憶内容を消去できる静的記憶装置である。フラッシュメモリも磁気記録媒体と同様に、情報の漏えいを防止することが課題となっている。特許文献１には、フラッシュメモリを搭載した情報機器におけるデータ消去方法が開示されている。特許文献１に記載されたデータ消去方法では、物理ブロックに記憶されているデータを消去するコマンドを発行して、物理ブロックのセルに蓄積されている電荷を除去することにより、データの完全消去が可能とされている。   Flash memory is a memory that uses MOS (Metal Oxide Semiconductor) technology, and can inject and inject electrons into a floating gate covered with an oxide film called a tunnel oxide film to negatively charge it. It is a static storage device that can erase stored contents by removing electrons. As with the magnetic recording medium, the flash memory has a problem of preventing information leakage. Patent Document 1 discloses a data erasing method in an information device equipped with a flash memory. In the data erasing method described in Patent Document 1, a command for erasing data stored in a physical block is issued, and electric charges accumulated in the cells of the physical block are removed, thereby completely erasing the data. It is possible.

特開２０１１−２２７６０号公報JP 2011-22760 A

特許文献１に記載されたデータ消去方法は、フラッシュメモリを搭載した情報機器をリユースすることを目的としているため、データを消去するだけである。ところが、最近のデータ復元技術においては、フラッシュメモリからデータを消去しただけでは、消去前のデータが復元される恐れがある。そのため、特許文献１に記載されたデータ消去方法では、情報が漏えいすることが懸念される。そのため、電動ドリル等を用いてフラッシュメモリ等を物理的に破壊する方法も考えられるが、手間が掛かり面倒である。   Since the data erasing method described in Patent Document 1 is intended to reuse an information device equipped with a flash memory, it only erases data. However, in the recent data restoration technology, there is a possibility that the data before erasure is restored only by erasing the data from the flash memory. Therefore, in the data erasing method described in Patent Document 1, there is a concern that information leaks. For this reason, a method of physically destroying the flash memory or the like using an electric drill or the like can be considered, but it is troublesome and troublesome.

そこで、本発明は、容易であり且つ確実に記憶装置又は機器に搭載された半導体素子を破壊できる半導体素子破壊装置を提供することを目的とする。   Therefore, an object of the present invention is to provide a semiconductor element destruction apparatus that can easily and reliably destroy a semiconductor element mounted on a storage device or equipment.

上記課題を解決するための請求項１に記載の発明は、記憶装置又は機器に搭載された半導体素子を破壊可能な半導体素子破壊装置において、高電圧発生回路と、少なくとも一対の放電端子を有し、前記高電圧発生回路は前記放電端子間に前記記憶装置又は機器を位置させた状態で高電圧パルスを放電可能であり、前記一対の放電端子の内、一方の放電端子は多数の導体が集合して配置されたものであることを特徴とする半導体素子破壊装置である。   The invention described in claim 1 for solving the above-mentioned problem is a semiconductor element destruction apparatus capable of breaking a semiconductor element mounted on a memory device or equipment, and has a high voltage generation circuit and at least a pair of discharge terminals. The high voltage generation circuit is capable of discharging a high voltage pulse in a state where the storage device or device is positioned between the discharge terminals, and one of the pair of discharge terminals is a collection of a number of conductors. It is a semiconductor element destruction apparatus characterized by being arranged.

本発明で採用する半導体素子破壊装置は、一対の放電端子間に記憶装置又は機器を位置させた状態で高電圧パルスを放電可能な高電圧発生回路を有している。一対の放電端子の内、少なくとも一方の放電端子は多数の導体が集合して配置されたものである。つまり、多数の導体から複数の高電圧パルスを放電可能である。複数の高電圧パルスとは、例えば、略シャワー状のパルス電圧である。略シャワー状のパルス電圧は、点ではなく面に対して電圧を印加可能であるため、記憶装置又は機器に搭載された半導体素子の略全体を破壊可能である。すなわち、電動ドリル等による物理的な破壊に比べて容易であり、且つ確実に半導体素子を破壊できる。   The semiconductor element destruction apparatus employed in the present invention has a high voltage generation circuit capable of discharging a high voltage pulse in a state where a memory device or a device is positioned between a pair of discharge terminals. Of the pair of discharge terminals, at least one of the discharge terminals is a collection of a large number of conductors. That is, a plurality of high voltage pulses can be discharged from a large number of conductors. The plurality of high voltage pulses are, for example, substantially shower-like pulse voltages. Since a substantially shower-like pulse voltage can be applied to a surface rather than a point, substantially the entire semiconductor element mounted on a memory device or equipment can be destroyed. That is, it is easier than the physical destruction by an electric drill or the like, and the semiconductor element can be surely destroyed.

請求項２に記載の発明は、前記一対の放電端子の内、他方の放電端子は、略面状の導体から成ることを特徴とする請求項１に記載の半導体素子破壊装置である。   The invention according to claim 2 is the semiconductor element destruction apparatus according to claim 1, wherein the other discharge terminal of the pair of discharge terminals is made of a substantially planar conductor.

本発明で採用する半導体素子破壊装置では、一対の放電端子の内、他方の放電端子が略面状の導体から成る。他方の放電端子は、一方の放電端子から放電される複数の高電圧パルスをより誘導し易い。つまり、略面状の放電端子を記憶装置又は機器の近傍に配置することで、複数の高電圧パルスを確実に記憶装置又は機器に放電することが可能となる。   In the semiconductor element destruction apparatus employed in the present invention, the other discharge terminal of the pair of discharge terminals is made of a substantially planar conductor. The other discharge terminal is more likely to induce a plurality of high voltage pulses discharged from one discharge terminal. That is, by disposing a substantially planar discharge terminal in the vicinity of the storage device or device, it is possible to reliably discharge a plurality of high voltage pulses to the storage device or device.

請求項３に記載の発明は、前記高電圧パルスは、１８〜５０ｋＶの高電圧パルスであることを特徴とする請求項１又は２に記載の半導体素子破壊装置である。   The invention according to claim 3 is the semiconductor element destruction device according to claim 1, wherein the high voltage pulse is a high voltage pulse of 18 to 50 kV.

本発明で採用する半導体素子破壊装置では、高電圧パルスを１８〜５０ｋＶとしている。この高電圧パルスは、記憶装置又は機器に搭載された半導体素子を確実に破壊することが可能な電圧である。   In the semiconductor element destruction apparatus employed in the present invention, the high voltage pulse is set to 18 to 50 kV. This high voltage pulse is a voltage that can reliably destroy a semiconductor element mounted on a memory device or equipment.

請求項４に記載の発明は、前記高電圧パルスは、周波数が１ｋＨｚ以上であることを特徴とする請求項１乃至３のいずれかに記載の半導体素子破壊装置である。   A fourth aspect of the present invention is the semiconductor element destruction apparatus according to any one of the first to third aspects, wherein the high voltage pulse has a frequency of 1 kHz or more.

本発明で採用する半導体素子破壊装置では、高電圧パルスの周波数を１ｋＨｚ以上としている。例えば、周波数が１ｋＨｚ以上では、連続的な高電圧パルスの放電が可能となり、記憶装置又は機器に搭載された半導体素子をより速く破壊することが可能となる。或いは、周波数を高くして、高周波のパルス電圧とすることで、コロナ放電や火花放電、或いは火花放電にコロナ放電を含ませた放電も可能となる。コロナ放電では、記憶装置又は機器に搭載された半導体素子の破壊がより容易となる。   In the semiconductor element destruction apparatus employed in the present invention, the frequency of the high voltage pulse is 1 kHz or more. For example, when the frequency is 1 kHz or higher, continuous high-voltage pulse discharge is possible, and semiconductor elements mounted on the storage device or device can be destroyed more quickly. Alternatively, by increasing the frequency to obtain a high-frequency pulse voltage, corona discharge, spark discharge, or discharge in which corona discharge is included in the spark discharge is also possible. Corona discharge makes it easier to destroy semiconductor elements mounted on a storage device or equipment.

請求項５に記載の発明は、筺体を有し、前記筺体内部には前記記憶装置又は機器を設置可能な設置台を有し、前記設置台は昇降可能であり、設置台は上昇して上限点にある時に前記記憶装置又は機器を設置可能であり、且つ下降して下限点にある時に前記放電端子間に高電圧パルスを放電可能であることを特徴とする請求項１乃至４のいずれかに記載の半導体素子破壊装置である。   The invention according to claim 5 has a housing, and has an installation base in which the storage device or device can be installed inside the housing, the installation table can be moved up and down, and the installation table rises to the upper limit. 5. The storage device or the device can be installed when it is at a point, and a high voltage pulse can be discharged between the discharge terminals when it is lowered and is at a lower limit point. It is a semiconductor element destructive device described in 1.

本発明で採用する半導体素子破壊装置は、筺体を有し、筺体内部には記憶装置又は機器を設置可能であって昇降可能な設置台を有している。設置台は上昇して上限点にある時に記憶装置又は機器を設置可能であり、且つ下降して下限点にある時に放電端子間に高電圧パルスを放電可能である。換言すれば、設置台が下降して下限点にある時以外は、高電圧パルスを放電できない。すなわち、筺体の内部でのみ高電圧パルスを放電可能であり、作業者等に誤って放電されることがなく、安全である。   The semiconductor element destruction apparatus employed in the present invention has a housing, and has an installation base in which a storage device or equipment can be installed and moved up and down. A storage device or device can be installed when the installation base is raised and is at the upper limit, and a high voltage pulse can be discharged between the discharge terminals when it is lowered and is at the lower limit. In other words, the high voltage pulse cannot be discharged except when the installation base is lowered to the lower limit. That is, the high voltage pulse can be discharged only inside the housing, and it is safe without being accidentally discharged by an operator or the like.

請求項６に記載の発明は、前記筺体は開閉式の扉を有し、前記扉は前記設置台が下限点にある時にはロックされて開閉できないことを特徴とする請求項５に記載の半導体素子破壊装置である。   6. The semiconductor device according to claim 5, wherein the housing has an openable / closable door, and the door is locked and cannot be opened / closed when the installation base is at the lower limit point. It is a destruction device.

本発明で採用する半導体素子破壊装置は、筺体に開閉式の扉を有している。この扉は設置台が下限点にある時にはロックされて開閉できない。つまり、記憶装置又は機器に高電圧パルスを放電可能な状態では、筺体内に手などを入れることができないため、感電事故を防止できる。   The semiconductor element destruction apparatus employed in the present invention has an openable door in the housing. This door is locked and cannot be opened or closed when the installation base is at the lower limit. That is, in a state where a high voltage pulse can be discharged to the storage device or device, an electric shock can be prevented because a hand or the like cannot be put in the housing.

本発明によれば、容易であり且つ確実に記憶装置又は機器に搭載された半導体素子を破壊できる。   According to the present invention, it is possible to easily and reliably destroy a semiconductor element mounted on a storage device or equipment.

本発明の実施形態に係る半導体素子破壊装置を示す斜視図である。It is a perspective view which shows the semiconductor element destruction apparatus which concerns on embodiment of this invention. 半導体素子破壊装置の電気的構成を示すブロック図である。It is a block diagram which shows the electric constitution of a semiconductor element destruction apparatus. 略ブラシ状を成した放電端子の斜視図である。It is a perspective view of the discharge terminal which comprised the substantially brush shape. 板状を成した放電端子の斜視図である。It is a perspective view of the discharge terminal which comprised plate shape. 半導体素子破壊装置の機械的構成を示す側面視での説明図である。It is explanatory drawing in the side view which shows the mechanical structure of a semiconductor element destruction apparatus. 一対の放電端子と、設置台との位置関係を示す平面図である。It is a top view which shows the positional relationship of a pair of discharge terminal and an installation stand. 半導体素子破壊装置による記憶装置への放電方法を示す斜視図である。It is a perspective view which shows the discharge method to the memory | storage device by a semiconductor element destruction apparatus. 半導体素子破壊装置による機器への放電方法を示す平面図である。It is a top view which shows the discharge method to the apparatus by a semiconductor element destruction apparatus. 図８の放電端子とは別の組合せを示す平面図である。It is a top view which shows the combination different from the discharge terminal of FIG. 図９の放電端子とは別の組合せを示す平面図である。FIG. 10 is a plan view showing another combination with the discharge terminal of FIG. 9. 図１０の放電端子とは別の組合せを示す平面図である。It is a top view which shows the combination different from the discharge terminal of FIG. 本発明の別の実施形態の放電端子を示す斜視図である。It is a perspective view which shows the discharge terminal of another embodiment of this invention. 図１２に示す放電端子を用いた機器への放電方法を示す平面図である。It is a top view which shows the discharge method to the apparatus using the discharge terminal shown in FIG. 本発明の放電端子に移動装置を設けた状態を示す平面図である。It is a top view which shows the state which provided the moving apparatus in the discharge terminal of this invention. 図１４に示す半導体素子破壊装置による半導体素子の破壊の手順を示す説明図であり、（ａ）〜（ｃ）は半導体素子の左端部から右端部に、放電端子から高電圧パルスを印加し続けた状態である。It is explanatory drawing which shows the procedure of destruction of the semiconductor element by the semiconductor element destruction apparatus shown in FIG. 14, (a)-(c) continues applying a high voltage pulse from the discharge terminal to the right end part from the left end part of a semiconductor element. It is in the state.

本発明の実施形態の半導体素子破壊装置の構成について、図面を参照しながら説明する。なお、説明は、実施形態の理解を容易にするためのものであり、これによって、本願発明が制限して理解されるべきではない。   A configuration of a semiconductor element destruction apparatus according to an embodiment of the present invention will be described with reference to the drawings. The description is intended to facilitate understanding of the embodiment, and the present invention should not be understood as being limited thereby.

図１に示す半導体素子破壊装置１は、後述する記憶装置６０又は後述する半導体素子９１を搭載した機器９０に、高電圧パルスを放電するための装置である。
図２は、半導体素子破壊装置１の電気的構成を示すブロック図である。半導体素子破壊装置１では、制御回路７を中心として、高電圧発生回路２と、表示装置５と、電源回路９と、送風装置１６と、昇降装置２３と、ロック装置４０とが制御回路７にそれぞれ接続されている。高電圧発生回路２は、高電圧パルスを生成可能な主要回路である。高電圧発生回路２には、一対の放電端子３，４が接続されており、放電端子３と放電端子４間に高電圧パルスを放電可能である。 A semiconductor element destruction apparatus 1 shown in FIG. 1 is an apparatus for discharging a high voltage pulse to a storage device 60 described later or a device 90 equipped with a semiconductor element 91 described later.
FIG. 2 is a block diagram showing an electrical configuration of the semiconductor element destruction apparatus 1. In the semiconductor element destruction apparatus 1, the high voltage generation circuit 2, the display device 5, the power supply circuit 9, the blower device 16, the lifting device 23, and the lock device 40 are connected to the control circuit 7 with the control circuit 7 as the center. Each is connected. The high voltage generation circuit 2 is a main circuit capable of generating a high voltage pulse. A pair of discharge terminals 3 and 4 are connected to the high voltage generation circuit 2, and a high voltage pulse can be discharged between the discharge terminals 3 and 4.

放電端子３は、図３に示すように、略ブラシ状を成した導体である。より詳細には、放電端子３は、複数の導体３０で構成されたより線である。複数の導体３０は束ねられて面状を成している。放電端子３は、高電圧発生回路２で生成された高電圧パルスを、複数の導体３０から放電可能である。複数の導体３０は束ねられ面状を成していることから、放電端子３から放電される高電圧パルスは、略面状に放電される。換言すれば、放電端子３は、略シャワー状の複数の高電圧パルスを放電可能である。
もう一方の放電端子４は、図４に示すように、板体であり且つ面状の導体を略Ｌ字状に折り曲げた格好を成している。放電端子４は、放電端子３から放電される高電圧パルスを集めるための端子であり、且つ、放電端子３に向かって放電が可能な端子である。換言すれば、放電端子３と放電端子４間は、交互に高電圧パルスが放電されるものである。なお、放電端子４は、折り曲げなくても構わない。例えば、放電端子４は、平板状の導体でも構わない。 As shown in FIG. 3, the discharge terminal 3 is a conductor having a substantially brush shape. More specifically, the discharge terminal 3 is a stranded wire composed of a plurality of conductors 30. The plurality of conductors 30 are bundled to form a planar shape. The discharge terminal 3 can discharge the high voltage pulse generated by the high voltage generation circuit 2 from the plurality of conductors 30. Since the plurality of conductors 30 are bundled to form a planar shape, the high voltage pulse discharged from the discharge terminal 3 is discharged in a substantially planar shape. In other words, the discharge terminal 3 can discharge a plurality of substantially shower-like high voltage pulses.
As shown in FIG. 4, the other discharge terminal 4 is a plate and is formed by bending a planar conductor into a substantially L shape. The discharge terminal 4 is a terminal for collecting high voltage pulses discharged from the discharge terminal 3 and is a terminal capable of discharging toward the discharge terminal 3. In other words, high voltage pulses are alternately discharged between the discharge terminals 3 and 4. The discharge terminal 4 may not be bent. For example, the discharge terminal 4 may be a flat conductor.

高電圧発生回路２は、図２に示すように、ＤＣ−ＡＣ変換回路１０と、昇圧回路１１と、保護機構１５から構成されており、高電圧発生回路２に接続された放電端子３と放電端子４から高電圧パルスを放電可能である。なお、高電圧発生回路２には、安全装置として、非常停止スイッチ６が接続されている。   As shown in FIG. 2, the high voltage generation circuit 2 includes a DC-AC conversion circuit 10, a booster circuit 11, and a protection mechanism 15, and a discharge terminal 3 connected to the high voltage generation circuit 2 and a discharge. A high voltage pulse can be discharged from the terminal 4. The high voltage generation circuit 2 is connected with an emergency stop switch 6 as a safety device.

ＤＣ−ＡＣ変換回路１０は、ＡＣ６００〜１２００Ｖを出力可能な変換装置である。ＤＣ−ＡＣ変換回路１０は、ＰＷＭ（パルス幅変調）制御が可能な制御回路を有しており、出力電圧のＯＮ／ＯＦＦ時間と周期との比率（デューティ比）を自在に変調可能である。また、ＤＣ−ＡＣ変換回路１０は、１ｋＨｚ〜１００ＭＨｚまで周波数を変調できることが好ましい。また、ＤＣ−ＡＣ変換回路１０から出力される電力は、０．６〜６Ｗ程度であることが好ましい。換言すれば、出力電流は、１５ｍＡ以下であることが好ましい。これは、一般的な人体への感電許容電流値が１５ｍＡであり、安全面に配慮したものである。   The DC-AC conversion circuit 10 is a conversion device capable of outputting AC 600 to 1200V. The DC-AC conversion circuit 10 has a control circuit capable of PWM (pulse width modulation) control, and can freely modulate the ratio (duty ratio) between the ON / OFF time and the period of the output voltage. Moreover, it is preferable that the DC-AC conversion circuit 10 can modulate a frequency from 1 kHz to 100 MHz. Moreover, it is preferable that the electric power output from the DC-AC conversion circuit 10 is about 0.6-6W. In other words, the output current is preferably 15 mA or less. In this case, the allowable electric current value for electric shock to a general human body is 15 mA, which is in consideration of safety.

昇圧回路１１は、出力端子１２と、中性点１３と、出力端子１４を有している。出力端子１２は、保護機構１５を介して放電端子３に接続されている。一方、出力端子１４は、保護機構１５を介して放電端子４に接続されている。中性点１３は、グラウンドに接地されている。昇圧回路１１は、入力された交流電圧を多数倍に増幅し、高電圧パルスとして出力可能である。昇圧回路１１は、ＤＣ−ＡＣ変換回路１０からＡＣ６００〜１２００Ｖの交流電圧が入力されると、プラス側の出力端子１２から９〜２５ｋＶの高電圧パルスを出力し、マイナス側の出力端子１４から−９〜−２５ｋＶの高電圧パルスを出力可能である。   The booster circuit 11 has an output terminal 12, a neutral point 13, and an output terminal 14. The output terminal 12 is connected to the discharge terminal 3 via the protection mechanism 15. On the other hand, the output terminal 14 is connected to the discharge terminal 4 via the protection mechanism 15. The neutral point 13 is grounded to the ground. The booster circuit 11 can amplify the input AC voltage multiple times and output it as a high voltage pulse. When an AC voltage of 600 to 1200 V AC is input from the DC-AC conversion circuit 10, the booster circuit 11 outputs a high voltage pulse of 9 to 25 kV from the positive output terminal 12, and − from the negative output terminal 14 − A high voltage pulse of 9 to -25 kV can be output.

つまり、プラス側の出力端子１２とマイナス側の出力端子１４間において、１８〜５０ｋＶの高電圧パルスを放電可能である。この高電圧パルスの繰り返し（周波数）については、前述のＤＣ−ＡＣ変換回路１０で決まる。すなわち、周波数を１ｋＨｚ〜１００ＭＨｚの間で変調して、連続的な高電圧パルスの放電を行うことができる。また、高電圧パルスのパルス幅はデューティ比で決まるものであり、ＤＣ−ＡＣ変換回路１０で調整可能である。なお、出力端子１２，１４間から出力する高電圧パルスは、極性が一定のパルス電圧か、或いは極性を所定の周期で反転させたパルス電圧のどちらでも構わない。
さらに、放電の種類としては、コロナ放電や火花放電が好ましい。或いは、基本の周波数に高周波成分が含まれることにより、例えば連続的な火花放電の一部にコロナ放電が含まれても構わない。なお、昇圧回路１１は、コッククロフト・ウォルトン回路で構成することが好ましい。或いは、圧電トランスで構成することがより好ましい。 That is, a high voltage pulse of 18 to 50 kV can be discharged between the positive output terminal 12 and the negative output terminal 14. The repetition (frequency) of this high voltage pulse is determined by the DC-AC conversion circuit 10 described above. That is, it is possible to discharge a continuous high voltage pulse by modulating the frequency between 1 kHz and 100 MHz. Further, the pulse width of the high voltage pulse is determined by the duty ratio and can be adjusted by the DC-AC conversion circuit 10. Note that the high voltage pulse output between the output terminals 12 and 14 may be either a pulse voltage having a constant polarity or a pulse voltage having the polarity inverted at a predetermined period.
Further, as the type of discharge, corona discharge and spark discharge are preferable. Alternatively, by including a high frequency component in the basic frequency, for example, a corona discharge may be included in a part of a continuous spark discharge. The booster circuit 11 is preferably composed of a Cockcroft-Walton circuit. Alternatively, it is more preferable to use a piezoelectric transformer.

保護機構１５は、放電端子３と放電端子４間で放電される高電圧パルスを、保護機構１５の内部で短絡させて消滅させることで、高電圧発生回路２を保護するための保護回路である。   The protection mechanism 15 is a protection circuit for protecting the high voltage generation circuit 2 by causing a high voltage pulse discharged between the discharge terminal 3 and the discharge terminal 4 to be short-circuited inside the protection mechanism 15 to be extinguished. .

制御回路７は、半導体素子破壊装置１を全体的に統括する従来公知の制御装置である。制御回路７として、ＰＬＣ（Programmable Logic Controller）や、マイクロコントローラを搭載した制御回路等を用いることで、プログラムに基づいた制御が可能である。制御回路７は、半導体素子破壊装置１の動作状態を制御回路７に接続された表示装置５に表示することが可能である。一方、表示装置５として、タッチパネル方式のパネルコンピュータ等を用いることで、表示装置５から制御回路７に指令を送ることができる。その結果、表示装置５から半導体素子破壊装置１を操作可能である。
また、制御回路７は、前述のＤＣ−ＡＣ変換回路１０と、後述する昇降装置２３と、後述するロック装置４０に接続されており、それぞれの回路や装置を制御可能である。さらに、制御回路７には、検知装置２７，４５が接続されており、それぞれから検知信号を受信可能である。なお、制御回路７にも、安全装置として、非常停止スイッチ６が接続されている。 The control circuit 7 is a conventionally known control device that generally controls the semiconductor element destruction device 1. Control based on a program is possible by using a PLC (Programmable Logic Controller), a control circuit equipped with a microcontroller, or the like as the control circuit 7. The control circuit 7 can display the operation state of the semiconductor element destruction apparatus 1 on the display device 5 connected to the control circuit 7. On the other hand, a command can be sent from the display device 5 to the control circuit 7 by using a touch panel type panel computer or the like as the display device 5. As a result, the semiconductor element destruction apparatus 1 can be operated from the display device 5.
Further, the control circuit 7 is connected to the above-described DC-AC conversion circuit 10, the elevator device 23 described later, and the lock device 40 described later, and can control each circuit and device. Furthermore, detection devices 27 and 45 are connected to the control circuit 7 and can receive a detection signal from each. An emergency stop switch 6 is also connected to the control circuit 7 as a safety device.

電源回路９は、入力される商用電源８を変換して、半導体素子破壊装置１の各構成回路に電圧を供給するための主電源回路である。電源回路９は、例えば、制御回路７を駆動するための電圧や、ＤＣ−ＡＣ変換回路１０を駆動するための電圧を生成可能である。なお、電源回路９にも、安全装置として、非常停止スイッチ６が接続されている。   The power supply circuit 9 is a main power supply circuit for converting the input commercial power supply 8 and supplying a voltage to each component circuit of the semiconductor element destruction apparatus 1. For example, the power supply circuit 9 can generate a voltage for driving the control circuit 7 and a voltage for driving the DC-AC conversion circuit 10. Note that an emergency stop switch 6 is also connected to the power supply circuit 9 as a safety device.

つぎに、半導体素子破壊装置１の機械的構成について説明する。
半導体素子破壊装置１は、図１に示すように、筺体２０を有している。筺体２０は、表面側に表示装置５と、非常停止スイッチ６と、開閉式の扉２１と、ロック装置４０とを備えている。一方、筺体２０の内部には、設置台２２が設けられている。設置台２２は、記憶装置６０又は機器９０を載置する台である。 Next, the mechanical configuration of the semiconductor element destruction apparatus 1 will be described.
The semiconductor element destruction apparatus 1 has a housing 20 as shown in FIG. The housing 20 includes a display device 5, an emergency stop switch 6, an openable door 21, and a lock device 40 on the front surface side. On the other hand, an installation table 22 is provided inside the housing 20. The installation table 22 is a table on which the storage device 60 or the device 90 is placed.

設置台２２は、図５に示すように、従来公知のボールネジ２４とモータ２５で構成された昇降装置２３を有しており、上下方向に昇降可能である。設置台２２は上限点に位置しており、開いた扉２１から記憶装置６０又は機器９０を載置し易い。
また、設置台２２は、下降した状態において、二点鎖線で示すように、下限点である台２６に当接する。この時、ボールネジ２４の下端部が、ボールネジ２４の下側に設けられた検知装置２７に当接する。検知装置２７は、従来公知のリミットスイッチ等で構成されている。検知装置２７は、台２６が下限点に達したことを、検知信号で制御回路７に発信可能である。つまり、制御回路７は、台２６が下限点に達しないと、高電圧発生回路２を動作させないようにするためのインターロック回路をプログラム等で構成することができる。 As shown in FIG. 5, the installation table 22 has a lifting device 23 composed of a conventionally known ball screw 24 and a motor 25, and can be moved up and down. The installation base 22 is located at the upper limit point, and it is easy to place the storage device 60 or the device 90 from the opened door 21.
Further, in the lowered state, the installation base 22 abuts on the base 26 that is the lower limit point as indicated by a two-dot chain line. At this time, the lower end portion of the ball screw 24 comes into contact with a detection device 27 provided on the lower side of the ball screw 24. The detection device 27 is configured by a conventionally known limit switch or the like. The detection device 27 can transmit to the control circuit 7 by a detection signal that the base 26 has reached the lower limit point. That is, the control circuit 7 can configure an interlock circuit for preventing the high voltage generation circuit 2 from operating unless the base 26 reaches the lower limit point.

一方、設置台２２は、下限点まで下降した状態において、筺体２０内に位置している放電端子３と放電端子４に近接する。図６に示すように、設置台２２は、平面視において、放電端子３と放電端子４の間に位置している。つまり、設置台２２に搭載される半導体素子を放電端子３と放電端子４の間に位置させることができる。
なお、設置台２２は、記憶装置６０又は機器９０の形状や大きさ等に応じて変更しても構わない。 On the other hand, the installation base 22 is close to the discharge terminal 3 and the discharge terminal 4 located in the housing 20 in a state where the installation base 22 is lowered to the lower limit point. As shown in FIG. 6, the installation base 22 is located between the discharge terminal 3 and the discharge terminal 4 in plan view. That is, the semiconductor element mounted on the installation base 22 can be positioned between the discharge terminal 3 and the discharge terminal 4.
The installation base 22 may be changed according to the shape, size, etc. of the storage device 60 or the device 90.

開閉式の扉２１は、図５に示すように、検知装置４５で開閉状態を検知可能である。詳述すると、検知装置４５は、従来公知の近接スイッチ４６と、磁石４７とで構成されている。そして、筺体２０側に設けられた近接スイッチ４６と、扉２１側に設けられた磁石４７とが近接することにより、検知信号を制御回路７に発信可能である。つまり、制御回路７は、扉２１が閉じられたことを検知しないと、高電圧発生回路２を動作させないようにするためのインターロック回路をプログラム等で構成することができる。   As shown in FIG. 5, the openable door 21 can detect an open / closed state by a detection device 45. More specifically, the detection device 45 includes a conventionally known proximity switch 46 and a magnet 47. Then, when the proximity switch 46 provided on the housing 20 side and the magnet 47 provided on the door 21 side are close to each other, a detection signal can be transmitted to the control circuit 7. That is, if the control circuit 7 does not detect that the door 21 is closed, the control circuit 7 can configure an interlock circuit for preventing the high voltage generation circuit 2 from operating.

また、開閉式の扉２１は、ロック装置４０で施錠可能である。詳述すると、ロック装置４０は、電動式の電気錠であり、デッドボルト４１を有している。図５に示すように、ロック装置４０は、開閉式の扉２１が筺体２０に閉じられた際に、扉２１をデッドボルト４１で施錠可能である。つまり、制御回路７は、高電圧発生回路２から高電圧パルスが放電されている最中には、ロック装置４０が解錠することを防止するためのインターロック回路をプログラム等で構成することができる。   The openable door 21 can be locked by a lock device 40. More specifically, the locking device 40 is an electric electric lock and has a dead bolt 41. As shown in FIG. 5, the locking device 40 can lock the door 21 with a dead bolt 41 when the openable door 21 is closed by the housing 20. That is, the control circuit 7 can configure an interlock circuit with a program or the like for preventing the lock device 40 from being unlocked while the high voltage pulse is discharged from the high voltage generation circuit 2. it can.

送風装置１６は、図６に示すように、設置台２２の近傍に位置している。送風装置１６は、従来公知のファンであり、放電端子３と放電端子４の間に位置する設置台２２に向かって送風可能なものである。つまり、設置台２２に搭載される記憶装置６０又は機器９０に向かって送風することができる。   As shown in FIG. 6, the blower 16 is located in the vicinity of the installation table 22. The blower device 16 is a conventionally known fan, and can blow air toward the installation base 22 located between the discharge terminal 3 and the discharge terminal 4. That is, the air can be blown toward the storage device 60 or the device 90 mounted on the installation table 22.

つぎに、半導体素子破壊装置１による記憶装置への放電方法について、図７を用いて説明する。図７は、前述の図６の状態から、設置台２２（図示省略）に記憶装置６０が搭載された状態を示している。
記憶装置６０は、一般的なコンパクトフラッシュであり、筺体６４内部にコネクタ６３を備えたプリント基板６５を有している。プリント基板６５には、マイクロコントローラ（半導体素子）６６やフラッシュメモリ（半導体素子）６７等が搭載されている。なお、筺体６４の外周面には、電磁遮蔽を目的として、シールドケース（図示省略）が設けられており、シールドケースの外側には樹脂製のケース（図示省略）が設けられている。 Next, a method for discharging the memory device by the semiconductor element destruction apparatus 1 will be described with reference to FIG. FIG. 7 shows a state in which the storage device 60 is mounted on the installation base 22 (not shown) from the state of FIG. 6 described above.
The storage device 60 is a general compact flash, and has a printed circuit board 65 having a connector 63 inside a housing 64. On the printed board 65, a microcontroller (semiconductor element) 66, a flash memory (semiconductor element) 67, and the like are mounted. A shield case (not shown) is provided on the outer peripheral surface of the housing 64 for the purpose of electromagnetic shielding, and a resin case (not shown) is provided outside the shield case.

図７において、記憶装置６０は、筺体６４に内蔵しているコネクタ６３が、放電端子３と接触するように位置させている。コネクタ６３は樹脂製であり、金属製のコンタクト（端子）を内蔵している。詳述すると、記憶装置６０の一方の端部（コネクタ６３）の略中央に放電端子３が位置しており、記憶装置６０の他方の端部には、放電端子４が位置している。なお、記憶装置６０の他方の端部側は、樹脂製のケース（図示省略）が設けられている。換言すれば、記憶装置６０は、放電端子３と放電端子４とで挟持された状態であるが、樹脂製のケース（図示省略）で覆われているため、放電端子３と放電端子４とは、電気的に短絡していない。   In FIG. 7, the storage device 60 is positioned such that the connector 63 built in the housing 64 is in contact with the discharge terminal 3. The connector 63 is made of resin and incorporates metal contacts (terminals). More specifically, the discharge terminal 3 is located approximately at the center of one end (connector 63) of the storage device 60, and the discharge terminal 4 is located at the other end of the storage device 60. A resin case (not shown) is provided on the other end side of the storage device 60. In other words, the storage device 60 is sandwiched between the discharge terminal 3 and the discharge terminal 4, but is covered with a resin case (not shown), so the discharge terminal 3 and the discharge terminal 4 are Not electrically shorted.

この状態で、高電圧発生回路２を用いて、放電端子３と放電端子４間に、１ｋＨｚ〜１００ＭＨｚの連続的な高電圧パルス５０を放電させると、複数の導体３０で面状を成した放電端子３から高電圧パルスが略面状に放電される。その結果、略シャワー状の高電圧パルス５０が、平板状のプリント基板６５の一方の端部（コネクタ６３）から他方の端部に向かって印加され続ける。   In this state, when a continuous high voltage pulse 50 of 1 kHz to 100 MHz is discharged between the discharge terminal 3 and the discharge terminal 4 using the high voltage generation circuit 2, the discharge having a planar shape with the plurality of conductors 30. A high voltage pulse is discharged from the terminal 3 in a substantially planar shape. As a result, the substantially shower-like high voltage pulse 50 is continuously applied from one end portion (connector 63) of the flat printed board 65 to the other end portion.

この時、略シャワー状の高電圧パルス５０がコネクタ６３からプリント基板６５に放電されるため、プリント基板６５の表裏面の各面上で沿面放電が生じる。この方法により、筺体６４の外周面に設けられたシールドケースを回避して、プリント基板６５に沿面放電することが可能となり、プリント基板６５の両面に搭載されているマイクロコントローラ６６やフラッシュメモリ６７等の半導体素子を破壊することができる。   At this time, since the substantially shower-like high voltage pulse 50 is discharged from the connector 63 to the printed board 65, creeping discharge occurs on each surface of the printed board 65. By this method, it is possible to avoid a shield case provided on the outer peripheral surface of the housing 64 and to cause creeping discharge on the printed circuit board 65. The microcontroller 66 and the flash memory 67 mounted on both surfaces of the printed circuit board 65, etc. The semiconductor element can be destroyed.

なお、放電端子３と放電端子４間に放電する高電圧パルス５０は、マイクロコントローラ６６やフラッシュメモリ６７等の半導体素子を容易に破壊可能なコロナ放電や火花放電が好ましい。或いは、連続的な火花放電の一部にコロナ放電が含まれても構わない。そうすることにより、マイクロコントローラ６６やフラッシュメモリ６７等の半導体素子をより確実に破壊可能である。   The high voltage pulse 50 discharged between the discharge terminal 3 and the discharge terminal 4 is preferably a corona discharge or a spark discharge that can easily destroy a semiconductor element such as the microcontroller 66 or the flash memory 67. Alternatively, a corona discharge may be included in a part of the continuous spark discharge. By doing so, semiconductor elements such as the microcontroller 66 and the flash memory 67 can be more reliably destroyed.

なお、図７において、送風装置１６から記憶装置６０に向けて、一定の周期又は不定期に送風することで、放電端子３と放電端子４間の空気に生じる放電路（イオンチャンネル）が一定となることを防止できる。これは、放電による空気の電離で、イオン（電子を失った分子）が一定のパターンになる傾向を、空気の対流で防止するものであり、記憶装置６０の全体にまんべんなく放電することが可能となる。   In FIG. 7, the discharge path (ion channel) generated in the air between the discharge terminal 3 and the discharge terminal 4 is constant by blowing air from the blower device 16 toward the storage device 60 at a constant cycle or irregularly. Can be prevented. This is to prevent the tendency of ions (molecules that have lost electrons) to have a constant pattern due to air ionization due to discharge by air convection, and the entire storage device 60 can be discharged evenly. Become.

以上は、コンパクトフラッシュやＳＤメモリーカード、ＳＳＤ（Solid State Drive）等の記憶装置６０そのものを破壊する例を示したが、本発明は、記憶装置６０やマイクロコントローラ６６やフラッシュメモリ６７等を搭載した携帯電話端末等の機器を、分解しないで、機器に搭載されている半導体素子を破壊することが可能である。すなわち、半導体素子破壊装置１による機器への放電方法について、図８を用いて説明する。   The above is an example in which the storage device 60 itself such as a compact flash, an SD memory card, and an SSD (Solid State Drive) is destroyed. However, the present invention includes the storage device 60, the microcontroller 66, the flash memory 67, and the like. Without disassembling a device such as a mobile phone terminal, it is possible to destroy a semiconductor element mounted on the device. That is, the discharge method to the apparatus by the semiconductor element destruction apparatus 1 is demonstrated using FIG.

図８に示すように、半導体素子９１を搭載した機器９０に対し、放電端子３と放電端子４とが、機器９０の一方の端面と他方の端面にそれぞれ設置して対向されている。この状態において、前述の高電圧発生回路２を用いて、放電端子３と放電端子４間に、１ｋＨｚ〜１００ＭＨｚの連続的な高電圧パルス５０（図示省略）を放電させる。その結果、機器９０に高電圧パルス５０を放電することで、機器９０を分解しなくても、機器９０に搭載されている半導体素子９１を破壊することが可能である。   As shown in FIG. 8, the discharge terminal 3 and the discharge terminal 4 are placed on one end surface and the other end surface of the device 90 so as to be opposed to the device 90 on which the semiconductor element 91 is mounted. In this state, a continuous high voltage pulse 50 (not shown) of 1 kHz to 100 MHz is discharged between the discharge terminal 3 and the discharge terminal 4 by using the high voltage generation circuit 2 described above. As a result, by discharging the high voltage pulse 50 to the device 90, the semiconductor element 91 mounted on the device 90 can be destroyed without disassembling the device 90.

なお、機器９０は、携帯電話端末やモバイル型パーソナルコンピュータ、タブレット型パーソナルコンピュータや小型のパーソナルコンピュータに代表される携帯型情報端末等、半導体素子を搭載した機器であれば、どのようなものでも構わない。
以上のように、本発明の半導体素子破壊装置１によって、容易であり且つ確実に記憶装置６０に搭載されたマイクロコントローラ６６やフラッシュメモリ６７等の半導体素子や、機器９０に搭載された半導体素子９１を破壊できる。 The device 90 may be any device as long as it is equipped with a semiconductor element, such as a mobile phone terminal, a mobile personal computer, a tablet personal computer, or a portable information terminal represented by a small personal computer. Absent.
As described above, according to the semiconductor element destruction apparatus 1 of the present invention, the semiconductor elements such as the microcontroller 66 and the flash memory 67 that are easily and surely mounted on the storage device 60, and the semiconductor element 91 that is mounted on the device 90. Can be destroyed.

本発明の半導体素子破壊装置１では、一対の放電端子３と放電端子４を、記憶装置６０又は機器９０を挟んで対向配置させる例を示したが、本発明はこれに限定されるものではない。例えば、図９に示すように、記憶装置６０又は機器９０の４方の側面の内、３面に放電端子４を配置し、１つの側面に放電端子３を配置しても構わない。または、図１０に示すように、記憶装置６０又は機器９０の４方の側面の内、対向する面同士に、放電端子３，３と放電端子４，４というように、同一の端子を配置しても構わない。或いは、図１１に示すように、記憶装置６０又は機器９０の４方の側面の内、隣接する側面同士に、放電端子３，３と放電端子４，４というように、同一の端子を配置しても構わない。   In the semiconductor element destruction apparatus 1 of the present invention, the example in which the pair of discharge terminals 3 and the discharge terminals 4 are disposed to face each other with the storage device 60 or the device 90 interposed therebetween is shown, but the present invention is not limited to this. . For example, as shown in FIG. 9, the discharge terminal 4 may be arranged on three sides of the four sides of the storage device 60 or the device 90 and the discharge terminal 3 may be arranged on one side. Alternatively, as shown in FIG. 10, the same terminals such as the discharge terminals 3 and 3 and the discharge terminals 4 and 4 are arranged on the opposing surfaces of the four sides of the storage device 60 or the device 90. It doesn't matter. Alternatively, as shown in FIG. 11, the same terminals such as the discharge terminals 3 and 3 and the discharge terminals 4 and 4 are arranged on the adjacent side surfaces among the four side surfaces of the storage device 60 or the device 90. It doesn't matter.

本発明の半導体素子破壊装置１では、放電端子３の幅を記憶装置６０の幅よりも小さい例を示したが、本発明はこれに限定されるものではない。例えば、図１２に示すように、記憶装置６０の幅と同等の幅を持つ放電端子７０を用いても構わない。つまり、放電端子３よりも多くの導体３０を備えることにより、記憶装置６０に搭載されているマイクロコントローラ６６やフラッシュメモリ６７等の半導体素子を短時間に破壊することが可能である。なお、放電端子７０は、複数の導体３０を平たく集合させており、略刷毛状又は略ブラシ状としている。
同様に、図１３に示すように、機器９０の幅と同等かそれ以上の大きさを有する放電端子８０，８１とを用いることで、より確実に機器９０に搭載されている半導体素子９１を破壊することが可能である。 In the semiconductor element destruction apparatus 1 of the present invention, the example in which the width of the discharge terminal 3 is smaller than the width of the memory device 60 is shown, but the present invention is not limited to this. For example, as shown in FIG. 12, a discharge terminal 70 having a width equivalent to the width of the storage device 60 may be used. That is, by providing more conductors 30 than the discharge terminals 3, it is possible to destroy semiconductor elements such as the microcontroller 66 and the flash memory 67 mounted on the storage device 60 in a short time. In addition, the discharge terminal 70 has assembled the some conductor 30 flatly, and is substantially brush shape or substantially brush shape.
Similarly, as shown in FIG. 13, by using the discharge terminals 80 and 81 having a size equal to or larger than the width of the device 90, the semiconductor element 91 mounted on the device 90 is more reliably destroyed. Is possible.

本発明の半導体素子破壊装置１では、放電端子３を固定して用いる例を示したが、本発明はこれに限定されるものではない。例えば、図１４に示すように、放電端子３に移動装置３５を取り付けて移動可能としても構わない。なお、移動装置３５は、従来公知のボールネジ３６とモータ３７で構成されるものであり、放電端子３は図１４において水平方向に移動可能である。   In the semiconductor element destruction apparatus 1 of the present invention, the example in which the discharge terminal 3 is fixed and used is shown, but the present invention is not limited to this. For example, as shown in FIG. 14, the moving device 35 may be attached to the discharge terminal 3 so as to be movable. The moving device 35 includes a conventionally known ball screw 36 and a motor 37, and the discharge terminal 3 is movable in the horizontal direction in FIG.

図１４の放電端子３による記憶装置６０の破壊方法について、図１５（ａ）〜（ｃ）を用いて説明する。図１５（ａ）〜（ｃ）は、前述の図１２の状態から、設置台２２に記憶装置６０が搭載された状態を示している。つまり、記憶装置６０は、放電端子３と放電端子４とで挟持された状態である。なお、図１５（ａ）〜（ｃ）では、記憶装置６０をコンパクトフラッシュとし、記憶装置６０の筺体６４に内蔵しているコネクタ６３が放電端子３側となるように位置させている。   A method for destroying the storage device 60 using the discharge terminals 3 of FIG. 14 will be described with reference to FIGS. FIGS. 15A to 15C show a state where the storage device 60 is mounted on the installation base 22 from the state of FIG. 12 described above. That is, the storage device 60 is sandwiched between the discharge terminal 3 and the discharge terminal 4. 15A to 15C, the storage device 60 is a compact flash, and the connector 63 built in the housing 64 of the storage device 60 is positioned so as to be on the discharge terminal 3 side.

図１５（ａ）において、記憶装置６０の左端部６１に放電端子３が位置している。そして、放電端子３，４間に位置する記憶装置６０に向かって複数の高電圧パルス５０を放電する。放電された複数の高電圧パルス５０は、略シャワー状である。そして、複数の高電圧パルス５０を放電し続けながら、図１５（ｂ），（ｃ）の順番で、放電端子３を、移動装置３５（図示省略）によって、記憶装置６０の右端部６２まで移動させている。その結果、記憶装置６０の全面にまんべんなく放電することができる。   In FIG. 15A, the discharge terminal 3 is located at the left end 61 of the storage device 60. Then, a plurality of high voltage pulses 50 are discharged toward the storage device 60 located between the discharge terminals 3 and 4. The discharged high voltage pulses 50 are substantially shower-like. Then, while continuing to discharge the plurality of high voltage pulses 50, the discharge terminal 3 is moved to the right end 62 of the storage device 60 by the moving device 35 (not shown) in the order of FIGS. I am letting. As a result, the entire surface of the storage device 60 can be discharged evenly.

本発明の半導体素子破壊装置１では、筺体２０を一重とする例を示したが本発明はこれに限定されるものではない。例えば、筺体２０を二重構造として、設置台２２を二重に隠蔽することで、高電圧パルス５０を筺体２０の外に漏れることを抑制可能である。   In the semiconductor element destruction apparatus 1 of the present invention, an example in which the casing 20 is single is shown, but the present invention is not limited to this. For example, it is possible to prevent the high voltage pulse 50 from leaking out of the casing 20 by making the casing 20 have a double structure and concealing the installation base 22 in a double manner.

本発明の半導体素子破壊装置１では、記憶装置６０をコンパクトフラッシュとする例を示したが、本発明はこれに限定されるものではない。例えば、ＳＤメモリーカードやその他メモリーカード、ＳＳＤ（Solid State Drive）等、フラッシュメモリやマイクロコントローラ、メモリセル（フラッシュメモリ含む）を内蔵したマイクロコントローラ等の半導体素子を搭載した記憶装置にも高電圧パルスを放電することにより、半導体素子を破壊可能である。   In the semiconductor element destruction apparatus 1 of the present invention, an example in which the storage device 60 is a compact flash is shown, but the present invention is not limited to this. For example, high voltage pulses are also applied to storage devices equipped with semiconductor elements such as flash memory, microcontrollers, microcontrollers with built-in memory cells (including flash memory), such as SD memory cards, other memory cards, and SSDs (Solid State Drives). The semiconductor element can be destroyed by discharging.

１ 半導体素子破壊装置
２ 高電圧発生回路
３，４，７０，８０，８１ 放電端子
２０ 筺体
２１ 扉
２２ 設置台
３０ 導体
５０ 高電圧パルス
６０ 記憶装置
６６ マイクロコントローラ（半導体素子）
６７ フラッシュメモリ（半導体素子）
９０ 機器
９１ 半導体素子 DESCRIPTION OF SYMBOLS 1 Semiconductor element destruction apparatus 2 High voltage generation circuit 3, 4, 70, 80, 81 Discharge terminal 20 Housing 21 Door 22 Installation stand 30 Conductor 50 High voltage pulse 60 Memory | storage device 66 Microcontroller (semiconductor element)
67 Flash memory (semiconductor element)
90 Equipment 91 Semiconductor elements

Claims (6)

記憶装置又は機器に搭載された半導体素子を破壊可能な半導体素子破壊装置において、高電圧発生回路と、少なくとも一対の放電端子を有し、前記高電圧発生回路は前記放電端子間に前記記憶装置又は機器を位置させた状態で高電圧パルスを放電可能であり、前記一対の放電端子の内、一方の放電端子は多数の導体が集合して配置されたものであることを特徴とする半導体素子破壊装置。   In a semiconductor element destruction apparatus capable of destroying a semiconductor element mounted on a storage device or an apparatus, the semiconductor element destruction apparatus has a high voltage generation circuit and at least a pair of discharge terminals, and the high voltage generation circuit is connected between the discharge terminals. Semiconductor device destruction characterized by being capable of discharging a high voltage pulse in a state where the device is positioned, wherein one of the pair of discharge terminals is a collection of a number of conductors. apparatus. 前記一対の放電端子の内、他方の放電端子は、略面状の導体から成ることを特徴とする請求項１に記載の半導体素子破壊装置。   2. The semiconductor element destruction apparatus according to claim 1, wherein the other discharge terminal of the pair of discharge terminals is made of a substantially planar conductor. 前記高電圧パルスは、１８〜５０ｋＶの高電圧パルスであることを特徴とする請求項１又は２に記載の半導体素子破壊装置。   3. The semiconductor element destruction apparatus according to claim 1, wherein the high voltage pulse is a high voltage pulse of 18 to 50 kV. 前記高電圧パルスは、周波数が１ｋＨｚ以上であることを特徴とする請求項１乃至３のいずれかに記載の半導体素子破壊装置。   4. The semiconductor element destruction apparatus according to claim 1, wherein the high voltage pulse has a frequency of 1 kHz or more. 筺体を有し、前記筺体内部には前記記憶装置又は機器を設置可能な設置台を有し、前記設置台は昇降可能であり、設置台は上昇して上限点にある時に前記記憶装置又は機器を設置可能であり、且つ下降して下限点にある時に前記放電端子間に高電圧パルスを放電可能であることを特徴とする請求項１乃至４のいずれかに記載の半導体素子破壊装置。   A storage base or an installation base on which the storage device or equipment can be installed; and the installation base can be moved up and down; 5. The semiconductor element destruction apparatus according to claim 1, wherein a high-voltage pulse can be discharged between the discharge terminals when it is lowered and at a lower limit point. 前記筺体は開閉式の扉を有し、前記扉は前記設置台が下限点にある時にはロックされて開閉できないことを特徴とする請求項５に記載の半導体素子破壊装置。   6. The semiconductor element destruction apparatus according to claim 5, wherein the housing has an openable / closable door, and the door is locked and cannot be opened / closed when the installation base is at a lower limit point.
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