JP2012190370A - Constant current circuit - Google Patents
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Abstract
Description
本発明は、定電流回路に関する。 The present invention relates to a constant current circuit.
従来の定電流回路について説明する。図8は、従来の定電流回路を示す回路図である。 A conventional constant current circuit will be described. FIG. 8 is a circuit diagram showing a conventional constant current circuit.
PMOSトランジスタ51とPMOSトランジスタ52は、等しいK値及び等しい閾値電圧を有する。また、NMOSトランジスタ53とNMOSトランジスタ54は、等しいK値及び異なる閾値電圧を有する。PMOSトランジスタ51とPMOSトランジスタ52は、カレントミラー回路を構成するので、等しい電流I0を流す。ここで、NMOSトランジスタ53とNMOSトランジスタ54は、ゲート電圧共通のカレントミラー回路を構成し、等しい電流I0を流し、等しいK値を有している。従って、NMOSトランジスタ53とNMOSトランジスタ54の閾値電圧の差分電圧が抵抗55に発生する。この差分電圧及び抵抗55の抵抗値に基づき、定電流である電流I0が抵抗55に流れる。NMOSトランジスタ53の閾値電圧をVtn53とし、NMOSトランジスタ54の閾値電圧をVtn54とし、抵抗55の抵抗値をRとすると、電流I0について、式(7)が成立する(例えば、特許文献1参照)。
I0=(Vtn53−Vtn54)/R・・・(7)
The
I0 = (Vtn53−Vtn54) / R (7)
電子機器やICの低消費電流化により、定電流回路は小さな電流を流すことを要求される。従来の定電流回路は、抵抗55の抵抗値を高くすることにより、定電流である電流I0を小さくする。例えば、Vtn53−Vtn54が100mVのときに、電流I0を10nAにする場合、式7より抵抗55の抵抗値は10MΩになる。従って、従来の定電流回路は、電流I0を小さくすると、抵抗55の面積が大きくなってしまう、と言う課題があった。 Due to the low current consumption of electronic devices and ICs, the constant current circuit is required to pass a small current. The conventional constant current circuit reduces the current I0, which is a constant current, by increasing the resistance value of the resistor 55. For example, when Vtn53-Vtn54 is 100 mV and the current I0 is set to 10 nA, the resistance value of the resistor 55 is 10 MΩ from Equation 7. Therefore, the conventional constant current circuit has a problem that the area of the resistor 55 increases when the current I0 is reduced.
本発明は、上記課題に鑑みてなされ、面積の小さい定電流回路を提供する。 The present invention has been made in view of the above problems, and provides a constant current circuit having a small area.
本発明は、上記課題を解決するため、ソースが第一電源端子に接続される、第一の第一導電型MOSトランジスタと、ゲートが前記第一の第一導電型MOSトランジスタのゲートに接続され、ドレインに第一の定電流が流れる、第二の第一導電型MOSトランジスタと、ドレインが前記第二の第一導電型MOSトランジスタのソースに接続され、ソースが前記第一電源端子に接続され、強反転領域の非飽和領域で動作する、第三の第一導電型MOSトランジスタと、ゲートとドレインが前記第一の第一導電型MOSトランジスタのゲートと前記第二の第一導電型MOSトランジスタのゲートとに接続され、ソースが前記第一の第一導電型MOSトランジスタのドレインに接続され、ドレインに前記第一の定電流に比例する第二の定電流が流れる、第四の第一導電型MOSトランジスタと、ゲートとドレインが前記第三の第一導電型MOSトランジスタのゲートに接続され、ソースが前記第一の第一導電型MOSトランジスタのドレインと前記第四の第一導電型MOSトランジスタのソースとに接続され、ドレインに前記第一の定電流に比例する第三の定電流が流れる、第五の第一導電型MOSトランジスタと、を備えることを特徴とする定電流回路を提供する。 In order to solve the above problems, the present invention provides a first first conductivity type MOS transistor having a source connected to the first power supply terminal and a gate connected to the gate of the first first conductivity type MOS transistor. A first constant-current MOS transistor in which a first constant current flows through the drain; a drain connected to the source of the second first-conductivity MOS transistor; and a source connected to the first power supply terminal A third first-conductivity-type MOS transistor that operates in a non-saturated region of the strong inversion region, and a gate and a drain that are the gate of the first first-conductivity-type MOS transistor and the second first-conductivity-type MOS transistor And the source is connected to the drain of the first first conductivity type MOS transistor, and a second constant current proportional to the first constant current flows to the drain. , A fourth first conductivity type MOS transistor, a gate and a drain connected to the gate of the third first conductivity type MOS transistor, and a source connected to the drain of the first first conductivity type MOS transistor and the fourth A fifth first conductivity type MOS transistor connected to the source of the first conductivity type MOS transistor and having a third constant current proportional to the first constant current flowing in the drain. A constant current circuit is provided.
本発明の定電流回路は、強反転領域の非飽和領域で動作する第三の第一導電型MOSトランジスタの高い抵抗値のオン抵抗により、定電流を小さくする。第三の第一導電型MOSトランジスタの面積は、このトランジスタのオン抵抗と同じ抵抗値の抵抗の面積よりも小さいので、定電流回路の面積を小さくすることが可能である。 The constant current circuit of the present invention reduces the constant current due to the high on-resistance of the third first conductivity type MOS transistor operating in the non-saturation region of the strong inversion region. Since the area of the third first conductivity type MOS transistor is smaller than the area of the resistor having the same resistance value as the on-resistance of this transistor, the area of the constant current circuit can be reduced.
以下、本実施形態の定電流回路を、図面を参照して説明する。
まず、定電流回路の構成について説明する。図1は、本実施形態の定電流回路を示す回路図である。
本実施形態の定電流回路は、NMOSトランジスタ11〜15を備える。
Hereinafter, the constant current circuit of this embodiment will be described with reference to the drawings.
First, the configuration of the constant current circuit will be described. FIG. 1 is a circuit diagram showing a constant current circuit of the present embodiment.
The constant current circuit of this embodiment includes NMOS transistors 11-15.
NMOSトランジスタ11は、ゲートは第2ノードN2に接続され、ソースは接地端子に接続される。NMOSトランジスタ12は、ゲートは第2ノードN2とNMOSトランジスタ11のゲートとに接続され、ドレインは第1ノードN1に接続される。NMOSトランジスタ13は、ゲートは第3ノードN3に接続され、ドレインはNMOSトランジスタ12のソースに接続され、ソースは接地端子に接続される。NMOSトランジスタ14は、ゲートはドレインと第2ノードN2とNMOSトランジスタ11のゲートとNMOSトランジスタ12のゲートとに接続され、ソースはNMOSトランジスタ11のドレインに接続される。NMOSトランジスタ15は、ゲートはドレインと第3ノードN3とNMOSトランジスタ13のゲートとに接続され、ソースはNMOSトランジスタ11のドレインとNMOSトランジスタ14のソースとに接続される。
The
ここで、各NMOSトランジスタのしきい値電圧は等しい。また、NMOSトランジスタ13は強反転領域の非飽和領域(抵抗領域)で動作する。また、第1ノードN1及び第2ノードN2及び第3ノードN3には、それぞれ互いに比例関係にある定電流が流れる。第1ノードN1に流れる定電流をIREF、第2ノードN2に流れる定電流をI2、第3ノードN3に流れる定電流をI3とする。さらに、定電流I2と定電流I3の加算を定電流I1とする。また、第3ノードN3の電圧をV3とする。NMOSトランジスタ14のドレインを第4ノードN4とし、その電圧をV4とする。
Here, the threshold voltages of the NMOS transistors are equal. The
次に、本実施形態の定電流IREFについて説明する。
定電流IREFは、第4ノードN4電圧V4と強反転領域の非飽和領域で動作するNMOSトランジスタ13のオン抵抗の除算により決定される。これについて、数式を用いて説明する。NMOSトランジスタ11〜12及びNMOSトランジスタ14〜15が弱反転領域で動作し、NMOSトランジスタ13が強反転領域の非飽和領域(抵抗領域)で動作すると仮定する。ここで、スロープファクタをn、ボルツマン定数をk、温度をT、電子電荷をq、ドレイン電流をId、プロセス依存のパラメータをI0、トランジスタのアスペクト比をK、閾値電圧をVt、ゲート幅をW、ゲート長をLとすると、弱反転領域のゲート・ソース間電圧Vgsについて、式(1)が成立する。
Next, the constant current IREF of this embodiment will be described.
The constant current IREF is determined by dividing the fourth node N4 voltage V4 and the on-resistance of the
NMOSトランジスタ11のゲート・ソース間電圧をVgs11、アスペクト比をK11とし、NMOSトランジスタ12のゲート・ソース間電圧をVgs12、アスペクト比をK12とし、NMOSトランジスタ14のゲート・ソース間電圧をVgs14、アスペクト比をK14とし、NMOSトランジスタK15のゲート・ソース間電圧をVgs15、アスペクト比をK15とし、NMOSトランジスタのしきい値電圧をVtnとすると、式(1)から、電圧V3及び電圧V4について、式(2)及び式(3)が成立する。
The gate-source voltage of the
NMOSトランジスタの移動度をμ、単位面積あたりのゲート絶縁膜の容量をCoxとし、NMOSトランジスタ13のアスペクト比をK13とする。すると、強反転領域の非飽和領域で動作するNMOSトランジスタ13のオン抵抗の抵抗値R13について、式(4)が成立する。
The mobility of the NMOS transistor is μ, the capacitance of the gate insulating film per unit area is Cox, and the aspect ratio of the
式(1)〜式(4)から、定電流IREFについて、式(5)が成立する。 From Expressions (1) to (4), Expression (5) is established for the constant current IREF.
ここで、I1=IREFとし、I1=I2+I3の関係を式(5)に代入すると、式(6)が成立する。 Here, when I1 = IREF and the relationship of I1 = I2 + I3 is substituted into the equation (5), the equation (6) is established.
本実施形態の定電流回路は、以上のことから、強反転領域の非飽和領域で動作するNMOSトランジスタ13の高い抵抗値のオン抵抗により、定電流回路の定電流IREFを小さくする。NMOSトランジスタ13の面積は、このトランジスタのオン抵抗と同じ抵抗値の抵抗の面積よりも小さいので、定電流回路の面積を小さくすることができる。
As described above, the constant current circuit of the present embodiment reduces the constant current IREF of the constant current circuit by the ON resistance having a high resistance value of the
また、式(6)より、定電流IREFはMOSトランジスタのしきい値電圧に依存しない。よって、半導体製造プロセスにおいてしきい値電圧がばらついても、定電流IREFはばらつかない。 Further, from the equation (6), the constant current IREF does not depend on the threshold voltage of the MOS transistor. Therefore, even if the threshold voltage varies in the semiconductor manufacturing process, the constant current IREF does not vary.
また、式(6)より、定電流IREFは電源端子電圧に依存しない。よって、電源端子電圧が変化しても、定電流IREFは変動しない。
また、図示しないが、接地端子を電源端子とし、NMOSトランジスタをPMOSトランジスタとして構成しても同様の効果が得られる。
Further, from the equation (6), the constant current IREF does not depend on the power supply terminal voltage. Therefore, even if the power supply terminal voltage changes, the constant current IREF does not change.
Although not shown, the same effect can be obtained by configuring the ground terminal as a power supply terminal and the NMOS transistor as a PMOS transistor.
[変形例1]
図2は、本実施形態の定電流回路の他の例を示す回路図である。
図1と比較し、PMOSトランジスタ31〜33が追加されている。
[Modification 1]
FIG. 2 is a circuit diagram showing another example of the constant current circuit of the present embodiment.
Compared with FIG. 1,
PMOSトランジスタ31のゲートはドレインと第1ノードN1とに接続され、ソースは電源端子に接続される。PMOSトランジスタ32のゲートは第1ノードN1とPMOSトランジスタ31のゲートとに接続され、ドレインは第2ノードN2に接続され、ソースは電源端子に接続される。PMOSトランジスタ33のゲートは第1ノードN1とPMOSトランジスタ31のゲート及びドレインとPMOSトランジスタ32のゲートとに接続され、ドレインは第3ノードN3に接続され、ソースは電源端子に接続される。
The gate of the
次に、本実施形態の定電流回路の動作について説明する。
PMOSトランジスタ31及び32は、カレントミラー回路として動作し、定電流IREFに比例する定電流I2を第2ノードN2に供給する。また、PMOSトランジスタ31及び33は、カレントミラー回路として動作し、定電流IREFに比例する定電流I3を第3ノードN3に供給する。
Next, the operation of the constant current circuit of this embodiment will be described.
The
従って、定電流IREFと定電流I2と定電流I3とが比例関係になる。
このため、本実施形態の定電流回路についても式(6)が成立し、強反転領域の非飽和領域で動作するNMOSトランジスタ13の高い抵抗値のオン抵抗により、定電流回路の定電流IREFを小さくする。NMOSトランジスタ13の面積は、このトランジスタのオン抵抗と同じ抵抗値の抵抗の面積よりも小さいので、定電流回路の面積を小さくすることができる。
Therefore, the constant current IREF, the constant current I2, and the constant current I3 are in a proportional relationship.
For this reason, Formula (6) is also established for the constant current circuit of the present embodiment, and the constant current IREF of the constant current circuit is set by the ON resistance of the high resistance value of the
また、式(6)より、定電流IREFはMOSトランジスタのしきい値電圧に依存しない。よって、半導体製造プロセスにおいてしきい値電圧がばらついても、定電流IREFはばらつかない。 Further, from the equation (6), the constant current IREF does not depend on the threshold voltage of the MOS transistor. Therefore, even if the threshold voltage varies in the semiconductor manufacturing process, the constant current IREF does not vary.
また、式(6)より、定電流IREFは電源端子電圧に依存しない。よって、電源端子電圧が変化しても、定電流IREFは変動しない。 Further, from the equation (6), the constant current IREF does not depend on the power supply terminal voltage. Therefore, even if the power supply terminal voltage changes, the constant current IREF does not change.
[変形例2]
図3は、本実施形態の定電流回路の他の例を示す回路図である。
図1と比較して、ディプレッション型NMOSトランジスタ16とPMOSトランジスタ31〜33とが追加されている。
[Modification 2]
FIG. 3 is a circuit diagram showing another example of the constant current circuit of the present embodiment.
As compared with FIG. 1, a depletion
ディプレッション型NMOSトランジスタ16のゲートは第1ノードN1に接続され、ソースは第2ノードN2に接続される。PMOSトランジスタ31のゲートはディプレッション型NMOSトランジスタ16のドレインと接続され、ソースは電源端子に接続される。PMOSトランジスタ32のゲートはドレインとディプレッション型NMOSトランジスタ16のドレインとPMOSトランジスタ31のゲートとに接続され、ソースは電源端子に接続される。PMOSトランジスタ33のゲートはディプレッション型NMOSトランジスタ16のドレインとPMOSトランジスタ31のゲートとPMOSトランジスタ32のゲート及びドレインとに接続され、ドレインは第3ノードN3に接続され、ソースは電源端子に接続される。
The gate of the depletion
次に、本実施形態の定電流回路の動作について説明する。
PMOSトランジスタ31及び32は、カレントミラー回路として動作し、第2ノードN2に流れる定電流I2に比例する定電流をPMOSトランジスタ31のドレイン電流として流す。PMOSトランジスタ32及び33は、カレントミラー回路として動作し、定電流I2に比例する定電流I3を第3ノードN3に供給する。
Next, the operation of the constant current circuit of this embodiment will be described.
The
このとき、ディプレッション型NMOSトランジスタ16による負帰還により第1ノードN1が安定化され、第1ノードN1を流れる定電流IREFとPMOSトランジスタ31のドレイン電流とが等しくなる。具体的には、定電流IREFがPMOSトランジスタ31のドレイン電流より大きい時、ディプレッション型NMOSトランジスタ16のゲート電圧は下降する。このとき、ディプレッション型NMOSトランジスタ16のドレイン電流は一定のため、ディプレッション型NMOSトランジスタ16のゲート・ソース間電圧も一定に保たれ、ディプレッション型NMOSトランジスタ16のソース電圧が下降する。このため、ディプレッション型NMOSトランジスタ16のソースと接続されたNMOSトランジスタ12のゲート電圧が下降して、定電流IREFが減少する。従って、定電流IREFとPMOSトランジスタ31のドレイン電流とが等しくなる。定電流IREFがPMOSトランジスタ31のドレイン電流より小さいときも同様に、定電流IREFが増加して、定電流IREFとPMOSトランジスタ31のドレイン電流とが等しくなる。
At this time, the first node N1 is stabilized by negative feedback by the depletion
従って、定電流IREFと定電流I2と定電流I3とが比例関係になる。
このため、本実施形態の定電流回路についても式(6)が成立し、強反転領域の非飽和領域で動作するNMOSトランジスタ13の高い抵抗値のオン抵抗により、定電流回路の定電流IREFを小さくする。NMOSトランジスタ13の面積は、このトランジスタのオン抵抗と同じ抵抗値の抵抗の面積よりも小さいので、定電流回路の面積を小さくすることができる。
Therefore, the constant current IREF, the constant current I2, and the constant current I3 are in a proportional relationship.
For this reason, Formula (6) is also established for the constant current circuit of the present embodiment, and the constant current IREF of the constant current circuit is set by the ON resistance of the high resistance value of the
また、式(6)より、定電流IREFはMOSトランジスタのしきい値電圧に依存しない。よって、半導体製造プロセスにおいてしきい値電圧がばらついても、定電流IREFはばらつかない。 Further, from the equation (6), the constant current IREF does not depend on the threshold voltage of the MOS transistor. Therefore, even if the threshold voltage varies in the semiconductor manufacturing process, the constant current IREF does not vary.
また、式(6)より、定電流IREFは電源端子電圧に依存しない。よって、電源端子電圧が変化しても、定電流IREFは変動しない。
また、起動時に第2ノードN2は低インピーダンスとなり、ディプレッション型NMOSトランジスタ16が電流を供給するため、起動用のスタートアップ回路は不必要である。
Further, from the equation (6), the constant current IREF does not depend on the power supply terminal voltage. Therefore, even if the power supply terminal voltage changes, the constant current IREF does not change.
Further, since the second node N2 has a low impedance at the time of start-up and the depletion
[変形例3]
図4は、本実施形態の定電流回路の他の例を示す回路図である。
図1と比較して、ディプレッション型NMOSトランジスタ16とNMOSトランジスタ17とPMOSトランジスタ31〜33とが追加されている。
[Modification 3]
FIG. 4 is a circuit diagram showing another example of the constant current circuit of the present embodiment.
Compared to FIG. 1, a depletion
ディプレッション型NMOSトランジスタ16のドレインは電源端子に接続され、ソースは第2ノードN2に接続される。NMOSトランジスタ17のゲートは第2ノードN2に接続され、ドレインはディプレッション型NMOSトランジスタ16のゲートに接続され、ソースは接地端子に接続される。PMOSトランジスタ31のゲートはドレインと第1ノードN1とに接続され、ソースは電源端子に接続される。PMOSトランジスタ32のゲートはPMOSトランジスタ31のゲートに接続され、ドレインはNMOSトランジスタ17のドレインに接続され、ソースは電源端子に接続される。PMOSトランジスタ33のゲートはPMOSトランジスタ31のゲートとPMOSトランジスタ32のゲートとに接続され、ドレインは第3ノードN3に接続され、ソースは電源端子に接続される。
The depletion
次に、本実施形態の定電流回路の動作について説明する。
PMOSトランジスタ31及び32は、カレントミラー回路として動作し、第1ノードN1に流れる定電流IREFに比例する定電流をPMOSトランジスタ32のドレイン電流として流す。PMOSトランジスタ31及び33は、カレントミラー回路として動作し、定電流IREFに比例する定電流I3を第3ノードN3に供給する。NMOSトランジスタ11及び17は、カレントミラー回路として動作し、第2ノードN2に流れる定電流I2と定電流I3との加算電流I1に比例する定電流をNMOSトランジスタ17のドレイン電流として流す。このとき、図3に示された定電流回路と同様に、ディプレッション型NMOSトランジスタ16による負帰還によりディプレッション型NMOSトランジスタのゲート電圧が安定化され、PMOSトランジスタ32のドレイン電流とNMOSトランジスタ17のドレイン電流とが等しくなる。そのため、定電流I1と定電流IREFとが比例関係になる。
Next, the operation of the constant current circuit of this embodiment will be described.
The
従って、定電流IREFと定電流I2と定電流I3とが比例関係になる。
このため、本実施形態の定電流回路についても式(6)が成立し、強反転領域の非飽和領域で動作するNMOSトランジスタ13の高い抵抗値のオン抵抗により、定電流回路の定電流IREFを小さくする。NMOSトランジスタ13の面積は、このトランジスタのオン抵抗と同じ抵抗値の抵抗の面積よりも小さいので、定電流回路の面積を小さくすることができる。
Therefore, the constant current IREF, the constant current I2, and the constant current I3 are in a proportional relationship.
For this reason, Formula (6) is also established for the constant current circuit of the present embodiment, and the constant current IREF of the constant current circuit is set by the ON resistance of the high resistance value of the
また、式(6)より、定電流IREFはMOSトランジスタのしきい値電圧に依存しない。よって、半導体製造プロセスにおいてしきい値電圧がばらついても、定電流IREFはばらつかない。
また、式(6)より、定電流IREFは電源端子電圧に依存しない。よって、電源端子電圧が変化しても、定電流IREFは変動しない。
Further, from the equation (6), the constant current IREF does not depend on the threshold voltage of the MOS transistor. Therefore, even if the threshold voltage varies in the semiconductor manufacturing process, the constant current IREF does not vary.
Further, from the equation (6), the constant current IREF does not depend on the power supply terminal voltage. Therefore, even if the power supply terminal voltage changes, the constant current IREF does not change.
また、起動時に第2ノードN2は低インピーダンスとなり、ディプレッション型NMOSトランジスタ16が電流を供給するため、起動用のスタートアップ回路は不必要である。
また、電源端子電圧がNMOSトランジスタ11のドレイン・ソース間電圧とNMOSトランジスタ15のゲート・ソース間電圧とPMOSトランジスタ33のドレイン・ソース間電圧との加算電圧よりも高ければ、定電流回路は動作できる。即ち、1つのゲート・ソース間電圧と、2つのドレイン・ソース間電圧で、定電流回路は動作できる。
Further, since the second node N2 has a low impedance at the time of start-up and the depletion
If the power supply terminal voltage is higher than the sum of the drain-source voltage of the
[変形例4]
図5は、本実施形態の定電流回路の他の例を示す回路図である。
図4と比較して、ディプレッション型NMOSトランジスタ16のゲートの接続先が第1ノードN1に変更され、PMOSトランジスタ31のゲートの接続先がPMOSトランジスタ32のドレインに変更されている。
[Modification 4]
FIG. 5 is a circuit diagram showing another example of the constant current circuit of the present embodiment.
Compared to FIG. 4, the connection destination of the gate of the depletion
次に、本実施形態の定電流回路の動作について説明する。
PMOSトランジスタ31及び32は、カレントミラー回路として動作し、PMOSトランジスタ32のドレイン電流に比例する定電流をPMOSトランジスタ31のドレイン電流として流す。PMOSトランジスタ32及び33は、カレントミラー回路として動作し、PMOSトランジスタ32のドレイン電流に比例する定電流I3を第3ノードN3に供給する。NMOSトランジスタ11及び17は、カレントミラー回路として動作し、第2ノードN2に流れる定電流I2と定電流I3との加算電流I1に比例する定電流をNMOSトランジスタ17のドレイン電流として流す。このとき、図3に示された定電流回路と同様に、ディプレッション型NMOSトランジスタ16による負帰還によりディプレッション型NMOSトランジスタのゲート電圧が安定化され、PMOSトランジスタ31のドレイン電流と第1ノードN1を流れる定電流IREFとが等しくなる。そのため、定電流I1と定電流IREFとが比例関係になる。
Next, the operation of the constant current circuit of this embodiment will be described.
The
従って、定電流IREFと定電流I2と定電流I3とが比例関係になる。
このため、本実施形態の定電流回路についても式(6)が成立し、強反転領域の非飽和領域で動作するNMOSトランジスタ13の高い抵抗値のオン抵抗により、定電流回路の定電流IREFを小さくする。NMOSトランジスタ13の面積は、このトランジスタのオン抵抗と同じ抵抗値の抵抗の面積よりも小さいので、定電流回路の面積を小さくすることができる。
Therefore, the constant current IREF, the constant current I2, and the constant current I3 are in a proportional relationship.
For this reason, Formula (6) is also established for the constant current circuit of the present embodiment, and the constant current IREF of the constant current circuit is set by the ON resistance of the high resistance value of the
また、式(6)より、定電流IREFはMOSトランジスタのしきい値電圧に依存しない。よって、半導体製造プロセスにおいてしきい値電圧がばらついても、定電流IREFはばらつかない。
また、式(6)より、定電流IREFは電源端子電圧に依存しない。よって、電源端子電圧が変化しても、定電流IREFは変動しない。
Further, from the equation (6), the constant current IREF does not depend on the threshold voltage of the MOS transistor. Therefore, even if the threshold voltage varies in the semiconductor manufacturing process, the constant current IREF does not vary.
Further, from the equation (6), the constant current IREF does not depend on the power supply terminal voltage. Therefore, even if the power supply terminal voltage changes, the constant current IREF does not change.
また、起動時に第2ノードN2は低インピーダンスとなり、ディプレッション型NMOSトランジスタ16が電流を供給するため、起動用のスタートアップ回路は不必要である。
また、電源端子電圧がNMOSトランジスタ11のドレイン・ソース間電圧とNMOSトランジスタ15のゲート・ソース間電圧とPMOSトランジスタ33のドレイン・ソース間電圧との加算電圧よりも高ければ、定電流回路は動作できる。即ち、1つのゲート・ソース間電圧と、2つのドレイン・ソース間電圧で、定電流回路は動作できる。
Further, since the second node N2 has a low impedance at the time of start-up and the depletion
If the power supply terminal voltage is higher than the sum of the drain-source voltage of the
[変形例5]
図6は、本実施形態の定電流回路の他の例を示す回路図である。
図4と比較して、第1ノードN1とNMOSトランジスタ12のドレインとの間に、カスコード素子としてディプレッション型NMOSトランジスタ18が接続されている。NMOSトランジスタ18のゲートは接地端子に接続され、ドレインは第1ノードN1に接続され、ソースはNMOSトランジスタ12のドレインに接続される。
[Modification 5]
FIG. 6 is a circuit diagram showing another example of the constant current circuit of the present embodiment.
Compared to FIG. 4, a depletion
ディプレッション型NMOSトランジスタ18のゲート・ソース間電圧は電源端子電圧によらずほぼ一定となるため、NMOSトランジスタ12のドレイン電圧は電源端子電圧によらずほぼ一定の電圧に保たれる。これにより、NMOSトランジスタ12のドレイン・ソース間電圧は、電源端子電圧によらずほぼ一定に保たれ、電源端子電圧の変化によるチャネル長変効果の影響を受けにくくなる。
Since the gate-source voltage of the depletion
[変形例6]
図7は、本実施形態の定電流回路の他の例を示す回路図である。
図4と比較して、第2ノードN2とディプレッション型NMOSトランジスタのソースとの間に、インピーダンス素子41が接続されている。
[Modification 6]
FIG. 7 is a circuit diagram showing another example of the constant current circuit of the present embodiment.
Compared to FIG. 4, an impedance element 41 is connected between the second node N2 and the source of the depletion type NMOS transistor.
インピーダンス素子41は、電圧降下を発生させることで、ディプレッション型NMOSトランジスタ16のソース及びゲート電圧を上昇させる。即ち、第1ノードN1の電圧を上昇させる。これにより、NMOSトランジスタ12のドレイン・ソース間電圧を十分確保し、NMOSトランジスタ12がより飽和領域で動作し易くなる。
The impedance element 41 raises the source and gate voltages of the depletion
ここで、図示しないが、インピーダンス素子41として、抵抗及びダイオード及びダイオード接続されたNMOSトランジスタが用いられる。 Although not shown, a resistor, a diode, and a diode-connected NMOS transistor are used as the impedance element 41.
11〜15、17 NMOSトランジスタ
16、18 ディプレッション型NMOSトランジスタ
31〜33 PMOSトランジスタ
41 インピーダンス素子
11-15, 17
Claims (8)
ゲートが前記第一の第一導電型MOSトランジスタのゲートに接続され、ドレインに第一の定電流が流れる、第二の第一導電型MOSトランジスタと、
ドレインが前記第二の第一導電型MOSトランジスタのソースに接続され、ソースが前記第一電源端子に接続され、強反転領域の非飽和領域で動作する、第三の第一導電型MOSトランジスタと、
ゲートとドレインが前記第一の第一導電型MOSトランジスタのゲートと前記第二の第一導電型MOSトランジスタのゲートとに接続され、ソースが前記第一の第一導電型MOSトランジスタのドレインに接続され、ドレインに前記第一の定電流に比例する第二の定電流が流れる、第四の第一導電型MOSトランジスタと、
ゲートとドレインが前記第三の第一導電型MOSトランジスタのゲートに接続され、ソースが前記第一の第一導電型MOSトランジスタのドレインと前記第四の第一導電型MOSトランジスタのソースとに接続され、ドレインに前記第一の定電流に比例する第三の定電流が流れる、第五の第一導電型MOSトランジスタと、
を備えることを特徴とする定電流回路。 A first first conductivity type MOS transistor having a source connected to the first power supply terminal;
A second first conductivity type MOS transistor having a gate connected to the gate of the first first conductivity type MOS transistor and a first constant current flowing in the drain;
A third first conductivity type MOS transistor having a drain connected to a source of the second first conductivity type MOS transistor, a source connected to the first power supply terminal, and operating in a non-saturated region of the strong inversion region; ,
The gate and drain are connected to the gate of the first first conductivity type MOS transistor and the gate of the second first conductivity type MOS transistor, and the source is connected to the drain of the first first conductivity type MOS transistor. And a fourth first conductivity type MOS transistor in which a second constant current proportional to the first constant current flows through the drain;
The gate and drain are connected to the gate of the third first conductivity type MOS transistor, and the source is connected to the drain of the first first conductivity type MOS transistor and the source of the fourth first conductivity type MOS transistor. A fifth first conductivity type MOS transistor in which a third constant current proportional to the first constant current flows through the drain;
A constant current circuit comprising:
を備えることを特徴とする請求項1記載の定電流回路。 An input terminal, a first output terminal, and a second output terminal, wherein the input terminal is connected to a drain of the second first conductivity type MOS transistor, and the first output terminal is the fourth first conductivity type. A current mirror composed of first, second and third second conductivity type MOS transistors connected to the drain of a MOS transistor and having the second output terminal connected to the drain of the fifth first conductivity type MOS transistor. Circuit,
The constant current circuit according to claim 1, further comprising:
入力端子と第一出力端子と第二出力端子を有し、前記入力端子が前記第一のディプレッション型第一導電型MOSトランジスタのドレインに接続され、前記第一出力端子が前記第二の第一導電型MOSトランジスタのドレインに接続され、前記第二出力端子が前記第五の第一導電型MOSトランジスタのドレインに接続される、第一及び第二及び第三の第二導電型MOSトランジスタからなるカレントミラー回路と、
を備えることを特徴とする請求項1記載の定電流回路。 A first depletion type first conductivity MOS transistor having a gate connected to the drain of the second first conductivity type MOS transistor and a source connected to the drain of the fourth first conductivity type MOS transistor;
An input terminal; a first output terminal; and a second output terminal, wherein the input terminal is connected to a drain of the first depletion type first conductivity type MOS transistor, and the first output terminal is the second first terminal. The first and second and third second conductivity type MOS transistors are connected to the drain of the conductivity type MOS transistor and the second output terminal is connected to the drain of the fifth first conductivity type MOS transistor. A current mirror circuit;
The constant current circuit according to claim 1, further comprising:
ゲートが前記第六の第一導電型MOSトランジスタのドレインに接続され、ドレインが第二電源端子に接続され、ソースが前記第四の第一導電型MOSトランジスタのドレインに接続される、第一のディプレッション型第一導電型MOSトランジスタと、
入力端子と第一出力端子と第二出力端子を有し、前記入力端子が前記第二の第一導電型MOSトランジスタのドレインに接続され、前記第一出力端子が前記第六の第一導電型MOSトランジスタのドレインに接続され、前記第二出力端子が前記第五の第一導電型MOSトランジスタのドレインに接続される、第一及び第二及び第三の第二導電型MOSトランジスタからなるカレントミラー回路と、
を備えることを特徴とする請求項1記載の定電流回路。 A sixth first conductivity type MOS transistor having a gate connected to the gate of the first first conductivity type MOS transistor and a source connected to the first power supply terminal;
A gate connected to the drain of the sixth first conductivity type MOS transistor, a drain connected to the second power supply terminal, and a source connected to the drain of the fourth first conductivity type MOS transistor; A depletion type first conductivity type MOS transistor;
An input terminal, a first output terminal, and a second output terminal, wherein the input terminal is connected to a drain of the second first conductivity type MOS transistor, and the first output terminal is the sixth first conductivity type. A current mirror composed of first, second and third second conductivity type MOS transistors connected to the drain of a MOS transistor and having the second output terminal connected to the drain of the fifth first conductivity type MOS transistor. Circuit,
The constant current circuit according to claim 1, further comprising:
ゲートが前記第六の第一導電型MOSトランジスタのドレインに接続され、ドレインが第二電源端子に接続され、ソースが前記第四の第一導電型MOSトランジスタのドレインに接続される、第一のディプレッション型第一導電型MOSトランジスタと、
入力端子と第一出力端子と第二出力端子を有し、前記入力端子が前記第六の第一導電型MOSトランジスタのドレインに接続され、前記第一出力端子が前記第二の第一導電型MOSトランジスタのドレインに接続され、前記第二出力端子が前記第五の第一導電型MOSトランジスタのドレインに接続される、第一及び第二及び第三の第二導電型MOSトランジスタからなるカレントミラー回路と、
を備えることを特徴とする請求項1記載の定電流回路。 A sixth first conductivity type MOS transistor having a gate connected to the gate of the first first conductivity type MOS transistor and a source connected to the first power supply terminal;
A gate connected to the drain of the sixth first conductivity type MOS transistor, a drain connected to the second power supply terminal, and a source connected to the drain of the fourth first conductivity type MOS transistor; A depletion type first conductivity type MOS transistor;
An input terminal, a first output terminal, and a second output terminal, wherein the input terminal is connected to a drain of the sixth first conductivity type MOS transistor, and the first output terminal is the second first conductivity type. A current mirror composed of first, second and third second conductivity type MOS transistors connected to the drain of a MOS transistor and having the second output terminal connected to the drain of the fifth first conductivity type MOS transistor. Circuit,
The constant current circuit according to claim 1, further comprising:
ゲートを前記第一電源端子に接続される第二のディプレッション型第一導電型MOSトランジスタで構成されることを特徴とする請求項6に記載の定電流回路。 The cascode circuit is
The constant current circuit according to claim 6, comprising a second depletion type first conductivity type MOS transistor having a gate connected to the first power supply terminal.
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