JP2012178637A - 記憶装置 - Google Patents

Abstract

【課題】複数の通信インタフェースによる送受信データを１つのデータバッファにバッファリングすることが可能な記憶装置を提供すること。
【解決手段】ＴＭＩＮレジスタは、複数の通信インタフェースのデータ送受信周期の中の最小周期のサイクル数が設定される。ＲＭＡＸレジスタは、最小周期のサイクル数から複数の通信インタフェースの中の動作中のチャネル数を差し引いた値が設定される。制御部１１は、最小周期中において、複数の通信インタフェースによるＳＲＡＭ１２への受信データの書込み要求およびＳＲＡＭ１２からの送信データの読出し要求を受け付けて順次実行し、バスマスタに対する受信データの読出し要求および送信データの書込み要求の回数がＲＭＡＸレジスタに設定される値以下となるようにバスマスタに対する要求を行なう。したがって、ＴＭＩＮ期間内に各チャネルのアクセスを処理することができ、リアルタイム性を確保することが可能となる。
【選択図】図３

Description

本発明は、複数の通信インタフェースを制御する技術に関し、特に、共用のデータバッファ（ＦＩＦＯ（First In First Out））を用いて複数の通信インタフェースによるデータの送受信を制御する記憶装置に関する。

近年、パーソナルコンピュータなどの情報処理装置の高機能化、多機能化が進んでおり、それに伴って複数の通信インタフェースが搭載されることが多くなってきている。このような通信インタフェースにおいては、通信速度が高速になると送信データ、受信データの転送が間に合わなくなり、必要な通信速度が得られない場合がある。これを防止するために、データを一時的に保持するデータバッファ（ＦＩＦＯ）が必要不可欠となる。

通信インタフェースは、データ送信時に十分な量の送信データをデータバッファに格納しておき、それを順次送信する。また、データ受信時には、受信したデータをデータバッファに順次格納し、ＣＰＵ（Central Processing Unit）に対して受信処理要求割り込みを発生させる。

情報処理装置などに複数の通信インタフェースが搭載される場合、通信インタフェースのそれぞれに対して十分な容量のデータバッファを設けると、回路規模が大きくなってしまう。これに関連する技術として、下記の特許文献１〜４に開示された発明がある。

特許文献１は、画像データのＤＭＡ転送効率の向上を図ることができる画像データ転送装置及び画像形成装置を提供することを目的とする。画像データ転送装置は、画像データを記憶するメモリと、メモリに記憶された画像データをバスラインを介してＤＭＡ転送する複数のＤＭＡコントローラと、これらのＤＭＡコントローラからのバスラインの使用要求を調停する調停器と、メモリ及びＤＭＡコントローラの動作を制御する制御装置とを備えている。制御装置は、複数のＤＭＡコントローラの中の一つだけのＤＭＡコントローラによるＤＭＡ転送の第１ＤＭＡ転送モードか、ＤＭＡコントローラの中の２つ以上のＤＭＡコントローラによるＤＭＡ転送の第２ＤＭＡ転送モードかを判断し、第１ＤＭＡ転送モードと第２ＤＭＡ転送モードに応じてＤＭＡ転送する画像データ量を変化させる。

特許文献２は、処理速度を高めることのできる画像処理システムを提供することを目的とする。画像処理システムは、画像データを一次記憶するＤＲＡＭと、ＤＲＡＭのリードライト制御を行うＤＲＡＭ制御部と、画像データに対して所定の画像処理を行う画像処理部と、画像入力部と、画像出力部と、ＤＲＡＭ制御部と画像処理部との間に配置され、画像データの転送を行なうキャッシュシステムとを備える。キャッシュシステムは、ＤＲＡＭに対してリードアドレスの先出しによる先読み動作と、データをまとめて後から書き込むライトバック動作を行なう。画像処理部と、画像入力部と、画像出力部とから入出力される画像データは、ＤＭＡによりリードキャッシュあるいはライトキャッシュを介してＤＲＡＭにリードライトされる。

特許文献３は、データの転送効率を向上出来るプロセッサシステム及びデータ転送方法を提供することを目的とする。画像処理システムは、第１画像データを保持するメモリ装置と、メモリ装置から第１画像データを読み出し、第１画像データに含まれる複数のピクセルの集合であるピクセル群ＭＢ単位で画像処理を行う複数の第１プロセッサと、複数の第１プロセッサの動作を制御する第２プロセッサとを具備する。メモリ装置は、第１プロセッサへ入力すべき第１画像データと、第１プロセッサにおける処理の結果得られる第２画像データとを保持し、第１画像データと第２画像データの少なくともいずれかの輝度成分Ｙを連続したアドレスで保持し、且つ各々のピクセル群ＭＢに含まれる輝度成分Ｙを連続したアドレスで保持する。

特許文献４は、バッファＳＲＡＭの個数を減らしてチップ面積を削減することが可能なデータ処理装置を提供することを目的とする。データ処理装置は、ＳＤＲＡＭの領域のいずれをＩＰのそれぞれに割付けるかを示す情報を保持するＳＤＲＡＭアドレス割付けレジスタと、バッファＳＲＡＭの領域のいずれをＩＰのそれぞれに割付けるかを示す情報を保持するバッファＳＲＡＭアドレス割付けレジスタとを含む。バスＩ／Ｆは、ＳＤＲＡＭアドレス割付けレジスタおよびバッファＳＲＡＭアドレス割付けレジスタを参照してＳＤＲＡＭから読み出したデータをバッファＳＲＡＭに格納する。したがって、ＩＰ毎にバッファＳＲＡＭを持たせる必要がなくなり、少数のバッファＳＲＡＭに統合することが可能となる。

特開２００１−２４３１６９号公報 特開２００６−０７２８３２号公報 特開２００７−２９３５３３号公報 特開２０１０−１８６４０３号公報

通信インタフェースの最適なＦＩＦＯサイズは、通信速度や処理混雑度などによって異なる。そのため、ＦＩＦＯサイズが大きめに決定されることが多く、このようなＦＩＦＯが全ての通信インタフェースに対して設けられると回路規模が大きくなってしまうといった問題点があった。

本発明は、上記問題点を解決するためになされたものであり、その目的は、複数の通信インタフェースによる送受信データを１つのデータバッファにバッファリングすることが可能な記憶装置を提供することである。

本発明の一実施例によれば、バスマスタと複数の通信インタフェースとの間に設けられ、複数の通信インタフェースによって受信されたデータおよび送信されるデータを記憶する記憶装置が提供される。ＴＭＩＮレジスタは、複数の通信インタフェースのデータ送受信周期の中の最小周期のサイクル数が設定される。ＲＭＡＸレジスタは、最小周期のサイクル数から複数の通信インタフェースの中の動作中のチャネル数を差し引いた値が設定される。ＳＲＡＭは、複数の通信インタフェースによって受信されたデータおよび送信されるデータを記憶する。制御部は、ＳＲＡＭからのデータ読出しおよびＳＲＡＭへのデータ書込みを制御する。制御部は、ＴＭＩＮレジスタに設定される最小周期のサイクル数をカウントする自走カウンタを有しており、最小周期中において、複数の通信インタフェースによるＳＲＡＭへの受信データの書込み要求およびＳＲＡＭからの送信データの読出し要求を受け付けて順次実行し、バスマスタに対する受信データの読出し要求および送信データの書込み要求の回数がＲＭＡＸレジスタに設定される値以下となるようにバスマスタに対する要求を行なう。

制御手段が、最小周期中において、バスマスタに対する受信データの読出し要求および送信データの書込み要求の回数がＲＭＡＸレジスタに設定される値以下となるようにバスマスタに対する要求を行なうので、ＴＭＩＮ期間内に各チャネルのアクセスを処理することができ、リアルタイム性を確保することが可能となる。

本発明の第１の実施の形態における記憶装置を含んだシステムの一例を示す図である。 通信インタフェース２−１〜２−３の内部構成の一例を示す図である。 本発明の第１の実施の形態における記憶装置１の内部構成の一例を示す図である。 本発明の第１の実施の形態における記憶装置１の動作を説明するためのタイミングチャートである。 本発明の第２の実施の形態における記憶装置１の動作を説明するためのタイミングチャートである。 本発明の第３の実施の形態における記憶装置１の動作を説明するためのタイミングチャートである。

（第１の実施の形態）
図１は、本発明の第１の実施の形態における記憶装置を含んだシステムの一例を示す図である。このシステムは、記憶装置１と、通信インタフェース２−１〜２−３とを含み、記憶装置１が内部バス３を介してＣＰＵや割り込みコントローラ（ＤＭＡＣ）などと接続される。なお、図１においては、３個の通信インタフェース２−１〜２−３が記載されているが、通信インタフェースの個数はこれに限られるものではない。また、ＣＰＵとＤＭＡＣとを総称してバスマスタとも呼ぶものとする。

記憶装置１は、受信データ（ＲＤＡＴＡ１〜ＲＤＡＴＡ３）信号、送信データ（ＴＤＡＴＡ１〜ＴＤＡＴＡ３）信号、データ受信要求（ＲＸ１〜ＲＸ３）信号およびデータ送信要求（ＴＸ１〜ＴＸ３）信号を介して通信インタフェース２−１〜２−３に接続される。なお、データ受信要求（後述のＳＲＡＭ１２へのデータ書込み）およびデータ送信要求（後述のＳＲＡＭ１２からのデータ読出し）をチャネル側アクセスと呼ぶことにする。

また、通信装置１は、データ受信割り込み（ＲＸＩ１〜ＲＸＩ３）信号およびデータ送信割り込み（ＴＸＩ１〜ＴＸＩ３）信号を内部バス３を介して図示しない割り込みコントローラに出力する。なお、データ受信割り込み（後述のＳＲＡＭ１２からのデータ読出し）およびデータ送信割り込み（後述のＳＲＡＭ１２へのデータ書込み）をバス側アクセスと呼ぶことにする。

図２は、通信インタフェース２−１〜２−３の内部構成の一例を示す図である。通信インタフェース２は、受信用シフトレジスタ（ＲＳＲ）２１と、送信用シフトレジスタ（ＴＳＲ）２２と、送受信コントロール部２３と、ボーレートジェネレータ２４と、内部バス３と接続されるバスインタフェース２６と、受信用バッファ（１バイト）２７と、送信用バッファ（１バイト）２８とを含む。

送受信コントロール部２３は、シリアルステータスレジスタ（ＳＳＲ）と、シリアルコントロールレジスタ（ＳＣＲ）と、シリアルモードレジスタ（ＳＭＲ）とを含み、これらのレジスタに設定された値に応じて通信インタフェース２全体の制御を行なう。なお、これらのレジスタについては、一般的な通信インタフェースと同様であるので、詳細な説明は行なわない。

ボーレートジェネレータ２４は、ビットレートレジスタ（ＢＲＲ）を有しており、このＢＲＲに設定された値に応じて、ＳＣＫｎからボーレートクロックを生成し、送受信コントロール部２３に与える。送受信コントロール部２３は、ボーレートジェネレータ２４から受けたボーレートクロックに応じてシリアルデータの送受信の制御を行なう。

ＲＳＲ２１は、シリアル受信データＲｘＤｎを受け、パリティビットと１バイトデータを受信したときに、パリティビットを送受信コントロール部２３に出力し、１バイトデータを受信用バッファ２７に格納する。このとき、送受信コントロール部２３は、ＲＳＲ２１からパリティビットおよびデータを受け、パリティチェックを行なう。

ＴＳＲ２２は、送信用バッファ２８および送受信コントロール部２３から送信データおよびパリティビットを受け、シリアル送信データＴｘＤｎに変換して出力する。送受信コントロール部２３は、ＴＳＲ２２にデータが格納されるときに、パリティビットを生成してＴＳＲ２２に格納する。

送受信コントロール部２３は、８ビットデータを受信したときにＲＸ信号を出力して、記憶装置１に受信用バッファ２７からのデータ読出しを要求する。また、送受信コントロール部２３は、記憶装置１にＴＸ信号を出力して、記憶装置１にデータ書込みを要求する。また、送受信コントロール部２３は、パリティエラーなど発生したときにＥＲＩ（エラー割り込み）信号を出力する。また、送受信コントロール部２３は、ＴＳＲ２２が空になったときにＴＥＩ信号を出力する。

送受信コントロール部２３およびボーレートジェネレータ２４は、モジュールバス２５、バスインタフェース２６および内部バス３を介してＣＰＵと接続されており、ＣＰＵによるＳＳＲ、ＳＣＲ、ＳＭＲ、ＢＲＲなどのレジスタ設定が行なわれる。

図３は、本発明の第１の実施の形態における記憶装置１の内部構成の一例を示す図である。記憶装置１は、記憶装置１全体の制御を行なう制御部１１と、シングルポートＳＲＡＭ１２と、セレクタ１３と、バスインタフェース１６とを含む。

制御部１１は、レジスタ（ＦＳ１〜ＦＳ３、ＴＭＩＮ、ＲＭＡＸ）１４を有しており、レジスタの設定に応じて記憶装置１の制御を行なう。ＦＳ１〜ＦＳ３は、各チャネルの送信ＦＩＦＯおよび受信ＦＩＦＯの容量を設定するためのレジスタであり、設定単位はバイトまたはその倍数である。以下の説明においては、設定単位がバイトの場合についてのものである。

ＳＲＡＭ１２内のチャネル１（通信インタフェース２−１）の送信データ領域はアドレス０〜ＦＳ１−１であり、受信データ領域はアドレスＦＳ１〜２×ＦＳ１−１である。チャネル２〜３（通信インタフェース２−２〜２−３）についても同様に送信データ領域および受信データ領域が設定される。

各チャネルの送信データ領域および受信データ領域の書込みポインタおよび読出しポインタは、ＦＩＦＯ機能を実現するように変更される。ＣＰＵまたはＤＭＡＣが送信データ領域にデータを書込むときはチャネルごとに決められたアドレスに書き込む。また、ＣＰＵまたはＤＭＡＣが受信データ領域からデータを読み出すときもチャネルごとに決められたアドレスからデータを読み出す。

ＴＭＩＮは、最も高速な通信インタフェースの周期である最小周期（またはそれ以下）が設定される。ＴＭＩＮの設定単位は、ＳＲＡＭ１２のアクセスサイクル数が２クロックで書込みまたは読出しが行なわれる場合は、２クロックとなる。以下、３チャネルとも送受信速度が同じ１６サイクルであるとして説明する。

ＲＭＡＸは、ＣＰＵまたはＤＭＡＣの処理待ちアクセス起動回数の最大値である、（ＴＭＩＮ−動作中の全チャネル数）が設定される。ＴＭＩＮ（最小周期）が“１６”、全チャネル数（送信、受信のそれぞれが１チャネルとしてカウントされる）が“６”の場合、ＲＭＡＸが“１０”となる。

制御部１１は、ＴＭＩＮの周期でカウントする図示しない自走カウンタを有している。制御部１１は、そのサイクル１でバス側アクセスがなければ、チャネル側アクセスを受け付ける。このとき、データ受信（ＳＲＡＭ１２へのデータ書込み）を優先する。その後、制御部１１は、バス側アクセス要求の待ち時間の最大がＲＭＡＸ以下となるように受信データをＣＰＵまたはＤＭＡＣに出力する。ここで、ＲＭＡＸは、ＴＭＩＮの５０％以上の値である。

また、バス側アクセスは、割り込みの処理遅延などによって待たされる場合があるため、ＦＩＦＯ容量の設定はそれを考慮して行なう。すなわち待たされる時間に溜まるデータ量分以上に設定されねばならない。

ＣＰＵは、各チャネルの送信データを設定し、各通信インタフェース２−１〜２−３のレジスタに必要な設定を行なって、データの送受信を開始する。

セレクタ１３は、通信インタフェース２−１〜２−３の受信データ（ＲＤＡＴＡ１〜ＲＤＡＴＡ３）のいずれかを選択的にＳＲＡＭ１２に出力し、ＳＲＡＭ１２から出力されるデータを送信データ（ＴＤＡＴＡ１〜ＴＤＡＴＡ３）のいずれかを選択的に出力する。

制御部１１およびセレクタ１３は、モジュールバス１５、バスインタフェース１６および内部バス３を介してＣＰＵと接続されており、ＣＰＵによるレジスタ１４の設定などが行なわれる。

図４は、本発明の第１の実施の形態における記憶装置１の動作を説明するためのタイミングチャートである。上述のように、ＴＭＩＮレジスタに１６が設定されている場合、１周期が１６サイクルで構成される。

通信インタフェース２−１が１バイトのデータ送受信を完了すると、サイクル１において、バス側アクセスがなければ、ＴＸ１信号およびＲＸ１信号をイネーブルにする。これによって、通信インタフェース２−１は、次の送信データのＴＳＲ２２への書込みと、ＲＳＲ２１からの受信データの読出しとを制御部１１に要求する。

サイクル２において、制御部１１は、セレクタ１３に通信インタフェース２−１からの受信データを接続し、ＳＲＡＭ１２への受信データの書込みを行なう。このとき、ＳＲＡＭ１２への書込みアドレスはチャネル１の受信書込みポインタによって示される。受信データの書込みが完了すると、制御部１１は、割り込み要求ＲＸＩ１信号をイネーブルにして、ＣＰＵまたはＤＭＡＣに対して受信データのアクセス要求を行なう。

ＣＰＵまたはＤＭＡＣは、割り込み処理による遅延後に、サイクル１０で受信データの読出しを行なう。そして、制御部１１は、受信データの読出しが完了するとＲＸＩ１信号をディスエーブルにする。

なお、図４に示すタイミングチャートにおいて、ＳＲＡＭの欄の斜線を施していない箇所はチャネル側アクセスを示し、斜線を施している箇所はバス側アクセスを示している。たとえば、斜線を施していないＲ１は、通信インタフェース２−１による受信データの書込みを示しており、斜線を施しているＲ１は、ＣＰＵまたはＤＭＡＣによる受信データの読出しを示している。

バス側アクセス要求数は制限される。すなわち処理要求数がＲＭＡＸ以下に制限されるが、ＣＰＵまたはＤＭＡＣからアクセスがあった場合はそのアクセスが最優先され、各チャネルからのデータアクセスは行われない。

サイクル３において、チャネル１の送信データの読出し、チャネル２の受信データの書込み、チャネル２の送信データの読出しの３つのチャネル側アクセスがあるが、制御部１１は、受信データ優先のラウンドロビン方式で競合を解決する。したがって、サイクル３においては、チャネル２の受信データの書込みが行なわれる。すなわち、制御部１１は、セレクタ１３をＲＤＡＴＡ２に接続し、ＳＲＡＭ１２への受信データの書込みを行なう。このとき、ＳＲＡＭ１２への書込みアドレスはチャネル２の受信書込みポインタによって示される。

サイクル４において、制御部１１は、セレクタ１３をＲＤＡＴＡ３に接続し、ＳＲＡＭ１２への受信データの書込みを行なう。このとき、ＳＲＡＭ１２への書込みアドレスはチャネル３の受信書込みポインタによって示される。

サイクル５において、制御部１１は、セレクタ１３をＴＤＡＴＡ１に接続し、ＳＲＡＭ１２からの送信データの読出しを行なう。このとき、ＳＲＡＭ１２からの読出しアドレスはチャネル１の送信読出しポインタによって示される。通信インタフェース２−１は、ＳＲＡＭ１２から読出された送信データをＴＳＲ２２に書込み、シリアルデータに変換して外部に出力する。

以降、同様の処理が行なわれて、チャネル側アクセス（Ｔ２，Ｔ３）の処理が行なわれた後、バス側アクセス（Ｒ１〜Ｒ３，Ｔ１〜Ｔ３）の処理が行なわれる。

以上説明したように、本実施の形態における記憶装置によれば、制御部１１は、バス側アクセスの処理要求数をＲＭＡＸ以下に制限するため、ＴＭＩＮ期間内に必ず各チャネルのアクセスが可能になり、最小周期であるＴＭＩＮを満たすことができるため、リアルタイム性を確保することが可能となった。

また、１つのシングルポートＳＲＡＭ１２に複数チャネルの受信データおよび送信データを格納するため、各チャネルに対応したＦＩＦＯを設ける必要がなくなり、回路規模を小さくすることが可能となった。

（第２の実施の形態）
本発明の第２の実施の形態における記憶装置およびそれを含んだシステムの構成は、図１〜図３に示す第１の実施の形態のものと同様である。したがって、重複する構成および機能の詳細な説明は繰り返さない。

本実施の形態においては、ＲＭＡＸを、処理待ちバーストアクセス要求回数の最大値とする。すなわち、ＲＭＡＸ＝｛（ＴＭＩＮ−全チャネル数）÷バーストサイズ｝の整数部分で定義される。したがって、ＴＭＩＮ（最小周期）＝１６、全チャネル数＝６、バーストサイズ＝４とすると、ＲＭＡＸ＝２となる。

図５は、本発明の第２の実施の形態における記憶装置１の動作を説明するためのタイミングチャートである。サイクル２において、通信インタフェース２−１がＳＲＡＭ１２に受信データの書込みを行なうと、ＳＲＡＭ１２にＣＰＵまたはＤＭＡＣがバーストアクセスする４バイト分のデータが揃い、制御部１１は、割込み要求信号ＲＸＩ１をイネーブルにする。

また、サイクル５において、通信インタフェース２−１が送信するデータが１バースト（４バイト）分だけ通信インタフェース２−１に送られたので、次のバーストデータを要求する割込み要求信号ＴＸＩ１をイネーブルにする。ここで、ＲＭＡＸ＝２であるので、これ以上のバーストアクセス要求は行なわれない。新しい周期が始まり、再びサイクル１になると、またＲＭＡＸまで要求可能になり、バーストアクセス処理が終わった回数分だけ追加要求できるようになる。

サイクル１０〜１３において、ＣＰＵまたはＤＭＡＣは、チャネル１の４バイト分の受信データをＳＲＡＭ１２から読出す。また、サイクル１５からの４サイクルにおいて、ＣＰＵまたはＤＭＡＣは、チャネル１から送信される４バイト分のデータをＳＲＡＭ１２に書込む。バースト期間中は各チャネルのアクセスは行なえないので、次のサイクル（周期２のサイクル３）で通信インタフェース２−１によるＳＲＡＭ１２への受信データの書込みが行なわれる。

以上説明したように、本実施の形態における記憶装置１によれば、制御部１１は、バーストアクセス要求回数をＲＭＡＸ以下に制限するため、ＴＭＩＮ期間内に必ず各チャネルのアクセスが可能になり、最小周期であるＴＭＩＮを満たすことができるため、リアルタイム性を確保することが可能となった。

（第３の実施の形態）
本発明の第３の実施の形態における記憶装置は、図３に示す第１の実施の形態における記憶装置１と比較して、各チャネルからのアクセス要求がある場合にＣＰＵまたはＤＭＡＣからのアクセスを待たせるＷＡＩＴ信号をＣＰＵまたはＤＭＡＣに出力する点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰り返さない。なお、ＲＭＡＸの定義は第２の実施の形態において説明した定義と同様であり、ＲＭＡＸ＝｛（ＴＭＩＮ−全チャネル数）÷バーストサイズ｝の整数部分で定義される。

図６は、本発明の第３の実施の形態における記憶装置１の動作を説明するためのタイミングチャートである。周期１については、図５に示す第２の実施の形態における記憶装置１のタイミングチャートと同様である。周期２のサイクル２の途中において、制御部１１は、ＷＡＩＴ信号をイネーブルにしてＣＰＵまたはＤＭＡＣに対して次のアクセス要求を控えさせるようにする。

周期２のサイクル３〜８において、各チャネルのデータアクセスが行なわれる。サイクル８において各チャネルのデータアクセスが完了するため、制御部１１は、サイクル８の途中でＷＡＩＴ信号をディスエーブルにする。これによって、サイクル９以降、ＣＰＵまたはＤＭＡＣは、ＳＲＡＭ１２に対するデータアクセスが可能になる。図６においては、周期２のサイクル９からＣＰＵまたはＤＭＡＣがＳＲＡＭ１２にチャネル１の送信データの書込みを行なっている。

以上説明したように、本実施の形態における記憶装置１によれば、制御部１１は、バーストアクセス要求回数をＲＭＡＸ以下に制限するようにＷＡＩＴ信号を出力するため、ＴＭＩＮ期間内に必ず各チャネルのアクセスが可能になり、最小周期であるＴＭＩＮを満たすことができるため、リアルタイム性を確保することが可能となった。

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 記憶装置、２−１〜２−３ 通信インタフェース、３ 内部バス、１１ 制御部、１２ ＳＲＡＭ、１３ セレクタ、１４ レジスタ、１５，２５ モジュールバス、１６ バスインタフェース、２１ ＲＳＲ、２２ ＴＳＲ、２３ 送受信コントロール部、２４ ボーレートジェネレータ、２６ バスインタフェース、２７ 受信用バッファ、２８ 送信用バッファ。

Claims (1)

1. バスマスタと複数の通信インタフェースとの間に設けられ、該複数の通信インタフェースによって受信されたデータおよび送信されるデータを記憶する記憶装置であって、
   前記複数の通信インタフェースのデータ送受信周期の中の最小周期のサイクル数が設定される第１のレジスタと、
   前記最小周期のサイクル数から前記複数の通信インタフェースの中の動作中のチャネル数を差し引いた値が設定される第２のレジスタと、
   前記複数の通信インタフェースによって受信されたデータおよび送信されるデータを記憶するシングルポートの記憶手段と、
   前記記憶手段からのデータ読出しおよび前記記憶手段へのデータ書込みを制御する制御手段とを含み、
   前記制御手段は、前記第１のレジスタに設定される最小周期のサイクル数をカウントする自走カウンタを有しており、前記最小周期中において、前記複数の通信インタフェースによる前記記憶手段への受信データの書込み要求および前記記憶手段からの送信データの読出し要求を受け付けて順次実行し、前記バスマスタに対する受信データの読出し要求および送信データの書込み要求の回数が前記第２のレジスタに設定される値以下となるように前記バスマスタに対する要求を行なう、記憶装置。

Images