JP2012174228A - Program protection device and communication apparatus - Google Patents

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隆敏 吉川
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Abstract

PROBLEM TO BE SOLVED: To provide a program protection device capable of detecting interpolation of a program even if the interpolated program is during executing or after executing, and to provide a communication apparatus.SOLUTION: An inner RAM/PROM-B6 and an external RAM/PROM4 store a processing program for executing predetermined processing. An inner RAM/PROM-A8 stores an interpolation detecting program for detecting interpolation of the processing program. A CPU1 executes the interpolation detecting program. A CPU2 executes the processing program. An FPGA61 comprises the CPU1, the CPU2, the inner RAM/PROM-A8, the inner RAM/PROM-B6.

Description

本発明は、プログラム保護装置および通信装置に関する。   The present invention relates to a program protection device and a communication device.

従来から、プログラムの不正な読出しや改竄を阻止する装置が採用されている。たとえば、特許文献１（特開平１１−３９１５８号公報）に記載された実行プログラムの保護装置は、所定の実行プログラムが走行する前に、実行プログラムが改竄されていることを検出する改竄検出手段と、改竄検出手段において改竄が検出されると、実行プログラムの実行を直ちに停止する実行停止手段とを有する。   Conventionally, an apparatus for preventing unauthorized reading and falsification of a program has been adopted. For example, the protection device for an execution program described in Patent Document 1 (Japanese Patent Laid-Open No. 11-39158) includes falsification detection means for detecting that the execution program has been falsified before the predetermined execution program runs. When the falsification is detected by the falsification detection means, an execution stop means for immediately stopping execution of the execution program is provided.

特開平１１−３９１５８号公報JP 11-39158 A

しかしながら、特許文献１の記載の装置では、プログラムを実行するプロセッサと、プログラムの改竄を検出するプロセッサは、同一である。   However, in the apparatus described in Patent Document 1, the processor that executes the program and the processor that detects falsification of the program are the same.

したがって、プロセッサが、不正アクセス者によって改竄検出機能を無効にするように改竄されたプログラムを実行すれば、そのプロセッサは、もはやプログラムの改竄を検出することができなくなってしまう。そのため、特許文献１の装置では、プログラムを実行する前にプログラムの改竄を検出する必要があった。   Therefore, if a processor executes a program that has been altered so as to invalidate the alteration detection function by an unauthorized accessor, the processor can no longer detect alteration of the program. For this reason, the apparatus disclosed in Patent Document 1 needs to detect falsification of the program before executing the program.

それゆえに、本発明の目的は、改竄された処理プログラムを実行中または実行後であっても、処理プログラムの改竄を検出することができるプログラム保護装置、および通信装置を提供することである。   Therefore, an object of the present invention is to provide a program protection device and a communication device capable of detecting falsification of a processing program even during or after execution of the falsified processing program.

上記課題を解決するために、本発明は、プログラム保護装置であって、所定の処理を実行する処理プログラムを記憶する第１の記憶部と、処理プログラムの改竄を検出する改竄検出プログラムを記憶する第２の記憶部と、改竄検出プログラムを実行する第１のプロセッサと、処理プログラムを実行する第２のプロセッサとを備える。プログラム保護装置は、少なくとも一部の機能が、フィールドプログラマブルゲートアレイによって実現され、フィールドプログラマブルゲートアレイは、少なくとも第１のプロセッサ、第２のプロセッサ、および第２の記憶部を含む。   In order to solve the above-described problem, the present invention is a program protection device, and stores a first storage unit that stores a processing program for executing a predetermined process, and an alteration detection program that detects alteration of the processing program. A second storage unit, a first processor that executes a falsification detection program, and a second processor that executes a processing program. In the program protection device, at least a part of the functions is realized by a field programmable gate array, and the field programmable gate array includes at least a first processor, a second processor, and a second storage unit.

本発明によれば、改竄された処理プログラムを実行中または実行後であっても、処理プログラムの改竄を検出することができるプログラム保護装置、および通信装置を提供することである。   According to the present invention, there is provided a program protection device and a communication device that can detect falsification of a processing program even during or after execution of the falsified processing program.

本発明の実施形態の無線基地局の構成を表わす図である。It is a figure showing the structure of the wireless base station of embodiment of this invention. 本発明の実施形態のコンフィギュレーションデータの構成を表わす図である。It is a figure showing the structure of the configuration data of embodiment of this invention. 通信プログラム、ロジックデータ、処理プログラム＃１、および処理プログラム＃２によって実行される機能を表わすブロック図である。It is a block diagram showing the function performed by a communication program, logic data, processing program # 1, and processing program # 2. 本発明の実施形態のメモリマップの構成を表わす図である。It is a figure showing the structure of the memory map of embodiment of this invention. 処理プログラムの編集時のＭＤ１Ａ、ＭＤ１Ｂの作成手順を表わすフローチャートである。It is a flowchart showing the creation procedure of MD1A and MD1B at the time of editing of a processing program. ＣＰＵ１の改竄検出プログラムの実行による改善検出処理手順を表わすフローチャートである。It is a flowchart showing the improvement detection process procedure by execution of the falsification detection program of CPU1. ＣＰＵ２の処理手順を表わすフローチャートである。It is a flowchart showing the process sequence of CPU2.

以下、本発明の実施形態について図面を参照して説明する。
（構成）
図１は、本発明の実施形態の無線基地局の構成を表わす図である。 Embodiments of the present invention will be described below with reference to the drawings.
(Constitution)
FIG. 1 is a diagram showing the configuration of a radio base station according to the embodiment of the present invention.

図１を参照して、この無線基地局８０は、第１のアンテナ１２と、第２のアンテナ１４と、無線回路３２と、ＣＰＵ（Central Processing Unit）３と、ＦｌａｓｈＲＯＭ(Read Only Memory)５３と、外部ＲＡＭ(Random Access Memory)／ＰＲＯＭ（Programmable Read Only Memory）４と、ＦＰＧＡ（Field-Programmable Gate Array：フィールドプログラマブルゲートアレイ）６１とを備える。   Referring to FIG. 1, the radio base station 80 includes a first antenna 12, a second antenna 14, a radio circuit 32, a CPU (Central Processing Unit) 3, a flash ROM (Read Only Memory) 53, and And an external RAM (Random Access Memory) / PROM (Programmable Read Only Memory) 4 and an FPGA (Field-Programmable Gate Array) 61.

この無線基地局８０は、従来のアダプティブアレイ演算機能を有しない無線基地局に、アダプティブアレイ演算処理を追加したものである。アダプティブアレイ演算処理の一部については、製造業者にとってノウハウを伴うことから秘匿できることが望ましい。そのため、本実施の形態では、耐タンパ性を有するＦＰＧＡ６１にアダプティブアレイ演算処理を組み込むこととする。具体的には、ＦＰＧＡ６１内のＣＰＵが、ＦＰＧＡ内部のＲＡＭ／ＲＯＭ内のプログラムを用いてアダプティブアレイ演算機能を実行する。また、ＦＰＧＡ６１を追加することによって、ＦＰＧＡ６１によるロジック処理も利用できるので、本実施の形態では、ＦＰＧＡ６１によって従来の無線基地局の通信処理の一部も実行することとする。   The radio base station 80 is obtained by adding adaptive array calculation processing to a radio base station that does not have a conventional adaptive array calculation function. It is desirable that some of the adaptive array arithmetic processing can be concealed because it involves know-how for the manufacturer. For this reason, in this embodiment, adaptive array arithmetic processing is incorporated in the FPGA 61 having tamper resistance. Specifically, the CPU in the FPGA 61 executes an adaptive array calculation function using a program in the RAM / ROM in the FPGA. In addition, since logic processing by the FPGA 61 can be used by adding the FPGA 61, in the present embodiment, part of the communication processing of the conventional wireless base station is also executed by the FPGA 61.

あるいは、アダプティブアレイ演算機能を有する無線基地局の製造販売の依頼を受けた製造業者は、秘匿を要するアダプティブアレイ演算機能をＦＰＧＡ６１に組み込み、その他の通信機能をＦＰＧＡ６１外で処理するようにしてもよい。このようにすることで、無線基地局の購入者にアダプティブアレイ演算機能のノウハウが流出するのを防止することができる。   Alternatively, a manufacturer that has received a request to manufacture and sell a radio base station having an adaptive array calculation function may incorporate an adaptive array calculation function that requires secrecy into the FPGA 61 and process other communication functions outside the FPGA 61. . By doing in this way, it can prevent that the know-how of an adaptive array calculation function leaks out to the purchaser of a radio base station.

ＦＰＧＡ６１は、ロジック部６２と、ＣＰＵ１と、ＣＰＵ２と、内部ＲＡＭ／ＰＲＯＭ−Ａ８と、内部ＲＡＭ／ＰＲＯＭ−Ｂ６と備える。   The FPGA 61 includes a logic unit 62, a CPU 1, a CPU 2, an internal RAM / PROM-A8, and an internal RAM / PROM-B6.

無線回路３２は、無線周波数帯にアップコンバートするアップコンバータ、アップコンバートされた信号を増幅する電力増幅回路、増幅された信号のうち所望帯域の信号成分のみを通過させて第１のアンテナ１２および第２のアンテナ１４へ出力するバンドパスフィルタなどを含む。また、無線回路３２は、第１のアンテナ１２および第２のアンテナ１４から出力される信号のうち所望帯域の信号成分のみを通過させるバンドパスフィルタ、ＲＦ信号を増幅する低雑音増幅回路、ＲＦ信号をダウンコンバートするダウンコータなどを含む。   The radio circuit 32 includes an up-converter that up-converts to a radio frequency band, a power amplification circuit that amplifies the up-converted signal, a first antenna 12 and a 2 including a band-pass filter that outputs to the second antenna 14. The radio circuit 32 includes a band-pass filter that passes only a signal component in a desired band among signals output from the first antenna 12 and the second antenna 14, a low-noise amplifier circuit that amplifies an RF signal, and an RF signal Including a down coater that down-converts.

無線回路３２へ出力する送信信号の処理、無線回路３２から出力される受信信号の処理は、ＣＰＵ１、ＣＰＵ２、ＣＰＵ３、およびロジック部６２で行なわれる。   Processing of the transmission signal output to the wireless circuit 32 and processing of the reception signal output from the wireless circuit 32 are performed by the CPU 1, CPU 2, CPU 3, and logic unit 62.

ＦｌａｓｈＲＯＭ５３は、暗号化されたコンフィギュレーションデータを記憶する。
図２は、本発明の実施形態のコンフィギュレーションデータの構成を表わす図である。 The flash ROM 53 stores the encrypted configuration data.
FIG. 2 is a diagram showing a configuration of configuration data according to the embodiment of the present invention.

コンフィギュレーションデータは、ロジックデータとＣＰＵデータとが結合されたデータである。ロジックデータは、ＦＰＧＡ６１のロジックデバイスの設計データである。   Configuration data is data in which logic data and CPU data are combined. The logic data is design data for the logic device of the FPGA 61.

ＣＰＵデータは、ＣＰＵ１で利用されるＣＰＵ１データおよびＣＰＵ２で利用されるＣＰＵ２データからなる。   CPU data consists of CPU1 data used by CPU1 and CPU2 data used by CPU2.

ＣＰＵ１データは、改竄検出プログラムと、ＭＤ１Ａ、ＭＤ２Ａとからなる。
改竄検出プログラムは、処理プログラム＃１と処理プログラム＃２の改竄を検出する。 The CPU1 data includes a falsification detection program and MD1A and MD2A.
The falsification detection program detects falsification of the processing program # 1 and the processing program # 2.

ＭＤ１Ａは、処理プログラム＃１を編集する際に作成された処理プログラム＃１のＭＤ（メッセージ・ダイジェスト）である。   MD1A is an MD (message digest) of the processing program # 1 created when the processing program # 1 is edited.

ＭＤ２Ａは、処理プログラム＃２を編集する際に作成された処理プログラム＃２のＭＤ（メッセージ・ダイジェスト）である。   MD2A is MD (message digest) of processing program # 2 created when processing program # 2 is edited.

ここで、メッセージ・ダイジェストは、一方向ハッシュ関数を使った演算によって、プログラム（原文）から生成されるデータである。プログラムが改竄された場合に、改竄前後で、メッセージ・ダイジェストが変化する。   Here, the message digest is data generated from a program (original text) by an operation using a one-way hash function. When the program is altered, the message digest changes before and after the alteration.

ＣＰＵ２データは、処理プログラム＃１と処理プログラム＃２とからなる。
ＣＰＵ２で処理する処理プログラムを処理プログラム＃１と処理プログラム＃２に分けたのは、処理プログラムの容量が、ＦＰＧＡ６１内の内部ＲＡＭ／ＰＲＯＭ−Ｂ６の容量よりも大きいので、処理プログラム全体をＦＰＧＡ６１内の内部ＲＡＭ／ＰＲＯＭ−Ｂ６に記憶できないからである。それゆえ、本実施の形態では、処理プログラムを秘匿性が要求される処理プログラム＃１と秘匿性が要求されない処理プログラム＃２に分割して、処理プログラム＃１を耐タンパ性が相対的に高いＦＰＧＡ６１内の内部ＲＡＭ／ＰＲＯＭ−Ｂ６に記憶し、処理プログラム＃２を耐タンパ性が相対的に低い外部ＲＡＭ／ＰＲＯＭ４に記憶する。処理プログラム＃１と処理プログラム＃２の内容については、後述する。 The CPU2 data includes processing program # 1 and processing program # 2.
The reason why the processing program to be processed by the CPU 2 is divided into the processing program # 1 and the processing program # 2 is that the capacity of the processing program is larger than the capacity of the internal RAM / PROM-B6 in the FPGA 61. This is because it cannot be stored in the internal RAM / PROM-B6. Therefore, in this embodiment, the processing program is divided into the processing program # 1 that requires confidentiality and the processing program # 2 that does not require confidentiality, and the processing program # 1 has relatively high tamper resistance. The program is stored in the internal RAM / PROM-B6 in the FPGA 61, and the processing program # 2 is stored in the external RAM / PROM 4 having relatively low tamper resistance. The contents of processing program # 1 and processing program # 2 will be described later.

外部ＲＡＭ／ＰＲＯＭ４は、ＣＰＵ３で実行される通信制御プログラムを記憶する。外部ＲＡＭ／ＰＲＯＭ４は、さらに、コンフィギュレーションデータが復号されることによって得られる処理プログラム＃２を記憶する。処理プログラム＃２は、秘匿性が相対的に低いプログラムであるので、ＦＰＧＡ６１の外の改竄および窃取の可能性が相対的に高いメモリであるＦＰＧＡ６１の外部のメモリに記憶される。処理プログラム＃２は、秘匿性が相対的に低いプログラムであるが、これが改竄され、改竄された処理プログラム＃２を実行したＣＰＵは、改竄者の意図する不正な処理を実行し、処理プログラム＃１を外部に出力したりするおそれがある。これを防止するために、本実施の形態では、改竄プログラムと、処理プログラム＃１、＃２を実行するＣＰＵを別個のものにする。   The external RAM / PROM 4 stores a communication control program executed by the CPU 3. The external RAM / PROM 4 further stores a processing program # 2 obtained by decoding the configuration data. Since the processing program # 2 is a program with relatively low confidentiality, the processing program # 2 is stored in a memory outside the FPGA 61, which is a memory with a relatively high possibility of tampering and theft outside the FPGA 61. The processing program # 2 is a program with relatively low confidentiality. However, when the processing program # 2 is altered, the CPU that has executed the altered processing program # 2 executes an illegal process intended by the tamper, and the processing program # 1 may be output to the outside. In order to prevent this, in the present embodiment, the falsification program and the CPU that executes the processing programs # 1 and # 2 are made separate.

ＦｌａｓｈＲＯＭ５３から、ＦＰＧＡ６１へは暗号化されたコンフィギュレーションデータが送られ、ＦＰＧＡ６１側で暗号化されたコンフィギュレーションデータを復号する。したがって、コンフィギュレーションデータのＦＰＧＡ６１の伝送は、秘匿の危険性は比較的少ない。   The encrypted configuration data is sent from the Flash ROM 53 to the FPGA 61, and the encrypted configuration data is decrypted on the FPGA 61 side. Therefore, transmission of configuration data from the FPGA 61 has a relatively low risk of secrecy.

ロジック部６２は、ロジックデータが展開されて、論理処理を実行する。
内部ＲＡＭ／ＰＲＯＭ−Ａ８は、コンフィギュレーションデータが復号されることによって得られる改竄検出プログラム、ＭＤ１Ａ、およびＭＤ２Ａを記憶する。内部ＲＡＭ／ＰＲＯＭ−Ｂ６は、さらに、ＭＤ１Ｂ、およびＭＤ２Ｂを記憶する。 The logic unit 62 develops logic data and executes logic processing.
The internal RAM / PROM-A8 stores a falsification detection program, MD1A, and MD2A obtained by decoding configuration data. The internal RAM / PROM-B6 further stores MD1B and MD2B.

ＭＤ１Ｂは、改竄検出プログラムを実行することによって作成された処理プログラム＃１のＭＤ（メッセージ・ダイジェスト）である。   MD1B is MD (message digest) of processing program # 1 created by executing the falsification detection program.

ＭＤ２Ｂは、改竄検出プログラムを実行することによって作成された処理プログラム＃２のＭＤ（メッセージ・ダイジェスト）である。   MD2B is MD (message digest) of processing program # 2 created by executing the falsification detection program.

内部ＲＡＭ／ＰＲＯＭ−Ｂ６は、コンフィギュレーションデータが復号されることによって得られる処理プログラム＃１を記憶する。処理プログラム＃１は、秘匿性が要求されるプログラムであるので、ＦＰＧＡ６１内の窃取の可能性が相対的に低いメモリに記憶される。   The internal RAM / PROM-B6 stores a processing program # 1 obtained by decoding the configuration data. Since the processing program # 1 is a program that requires confidentiality, the processing program # 1 is stored in a memory in which the possibility of theft in the FPGA 61 is relatively low.

ＣＰＵ３は、外部ＲＡＭ／ＰＲＯＭ４に記憶された通信制御プログラムを実行する。
ＣＰＵ１は、内部ＲＡＭ／ＰＲＯＭ−Ａ８に記憶された改竄検出プログラムを実行する。改竄検出プログラムはＦＰＧＡ６１内にあるので改竄される危険性が少ない。仮に、ＣＰＵ１が、改竄された改竄検出プログラムを実行した場合には、制御が不正アクセス者に乗っ取られる危険性があるが、本実施の形態では、改竄検出プログラムを改竄されるのを防止することによって、そのような危険性を排除している。 The CPU 3 executes a communication control program stored in the external RAM / PROM 4.
The CPU 1 executes a falsification detection program stored in the internal RAM / PROM-A8. Since the falsification detection program is in the FPGA 61, there is little risk of falsification. If the CPU 1 executes a falsification detection program that has been falsified, there is a risk that control may be taken over by an unauthorized person. In this embodiment, the falsification detection program is prevented from being falsified. Eliminates such dangers.

ＣＰＵ２は、内部ＲＡＭ／ＰＲＯＭ−Ｂ６に記憶された処理プログラム＃１および外部ＲＡＭ／ＰＲＯＭ４に記憶された処理プログラム＃２を実行する。   The CPU 2 executes the processing program # 1 stored in the internal RAM / PROM-B6 and the processing program # 2 stored in the external RAM / PROM 4.

図３は、通信プログラム、ロジックデータ、処理プログラム＃１、および処理プログラム＃２によって実行される機能を表わすブロック図である。   FIG. 3 is a block diagram showing functions executed by the communication program, logic data, processing program # 1, and processing program # 2.

図３を参照して、ＣＰＵ３が、外部ＲＡＭ／ＰＲＯＭ４に記憶された通信制御プログラムを実行し、ＦＰＧＡ６１内のロジック部６２がロジックデータによって設定された論理処理を実行することによって、ＣＰ（Cyclic Prefix）除去部１８と、ＦＦＴ(Fast Fourier Transform)部２０と、イコライザ２６と、復調部２８と、制御部３０と、変調部４０と、ＩＦＦＴ部３６と、ＣＰ付加部３４の機能を実行する。   Referring to FIG. 3, CPU 3 executes a communication control program stored in external RAM / PROM 4, and logic unit 62 in FPGA 61 executes a logic process set by logic data, whereby CP (Cyclic Prefix) is executed. ) The functions of the removal unit 18, the FFT (Fast Fourier Transform) unit 20, the equalizer 26, the demodulation unit 28, the control unit 30, the modulation unit 40, the IFFT unit 36, and the CP addition unit 34 are executed.

ＣＰ除去部１８は、無線回路３２から出力される信号からＣＰを除去する。
ＦＦＴ部２０は、ＣＰ除去部１８から出力される時間領域の信号をＦＦＴによって、周波数領域の信号に変換して、複数のサブキャリアに復調する。 The CP removing unit 18 removes the CP from the signal output from the wireless circuit 32.
The FFT unit 20 converts the time domain signal output from the CP removing unit 18 into a frequency domain signal by FFT and demodulates the signal into a plurality of subcarriers.

イコライザ２６は、伝送路の特性によって変化を受けた受信信号の波形の復元や変化の最小化を目的に、受信信号の周波数特性を調整する。   The equalizer 26 adjusts the frequency characteristics of the received signal for the purpose of restoring the waveform of the received signal that has been changed by the characteristics of the transmission path and minimizing the change.

復調部２８は、受信信号を復調する。
変調部４０は、送信信号を変調する。 The demodulator 28 demodulates the received signal.
The modulation unit 40 modulates the transmission signal.

ＩＦＦＴ部３６は、複数のサブキャリア信号（周波数領域の信号）をＩＦＦＴによって、時間領域の信号（ＯＦＤＭＡ（Orthogonal Frequency Division Multiple Access）シンボル）に変換する。   The IFFT unit 36 converts a plurality of subcarrier signals (frequency domain signals) into time domain signals (OFDMA (Orthogonal Frequency Division Multiple Access) symbols) by IFFT.

ＣＰ付加部３４は、ＯＦＤＭＡシンボルの後尾部分と同じ信号をＣＰとしてＯＦＤＭＡシンボルの先頭に付加する。   The CP adding unit 34 adds the same signal as the tail part of the OFDMA symbol to the beginning of the OFDMA symbol as a CP.

制御部３０は、上述の各機能部の実行を制御する。
ＣＰＵ２は、処理プログラム＃１を実行することによって、ウエイト算出部２４および受信重み付け部２２として機能する。また、ＣＰＵ２は、処理プログラム＃２を実行することによって、送信重み付け部３８として機能する。 The control unit 30 controls execution of the above-described functional units.
The CPU 2 functions as the weight calculation unit 24 and the reception weighting unit 22 by executing the processing program # 1. Further, the CPU 2 functions as the transmission weighting unit 38 by executing the processing program # 2.

ウエイト算出部２４は、第１のアンテナ１２および第２のアンテナ１４で受信し、無線回路３２で処理されたトレーニング信号から伝送路を推定して、ウエイトベクトルを算出する。   The weight calculation unit 24 estimates the transmission path from the training signal received by the first antenna 12 and the second antenna 14 and processed by the radio circuit 32, and calculates a weight vector.

受信重み付け部２２は、第１のアンテナ１２および第２のアンテナ１４で受信し無線回路３２で処理された受信信号をウエイト算出部２４で算出されたウエイトベクトルで重み付け加算する。   The reception weighting unit 22 weights and adds the reception signal received by the first antenna 12 and the second antenna 14 and processed by the radio circuit 32 using the weight vector calculated by the weight calculation unit 24.

送信重み付け部３８は、外部から供給された送信信号をウエイト算出部２４で算出されたウエイトベクトルで重み付けして、第１のアンテナ１２および第２のアンテナ１４へ供給する。   The transmission weighting unit 38 weights the transmission signal supplied from the outside with the weight vector calculated by the weight calculation unit 24 and supplies the weighted signal to the first antenna 12 and the second antenna 14.

（メモリマップの構成）
図４は、本発明の実施形態のメモリマップの構成を表わす図である。 (Memory map configuration)
FIG. 4 is a diagram showing the configuration of the memory map according to the embodiment of the present invention.

図４を参照して、ＣＰＵ１は、内部ＲＡＭ／ＰＲＯＭ−Ａ８に格納された改竄検出プログラム、実行停止プログラム、ＭＤ１Ａ、ＭＤ２Ａ、ＭＤ１Ｂ、ＭＤ２Ｂにアクセスする。   Referring to FIG. 4, CPU 1 accesses the falsification detection program, execution stop program, MD1A, MD2A, MD1B, and MD2B stored in internal RAM / PROM-A8.

ＣＰＵ２は、外部ＲＡＭ／ＰＲＯＭ４に記憶された処理プログラム＃２と内部ＲＡＭ／ＰＲＯＭ−Ｂ６に記憶された処理プログラム＃１にアクセスする。   The CPU 2 accesses the processing program # 2 stored in the external RAM / PROM 4 and the processing program # 1 stored in the internal RAM / PROM-B6.

（動作）
図５は、処理プログラムの編集時のＭＤ１Ａ、ＭＤ１Ｂの作成手順を表わすフローチャートである。 (Operation)
FIG. 5 is a flowchart showing a procedure for creating MD1A and MD1B when editing a processing program.

まず、編集装置のＣＰＵは、処理プログラム＃１をＲＡＭへロードする（ステップＳ１０１）。   First, the CPU of the editing apparatus loads the processing program # 1 into the RAM (Step S101).

次に、編集装置のＣＰＵは、ロードした処理プログラム＃１のＭＤ（ＭＤ１Ａとする）を作成する（ステップＳ１０２）。   Next, the CPU of the editing apparatus creates the MD (MD1A) of the loaded processing program # 1 (step S102).

次に、編集装置のＣＰＵは、作成した処理プログラム＃１のＭＤであるＭＤ１Ａをコンフィギュレーションデータの一部として組込む（ステップＳ１０３）。   Next, the CPU of the editing apparatus incorporates MD1A, which is the MD of the created processing program # 1, as part of the configuration data (step S103).

次に、編集装置のＣＰＵは、処理プログラム＃２をＲＡＭへロードする（ステップＳ１０４）。   Next, the CPU of the editing apparatus loads the processing program # 2 into the RAM (step S104).

次に、編集装置のＣＰＵは、ロードした処理プログラム＃２のＭＤ（ＭＤ２Ａとする）を作成する（ステップＳ１０５）。   Next, the CPU of the editing apparatus creates an MD (referred to as MD2A) of the loaded processing program # 2 (step S105).

次に、編集装置のＣＰＵは、作成した処理プログラム＃２のＭＤであるＭＤ２Ａをコンフィギュレーションデータとの一部として組込む（ステップＳ１０６）。   Next, the CPU of the editing apparatus incorporates MD2A, which is the MD of the created processing program # 2, as part of the configuration data (step S106).

（ＣＰＵ１の動作）
図６は、ＣＰＵ１の改竄検出プログラムの実行による改善検出処理手順を表わすフローチャートである。 (Operation of CPU 1)
FIG. 6 is a flowchart showing an improvement detection processing procedure by execution of the falsification detection program of CPU 1.

まず、パワーオンリセットがあったとき（ステップＳ２０１でＹＥＳ）、システムがリセットされたとき（ステップＳ２０２でＹＥＳ）、または実行タイミング時に（ステップＳ２０３でＹＥＳ）、ＣＰＵ１は、処理プログラム＃１のＭＤ（ＭＤ１Ｂとする）を作成して、内部ＲＡＭ／ＰＲＯＭ−Ａ８に記憶する（ステップＳ２０４）。   First, when there is a power-on reset (YES in step S201), when the system is reset (YES in step S202), or at the execution timing (YES in step S203), the CPU 1 determines the MD ( MD1B) is created and stored in the internal RAM / PROM-A8 (step S204).

ＣＰＵ１は、内部ＲＡＭ／ＰＲＯＭ−Ａ８に記憶されたＭＤ１ＡとＭＤ１Ｂとが１ビットでも異なる場合には（ステップＳ２０５でＮＯ）、ＣＰＵ２に停止を指示する（ステップＳ２０８）。   If the MD1A and MD1B stored in the internal RAM / PROM-A8 are different even by 1 bit (NO in step S205), the CPU1 instructs the CPU2 to stop (step S208).

ＣＰＵ１は、改竄検出プログラムを実行することによって、ＭＤ１ＡとＭＤ１Ｂとが同一の場合には（ステップＳ２０５でＹＥＳ）、さらに、処理プログラム＃２のＭＤ（ＭＤ２Ｂとする）を作成して、内部ＲＡＭ／ＰＲＯＭ−Ａ８に記憶する（ステップＳ２０６）。   When the MD1A and MD1B are the same by executing the falsification detection program (YES in step S205), the CPU 1 further creates the MD of the processing program # 2 (referred to as MD2B) and stores the internal RAM / Store in the PROM-A8 (step S206).

ＣＰＵ１は、内部ＲＡＭ／ＰＲＯＭ−Ａ８に記憶されたＭＤ２ＡとＭＤ２Ｂとが１ビットでも異なる場合には（ステップＳ２０７でＮＯ）、ＣＰＵ２に停止を指示する（ステップＳ２０８）。   When the MD2A and the MD2B stored in the internal RAM / PROM-A8 are different by 1 bit (NO in step S207), the CPU1 instructs the CPU2 to stop (step S208).

（ＣＰＵ２の動作）
図７は、ＣＰＵ２の処理手順を表わすフローチャートである。 (Operation of CPU2)
FIG. 7 is a flowchart showing the processing procedure of the CPU 2.

図７を参照して、ＣＰＵ２は、ＣＰＵ１から停止指示がない場合には（ステップＳ３０１でＮＯ）、処理プログラム＃１と処理プログラム＃２を実行する（ステップＳ３０２）。   Referring to FIG. 7, when there is no stop instruction from CPU 1 (NO in step S301), CPU 2 executes processing program # 1 and processing program # 2 (step S302).

ＣＰＵ２は、ＣＰＵ１から停止指示があった場合には（ステップＳ３０１でＹＥＳ）、処理プログラム＃１と処理プログラム＃２の実行を停止する（ステップＳ３０３）。   If there is a stop instruction from CPU 1 (YES in step S301), CPU 2 stops execution of processing program # 1 and processing program # 2 (step S303).

以上のように、本実施の形態によれば、改竄検出プログラムと、処理プログラムとを別個のＣＰＵで実行することによって、改竄された処理プログラムを実行中または実行後であっても、処理プログラムの改竄を検出することができる。   As described above, according to the present embodiment, the falsification detection program and the processing program are executed by separate CPUs, so that the processing program can be executed even during or after execution of the falsified processing program. Tampering can be detected.

（変形例）
本発明の実施形態では、ＣＰＵ３が、外部ＲＡＭ／ＰＲＯＭ４に記憶された通信制御プログラムを実行し、ＦＰＧＡ６１内のロジック部６２がロジックデータによって設定された論理処理を実行することによって、従来の無線基地局の機能（ＣＰ除去部と、ＦＦＴ部と、イコライザと、復調部と、制御部と、変調部と、ＩＦＦＴ部と、ＣＰ付加部）を実行することとしたが、これに限定するものではない。 (Modification)
In the embodiment of the present invention, the CPU 3 executes the communication control program stored in the external RAM / PROM 4, and the logic unit 62 in the FPGA 61 executes the logic process set by the logic data. The station functions (CP removal unit, FFT unit, equalizer, demodulation unit, control unit, modulation unit, IFFT unit, and CP addition unit) are executed, but the present invention is not limited to this. Absent.

すなわち、ＦＰＧＡ６１にロジックデータによる論理処理を実行させないこととし、ＣＰＵ３が、外部ＲＡＭ／ＰＲＯＭ４に記憶された通信制御プログラムを実行することによって、上述の従来の無線基地局の機能を実行することとしてもよい。このようにした場合には、ＦＰＧＡ６１は、アダプティブアレイ演算処理とプログラムの改竄検出処理とを専ら担当することになるので、従来の無線基地局の装置にＦＰＧＡ６１およびＦｌａｓｈＲＯＭ５３を取り付けるだけで、耐タンパ性を有するアダプティブアレイ演算処理を追加することができる。また、この無線基地局の利用者が、アダプティブアレイ演算機能を利用したくない場合には、無線基地局の装置からＦＰＧＡ６１およびＦｌａｓｈＲＯＭ５３を取り外せばよい。   That is, it is assumed that the FPGA 61 does not execute logic processing based on logic data, and the CPU 3 executes the communication control program stored in the external RAM / PROM 4 to execute the function of the above-described conventional radio base station. Good. In such a case, the FPGA 61 is exclusively responsible for adaptive array arithmetic processing and program falsification detection processing. Therefore, by simply installing the FPGA 61 and the Flash ROM 53 in a conventional radio base station device, the tamper resistance is improved. Can be added. If the user of the radio base station does not want to use the adaptive array calculation function, the FPGA 61 and the Flash ROM 53 may be removed from the radio base station device.

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。   The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

１〜３ ＣＰＵ、４ 外部ＲＡＭ／ＰＲＯＭ、６ 内部ＲＡＭ／ＰＲＯＭ−Ｂ、８ 内部ＲＡＭ／ＰＲＯＭ−Ａ、１２，１４ アンテナ、１８ ＣＰ除去部、２０ ＦＦＴ部、２２ 受信重み付け部、２４ ウエイト算出部、２６ イコライザ、２８ 復調部、３０ 制御部、３２ 無線回路、３４ ＣＰ付加部、３６ ＩＦＦＴ部、３８ 送信重み付け部、４０ 変調部、５３ ＦｌａｓｈＲＯＭ、６１ ＦＰＧＡ、６２ ロジック部、８０ 無線基地局。   1-3 CPU, 4 external RAM / PROM, 6 internal RAM / PROM-B, 8 internal RAM / PROM-A, 12, 14 antenna, 18 CP removal unit, 20 FFT unit, 22 reception weighting unit, 24 weight calculation unit , 26 Equalizer, 28 Demodulation unit, 30 Control unit, 32 Radio circuit, 34 CP addition unit, 36 IFFT unit, 38 Transmission weighting unit, 40 Modulation unit, 53 FlashROM, 61 FPGA, 62 Logic unit, 80 Radio base station.

Claims (8)

プログラム保護装置であって、
所定の処理を実行する処理プログラムを記憶する第１の記憶部と、
前記処理プログラムの改竄を検出する改竄検出プログラムを記憶する第２の記憶部と、
前記改竄検出プログラムを実行する第１のプロセッサと、
前記処理プログラムを実行する第２のプロセッサとを備え、
前記プログラム保護装置は、少なくとも一部の機能が、フィールドプログラマブルゲートアレイによって実現され、
前記フィールドプログラマブルゲートアレイは、少なくとも前記第１のプロセッサ、前記第２のプロセッサ、および前記第２の記憶部を含む、プログラム保護装置。 A program protector comprising:
A first storage unit for storing a processing program for executing a predetermined process;
A second storage unit for storing a falsification detection program for detecting falsification of the processing program;
A first processor that executes the falsification detection program;
A second processor for executing the processing program,
In the program protection device, at least a part of functions are realized by a field programmable gate array,
The field programmable gate array is a program protection device including at least the first processor, the second processor, and the second storage unit. 前記第１のプロセッサは、前記改竄検出プログラムを実行することによって、前記処理プログラムの改竄が検出された場合に、前記第２のプロセッサに対して停止指示を送り、
前記第２のプロセッサは、前記第１のプロセッサから停止指示を受けたときには、前記処理プログラムの実行を停止する、請求項１記載のプログラム保護装置。 When the falsification of the processing program is detected by executing the falsification detection program, the first processor sends a stop instruction to the second processor;
The program protection device according to claim 1, wherein the second processor stops execution of the processing program when receiving a stop instruction from the first processor. 前記処理プログラムは、秘匿性が要求される第１のプログラムと、秘匿性が要求されない第２のプログラムとから構成され、
前記第１の記憶部は、前記フィールドプログラマブルゲートアレイ内の内部メモリと、前記フィールドプログラマブルゲートアレイ外の外部メモリで構成され、
前記第１のプログラムは、前記内部メモリに記憶され、
前記第２のプログラムは、前記外部メモリに記憶される、請求項１記載のプログラム保護装置。 The processing program includes a first program that requires confidentiality and a second program that does not require confidentiality.
The first storage unit includes an internal memory in the field programmable gate array and an external memory outside the field programmable gate array,
The first program is stored in the internal memory;
The program protection device according to claim 1, wherein the second program is stored in the external memory. 前記第２の記憶部は、前記第１のプログラムの編集時に作成された前記第１のプログラムのメッセージ・ダイジェストである第１のメッセージ・ダイジェストを記憶し、
前記第１のプロセッサは、前記改竄検出プログラムを実行することによって、前記第１のプログラムのメッセージダイジェストである第２のメッセージ・ダイジェストを作成し、前記第２の記憶部内の前記第１のメッセージ・ダイジェストと前記第２のメッセージ・ダイジェストが一致するか否かによって、前記第１のプログラムの改竄を検出する、請求項３記載のプログラム保護装置。 The second storage unit stores a first message digest that is a message digest of the first program created when the first program is edited,
The first processor creates a second message digest that is a message digest of the first program by executing the falsification detection program, and the first message in the second storage unit. 4. The program protection device according to claim 3, wherein falsification of the first program is detected based on whether or not the digest and the second message digest match. 前記第２の記憶部は、前記第２のプログラムの編集時に作成された前記第２のプログラムのメッセージ・ダイジェストである第１のメッセージ・ダイジェストを記憶し、
前記第１のプロセッサは、前記改竄検出プログラムを実行することによって、前記第２のプログラムのメッセージダイジェストである第２のメッセージ・ダイジェストを作成し、前記第２の記憶部内の前記第１のメッセージ・ダイジェストと前記第２のメッセージ・ダイジェストが一致するか否かによって、前記第２のプログラムの改竄を検出する、請求項３記載のプログラム保護装置。 The second storage unit stores a first message digest that is a message digest of the second program created when the second program is edited,
The first processor executes the falsification detection program to create a second message digest that is a message digest of the second program, and the first message in the second storage unit. The program protection device according to claim 3, wherein tampering of the second program is detected based on whether or not the digest and the second message digest match. 前記プログラム保護装置は、通信装置内に設けられ、
前記処理プログラムは、複数のアンテナを用いたアダプティブアレイ演算処理を実行するプログラムである、請求項３記載のプログラム保護装置。 The program protection device is provided in a communication device,
The program protection device according to claim 3, wherein the processing program is a program that executes adaptive array arithmetic processing using a plurality of antennas. 前記第１のプログラムは、前記複数のアンテナで受信した信号からウエイトベクトルを算出する処理と、前記複数のアンテナで受信した受信信号を前記ウエイトベクトルで重み付け加算する処理とを実行するプログラムであり、
前記第２のプログラムは、送信信号を前記ウエイトベクトルで重み付けして、複数のアンテナへ供給する処理を実行するプログラムである、請求項６記載のプログラム保護装置。 The first program is a program for executing a process of calculating a weight vector from signals received by the plurality of antennas, and a process of weighting and adding received signals received by the plurality of antennas by the weight vector,
The program protection device according to claim 6, wherein the second program is a program that executes a process of weighting a transmission signal with the weight vector and supplying the weighted signal to a plurality of antennas. 複数のアンテナと、
前記複数のアンテナと接続された無線回路と、
請求項６または７に記載のプログラム保護装置とを備える、通信装置。 Multiple antennas,
A radio circuit connected to the plurality of antennas;
A communication device comprising the program protection device according to claim 6.
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