JP2012174214A

JP2012174214A - Regulator circuit

Info

Publication number: JP2012174214A
Application number: JP2011038676A
Authority: JP
Inventors: Shigeya Suzuki; 茂弥鈴木
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2011-02-24
Filing date: 2011-02-24
Publication date: 2012-09-10
Anticipated expiration: 2031-02-24
Also published as: JP5706714B2

Abstract

PROBLEM TO BE SOLVED: To provide a regulator circuit in which power consumption may be reduced.SOLUTION: A regulator circuit comprises: a Pch pass transistor 90; a voltage-dividing circuit 80 connected between an output terminal 92 and a ground terminal 93 for dividing an output voltage output from the output terminal 92; a band gap reference circuit operated at an operation voltage based on a power voltage on a power terminal 91 and a fixed potential Vcommon for outputting a band gap reference voltage; an error amplifier 60 that is operated at an operation voltage based on the fixed potential and a ground potential on the ground terminal 93, has an input port connected to an output port of the voltage-dividing circuit 80 and has an output port connected to a control terminal of the Pch pass transistor; and a buffer circuit 40 that is operated at an operation voltage based on the fixed potential and the ground potential, receives the band gap reference voltage as an input and has an output port connected to the input port of the error amplifier 60.

Description

本発明はレギュレータ回路に関する。 The present invention relates to a regulator circuit.

半導体装置では、電源電圧に対して異なる電圧を生成するレギュレータ回路が多く用いられる。例えば、特許文献１では、電圧レギュレータが発振回路に用いられている。なお、特許文献１の電圧レギュレータは、バンドギャップリファレンス回路で生成された制御電圧を電源制御用のトランジスタのゲート端子に印加している。 In a semiconductor device, a regulator circuit that generates a different voltage with respect to a power supply voltage is often used. For example, in Patent Document 1, a voltage regulator is used for an oscillation circuit. Note that the voltage regulator disclosed in Patent Document 1 applies a control voltage generated by a bandgap reference circuit to the gate terminal of a power supply control transistor.

一般に、レギュレータ回路は、増幅回路を有し、例えば基準電圧を所定倍した電圧を生成する。レギュレータ回路にて生成された電圧は、他の回路に供給され、他の回路はこの電圧に基づき動作する。このようなレギュレータ回路について、低消費電力化の要求がある。 In general, the regulator circuit includes an amplifier circuit, and generates a voltage obtained by multiplying a reference voltage by a predetermined value, for example. The voltage generated by the regulator circuit is supplied to another circuit, and the other circuit operates based on this voltage. There is a demand for low power consumption for such a regulator circuit.

特に、近年、ＧＰＳ（ＧｌｏｂａｌＰｏｉｎｔｉｎｇＳｙｓｔｅｍ）を使用したアプリケーションが増えつつある。ＧＰＳ受信ＩＣの高感度化、高精度化に加えて、低消費電流化がＧＰＳ受信装置を構成する上で重要な課題の１つとなっている。特に携帯電話においてはＧＰＳ機能の常時ＯＮ化が進み、且つ電池駆動である。このため、低消費電流化が最重要項目となってきている。 In particular, in recent years, applications using GPS (Global Pointing System) are increasing. In addition to increasing the sensitivity and accuracy of GPS receiver ICs, reducing current consumption is one of the important issues in configuring a GPS receiver. Especially in mobile phones, the GPS function is constantly turned on and is battery-powered. For this reason, low current consumption has become the most important item.

一方、小型化、高速動作化のためプロセスはますます微細化されている。従って、トランジスタの耐圧低下に伴い、電源電圧は低くなり、各ＩＣに適した電源を供給するレギュレータ回路の役割はさらに重要となる。以上より、ＧＰＳ受信ＩＣ本体同様にそれに電源を供給するレギュレータ回路自体の低電流化がますます重要になる。 On the other hand, the process is increasingly miniaturized for miniaturization and high-speed operation. Therefore, as the breakdown voltage of the transistor decreases, the power supply voltage decreases, and the role of a regulator circuit that supplies power suitable for each IC becomes more important. From the above, it is increasingly important to reduce the current of the regulator circuit itself that supplies power to the GPS receiving IC main body.

特開２００７−３００６２３号公報JP 2007-300563 A 特開２００７−８３８５０号公報JP 2007-83850 A

低消費電流化を実現するためには各ブロックの電流値を削ってしまうと、増幅器のゲインの低下に起因して、出力電圧の精度が悪化する。また、消費電力を低減するレギュレータ回路が特許文献２に開示されている。図７、８に特許文献２に記載されたレギュレータ回路の構成図を示す。図７は、特許文献２の図７に対応し、図８は、特許文献２の図２に対応する。 If the current value of each block is reduced in order to reduce the current consumption, the accuracy of the output voltage deteriorates due to a decrease in the gain of the amplifier. Further, Patent Document 2 discloses a regulator circuit that reduces power consumption. 7 and 8 are configuration diagrams of the regulator circuit described in Patent Document 2. FIG. 7 corresponds to FIG. 7 of Patent Document 2, and FIG. 8 corresponds to FIG. 2 of Patent Document 2.

図７に示すように、レギュレータ回路１００は、基準電圧発生回路部１２０、分圧回路部１１０、誤差増幅器１３０、及び出力トランジスタ１４０等で構成される。図８に示すレギュレータ回路１００も基本的に同様の構成を有しており、誤差増幅器１５と、分圧回路１７、１８と、出力トランジスタ１６等から構成される。 As shown in FIG. 7, the regulator circuit 100 includes a reference voltage generating circuit unit 120, a voltage dividing circuit unit 110, an error amplifier 130, an output transistor 140, and the like. The regulator circuit 100 shown in FIG. 8 has basically the same configuration, and includes an error amplifier 15, voltage dividing circuits 17, 18, an output transistor 16, and the like.

レギュレータ回路１００では、分圧回路１７と分圧回路１８の２つが設けられ、電流大モードと電流小モードの２つのモードに対応している。そして、レギュレータ回路１００には、上記の構成に加えて、誤差増幅器１５、及び分圧回路１７、１８に、電流大モードと電流小モードを切り替えるＨＣ端子、及びＬＣ端子が設けられている。分圧回路１７、１８では、ｒ１：ｒ２＝Ｒ１：Ｒ２、且つ、（ｒ１＋ｒ２）＜（Ｒ１＋Ｒ２）の関係式が成り立つ。よって、電流大モードと電流小モードの両モードにおいて出力電圧は一定となる。ＨＣ端子がローレベル、ＬＣ端子がハイレベルの時、電流小モードとなる。電流小モードではＲ１＋Ｒ２が有効となる。これにより、出力トランジスタに流れる電流値は小さくなり、合わせて誤差増幅器１５も電流小モードとなる。 The regulator circuit 100 is provided with two voltage dividing circuits 17 and 18 and corresponds to two modes, a large current mode and a small current mode. In addition to the above configuration, the regulator circuit 100 is provided with an HC terminal and an LC terminal for switching between the large current mode and the small current mode in the error amplifier 15 and the voltage dividing circuits 17 and 18. In the voltage dividing circuits 17 and 18, the relational expression r1: r2 = R1: R2 and (r1 + r2) <(R1 + R2) holds. Therefore, the output voltage is constant in both the large current mode and the small current mode. When the HC terminal is at a low level and the LC terminal is at a high level, the small current mode is set. In the small current mode, R1 + R2 is effective. As a result, the value of the current flowing through the output transistor is reduced, and the error amplifier 15 is also in the low current mode.

出力端子に接続される回路が通常動作時は電流大モードにすることで高精度の出力電圧を供給し、スタンバイモード時には多少の出力電圧のずれは許容できるため電流小モードにし、低消費電流化をはかっている。しかしながら、上記のレギュレータ回路では、通常動作時の消費電流を低減することが困難である。 When the circuit connected to the output terminal is in normal operation, high current output mode is provided to supply high-accuracy output voltage. In standby mode, some output voltage deviation can be tolerated, so low current consumption mode is achieved. I'm wearing However, in the regulator circuit described above, it is difficult to reduce current consumption during normal operation.

本発明にかかるレギュレータ回路は、第１の電源端子に第１の端子が接続され、出力端子に第２の端子が接続される出力トランジスタと、前記出力端子と第２の電源端子との間に接続され、前記出力端子から出力される出力電圧を分圧する分圧回路と、前記第１の電源端子の第１の電源電位と固定電位とに基づく動作電圧で動作して、バンドギャップリファレンス電圧を出力するバンドギャップリファレンス回路と、前記固定電位と前記第２の電源端子の第２の電源電位とに基づく動作電圧で動作し、前記分圧回路の出力に入力が接続され、前記出力トランジスタの制御端子に出力が接続された誤差増幅器と、前記固定電位と前記第２の電源電位とに基づく動作電圧で動作し、前記バンドギャップリファレンス回路から出力されたばバンドギャップリファレンス電圧が入力され、出力が前記誤差増幅器の入力と接続されたバッファ回路と、を備えるものである。上記のレギュレータ回路によれば、消費電流を低減することができる。 A regulator circuit according to the present invention includes an output transistor having a first terminal connected to a first power supply terminal and a second terminal connected to an output terminal, and between the output terminal and the second power supply terminal. A voltage dividing circuit for dividing an output voltage output from the output terminal and an operating voltage based on a first power supply potential and a fixed potential of the first power supply terminal; It operates with an operating voltage based on the output band gap reference circuit, the fixed potential and the second power supply potential of the second power supply terminal, the input is connected to the output of the voltage dividing circuit, and the output transistor is controlled When operating at an operating voltage based on an error amplifier having an output connected to a terminal, the fixed potential and the second power supply potential, and output from the bandgap reference circuit, -Up reference voltage is input, the output is one that comprises a buffer circuit connected to the input of the error amplifier. According to the regulator circuit described above, current consumption can be reduced.

本発明にかかるレギュレータ回路によれば、消費電力を低減することが可能である。 With the regulator circuit according to the present invention, it is possible to reduce power consumption.

実施の形態にかかるレギュレータ回路の全体構成を示す回路図である。1 is a circuit diagram showing an overall configuration of a regulator circuit according to an embodiment. FIG. 実施の形態にかかるレギュレータ回路に用いられるバンドギャップリファレンス回路の構成例を示す回路図である。It is a circuit diagram showing an example of composition of a band gap reference circuit used for a regulator circuit concerning an embodiment. 実施の形態にかかるレギュレータ回路に用いられる誤差増幅器の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the error amplifier used for the regulator circuit concerning embodiment. 実施の形態にかかるレギュレータ回路に用いられるバッファ回路の構成例を示す回路図である。It is a circuit diagram which shows the structural example of the buffer circuit used for the regulator circuit concerning embodiment. 実施の形態にかかるレギュレータ回路のトランジスタレベルの回路図である。It is a circuit diagram of the transistor level of the regulator circuit concerning an embodiment. 実施の形態にかかるレギュレータ回路に出力電圧の立ち上がり波形を示す図である。It is a figure which shows the rising waveform of an output voltage in the regulator circuit concerning Embodiment. 特許文献２に記載されたレギュレータ回路を示す回路図である。10 is a circuit diagram showing a regulator circuit described in Patent Document 2. FIG. 特許文献２に記載されたレギュレータ回路を示す回路図である。10 is a circuit diagram showing a regulator circuit described in Patent Document 2. FIG.

以下、図面を参照して本発明の実施の形態について説明する。本実施の形態にかかるレギュレータ回路のブロック図を図１に示す。レギュレータ回路は、バンドギャップリファレンス（ＢＧＲ）回路２０と、バッファ回路４０と、誤差増幅器６０と、分圧回路８０と、ＰｃｈパスＴｒ．（トランジスタ）９０と、を有している。 Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a block diagram of the regulator circuit according to the present embodiment. The regulator circuit includes a bandgap reference (BGR) circuit 20, a buffer circuit 40, an error amplifier 60, a voltage dividing circuit 80, a Pch path Tr. (Transistor) 90.

ＢＧＲ回路２０は、シリコンのバンドギャップに応じた約１．２Ｖのバンドギャップリファレンス電圧（以下、ＢＧＲ電圧）を、出力する。ＢＧＲ回路２０の出力は、バッファ回路４０の入力に接続されている。よって、ＢＧＲ回路２０からのＢＧＲ電圧は、バッファ回路４０の入力端子に入力される。バッファ回路４０は、ＢＧＲ電圧を、基準電圧Ｖｒｅｆに変換して、出力する。バッファ回路４０の出力は、誤差増幅器６０の一方の入力端子に接続されている。よって、基準電圧Ｖｒｅｆは、誤差増幅器６０に入力される。 The BGR circuit 20 outputs a band gap reference voltage (hereinafter referred to as a BGR voltage) of about 1.2 V corresponding to the band gap of silicon. The output of the BGR circuit 20 is connected to the input of the buffer circuit 40. Therefore, the BGR voltage from the BGR circuit 20 is input to the input terminal of the buffer circuit 40. The buffer circuit 40 converts the BGR voltage into the reference voltage Vref and outputs it. The output of the buffer circuit 40 is connected to one input terminal of the error amplifier 60. Therefore, the reference voltage Vref is input to the error amplifier 60.

誤差増幅器６０の他方の入力端子は、分圧回路８０と接続されている。分圧回路８０から出力された分圧電圧が、誤差増幅器６０に入力される。誤差増幅器６０の出力は、ＰｃｈパスＴｒ．９０の制御端子（ゲート端子）に入力されている。誤差増幅器６０は、分圧電圧と基準電圧Ｖｒｅｆとの電圧差を増幅し、ＰｃｈパスＴｒ．９０を駆動する。 The other input terminal of the error amplifier 60 is connected to the voltage dividing circuit 80. The divided voltage output from the voltage dividing circuit 80 is input to the error amplifier 60. The output of the error amplifier 60 is the Pch path Tr. It is input to 90 control terminals (gate terminals). The error amplifier 60 amplifies the voltage difference between the divided voltage and the reference voltage Vref, and the Pch path Tr. 90 is driven.

ＰｃｈパスＴｒ．９０は、出力トランジスタであり、出力端子９２に出力電圧Ｖｏｕｔを出力する。すなわち、ＰｃｈパスＴｒ．９０の第１の端子（例えば、ソース端子）は、電源電圧ＶＤＤを供給する電源端子（第１の電源端子）９１に接続され、第２の端子（例えば、ドレイン端子）が出力端子９２に接続されている。 Pch path Tr. Reference numeral 90 denotes an output transistor that outputs an output voltage Vout to an output terminal 92. That is, the Pch path Tr. A first terminal (for example, a source terminal) of 90 is connected to a power supply terminal (first power supply terminal) 91 for supplying a power supply voltage VDD, and a second terminal (for example, a drain terminal) is connected to the output terminal 92. Has been.

分圧回路８０は、出力端子９２と接地電圧ＧＮＤを供給する接地端子（第２の電源端子）９３との間に接続されている。分圧回路８０は、抵抗Ｒ１と抵抗Ｒ２とを備えている。抵抗Ｒ１と抵抗Ｒ２とは、ＰｃｈパスＴｒ．９０のドレイン端子と接地端子９３との間に、直列接続されている。分圧回路８０は、出力電圧Ｖｏｕｔと接地電圧ＧＮＤとを分圧して、分圧電圧を生成する。抵抗Ｒ１と抵抗Ｒ２との間の接続点は、誤差増幅器６０の他方の入力端子に接続されている。よって、分圧回路８０からの分圧電圧が、誤差増幅器６０に入力される。 The voltage dividing circuit 80 is connected between the output terminal 92 and a ground terminal (second power supply terminal) 93 that supplies the ground voltage GND. The voltage dividing circuit 80 includes a resistor R1 and a resistor R2. Resistor R1 and resistor R2 are connected to Pch path Tr. The drain terminal 90 and the ground terminal 93 are connected in series. The voltage dividing circuit 80 divides the output voltage Vout and the ground voltage GND to generate a divided voltage. A connection point between the resistor R1 and the resistor R2 is connected to the other input terminal of the error amplifier 60. Therefore, the divided voltage from the voltage dividing circuit 80 is input to the error amplifier 60.

レギュレータ回路の動作に付いて説明する。ＢＧＲ回路２０は、ＢＧＲ電圧を生成して、バッファ回路４０に出力する。バッファ回路３０は、ＢＧＲ電圧から、基準電圧Ｖｒｅｆを生成する。また、出力回路９０は、出力電圧Ｖｏｕｔと接地電圧ＧＮＤとを分圧して、分圧電圧を生成する。そして、誤差増幅器６０が基準電圧Ｖｒｅｆと分圧電圧との電圧差を増幅し、ＰｃｈパスＴｒ．９０を駆動する。このようにして、レギュレータ回路は、出力端子９２から出力電圧Ｖｏｕｔを出力する。このとき、出力電圧Ｖｏｕｔは、抵抗Ｒ１と抵抗Ｒ２の分圧比に基づいた倍率で基準電圧Ｖｒｅｆを増幅した電圧となる。よって、出力電圧Ｖｏｕｔ＝Ｖｒｅｆ・（Ｒ１＋Ｒ２）／Ｒ２となる。 The operation of the regulator circuit will be described. The BGR circuit 20 generates a BGR voltage and outputs it to the buffer circuit 40. The buffer circuit 30 generates a reference voltage Vref from the BGR voltage. The output circuit 90 divides the output voltage Vout and the ground voltage GND to generate a divided voltage. Then, the error amplifier 60 amplifies the voltage difference between the reference voltage Vref and the divided voltage, and the Pch path Tr. 90 is driven. In this way, the regulator circuit outputs the output voltage Vout from the output terminal 92. At this time, the output voltage Vout is a voltage obtained by amplifying the reference voltage Vref at a magnification based on the voltage division ratio between the resistors R1 and R2. Therefore, the output voltage Vout = Vref · (R1 + R2) / R2.

本実施の形態では、バッファ回路４０と誤差増幅器６０が、ＢＧＲ回路２０と縦積み構成となっている。すなわち、電源端子９１と、接地端子９３との間に、ＢＧＲ回路２０とバッファ回路４０が直列接続されている。同様に、ＢＧＲ回路２０と誤差増幅器６０が直列接続されている。ＢＧＲ回路２０に流れる電流を、バッファ回路４０と誤差増幅器６０とで再利用することができる。これにより、消費電力を低減することができる。以下、この点について詳細に説明する。 In the present embodiment, the buffer circuit 40 and the error amplifier 60 are vertically stacked with the BGR circuit 20. That is, the BGR circuit 20 and the buffer circuit 40 are connected in series between the power supply terminal 91 and the ground terminal 93. Similarly, the BGR circuit 20 and the error amplifier 60 are connected in series. The current flowing through the BGR circuit 20 can be reused by the buffer circuit 40 and the error amplifier 60. Thereby, power consumption can be reduced. Hereinafter, this point will be described in detail.

まず、ＢＧＲ回路２０の一構成例に付いて、図２を用いて説明する。図２は、ＢＧＲ回路２０の構成を示す回路図である。ＢＧＲ回路２０は、オペアンプ２１と、ダイオード２２〜２４と、ＰｃｈＴｒ．２６〜２８と、抵抗Ｒ３と、抵抗Ｒ４とを備えている。 First, a configuration example of the BGR circuit 20 will be described with reference to FIG. FIG. 2 is a circuit diagram showing a configuration of the BGR circuit 20. The BGR circuit 20 includes an operational amplifier 21, diodes 22 to 24, PchTr. 26 to 28, a resistor R3, and a resistor R4.

電源端子９１と、固定電位Ｖｃｏｍｍｏｎとの間には、ＰｃｈＴｒ．２６とダイオード２２が直列に接続されており、これらを電流Ｉ１が流れる。また、電源端子９１と、固定電位Ｖｃｏｍｍｏｎとの間には、ＰｃｈＴｒ．２７とダイオード２３と抵抗Ｒ３とが直列に接続されており、これらを電流Ｉ２が流れる。また、ＰｃｈＴｒ．２６とダイオード２２との接続点と、ＰｃｈＴｒ．２７とダイオード２３の接続点とが、オペアンプ２１の入力と接続されている。オペアンプ２１の出力は、ＰｃｈＴｒ．２６〜２８のゲート端子に接続されている。また、電源端子９１と、接地電位との間には、ＰｃｈＴｒ．２８とダイオード２４と抵抗Ｒ４とが直列に接続されており、これらを電流Ｉ４が流れる。ＰｃｈＴｒ．２８とダイオード２４との接続点が、ＢＧＲ回路２０のＢＧＲ出力端子２５に接続されている。 Between the power supply terminal 91 and the fixed potential Vcommon, PchTr. 26 and the diode 22 are connected in series, and a current I1 flows through them. Further, between the power supply terminal 91 and the fixed potential Vcommon, PchTr. 27, a diode 23, and a resistor R3 are connected in series, and a current I2 flows through them. In addition, PchTr. 26 and the diode 22, PchTr. The connection point of the diode 27 and the diode 23 is connected to the input of the operational amplifier 21. The output of the operational amplifier 21 is PchTr. 26 to 28 are connected to the gate terminals. Further, between the power supply terminal 91 and the ground potential, PchTr. 28, a diode 24, and a resistor R4 are connected in series, and a current I4 flows through them. PchTr. The connection point between the diode 28 and the diode 24 is connected to the BGR output terminal 25 of the BGR circuit 20.

ダイオード２２〜２４のサイズ比は、１：Ｎ：１となっている。なお、ダイオード２２〜２４には、例えば、ＣＢショートしたダイオード接続のＮＰＮバイポーラトランジスタが用いられている。ＰｃｈＴｒ．２６〜２８は、オペアンプ２１と同サイズ、すなわち、等しい電流値を流す電流源となる。ここで、電源端子９１から、ＰｃｈＴｒ．２６に流れる電流をＩ１とする。同様に、電源端子９１から、ＰｃｈＴｒ．２７に流れる電流をＩ２とし、ＰｃｈＴｒ．２８に流れる電流をＩ３とする。また、ＢＧＲ回路２０において、電流Ｉ１，Ｉ２が流れ込む側の電位を固定電位Ｖｃｏｍｍｏｎとする。従って、電源端子９１の電源電位と固定電位Ｖｃｏｍｍｏｎとに基づく動作電圧で、ＢＧＲ回路２０が動作する。次に、ＢＧＲ回路２０で生成され、ＢＧＲ出力端子２５から出力されるＢＧＲ電圧ＢＧＲ＿ｏｕｔに付いて説明する。 The size ratio of the diodes 22 to 24 is 1: N: 1. For the diodes 22 to 24, for example, CB-shorted diode-connected NPN bipolar transistors are used. PchTr. 26 to 28 are current sources that have the same size as the operational amplifier 21, that is, flow an equal current value. Here, the PchTr. The current flowing through the terminal 26 is I1. Similarly, the PchTr. 27 is I2, and PchTr. The current flowing through the current 28 is I3. In the BGR circuit 20, the potential on the side where the currents I1 and I2 flow is set to a fixed potential Vcommon. Therefore, the BGR circuit 20 operates with an operating voltage based on the power supply potential of the power supply terminal 91 and the fixed potential Vcommon. Next, the BGR voltage BGR_out generated by the BGR circuit 20 and output from the BGR output terminal 25 will be described.

ＢＧＲ回路２０では、オペアンプ２１の入力端子が等しくなるよう動作するため、以下の式（１）が成り立つ。

Since the BGR circuit 20 operates so that the input terminals of the operational amplifier 21 are equal, the following expression (1) is established.

なお、ＶＢＥ１は、ベースエミッタ電圧である。ここで、電流が流れ込む、ある固定電位Ｖｃｏｍｍｏｎは、一般的に接地電位となるが、式（１）に示す通り、両辺にあるため、キャンセルされる。従って、ある固定電位Ｖｃｏｍｍｏｎは、必ずしも接地電位である必要はなく、任意の電位を取ることができる。 VBE1 is a base emitter voltage. Here, a certain fixed potential Vcommon into which current flows generally becomes a ground potential, but is canceled because it is on both sides as shown in Expression (1). Therefore, a certain fixed potential Vcommon does not necessarily need to be a ground potential, and can take an arbitrary potential.

Ｉ１＝Ｉ２＝Ｉ３より、Ｉ＝Ｉ１＝Ｉ２＝Ｉ３とすると、式（１）は、式（２）に示すようになる。

From I1 = I2 = I3, if I = I1 = I2 = I3, equation (1) becomes as shown in equation (2).

ここで、ｋをボルツマン定数、Ｔを絶対温度、ｑをクーロン定数とすると、ＶＴ＝ｋ・Ｔ／ｑである。また、ｌｎ（）は、自然対数を示している。従って、ＢＧＲ電圧ＢＧＲ＿ｏｕｔは、以下の式（３）で示される。 Here, when k is a Boltzmann constant, T is an absolute temperature, and q is a Coulomb constant, VT = k · T / q. In addition, ln () indicates a natural logarithm. Therefore, the BGR voltage BGR_out is expressed by the following equation (3).

また、ＢＧＲ電圧ＢＧＲ＿ｏｕｔの温度特性は、以下の式（４）で示される。

The temperature characteristic of the BGR voltage BGR_out is expressed by the following formula (4).

また、以下の式（５）が成り立つ。

Further, the following expression (5) is established.

従って、ＢＧＲ電圧の温度変動が０、すなわち、式（６）を満足するようにＲ３、Ｒ４、Ｎの値を調整する。

Therefore, the values of R3, R4, and N are adjusted so that the temperature fluctuation of the BGR voltage is 0, that is, the expression (6) is satisfied.

例えば、Ｎ＝８、（Ｒ４／Ｒ３）＝１１．２とすると、ＢＧＲ電圧ＢＧＲ＿ｏｕｔの温度変動はほぼ０となる。よって、温度に依存しない安定な電圧（ＢＧＲ電圧）を生成することができる。また、ＢＧＲ電圧の温度特性をキャンセルした場合、ＢＧＲ電圧ＢＧＲ＿ｏｕｔは、Ｒ３、Ｒ４、Ｎの値には、ほとんど依存せず、式（４）より、約１．２Ｖとなる。このように、ＢＧＲ回路２０、理論的に、温度変動のないＢＧＲ電圧ＢＧＲ＿ｏｕｔを生成する。 For example, if N = 8 and (R4 / R3) = 11.2, the temperature variation of the BGR voltage BGR_out is almost zero. Therefore, a stable voltage (BGR voltage) independent of temperature can be generated. Further, when the temperature characteristic of the BGR voltage is canceled, the BGR voltage BGR_out hardly depends on the values of R3, R4, and N, and is about 1.2 V from the equation (4). In this way, the BGR circuit 20 theoretically generates the BGR voltage BGR_out having no temperature fluctuation.

ＰｃｈパスＴｒ．９０を駆動するための、誤差増幅器６０の構成例について、図３を用いて説明する。図３は、誤差増幅器６０の一構成例を示す回路図である。図３では、ＰｃｈＴｒ．入力のＮｃｈＴｒ．のドレイン出力とする簡単な構成を示しているが、誤差増幅器６０の構成は、これに限られるものではない。 Pch path Tr. A configuration example of the error amplifier 60 for driving 90 will be described with reference to FIG. FIG. 3 is a circuit diagram illustrating a configuration example of the error amplifier 60. In FIG. 3, PchTr. Input NchTr. However, the configuration of the error amplifier 60 is not limited to this.

誤差増幅器６０は、電流源６１と電流源６２とＰｃｈＴｒ．６３とＰｃｈＴｒ．６４とＮｃｈＴｒ．６５とＮｃｈＴｒ．６６と、ＮｃｈＴｒ．６７とを備えている。誤差増幅器６０では、電源側の電圧として、Ｖｃｏｍｍｏｎが用いられている。すなわち、誤差増幅器６０は、固定電位Ｖｃｏｍｍｏｎと接地電位とに基づく動作電圧で動作する。電流源６１と電流源６２とは、例えば、Ｐｃｈトランジスタによって構成されている。電流源６１と電流源６２の一端は、固定電位Ｖｃｏｍｍｏｎとなっている。電流源６２と接地端子９３の間には、ＮｃｈＴｒ．６７が接続されている。ＮｃｈＴｒ．６７のドレイン端子が出力端子ＯＵＴ、すなわち、ＰｃｈパスＴｒ．９０のゲート端子に接続されている。 The error amplifier 60 includes a current source 61, a current source 62, PchTr. 63 and PchTr. 64 and NchTr. 65 and NchTr. 66, NchTr. 67. In the error amplifier 60, Vcommon is used as the voltage on the power supply side. That is, the error amplifier 60 operates at an operating voltage based on the fixed potential Vcommon and the ground potential. The current source 61 and the current source 62 are configured by, for example, Pch transistors. One ends of the current source 61 and the current source 62 are at a fixed potential Vcommon. Between the current source 62 and the ground terminal 93, NchTr. 67 is connected. NchTr. 67 is connected to the output terminal OUT, that is, the Pch path Tr. It is connected to 90 gate terminals.

電流源６１と接地端子９３との間には、ＰｃｈＴｒ．６３とＰｃｈＴｒ．６４とＮｃｈＴｒ．６５とＮｃｈＴｒ．６６とが設けられている。電流源６１には、ＰｃｈＴｒ．６３のソース端子と、ＰｃｈＴｒ．６３のソース端子が接続されている。また、ＰｃｈＴｒ．６３のゲート端子は、非反転入力端子ＩＮ（＋）、すなわち、バッファ回路４０の出力に接続されている。ＰｃｈＴｒ．６４のゲート端子は、反転入力端子ＩＮ（−）、すなわち、分圧回路８０に接続されている。ＰｃｈＴｒ．６３のドレイン端子は、ＮｃｈＴｒ．６５のドレイン端子に接続されている。ＰｃｈＴｒ．６４のドレイン端子は、ＮｃｈＴｒ．６６５のドレイン端子に接続されている。ＮｃｈＴｒ．６５のソース端子とＮｃｈＴｒ．６６のソース端子は、接地端子９３に接続されている。ＮｃｈＴｒ．６５のゲート端子とＮｃｈＴｒ．６６のゲート端子は、ＰｃｈＴｒ．６３のドレイン端子に接続されている。ＰｃｈＴｒ．６４のドレイン端子は、ＮｃｈＴｒ．６７のゲート端子に接続されている。 Between the current source 61 and the ground terminal 93, PchTr. 63 and PchTr. 64 and NchTr. 65 and NchTr. 66. The current source 61 includes PchTr. 63 source terminals, PchTr. 63 source terminals are connected. In addition, PchTr. The gate terminal 63 is connected to the non-inverting input terminal IN (+), that is, the output of the buffer circuit 40. PchTr. The 64 gate terminals are connected to the inverting input terminal IN (−), that is, the voltage dividing circuit 80. PchTr. The drain terminal 63 is connected to NchTr. It is connected to 65 drain terminals. PchTr. 64 drain terminal is connected to NchTr. 665 is connected to the drain terminal. NchTr. 65 source terminals and NchTr. The source terminal 66 is connected to the ground terminal 93. NchTr. 65 gate terminals and NchTr. The gate terminal of 66 is connected to PchTr. 63 is connected to the drain terminal. PchTr. 64 drain terminal is connected to NchTr. 67 is connected to the gate terminal.

ＰｃｈＴｒ．入力の場合、ＢＧＲ電圧の１．２Ｖでは電流源６１、６２のＰｃｈトランジスタのドレイン電圧が高くなり、電源電圧、つまり電流源６１、６２のＰｃｈトランジスタのソース電圧が低い場合、ソース-ドレイン間電圧が確保できないため正常動作せず、電源電圧の低電圧化ができない。従って、ＢＧＲ電圧を誤差増幅器６０のＰｃｈＴｒ．の入力レベルに合った電圧に変換するバッファ回路４０が必要となる。 PchTr. In the case of input, when the BGR voltage is 1.2 V, the drain voltage of the Pch transistors of the current sources 61 and 62 is high, and when the power supply voltage, that is, the source voltage of the Pch transistors of the current sources 61 and 62 is low, the source-drain voltage is Cannot be ensured, so normal operation does not occur and the power supply voltage cannot be lowered. Therefore, the BGR voltage is supplied to the PchTr. The buffer circuit 40 for converting the voltage into a voltage suitable for the input level is required.

図４に、バッファ回路４０の構成を示す。図４は、バッファ回路４０の一構成例を示す図である。図４では、一般的な電圧変換バッファ回路を示すが、バッファ回路４０の構成は特に限られるものではない。バッファ回路４０でも電源側の電圧として、固定電位Ｖｃｏｍｍｏｎが用いられている。従って、バッファ回路４０は、固定電位Ｖｃｏｍｍｏｎと接地電位の間の動作電圧で動作する。 FIG. 4 shows the configuration of the buffer circuit 40. FIG. 4 is a diagram illustrating a configuration example of the buffer circuit 40. Although FIG. 4 shows a general voltage conversion buffer circuit, the configuration of the buffer circuit 40 is not particularly limited. The buffer circuit 40 also uses a fixed potential Vcommon as the voltage on the power supply side. Accordingly, the buffer circuit 40 operates at an operating voltage between the fixed potential Vcommon and the ground potential.

バッファ回路４０は、電流源４５と、ＰｃｈＴｒ．４１と、ＰｃｈＴｒ．４２と、ＰｃｈＴｒ．４６と、ＮｃｈＴｒ．４３と、ＮｃｈＴｒ．４４と、抵抗Ｒ５と、抵抗Ｒ６とを備えている。ＰｃｈＴｒ．４１のソース端子と、ＰｃｈＴｒ．４２のソース端子と、ＰｃｈＴｒ．４６のソース端子は、固定電位Ｖｃｏｍｍｏｎとなっている。ＰｃｈＴｒ．４１のドレイン端子は、ＮｃｈＴｒ．４３のドレイン端子に接続されている。ＰｃｈＴｒ．４２のドレイン端子は、ＮｃｈＴｒ．４４のドレイン端子に接続されている。ＮｃｈＴｒ．４３のドレイン端子と、ＮｃｈＴｒ．４３のドレイン端子とは、電流源４５に接続されている。電流源４５は、例えば、Ｎｃｈトランジスタであり、接地端子９３に接続されている。ＰｃｈＴｒ．４２のドレイン端子は、ＰｃｈＴｒ．４１のゲート端子とＰｃｈＴｒ．４２のゲート端子に接続されている。 The buffer circuit 40 includes a current source 45, PchTr. 41, PchTr. 42, PchTr. 46, NchTr. 43, NchTr. 44, a resistor R5, and a resistor R6. PchTr. 41 source terminals and PchTr. 42 source terminals, PchTr. The source terminal 46 has a fixed potential Vcommon. PchTr. 41 is connected to the NchTr. 43 is connected to the drain terminal. PchTr. 42 is connected to the NchTr. 44 drain terminals. NchTr. 43 drain terminals, NchTr. The drain terminal 43 is connected to the current source 45. The current source 45 is an Nch transistor, for example, and is connected to the ground terminal 93. PchTr. The drain terminal of PchTr. 41 gate terminal and PchTr. 42 is connected to the gate terminal.

ＰｃｈＴｒ．４１のドレイン端子はＰｃｈＴｒ．４６のゲート端子に接続されている。ＰｃｈＴｒ．４６のドレイン端子と、接地端子９３の間には、抵抗Ｒ５と抵抗Ｒ６が直列に接続されている。ＮｃｈＴｒ．４４のゲート端子は、ＰｃｈＴｒ．４６のドレイン端子と接続されている。抵抗Ｒ５と抵抗Ｒ６の間の接続点が、出力端子ＯＵＴに接続されている。 PchTr. 41 has a drain terminal PchTr. It is connected to 46 gate terminals. PchTr. A resistor R5 and a resistor R6 are connected in series between the drain terminal 46 and the ground terminal 93. NchTr. The gate terminal of 44 is connected to PchTr. 46 is connected to the drain terminal. A connection point between the resistor R5 and the resistor R6 is connected to the output terminal OUT.

抵抗Ｒ５と抵抗Ｒ６の抵抗比にて、バッファ回路４０の出力電圧を決定する。例えば、入力電圧（ＢＧＲ電圧）が１．２Ｖで、Ｒ５：Ｒ６＝２：１の場合、出力電圧は０．４ＶVとなり、これがレギュレータ回路の基準電圧Ｖｒｅｆとなる。このように、バッファ回路４０によって、ＢＧＲ電圧が、所望の基準電圧Ｖｒｅｆに変換される。 The output voltage of the buffer circuit 40 is determined by the resistance ratio of the resistors R5 and R6. For example, when the input voltage (BGR voltage) is 1.2 V and R5: R6 = 2: 1, the output voltage is 0.4 VV, which is the reference voltage Vref of the regulator circuit. In this way, the buffer circuit 40 converts the BGR voltage into the desired reference voltage Vref.

上記の通り、ＢＧＲ回路２０の電流が流れ込む電位は接地電位である必要がないため、この電位を固定電位Ｖｃｏｍｍｏｎとする。図１に示すように、バッファ回路４０、及び誤差増幅器６０をＢＧＲ回路２０の下に配置し、縦積み構成にすることが可能である。この構成では、固定電位Ｖｃｏｍｍｏｎと接地電位とに基づく動作電圧で、バッファ回路４０と誤差増幅器６０が動作している。これにより、ＢＧＲ回路２０の固定電位Ｖｃｏｍｍｏｎに流れ込む電流をバッファ回路４０、及び誤差増幅器６０で再利用することができる。具体的には、ＢＧＲ回路２０の中のバイポーラ素子であるダイオード２２とダイオード２３に流れる電流Ｉ１、Ｉ２が、バッファ回路４０、及び誤差増幅器６０に流れる。ＢＧＲ回路２０において、電源電圧ＶＤＤから固定電位Ｖｃｏｍｍｏｎに流れ込む電流が、バッファ回路４０、及び誤差増幅器６０の電流源等にも流れる。これにより、出力電圧の精度を劣化させずに、消費電流を低減することができる。 As described above, since the potential at which the current of the BGR circuit 20 flows does not have to be the ground potential, this potential is set to the fixed potential Vcommon. As shown in FIG. 1, it is possible to arrange the buffer circuit 40 and the error amplifier 60 under the BGR circuit 20 to have a vertically stacked configuration. In this configuration, the buffer circuit 40 and the error amplifier 60 operate at an operating voltage based on the fixed potential Vcommon and the ground potential. Thereby, the current flowing into the fixed potential Vcommon of the BGR circuit 20 can be reused in the buffer circuit 40 and the error amplifier 60. Specifically, currents I 1 and I 2 flowing in the diode 22 and the diode 23 which are bipolar elements in the BGR circuit 20 flow in the buffer circuit 40 and the error amplifier 60. In the BGR circuit 20, a current that flows from the power supply voltage VDD to the fixed potential Vcommon also flows to the buffer circuit 40, the current source of the error amplifier 60, and the like. Thereby, current consumption can be reduced without degrading the accuracy of the output voltage.

具体的な一構成例として、トランジスタレベルのレギュレータ回路の回路図を図５に示す。図５では、誤差増幅器６０に、固定電位生成部６９が設けられている。固定電位生成部６９は、ダイオード、抵抗、及びＮｃｈＴｒ．を有している。固定電位生成部６９は、ＢＧＲ回路２０に流れる電流の一部を利用して、固定電位Ｖｃｏｍｍｏｎを生成する。ＢＧＲ回路２０に流れる電流の一部を利用して、固定電位Ｖｃｏｍｍｏｎを決めることで、レギュレータ回路全体としての回路電流のさらなる低減化が実現できる。図５に示すレギュレータ回路を用いることで、横並び構成のレギュレータ回路と比較して電流値を約２／３に低減することができる。 As a specific configuration example, a circuit diagram of a transistor level regulator circuit is shown in FIG. In FIG. 5, the error amplifier 60 is provided with a fixed potential generation unit 69. The fixed potential generation unit 69 includes a diode, a resistor, and an NchTr. have. The fixed potential generation unit 69 generates a fixed potential Vcommon using a part of the current flowing through the BGR circuit 20. By determining the fixed potential Vcommon using a part of the current flowing through the BGR circuit 20, it is possible to further reduce the circuit current of the regulator circuit as a whole. By using the regulator circuit shown in FIG. 5, the current value can be reduced to about 2/3 as compared with the regulator circuit of the side-by-side configuration.

さらに、横並び構成のレギュレータ回路では前段ブロックの出力電圧、或いは出力電流が決定してから次のブロックが動作し始めている。これに対して、上記の縦積み構成のレギュレータ回路ではＢＧＲ回路２０の電流が決まる、つまりＢＧＲ電圧が決まるのと同時にバッファ回路４０、及び誤差増幅器６０に電流が流れる。従って、図６に示す通り、レギュレータ回路がスタンバイ状態から通常動作に移行する立ち上り時間が短くなる。なお、図６は、レギュレータ回路において、スタンバイモードから通常動作モードに立ち上がる際の立ち上がり特性を示すグラフである。図６では、点線が比較例（横並び構成）のレギュレータ回路を示し、実線が本実施の形態（縦積み構成）のレギュレータ回路を示している。また本発明では従来のブロック構成の変更のみで実現できるため、チップサイズの増大を伴わない。 Further, in the regulator circuit of the side-by-side configuration, the next block starts to operate after the output voltage or output current of the previous block is determined. On the other hand, in the regulator circuit having the above-described vertically stacked configuration, the current of the BGR circuit 20 is determined, that is, the current flows through the buffer circuit 40 and the error amplifier 60 simultaneously with the determination of the BGR voltage. Therefore, as shown in FIG. 6, the rise time for the regulator circuit to shift from the standby state to the normal operation is shortened. FIG. 6 is a graph showing the rising characteristics when the regulator circuit rises from the standby mode to the normal operation mode. In FIG. 6, the dotted line indicates the regulator circuit of the comparative example (side-by-side configuration), and the solid line indicates the regulator circuit of the present embodiment (vertically stacked configuration). In the present invention, since it can be realized only by changing the conventional block configuration, the chip size is not increased.

上記のレギュレータ回路は、消費電力化が要求される装置、特には、測位を行うためのＧＰＳを有するＧＰＳ受信ＩＣに好適である。なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。 The regulator circuit is suitable for a device that requires power consumption, in particular, a GPS receiver IC having a GPS for performing positioning. Note that the present invention is not limited to the above-described embodiment, and can be changed as appropriate without departing from the spirit of the present invention.

２０ＢＧＲ回路
２１オペアンプ
２２ダイオード
２３ダイオード
２４ダイオード
２５ＢＧＲ出力端子
２６ＰｃｈＴｒ．
２７ＰｃｈＴｒ．
２８ＰｃｈＴｒ．
４０バッファ回路
４１ＰｃｈＴｒ．
４２ＰｃｈＴｒ．
４３ＮｃｈＴｒ．
４４ＮｃｈＴｒ．
４５電流源
４６ＰｃｈＴｒ．
６０誤差増幅器
６１電流源
６２電流源
６３ＰｃｈＴｒ．
６４ＰｃｈＴｒ．
６５ＮｃｈＴｒ．
６６ＮｃｈＴｒ．
６７ＮｃｈＴｒ．
８０分圧回路
９０ＰｃｈパスＴｒ． 20 BGR circuit 21 operational amplifier 22 diode 23 diode 24 diode 25 BGR output terminal 26 PchTr.
27 PchTr.
28 PchTr.
40 Buffer circuit 41 PchTr.
42 PchTr.
43 NchTr.
44 NchTr.
45 Current source 46 PchTr.
60 Error amplifier 61 Current source 62 Current source 63 PchTr.
64 PchTr.
65 NchTr.
66 NchTr.
67 NchTr.
80 voltage dividing circuit 90 Pch path Tr.

Claims

An output transistor having a first terminal connected to the first power supply terminal and a second terminal connected to the output terminal;
A voltage dividing circuit connected between the output terminal and a second power supply terminal and dividing an output voltage output from the output terminal;
A bandgap reference circuit that operates at an operating voltage based on a first power supply potential and a fixed potential of the first power supply terminal and outputs a bandgap reference voltage;
An error caused by operating at an operating voltage based on the fixed potential and the second power supply potential of the second power supply terminal, an input connected to the output of the voltage dividing circuit, and an output connected to the control terminal of the output transistor An amplifier;
A buffer circuit that operates at an operating voltage based on the fixed potential and the second power supply potential, receives a bandgap reference voltage output from the bandgap reference circuit, and has an output connected to the input of the error amplifier And a regulator circuit comprising:

The regulator circuit according to claim 1, wherein the fixed potential is fixed with respect to the second power supply potential by using a current flowing through the bandgap reference circuit.

The band gap reference circuit includes first and second bipolar elements connected in parallel between the first power supply terminal and the fixed potential;
3. The regulator circuit according to claim 1, wherein a current flowing through the first and second bipolar elements is reused in the buffer circuit and the error amplifier.