JP2012168946A - プロトタイプシステムにおける汎用的な可制御性及び可観測性のための方法及び装置 - Google Patents
プロトタイプシステムにおける汎用的な可制御性及び可観測性のための方法及び装置 Download PDFInfo
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Abstract
【解決手段】この方法は、第1のインタフェース・コンポーネントにおいて、ユーザ設計の少なくとも一部及び関連付けられた検証モジュールを表す構成画像に関連付けられた構成パラメータと、ランタイム制御情報とを受信することを含む。この方法は、さらに、第1のインタフェース・コンポーネントを使用して、構成画像をデバイスへ送信することを含む。第2のインタフェース・コンポーネントは、第1のインタフェース・コンポーネントから受信された構成画像及びランタイム制御情報のうち少なくとも1つに基づいて、タイミング及び制御情報を検証モジュールへ送信するように構成され得る。第2のインタフェース・コンポーネントからタイミング及び制御情報を受信することに応答して、検証モジュールは、デバイスを制御し、且つ/又は、ユーザ設計の少なくとも一部のデバイス状態を監視する。
【選択図】図1
Description
本出願は、2010年2月12日に出願した「Method and Apparatus for Versatile Controllability and Observability in Prototype System」という名称の米国仮特許出願第61304,328号の優先権の権利を主張するものであり、その出願の内容が参照により全体として本明細書に組み込まれる。
120 ホストインタフェースカード
130 プロトタイプ・システム・インタフェースカード
140 コネクタ
150 プロトタイプカード
Claims (20)
- プロセッサと第1のメモリとを備え、ユーザ設計の少なくとも一部及び関連付けられた検証モジュールを表す構成画像と、ランタイム制御情報とを提供するように構成されたホストワークステーションと、
前記ホストワークステーションから受信された前記構成画像及び前記ランタイム制御情報のうち少なくとも1つに基づいて、タイミング及び制御情報を前記関連付けられた検証モジュールに提供するように構成されたインタフェースと
を備え、
前記インタフェースは、コントローラと第2のメモリとを備え、前記第2のメモリは、前記検証モジュールから受信された、被試験デバイスのためのデバイス状態データを格納するように構成され、前記コントローラは、前記受信されたデバイス状態データを処理するように構成され、
前記関連付けられた検証モジュールは、前記インタフェースと結合され、
前記関連付けられた検証モジュールは、前記インタフェースからの前記タイミング及び制御情報に応答して、前記被試験デバイスを制御し、且つ、前記被試験デバイスの少なくとも一部のデバイス状態を監視するように構成されている、試験システム。 - 前記構成画像は、少なくとも1つのフィールド・プログラマブル・ゲート・アレイ(FPGA)画像を備える、請求項1に記載の試験システム。
- 前記インタフェースは、前記ホストワークステーションからの要求に応答して、前記構成画像を再構成するためのコマンドを送信するように更に構成されている、請求項1に記載の試験システム。
- 前記インタフェースの前記コントローラは、前記ホストワークステーションから受信された制御情報の少なくとも一部分に基づいて、トリガ条件を作成するように構成されている、請求項1に記載の試験システム。
- 前記トリガ条件は、前記インタフェースから受信されたタイミング情報の少なくとも一部分に基づくものである、請求項4に記載の試験システム。
- 前記検証モジュールは、前記インタフェースから受信された制御情報の少なくとも一部分に基づいて、信号をプローブするように構成されている、請求項1に記載の試験システム。
- 前記インタフェースの前記コントローラは、クロック及びリセット信号を前記検証モジュールに提供するように更に構成されている、請求項1に記載の試験システム。
- 前記検証モジュールは、
前記被試験デバイス内に位置する所定の信号に接続し、前記所定の信号をプローブするように構成された第1の回路と、
前記インタフェースと交換されたデータの復号又は符号化のうち少なくとも1つを行うように構成された第2の回路と
を備える、請求項1に記載の試験システム。 - 前記所定の信号は、前記ホストワークステーション内の設計データベースに含まれたレジスタ転送言語(RTL)情報の部分に基づくものである、請求項8に記載の試験システム。
- 前記検証モジュールは、前記インタフェースからのクロック及び制御信号を受信することに応答して、協調シミュレーション及び協調エミュレーション検証試験のうち少なくとも1つを行うように構成されている、請求項1に記載の試験システム。
- あるインタフェースにおいて、ホストワークステーションから、ユーザ設計の少なくとも一部及び関連付けられた検証モジュールを表す構成画像と、ランタイム制御情報とを受信することと、
前記インタフェースによって、前記構成画像を被試験デバイスへ送信することと、
前記インタフェースによって、前記ホストワークステーションから受信された前記構成画像及びランタイム制御情報のうち少なくとも1つに基づいて、タイミング及び制御情報を前記関連付けられた検証モジュールへ送信することと、
前記関連付けられた検証モジュールによって、前記インタフェースからの前記タイミング及び制御情報に応答して、前記被試験デバイスを制御することと、
前記インタフェースによって、前記関連付けられた検証モジュールから、前記被試験デバイスのためのデバイス状態データを受信することと、
前記インタフェース内のコントローラによって、前記関連付けられた検証モジュールから受信された前記デバイス状態データの少なくとも一部を処理し、前記インタフェース内のメモリに格納することと
を含み、
前記デバイス状態データは、前記被試験デバイスの前記デバイス状態データの少なくとも一部に対応するものである、方法。 - 前記インタフェースによって、前記ホストワークステーションから受信された前記ランタイム制御情報に基づいて、トリガ条件を作成することを更に含み、
前記検証モジュールは、前記ユーザ設計のある部分に関連付けられた所定の信号に関連付けられたデータを取り込むものである、請求項11に記載の方法。 - 前記トリガ条件は、前記インタフェースから受信されたタイミング情報の部分に基づくものである、請求項12に記載の方法。
- 前記検証モジュールは、前記インタフェースから受信された制御情報に応答して、所定の信号をプローブするものである、請求項11に記載の方法。
- 前記検証モジュールによるプローブは、同期的又は非同期的に行われる、請求項14に記載の方法。
- 前記検証モジュールは、前記インタフェースからのタイミング及び制御情報のうち少なくとも1つに応答して、協調シミュレーション及び協調エミュレーション検証試験のうち少なくとも1つを行うように構成されている、請求項11に記載の方法。
- 前記インタフェースは、前記構成画像を再構成するためのコマンドを送信するように更に構成されている、請求項11に記載の方法。
- 前記構成画像を再構成することは、
修正されたFPGA画像を受信することと、
前記検証モジュールに関連付けられた、前記修正されたFPGA画像のデータ依存回路を再構成することと
を含む、請求項17に記載の方法。 - 前記コントローラによって処理することは、前記受信されたデバイス状態データを復号することを含む、請求項1に記載の試験システム。
- 前記コントローラによって処理するステップは、前記受信されたデバイス状態データを復号することを含む、請求項11に記載の方法。
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