JP2012166289A - Method for cutting semiconductor wafer - Google Patents
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Abstract
Description
本発明は、ワイヤ放電加工技術を用いた半導体ウェハの切断方法に関するものである。 The present invention relates to a method for cutting a semiconductor wafer using a wire electric discharge machining technique.
デバイスが形成された半導体ウェハを、デバイスチップに分離切断する技術として、ワイヤ放電加工が知られている(例えば下記の特許文献1)。ワイヤ放電加工では、金属製のワイヤに放電パルスを印加しながら、当該ワイヤに被加工物を横切らせることによって、被加工物の切断が行われる。ワイヤからの放電によって被加工物の溶解および除去が行われるため、ワイヤ放電加工は、ワイヤが被加工物に接触しない非接触式の加工法である。特許文献1におけるウェハの切断は、ウェハの表面に対して垂直に張られたワイヤに電圧パルスを印加し、ウェハを横方向に一定速度で移送して、ワイヤにウェハを横切らせることによって行われる。
As a technique for separating and cutting a semiconductor wafer on which a device is formed into device chips, wire electric discharge machining is known (for example,
また近年、高耐電圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、炭化珪素(SiC)を用いた半導体素子が有望視されており、インバータなどのパワー半導体装置への適用が期待されている。しかしSiC半導体装置には、多くの解決すべき課題が残されている。例えばSiCはシリコン(Si)よりも高硬度であるため、SiCの半導体ウェハからチップを効率的に切り出すことを可能とするブレイクスルー技術の確立がその一つとして挙げられる。 In recent years, semiconductor elements using silicon carbide (SiC) have been promising as next-generation switching elements that can achieve high withstand voltage, low loss, and high heat resistance, and are expected to be applied to power semiconductor devices such as inverters. Has been. However, many problems to be solved remain in the SiC semiconductor device. For example, since SiC has a higher hardness than silicon (Si), one example is the establishment of a breakthrough technology that enables efficient chip cutting from a SiC semiconductor wafer.
上記のように、特許文献1で、ウェハの切断に用いられるワイヤは、ウェハの表面に対して垂直に張られていた。またウェハをワイヤに対して一定の速度で送ることにより、ウェハの切断時におけるウェハの切断面とワイヤとの間隔(以下「放電ギャップ」)を常に一定にしていた。
As described above, in
一方、従来のワイヤ放電加工でウェハから切り出されたチップの切断面には、そのエッジ部分に除去し切れなかったウェハ材料による尖った出っ張り(いわゆる「バリ」)が形成されていた。チップのエッジ部にバリが生じていると、後の工程でチップが破損してチッピング(欠け)が生じ易く、チップのエッジ近傍に形成されたデバイス素子が破損する恐れがある。またチップの抗折強度(曲げに対する強度)を低下させる要因ともなり得る。よってチップエッジ部のバリは、デバイスチップの品質および歩留まりの低下を招く原因となる。 On the other hand, sharp protrusions (so-called “burrs”) are formed on the cut surface of the chip cut from the wafer by conventional wire electric discharge machining, due to the wafer material that cannot be completely removed at the edge portion. If burrs are generated at the edge portion of the chip, the chip is easily damaged in the subsequent process and chipping is likely to occur, and the device element formed near the edge of the chip may be damaged. It can also be a factor of reducing the bending strength (bending strength) of the chip. Therefore, the burr at the chip edge portion causes a decrease in the quality and yield of the device chip.
本発明は以上のような課題を解決するためになされたものであり、切断面のエッジ部にバリが発生することを防止できる半導体ウェハの切断方法を提供することを目的とする。 The present invention has been made to solve the above-described problems, and an object of the present invention is to provide a semiconductor wafer cutting method capable of preventing the occurrence of burrs at the edge of the cut surface.
本発明に係る半導体ウェハの切断方法は、第1および第2主面を有する半導体ウェハの前記第1主面側にワイヤを張る工程と、前記ワイヤに放電パルスを印加しつつ、前記ワイヤが前記半導体ウェハを前記第1主面側から前記第2主面側へと通過するように、前記ワイヤおよび前記半導体ウェハを相対的に移動させて、前記半導体ウェハを切断する工程とを備えるものである。 The method of cutting a semiconductor wafer according to the present invention includes a step of stretching a wire on the first main surface side of a semiconductor wafer having first and second main surfaces, and applying the discharge pulse to the wire, And a step of cutting the semiconductor wafer by relatively moving the wire and the semiconductor wafer so that the semiconductor wafer passes from the first main surface side to the second main surface side. .
望ましくは、前記半導体ウェハを切断する工程において、前記ワイヤを前記第1主面から前記半導体ウェハ内へ入れる過程では、前記ワイヤから前記ウェハに与える単位面積当たりの放電エネルギーを次第に小さくし、前記ワイヤを前記第2主面から前記半導体ウェハの外へ出す過程では、前記ワイヤから前記ウェハに与える単位面積当たりの放電エネルギーを次第に大きくする。 Preferably, in the step of cutting the semiconductor wafer, in the process of inserting the wire from the first main surface into the semiconductor wafer, discharge energy per unit area given from the wire to the wafer is gradually reduced, and the wire Is discharged from the second main surface to the outside of the semiconductor wafer, the discharge energy per unit area given from the wire to the wafer is gradually increased.
本発明によれば、半導体ウェハの厚さ方向にワイヤを通過させて、半導体ウェハを切断するため切断時間を短くでき、例えばSiCのような高硬度な半導体ウェハへの適用が期待される。またワイヤからウェハに与える単位面積当たりの放電エネルギーを、ワイヤが半導体ウェハに入るときと半導体ウェハから出るときに大きくすると、そのときの放電ギャップが特に大きくなるので、半導体ウェハの切断面の上側および下側エッジ部がR形状になり、バリの発生が防止される。その結果、半導体ウェハから切り出したデバイスチップにおいて、チッピングの発生や抗折強度の低下を防止でき、デバイスチップの品質および歩留まりを向上させることができる。 According to the present invention, since the wire is passed in the thickness direction of the semiconductor wafer to cut the semiconductor wafer, the cutting time can be shortened, and application to a highly hard semiconductor wafer such as SiC is expected. If the discharge energy per unit area given from the wire to the wafer is increased when the wire enters and exits the semiconductor wafer, the discharge gap at that time becomes particularly large. The lower edge is rounded to prevent burrs. As a result, in the device chip cut out from the semiconductor wafer, the occurrence of chipping and the decrease in the bending strength can be prevented, and the quality and yield of the device chip can be improved.
<実施の形態1>
図1は、本発明に係るワイヤ放電加工装置の構造を示す斜視図である。被加工物としての半導体ウェハ3は、ワークステージ4に固定された導電性のカーボン板41上に導電性接着剤等を用いて固定される。ワークステージ4は、上下の送り機構だけでなく、横方向(X,Y方向)および回転方向(θ方向)への送り機構をも備えている。ワークステージ4の位置制御は、ステージ制御ユニット42が各方向のパラメータを設定することによって行われる。
<
FIG. 1 is a perspective view showing a structure of a wire electric discharge machining apparatus according to the present invention. A
半導体ウェハ3を切断するためのワイヤ2は、送り側リール21から送出され、等間隔にワイヤ保持用溝11が形成された3つのガイドローラー1を経て、巻き取り側リール22に巻き取られる。3つのガイドローラー1のうち2つは、ワークステージ4の上面に平行な同一平面に配設されており、その間に張られたワイヤ2は、ワークステージ4の上面およびその上に固定される半導体ウェハ3の上面に対して平行に走行することになる。ワイヤ2の張力及び走行速度は、ワイヤリール制御ユニット23が送り側リール21および巻き取り側リール22を制御することによって調整できる。
The
印加パルス制御用電源52は、ワイヤ2に印加する放電パルスを生成するものであり、印加パルス制御用電源52が生成した放電パルスは、給電用配線51および給電子5を通してワイヤ2へと供給される。放電エネルギー制御ユニット9は、印加パルス制御用電源52が生成する放電パルスの電圧、電流および周波数の各パラメータを制御することにより、ワイヤ2から半導体ウェハ3に与える放電エネルギー(加工エネルギー)を制御するものである。
The applied pulse
図1のワイヤ放電加工装置では、半導体ウェハ3の上面側に張られたワイヤ2に放電パルスを印加しつつ、ワイヤ2が半導体ウェハ3を通過するようにワークステージ4を上昇させることにより、半導体ウェハ3の切断が行われる。
In the wire electric discharge machining apparatus of FIG. 1, the
なお図1では、半導体ウェハ3(ワークステージ4)が上下移動し、ワイヤ2(ガイドローラー1)は上下移動しない構成を示しているが、ワイヤ2と半導体ウェハ3は相対的に移動できればよい。よって半導体ウェハ3が動かずにワイヤ2が動く構成であってもよいし、ワイヤ2および半導体ウェハ3の両方が動く構成であってもよい。
Although FIG. 1 shows a configuration in which the semiconductor wafer 3 (work stage 4) moves up and down and the wire 2 (guide roller 1) does not move up and down, it is only necessary that the
ここで、半導体ウェハ3の切断時における、半導体ウェハ3の切断面とワイヤ2との間隔(放電ギャップ)は、ワイヤ2から半導体ウェハ3に与えられる単位面積当たりの放電エネルギーに依存する。単位面積当たりの放電エネルギーは、放電パルスの電圧、電流、周波数に依存する他、放電エネルギーが与えられる時間すなわちワイヤ2が半導体ウェハ3を通過する速度(ワイヤ2と半導体ウェハ3との相対速度)にも依存する。従って、単位面積当たりの放電エネルギー(放電ギャップ)の制御は、放電パルスの電圧、電流、周波数を制御可能な放電エネルギー制御ユニット9だけでなく、半導体ウェハ3の上昇速度(加工速度)を制御可能なステージ制御ユニット42でも行うことができる。
Here, the distance (discharge gap) between the cut surface of the
以下、実施の形態1に係る半導体ウェハの切断方法を説明する。図2および図3はその工程図であり、上面にデバイス素子6を有する半導体ウェハ3が、ワイヤ2により切断される部分の拡大断面を示している。また半導体ウェハ3が貼り付けられるカーボン板41には、ワイヤ2に対応する位置に逃げ溝43が設けられている。なお、本実施の形態では、ワイヤ2に印加する放電パルスの電圧値、電流値、周波数は一定に維持されるものとする。
Hereinafter, a semiconductor wafer cutting method according to the first embodiment will be described. FIG. 2 and FIG. 3 are process diagrams, showing an enlarged cross section of a portion where the semiconductor wafer 3 having the
まず半導体ウェハ3をワークステージ4上のカーボン板41に固定する。ワイヤ2はワークステージ4の上面に平行に張られているため、半導体ウェハ3がワークステージ4に固定すれば、半導体ウェハ3の上面(第1主面)側にワイヤ2が張られることになる。
First, the
続いて、ワイヤ2に放電パルスを印加しながら、ワークステージ4を上昇させることで、半導体ウェハ3の上面に近づける。このときワイヤ2は半導体ウェハ3の上面に対して平行に維持される。この段階では、半導体ウェハ3の上昇速度を極低速にして、ワイヤ2から半導体ウェハ3に与えられる単位面積当たりの放電エネルギーを充分大きくする。この場合、図2(a)のように放電ギャップGは大きくなり、加工幅が広がる。そのため半導体ウェハ3の表面部分は比較的広い範囲で除去される。
Subsequently, the work stage 4 is raised while applying a discharge pulse to the
そしてワークステージ4を上昇させ続け、ワイヤ2を半導体ウェハ3の上面に対して平行に維持したまま当該上面から半導体ウェハ3内に侵入させる。この段階では、半導体ウェハ3の上昇速度(加工速度)を徐々に上げることで、ワイヤ2から半導体ウェハ3に与えられる単位面積当たりの放電エネルギーを徐々に小さくする。すると、ワイヤ2が半導体ウェハ3内に入っていくに従って放電ギャップGが小さくなるので、図2(b)および図2(c)に示すように、半導体ウェハ3の切断面の上側エッジ部はR(round)形状になり、バリは形成されない。
Then, the work stage 4 is continuously raised, and the
図2(c)のようにワイヤ2が完全に半導体ウェハ3内に入り込むと、加工速度を上げたまま一定に維持して半導体ウェハ3を上昇させ続け、ワイヤ2を半導体ウェハ3の下面(第2主面)に到達させる。加工速度が一定の場合、ワイヤ2から半導体ウェハ3に与えられる単位面積当たりの放電エネルギーは一定なので、放電ギャップGは一定に維持される。よって図3(a)に示すように、ワイヤ2が通過してできた溝の幅は一定になる。すなわち半導体ウェハ3の切断面は平坦になる。
When the
その後さらにワークステージ4を上昇させ続け、ワイヤ2を半導体ウェハ3の下面から外へ出すことにより、半導体ウェハ3を切断する。このときワイヤ2は、半導体ウェハ3の下面に対して平行に維持される。この段階では、半導体ウェハ3の上昇速度(加工速度)を徐々に下げることで、ワイヤ2から半導体ウェハ3に与えられる単位面積当たりの放電エネルギーを徐々に大きくする。すると、ワイヤ2が半導体ウェハ3の内部から外へ出るに従って放電ギャップGが大きくなるので、図3(b)および図3(c)に示すように、半導体ウェハ3の切断面の下側エッジ部もR形状になり、バリは形成されない。
Thereafter, the work stage 4 is further raised, and the
以上の工程により、半導体ウェハ3の切断が完了する。なお、半導体ウェハ3の下面を通過したワイヤ2は、カーボン板41の逃げ溝43に入る。この逃げ溝43は、ワイヤ2が半導体ウェハ3の切断面の下側エッジ部をR形状に加工することが妨げられないようにする目的で設けられている。
Through the above steps, the cutting of the
図4は、上で説明した半導体ウェハ3の切断方法における、ワイヤ2から半導体ウェハ3に与える単位面積当たりの放電エネルギーの変化を示す図である。図4の如く、ワイヤ2による半導体ウェハ3の加工位置が、半導体ウェハ3の上面付近である期間は、加工位置が深くなるにつれて加工速度(半導体ウェハ3の上昇速度)を徐々に上げる。それにより単位面積当たりの放電エネルギーは徐々に低くなり、放電ギャップGが徐々に小さくなる。
FIG. 4 is a diagram showing a change in discharge energy per unit area given from the
加工速度を上昇させる期間は、少なくとも、ワイヤ2の最下部と半導体ウェハ3の上面とが同じ高さになるときから、ワイヤ2の最上部と半導体ウェハ3の上面とが同じ高さになるときまで(ワイヤ3が半導体ウェハ3の内部に完全に入るまで)の期間を含むとよい。そうすることで、半導体ウェハ3の断面の上側エッジ部を滑らかなR形状にでき、より確実にバリの発生を防止できる。
The period during which the processing speed is increased is at least when the lowermost part of the
一方、加工位置が半導体ウェハ3の上面付近を過ぎてから下面付近に近づくまでの期間は、加工速度を高くしたまま一定に保つ。その間、ワイヤ2から半導体ウェハ3に与えられる単位面積当たりの放電エネルギーは一定になり、放電ギャップGが一定に維持される。それにより、ワイヤ2が通過してできた溝の幅は一定になる。
On the other hand, the period from when the processing position passes near the upper surface of the
また、加工位置が半導体ウェハ3の下面付近である期間は、加工位置が深くなるにつれて(ワイヤ2が半導体ウェハ3から出ていくにつれて)加工速度を徐々に下げる。それにより単位面積当たりの放電エネルギーは徐々に高くなり、放電ギャップGが徐々に大きくなる。
Further, during the period in which the processing position is near the lower surface of the
加工速度を下降させる期間は、少なくとも、ワイヤ2の最下部と半導体ウェハ3の下面とが同じ高さになるときから、ワイヤ2の最上部と半導体ウェハ3の下面とが同じ高さになるときまで(ワイヤ3が半導体ウェハ3から外へ完全に入るまで)の期間を含むとよい。そうすることで、半導体ウェハ3の断面の下側エッジ部を滑らかなR形状にでき、より確実にバリの発生を防止できる。
The period during which the processing speed is lowered is at least when the lowermost part of the
本発明では、半導体ウェハ3の厚さ方向(上面から下面への方向)にワイヤ2を通過させて、半導体ウェハ3の切断を行っている。そのため上記の特許文献1のように、半導体ウェハを横方向に移送して行う切断よりも、切断に要する時間を短くできる。そのため例えばSiCのような高硬度な半導体ウェハへの適用が期待される。
In the present invention, the
また本実施の形態では、ワイヤ2が半導体ウェハ3に入るときと、半導体ウェハ3から出るときに、放電ギャップGを特に大きくしている。それにより、半導体ウェハ3の切断面の上側および下側エッジ部がR形状になり、バリの発生が防止される。その結果、チッピングに起因するデバイス素子6の破損やデバイスチップの抗折強度の低下を防止でき、デバイスチップの品質および歩留まりを向上させることができる。
In the present embodiment, the discharge gap G is particularly increased when the
<実施の形態2>
実施の形態1では、半導体ウェハ3の加工速度(ワイヤ2と半導体ウェハ3との相対速度)によって、ワイヤ2から半導体ウェハ3に与えられる単位面積当たりの放電エネルギーの制御を行ったが、単位面積当たりの放電エネルギーは、放電パルスの電圧、電流あるいは周波数によっても制御可能である。
<
In the first embodiment, the discharge energy per unit area given from the
実施の形態2では、その制御を放電パルスの電圧値によって行う例を示す。図5は、実施の形態2に係る半導体ウェハ3の切断方法を説明するための図であり、ワイヤ2から半導体ウェハ3に与える単位面積当たりの放電エネルギーの変化を示している。
以下の各実施の形態でも、半導体ウェハ3の切断に使用するワイヤ放電加工装置の構造は、図1と同様であり、半導体ウェハ3の切断は、ワイヤ2が半導体ウェハ3の上面側から下面側へと通過するように、半導体ウェハ3を上昇させることによって行われるものとする。但し本実施の形態では、半導体ウェハ3の加工速度(半導体ウェハ3の上昇速度)、ワイヤ2に印加する放電パルスの電流値および周波数は一定に維持されるものとする。
Also in each of the following embodiments, the structure of the wire electrical discharge machining apparatus used for cutting the
図5の如く、ワイヤ2による半導体ウェハ3の加工位置が、半導体ウェハ3の上面付近である期間は、放電パルスの電圧(パルス電圧)をはじめは大きくしておき、加工位置が深くなるにつれて放電パルスの電圧を徐々に小さくする。それにより単位面積当たりの放電エネルギーは徐々に低くなり、放電ギャップGが徐々に小さくなる。その結果、半導体ウェハ3の切断面の上側エッジがR形状になる。
As shown in FIG. 5, when the processing position of the
パルス電圧を下降させる期間は、少なくとも、ワイヤ2の最下部と半導体ウェハ3の上面とが同じ高さになったときから、ワイヤ3が半導体ウェハ3の内部に完全に入るまでの期間を含むとよい。そうすることで、半導体ウェハ3の断面の上側エッジ部を滑らかなR形状にでき、より確実にバリの発生を防止できる。
The period during which the pulse voltage is lowered includes at least a period from when the lowermost part of the
一方、加工位置が半導体ウェハ3の上面付近を過ぎてから下面付近に近づくまでの期間は、パルス電圧を低くしたまま一定に保つ。その間はワイヤ2から半導体ウェハ3に与えられる単位面積当たりの放電エネルギーは一定になり、放電ギャップGが一定に維持される。それにより、ワイヤ2が通過してできた溝の幅は一定になる。
On the other hand, the period from when the processing position passes near the upper surface of the
また、加工位置が半導体ウェハ3の下面付近である期間は、加工位置が深くなるにつれてパルス電圧を徐々に上げる。それにより単位面積当たりの放電エネルギーは徐々に高くなり、放電ギャップGが徐々に大きくなる。その結果、半導体ウェハ3の切断面の下側エッジがR形状になる。
Further, during the period in which the processing position is near the lower surface of the
パルス電圧を上昇させる期間は、少なくとも、ワイヤ2の最下部と半導体ウェハ3の下面とが同じ高さになったときから、ワイヤ3が半導体ウェハ3から外へ完全に入るまでの期間を含むとよい。そうすることで、半導体ウェハ3の断面の下側エッジ部を滑らかなR形状にでき、より確実にバリの発生を防止できる。
The period during which the pulse voltage is increased includes at least a period from when the lowermost part of the
このように本実施の形態でも、実施の形態1と同様に、ワイヤ2が半導体ウェハ3に入るときと、半導体ウェハ3から出るときの放電ギャップGが特に大きくなる。それにより、半導体ウェハ3の切断面の上側および下側エッジ部がR形状になり、バリの発生が防止され、実施の形態1と同様の効果が得られる。
Thus, also in the present embodiment, as in the first embodiment, the discharge gap G when the
<実施の形態3>
実施の形態3では、ワイヤ2から半導体ウェハ3に与えられる単位面積当たりの放電エネルギーの制御を、放電パルスの電流値によって行う例を示す。図6は、その制御方法を説明するための図である。本実施の形態では、半導体ウェハ3の加工速度(半導体ウェハ3の上昇速度)、ワイヤ2に印加する放電パルスの電圧値および周波数は一定に維持されるものとする。
<
The third embodiment shows an example in which the discharge energy per unit area given from the
図6の如く、ワイヤ2による半導体ウェハ3の加工位置が、半導体ウェハ3の上面付近である期間は、放電パルスの電流(パルス電流)をはじめは大きくしておき、加工位置が深くなるにつれて徐々に小さくする。それにより単位面積当たりの放電エネルギーは徐々に低くなり、放電ギャップGが徐々に小さくなる。その結果、半導体ウェハ3の切断面の上側エッジがR形状になる。パルス電流を下降させる期間は、少なくとも、ワイヤ2の最下部と半導体ウェハ3の上面とが同じ高さになったときから、ワイヤ3が半導体ウェハ3の内部に完全に入るまでの期間を含むとよい。
As shown in FIG. 6, during the period in which the processing position of the
一方、加工位置が半導体ウェハ3の上面付近を過ぎてから下面付近に近づくまでの期間は、パルス電流を低くしたまま一定に保つ。その間はワイヤ2から半導体ウェハ3に与えられる単位面積当たりの放電エネルギーは一定になり、放電ギャップGが一定に維持される。それにより、ワイヤ2が通過してできた溝の幅は一定になる。
On the other hand, the period from when the processing position passes near the upper surface of the
また、加工位置が半導体ウェハ3の下面付近である期間は、加工位置が深くなるにつれてパルス電流を徐々に大きくする。それにより単位面積当たりの放電エネルギーは徐々に高くなり、放電ギャップGが徐々に大きくなる。その結果、半導体ウェハ3の切断面の下側エッジがR形状になる。パルス電流を上昇させる期間は、少なくとも、ワイヤ2の最下部と半導体ウェハ3の下面とが同じ高さになったときから、ワイヤ3が半導体ウェハ3から外へ完全に入るまでの期間を含むとよい。
Further, during the period in which the processing position is near the lower surface of the
本実施の形態でも、実施の形態1と同様の効果が得られる。 In the present embodiment, the same effect as in the first embodiment can be obtained.
<実施の形態4>
実施の形態4では、ワイヤ2から半導体ウェハ3に与えられる単位面積当たりの放電エネルギーの制御を、放電パルスの周波数値によって行う例を示す。図7は、その制御方法を説明するための図である。本実施の形態では、半導体ウェハ3の加工速度(半導体ウェハ3の上昇速度)、ワイヤ2に印加する放電パルスの電圧値および電流値は一定に維持されるものとする。
<Embodiment 4>
In the fourth embodiment, an example in which the discharge energy per unit area given from the
図7の如く、ワイヤ2による半導体ウェハ3の加工位置が、半導体ウェハ3の上面付近である期間は、放電パルスの周波数(パルス周波数)をはじめは高くしておき、加工位置が深くなるにつれて放電パルスの周波数(パルス周波数)を徐々に低くする。それにより単位面積当たりの放電エネルギーは徐々に低くなり、放電ギャップGが徐々に小さくなる。その結果、半導体ウェハ3の切断面の上側エッジがR形状になる。パルス周波数を下降させる期間は、少なくとも、ワイヤ2の最下部と半導体ウェハ3の上面とが同じ高さになったときから、ワイヤ3が半導体ウェハ3の内部に完全に入るまでの期間を含むとよい。
As shown in FIG. 7, when the processing position of the
一方、加工位置が半導体ウェハ3の上面付近を過ぎてから下面付近に近づくまでの期間は、パルス周波数を低くしたまま一定に保つ。その間はワイヤ2から半導体ウェハ3に与えられる単位面積当たりの放電エネルギーは一定になり、放電ギャップGが一定に維持される。それにより、ワイヤ2が通過してできた溝の幅は一定になる。
On the other hand, the period from when the processing position passes near the upper surface of the
また、加工位置が半導体ウェハ3の下面付近である期間は、加工位置が深くなるにつれてパルス周波数を徐々に高くする。それにより単位面積当たりの放電エネルギーは徐々に高くなり、放電ギャップGが徐々に大きくなる。その結果、半導体ウェハ3の切断面の下側エッジがR形状になる。パルス周波数を上昇させる期間は、少なくとも、ワイヤ2の最下部と半導体ウェハ3の下面とが同じ高さになったときから、ワイヤ3が半導体ウェハ3から外へ完全に入るまでの期間を含むとよい。
Further, during the period in which the processing position is near the lower surface of the
本実施の形態でも、実施の形態1と同様の効果が得られる。 In the present embodiment, the same effect as in the first embodiment can be obtained.
1 ガイドローラー、2 ワイヤ、3 半導体ウェハ、4 ワークステージ、5 給電子、6 デバイス素子、9 放電エネルギー制御ユニット、11 ワイヤ保持用溝、21 送り側リール、22 巻き取り側リール、23 ワイヤリール制御ユニット、41 カーボン板、42 ステージ制御ユニット、43 逃げ溝、51 給電用配線、52 印加パルス制御用電源。
DESCRIPTION OF
Claims (8)
前記ワイヤに放電パルスを印加しつつ、前記ワイヤが前記半導体ウェハを前記第1主面側から前記第2主面側へと通過するように、前記ワイヤおよび前記半導体ウェハを相対的に移動させて、前記半導体ウェハを切断する工程とを備える
ことを特徴とする半導体ウェハの切断方法。 Stretching a wire on the first main surface side of the semiconductor wafer having the first and second main surfaces;
While applying a discharge pulse to the wire, the wire and the semiconductor wafer are relatively moved so that the wire passes through the semiconductor wafer from the first main surface side to the second main surface side. And a step of cutting the semiconductor wafer.
前記ワイヤを前記第1主面から前記半導体ウェハ内へ入れる過程では、前記ワイヤから前記ウェハに与える単位面積当たりの放電エネルギーを次第に小さくし、
前記ワイヤを前記第2主面から前記半導体ウェハの外へ出す過程では、前記ワイヤから前記ウェハに与える単位面積当たりの放電エネルギーを次第に大きくする
請求項1記載の半導体ウェハの切断方法。 In the step of cutting the semiconductor wafer,
In the process of inserting the wire from the first main surface into the semiconductor wafer, the discharge energy per unit area given from the wire to the wafer is gradually reduced,
The semiconductor wafer cutting method according to claim 1, wherein in the process of taking out the wire from the second main surface to the outside of the semiconductor wafer, discharge energy per unit area given from the wire to the wafer is gradually increased.
請求項2記載の半導体ウェハの切断方法。 The semiconductor wafer cutting method according to claim 2, wherein discharge energy per unit area given from the wire to the wafer is controlled by a relative speed between the wire and the semiconductor wafer.
請求項2記載の半導体ウェハの切断方法。 The semiconductor wafer cutting method according to claim 2, wherein discharge energy per unit area given from the wire to the wafer is controlled by a voltage value of the discharge pulse.
請求項2記載の半導体ウェハの切断方法。 The semiconductor wafer cutting method according to claim 2, wherein discharge energy per unit area given from the wire to the wafer is controlled by a current value of the discharge pulse.
請求項2記載の半導体ウェハの切断方法。 The semiconductor wafer cutting method according to claim 2, wherein discharge energy per unit area given from the wire to the wafer is controlled by a frequency of the discharge pulse.
請求項1から請求項6のいずれか一項記載の半導体ウェハの切断方法。 The semiconductor wafer according to any one of claims 1 to 6, further comprising a step of fixing the second main surface side of the semiconductor wafer to a conductive carbon plate prior to the step of cutting the semiconductor wafer. Cutting method.
請求項7記載の半導体ウェハの切断方法。 The semiconductor wafer cutting method according to claim 7, wherein a groove corresponding to the position of the wire is formed on a mounting surface of the semiconductor wafer on the carbon plate.
Priority Applications (1)
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