JP2012160706A - Semiconductor device - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device capable of obtaining stable recovery dielectric strength.SOLUTION: A semiconductor chip 1 comprises an outer peripheral region 3 in the outer periphery of an element part 2. The element part 2 has contacts 26 electrically connecting with a semiconductor substrate 13 and a source electrode 24. In one surface 14 of the semiconductor substrate 13, the resistance value per unit area of an end portion 26a of each contact 26 at the outer peripheral region 3 side of the element part 2 is higher than that of a portion of each contact 26 at the element part 2 side. For this reason, since holes accumulated in the outer peripheral region 3 of the semiconductor chip 1 hardly flow into the end portions 26a of the contacts 26, the holes do not concentratively flow into the end portions 26a of the contacts 26 during recovery. This equalizes the flow of the holes from the outer peripheral region 3 to the contacts 26, thereby obtaining the stable recovery dielectric strength.

Description

本発明は、第１電極と第２電極との間に電流を流してなる半導体素子を備えた半導体装置に関する。   The present invention relates to a semiconductor device including a semiconductor element in which a current is passed between a first electrode and a second electrode.

従来より、ＩＧＢＴ領域とダイオード領域とゲートランナ領域とを備えた半導体装置が、例えば特許文献１で提案されている。ＩＧＢＴ領域はＩＧＢＴ素子が形成された領域であり、ダイオード領域はダイオード素子が形成された領域である。ゲートランナ領域はＩＧＢＴ素子の配線やダイオード素子の配線を引き回すための領域であり、ＩＧＢＴ領域およびダイオード領域の外周に位置する外周領域である。また、ゲートランナ領域では半導体基板の表層部にＰ型ウェルが形成され、さらにこのＰ型ウェルの表層部にはウェルの抵抗を下げるための複数のＰ＋型のコンタクト領域が設けられている。   Conventionally, a semiconductor device including an IGBT region, a diode region, and a gate runner region has been proposed in Patent Document 1, for example. The IGBT region is a region where an IGBT element is formed, and the diode region is a region where a diode element is formed. The gate runner region is a region for routing the wiring of the IGBT element and the wiring of the diode element, and is an outer peripheral region located on the outer periphery of the IGBT region and the diode region. In the gate runner region, a P-type well is formed in the surface layer portion of the semiconductor substrate, and a plurality of P + -type contact regions for reducing the resistance of the well are provided in the surface layer portion of the P-type well.

上記の構造により、リカバリ時に、ゲートランナ領域に蓄積されたホールはコンタクト領域を介して例えばエミッタ電極に抜き取られる。このため、ＩＧＢＴ領域に形成されたコンタクトのうちのゲートランナ領域側の端部にホールの流れが集中することはない。このようにして、半導体装置のリカバリ破壊を防止している。   With the above structure, at the time of recovery, holes accumulated in the gate runner region are extracted, for example, to the emitter electrode through the contact region. For this reason, the flow of holes does not concentrate at the end of the contact formed in the IGBT region on the gate runner region side. In this way, recovery destruction of the semiconductor device is prevented.

特開２００９−９４１５８号公報JP 2009-94158 A

しかしながら、上記従来の技術では、ゲートランナ領域のホールを抜きやすくするため、Ｐ型ウェルに抵抗を下げる複数のＰ＋型のコンタクト領域を形成している。これにより、半導体装置のリカバリ耐量は向上するが、各コンタクト領域の不純物濃度のばらつきによって抵抗が低いコンタクト領域にホールが集中してしまう。このため、ホールが集中した場所の温度が上昇し、やがてリカバリ破壊が起こってしまう。このように、複数のコンタクト領域を形成した構造では、安定したリカバリ耐量を得られないという問題があった。   However, in the above conventional technique, a plurality of P + type contact regions for reducing the resistance are formed in the P type well in order to make it easy to extract holes in the gate runner region. As a result, the recovery tolerance of the semiconductor device is improved, but holes are concentrated in the contact region having a low resistance due to variations in the impurity concentration of each contact region. For this reason, the temperature of the place where the holes are concentrated rises, and recovery destruction eventually occurs. As described above, the structure in which a plurality of contact regions are formed has a problem that a stable recovery tolerance cannot be obtained.

なお、上記では半導体装置としてＩＧＢＴを例に説明したが、外周領域にホールが蓄積される構造、例えばＭＯＳＦＥＴ等の他の半導体素子においても上記と同様に安定したリカバリ耐量が得られないという問題がある。   In the above description, the IGBT has been described as an example of the semiconductor device. However, in the structure in which holes are accumulated in the outer peripheral region, for example, other semiconductor elements such as MOSFETs, a stable recovery tolerance cannot be obtained as described above. is there.

本発明は上記点に鑑み、安定したリカバリ耐量が得られる半導体装置を提供することを目的とする。   In view of the above points, an object of the present invention is to provide a semiconductor device capable of obtaining a stable recovery tolerance.

上記目的を達成するため、発明者らは、半導体チップにおいて、なぜ、安定してリカバリ耐量が得られずにリカバリ破壊が起こるのかを調べた。以下では、半導体素子としてＭＯＳＦＥＴを採用した場合について説明する。   In order to achieve the above-mentioned object, the inventors investigated why recovery breakdown occurs in a semiconductor chip without achieving stable recovery tolerance. Below, the case where MOSFET is employ | adopted as a semiconductor element is demonstrated.

図１４は、半導体チップに対して行ったワイヤボンディングのボンディング位置による破壊箇所を示した模式的な平面図である。この図に示されるように、半導体チップ１００は矩形状をなしており、半導体チップ１００の一面における長辺方向に沿ってゲートパッド１０１とソースパッド１０２とが形成されている。これらゲートパッド１０１およびソースパッド１０２に図示しないワイヤが半導体チップ１００の一面における短辺方向に沿ってボンディングされている。ゲートパッド１０１には１本のワイヤがボンディングされ、ソースパッド１０２には２本のワイヤがボンディングされている。なお、半導体チップ１００の裏面には図示しないドレインパッドが設けられている。   FIG. 14 is a schematic plan view showing a broken portion depending on a bonding position of wire bonding performed on a semiconductor chip. As shown in this figure, the semiconductor chip 100 has a rectangular shape, and a gate pad 101 and a source pad 102 are formed along the long side direction on one surface of the semiconductor chip 100. Wires (not shown) are bonded to the gate pad 101 and the source pad 102 along the short side direction on one surface of the semiconductor chip 100. One wire is bonded to the gate pad 101, and two wires are bonded to the source pad 102. A drain pad (not shown) is provided on the back surface of the semiconductor chip 100.

図１４（ａ）では、ソースパッド１０２に対するワイヤのボンディング位置１０３が半導体チップ１００の短辺方向の中心に位置している。このようなボンディング位置１０３でのリカバリ耐量は３３Ａであり、リカバリ耐量は安定していた。そして、リカバリ破壊の破壊位置１０４は、半導体チップ１００のゲートパッド１０１側のうち半導体チップ１００の短辺方向の中心に対して一方（左側）のコーナー部であった。   In FIG. 14A, the bonding position 103 of the wire with respect to the source pad 102 is located at the center in the short side direction of the semiconductor chip 100. The recovery tolerance at such a bonding position 103 was 33A, and the recovery tolerance was stable. The recovery destruction destruction position 104 is one (left side) corner portion of the semiconductor chip 100 on the gate pad 101 side with respect to the center of the semiconductor chip 100 in the short side direction.

図１４（ｂ）では、ソースパッド１０２に対するワイヤのボンディング位置１０５が半導体チップ１００の短辺方向の中心に対して一方（左側）に位置している。このようなボンディング位置１０５でのリカバリ耐量は２１Ａであり、上記のボンディング位置１０３のものよりもリカバリ耐量が低下した。そして、リカバリ破壊の破壊位置１０６は、半導体チップ１００のゲートパッド１０１側のうち、ボンディング位置１０３と同様に、半導体チップ１００の短辺方向の中心に対して一方（左側）のコーナー部であった。   In FIG. 14B, the bonding position 105 of the wire with respect to the source pad 102 is located on one side (left side) with respect to the center in the short side direction of the semiconductor chip 100. The recovery tolerance at such a bonding position 105 is 21A, which is lower than that at the bonding position 103 described above. The recovery destruction position 106 is one (left side) corner portion of the semiconductor chip 100 on the gate pad 101 side, similar to the bonding position 103, with respect to the center in the short side direction of the semiconductor chip 100. .

図１４（ｃ）では、ソースパッド１０２に対するワイヤのボンディング位置１０７が半導体チップ１００の短辺方向の中心に対して他方（右側）に位置している。このようなボンディング位置１０７でのリカバリ耐量は２３Ａであり、上記のボンディング位置１０３のものよりもリカバリ耐量が低下した。また、リカバリ破壊の破壊位置１０８は、半導体チップ１００のゲートパッド１０１側のうち、ボンディング位置１０７と同様に、半導体チップ１００の短辺方向の中心に対して他方（右側）のコーナー部であった。   In FIG. 14C, the bonding position 107 of the wire with respect to the source pad 102 is located on the other side (right side) with respect to the center in the short side direction of the semiconductor chip 100. The recovery tolerance at such a bonding position 107 is 23A, which is lower than that at the bonding position 103 described above. In addition, the recovery failure destruction position 108 is the other (right) corner portion of the semiconductor chip 100 on the gate pad 101 side, similar to the bonding position 107, with respect to the center in the short side direction of the semiconductor chip 100. .

図１４（ｂ）および図１４（ｃ）に示されるように、ボンディング位置１０５、１０７が半導体チップ１００の短辺方向の中心に対してずれるとリカバリ耐量が大幅に減少することがわかった。なお、図１４（ａ）ではボンディング位置１０３は半導体チップ１００の短辺方向の中心に位置しているが、ボンディング位置１０３の位置のばらつきによって、ボンディング位置１０３が半導体チップ１００の短辺方向の中心に対して一方（左側）にずれたため、破壊位置１０４も当該一方（左側）のコーナー部になったと考えられる。   As shown in FIGS. 14B and 14C, it was found that the recovery tolerance is greatly reduced when the bonding positions 105 and 107 are shifted from the center of the semiconductor chip 100 in the short side direction. 14A, the bonding position 103 is located at the center in the short side direction of the semiconductor chip 100. However, the bonding position 103 is the center in the short side direction of the semiconductor chip 100 due to variations in the position of the bonding position 103. Therefore, it is considered that the destruction position 104 is also a corner portion on the one side (left side).

そして、発明者らは、上記のようにボンディング位置１０３、１０５、１０７を変化させたときのリカバリ耐量の依存性を調べた。その結果を図１５に示す。図１５に示されるように、半導体チップ１００の短辺方向の中心を０点としている。そして、横軸は０点からのボンディング位置（Ｘ）［μｍ］を示し、縦軸は破壊時逆回復電流［Ａ］を示している。縦軸の数値が高いほど、リカバリ耐量が高いことを示している。   Then, the inventors investigated the dependency of the recovery tolerance when the bonding positions 103, 105, and 107 are changed as described above. The result is shown in FIG. As shown in FIG. 15, the center in the short side direction of the semiconductor chip 100 is set to 0 point. The horizontal axis indicates the bonding position (X) [μm] from the zero point, and the vertical axis indicates the reverse recovery current [A] at the time of breakdown. The higher the numerical value on the vertical axis, the higher the recovery tolerance.

図１５に示されるように、０点からのボンディング位置が０に近いほど、具体的にはソースパッド１０２の中央から２００μｍ以内の範囲でボンディングできれば安定したリカバリ耐量が得られている。一方、０点からのボンディング位置が大きくなるほど、すなわち半導体チップ１００の短辺方向の中心から離れるほど、リカバリ耐量が小さくなることがわかった。   As shown in FIG. 15, the closer the bonding position from the 0 point is to 0, more specifically, a stable recovery tolerance can be obtained if bonding can be performed within a range of 200 μm or less from the center of the source pad 102. On the other hand, it was found that the recovery tolerance decreases as the bonding position from the zero point increases, that is, as the distance from the center in the short side direction of the semiconductor chip 100 increases.

以上のように、半導体チップ１００の短辺方向の中心に対してボンディング位置が遠くなると破壊が起こり、その破壊場所は半導体チップ１００のコーナー部となる。この結果を踏まえて、半導体チップ１００のコーナー部の破壊場所の電流密度について発明者らはシミュレーションを行った。その結果を図１６および図１７に示す。   As described above, when the bonding position is far from the center in the short side direction of the semiconductor chip 100, the breakage occurs, and the break location is a corner portion of the semiconductor chip 100. Based on this result, the inventors performed a simulation on the current density at the breakage location of the corner portion of the semiconductor chip 100. The results are shown in FIG. 16 and FIG.

図１６は半導体チップ１００のコーナー部の平面図である。この図に示されるように、ＭＯＳＦＥＴのトレンチゲート構造１０９が示され、Ｐ＋型のボディ領域１１０が露出するようにコンタクト１１１が形成されている。また、トレンチゲート構造１０９の外周に外周耐圧部としてのＰ型のリサーフ領域１１２が形成されている。   FIG. 16 is a plan view of a corner portion of the semiconductor chip 100. As shown in this figure, a MOSFET trench gate structure 109 is shown, and a contact 111 is formed so that a P + type body region 110 is exposed. Further, a P-type RESURF region 112 as an outer peripheral pressure-resistant portion is formed on the outer periphery of the trench gate structure 109.

図１７（ａ）は、図１６のＦ−Ｆ断面図である。この図に示されるように、リサーフ領域１１２はＮ−型のドリフト層１１３の表層部に形成されている。また、酸化膜１１４によりコンタクト１１１が露出している。このコンタクト１１１に図示しないソース電極が接続される。   Fig.17 (a) is FF sectional drawing of FIG. As shown in this figure, the RESURF region 112 is formed in the surface layer portion of the N − type drift layer 113. Further, the contact 111 is exposed by the oxide film 114. A source electrode (not shown) is connected to the contact 111.

このような構造における電流密度のシミュレーション結果を図１７（ｂ）に示す。この図では、電流密度を線の密度で表現している。図１７（ｂ）に示されるように、ボディ領域１１０の表層部に電流が集中していることがわかる。すなわち、リカバリ動作時にゲートパッド１０１の下部や半導体チップ１００のコーナー部に蓄積された残留キャリア（ホール）が一気にボディ領域１１０（ソース）へ抜けようとしている。そのため、ホールは半導体チップ１００の外周領域からコンタクト１１１まで最短経路で流れようとする。   FIG. 17B shows a simulation result of current density in such a structure. In this figure, the current density is expressed by the line density. As shown in FIG. 17B, it can be seen that the current is concentrated on the surface layer portion of the body region 110. That is, residual carriers (holes) accumulated in the lower portion of the gate pad 101 and the corner portion of the semiconductor chip 100 during the recovery operation are about to escape to the body region 110 (source) at a stretch. Therefore, the hole tends to flow through the shortest path from the outer peripheral region of the semiconductor chip 100 to the contact 111.

事実、図１４に示されるように、半導体チップ１００においてソースパッド１０２に対するボンディング位置１０５、１０７が半導体チップ１００の短辺方向の中心からずれた方向のコーナー部で破壊が起こっている。これは、半導体チップ１００の外周領域からコンタクト１１１を経由してソースパッド１０２に接合されたワイヤに至るまでの距離が最も短く、抵抗が小さいからである。   In fact, as shown in FIG. 14, in the semiconductor chip 100, the bonding positions 105 and 107 with respect to the source pad 102 are broken at the corner portion in the direction shifted from the center of the short side direction of the semiconductor chip 100. This is because the distance from the outer peripheral region of the semiconductor chip 100 to the wire bonded to the source pad 102 via the contact 111 is the shortest and the resistance is small.

したがって、半導体チップ１００において高リカバリ耐量を保持するためには、常に半導体チップ１００の短辺方向の中央にワイヤボンディングを行う必要がある。しかし、ワイヤボンディングのボンディング位置の自由度の観点から、ソースパッド１０２のどの位置にワイヤボンディングを行ってもリカバリ耐量を安定させることが望ましい。   Therefore, in order to maintain high recovery tolerance in the semiconductor chip 100, it is necessary to always perform wire bonding at the center in the short side direction of the semiconductor chip 100. However, from the viewpoint of the flexibility of the bonding position of wire bonding, it is desirable to stabilize the recovery tolerance regardless of the position of the source pad 102 where wire bonding is performed.

なお、ここでは絶縁ゲート構造の半導体スイッチング素子として縦型のＭＯＳＦＥＴを例に挙げて説明したが、他の構造のＭＯＳＦＥＴ、例えば横型、プレーナ型、コンケーブ型などのいずれのＭＯＳＦＥＴに対しても同様の問題があり、また、ＭＥＳＦＥＴやＩＧＢＴについても同様の問題がある。   Although the vertical type MOSFET has been described as an example of the semiconductor switching element having an insulated gate structure here, the same applies to MOSFETs having other structures, such as a lateral type, a planar type, and a concave type MOSFET. There are problems, and there are similar problems with MESFETs and IGBTs.

そこで、発明者らは、従来構造のように、半導体チップ１００の外周領域からコンタクト１１１を介してワイヤに至るまでの経路の抵抗が小さいとホールの流れが集中することに着目し、半導体チップ１００の外周領域からコンタクト１１１までの経路でホールが流れにくくなれば、外周領域のどの位置からも均等にコンタクト１１１を介してホールが抜けるようになるのではないかと考えた。   Therefore, the inventors pay attention to the fact that the flow of holes is concentrated when the resistance of the path from the outer peripheral region of the semiconductor chip 100 to the wire via the contact 111 is small as in the conventional structure, and the semiconductor chip 100 is concentrated. It is considered that if holes are less likely to flow along the path from the outer peripheral region to the contact 111, the holes can be evenly removed through the contact 111 from any position in the outer peripheral region.

したがって、請求項１に記載の発明では、第１導電型のドリフト層（１１）と、ドリフト層（１１）上に形成された第２導電型のチャネル領域（１２）と、チャネル領域（１２）内における当該チャネル領域（１２）の表層部に形成され、当該チャネル領域（１２）を挟んでドリフト層（１１）から離間して形成され、ドリフト層（１１）より高不純物濃度とされた第１導電型の第１不純物領域（１９）と、第１不純物領域（１９）とドリフト層（１１）との間に挟まれたチャネル領域（１２）の表面にゲート絶縁膜（１７）を介して形成されたゲート電極（１８）と、ドリフト層（１１）と接触し、当該ドリフト層（１１）よりも高不純物濃度とされ、チャネル領域（１２）から離間して形成された第１導電型または第２導電型の第２不純物領域（１０）と、第１不純物領域（１９）およびチャネル領域（１２）と電気的に接続された第１電極（２４）と、第２不純物領域（１０）と電気的に接続された第２電極（２５）と、を有し、チャネル領域（１２）のうち、ゲート絶縁膜（１７）を挟んでゲート電極（１８）と反対側に位置する部分に反転型のチャネルを形成し、当該チャネルを通じて第１電極（２４）と第２電極（２５）の間に電流を流す絶縁ゲート構造の半導体スイッチング素子を備えた素子部（２）と、素子部（２）の外周に設けられた外周領域部（３）と、を備えた半導体装置であって、以下の点を特徴としている。   Therefore, in the first aspect of the invention, the first conductivity type drift layer (11), the second conductivity type channel region (12) formed on the drift layer (11), and the channel region (12). Is formed in a surface layer portion of the channel region (12) in the inside, is spaced apart from the drift layer (11) with the channel region (12) in between, and has a higher impurity concentration than the drift layer (11). Formed on the surface of the conductive type first impurity region (19) and the channel region (12) sandwiched between the first impurity region (19) and the drift layer (11) via the gate insulating film (17). The first conductivity type or the first conductivity type formed in contact with the drifted gate electrode (18) and the drift layer (11), having a higher impurity concentration than the drift layer (11), and spaced from the channel region (12). 2 conductivity type second impurity The region (10), the first electrode (24) electrically connected to the first impurity region (19) and the channel region (12), and the second electrode electrically connected to the second impurity region (10). An inversion channel is formed in a portion of the channel region (12) located on the opposite side of the gate electrode (18) with the gate insulating film (17) interposed therebetween, and the channel (12). An element portion (2) including a semiconductor switching element having an insulated gate structure in which a current flows between the first electrode (24) and the second electrode (25), and an outer peripheral region provided on an outer periphery of the element portion (2) A semiconductor device comprising the part (3), characterized by the following points.

すなわち、素子部（２）は、第１電極（２４）が第１不純物領域（１９）およびチャネル領域（１２）と電気的に接続された部分であるコンタクト（２６）を備えている。   That is, the element portion (2) includes a contact (26) that is a portion where the first electrode (24) is electrically connected to the first impurity region (19) and the channel region (12).

そして、コンタクト（２６）は、第１電極（２４）が第１不純物領域（１９）およびチャネル領域（１２）と電気的に接続された一面（１４）において、外周領域部（３）側の端部（２６ａ）の単位面積当たりの抵抗値が、端部（２６ａ）よりも素子部（２）側の単位面積当たりの抵抗値よりも高いことを特徴とする。   The contact (26) has an end on the outer peripheral region (3) side on one surface (14) where the first electrode (24) is electrically connected to the first impurity region (19) and the channel region (12). The resistance value per unit area of the part (26a) is higher than the resistance value per unit area on the element part (2) side than the end part (26a).

これによると、外周領域部（３）に蓄積されたホールがコンタクト（２６）の端部（２６ａ）に流れにくくなるので、リカバリ時にホールが外周領域部（３）からコンタクト（２６）の端部（２６ａ）に集中して流れることはない。このように、ホールがコンタクト（２６）の一箇所に集中しにくくなり、外周領域部（３）からコンタクト（２６）へのホールの流れが均等化される。したがって、安定したリカバリ耐量を得ることができる。   According to this, since the holes accumulated in the outer peripheral region portion (3) do not easily flow to the end portion (26a) of the contact (26), the holes are recovered from the outer peripheral region portion (3) to the end portion of the contact (26) at the time of recovery. (26a) does not flow in a concentrated manner. In this way, the holes are less likely to concentrate at one location of the contact (26), and the flow of holes from the outer peripheral region (3) to the contact (26) is equalized. Therefore, a stable recovery tolerance can be obtained.

請求項２に記載の発明では、素子部（２）は、一面（１４）に層間膜（２２）を備え、層間膜（２２）から第１不純物領域（１９）の一部およびチャネル領域（１２）の一部が露出する層間膜（２２）の開口部がコンタクト（２６）とされている。   In the invention according to claim 2, the element portion (2) includes an interlayer film (22) on one surface (14), and a part of the first impurity region (19) and the channel region (12) from the interlayer film (22). The opening of the interlayer film (22) from which part of the film is exposed is used as a contact (26).

そして、層間膜（２２）の開口部のうちコンタクト（２６）の端部（２６ａ）における開口幅が、層間膜（２２）の開口部のうち端部（２６ａ）よりも素子部（２）側における開口幅よりも狭いことにより、コンタクト（２６）は、一面（１４）において、外周領域部（３）側の端部（２６ａ）の単位面積当たりの抵抗値が、端部（２６ａ）よりも素子部（２）側の単位面積当たりの抵抗値よりも高い構造とすることができる。   The opening width of the end portion (26a) of the contact (26) in the opening portion of the interlayer film (22) is larger than the end portion (26a) of the opening portion of the interlayer film (22). In the contact (26), the resistance value per unit area of the end (26a) on the outer peripheral region (3) side of the contact (26) is smaller than that of the end (26a). It can be set as a structure higher than the resistance value per unit area by the side of an element part (2).

請求項３に記載の発明では、請求項２に記載の半導体装置において、層間膜（２２）の開口幅を、コンタクト（２６）の端部（２６ａ）の最先端に向かって段階的に狭くすることができる。   According to a third aspect of the present invention, in the semiconductor device according to the second aspect, the opening width of the interlayer film (22) is gradually reduced toward the forefront of the end (26a) of the contact (26). be able to.

また、請求項４に記載の発明のように、請求項２に記載の半導体装置において、層間膜（２２）の開口幅を、コンタクト（２６）の端部（２６ａ）の最先端に向かって連続的に狭くしても良い。   Further, as in the invention according to claim 4, in the semiconductor device according to claim 2, the opening width of the interlayer film (22) is continuous toward the forefront of the end portion (26a) of the contact (26). May be narrow.

一方、請求項５に記載の発明のように、素子部（２）は、チャネル領域（１２）のうちの第１電極（２４）側にチャネル領域（１２）よりも不純物濃度が高いと共に第１電極（２４）と電気的に接続された第２導電型のボディ領域（２１）を備えている。   On the other hand, as in the invention described in claim 5, the element portion (2) has a higher impurity concentration than the channel region (12) on the first electrode (24) side of the channel region (12) and the first portion. A body region (21) of the second conductivity type electrically connected to the electrode (24) is provided.

そして、ボディ領域（２１）のうちのコンタクト（２６）の端部（２６ａ）における不純物濃度が、コンタクト（２６）の端部（２６ａ）よりも素子部（２）側における不純物濃度よりも低いことにより、コンタクト（２６）は、一面（１４）において、外周領域部（３）側の端部（２６ａ）の単位面積当たりの抵抗値が、端部（２６ａ）よりも素子部（２）側の単位面積当たりの抵抗値よりも高い構造とすることもできる。   The impurity concentration at the end portion (26a) of the contact (26) in the body region (21) is lower than the impurity concentration at the element portion (2) side than the end portion (26a) of the contact (26). Thus, the contact (26) has a resistance value per unit area of the end portion (26a) on the outer peripheral region portion (3) side on the one surface (14) that is closer to the element portion (2) side than the end portion (26a). A structure having a higher resistance value per unit area may be employed.

また、請求項６に記載の発明では、第１導電型のドリフト層（１１）と、ドリフト層（１１）の表層部に互いに離間して形成されている複数の第２導電型のチャネル領域（１２）と、隣接するチャネル領域（１２）において、一方のチャネル領域（１２）に形成され、ドリフト層（１１）よりも高不純物濃度とされた第１導電型の第１不純物領域（１９）と、隣接するチャネル領域（１２）において、他方のチャネル領域（１２）に形成され、ドリフト層（１１）よりも高不純物濃度とされた第１導電型の第２不純物領域（１０）と、チャネル領域（１２）の表面にゲート絶縁膜（１７）を介して形成されたゲート電極（１８）と、第１不純物領域（１９）と電気的に接続された第１電極（２４）と、第２不純物領域（１０）と電気的に接続された第２電極（２５）と、を有し、チャネル領域（１２）のうち、ゲート絶縁膜（１７）を挟んでゲート電極（１８）と反対側に位置する部分に反転型のチャネルを形成し、当該チャネルを通じて第１電極（２４）と第２電極（２５）の間に電流を流す絶縁ゲート構造の半導体素子を備えた素子部（２）と、素子部（２）の外周に設けられた外周領域部（３）と、を備えた半導体装置であって、以下の点を特徴としている。   In the invention according to claim 6, the first conductivity type drift layer (11) and a plurality of second conductivity type channel regions (spaced apart from each other) formed on the surface layer portion of the drift layer (11) ( 12) and a first impurity region (19) of the first conductivity type formed in one channel region (12) and having a higher impurity concentration than the drift layer (11) in the adjacent channel region (12). In the adjacent channel region (12), the second impurity region (10) of the first conductivity type formed in the other channel region (12) and having a higher impurity concentration than the drift layer (11), and the channel region A gate electrode (18) formed on the surface of (12) via a gate insulating film (17), a first electrode (24) electrically connected to the first impurity region (19), and a second impurity Electrical connection with region (10) An inverted channel is formed in a portion of the channel region (12) located on the opposite side of the gate electrode (18) with the gate insulating film (17) interposed therebetween. And an element part (2) including a semiconductor element having an insulated gate structure for passing a current between the first electrode (24) and the second electrode (25) through the channel, and provided on an outer periphery of the element part (2). The outer peripheral region portion (3) is characterized by the following features.

すなわち、素子部（２）は、第１電極（２４）が第１不純物領域（１９）および当該第１不純物領域（１９）が形成されているチャネル領域（１２）と電気的に接続された部分であるコンタクト（２６）と、第２電極（２５）が第２不純物領域（１０）および当該第２不純物領域（１０）が形成されているチャネル領域（１２）と電気的に接続された部分であるコンタクト（２６）とを備えている。   That is, the element portion (2) is a portion in which the first electrode (24) is electrically connected to the first impurity region (19) and the channel region (12) in which the first impurity region (19) is formed. The contact (26) and the second electrode (25) are electrically connected to the second impurity region (10) and the channel region (12) in which the second impurity region (10) is formed. A contact (26).

そして、コンタクト（２６）は、第１電極（２４）が第１不純物領域（１９）および当該第１不純物領域（１９）が形成されているチャネル領域（１２）と電気的に接続された一面（１４）と、第２電極（２５）が第２不純物領域（１０）および当該第２不純物領域（１９）が形成されているチャネル領域（１２）と電気的に接続された一面（１４）とにおいて、外周領域部（３）側の端部（２６ａ）の単位面積当たりの抵抗値が、端部（２６ａ）よりも素子部（２）側の単位面積当たりの抵抗値よりも高いことを特徴とする。   The contact (26) has one surface in which the first electrode (24) is electrically connected to the first impurity region (19) and the channel region (12) in which the first impurity region (19) is formed ( 14) and one surface (14) in which the second electrode (25) is electrically connected to the second impurity region (10) and the channel region (12) in which the second impurity region (19) is formed. The resistance value per unit area of the end part (26a) on the outer peripheral region part (3) side is higher than the resistance value per unit area on the element part (2) side than the end part (26a). To do.

これによると、請求項１に記載の発明と同様に、外周領域部（３）に蓄積されたホールがコンタクト（２６）の端部（２６ａ）に流れにくくなるので、リカバリ時にホールが外周領域部（３）からコンタクト（２６）の端部（２６ａ）に集中して流れることはない。したがって、安定したリカバリ耐量を得ることができる。   According to this, the holes accumulated in the outer peripheral area (3) are unlikely to flow to the end (26a) of the contact (26) as in the first aspect of the invention. From (3), there is no concentrated flow to the end (26a) of the contact (26). Therefore, a stable recovery tolerance can be obtained.

請求項７に記載の発明のように、素子部（２）は、一面（１４）に層間膜（２２）を備え、層間膜（２２）から第１不純物領域（１９）の一部、第２不純物領域（１０）の一部およびチャネル領域（１２）の一部が露出する層間膜（２２）の開口部がコンタクト（２６）とされているものとすることができる。   As in the invention described in claim 7, the element portion (2) includes an interlayer film (22) on one surface (14), and a part of the first impurity region (19) to the second impurity region (19) from the interlayer film (22). The opening of the interlayer film (22) from which a part of the impurity region (10) and a part of the channel region (12) are exposed may be a contact (26).

そして、層間膜（２２）の開口部のうちコンタクト（２６）の端部（２６ａ）における開口幅が、層間膜（２２）の開口部のうち端部（２６ａ）よりも素子部（２）側における開口幅よりも狭いことにより、コンタクト（２６）は、一面（１４）において、外周領域部（３）側の端部（２６ａ）の単位面積当たりの抵抗値が、端部（２６ａ）よりも素子部（２）側の単位面積当たりの抵抗値よりも高い構造とすることができる。   The opening width of the end portion (26a) of the contact (26) in the opening portion of the interlayer film (22) is larger than the end portion (26a) of the opening portion of the interlayer film (22). In the contact (26), the resistance value per unit area of the end (26a) on the outer peripheral region (3) side of the contact (26) is smaller than that of the end (26a). It can be set as a structure higher than the resistance value per unit area by the side of an element part (2).

また、請求項８に記載の発明のように、請求項７に記載の発明において、層間膜（２２）の開口幅は、コンタクト（２６）の端部（２６ａ）の最先端に向かって段階的に狭くなっている構造とすることができる。   Further, as in the invention described in claim 8, in the invention described in claim 7, the opening width of the interlayer film (22) is stepped toward the forefront of the end portion (26a) of the contact (26). The structure can be made narrower.

さらに、請求項９に記載の発明のように、層間膜（２２）の開口幅は、コンタクト（２６）の端部（２６ａ）の最先端に向かって連続的に狭くなっている構造とすることができる。   Furthermore, as in the ninth aspect of the invention, the opening width of the interlayer film (22) has a structure that continuously narrows toward the forefront of the end portion (26a) of the contact (26). Can do.

さらに、請求項１０に記載の発明のように、素子部（２）は、チャネル領域（１２）にチャネル領域（１２）よりも不純物濃度が高いと共に第１電極（２４）または第２電極（２５）と電気的に接続された第２導電型のボディ領域（２１）を備えているものとすることができる。   Further, as in the invention according to claim 10, the element portion (2) has a higher impurity concentration in the channel region (12) than in the channel region (12) and the first electrode (24) or the second electrode (25). ) And the second conductivity type body region (21).

そして、ボディ領域（２１）のうちのコンタクト（２６）の端部（２６ａ）における不純物濃度が、コンタクト（２６）の端部（２６ａ）よりも素子部（２）側における不純物濃度よりも低いことにより、コンタクト（２６）は、一面（１４）において、外周領域部（３）側の端部（２６ａ）の単位面積当たりの抵抗値が、端部（２６ａ）よりも素子部（２）側の単位面積当たりの抵抗値よりも高い構造とすることができる。   The impurity concentration at the end portion (26a) of the contact (26) in the body region (21) is lower than the impurity concentration at the element portion (2) side than the end portion (26a) of the contact (26). Thus, the contact (26) has a resistance value per unit area of the end portion (26a) on the outer peripheral region portion (3) side on the one surface (14) that is closer to the element portion (2) side than the end portion (26a). It can be set as a structure higher than the resistance value per unit area.

請求項１１に記載の発明では、素子部（２）の全体で、コンタクト（２６）の端部（２６ａ）の抵抗値が、端部（２６ａ）よりも素子部（２）側の抵抗値よりも高くされていることを特徴とする。   In the invention according to claim 11, the resistance value of the end portion (26 a) of the contact (26) in the entire element portion (2) is more than the resistance value on the element portion (2) side than the end portion (26 a). It is also characterized by being raised.

これによると、素子部（２）の場所による抵抗値のアンバランスが解消されるので、コンタクト（２６）の端部（２６ａ）の抵抗値を素子部（２）の全体で均等化することができる。これにより、リカバリ耐量をより安定させることができる。   According to this, since the unbalance of the resistance value depending on the location of the element portion (2) is eliminated, the resistance value of the end portion (26a) of the contact (26) can be equalized in the entire element portion (2). it can. Thereby, recovery tolerance can be stabilized more.

また、請求項１２に記載の発明のように、ドリフト層（１１）には一方向を長手方向とするトレンチ（２９）が形成され、当該トレンチ（１１）内には第２導電型の領域（３０）が埋め込まれており、ドリフト層（１１）のうちトレンチ（２９）の間に残された部分である第１導電型の領域（３１）と第２導電型の領域（３０）とによってスーパージャンクション構造が構成されていてもよい。これによれば、オン抵抗の低減を図りつつ、安定したリカバリ耐量を得ることができる。   Further, as in the invention described in claim 12, a trench (29) having one direction as a longitudinal direction is formed in the drift layer (11), and a region of the second conductivity type (in the trench (11) ( 30) is embedded and is superposed by the first conductivity type region (31) and the second conductivity type region (30) which are portions of the drift layer (11) left between the trenches (29). A junction structure may be configured. According to this, a stable recovery tolerance can be obtained while reducing the on-resistance.

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。   In addition, the code | symbol in the bracket | parenthesis of each means described in this column and the claim shows the correspondence with the specific means as described in embodiment mentioned later.

本発明の第１実施形態に係る半導体装置としての半導体チップの平面図である。1 is a plan view of a semiconductor chip as a semiconductor device according to a first embodiment of the present invention. 図１のＡ−Ａ断面図である。It is AA sectional drawing of FIG. 図１のＢ部拡大平面図である。It is the B section enlarged plan view of FIG. 図３のＣ−Ｃ断面図である。It is CC sectional drawing of FIG. （ａ）は図３のＤ−Ｄ断面図であり、（ｂ）は図３のＥ−Ｅ断面図である。(A) is DD sectional drawing of FIG. 3, (b) is EE sectional drawing of FIG. リカバリ時に外周領域部からコンタクトへのホールの流れを模式的に示した図である。It is the figure which showed typically the flow of the hole from an outer peripheral area | region part to a contact at the time of recovery. 本発明の第２実施形態に係る半導体チップの一部拡大平面図である。FIG. 6 is a partially enlarged plan view of a semiconductor chip according to a second embodiment of the present invention. 本発明の第３実施形態に係る半導体チップの一部拡大平面図である。FIG. 6 is a partially enlarged plan view of a semiconductor chip according to a third embodiment of the present invention. 図８のＦ−Ｆ´線に沿った半導体基板の一面の不純物濃度の分布を示す図である。It is a figure which shows distribution of the impurity concentration of the one surface of the semiconductor substrate along the FF 'line of FIG. 他の実施形態において、半導体素子としてＩＧＢＴ素子が形成された半導体装置の断面図である。In other embodiment, it is sectional drawing of the semiconductor device in which the IGBT element was formed as a semiconductor element. （ａ）は他の実施形態において、横型の半導体素子が形成された半導体装置の断面図であり、（ｂ）は（ａ）の平面図である。(A) is sectional drawing of the semiconductor device in which the horizontal type | mold semiconductor element was formed in other embodiment, (b) is a top view of (a). は他の実施形態において、スーパージャンクション構造を有する半導体素子が形成された半導体装置の断面図である。FIG. 5 is a cross-sectional view of a semiconductor device in which a semiconductor element having a super junction structure is formed in another embodiment. 他の実施形態に係る半導体チップの一部拡大平面図である。It is a partially expanded plan view of a semiconductor chip according to another embodiment. 半導体チップに対して行ったワイヤボンディングのボンディング位置による破壊箇所を示した模式的な平面図である。It is the typical top view which showed the destruction location by the bonding position of the wire bonding performed with respect to the semiconductor chip. ボンディング位置を変化させたときのリカバリ耐量の依存性を示した図である。It is the figure which showed the dependence of the recovery tolerance when changing a bonding position. 半導体チップのコーナー部の平面図である。It is a top view of the corner part of a semiconductor chip. （ａ）は図１６のＦ−Ｆ断面図であり、（ｂ）は電流密度のシミュレーション結果を示した図である。(A) is FF sectional drawing of FIG. 16, (b) is the figure which showed the simulation result of the current density.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ−型、Ｎ＋型は本発明の第１導電型に対応し、Ｐ型、Ｐ＋型は本発明の第２導電型に対応している。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the same or equivalent parts are denoted by the same reference numerals in the drawings. Further, the N− type and N + type shown in the following embodiments correspond to the first conductivity type of the present invention, and the P type and P + type correspond to the second conductivity type of the present invention.

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本実施形態に係る半導体装置としての半導体チップ１の平面図である。この図に示されるように、半導体チップ１は、半導体素子が形成された素子部２と、素子部２の外周に設けられた外周領域部３と、を備えている。また、半導体チップ１は、この素子部２に設けられた半導体チップ１の一面側にゲートパッド４とソースパッド５とを備え、一面とは反対側の他面に図示しないドレインパッドを備えている。 (First embodiment)
Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a plan view of a semiconductor chip 1 as a semiconductor device according to the present embodiment. As shown in this figure, the semiconductor chip 1 includes an element portion 2 in which a semiconductor element is formed, and an outer peripheral region portion 3 provided on the outer periphery of the element portion 2. Further, the semiconductor chip 1 includes a gate pad 4 and a source pad 5 on one surface side of the semiconductor chip 1 provided in the element portion 2, and a drain pad (not shown) on the other surface opposite to the one surface. .

素子部２は、半導体素子が形成されたセル領域と、このセル領域の外周に設けられていると共にセル領域を一周囲むダイオード領域と、で構成されている。本実施形態では、半導体素子としてＭＯＳＦＥＴまたはＭＥＳＦＥＴが採用される。以下では、トレンチゲート型のＭＯＳＦＥＴについて説明する。   The element section 2 is composed of a cell region in which a semiconductor element is formed and a diode region that is provided on the outer periphery of the cell region and surrounds the cell region. In the present embodiment, a MOSFET or MESFET is employed as the semiconductor element. Hereinafter, a trench gate type MOSFET will be described.

まず、ＭＯＳＦＥＴの構造について説明する。図２は、図１のＡ−Ａ断面図である。この図に示されるように、ＭＯＳＦＥＴは、Ｎ＋型の支持基板１０に形成されている。この支持基板１０の主表面上には、エピタキシャル成長等により支持基板１０よりも低不純物濃度となるように形成されたＮ−型のドリフト層１１が備えられている。すなわち、支持基板１０はドリフト層１１と接触し、当該ドリフト層１１よりも高不純物濃度とされ、チャネル領域１２から離間している。また、ドリフト層１１の表層部には、所定深さのＰ型のチャネル領域１２が形成されている。言い換えると、ドリフト層１１上にチャネル領域１２が形成されているとも言える。   First, the structure of the MOSFET will be described. FIG. 2 is a cross-sectional view taken along the line AA of FIG. As shown in this figure, the MOSFET is formed on an N + type support substrate 10. On the main surface of the support substrate 10, there is provided an N − type drift layer 11 formed so as to have a lower impurity concentration than the support substrate 10 by epitaxial growth or the like. That is, the support substrate 10 is in contact with the drift layer 11, has a higher impurity concentration than the drift layer 11, and is separated from the channel region 12. A P-type channel region 12 having a predetermined depth is formed in the surface layer portion of the drift layer 11. In other words, it can be said that the channel region 12 is formed on the drift layer 11.

なお、本実施形態では、支持基板１０の上にドリフト層１１が形成されたものを半導体基板１３とする。また、ドリフト層１１の表面（つまりチャネル領域１２の表面）を半導体基板１３の一面１４とし、この一面１４の反対面（つまり支持基板１０においてドリフト層１１とは反対側の面）を半導体基板１３の他面１５とする。   In the present embodiment, the semiconductor substrate 13 is formed by forming the drift layer 11 on the support substrate 10. Further, the surface of the drift layer 11 (that is, the surface of the channel region 12) is used as one surface 14 of the semiconductor substrate 13, and the surface opposite to the one surface 14 (that is, the surface opposite to the drift layer 11 in the support substrate 10). The other surface 15.

そして、チャネル領域１２を貫通してドリフト層１１まで達するように複数個のトレンチ１６が形成されている。本実施形態では、トレンチ１６は、半導体チップ１の短辺方向に沿って複数個等間隔に平行に形成されている。   A plurality of trenches 16 are formed so as to penetrate the channel region 12 and reach the drift layer 11. In the present embodiment, a plurality of trenches 16 are formed in parallel at equal intervals along the short side direction of the semiconductor chip 1.

各トレンチ１６内は、各トレンチ１６の内壁表面を覆うように形成されたゲート絶縁膜１７と、このゲート絶縁膜１７の上に形成されたポリシリコン等により構成されるゲート電極１８とにより埋め込まれている。これにより、絶縁ゲート構造すなわちトレンチゲート構造が構成されている。ゲート電極１８は、図示しない配線部を介してゲートパッド４に接続されている。   Each trench 16 is embedded with a gate insulating film 17 formed so as to cover the inner wall surface of each trench 16 and a gate electrode 18 made of polysilicon or the like formed on the gate insulating film 17. ing. Thereby, an insulated gate structure, that is, a trench gate structure is formed. The gate electrode 18 is connected to the gate pad 4 through a wiring portion (not shown).

また、チャネル領域１２の表層部に、当該チャネル領域１２を挟んでドリフト層１１から離間して形成されたＮ＋型のソース領域１９が形成されている。Ｎ＋型のソース領域１９は、Ｎ−型のドリフト層１１よりも高不純物濃度で構成され、セル領域内において終端しており、かつ、トレンチ１６の側面に接するように形成されている。本実施形態では、半導体基板１３の一面１４において、ソース領域１９の一部はゲート絶縁膜１７で覆われている。これによると、ゲート電極１８は、ソース領域１９とドリフト層１１との間に挟まれたチャネル領域１２の表面にゲート絶縁膜１７を介して形成されている。本実施形態では、トレンチゲート構造が採用されているので、トレンチ１６の壁面が「チャネル領域１２の表面」に対応する。   Further, an N + type source region 19 formed away from the drift layer 11 across the channel region 12 is formed in the surface layer portion of the channel region 12. The N + type source region 19 has a higher impurity concentration than the N− type drift layer 11, terminates in the cell region, and is formed so as to be in contact with the side surface of the trench 16. In the present embodiment, a part of the source region 19 is covered with the gate insulating film 17 on the one surface 14 of the semiconductor substrate 13. According to this, the gate electrode 18 is formed on the surface of the channel region 12 sandwiched between the source region 19 and the drift layer 11 via the gate insulating film 17. In the present embodiment, since the trench gate structure is adopted, the wall surface of the trench 16 corresponds to the “surface of the channel region 12”.

さらに、チャネル領域１２には、当該チャネル領域１２の上層部に、ソース領域１９に挟まれるようにＰ型の第１ボディ領域２０が形成されている。この第１ボディ領域２０の表層部に、第１ボディ領域２０よりも高不純物濃度で構成されたＰ＋型の第２ボディ領域２１が形成されている。   Further, in the channel region 12, a P-type first body region 20 is formed in the upper layer portion of the channel region 12 so as to be sandwiched between the source regions 19. A P + type second body region 21 having a higher impurity concentration than that of the first body region 20 is formed on the surface layer portion of the first body region 20.

上記構成において、ゲート絶縁膜１７およびゲート絶縁膜１７から露出するゲート電極１８の上にはＢＰＳＧ等の層間膜２２が形成されている。ゲート絶縁膜１７および層間膜２２にはコンタクトホール２３が形成されており、コンタクトホール２３からソース領域１９の一部および第２ボディ領域２１が露出している。すなわち、コンタクトホール２３は層間膜２２の開口部である。   In the above configuration, an interlayer film 22 such as BPSG is formed on the gate insulating film 17 and the gate electrode 18 exposed from the gate insulating film 17. A contact hole 23 is formed in the gate insulating film 17 and the interlayer film 22, and a part of the source region 19 and the second body region 21 are exposed from the contact hole 23. That is, the contact hole 23 is an opening of the interlayer film 22.

そして、層間膜２２の上にソース電極２４が形成されると共にコンタクトホール２３を通じてソース電極２４がソース領域１９の一部およびチャネル領域１２に形成された第２ボディ領域２１に電気的に接続されている。これによると、上述の半導体基板１３の一面１４は、ソース電極２４がソース領域１９およびチャネル領域１２に形成された第２ボディ領域２１と電気的に接続された面に相当する。このソース電極２４は、上述のソースパッド５に接続されている。また、支持基板１０の他面１５にドレイン電極２５が形成されている。   A source electrode 24 is formed on the interlayer film 22, and the source electrode 24 is electrically connected to a part of the source region 19 and the second body region 21 formed in the channel region 12 through the contact hole 23. Yes. According to this, the one surface 14 of the semiconductor substrate 13 corresponds to a surface in which the source electrode 24 is electrically connected to the second body region 21 formed in the source region 19 and the channel region 12. The source electrode 24 is connected to the source pad 5 described above. A drain electrode 25 is formed on the other surface 15 of the support substrate 10.

このように、半導体基板１３の一面１４のうち、コンタクトホール２３から露出した領域が、半導体基板１３とソース電極２４とが電気的に接続されるコンタクト２６とされる。すなわち、素子部２は、半導体基板１３とソース電極２４とが電気的に接続されるコンタクト２６を備えている。このコンタクト２６は、半導体基板１３において、ソース電極２４がソース領域１９および第２ボディ領域２１と電気的に接続された部分である。本実施形態では、層間膜２２からソース領域１９の一部および第２ボディ領域２１が露出する層間膜２２の開口部がコンタクト２６とされている。   Thus, a region exposed from the contact hole 23 in the one surface 14 of the semiconductor substrate 13 is a contact 26 that electrically connects the semiconductor substrate 13 and the source electrode 24. That is, the element unit 2 includes a contact 26 that electrically connects the semiconductor substrate 13 and the source electrode 24. The contact 26 is a portion of the semiconductor substrate 13 where the source electrode 24 is electrically connected to the source region 19 and the second body region 21. In the present embodiment, a contact 26 is an opening of the interlayer film 22 where a part of the source region 19 and the second body region 21 are exposed from the interlayer film 22.

以上が、ＭＯＳＦＥＴの構造である。このような構造では、ゲート電極１８に所定の電圧が印加されると、チャネル領域１２のうち、ゲート絶縁膜１７を挟んでゲート電極１８と反対側に位置する部分に反転型のチャネルが形成される。これにより、当該チャネルを通じてソース電極２４とドレイン電極２５との間に電流が流れるようになっている。   The above is the structure of the MOSFET. In such a structure, when a predetermined voltage is applied to the gate electrode 18, an inverted channel is formed in a portion of the channel region 12 located on the opposite side of the gate electrode 18 with the gate insulating film 17 interposed therebetween. The As a result, a current flows between the source electrode 24 and the drain electrode 25 through the channel.

続いて、セル領域の外周に位置するダイオード領域等の外周構造について、図３〜図５を参照して説明する。   Next, an outer peripheral structure such as a diode region located on the outer periphery of the cell region will be described with reference to FIGS.

図３は、図１のＢ部拡大平面図である。図３ではソース電極２４を省略している。上述のように、素子部２を構成するセル領域の外周にはダイオード領域が設けられているので、図３に示されるようにダイオード領域の外側に外周領域部３が位置している。   FIG. 3 is an enlarged plan view of a portion B in FIG. In FIG. 3, the source electrode 24 is omitted. As described above, since the diode region is provided on the outer periphery of the cell region constituting the element portion 2, the outer peripheral region portion 3 is located outside the diode region as shown in FIG.

また、図３に示されるように、トレンチ１６、ゲート絶縁膜１７、およびゲート電極１８で構成されたトレンチゲート構造が素子部２と外周領域部３の境界付近まで延設されている。これによると、素子部２はトレンチ１６が形成された領域とも言える。なお、図３ではトレンチゲート構造を「Ｇａｔｅ」で示している。   Further, as shown in FIG. 3, the trench gate structure constituted by the trench 16, the gate insulating film 17, and the gate electrode 18 extends to the vicinity of the boundary between the element portion 2 and the outer peripheral region portion 3. According to this, it can be said that the element portion 2 is a region where the trench 16 is formed. In FIG. 3, the trench gate structure is indicated by “Gate”.

図４は、図３のＣ−Ｃ断面図である。この図に示されるように、チャネル領域１２が外周領域部３まで延設されている。素子部２では、チャネル領域１２の表層部に第１ボディ領域２０が形成され、第１ボディ領域２０の表層部に第２ボディ領域２１が形成されている。また、外周領域部３では、半導体基板１３の一面１４にＳｉＯ２等の酸化膜２７が形成されている。この酸化膜２７のうちの素子部２側の端部がコンタクト２６の終端部（最端部）となる。つまり、コンタクト２６の終端部とは、コンタクト２６のうち最も外周領域部３側に位置する部分である。なお、外周領域部３には、ドリフト層１１の表層部に図示しないＰ−型のリサーフ領域が形成されていても良い。 4 is a cross-sectional view taken along the line CC of FIG. As shown in this figure, the channel region 12 extends to the outer peripheral region 3. In the element portion 2, the first body region 20 is formed in the surface layer portion of the channel region 12, and the second body region 21 is formed in the surface layer portion of the first body region 20. In the outer peripheral region 3, an oxide film 27 such as SiO 2 is formed on one surface 14 of the semiconductor substrate 13. An end portion of the oxide film 27 on the element portion 2 side is a terminal end portion (most end portion) of the contact 26. That is, the terminal portion of the contact 26 is a portion of the contact 26 that is located closest to the outer peripheral region 3 side. In the outer peripheral region 3, a P − type RESURF region (not shown) may be formed in the surface layer portion of the drift layer 11.

一方、図３に示されるように、層間膜２２の開口部（コンタクトホール２３）のうちコンタクト２６の外周領域部３側の端部２６ａにおける開口幅が、層間膜２２の開口部のうち端部２６ａよりも内側（素子部２側）における開口幅よりも狭くなっている。ここで、開口幅は、半導体基板１３の一面１４において、コンタクト２６の延設方向に対する垂直方向の幅である。このようなコンタクトホール２３の開口幅の制御は、素子部２の全体で行われている。   On the other hand, as shown in FIG. 3, the opening width at the end portion 26 a on the outer peripheral region 3 side of the contact 26 in the opening portion (contact hole 23) of the interlayer film 22 is the end portion of the opening portion of the interlayer film 22. It is narrower than the opening width on the inner side (element part 2 side) than 26a. Here, the opening width is a width in the direction perpendicular to the extending direction of the contact 26 on the one surface 14 of the semiconductor substrate 13. Such control of the opening width of the contact hole 23 is performed on the entire element portion 2.

なお、本実施形態では、コンタクト２６の外周領域部３側の端部２６ａとは、言い換えると、コンタクト２６のうちダイオード領域に位置する部分のことであり、コンタクト２６の端部２６ａよりも素子部２側とは、言い換えると、コンタクト２６のうちセル領域に位置する部分のことである。   In the present embodiment, the end portion 26a of the contact 26 on the outer peripheral region portion 3 side is, in other words, a portion of the contact 26 located in the diode region, and is an element portion rather than the end portion 26a of the contact 26. In other words, the second side is a portion of the contact 26 located in the cell region.

コンタクトホール２３の開口幅の違いを図５に示す。図５（ａ）は図３のＤ−Ｄ断面図であり、図５（ｂ）は図３のＥ−Ｅ断面図である。これらの図に示されるように、素子部２のダイオード領域では、ソース電極２４とドレイン電極２５との間でＮ−型のドリフト層１１とＰ型のチャネル領域１２とのＰＮ接合が構成されている。このダイオード素子が、セル領域の外周の耐圧領域として機能する。   The difference in the opening width of the contact hole 23 is shown in FIG. 5A is a DD cross-sectional view of FIG. 3, and FIG. 5B is an EE cross-sectional view of FIG. As shown in these drawings, in the diode region of the element unit 2, a PN junction between the N − type drift layer 11 and the P type channel region 12 is formed between the source electrode 24 and the drain electrode 25. Yes. This diode element functions as a breakdown voltage region on the outer periphery of the cell region.

そして、図５（ａ）に示されるコンタクトホール２３の開口幅は、素子部２のセル領域における開口幅である。コンタクト２６の端部２６ａにおけるコンタクトホール２３の開口幅は、図５（ｂ）に示されるように、コンタクト２６の端部２６ａよりも素子部２側の開口幅よりも狭くなっている。   The opening width of the contact hole 23 shown in FIG. 5A is the opening width in the cell region of the element portion 2. As shown in FIG. 5B, the opening width of the contact hole 23 at the end portion 26 a of the contact 26 is narrower than the opening width on the element portion 2 side than the end portion 26 a of the contact 26.

このように、コンタクトホール２３の開口幅によってコンタクト２６の端部２６ａとこの端部２６ａよりも素子部２側とでコンタクト２６の面積が異なる。これにより、コンタクト２６は、半導体基板１３の一面１４において、素子部２のうち外周領域部３側の端部２６ａの単位面積当たりの抵抗値が、端部２６ａよりも素子部２側の単位面積当たりの抵抗値よりも高くなる。言い換えると、ドリフト層１１からコンタクト２６の端部２６ａを介してソース電極２４に至る経路の抵抗が、ドリフト層１１からコンタクト２６のうち端部２６ａよりも素子部２側を介してソース電極２４に至る経路の抵抗よりも高くなる。   Thus, the area of the contact 26 differs between the end portion 26a of the contact 26 and the element portion 2 side of the end portion 26a depending on the opening width of the contact hole 23. As a result, the contact 26 has a resistance value per unit area of the end portion 26a on the outer peripheral region portion 3 side of the element portion 2 on the one surface 14 of the semiconductor substrate 13, and the unit area on the element portion 2 side of the end portion 26a. It becomes higher than the hit resistance value. In other words, the resistance of the path from the drift layer 11 to the source electrode 24 via the end portion 26a of the contact 26 is changed from the drift layer 11 to the source electrode 24 via the element portion 2 side of the contact 26 from the end portion 26a. It becomes higher than the resistance of the route to reach.

ここで、上記では「抵抗」の定義を半導体基板１３の一面１４における単位面積当たりの抵抗値としているが、これは半導体基板１３を流れるホールの流れにくさを表現していることと同じである。したがって、この「抵抗」は半導体基板１３とソース電極２４との接触抵抗ではない。以上が、本実施形態に係る半導体装置の構成である。   Here, in the above, the definition of “resistance” is a resistance value per unit area on one surface 14 of the semiconductor substrate 13, which is the same as expressing the difficulty of the flow of holes flowing through the semiconductor substrate 13. . Therefore, this “resistance” is not a contact resistance between the semiconductor substrate 13 and the source electrode 24. The above is the configuration of the semiconductor device according to the present embodiment.

次に、上記の半導体チップ１の製造方法について説明する。まず、Ｎ＋型のウェハを用意し、ウェハの表面にＮ−型のドリフト層１１をエピタキシャル成長させる。また、ドリフト層１１の表層部にイオン注入および熱拡散を行うことでチャネル領域１２、第１ボディ領域２０、第２ボディ領域２１、ソース領域１９を形成する。そして、ウェハのうち各素子部２においてチャネル領域１２を貫通してドリフト層１１に達するトレンチ１６を形成する。   Next, a method for manufacturing the semiconductor chip 1 will be described. First, an N + type wafer is prepared, and an N− type drift layer 11 is epitaxially grown on the surface of the wafer. Further, the channel region 12, the first body region 20, the second body region 21, and the source region 19 are formed by performing ion implantation and thermal diffusion in the surface layer portion of the drift layer 11. Then, a trench 16 that penetrates the channel region 12 and reaches the drift layer 11 in each element portion 2 of the wafer is formed.

この後、トレンチ１６の内壁表面を酸素雰囲気中で熱酸化させてゲート絶縁膜１７を形成し、ゲート絶縁膜１７の上にＣＶＤ法等でゲート電極１８としてポリシリコンを形成する。続いて、ゲート絶縁膜１７上の不要なポリシリコンを除去し、ゲート絶縁膜１７の上にゲート電極１８を覆うように層間膜２２をＣＶＤ法等で形成する。そして、フォトリソグラフィ・エッチング工程によりゲート絶縁膜１７および層間膜２２にコンタクトホール２３を形成し、コンタクト２６となる部分を形成する。   Thereafter, the inner wall surface of the trench 16 is thermally oxidized in an oxygen atmosphere to form a gate insulating film 17, and polysilicon is formed on the gate insulating film 17 as a gate electrode 18 by a CVD method or the like. Subsequently, unnecessary polysilicon on the gate insulating film 17 is removed, and an interlayer film 22 is formed on the gate insulating film 17 so as to cover the gate electrode 18 by a CVD method or the like. Then, a contact hole 23 is formed in the gate insulating film 17 and the interlayer film 22 by a photolithography / etching process, and a portion to be the contact 26 is formed.

この場合、コンタクト２６の端部２６ａにおけるコンタクトホール２３の開口幅が、コンタクト２６の端部２６ａよりも素子部２側の開口幅よりも狭くなるように、層間膜２２にコンタクトホール２３を形成する。   In this case, the contact hole 23 is formed in the interlayer film 22 so that the opening width of the contact hole 23 at the end portion 26 a of the contact 26 is narrower than the opening width on the element portion 2 side than the end portion 26 a of the contact 26. .

続いて、半導体基板１３の一面１４にコンタクトホール２３を埋めるようにＡｌ等のソース電極２４をＣＶＤ法等で形成する。また、図示しない絶縁膜で各電極を覆うと共に、ゲートパッド４およびソースパッド５を形成する。そして、ウェハの裏面側を研削・研磨し、ウェハの裏面にＡｌ等のドレイン電極２５を形成し、絶縁膜等を形成してドレインパッドを形成する。この後、ウェハを個々にダイシングカットする。こうして、本実施形態に係る半導体チップ１が完成する。   Subsequently, a source electrode 24 of Al or the like is formed by a CVD method or the like so as to fill the contact hole 23 in the one surface 14 of the semiconductor substrate 13. Further, each electrode is covered with an insulating film (not shown), and the gate pad 4 and the source pad 5 are formed. Then, the back surface side of the wafer is ground and polished, a drain electrode 25 such as Al is formed on the back surface of the wafer, an insulating film or the like is formed, and a drain pad is formed. Thereafter, the wafer is individually diced. Thus, the semiconductor chip 1 according to this embodiment is completed.

以上説明したように、本実施形態では、素子部２において、コンタクト２６の端部２６ａにおけるコンタクトホール２３の開口幅が、コンタクト２６の端部２６ａよりも素子部２側の開口幅よりも狭くなっていることが特徴となっている。   As described above, in the present embodiment, in the element portion 2, the opening width of the contact hole 23 at the end portion 26 a of the contact 26 is narrower than the opening width on the element portion 2 side than the end portion 26 a of the contact 26. It is a feature.

これによると、半導体チップ１の外周領域部３に蓄積されたホールがコンタクト２６の端部２６ａに流れにくくなるので、リカバリ時にホールがコンタクト２６の端部２６ａに集中して流れることはない。このことについて、図６を参照して説明する。   According to this, since the holes accumulated in the outer peripheral region 3 of the semiconductor chip 1 are difficult to flow to the end 26a of the contact 26, the holes do not flow concentratedly on the end 26a of the contact 26 at the time of recovery. This will be described with reference to FIG.

図６は、リカバリ時に外周領域部３からコンタクト２６へのホールの流れを模式的に示した図であり、図３のＣ−Ｃ断面に相当する図である。なお、図６ではソース電極２４とドレイン電極２５を省略している。   FIG. 6 is a diagram schematically showing the flow of holes from the outer peripheral region 3 to the contact 26 at the time of recovery, and corresponds to the CC cross section of FIG. In FIG. 6, the source electrode 24 and the drain electrode 25 are omitted.

ＭＯＳＦＥＴの内蔵ダイオードが通電すると、第１ボディ領域２０からドリフト層１１にホールが流れ、ドリフト層１１にホールが蓄積される。この後、ＭＯＳＦＥＴがオンすると、ドリフト層１１に流れていたホールが第１ボディ領域２０側に逆流するため、これがリカバリ電流となって流れる。   When the MOSFET built-in diode is energized, holes flow from the first body region 20 to the drift layer 11, and holes are accumulated in the drift layer 11. Thereafter, when the MOSFET is turned on, holes flowing in the drift layer 11 flow backward to the first body region 20 side, and this flows as a recovery current.

この場合、外周領域部３のドリフト層１１に蓄積されたホールは、最も近いコンタクト２６の端部２６ａを介してソース電極２４に抜けようとする。しかしながら、本実施形態では、コンタクト２６の端部２６ａにおけるコンタクトホール２３の開口幅が端部２６ａの素子部２側よりも狭くなっているので、外周領域部３からコンタクト２６の端部２６ａを介してソース電極２４に至る経路の抵抗が高くなっている。このため、図６に示されるように、外周領域部３に蓄積されたホールは、コンタクト２６の端部２６ａに流れにくく、コンタクト２６のうち端部２６ａよりも素子部２側に流れるようになる。   In this case, the holes accumulated in the drift layer 11 in the outer peripheral region portion 3 try to escape to the source electrode 24 through the end portion 26 a of the nearest contact 26. However, in the present embodiment, since the opening width of the contact hole 23 at the end portion 26a of the contact 26 is narrower than the element portion 2 side of the end portion 26a, the outer peripheral region portion 3 passes through the end portion 26a of the contact 26. Thus, the resistance of the path reaching the source electrode 24 is high. For this reason, as shown in FIG. 6, the holes accumulated in the outer peripheral region portion 3 are less likely to flow to the end portion 26 a of the contact 26, and flow from the end portion 26 a of the contact 26 to the element portion 2 side. .

このように、コンタクト２６の端部２６ａを介する経路の抵抗が高くなったことで、ホールがコンタクト２６の端部２６ａである一箇所に集中しにくくなる。このため、外周領域部３からコンタクト２６へのホールの流れが均等化される。したがって、安定したリカバリ耐量を得ることができる。   As described above, since the resistance of the path through the end portion 26 a of the contact 26 is increased, the holes are less likely to be concentrated in one place which is the end portion 26 a of the contact 26. For this reason, the flow of holes from the outer peripheral region 3 to the contacts 26 is equalized. Therefore, a stable recovery tolerance can be obtained.

そして、コンタクトホール２３の開口幅によってソース電極２４に至る経路でのホールの流れにくさを制御しているので、ソースパッド５に対するワイヤボンディングの位置に依存せずにリカバリ耐量が得られる。このため、半導体チップ１のリカバリ耐量が、ソースパッド５に対するワイヤのボンディング位置に影響されないようにすることができる。   Since the difficulty of the hole flow in the path to the source electrode 24 is controlled by the opening width of the contact hole 23, the recovery tolerance can be obtained without depending on the position of the wire bonding with respect to the source pad 5. Therefore, the recovery tolerance of the semiconductor chip 1 can be prevented from being affected by the bonding position of the wire with respect to the source pad 5.

さらに、本実施形態では、素子部２の全体で、コンタクト２６の端部２６ａの抵抗値を、素子部２のうち端部２６ａよりも素子部２側の抵抗値よりも高くしているので、素子部２の場所による抵抗値のアンバランスを解消することができる。このため、コンタクト２６の端部２６ａの抵抗値を素子部２の全体で均等化でき、リカバリ耐量をより安定させることができる。   Furthermore, in the present embodiment, the resistance value of the end portion 26a of the contact 26 is made higher than the resistance value on the element portion 2 side of the end portion 26a of the element portion 2 in the entire element portion 2. The unbalance of the resistance value due to the location of the element portion 2 can be eliminated. For this reason, the resistance value of the end part 26a of the contact 26 can be equalized in the whole element part 2, and recovery tolerance can be stabilized more.

なお、本実施形態の記載と特許請求の範囲の記載との対応関係については、ソース領域１９が特許請求の範囲の「第１不純物領域」に対応し、支持基板１０が特許請求の範囲の「第２不純物領域」に対応する。また、ソース電極２４が特許請求の範囲の「第１電極」に対応し、ドレイン電極２５が特許請求の範囲の「第２電極」に対応する。   As for the correspondence between the description of the present embodiment and the description of the claims, the source region 19 corresponds to the “first impurity region” in the claims, and the support substrate 10 corresponds to “ This corresponds to the “second impurity region”. The source electrode 24 corresponds to the “first electrode” in the claims, and the drain electrode 25 corresponds to the “second electrode” in the claims.

（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図７は、本実施形態に係る半導体チップの一部拡大平面図であり、図１のＢ部に相当する平面図である。 (Second Embodiment)
In the present embodiment, parts different from the first embodiment will be described. FIG. 7 is a partially enlarged plan view of the semiconductor chip according to the present embodiment, and is a plan view corresponding to part B of FIG.

図７に示されるように、本実施形態では、コンタクト２６の端部２６ａにおけるコンタクトホール２３の開口幅がコンタクト２６の最端部に向かって段階的に狭くなっている。これにより、外周領域部３のドリフト層１１からコンタクト２６を介してソース電極２４に至る経路の抵抗を、コンタクト２６の最端部に向かって段階的に高くすることができる。したがって、コンタクト２６の端部２６ａの抵抗値を細かく制御することができる。   As shown in FIG. 7, in this embodiment, the opening width of the contact hole 23 at the end portion 26 a of the contact 26 is gradually reduced toward the outermost end portion of the contact 26. Thereby, the resistance of the path from the drift layer 11 in the outer peripheral region 3 to the source electrode 24 through the contact 26 can be increased stepwise toward the end of the contact 26. Therefore, the resistance value of the end portion 26a of the contact 26 can be finely controlled.

なお、図７ではコンタクトホール２３の開口幅はコンタクト２６の端部２６ａの最先端に向かって段階的に狭くなっているが、コンタクトホール２３の開口幅はコンタクト２６の端部２６ａの最先端に向かって連続的に狭くなっていっても良い。この場合、コンタクトホール２３の開口部において最も外周領域部３側の先端部は、電界集中を回避する観点から尖っているのではなく丸まっていることが好ましい。   In FIG. 7, the opening width of the contact hole 23 is gradually reduced toward the leading edge of the end portion 26 a of the contact 26, but the opening width of the contact hole 23 is at the leading edge of the end portion 26 a of the contact 26. It may be narrowed continuously. In this case, it is preferable that the distal end portion on the outermost peripheral region portion 3 side in the opening of the contact hole 23 is rounded rather than sharp from the viewpoint of avoiding electric field concentration.

（第３実施形態）
本実施形態では、第１、第２実施形態と異なる部分について説明する。上記各実施形態では、コンタクトホール２３の開口幅を制御することで、コンタクト２６を介する経路の抵抗値を制御していたが、本実施形態では第２ボディ領域２１の不純物濃度によって半導体基板１３を介する経路の抵抗値を制御することが特徴となっている。 (Third embodiment)
In the present embodiment, parts different from the first and second embodiments will be described. In each of the above embodiments, the resistance value of the path through the contact 26 is controlled by controlling the opening width of the contact hole 23. However, in this embodiment, the semiconductor substrate 13 is controlled by the impurity concentration of the second body region 21. It is characterized by controlling the resistance value of the route through.

図８は、本実施形態に係る半導体チップの一部拡大平面図であり、図１のＢ部に相当する平面図である。この図に示されるように、本実施形態では、半導体基板１３の一面１４においてコンタクト２６の延設方向に対する垂直方向におけるコンタクト２６の幅は端部２６ａに限らず一定である。   FIG. 8 is a partially enlarged plan view of the semiconductor chip according to the present embodiment, and is a plan view corresponding to part B of FIG. As shown in this figure, in this embodiment, the width of the contact 26 in the direction perpendicular to the extending direction of the contact 26 on the one surface 14 of the semiconductor substrate 13 is not limited to the end portion 26a, but is constant.

しかしながら、本実施形態では、第２ボディ領域２１が次のようにされている。図９は、図８中のＦ−Ｆ´線に沿った半導体基板１３の一面１４の不純物濃度の分布を示す図である。   However, in the present embodiment, the second body region 21 is as follows. FIG. 9 is a diagram showing a distribution of impurity concentration on one surface 14 of the semiconductor substrate 13 along the line FF ′ in FIG. 8.

図９に示されるように、本実施形態では、第２ボディ領域２１のうちのコンタクト２６の端部２６ａ（第２ボディ領域２１のうちダイオード領域）における不純物濃度が、素子部２のうちコンタクト２６の端部２６ａよりも素子部２（第２ボディ領域２１のうちセル領域）側における不純物濃度よりも低くなっている。具体的には、第２ボディ領域２１のうちのコンタクト２６の端部２６ａ（第２ボディ領域２１のうちダイオード領域）における不純物濃度は、素子部２のうちコンタクト２６の端部２６ａよりも素子部２（第２ボディ領域２１のうちセル領域）側における不純物濃度から徐々に低くなっている。   As shown in FIG. 9, in this embodiment, the impurity concentration in the end portion 26 a of the contact 26 in the second body region 21 (the diode region in the second body region 21) is the contact 26 in the element portion 2. This is lower than the impurity concentration on the element portion 2 (cell region of the second body region 21) side than the end portion 26a. Specifically, the impurity concentration in the end portion 26 a of the contact 26 in the second body region 21 (diode region in the second body region 21) is higher than the end portion 26 a of the contact 26 in the element portion 2. 2 (the cell region of the second body region 21) side gradually decreases the impurity concentration.

これにより、第２ボディ領域２１において不純物濃度が低い領域の抵抗値が高くなる。したがって、コンタクト２６において、素子部２のうち外周領域部３側の端部２６ａの単位面積当たりの抵抗値を、端部２６ａよりも素子部２側の単位面積当たりの抵抗値よりも高くすることができる。なお、第２ボディ領域２１のうちセル領域に形成されている部分では、不純物濃度は一定とされている。   Thereby, the resistance value of the region having a low impurity concentration in the second body region 21 is increased. Therefore, in the contact 26, the resistance value per unit area of the end portion 26a on the outer peripheral region portion 3 side in the element portion 2 is set higher than the resistance value per unit area on the element portion 2 side than the end portion 26a. Can do. It should be noted that the impurity concentration is constant in the portion of the second body region 21 formed in the cell region.

以上のように、第２ボディ領域２１の不純物濃度を制御しているので、コンタクトホール２３の開口幅は一定でも良い。もちろん、第２ボディ領域２１の不純物濃度を制御しつつ、上記各実施形態のようにコンタクトホール２３の開口幅を制御しても良い。   As described above, since the impurity concentration of the second body region 21 is controlled, the opening width of the contact hole 23 may be constant. Of course, the opening width of the contact hole 23 may be controlled as in the above embodiments while controlling the impurity concentration of the second body region 21.

なお、上記半導体チップは、例えば、第２ボディ領域２１を形成する際、セル領域に第２ボディ領域２１を構成する不純物をイオン注入し、第２ボディ領域２１の不純物濃度がコンタクト２６の端部２６ａ（第２ボディ領域２１のうちダイオード領域）よりコンタクト２６の端部２６ａよりも素子部２（第２ボディ領域２１のうちセル領域）側の方が低くなるように、不純物を熱拡散せることにより製造される。また、第２ボディ領域２１を形成する際、セル領域が開口しているマスクを配置して不純物をイオン注入すると共にダイオード領域が開口しているマスクを配置してセル領域にイオン注入するドーズ量よりも少ないドーズ量の不純物をイオン注入し、これら不純物を熱拡散させることによっても製造される。   In the semiconductor chip, for example, when the second body region 21 is formed, the impurity constituting the second body region 21 is ion-implanted into the cell region, and the impurity concentration of the second body region 21 is the end of the contact 26. Impurities are thermally diffused so that the element portion 2 (cell region of the second body region 21) side is lower than the end portion 26a of the contact 26 than 26a (diode region of the second body region 21). Manufactured by. Further, when forming the second body region 21, a dose in which a mask having an opening in the cell region is arranged and ions are implanted with impurities, and a mask having an opening in the diode region is arranged and ions are implanted into the cell region. It is also manufactured by ion implantation of impurities with a smaller dose amount and thermal diffusion of these impurities.

さらに、上記では、第２ボディ領域２１の不純物濃度を制御することについて述べたが、他の構造を採用した場合では、第１ボディ領域２０と第２ボディ領域２１との両方が備えられていない可能性もある。例えば、第１ボディ領域２０が形成されていない場合も考えられる。この場合は上述のように第２ボディ領域２１の不純物濃度を制御すれば良い。一方、第２ボディ領域２１が形成されない可能性もある。この場合は第１ボディ領域２０の不純物濃度を制御すれば良い。   Furthermore, in the above description, the impurity concentration of the second body region 21 is controlled. However, when the other structure is adopted, both the first body region 20 and the second body region 21 are not provided. There is a possibility. For example, a case where the first body region 20 is not formed can be considered. In this case, the impurity concentration of the second body region 21 may be controlled as described above. On the other hand, the second body region 21 may not be formed. In this case, the impurity concentration of the first body region 20 may be controlled.

本実施形態の記載と特許請求の範囲の記載との対応関係については、第２ボディ領域２１が特許請求の範囲の「ボディ領域」に対応する。   Regarding the correspondence between the description of the present embodiment and the description of the claims, the second body region 21 corresponds to the “body region” of the claims.

（他の実施形態）
上記各実施形態で示された半導体装置の構成は一例であり、上記で示した内容に限定されることなく、本発明の特徴を含んだ他の構成とすることもできる。例えば、素子部２のセル領域に形成される半導体素子はＭＯＳＦＥＴやＭＥＳＦＥＴに限らずＩＧＢＴ等の他の素子でも良い。図１０は、素子部２に半導体素子としてＩＧＢＴ素子が形成された半導体装置の断面図であり、図１のＡ−Ａ断面に相当する図である。ＩＧＢＴ素子の場合、図２に示される構造においてＮ＋型の支持基板１０が図１０に示されるようにＰ＋型の支持基板１０となる。また、ゲート構造についてもトレンチゲート型に限らず、プレーナ型でも良い。さらに、ＭＯＳＦＥＴ、ＭＥＳＦＥＴ、ＩＧＢＴ等の各素子は半導体基板１３の一面１４と他面１５との間に電流が流れる縦型の構造に限らず、半導体基板１３の一面１４または他面１５の面に沿って半導体基板１３の内部に電流が流れる横型でも良い。図１１（ａ）は素子部２に横型の半導体素子が形成された半導体装置の断面図、図１１（ｂ）は図１１（ａ）の平面図である。なお、図１１（ｂ）では、半導体基板１３の一面１４上に形成されるソース電極２４等を省略してある。 (Other embodiments)
The configurations of the semiconductor devices described in the above embodiments are examples, and the present invention is not limited to the contents described above, and other configurations including the features of the present invention may be employed. For example, the semiconductor element formed in the cell region of the element unit 2 is not limited to a MOSFET or MESFET, but may be another element such as an IGBT. FIG. 10 is a cross-sectional view of a semiconductor device in which an IGBT element is formed as a semiconductor element in the element portion 2, and corresponds to a cross section taken along line AA in FIG. In the case of the IGBT element, in the structure shown in FIG. 2, the N + type support substrate 10 becomes the P + type support substrate 10 as shown in FIG. Further, the gate structure is not limited to the trench gate type, and may be a planar type. Furthermore, each element such as MOSFET, MESFET, IGBT, etc. is not limited to a vertical structure in which a current flows between the one surface 14 and the other surface 15 of the semiconductor substrate 13, but on one surface 14 or the other surface 15 of the semiconductor substrate 13. A horizontal type in which a current flows along the inside of the semiconductor substrate 13 may be used. 11A is a cross-sectional view of a semiconductor device in which a horizontal semiconductor element is formed in the element portion 2, and FIG. 11B is a plan view of FIG. 11A. In FIG. 11B, the source electrode 24 and the like formed on the one surface 14 of the semiconductor substrate 13 are omitted.

図１１に示されるように、半導体装置は、Ｎ−型のドリフト層１１の表層部にＰ型のチャネル領域１２が複数個、互いに所定間隔空けて形成されている。そして、チャネル領域１２には、当該チャネル領域１２を貫通するＰ型のボディ領域２１が形成されている。また、隣接するチャネル領域１２のうち、一方にはボディ領域２１の内側にＮ型のソース領域１９が形成され、他方にはボディ領域２１の内側にＮ型のドレイン領域１０が形成されている。   As shown in FIG. 11, in the semiconductor device, a plurality of P-type channel regions 12 are formed in the surface layer portion of the N − -type drift layer 11 at a predetermined interval. In the channel region 12, a P-type body region 21 that penetrates the channel region 12 is formed. One of the adjacent channel regions 12 has an N-type source region 19 formed inside the body region 21, and the other has an N-type drain region 10 formed inside the body region 21.

ドリフト層１１の表面のうち少なくともチャネル領域１２の表面を覆うようにゲート絶縁膜１７が形成され、当該ゲート絶縁膜１７上にゲート電極１８が形成されている。このゲート電極１８は層間膜２２で覆われており、層間膜２２にはコンタクトホール２３が形成されている。   A gate insulating film 17 is formed so as to cover at least the surface of the channel region 12 in the surface of the drift layer 11, and a gate electrode 18 is formed on the gate insulating film 17. The gate electrode 18 is covered with an interlayer film 22, and a contact hole 23 is formed in the interlayer film 22.

そして、半導体基板１３の一面１４上には、コンタクトホール２３を通じてソース領域１９、チャネル領域１２、ボディ領域２１と電気的に接続されるソース電極２４と、ドレイン領域１０、チャネル領域１２、ボディ領域２１と電気的に接続されるドレイン電極２５とがバリアメタル膜２８を介して形成されている。   On the one surface 14 of the semiconductor substrate 13, the source electrode 24 electrically connected to the source region 19, the channel region 12, and the body region 21 through the contact hole 23, the drain region 10, the channel region 12, and the body region 21. And a drain electrode 25 electrically connected to each other through a barrier metal film 28.

このように、半導体装置は、半導体基板１３の一面１４または他面１５の面に沿って半導体基板１３の内部に電流が流れる横型でも良い。   As described above, the semiconductor device may be a horizontal type in which a current flows in the semiconductor substrate 13 along the surface 14 or the other surface 15 of the semiconductor substrate 13.

なお、このような半導体装置において、コンタクト２６とは、半導体基板１３とソース電極２４とが電気的に接続される領域および半導体基板１３とドレイン電極２５とが電気的に接続される領域である。つまり、ソース電極２４がソース領域１９、チャネル領域１２、ボディ領域２１と電気的に接続された部分であり、ドレイン電極２５がドレイン領域１０、チャネル領域１２、ボディ領域２１と電気的に接続された部分である。言い換えると、層間膜２２からソース領域１９の一部、ドレイン領域１０の一部、チャネル領域１２の一部、第２ボディ領域２１の一部が露出する層間膜２２の開口部がコンタクト２６である。また、このような半導体装置と特許請求の範囲の記載との対応関係については、ドレイン領域１０が特許請求の範囲の「第２不純物領域」に対応している。また、ボディ領域２１は備えられていなくてもよい。   In such a semiconductor device, the contact 26 is a region where the semiconductor substrate 13 and the source electrode 24 are electrically connected and a region where the semiconductor substrate 13 and the drain electrode 25 are electrically connected. That is, the source electrode 24 is a portion that is electrically connected to the source region 19, the channel region 12, and the body region 21, and the drain electrode 25 is electrically connected to the drain region 10, the channel region 12, and the body region 21. Part. In other words, the contact 26 is an opening of the interlayer film 22 where a part of the source region 19, a part of the drain region 10, a part of the channel region 12, and a part of the second body region 21 are exposed from the interlayer film 22. . In addition, regarding the correspondence between such a semiconductor device and the description in the claims, the drain region 10 corresponds to the “second impurity region” in the claims. The body region 21 may not be provided.

さらに、半導体基板１３にスーパージャンクション構造が構成された半導体装置とすることもできる。図１２は、スーパージャンクション構造を有する半導体素子が形成された半導体装置の断面図であり、図１のＡ−Ａ断面図である。   Further, a semiconductor device in which a super junction structure is formed on the semiconductor substrate 13 can be provided. 12 is a cross-sectional view of a semiconductor device in which a semiconductor element having a super junction structure is formed, and is a cross-sectional view taken along the line AA of FIG.

図１２に示されるように、この半導体装置では、ドリフト層１１に一方向（図１２中紙面奥行き方向）を長手方向とする複数のトレンチ２９がストライプ状に形成されており、当該トレンチ２９にはＰ型領域３０が埋め込まれている。そして、ドリフト層１１のうちトレンチ２９の間に残されたＮ型領域３１とＰ型領域３０とが交互に繰り返し配置され、これによりスーパージャンクション構造が形成されている。また、複数のトレンチ１６は、それぞれN型領域３１に達するように形成されている。このような半導体装置についても本発明を適用することができる。   As shown in FIG. 12, in this semiconductor device, a plurality of trenches 29 having a longitudinal direction in one direction (the depth direction in FIG. 12) in the drift layer 11 are formed in stripes. A P-type region 30 is embedded. In the drift layer 11, the N-type regions 31 and the P-type regions 30 left between the trenches 29 are alternately and repeatedly arranged, thereby forming a super junction structure. Each of the plurality of trenches 16 is formed to reach the N-type region 31. The present invention can also be applied to such a semiconductor device.

なお、図１２において、トレンチ２９は支持基板１０が露出するまで形成され、このトレンチ２９内にＰ型領域３０が埋め込まれたスーパージャンクション構造とされていてもよい。   In FIG. 12, the trench 29 may be formed until the support substrate 10 is exposed, and may have a super junction structure in which the P-type region 30 is embedded in the trench 29.

また、第１実施形態や第２実施形態では、コンタクトホール２３はコンタクト２６の端部２６ａまで連続的に形成されていたが、コンタクト２６の端部２６ａではコンタクトホール２３が断続的に形成されていても良い。図１３は、他の実施形態に係る半導体チップの一部拡大平面図である。   In the first embodiment and the second embodiment, the contact hole 23 is continuously formed up to the end portion 26a of the contact 26. However, the contact hole 23 is intermittently formed in the end portion 26a of the contact 26. May be. FIG. 13 is a partially enlarged plan view of a semiconductor chip according to another embodiment.

図１３に示されるように、コンタクト２６の端部２６ａにおけるコンタクトホール２３は、ビアホールのように複数の開口部とされており、外周領域部３側に向かって開口面積が小さくされている。これにより、コンタクト２６において素子部２のうち外周領域部３側の端部２６ａの単位面積当たりの抵抗値を、端部２６ａよりも素子部２側の単位面積当たりの抵抗値よりも高くすることができる。   As shown in FIG. 13, the contact hole 23 at the end 26 a of the contact 26 has a plurality of openings like a via hole, and the opening area is reduced toward the outer peripheral region 3 side. Thereby, in the contact 26, the resistance value per unit area of the end portion 26a on the outer peripheral region portion 3 side in the element portion 2 is set higher than the resistance value per unit area on the element portion 2 side than the end portion 26a. Can do.

なお、コンタクト２６の端部２６ａにおけるコンタクトホール２３は、複数の開口部とされていれば各開口部が同じ開口面積とされていても、コンタクト２６において素子部２のうち外周領域部３側の端部２６ａの単位面積当たりの抵抗値を、端部２６ａよりも素子部２側の単位面積当たりの抵抗値よりも高くすることができる
そして、上記各実施形態では、支持基板１０の上にドリフト層１１が形成された構造について説明したが、支持基板１０の上にフィールドストップ層等のバッファー層が設けられる場合もある。この場合は、バッファー層はドリフト層１１のうち支持基板１０側に設けられた層であるとすることができる。すなわち、バッファー層をドリフト層１１の一部とする。これにより、支持基板１０はドリフト層１１（つまりバッファー層）と接触し、当該ドリフト層１１よりも高不純物濃度とされ、チャネル領域１２から離間して形成されていると言える。 Note that the contact hole 23 at the end 26a of the contact 26 has a plurality of openings, and even if each opening has the same opening area, the contact 26 has an element area 2 on the outer peripheral area 3 side. The resistance value per unit area of the end portion 26a can be made higher than the resistance value per unit area on the element unit 2 side than the end portion 26a. Although the structure in which the layer 11 is formed has been described, a buffer layer such as a field stop layer may be provided on the support substrate 10 in some cases. In this case, the buffer layer can be a layer provided on the support substrate 10 side in the drift layer 11. That is, the buffer layer is part of the drift layer 11. Thus, it can be said that the support substrate 10 is in contact with the drift layer 11 (that is, the buffer layer), has a higher impurity concentration than the drift layer 11, and is formed away from the channel region 12.

上記各実施形態では、素子部２はセル領域とダイオード領域とを備えている例を説明したが、ダイオード領域は備えられていなくてもよい。この場合は、コンタクト２６のうちのセル領域の外縁部が特許請求の範囲の「端部」に相当する。   In each of the above embodiments, the example in which the element unit 2 includes the cell region and the diode region has been described, but the diode region may not be provided. In this case, the outer edge portion of the cell region of the contact 26 corresponds to an “end portion” in the claims.

２ 素子部
３ 外周領域部
１０ 支持基板（第２不純物領域）
１１ ドリフト層
１２ チャネル領域
１３ 半導体基板
１４ 半導体基板の一面
１５ 半導体基板の他面
１９ ソース領域（第１不純物領域）
２１ 第２ボディ領域（ボディ領域）
２２ 層間膜
２４ ソース電極（第１電極）
２５ ドレイン電極（第２電極）
２６ コンタクト
２６ａ コンタクトの端部 2 Element portion 3 Outer peripheral region portion 10 Support substrate (second impurity region)
11 Drift layer 12 Channel region 13 Semiconductor substrate 14 One surface of semiconductor substrate 15 Other surface of semiconductor substrate 19 Source region (first impurity region)
21 Second body region (body region)
22 Interlayer film 24 Source electrode (first electrode)
25 Drain electrode (second electrode)
26 contact 26a end of contact

Claims (12)

第１導電型のドリフト層（１１）と、
前記ドリフト層（１１）上に形成された第２導電型のチャネル領域（１２）と、
前記チャネル領域（１２）内における当該チャネル領域（１２）の表層部に形成され、当該チャネル領域（１２）を挟んで前記ドリフト層（１１）から離間して形成され、前記ドリフト層（１１）より高不純物濃度とされた第１導電型の第１不純物領域（１９）と、
前記第１不純物領域（１９）と前記ドリフト層（１１）との間に挟まれた前記チャネル領域（１２）の表面にゲート絶縁膜（１７）を介して形成されたゲート電極（１８）と、
前記ドリフト層（１１）と接触し、当該ドリフト層（１１）よりも高不純物濃度とされ、前記チャネル領域（１２）から離間して形成された第１導電型または第２導電型の第２不純物領域（１０）と、
前記第１不純物領域（１９）および前記チャネル領域（１２）と電気的に接続された第１電極（２４）と、
前記第２不純物領域（１０）と電気的に接続された第２電極（２５）と、を有し、
前記チャネル領域（１２）のうち、前記ゲート絶縁膜（１７）を挟んで前記ゲート電極（１８）と反対側に位置する部分に反転型のチャネルを形成し、当該チャネルを通じて前記第１電極（２４）と前記第２電極（２５）の間に電流を流す絶縁ゲート構造の半導体素子を備えた素子部（２）と、
前記素子部（２）の外周に設けられた外周領域部（３）と、を備えた半導体装置であって、
前記素子部（２）は、前記第１電極（２４）が前記第１不純物領域（１９）および前記チャネル領域（１２）と電気的に接続された部分であるコンタクト（２６）を備えており、
前記コンタクト（２６）は、前記第１電極（２４）が前記第１不純物領域（１９）および前記チャネル領域（１２）と電気的に接続された一面（１４）において、前記外周領域部（３）側の端部（２６ａ）の単位面積当たりの抵抗値が、前記端部（２６ａ）よりも前記素子部（２）側の単位面積当たりの抵抗値よりも高いことを特徴とする半導体装置。 A first conductivity type drift layer (11);
A second conductivity type channel region (12) formed on the drift layer (11);
Formed in the surface layer portion of the channel region (12) in the channel region (12), spaced apart from the drift layer (11) across the channel region (12), and from the drift layer (11) A first impurity region (19) of a first conductivity type having a high impurity concentration;
A gate electrode (18) formed on the surface of the channel region (12) sandwiched between the first impurity region (19) and the drift layer (11) via a gate insulating film (17);
A second impurity of a first conductivity type or a second conductivity type that is in contact with the drift layer (11), has a higher impurity concentration than the drift layer (11), and is formed away from the channel region (12). Region (10);
A first electrode (24) electrically connected to the first impurity region (19) and the channel region (12);
A second electrode (25) electrically connected to the second impurity region (10),
An inversion channel is formed in a portion of the channel region (12) located on the opposite side of the gate electrode (18) with the gate insulating film (17) in between, and the first electrode (24) is formed through the channel. ) And the second electrode (25), an element portion (2) including a semiconductor element having an insulated gate structure for passing a current;
An outer peripheral region (3) provided on the outer periphery of the element portion (2), and a semiconductor device comprising:
The element portion (2) includes a contact (26) that is a portion where the first electrode (24) is electrically connected to the first impurity region (19) and the channel region (12).
The contact (26) includes the outer peripheral region (3) on one surface (14) where the first electrode (24) is electrically connected to the first impurity region (19) and the channel region (12). A semiconductor device characterized in that a resistance value per unit area of the end portion (26a) on the side is higher than a resistance value per unit area on the element portion (2) side than the end portion (26a). 前記素子部（２）は、前記一面（１４）に層間膜（２２）を備え、前記層間膜（２２）から前記第１不純物領域（１９）の一部および前記チャネル領域（１２）の一部が露出する前記層間膜（２２）の開口部が前記コンタクト（２６）とされており、
前記層間膜（２２）の開口部のうち前記コンタクト（２６）の端部（２６ａ）における開口幅が、前記層間膜（２２）の開口部のうち前記端部（２６ａ）よりも前記素子部（２）側における開口幅よりも狭いことにより、前記コンタクト（２６）は、前記一面（１４）において、前記外周領域部（３）側の端部（２６ａ）の単位面積当たりの抵抗値が、前記端部（２６ａ）よりも前記素子部（２）側の単位面積当たりの抵抗値よりも高いことを特徴とする請求項１に記載の半導体装置。 The element part (2) includes an interlayer film (22) on the one surface (14), and a part of the first impurity region (19) and a part of the channel region (12) from the interlayer film (22). An opening portion of the interlayer film (22) where is exposed is the contact (26);
Of the openings of the interlayer film (22), the opening width at the end (26a) of the contact (26) is larger than that of the end (26a) of the opening of the interlayer film (22). 2) Since the contact (26) is narrower than the opening width on the side, the resistance value per unit area of the end (26a) on the outer peripheral region (3) side on the one surface (14) is 2. The semiconductor device according to claim 1, wherein the resistance value is higher than a resistance value per unit area on the element part (2) side than the end part (26 a). 前記層間膜（２２）の開口幅は、前記コンタクト（２６）の端部（２６ａ）の最先端に向かって段階的に狭くなっていることを特徴とする請求項２に記載の半導体装置。   3. The semiconductor device according to claim 2, wherein the opening width of the interlayer film (22) is gradually reduced toward the forefront of the end (26a) of the contact (26). 前記層間膜（２２）の開口幅は、前記コンタクト（２６）の端部（２６ａ）の最先端に向かって連続的に狭くなっていることを特徴とする請求項２に記載の半導体装置。   3. The semiconductor device according to claim 2, wherein the opening width of the interlayer film (22) is continuously narrowed toward the forefront of the end (26a) of the contact (26). 前記素子部（２）は、前記チャネル領域（１２）のうちの前記第１電極（２４）側に前記チャネル領域（１２）よりも不純物濃度が高いと共に前記第１電極（２４）と電気的に接続された第２導電型のボディ領域（２１）を備えており、
前記ボディ領域（２１）のうちの前記コンタクト（２６）の端部（２６ａ）における不純物濃度が、前記コンタクト（２６）の端部（２６ａ）よりも前記素子部（２）側における不純物濃度よりも低いことにより、前記コンタクト（２６）は、前記一面（１４）において、前記外周領域部（３）側の端部（２６ａ）の単位面積当たりの抵抗値が、前記端部（２６ａ）よりも前記素子部（２）側の単位面積当たりの抵抗値よりも高いことを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。 The element portion (2) has an impurity concentration higher than that of the channel region (12) on the first electrode (24) side of the channel region (12) and is electrically connected to the first electrode (24). A second conductivity type body region (21) connected,
The impurity concentration at the end portion (26a) of the contact (26) in the body region (21) is higher than the impurity concentration at the element portion (2) side than the end portion (26a) of the contact (26). Since the contact (26) is low, the resistance value per unit area of the end portion (26a) on the outer peripheral region portion (3) side of the one surface (14) is higher than that of the end portion (26a). 5. The semiconductor device according to claim 1, wherein the semiconductor device has a resistance value higher than a resistance value per unit area on the element portion (2) side. 第１導電型のドリフト層（１１）と、
前記ドリフト層（１１）の表層部に互いに離間して形成されている複数の第２導電型のチャネル領域（１２）と、
隣接する前記チャネル領域（１２）において、一方の前記チャネル領域（１２）に形成され、前記ドリフト層（１１）よりも高不純物濃度とされた第１導電型の第１不純物領域（１９）と、
隣接する前記チャネル領域（１２）において、他方の前記チャネル領域（１２）に形成され、前記ドリフト層（１１）よりも高不純物濃度とされた第１導電型の第２不純物領域（１０）と、
前記チャネル領域（１２）の表面にゲート絶縁膜（１７）を介して形成されたゲート電極（１８）と、
前記第１不純物領域（１９）と電気的に接続された第１電極（２４）と、
前記第２不純物領域（１０）と電気的に接続された第２電極（２５）と、を有し、
前記チャネル領域（１２）のうち、前記ゲート絶縁膜（１７）を挟んで前記ゲート電極（１８）と反対側に位置する部分に反転型のチャネルを形成し、当該チャネルを通じて前記第１電極（２４）と前記第２電極（２５）の間に電流を流す絶縁ゲート構造の半導体素子を備えた素子部（２）と、
前記素子部（２）の外周に設けられた外周領域部（３）と、を備えた半導体装置であって、
前記素子部（２）は、前記第１電極（２４）が前記第１不純物領域（１９）および当該第１不純物領域（１９）が形成されている前記チャネル領域（１２）と電気的に接続された部分であるコンタクト（２６）と、前記第２電極（２５）が前記第２不純物領域（１０）および当該第２不純物領域（１０）が形成されている前記チャネル領域（１２）と電気的に接続された部分であるコンタクト（２６）とを備えており、
前記コンタクト（２６）は、前記第１電極（２４）が前記第１不純物領域（１９）および当該第１不純物領域（１９）が形成されている前記チャネル領域（１２）と電気的に接続された一面（１４）と、前記第２電極（２５）が前記第２不純物領域（１０）および当該第２不純物領域（１０）が形成されている前記チャネル領域（１２）と電気的に接続された一面（１４）とにおいて、前記外周領域部（３）側の端部（２６ａ）の単位面積当たりの抵抗値が、前記端部（２６ａ）よりも前記素子部（２）側の単位面積当たりの抵抗値よりも高いことを特徴とする半導体装置。 A first conductivity type drift layer (11);
A plurality of second conductivity type channel regions (12) formed in the surface layer portion of the drift layer (11) so as to be spaced apart from each other;
In the adjacent channel region (12), a first impurity region (19) of the first conductivity type formed in one of the channel regions (12) and having a higher impurity concentration than the drift layer (11),
In the adjacent channel region (12), a second impurity region (10) of the first conductivity type formed in the other channel region (12) and having a higher impurity concentration than the drift layer (11),
A gate electrode (18) formed on the surface of the channel region (12) via a gate insulating film (17);
A first electrode (24) electrically connected to the first impurity region (19);
A second electrode (25) electrically connected to the second impurity region (10),
An inversion channel is formed in a portion of the channel region (12) located on the opposite side of the gate electrode (18) with the gate insulating film (17) in between, and the first electrode (24) is formed through the channel. ) And the second electrode (25), an element portion (2) including a semiconductor element having an insulated gate structure for passing a current;
An outer peripheral region (3) provided on the outer periphery of the element portion (2), and a semiconductor device comprising:
In the element portion (2), the first electrode (24) is electrically connected to the first impurity region (19) and the channel region (12) in which the first impurity region (19) is formed. And the second electrode (25) are electrically connected to the channel region (12) in which the second impurity region (10) and the second impurity region (10) are formed. A contact (26) which is a connected part,
In the contact (26), the first electrode (24) is electrically connected to the first impurity region (19) and the channel region (12) in which the first impurity region (19) is formed. One surface (14) and the second electrode (25) are electrically connected to the second impurity region (10) and the channel region (12) in which the second impurity region (10) is formed. (14), the resistance value per unit area of the end portion (26a) on the outer peripheral region portion (3) side is a resistance per unit area on the element portion (2) side than the end portion (26a). A semiconductor device characterized by being higher than the value. 前記素子部（２）は、前記一面（１４）に層間膜（２２）を備え、前記層間膜（２２）から前記第１不純物領域（１９）の一部、前記第２不純物領域（１０）の一部および前記チャネル領域（１２）の一部が露出する前記層間膜（２２）の開口部が前記コンタクト（２６）とされており、
前記層間膜（２２）の開口部のうち前記コンタクト（２６）の端部（２６ａ）における開口幅が、前記層間膜（２２）の開口部のうち前記端部（２６ａ）よりも前記素子部（２）側における開口幅よりも狭いことにより、前記コンタクト（２６）は、前記一面（１４）において、前記外周領域部（３）側の端部（２６ａ）の単位面積当たりの抵抗値が、前記端部（２６ａ）よりも前記素子部（２）側の単位面積当たりの抵抗値よりも高いことを特徴とする請求項６に記載の半導体装置。 The element portion (2) includes an interlayer film (22) on the one surface (14), and a part of the first impurity region (19) to the second impurity region (10) from the interlayer film (22). An opening of the interlayer film (22) from which a part and a part of the channel region (12) are exposed serves as the contact (26),
Of the openings of the interlayer film (22), the opening width at the end (26a) of the contact (26) is larger than that of the end (26a) of the opening of the interlayer film (22). 2) Since the contact (26) is narrower than the opening width on the side, the resistance value per unit area of the end (26a) on the outer peripheral region (3) side on the one surface (14) is The semiconductor device according to claim 6, wherein a resistance value per unit area on the element part (2) side is higher than an end part (26 a). 前記層間膜（２２）の開口幅は、前記コンタクト（２６）の端部（２６ａ）の最先端に向かって段階的に狭くなっていることを特徴とする請求項７に記載の半導体装置。   The semiconductor device according to claim 7, wherein the opening width of the interlayer film (22) is gradually reduced toward the forefront of the end (26a) of the contact (26). 前記層間膜（２２）の開口幅は、前記コンタクト（２６）の端部（２６ａ）の最先端に向かって連続的に狭くなっていることを特徴とする請求項７に記載の半導体装置。   The semiconductor device according to claim 7, wherein the opening width of the interlayer film (22) is continuously narrowed toward the forefront of the end (26a) of the contact (26). 前記素子部（２）は、前記チャネル領域（１２）に前記チャネル領域（１２）よりも不純物濃度が高いと共に前記第１電極（２４）または前記第２電極（２５）と電気的に接続された第２導電型のボディ領域（２１）を備えており、
前記ボディ領域（２１）のうちの前記コンタクト（２６）の端部（２６ａ）における不純物濃度が、前記コンタクト（２６）の端部（２６ａ）よりも前記素子部（２）側における不純物濃度よりも低いことにより、前記コンタクト（２６）は、前記一面（１４）において、前記外周領域部（３）側の端部（２６ａ）の単位面積当たりの抵抗値が、前記端部（２６ａ）よりも前記素子部（２）側の単位面積当たりの抵抗値よりも高いことを特徴とする請求項６ないし９のいずれか１つに記載の半導体装置。 The element part (2) has a higher impurity concentration than the channel region (12) in the channel region (12) and is electrically connected to the first electrode (24) or the second electrode (25). A body region (21) of the second conductivity type,
The impurity concentration at the end portion (26a) of the contact (26) in the body region (21) is higher than the impurity concentration at the element portion (2) side than the end portion (26a) of the contact (26). Since the contact (26) is low, the resistance value per unit area of the end portion (26a) on the outer peripheral region portion (3) side of the one surface (14) is higher than that of the end portion (26a). The semiconductor device according to claim 6, wherein the semiconductor device has a resistance value higher than a resistance value per unit area on the element portion (2) side. 前記素子部（２）の全体で、前記コンタクト（２６）の端部（２６ａ）の抵抗値が、前記端部（２６ａ）よりも前記素子部（２）側の抵抗値よりも高くされていることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。   The resistance value of the end portion (26a) of the contact (26) is higher than the resistance value on the element portion (2) side than the end portion (26a) in the entire element portion (2). The semiconductor device according to claim 1, wherein: 前記ドリフト層（１１）には一方向を長手方向とするトレンチ（２９）が形成され、当該トレンチ（１１）内には第２導電型の領域（３０）が埋め込まれており、
前記ドリフト層（１１）のうち前記トレンチ（２９）の間に残された部分である第１導電型の領域（３１）と前記第２導電型の領域（３０）とによってスーパージャンクション構造が構成されていることを特徴とする請求項１ないし１１のいずれか１つに記載の半導体装置。
A trench (29) having a longitudinal direction in one direction is formed in the drift layer (11), and a second conductivity type region (30) is embedded in the trench (11).
A super junction structure is constituted by the first conductivity type region (31) and the second conductivity type region (30) which are portions of the drift layer (11) left between the trenches (29). The semiconductor device according to claim 1, wherein the semiconductor device is provided.
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