JP2012142670A - Mobile communication terminal test device and mobile communication terminal test method - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To accurately synchronize a reception signal in the case that a power ratio of the DPCCH to the power of the whole signal reduces due to a power boost.SOLUTION: A receiving unit comprises: an A/D conversion unit which samples a reception signal at a predetermined period, and outputs at least first, second, and third sampling signals; a correction coefficient calculation unit which obtains a first power value by adding up the power values of first sampling signals at first and second physical channels, obtains a second power value by adding up the power values of second sampling signals at the first and second physical channels, obtains a third power value by adding up the power values of third sampling signals at the first and second physical channels, and calculates a correction coefficient based on the first power value, second power value, and third power value; a timing correction unit for correcting a deviation along the time axis of the reception signal according to a first correction coefficient; and a first inverse diffusion unit.

Description

本発明は、基地局と同様の機能を有する試験装置であって、携帯電話機などの移動体通信端末から送信される被試験信号を解析する技術に関し、特に被試験信号の同期に係る技術に関する。   The present invention relates to a test apparatus having a function similar to that of a base station, and relates to a technique for analyzing a signal under test transmitted from a mobile communication terminal such as a mobile phone, and more particularly to a technique related to synchronization of a signal under test.

第３世代の移動通信システムにおける無線通信方式の一つとして、Ｗ−ＣＤＭＡ（Ｗｉｄｅｂａｎｄ Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ 広帯域符号分割多重接続）が規格化されている。   As one of the wireless communication systems in the third generation mobile communication system, W-CDMA (Wideband Code Division Multiple Access wideband code division multiple access) is standardized.

さらに、このＷ−ＣＤＭＡを基礎として、ダウンリンクのデータ通信速度を向上させた第３．５世代の移動通信システム（３．５Ｇ）のＨＳＤＰＡ（Ｈｉｇｈ Ｓｐｅｅｄ Ｄｏｗｎｌｉｎｋ Ｐａｃｋｅｔ Ａｃｃｅｓｓ）の規格化がなされている。   Furthermore, based on this W-CDMA, HSDPA (High Speed Downlink Packet Access) standardization of the 3.5th generation mobile communication system (3.5G) with improved downlink data communication speed has been made. .

また、このＨＳＤＰＡに対して、アップリンクのデータ通信速度を向上させたＨＳＵＰＡ（Ｈｉｇｈ Ｓｐｅｅｄ Ｕｐｌｉｎｋ Ｐａｃｋｅｔ Ａｃｃｅｓｓ）の通信方式が規格化されている。   In addition, a communication system of HSUPA (High Speed Uplink Packet Access) in which an uplink data communication speed is improved is standardized for this HSDPA.

このＨＳＵＰＡの通信方式においては、基地局Ｕ１と各利用者が所持する移動体通信端末Ｕ２との間で通信を行い、送受される信号内には送受信されるデータや制御情報が多重化されて組込まれている。   In this HSUPA communication system, communication is performed between the base station U1 and the mobile communication terminal U2 possessed by each user, and transmitted and received signals and control information are multiplexed in the transmitted and received signals. It is incorporated.

すなわち、移動体通信端末Ｕ２から基地局Ｕ１へ送信される信号が上り信号（Ｕｐｌｉｎｋ）であり、基地局Ｕ１から移動体通信端末Ｕ２へ送信される信号が下り信号（Ｄｏｗｎｌｉｎｋ）である。   That is, the signal transmitted from the mobile communication terminal U2 to the base station U1 is an uplink signal (Uplink), and the signal transmitted from the base station U1 to the mobile communication terminal U2 is a downlink signal (Downlink).

Ｗ−ＣＤＭＡ通信方式における上り信号は、送信すべきデータを含むデータチャネルＤＰＤＣＨ（Ｄｅｄｉｃａｔｅｄ Ｐｈｙｓｉｃａｌ Ｄａｔａ Ｃｈａｎｎｅｌ）及び、制御情報を含む制御チャネルＤＰＣＣＨ（Ｄｅｄｉｃａｔｅｄ Ｐｈｙｓｉｃａｌ Ｃｏｎｔｒｏｌ Ｃｈａｎｎｅｌ）を含む。これらはそれぞれ、指定された拡散符号でスペクトラム拡散されたのち加算される。加算された出力は高周波に変換された後、アンテナから無線電波としてオンエアされる。   The uplink signal in the W-CDMA communication scheme includes a data channel DPDCH (Dedicated Physical Data Channel) including data to be transmitted and a control channel DPCCH (Dedicated Physical Control Channel) including control information. Each of these is added after being spread spectrum by a designated spreading code. The added output is converted to a high frequency and then on-air as a radio wave from the antenna.

ＨＳＤＰＡとＨＳＵＰＡとの各通信方式の上り信号には、前述したＷ−ＣＤＭＡのデータチャネルＤＰＤＣＨ、制御チャネルＤＰＣＣＨに加えて、拡張されたＨＳＤＰＡによる制御チャネルＨＳ−ＤＰＣＣＨ（Ｈｉｇｈ ｓｐｅｅｄ Ｄｅｄｉｃａｔｅｄ Ｐｈｙｓｉｃａｌ Ｃｏｎｔｒｏｌ Ｃｈａｎｎｅｌ）、ＨＳＵＰＡのデータチャネルＥ−ＤＰＤＣＨ（Ｅｎｈａｎｃｅｄ Ｄｅｄｉｃａｔｅｄ Ｐｈｙｓｉｃａｌ Ｄａｔａ Ｃｈａｎｎｅｌ）、制御チャネルＥ−ＤＰＣＣＨ（Ｅｎｈａｎｃｅｄ Ｄｅｄｉｃａｔｅｄ Ｐｈｙｓｉｃａｌ Ｃｏｎｔｒｏｌ Ｃｈａｎｎｅｌ）の合計５個の物理チャネルが組込まれている。これらはそれぞれ、指定された拡散符号でスペクトラム拡散されたのち加算される。   In addition to the aforementioned W-CDMA data channel DPDCH and control channel DPCCH, the uplink signal of each communication method of HSDPA and HSUPA includes a control channel HS-DPCCH (High speed Dedicated Physical Channel) based on the extended HSDPA, A total of five physical channels of HSUPA data channel E-DPDCH (Enhanced Dedicated Physical Data Channel) and control channel E-DPCCH (Enhanced Dedicated Physical Control Channel) are incorporated. Each of these is added after being spread spectrum by a designated spreading code.

なお、データチャネルと制御チャネルとは物理チャネルを構成する。   Note that the data channel and the control channel constitute a physical channel.

そして、これらの５個の物理チャネルは、図１１に示すように、上り信号（ｕｐｌｉｎｋ）と、下り信号（ｄｏｗｎｌｉｎｋ）毎に、個別に設けられ、上り信号（ｕｐｌｉｎｋ）の各物理チャネルと下り信号（ｄｏｗｎｌｉｎｋ）の各物理チャネルとは、異なる周波数帯域に設定されている。   As shown in FIG. 11, these five physical channels are individually provided for each uplink signal (downlink) and each downlink signal (downlink), and each physical channel and downlink signal of the uplink signal (uplink) are provided. (Downlink) physical channels are set to different frequency bands.

ここで、上り信号（ｕｐｌｉｎｋ）には５個の物理チャネルがあり、それぞれ、符号多重化されているので、各物理チャネルは、図１１に示すように電力方向に積み重ねられている。   Here, the uplink signal (uplink) has five physical channels, and each of them is code-multiplexed. Therefore, each physical channel is stacked in the power direction as shown in FIG.

一方で、移動体通信端末Ｕ２から受信した信号と移動体通信端末試験装置の内部のタイミングとを同期させる方法としてＥａｒｌｙ−ｌａｔｅ ｇａｔｅ法という技術が知られている。この技術はＤＰＣＣＨの信号を用いてシンボルタイミングを同期させる。図１２は、Ｅａｒｌｙ−ｌａｔｅ ｇａｔｅ法による補正の内容を説明するために、サンプリング信号と相関電力の関係を示したグラフである。Ｅａｒｌｙ−ｌａｔｅ ｇａｔｅ法では、チップ（Ｃｈｉｐ）レートの信号を５倍の周波数（即ち、１／５の周期）でオーバーサンプリングしサンプリング信号とする。例えば図１２のＬ１は、オーバーサンプリングされる前の１チップ分の信号を示している。そのうえで、５つのサンプリング信号中でパワーが最大となるサンプリング信号、即ち、図１２のサンプリング信号５ｎをセンター（Ｃｅｎｔｅｒ）として特定する。しかしながら図１２に示すように、サンプリング信号５ｎは、必ずしも同期点であるチップ中心Ｌ３を示しているとは限らない。そのためＥａｒｌｙ−ｌａｔｅ ｇａｔｅ法では、センターの両側のサンプリング信号５ｎ−１及び５ｎ＋１それぞれの電力から、図１２のＬ２で示されたサンプリング信号５ｎ−１及び５ｎ＋１の電力差を算出し、この電力差から同期点とのずれｔ０を検出する。なお以降では、「受信信号を同期させる」と記載した場合、特に同期の対象が記載されていない場合は、受信し信号と移動体通信端末試験装置の内部のタイミングとを同期させることを意味するものとする。移動体通信端末試験装置は、この同期したタイミングを基準として、受信信号の復号や解析を行う。   On the other hand, a technique called the Early-late gate method is known as a method for synchronizing the signal received from the mobile communication terminal U2 and the internal timing of the mobile communication terminal test apparatus. This technique uses the DPCCH signal to synchronize the symbol timing. FIG. 12 is a graph showing the relationship between the sampling signal and the correlation power in order to explain the content of correction by the early-late gate method. In the early-late gate method, a chip rate signal is oversampled at a frequency five times (that is, a period of 1/5) to obtain a sampling signal. For example, L1 in FIG. 12 indicates a signal for one chip before being oversampled. Then, the sampling signal having the maximum power among the five sampling signals, that is, the sampling signal 5n in FIG. 12 is specified as the center. However, as shown in FIG. 12, the sampling signal 5n does not necessarily indicate the chip center L3 which is a synchronization point. Therefore, in the early-late gate method, the power difference between the sampling signals 5n-1 and 5n + 1 indicated by L2 in FIG. 12 is calculated from the powers of the sampling signals 5n-1 and 5n + 1 on both sides of the center, and from this power difference A deviation t0 from the synchronization point is detected. In the following description, when “synchronize the received signal” is described, it means that the received signal is synchronized with the internal timing of the mobile communication terminal test apparatus, particularly when the synchronization target is not described. Shall. The mobile communication terminal test apparatus decodes and analyzes the received signal based on this synchronized timing.

ＷＯ２００８／０５３８４５WO2008 / 053845 特開２００３−１６３６１３号公報JP 2003-163613 A

３ＧＰＰ（３ｒｄ． Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ）により、変調方式が１６ＱＡＭまで拡張されたＨＳＰＡ Ｅｖｏｌｕｔｉｏｎが規格化された。このＨＳＰＡ Ｅｖｏｌｕｔｉｏｎでは、パワーブースト（ＰｏｗｅｒＢｏｏｓｔ）と呼ばれる、ＨＳＰＡのアップリンクであるＨＳＵＰＡのチャネルパワーを上げることが規格化されている。このＰｏｗｅｒＢｏｏｓｔにより、例えばＥ−ＤＰＤＣＨやＥ−ＤＰＣＣＨのチャネルパワーを必要に応じて上げることが可能となる。   3GPP (3rd. Generation Partnership Project) has standardized HSPA Evolution in which the modulation scheme is extended to 16QAM. In this HSPA Evolution, it is standardized to increase the channel power of HSUPA, which is an uplink of HSPA, called power boost. With this PowerBoost, for example, the channel power of E-DPDCH or E-DPCCH can be increased as necessary.

しかしながら、ＰｏｗｅｒＢｏｏｓｔにより信号全体の電力値が高くなり、信号全体の電力に対するＤＰＣＣＨの電力の比率が低下する。そのため、ＤＰＣＣＨに他のチャネルのノイズが回り込み、シンボルタイミングの同期の精度が低下するという問題が発生する。   However, due to PowerBoost, the power value of the entire signal increases, and the ratio of the DPCCH power to the power of the entire signal decreases. For this reason, the noise of other channels wraps around the DPCCH, resulting in a problem that the accuracy of symbol timing synchronization is lowered.

本発明は上記問題を解決するものであり、パワーブーストにより信号全体の電力に対するＤＰＣＣＨの電力の比率が低下した場合においても、受信信号を精度よく同期させることが可能な移動体通信端末試験装置の提供を目的とする。   The present invention solves the above-described problem. A mobile communication terminal test apparatus capable of accurately synchronizing received signals even when the ratio of DPCCH power to total signal power is reduced by power boosting. For the purpose of provision.

ここでは、ＤＰＣＣＨを含む物理チャネルを第１の物理チャネルと呼び、Ｅ−ＤＰＣＣＨを含む物理チャネルを第２の物理チャネルと呼ぶ。
上記目的を達成するために、請求項１に記載の発明は、符号分割多重通信方式に基づいた複数のチップを含むフレームで構成される第１の物理チャネルと、前記第１の物理チャネルと同一のフレーム構成を有し第１の物理チャネルとは異なる第２の物理チャネルとを含んで構成された受信信号を、移動体通信端末（Ｕ２）から受信する受信部（Ｕ１１）と、前記受信信号を解析する解析部（Ｕ１２）と、を備えた移動体通信端末試験装置であって、前記受信部は、前記受信信号に含まれる１チップを所定周期でサンプリングし、サンプリングの順にサンプリングされた少なくとも第１のサンプリング信号、第２のサンプリング信号、及び第３のサンプリング信号を出力するＡ／Ｄ変換部（１１）と、前記第１の物理チャネルにおける前記第１のサンプリング信号の電力値と、前記第２の物理チャネルにおける前記第１のサンプリング信号の電力値とを加算して第１の電力値を求め、前記第１の物理チャネルにおける前記第２のサンプリング信号の電力値と、前記第２の物理チャネルにおける前記第２のサンプリング信号の電力値とを加算して第２の電力値を求め、前記第１の物理チャネルにおける前記第３のサンプリング信号の電力値と、前記第２の物理チャネルにおける前記第３のサンプリング信号の電力値とを加算して第３の電力値を求め、前記第１の電力値と前記第２の電力値との差を、前記第１の電力値、前記第２の電力値、及び前記第３の電力値の和で除算することで第１の補正係数を算出する補正量算出部（１５）と、前記第１の補正係数に応じて、所定のタイミングに対する前記受信信号の時間軸に沿ったずれを補正するタイミング補正部（１４）と、前記タイミング補正部により時間軸に沿ったずれが補正された前記受信信号から、前記第１の物理チャネルにおける信号及び前記第２の物理チャネルにおける信号を区別して出力する第１の逆拡散部（５）と、を備え、前記解析部は、前記第１の逆拡散部からの出力に基づいて前記受信信号を解析することを特徴とする移動体通信端末試験装置である。
また、請求項２に記載の発明は、請求項１に記載の移動体通信端末試験装置であって、前記補正量算出部は、前記第１のサンプリング信号、前記第２のサンプリング信号、及び前記第３のサンプリング信号のそれぞれを逆拡散して、前記第１物理チャネル及び前記第２の物理チャネルに分けて、第１の出力、第２の出力、及び第３の出力を出力する第２の逆拡散部（１５２）と、前記第１の出力、前記第２の出力、及び前記第３の出力それぞれを個別に、前記第１物理チャネル及び前記第２の物理チャネルそれぞれについて複数のチップ分加算する第１の加算部（１５３）と、前記第１の加算部で加算された前記第１の出力、前記第２の出力、及び前記第３の出力それぞれの電力値を、前記第１物理チャネル及び前記第２の物理チャネルそれぞれについて算出するパワー算出部（１５４）と、を備えていることを特徴とする。
また、請求項３に記載の発明は、請求項２に記載の移動体通信端末試験装置であって、前記受信部は、あらかじめ決められた試験の条件に基づき前記所定のタイミングを生成するタイミング生成部（３）と、当該所定のタイミングに基づき拡散コードを生成するコード生成部（４）と、を備え、前記Ａ／Ｄ変換部は、前記タイミング生成部が特定した前記所定のタイミングに基づき前記所定周期を特定し、前記受信信号に含まれる１チップを当該所定周期でサンプリングし、前記第１の逆拡散部は、前記拡散コードに基づき、前記タイミング補正部により時間軸に沿ったずれが補正された前記受信信号を逆拡散することで、前記第１の物理チャネルにおける信号及び前記第２の物理チャネルにおける信号を区別して出力し、前記第２の逆拡散部は、前記拡散コードに基づき、前記第１のサンプリング信号、前記第２のサンプリング信号、及び前記第３のサンプリング信号のそれぞれを逆拡散して、前記第１物理チャネル及び前記第２の物理チャネルに分けて、第１の出力、第２の出力、及び第３の出力を出力することを特徴とする。
また、請求項４に記載の発明は、請求項２または請求項３に記載の移動体通信端末試験装置であって、前記複数のチップ分の前記第１の出力、前記第２の出力、及び前記第３の出力それぞれの位相を、前記複数のチップの先頭に位置する前記第１の出力の位相にあわせて加算することを特徴とする。
また、請求項５に記載の発明は、請求項４に記載の移動体通信端末試験装置であって、前記第１の加算部は、前記複数のチップのうち先頭に位置するチップに対応する前記第１の出力の電力値を基準電力値として、前記複数のチップのうち２番目以降のチップに対応する前記第１の出力ごとに、当該第１の出力の電力値及び位相を反転させた当該第１の出力の電力値それぞれに前記基準電力値を加算したうえで比較し、電力値の高い方の出力に対応する位相を特定する比較部（１５３３）と、前記チップごとに、前記第１の出力及び位相を反転させた前記第１の出力のうち、前記特定された位相に対応する方を出力する第１のセレクタ（１５３４ａ）と、前記チップごとに、前記第２の出力及び位相を反転させた前記第２の出力のうち、前記特定された位相に対応する方を出力する第２のセレクタ（１５３４ｂ）と、前記チップごとに、前記第３の出力及び位相を反転させた前記第３の出力のうち、前記特定された位相に対応する方を出力する第３のセレクタ（１５３４ｃ）と、を備え、前記第１のセレクタ、前記第２のセレクタ、及び前記第３のセレクタそれぞれからの出力それぞれを個別に前記複数のチップ分加算することを特徴とする。
また、請求項６に記載の発明は、請求項１乃至請求項５のいずれかに記載の移動体通信端末試験装置であって、前記受信信号は、所定数のチップで構成される複数のシンボルを含み、前記受信部は、位相同期処理部（６）を備え、前記位相同期処理部は、前記第１の逆拡散部から出力された前記第１の物理チャネルにおける信号を受け、当該信号を所定数のシンボル分加算することで第１の信号を算出する第２の加算部（６１１ａ）と、前記第１の逆拡散部から出力された前記第２の物理チャネルにおける信号を受け、当該信号を前記所定数のシンボル分加算することで第２の信号を算出する第３の加算部（６１１ｂ）と、前記第１の逆拡散部から出力された前記第１の物理チャネルにおける信号を受け、当該信号のうち、前記所定数のシンボルに含まれる既知のシンボルを加算することで第３の信号を算出するパイロットデータ加算部（６１２）と、前記第１の信号及び位相を反転させた前記第１の信号それぞれに前記第３の信号を加算したうえで、それぞれの電力値を算出して比較し、電力値の高い信号の位相を特定し、前記第１の信号及び位相を反転させた前記第１の信号のうち特定した位相に対応する信号を出力する第１の位相特定部（６１４ａ）と、前記第２の信号及び位相を反転させた前記第２の信号それぞれに前記第３の信号を加算したうえで、それぞれの電力値を算出して比較し、電力値の高い信号の位相を特定し、前記第２の信号及び位相を反転させた前記第２の信号のうち特定した位相に対応する信号を出力する第２の位相特定部（６１４ｂ）と、前記第１の位相特定部からの出力、及び前記第２の位相特定部からの出力それぞれの電力値を算出して比較し、電力値の高い方の出力を第２の補正係数とする位相補正係数特定部（６１５）と、前記第２の補正係数に基づき、所定の位相に対する前記受信信号の位相のずれを補正する位相補正部（６２）と、を備えたことを特徴とする。
また、請求項７に記載の発明は、請求項６に記載の移動体通信端末試験装置であって、前記第２の加算部及び第３の加算部はそれぞれ、前記所定数のシンボル分の信号それぞれの位相を、前記所定数のシンボル先頭に位置する信号の位相にあわせて加算することを特徴とする。
また、請求項８に記載の発明は、符号分割多重通信方式に基づいた複数のチップを含むフレームで構成される第１の物理チャネルと、前記第１の物理チャネルと同一のフレーム構成を有し第１の物理チャネルとは異なる第２の物理チャネルとで構成された受信信号を、移動体通信端末から受信する受信部と、前記受信信号を解析する解析部と、を備えた移動体通信端末試験装置を用いた移動体通信端末試験方法であって、前記受信信号に含まれる１チップを所定周期でサンプリングし、サンプリングの順にサンプリングされた少なくとも第１のサンプリング信号、第２のサンプリング信号、及び第３のサンプリング信号を出力するサンプリング段階と、前記受信信号に含まれる複数のチップについてそれぞれ前記サンプリング段階を行い、当該複数のチップそれぞれの前記第１のサンプリング信号、前記第２のサンプリング信号、及び前記第３のサンプリング信号を抽出する抽出段階と、前記第１の物理チャネルにおける前記第１のサンプリング信号の電力値と、前記第２の物理チャネルにおける前記第１のサンプリング信号の電力値とを加算して第１の電力値を求め、前記第１の物理チャネルにおける前記第２のサンプリング信号の電力値と、前記第２の物理チャネルにおける前記第２のサンプリング信号の電力値とを加算して第２の電力値を求め、前記第１の物理チャネルにおける前記第３のサンプリング信号の電力値と、前記第２の物理チャネルにおける前記第３のサンプリング信号の電力値とを加算して第３の電力値を求め、前記第１の電力値と前記第２の電力値との差を、前記第１の電力値、前記第２の電力値、及び前記第３の電力値の和で除算することで第１の補正係数を算出する補正係数算出段階と、前記第１の補正係数に応じて、所定のタイミングに対する前記受信信号の時間軸に沿ったずれを補正するタイミング補正段階と、を備えたことを特徴とする移動体通信端末試験方法である。 Here, the physical channel including the DPCCH is referred to as a first physical channel, and the physical channel including the E-DPCCH is referred to as a second physical channel.
In order to achieve the above object, the first aspect of the present invention is the same as the first physical channel configured by a frame including a plurality of chips based on a code division multiplex communication system, and the first physical channel. A reception unit (U11) for receiving a reception signal having a frame configuration of and including a second physical channel different from the first physical channel from the mobile communication terminal (U2), and the reception signal A mobile communication terminal test apparatus comprising: an analysis unit (U12) for analyzing at least one chip included in the received signal in a predetermined cycle, and at least the samples sampled in the order of sampling; An A / D converter (11) that outputs a first sampling signal, a second sampling signal, and a third sampling signal, and the first physical channel A power value of the sampling signal and a power value of the first sampling signal in the second physical channel are added to obtain a first power value, and the second sampling signal in the first physical channel is obtained. A power value and a power value of the second sampling signal in the second physical channel are added to obtain a second power value, and a power value of the third sampling signal in the first physical channel The third power value is obtained by adding the power value of the third sampling signal in the second physical channel, and the difference between the first power value and the second power value is calculated as the first power value. A correction amount calculation unit (15) that calculates a first correction coefficient by dividing by the sum of the power value of 1, the second power value, and the third power value; and the first correction coefficient Depending on the predetermined timing And a timing correction unit (14) for correcting a shift along the time axis of the received signal, and a signal in the first physical channel from the received signal whose shift along the time axis is corrected by the timing correction unit. And a first despreading unit (5) that distinguishes and outputs a signal in the second physical channel, and the analysis unit outputs the received signal based on the output from the first despreading unit. It is a mobile communication terminal test apparatus characterized by analyzing.
The invention according to claim 2 is the mobile communication terminal test apparatus according to claim 1, wherein the correction amount calculation unit includes the first sampling signal, the second sampling signal, and the Each of the third sampling signals is despread and divided into the first physical channel and the second physical channel to output a first output, a second output, and a third output. A despreading unit (152) and the first output, the second output, and the third output are individually added for a plurality of chips for each of the first physical channel and the second physical channel. A first adder (153) that performs power values of the first output, the second output, and the third output added by the first adder to the first physical channel. And the second physical channel that Power calculation unit for calculating the LES and (154), characterized in that it comprises.
The invention according to claim 3 is the mobile communication terminal test apparatus according to claim 2, wherein the receiving unit generates the predetermined timing based on a predetermined test condition. And a code generation unit (4) that generates a spreading code based on the predetermined timing, wherein the A / D conversion unit is based on the predetermined timing specified by the timing generation unit. A predetermined cycle is specified, one chip included in the received signal is sampled at the predetermined cycle, and the first despreading unit corrects a deviation along the time axis by the timing correction unit based on the spreading code. By despreading the received signal, the signal in the first physical channel and the signal in the second physical channel are distinguished and output, and the second despreading is performed. Is configured to despread each of the first sampling signal, the second sampling signal, and the third sampling signal based on the spreading code to the first physical channel and the second physical channel. The first output, the second output, and the third output are output separately.
The invention according to claim 4 is the mobile communication terminal test apparatus according to claim 2 or claim 3, wherein the first output, the second output, and the plurality of chips are provided. The phase of each of the third outputs is added in accordance with the phase of the first output located at the head of the plurality of chips.
The invention according to claim 5 is the mobile communication terminal test apparatus according to claim 4, wherein the first addition unit corresponds to the chip located at the head of the plurality of chips. The power value and phase of the first output are inverted for each of the first outputs corresponding to the second and subsequent chips of the plurality of chips, using the power value of the first output as a reference power value. The reference power value is added to each power value of the first output for comparison, and a comparison unit (1533) that identifies the phase corresponding to the output with the higher power value, and for each chip, the first The first selector (1534a) that outputs the one corresponding to the specified phase among the first output obtained by inverting the output and the phase of the output, and the second output and the phase for each chip. Of the second output inverted, the A second selector (1534b) that outputs the one corresponding to the determined phase, and the third output and the third output obtained by inverting the phase for each chip, to the specified phase. A third selector (1534c) for outputting the corresponding one, and individually adding the outputs from the first selector, the second selector, and the third selector for the plurality of chips, respectively. It is characterized by doing.
The invention according to claim 6 is the mobile communication terminal test apparatus according to any one of claims 1 to 5, wherein the received signal is a plurality of symbols configured by a predetermined number of chips. The reception unit includes a phase synchronization processing unit (6), and the phase synchronization processing unit receives the signal in the first physical channel output from the first despreading unit, and receives the signal. A second adder (611a) that calculates a first signal by adding a predetermined number of symbols, and a signal on the second physical channel output from the first despreader; Receiving a signal on the first physical channel output from the first despreading unit, and a third addition unit (611b) that calculates a second signal by adding the predetermined number of symbols Among the signals, the predetermined number of thin A pilot data adder (612) that calculates a third signal by adding known symbols included in the signal, and the third signal to each of the first signal and the first signal obtained by inverting the phase. After adding the signals, the respective power values are calculated and compared, the phase of the signal having a high power value is specified, and the specified phase of the first signal and the first signal obtained by inverting the phase The first phase specifying unit (614a) that outputs a signal corresponding to the second signal and the second signal and the second signal obtained by inverting the phase are added to the third signal, and each power is added. A value is calculated and compared, a phase of a signal having a high power value is specified, and a signal corresponding to the specified phase is output from the second signal and the second signal obtained by inverting the phase. A phase specifying unit (614b), and the first A phase correction coefficient specifying unit (which calculates and compares the power values of the output from the phase specifying unit and the output from the second phase specifying unit and uses the output with the higher power value as the second correction coefficient) 615) and a phase correction unit (62) for correcting a phase shift of the received signal with respect to a predetermined phase based on the second correction coefficient.
The invention according to claim 7 is the mobile communication terminal test apparatus according to claim 6, wherein each of the second adder and the third adder is a signal for the predetermined number of symbols. Each phase is added in accordance with the phase of the signal located at the head of the predetermined number of symbols.
The invention according to claim 8 has a first physical channel configured by a frame including a plurality of chips based on a code division multiplexing communication system, and has the same frame configuration as the first physical channel. A mobile communication terminal comprising: a reception unit configured to receive a reception signal composed of a second physical channel different from the first physical channel from a mobile communication terminal; and an analysis unit that analyzes the reception signal. A mobile communication terminal test method using a test apparatus, wherein one chip included in the received signal is sampled at a predetermined period, at least a first sampling signal sampled in the order of sampling, a second sampling signal, and Performing a sampling stage for outputting a third sampling signal and the sampling stage for each of a plurality of chips included in the received signal; An extraction stage for extracting the first sampling signal, the second sampling signal, and the third sampling signal for each of a plurality of chips; and a power value of the first sampling signal in the first physical channel; Adding a power value of the first sampling signal in the second physical channel to obtain a first power value, and a power value of the second sampling signal in the first physical channel; The second power value is obtained by adding the power value of the second sampling signal in the second physical channel, the power value of the third sampling signal in the first physical channel, and the second physical value. A power value of the third sampling signal in the channel is added to obtain a third power value, and a difference between the first power value and the second power value is calculated. A correction coefficient calculating step of calculating a first correction coefficient by dividing by the sum of the first power value, the second power value, and the third power value, and depending on the first correction coefficient And a timing correction step of correcting a deviation along a time axis of the received signal with respect to a predetermined timing.

本発明に係る移動体通信端末試験装置は、第１の物理チャネルの信号及び第２の物理チャネルの信号の電力を反映して受信信号の時間軸に沿ったずれを補正する。これにより、パワーブーストを使用し信号全体の電力が増加した場合においても、増加したパワーに応じた補正が可能となる。つまり、パワーブーストの使用の有無に拘らず、受信信号を精度よく同期させることが可能となる。   The mobile communication terminal test apparatus according to the present invention corrects the deviation of the received signal along the time axis by reflecting the power of the signal of the first physical channel and the signal of the second physical channel. Thereby, even when the power of the entire signal is increased by using the power boost, correction according to the increased power is possible. That is, it is possible to accurately synchronize the received signal regardless of whether or not the power boost is used.

フレームのデータ構造を説明するための図である。It is a figure for demonstrating the data structure of a flame | frame. 本実施形態に係る移動体通信端末試験装置のブロック図である。It is a block diagram of the mobile communication terminal test apparatus according to the present embodiment. 本実施形態に係る受信部のブロック図である。It is a block diagram of the receiving part which concerns on this embodiment. 時間同期処理部のブロック図である。It is a block diagram of a time synchronous process part. 補正量算出部のブロック図である。It is a block diagram of a correction amount calculation unit. シンボル加算部のブロック図である。It is a block diagram of a symbol addition part. 位相差検出部のブロック図である。It is a block diagram of a phase difference detection part. 信号加算部のブロック図である。It is a block diagram of a signal addition part. シンボルタイミングの補正に係る処理のフローチャートである。It is a flowchart of the process which concerns on correction | amendment of symbol timing. 位相の補正に係る処理のフローチャートである。It is a flowchart of the process which concerns on correction | amendment of a phase. ＨＳＵＰＡ及びＨＳＤＰＡに組込まれた各物理チャネルに関する電力と周波数帯域との関係を示した図である。It is the figure which showed the relationship between the electric power regarding each physical channel incorporated in HSUPA and HSDPA, and a frequency band. Ｅａｒｌｙ−ｌａｔｅ ｇａｔｅ法による補正の内容を説明するために、サンプリング信号と相関電力の関係を示したグラフである。It is the graph which showed the relationship between a sampling signal and correlation power in order to demonstrate the content of the correction | amendment by the Early-late gate method.

本発明の実施形態に係る移動体通信端末試験装置Ｕ１は、Ｗ−ＣＤＭＡのアップリンクまたはＨＳＵＰＡの物理チャネルのうち、制御チャネルＤＰＣＣＨ及びＥ−ＤＰＣＣＨの信号に基づき、移動体通信端末Ｕ２からの受信信号に対してシンボルタイミングのずれを補正する。そこで、本発明の実施形態に係る移動体通信端末試験装置について説明するにあたり、まず、「フレームのデータ構造」について特にＤＰＣＣＨ及びＥ−ＤＰＣＣＨに着目して説明し、その後、本実施形態に係る移動体通信端末試験装置の構成及び動作について説明する。   The mobile communication terminal test apparatus U1 according to the embodiment of the present invention receives signals from the mobile communication terminal U2 based on signals of the control channel DPCCH and E-DPCCH among the physical channels of W-CDMA uplink or HSUPA. The symbol timing shift is corrected with respect to the signal. Therefore, in describing the mobile communication terminal test apparatus according to the embodiment of the present invention, first, the “frame data structure” will be described with particular attention to the DPCCH and E-DPCCH, and then the mobile according to the present embodiment. The configuration and operation of the body communication terminal test apparatus will be described.

（フレームのデータ構造）
まずフレームのデータ構造について図１を参照しながら説明する。図１に示す通り、１つのフレームＦｒ１は、１５個のスロットＳｔ０〜Ｓｔ１４を含んで構成される。また、ＤＰＣＣＨ及びＥ−ＤＰＣＣＨの場合、１つのスロットは、１０個のシンボルＳｂ０〜Ｓｂ９を含んで構成される。また、１つのシンボルは、２５６個のチップ＃０〜＃２５５で構成されている。即ち、１スロットは２５６０チップで構成される。また詳細については後述するが、本実施形態に係る移動体通信端末試験装置Ｕ１は、移動体通信端末Ｕ２からの受信信号に対し、チップレートの５倍でオーバーサンプリングしサンプリング信号とする。即ち１チップから、５つのサンプリング信号Ｓｍｐ０〜Ｓｍｐ４が出力される。 (Frame data structure)
First, the data structure of a frame will be described with reference to FIG. As shown in FIG. 1, one frame Fr1 is configured to include 15 slots St0 to St14. Further, in the case of DPCCH and E-DPCCH, one slot includes 10 symbols Sb0 to Sb9. One symbol is composed of 256 chips # 0 to # 255. That is, one slot is composed of 2560 chips. Although details will be described later, the mobile communication terminal test apparatus U1 according to the present embodiment oversamples the received signal from the mobile communication terminal U2 at 5 times the chip rate to obtain a sampling signal. That is, five sampling signals Smp0 to Smp4 are output from one chip.

（移動体通信端末試験装置Ｕ１の構成）
次に図２〜図６を参照しながら本実施形態に係る移動体通信端末試験装置Ｕ１の構成について説明する。まず図２を参照する。図２は、本実施形態に係る移動体通信端末試験装置Ｕ１のブロック図である。 (Configuration of mobile communication terminal test apparatus U1)
Next, the configuration of the mobile communication terminal test apparatus U1 according to the present embodiment will be described with reference to FIGS. Reference is first made to FIG. FIG. 2 is a block diagram of the mobile communication terminal test apparatus U1 according to the present embodiment.

本実施形態に係る移動体通信端末試験装置Ｕ１は、被試験端末Ｕ２に試験の条件に基づき生成された基地局信号を送信し、被試験端末Ｕ２から送信される被試験信号を受けて、この被試験信号を解析する。移動体通信端末試験装置Ｕ１は、送信部Ｕ１０と、受信部Ｕ１１と、解析部Ｕ１２とで構成されている。   The mobile communication terminal test apparatus U1 according to the present embodiment transmits a base station signal generated based on test conditions to the terminal under test U2, receives the signal under test transmitted from the terminal under test U2, Analyze the signal under test. The mobile communication terminal test device U1 includes a transmission unit U10, a reception unit U11, and an analysis unit U12.

解析部Ｕ１２は、実行する試験の規格で定められた試験の条件に基づき、送信部Ｕ１０及び受信部Ｕ１１を制御する。送信部Ｕ１０及び受信部Ｕ１１については後述する。解析部Ｕ１２は、試験の条件に基づき送信部Ｕ１０を制御して被試験端末Ｕ２へ向けて基地局信号を送信させるとともに、被試験端末Ｕ２からの被試験信号を受信部Ｕ１１に受信させる。解析部Ｕ１２は、被試験端末Ｕ２からの被試験信号を受信部Ｕ１１から受けて、この被試験信号に対して電力の測定等の解析に係る処理を実行する。   The analysis unit U12 controls the transmission unit U10 and the reception unit U11 based on the test conditions defined in the test standard to be executed. The transmission unit U10 and the reception unit U11 will be described later. The analysis unit U12 controls the transmission unit U10 based on the test conditions to cause the base station signal to be transmitted toward the terminal U2 to be tested, and causes the reception unit U11 to receive the signal under test from the terminal U2 to be tested. The analysis unit U12 receives a signal under test from the terminal under test U2 from the reception unit U11, and executes processing related to analysis such as power measurement on the signal under test.

送信部Ｕ１０は、試験の規格に定義された範囲の周波数帯域に含まれる周波数の指定を解析部Ｕ１２から受け、指定された周波数の搬送波を所定の変調方式により変調し、基地局信号として被試験端末Ｕ２に送信する。   The transmitting unit U10 receives designation of a frequency included in the frequency band in the range defined in the test standard from the analyzing unit U12, modulates a carrier wave of the designated frequency by a predetermined modulation method, and is tested as a base station signal. Transmit to terminal U2.

受信部Ｕ１１は、被試験端末Ｕ２から被試験信号を受信する。受信部Ｕ１１は、この被試験信号に対して、解析部Ｕ１２から指定された周波数の搬送波を所定の復調方式により復調する。この際に受信部Ｕ１１は、受信信号におけるシンボルタイミングのずれ及び位相のずれの同期を行い、同期がとられ復調された受信信号を解析部Ｕ１２に出力する。以降では、受信部Ｕ１１の構成について、シンボルタイミングのずれ及び位相のずれの同期に着目して説明する。   The receiving unit U11 receives a signal under test from the terminal under test U2. The receiving unit U11 demodulates the carrier wave having the frequency specified by the analyzing unit U12 with respect to the signal under test using a predetermined demodulation method. At this time, the receiving unit U11 synchronizes the symbol timing shift and the phase shift in the received signal, and outputs the received signal demodulated and demodulated to the analyzing unit U12. Hereinafter, the configuration of the reception unit U11 will be described focusing on the synchronization of the symbol timing shift and the phase shift.

（受信部Ｕ１１の構成）
ここで図３を参照する。図３は、本実施形態に係る受信部Ｕ１１のブロック図である。図３に示すように、受信部Ｕ１１は、ＲＦ部２と、時間同期処理部１と、タイミング生成部３と、コード生成部４と、逆拡散部５と、位相同期処理部６とを含んで構成される。 (Configuration of receiving unit U11)
Reference is now made to FIG. FIG. 3 is a block diagram of the receiving unit U11 according to the present embodiment. As illustrated in FIG. 3, the reception unit U11 includes an RF unit 2, a time synchronization processing unit 1, a timing generation unit 3, a code generation unit 4, a despreading unit 5, and a phase synchronization processing unit 6. Consists of.

ＲＦ部２は、被試験端末Ｕ２から被試験信号を受信し、この被試験信号をベースバンド信号に変調して時間同期処理部１に出力する。   The RF unit 2 receives a signal under test from the terminal under test U2, modulates the signal under test into a baseband signal, and outputs the baseband signal to the time synchronization processing unit 1.

時間同期処理部１は、ＲＦ部２でベースバンド信号に変調された受信信号を、タイミング生成部３で特定された移動体通信端末試験装置の内部のタイミングに基づきＡ／Ｄ変換したうえで直交復調する。これにより受信信号は、ＩとＱの互い直交するデータに分離され復調される。また時間同期処理部１は、コード生成部４で生成されたコードに基づき、直交復調された受信信号のシンボルタイミングのずれ（時間軸に沿ったずれ）を補正して逆拡散部５に出力する。なお時間同期処理部１の詳細な構成については以降で説明する。また逆拡散部５については後述する。   The time synchronization processing unit 1 subjects the received signal modulated into the baseband signal by the RF unit 2 to A / D conversion based on the internal timing of the mobile communication terminal test apparatus specified by the timing generation unit 3 and then orthogonally Demodulate. As a result, the received signal is separated into I and Q orthogonal data and demodulated. The time synchronization processing unit 1 corrects the symbol timing shift (shift along the time axis) of the orthogonally demodulated reception signal based on the code generated by the code generation unit 4 and outputs the corrected signal to the despreading unit 5. . The detailed configuration of the time synchronization processing unit 1 will be described later. The despreading unit 5 will be described later.

タイミング生成部３は、受信信号の時間軸に沿った移動体通信端末試験装置の内部のタイミング、即ちタイミング信号を生成する。タイミング生成部３は、特定したタイミング信号を、時間同期処理部１（具体的には、後述するＡ／Ｄ変換部１１）及びコード生成部４に出力する。   The timing generation unit 3 generates internal timing of the mobile communication terminal test apparatus along the time axis of the received signal, that is, a timing signal. The timing generation unit 3 outputs the identified timing signal to the time synchronization processing unit 1 (specifically, an A / D conversion unit 11 described later) and the code generation unit 4.

コード生成部４は、タイミング生成部３からタイミング信号を受け、このタイミング信号に同期させたスクランブルコードや、各物理チャネルに対応する拡散コードを生成する。コード生成部４は、生成したスクランブルコードを、時間同期処理部１（具体的には、後述するマッチドフィルタ１３）に出力する。スクランブルコードとは、フレーム内の既知のシンボルに基づき生成されたコードである。時間同期処理部１は、このスクランブルコードに基づき、フレームの先頭位置をタイミング信号にあわせて補正する。またコード生成部４は、生成した拡散コードのうち、ＤＰＣＣＨ及びＥ−ＤＰＣＣＨの拡散コードを、時間同期処理部１（具体的には、後述する補正量算出部１５）に出力する。またコード生成部４は、各物理チャネルに対応する拡散コードを逆拡散部５に出力する。   The code generation unit 4 receives a timing signal from the timing generation unit 3 and generates a scramble code synchronized with the timing signal and a spreading code corresponding to each physical channel. The code generation unit 4 outputs the generated scramble code to the time synchronization processing unit 1 (specifically, a matched filter 13 described later). A scramble code is a code generated based on a known symbol in a frame. The time synchronization processing unit 1 corrects the start position of the frame in accordance with the timing signal based on the scramble code. Further, the code generation unit 4 outputs the DPCCH and E-DPCCH spreading codes among the generated spreading codes to the time synchronization processing unit 1 (specifically, a correction amount calculation unit 15 described later). Further, the code generation unit 4 outputs a spreading code corresponding to each physical channel to the despreading unit 5.

逆拡散部５は、直交復調された受信信号（Ｉ、Ｑデータ）を受ける。また逆拡散部５は、各チャネルに対応する拡散コードをコード生成部４から受ける。逆拡散部５は、直交復調された受信信号を逆拡散することで、受信信号から各チャネルの信号（Ｉ、Ｑデータ）を得る。逆拡散部５は、逆拡散により得られた各チャネルの信号を位相同期処理部６に出力する。   The despreading unit 5 receives the reception signal (I, Q data) demodulated orthogonally. Further, the despreading unit 5 receives a spreading code corresponding to each channel from the code generation unit 4. The despreading unit 5 obtains signals (I and Q data) of each channel from the received signal by despreading the orthogonally demodulated received signal. The despreading unit 5 outputs the signal of each channel obtained by despreading to the phase synchronization processing unit 6.

位相同期処理部６は、ＤＰＣＣＨのパイロットデータに基づき、逆拡散部５から受信した各チャネルの信号（Ｉ、Ｑデータ）の位相を補正して解析部Ｕ１２に出力する。なお位相同期処理部６の詳細な構成については以降で説明する。   The phase synchronization processing unit 6 corrects the phase of the signal (I, Q data) of each channel received from the despreading unit 5 based on the DPCCH pilot data, and outputs the corrected signal to the analysis unit U12. The detailed configuration of the phase synchronization processing unit 6 will be described later.

（時間同期処理部１の構成）
次に図４を参照しながら時間同期処理部１の詳細な構成について説明する。図４は、時間同期処理部１のブロック図である。図４に示すように、時間同期処理部１は、Ａ／Ｄ変換部１１と、直交復調部１２と、マッチドフィルタ１３と、タイミング補正部１４と、補正量算出部１５と、間引き部１６とで構成される。 (Configuration of time synchronization processing unit 1)
Next, a detailed configuration of the time synchronization processing unit 1 will be described with reference to FIG. FIG. 4 is a block diagram of the time synchronization processing unit 1. As illustrated in FIG. 4, the time synchronization processing unit 1 includes an A / D conversion unit 11, an orthogonal demodulation unit 12, a matched filter 13, a timing correction unit 14, a correction amount calculation unit 15, and a thinning unit 16. Consists of.

Ａ／Ｄ変換部１１は、ＲＦ部２でベースバンド信号に変調された受信信号を、タイミング生成部３で生成されたタイミング信号に同期し、チップレートの５倍の周波数（１／５の周期）を有するサンプリングクロックでＡ／Ｄ変換する。このときＡ／Ｄ変換部１１は、チップレートの受信信号を５倍でオーバーサンプリングする。即ち、Ａ／Ｄ変換部１１は、１チップあたり５つのサンプリング信号Ｓｍｐ０〜Ｓｍｐ４を得る。Ａ／Ｄ変換部１１は、オーバーサンプリングされた受信信号を直交復調部１２に出力する。   The A / D conversion unit 11 synchronizes the reception signal modulated into the baseband signal by the RF unit 2 with the timing signal generated by the timing generation unit 3, and has a frequency (1/5 period) five times the chip rate. A / D conversion is performed with a sampling clock having At this time, the A / D converter 11 oversamples the reception signal at the chip rate by 5 times. That is, the A / D converter 11 obtains five sampling signals Smp0 to Smp4 per chip. The A / D converter 11 outputs the oversampled received signal to the orthogonal demodulator 12.

直交復調部１２は、オーバーサンプリングされた受信信号をＡ／Ｄ変換部１１から受ける。直交復調部１２は、この受信信号を、ＩとＱの互い直交するデータに分離して復調する。直交復調部１２は、直交復調された受信信号をマッチドフィルタ１３及びタイミング補正部１４に出力する。   The quadrature demodulator 12 receives the oversampled received signal from the A / D converter 11. The quadrature demodulator 12 demodulates the received signal by separating it into I and Q orthogonal data. The quadrature demodulation unit 12 outputs the quadrature demodulated reception signal to the matched filter 13 and the timing correction unit 14.

マッチドフィルタ１３は、直交復調された受信信号を直交復調部１２から受ける。またマッチドフィルタ１３は、コード生成部４からスクランブルコードを受ける。マッチドフィルタ１３は、直交復調された受信信号とスクランブルコードとをパターン比較し、この受信信号におけるフレームの先頭位置のずれ（時間軸に沿ったずれ）を検出する。マッチドフィルタ１３は、検出されたフレームの先頭位置のずれを示す情報をタイミング補正部１４に出力する。   The matched filter 13 receives the quadrature demodulated reception signal from the quadrature demodulation unit 12. The matched filter 13 receives a scramble code from the code generation unit 4. The matched filter 13 performs pattern comparison between the orthogonally demodulated received signal and the scramble code, and detects a shift (shift along the time axis) of the start position of the frame in the received signal. The matched filter 13 outputs information indicating the deviation of the detected head position of the frame to the timing correction unit 14.

タイミング補正部１４は、直交復調された受信信号を直交復調部１２から受ける。またタイミング補正部１４は、フレームの先頭位置のずれを示す情報をマッチドフィルタ１３から受ける。タイミング補正部１４は、このフレームの先頭位置のずれを示す情報に基づき、直交復調された受信信号の時間軸に沿ったずれを補正する。この補正により、フレームの先頭位置が補正されるため、１チップを構成する５つのサンプリング信号のうち特定の位置のサンプリング信号（例えばサンプリング信号Ｓｍｐ２）の相関電圧が最も高くなる。即ち、その特定の位置のサンプリング信号が、チップ中心に近いセンターのサンプリング信号となる。なお以降では、センターのサンプリング信号（即ちサンプリング信号Ｓｍｐ２）をサンプリング信号５ｎと呼ぶ場合がある。またセンターの直前のサンプリング信号（即ちサンプリング信号Ｓｍｐ１）をサンプリング信号５ｎ−１、センターの直後のサンプリング信号（即ちサンプリング信号Ｓｍｐ３）をサンプリング信号５ｎ＋１と呼ぶ場合がある。   The timing correction unit 14 receives the quadrature demodulated reception signal from the quadrature demodulation unit 12. In addition, the timing correction unit 14 receives information indicating the shift of the head position of the frame from the matched filter 13. The timing correction unit 14 corrects the deviation along the time axis of the orthogonally demodulated reception signal based on the information indicating the deviation of the start position of the frame. This correction corrects the start position of the frame, so that the correlation voltage of the sampling signal (for example, sampling signal Smp2) at a specific position among the five sampling signals constituting one chip becomes the highest. That is, the sampling signal at the specific position becomes the sampling signal at the center close to the center of the chip. In the following, the center sampling signal (ie, sampling signal Smp2) may be referred to as sampling signal 5n. The sampling signal immediately before the center (namely, sampling signal Smp1) may be called sampling signal 5n-1, and the sampling signal immediately after the center (namely sampling signal Smp3) may be called sampling signal 5n + 1.

タイミング補正部１４は、フレームの先頭位置が補正された受信信号を一時的にバッファリングするとともに、この受信信号を補正量算出部１５に出力する。この受信信号を受けて補正量算出部１５は、シンボルタイミングのずれ（時間時に沿ったずれ）を算出する。補正量算出部１５については後述する。   The timing correction unit 14 temporarily buffers the reception signal whose frame start position is corrected, and outputs the reception signal to the correction amount calculation unit 15. In response to this received signal, the correction amount calculation unit 15 calculates a symbol timing shift (shift along time). The correction amount calculation unit 15 will be described later.

次にタイミング補正部１４は、補正量算出部１５から、シンボルタイミングのずれを示す情報（即ち、補正係数）を受ける。タイミング補正部１４は、このシンボルタイミングのずれを示す情報に基づき、バッファリングされた受信信号を時間軸に沿ってさらに補正する。これにより、受信信号が、タイミング生成部３により生成されたタイミング信号に同期する。タイミング補正部１４は、シンボルタイミングのずれが補正された受信信号を間引き部１６に出力する。   Next, the timing correction unit 14 receives information (that is, a correction coefficient) indicating a shift in symbol timing from the correction amount calculation unit 15. The timing correction unit 14 further corrects the buffered reception signal along the time axis based on the information indicating the deviation of the symbol timing. As a result, the received signal is synchronized with the timing signal generated by the timing generator 3. The timing correction unit 14 outputs the received signal whose symbol timing shift is corrected to the thinning unit 16.

間引き部１６は、シンボルタイミングのずれが補正された受信信号をタイミング補正部１４から受ける。間引き部１６は、５倍にオーバーサンプリングされたサンプリング信号Ｓｍｐ０〜Ｓｍｐ４のうち、センター以外のサンプリング信号Ｓｍｐ０、Ｓｍｐ１、Ｓｍｐ３、及びＳｍｐ４を間引き、サンプリング信号Ｓｍｐ２のみを逆拡散部５に出力する。   The thinning unit 16 receives from the timing correction unit 14 a reception signal in which the symbol timing shift is corrected. The thinning unit 16 thins out the sampling signals Smp0, Smp1, Smp3, and Smp4 other than the center among the sampling signals Smp0 to Smp4 that are oversampled five times, and outputs only the sampling signal Smp2 to the despreading unit 5.

（補正量算出部１５の構成）
次に図５を参照しながら補正量算出部１５の詳細な構成について説明する。図５は、補正量算出部１５のブロック図である。図５に示すように、補正量算出部１５は、ＤＰＣＣＨ処理部１５０ａと、Ｅ−ＤＰＣＣＨ処理部１５０ｂと、加算器１５５と、補正係数算出部１５６とを含んで構成される。またＤＰＣＣＨ処理部１５０ａ及びＥ−ＤＰＣＣＨ処理部１５０ｂはそれぞれ、セレクタ１５１と、逆拡散部１５２と、シンボル加算部１５３と、パワー算出部１５４とを含んで構成される。 (Configuration of the correction amount calculation unit 15)
Next, a detailed configuration of the correction amount calculation unit 15 will be described with reference to FIG. FIG. 5 is a block diagram of the correction amount calculation unit 15. As shown in FIG. 5, the correction amount calculation unit 15 includes a DPCCH processing unit 150a, an E-DPCCH processing unit 150b, an adder 155, and a correction coefficient calculation unit 156. Each of the DPCCH processing unit 150a and the E-DPCCH processing unit 150b includes a selector 151, a despreading unit 152, a symbol addition unit 153, and a power calculation unit 154.

フレームの先頭位置が補正されてタイミング補正部１４から出力された受信信号は、ＤＰＣＣＨ処理部１５０ａ及びＥ−ＤＰＣＣＨ処理部１５０ｂそれぞれに入力される。ＤＰＣＣＨ処理部１５０ａ及びＥ−ＤＰＣＣＨ処理部１５０ｂは、この受信信号からサンプリング信号５ｎ、５ｎ−１、５ｎ＋１を取出し、それぞれに対応する拡散コードで逆拡散したうえで、各サンプリング信号の１フレーム分の電力を算出する。この一連の動作の詳細を、セレクタ１５１、逆拡散部１５２、シンボル加算部１５３、及びパワー算出部１５４の動作として以降で説明する。   The reception signal output from the timing correction unit 14 after correcting the start position of the frame is input to each of the DPCCH processing unit 150a and the E-DPCCH processing unit 150b. The DPCCH processing unit 150a and the E-DPCCH processing unit 150b extract the sampling signals 5n, 5n-1, 5n + 1 from the received signal, despread them with the corresponding spreading codes, and then one frame of each sampling signal. Calculate power. Details of this series of operations will be described below as operations of the selector 151, the despreading unit 152, the symbol addition unit 153, and the power calculation unit 154.

セレクタ１５１は、フレームの先頭位置が補正された受信信号をタイミング補正部１４から受ける。セレクタ１５１は、この受信信号に対し、チップごとにサンプリング信号５ｎ、５ｎ−１、及び５ｎ＋１を取出し、それぞれ区別して逆拡散部１５２に出力する。なお、前述したとおり、受信信号はフレームの先頭位置のずれが補正されているため、セレクタ１５１を、特定の位置のサンプリング信号を取出すように動作させることで、サンプリング信号５ｎ、５ｎ−１、及び５ｎ＋１を選択的に取出せる。なお、このときセレクタ１５１は、マッチドフィルタ１３からフレームの先頭位置のずれを示す情報を受けて、この情報に基づきサンプリング信号５ｎ、５ｎ−１、及び５ｎ＋１の位置を特定するようにしてもよい。   The selector 151 receives from the timing correction unit 14 a reception signal whose frame head position has been corrected. The selector 151 extracts the sampling signals 5n, 5n−1, and 5n + 1 for each chip from this received signal, distinguishes them and outputs them to the despreading unit 152. As described above, since the shift of the start position of the frame of the received signal is corrected, by operating the selector 151 to extract the sampling signal at a specific position, the sampling signals 5n, 5n-1, and 5n + 1 can be selectively extracted. At this time, the selector 151 may receive information indicating the shift of the start position of the frame from the matched filter 13 and specify the positions of the sampling signals 5n, 5n−1, and 5n + 1 based on this information.

逆拡散部１５２は、コード生成部４から拡散コードを受ける。このとき、ＤＰＣＣＨ処理部１５０ａの逆拡散部１５２は、ＤＰＣＣＨに対応する拡散コードをコード生成部４から受ける。またＥ−ＤＰＣＣＨ処理部１５０ｂの逆拡散部１５２は、Ｅ−ＤＰＣＣＨに対応する拡散コードをコード生成部４から受ける。   The despreading unit 152 receives the spread code from the code generation unit 4. At this time, the despreading unit 152 of the DPCCH processing unit 150a receives the spreading code corresponding to the DPCCH from the code generating unit 4. In addition, the despreading unit 152 of the E-DPCCH processing unit 150 b receives the spreading code corresponding to the E-DPCCH from the code generation unit 4.

逆拡散部１５２は、サンプリング信号５ｎ、５ｎ−１、及び５ｎ＋１を個々に受け、それぞれをコード生成部４から受けた拡散コードで逆拡散する。逆拡散部１５２は、逆拡散したサンプリング信号５ｎ、５ｎ−１、及び５ｎ＋１をシンボル加算部１５３に出力する。   The despreading unit 152 receives the sampling signals 5n, 5n-1 and 5n + 1 individually, and despreads each with the spreading code received from the code generation unit 4. The despreading unit 152 outputs the despread sampling signals 5n, 5n−1, and 5n + 1 to the symbol adding unit 153.

シンボル加算部１５３は、逆拡散部１５２からサンプリング信号５ｎ、５ｎ−１、及び５ｎ＋１を受け、それぞれを１０シンボル分（即ち１スロット分）加算する。このときシンボル加算部１５３は、１０シンボル分のサンプリング信号５ｎそれぞれの位相を、１０シンボル中の先頭シンボルの位相にあわせて加算する。またシンボル加算部１５３は、１０シンボル分のサンプリング信号５ｎ−１及び５ｎ＋１それぞれを、サンプリング信号５ｎの位相にあわせて加算する。このシンボル加算部１５３の詳細な構成については後述する。   The symbol adder 153 receives the sampling signals 5n, 5n−1, and 5n + 1 from the despreader 152, and adds 10 symbols (ie, one slot). At this time, the symbol adder 153 adds the phases of the sampling signals 5n for 10 symbols in accordance with the phase of the first symbol in 10 symbols. The symbol adder 153 adds the sampling signals 5n−1 and 5n + 1 for 10 symbols in accordance with the phase of the sampling signal 5n. The detailed configuration of the symbol adder 153 will be described later.

シンボル加算部１５３は、１０シンボル分が加算されたサンプリング信号５ｎ、５ｎ−１、及び５ｎ＋１を、それぞれ区別してパワー算出部１５４に出力する。   The symbol adder 153 distinguishes the sampling signals 5n, 5n−1, and 5n + 1 added with 10 symbols and outputs them to the power calculator 154.

パワー算出部１５４は、１０シンボル分が加算されたサンプリング信号５ｎ、５ｎ−１、及び５ｎ＋１をシンボル加算部１５３から受ける。パワー算出部１５４は、このサンプリング信号５ｎ、５ｎ−１、及び５ｎ＋１それぞれについて、Ｉデータの二乗とＱデータの二乗とを加算することで、各サンプリング信号の１スロット（１０シンボル分）分の電力を算出する。パワー算出部１５４は、算出した１スロット分の電力を１５スロット分加算することで、１フレーム分の電力をサンプリング信号ごとに算出する。パワー算出部１５４は、サンプリング信号ごとに算出した１フレーム分の電力を、それぞれ区別して加算器１５５に出力する。   The power calculation unit 154 receives the sampling signals 5n, 5n−1, and 5n + 1 added with 10 symbols from the symbol addition unit 153. For each of the sampling signals 5n, 5n-1, and 5n + 1, the power calculation unit 154 adds the square of I data and the square of Q data, thereby power for one slot (10 symbols) of each sampling signal. Is calculated. The power calculation unit 154 calculates the power for one frame for each sampling signal by adding the calculated power for one slot for 15 slots. The power calculation unit 154 distinguishes the power for one frame calculated for each sampling signal and outputs the power to the adder 155.

加算器１５５は、ＤＰＣＣＨ処理部１５０ａ及びＥ−ＤＰＣＣＨ処理部１５０ｂそれぞれのパワー算出部１５４から、サンプリング信号５ｎ、５ｎ−１、及び５ｎ＋１それぞれの１フレーム分の電力を受ける。加算器１５５は、受信した各電力を、サンプリング信号ごとに加算し、それぞれを区別して補正係数算出部１５６に出力する。即ち、加算器１５５は、ＤＰＣＣＨ処理部１５０ａから出力されたサンプリング信号５ｎの電力と、Ｅ−ＤＰＣＣＨ処理部１５０ｂから出力されたサンプリング信号５ｎの電力とを加算し、サンプリング信号５ｎの電力値ＰＣを算出する。同様にして加算器１５５は、ＤＰＣＣＨ処理部１５０ａから出力されたサンプリング信号５ｎ−１の電力と、Ｅ−ＤＰＣＣＨ処理部１５０ｂから出力されたサンプリング信号５ｎ−１の電力とを加算し、サンプリング信号５ｎ−１の電力値ＰＥを算出する。また加算器１５５は、ＤＰＣＣＨ処理部１５０ａから出力されたサンプリング信号５ｎ＋１の電力と、Ｅ−ＤＰＣＣＨ処理部１５０ｂから出力されたサンプリング信号５ｎ＋１の電力とを加算し、サンプリング信号５ｎ＋１の電力値ＰＬを算出する。加算器１５５は、算出された電力値ＰＣ、ＰＥ、及びＰＬをそれぞれ区別して補正係数算出部１５６に出力する。 The adder 155 receives power for one frame of each of the sampling signals 5n, 5n-1, and 5n + 1 from the power calculation units 154 of the DPCCH processing unit 150a and the E-DPCCH processing unit 150b. The adder 155 adds each received power for each sampling signal, and outputs the power to the correction coefficient calculation unit 156 in a distinguished manner. That is, the adder 155 adds the power of the sampling signal 5n output from the DPCCH processing unit 150a and the power of the sampling signal 5n output from the E-DPCCH processing unit 150b, and adds the power value P C of the sampling signal 5n. Is calculated. Similarly, the adder 155 adds the power of the sampling signal 5n-1 output from the DPCCH processing unit 150a and the power of the sampling signal 5n-1 output from the E-DPCCH processing unit 150b to obtain the sampling signal 5n. calculating the -1 power value P E. Further, the adder 155 adds the power of the sampling signal 5n + 1 output from the DPCCH processing unit 150a and the power of the sampling signal 5n + 1 output from the E-DPCCH processing unit 150b to obtain the power value P L of the sampling signal 5n + 1. calculate. The adder 155 distinguishes the calculated power values P C , P E , and P L and outputs them to the correction coefficient calculation unit 156.

補正係数算出部１５６は、電力値ＰＣ、ＰＥ、及びＰＬをそれぞれ区別して加算器１５５から受ける。補正係数算出部１５６は、この電力値ＰＣ、ＰＥ、及びＰＬを、計算式（ＰＬ−ＰＥ）／（ＰＣ＋ＰＥ＋ＰＬ）に適用し、シンボルタイミングのずれを示す情報を算出する。なお計算式（ＰＬ−ＰＥ）／（ＰＣ＋ＰＥ＋ＰＬ）を適用することで、同一の時間軸に沿ったずれであれば、パワーの大きさに関係なく同一の補正係数を得ることが可能である。補正係数算出部１５６は、算出したシンボルタイミングのずれを示す情報（即ち、補正係数）をタイミング補正部１４に出力する。タイミング補正部１４は、この情報に基づきシンボルタイミングのずれを補正する。 Correction coefficient calculation unit 156 receives power values P C , P E , and P L from adder 155 by distinguishing them from each other. The correction coefficient calculation unit 156 applies the power values P C , P E , and P L to the calculation formula (P L −P E ) / (P C + P E + P L ), and indicates the symbol timing deviation. Is calculated. By applying the calculation formula (P L −P E ) / (P C + P E + P L ), the same correction coefficient can be obtained regardless of the power level if the deviations are along the same time axis. It is possible. The correction coefficient calculation unit 156 outputs information indicating the calculated symbol timing shift (ie, correction coefficient) to the timing correction unit 14. The timing correction unit 14 corrects the symbol timing shift based on this information.

なお従来は、ＤＰＣＣＨのサンプリング信号のみを用いて補正を行っていた。これに対し、本実施形態に係る補正量算出部１５は、ＤＰＣＣＨ及びＥ−ＤＰＣＣＨ双方のサンプリング信号を用いて補正を行う。これにより、受信信号全体のパワー増加を考慮した補正を行うことが可能である。即ち、パワーブーストを使用することで、ＤＰＣＣＨの信号にノイズが回り込んだ場合においても、出力の大きいＥ−ＤＰＣＣＨの信号も含めて補正係数を算出する。これにより、パワーブーストを使用し信号全体の電力が増加した場合においても、増加したパワーに応じた補正が可能となる。つまり、パワーブーストの使用の有無に拘らず、受信信号を精度よく同期させることが可能となる。   Conventionally, correction is performed using only the DPCCH sampling signal. On the other hand, the correction amount calculation unit 15 according to the present embodiment performs correction using the sampling signals of both DPCCH and E-DPCCH. Thereby, it is possible to perform correction in consideration of an increase in power of the entire received signal. That is, by using the power boost, even when noise wraps around the DPCCH signal, the correction coefficient is calculated including the E-DPCCH signal having a large output. Thereby, even when the power of the entire signal is increased by using the power boost, correction according to the increased power is possible. That is, it is possible to accurately synchronize the received signal regardless of whether or not the power boost is used.

（シンボル加算部１５３の構成）
次に図６を参照しながらシンボル加算部１５３が１０シンボル分のサンプリング信号を加算するときの詳細な動作について説明する。図６は、シンボル加算部１５３のブロック図である。図６に示すように、シンボル加算部１５３は、位相調整部１５３１ａ及び１５３１ｂと、加算器１５３２ａ及び１５３２ｂと、比較部１５３３と、セレクタ１５３４ａ〜１５３４ｃと、累積加算器１５３５とを含んで構成される。 (Configuration of Symbol Adder 153)
Next, a detailed operation when the symbol adding unit 153 adds sampling signals for 10 symbols will be described with reference to FIG. FIG. 6 is a block diagram of the symbol adder 153. As shown in FIG. 6, the symbol adder 153 includes phase adjusters 1531a and 1531b, adders 1532a and 1532b, a comparator 1533, selectors 1534a to 1534c, and a cumulative adder 1535. .

逆拡散部１５２で逆拡散されたサンプリング信号５ｎ、５ｎ−１、及び５ｎ＋１はそれぞれ区別され、位相調整部１５３１ａ及び１５３１ｂに入力される。位相調整部１５３１ａは、入力されたサンプリング信号を、位相を変更せずに（０°）出力する。また位相調整部１５３１ｂは、入力されたサンプリング信号を、位相を反転させたうえで（１８０°）出力する。なお位相が反転されたサンプリング信号５ｎ、５ｎ−１、及び５ｎ＋１を、それぞれサンプリング信号５ｎ’、５ｎ−１’、及び５ｎ＋１’とする。   The sampling signals 5n, 5n−1, and 5n + 1 despread by the despreading unit 152 are distinguished from each other and input to the phase adjusting units 1531a and 1531b. The phase adjustment unit 1531a outputs the input sampling signal (0 °) without changing the phase. The phase adjusting unit 1531b outputs the input sampling signal after inverting the phase (180 °). The sampling signals 5n, 5n-1, and 5n + 1 whose phases are inverted are referred to as sampling signals 5n ', 5n-1', and 5n + 1 ', respectively.

サンプリング信号５ｎ、５ｎ’、５ｎ−１、５ｎ−１’、５ｎ＋１、及び５ｎ＋１’は、それぞれ個別にセレクタ１５３４ａ〜１５３４ｃに入力される。またサンプリング信号５ｎは加算器１５３２ａに入力され、サンプリング信号５ｎ’は加算器１５３２ｂに入力される。   Sampling signals 5n, 5n ', 5n-1, 5n-1', 5n + 1, and 5n + 1 'are individually input to selectors 1534a to 1534c. The sampling signal 5n is input to the adder 1532a, and the sampling signal 5n 'is input to the adder 1532b.

セレクタ１５３４ａ〜１５３４ｃは、入力されたサンプリング信号が１０シンボル中の先頭シンボルに相当するサンプリング信号の場合、そのサンプリング信号のうち予め決められた位相のサンプリング信号（例えばサンプリング信号５ｎ、５ｎ−１、５ｎ＋１）を累積加算器１５３５に出力する。   When the input sampling signal is a sampling signal corresponding to the first symbol in 10 symbols, the selectors 1534a to 1534c are sampling signals having a predetermined phase (for example, sampling signals 5n, 5n-1, 5n + 1). ) Is output to the cumulative adder 1535.

またセレクタ１５３４ａ〜１５３４ｃは、入力されたサンプリング信号が１０シンボル中の先頭シンボルではない場合（即ち２番目〜１０番目のシンボルのいずれかの場合）、比較部１５３３に通知された位相に対応するサンプリング信号を累積加算器１５３５に出力する。比較部１５３３の動作については後述する。例えば、比較部１５３３から位相として０°が通知されたとする。この場合、セレクタ１５３４ａは、サンプリング信号５ｎ及び５ｎ’のうち、０°に対応するサンプリング信号５ｎを出力する。同様にしてセレクタ１５３４ｂはサンプリング信号５ｎ−１を、セレクタ１５３４ｃはサンプリング信号５ｎ＋１をそれぞれ出力する。また比較部１５３３から位相として１８０°が通知された場合は、セレクタ１５３４ａはサンプリング信号５ｎ’を、セレクタ１５３４ｂはサンプリング信号５ｎ−１’を、セレクタ１５３４ｃはサンプリング信号５ｎ＋１’をそれぞれ出力する。   In addition, when the input sampling signal is not the first symbol in 10 symbols (that is, in the case of any of the second to 10th symbols), the selectors 1534a to 1534c perform sampling corresponding to the phase notified to the comparison unit 1533. The signal is output to the cumulative adder 1535. The operation of the comparison unit 1533 will be described later. For example, it is assumed that 0 ° is notified as a phase from the comparison unit 1533. In this case, the selector 1534a outputs the sampling signal 5n corresponding to 0 ° out of the sampling signals 5n and 5n ′. Similarly, the selector 1534b outputs the sampling signal 5n-1 and the selector 1534c outputs the sampling signal 5n + 1. When 180 ° is notified as a phase from the comparison unit 1533, the selector 1534a outputs the sampling signal 5n ′, the selector 1534b outputs the sampling signal 5n−1 ′, and the selector 1534c outputs the sampling signal 5n + 1 ′.

セレクタ１５３４ａ〜１５３４ｃから出力されたサンプリング信号は、それぞれ個別に累積加算器１５３５ａ〜１５３５ｃに入力される。累積加算器１５３５ａ〜１５３５ｃは、入力されたサンプリング信号をバッファリングしながら１０シンボル分加算する。なお、累積加算器１５３５ａ〜１５３５ｃにバッファリングされたサンプリング信号を、それぞれサンプリング信号５ｎ０、５ｎ０−１、５ｎ０＋１とする。累積加算器１５３５ａ〜１５３５ｃは、１０シンボル分が加算されたサンプリング信号５ｎ０、５ｎ０−１、５ｎ０＋１を、パワー算出部１５４にそれぞれ出力する。累積加算器１５３５ａ〜１５３５ｃは、パワー算出部１５４にサンプリング信号５ｎ０、５ｎ０−１、５ｎ０＋１を出力後、バッファリングしていたサンプリング信号５ｎ０、５ｎ０−１、５ｎ０＋１をそれぞれクリアする。 The sampling signals output from the selectors 1534a to 1534c are individually input to the cumulative adders 1535a to 1535c. The cumulative adders 1535a to 1535c add 10 symbols while buffering the input sampling signal. Note that the sampling signals buffered in the cumulative adders 1535a to 1535c are sampling signals 5n 0 , 5n 0 −1, and 5n 0 +1, respectively. The cumulative adders 1535a to 1535c output the sampling signals 5n 0 , 5n 0 −1, and 5n 0 +1, to which 10 symbols have been added, to the power calculation unit 154, respectively. The accumulators 1535a to 1535c output the sampling signals 5n 0 , 5n 0 -1, 5n 0 +1 to the power calculation unit 154, and then output the buffered sampling signals 5n 0 , 5n 0 -1, 5n 0 +1, respectively. clear.

加算器１５３２ａは、サンプリング信号５ｎが入力されると、累積加算器１５３５ａにバッファリングされたサンプリング信号５ｎ０を読み出す。加算器１５３２ａは、サンプリング信号５ｎにサンプリング信号５ｎ０を加算する。加算後のサンプリング信号をサンプリング信号５ｎ＋５ｎ０とする。加算器１５３２ａは、サンプリング信号５ｎ＋５ｎ０を比較部１５３３に出力する。 When the sampling signal 5n is input, the adder 1532a reads the sampling signal 5n 0 buffered in the cumulative adder 1535a. The adder 1532a adds the sampled signal 5n 0 to the sampling signal 5n. A sampling signal after the addition to the sampling signal 5n + 5n 0. The adder 1532a outputs the sampling signal 5n + 5n 0 to the comparison unit 1533.

また加算器１５３２ｂは、サンプリング信号５ｎ’が入力されると、累積加算器１５３５ａにバッファリングされたサンプリング信号５ｎ０を読み出す。加算器１５３２ｂは、サンプリング信号５ｎ’にサンプリング信号５ｎ０を加算する。加算後のサンプリング信号をサンプリング信号５ｎ’＋５ｎ０とする。加算器１５３２ｂは、サンプリング信号５ｎ’＋５ｎ０を比較部１５３３に出力する。 The adder 1532b, when the sampling signal 5n 'is inputted, reads out the sampled signal 5n 0 buffered in the cumulative adder 1535a. Adder 1532b adds the sampled signal 5n 0 to the sampling signal 5n '. A sampling signal after the addition to the sampling signal 5n '+ 5n 0. The adder 1532b outputs the sampling signal 5n ′ + 5n 0 to the comparison unit 1533.

比較部１５３３は、サンプリング信号５ｎ＋５ｎ０及び５ｎ’＋５ｎ０の電力値を算出したうえで比較し、電力値の高いサンプリング信号に対応する位相を特定する。即ち、サンプリング信号５ｎ＋５ｎ０の電力値が高い場合には位相は０°となり、サンプリング信号５ｎ’＋５ｎ０の電力値が高い場合には位相は１８０°となる。またサンプリング信号５ｎ＋５ｎ０の電力値とサンプリング信号５ｎ＋’５ｎ０の電力値とが等しい場合、比較部１５３３は位相を０°とする。なお、電力値が低くなる場合は、加算されたサンプリング信号それぞれが互い打ち消し合って電力が低くなる。即ちこの場合は、加算されたサンプリング信号それぞれの位相が異なることを意味する。比較部１５３３は、特定された位相をセレクタ１５３４ａ〜１５３４ｃに通知する。 The comparison unit 1533 calculates and compares the power values of the sampling signals 5n + 5n 0 and 5n ′ + 5n 0 , and specifies the phase corresponding to the sampling signal having a high power value. That is, the phase becomes 180 ° when the phase is 0 °, and the power value of the sampling signal 5n '+ 5n 0 is high when the power value of the sampling signal 5n + 5n 0 is high. Also if the power value of the power value of the sampling signal 5n + 5n 0 and the sampling signal 5n + '5n 0 are equal, the comparison unit 1533 is a phase as 0 °. When the power value is low, the added sampling signals cancel each other and the power is low. That is, in this case, it means that the phases of the added sampling signals are different. The comparison unit 1533 notifies the specified phase to the selectors 1534a to 1534c.

以上のようにシンボル加算部１５３の各構成を動作させることで、１０シンボル分のサンプリング信号５ｎそれぞれの位相を、１０シンボル中の先頭シンボルの位相にあわせて加算する。また１０シンボル分のサンプリング信号５ｎ−１及び５ｎ＋１それぞれを、サンプリング信号５ｎの位相にあわせて加算する。このように動作することで、シンボル加算部１５３は、受信信号を精度よく平均化することが可能となる。   By operating each component of the symbol adder 153 as described above, the phases of the sampling signals 5n for 10 symbols are added in accordance with the phase of the first symbol in 10 symbols. Further, sampling signals 5n-1 and 5n + 1 for 10 symbols are added in accordance with the phase of the sampling signal 5n. By operating in this way, the symbol adder 153 can average received signals with high accuracy.

（位相同期処理部６の構成）
次に図３を参照しながら位相同期処理部６の構成について説明する。図３に示すように、位相同期処理部６は、位相差検出部６１と、位相補正部６２とを含んで構成される。 (Configuration of the phase synchronization processing unit 6)
Next, the configuration of the phase synchronization processing unit 6 will be described with reference to FIG. As shown in FIG. 3, the phase synchronization processing unit 6 includes a phase difference detection unit 61 and a phase correction unit 62.

位相差検出部６１は、逆拡散部５で逆拡散された受信信号のうち、ＤＰＣＣＨ及びＥ−ＤＰＣＣＨに対応する信号（Ｉ、Ｑデータ）を受ける。位相差検出部６１は、ＤＰＣＣＨ及びＥ−ＤＰＣＣＨに対応する信号と、ＤＰＣＣＨのパイロットデータとに基づき、逆拡散後の各チャネルに対応する信号間の位相のずれ（以降では単に「位相のずれ」と呼ぶ場合がある）を示す情報（Ｉ、Ｑデータ）を算出する。この位相差検出部６１の詳細な構成については後述する。位相差検出部６１は、算出した位相のずれを示す情報を位相補正部６２に出力する。   The phase difference detection unit 61 receives signals (I and Q data) corresponding to the DPCCH and E-DPCCH among the reception signals despread by the despreading unit 5. The phase difference detection unit 61 is based on a signal corresponding to the DPCCH and E-DPCCH and the pilot data of the DPCCH, and a phase shift between signals corresponding to each channel after despreading (hereinafter simply referred to as “phase shift”). Information (I and Q data) is calculated. The detailed configuration of the phase difference detector 61 will be described later. The phase difference detection unit 61 outputs information indicating the calculated phase shift to the phase correction unit 62.

位相補正部６２は、逆拡散部５から各チャネルに対応する信号（Ｉ、Ｑデータ）を受ける。また位相補正部６２は、位相差検出部６１から、位相のずれを示す情報（Ｉ、Ｑデータ）を受ける。位相補正部６２は、各チャネルに対応する信号それぞれに、この位相のずれを示す情報を乗算することで、各チャネルに対応する信号の位相のずれを補正する。位相補正部６２は、位相のずれを補正した各チャネルの信号を解析部Ｕ１２に出力する。   The phase correction unit 62 receives signals (I and Q data) corresponding to each channel from the despreading unit 5. The phase correction unit 62 receives information (I, Q data) indicating a phase shift from the phase difference detection unit 61. The phase correction unit 62 corrects the phase shift of the signal corresponding to each channel by multiplying each signal corresponding to each channel by information indicating the phase shift. The phase correction unit 62 outputs the signal of each channel whose phase shift is corrected to the analysis unit U12.

（位相差検出部６１の構成）
次に図７を参照しながら位相差検出部６１の詳細な構成について説明する。図７は、位相差検出部６１のブロック図である。図７に示すように、位相差検出部６１は、信号加算部６１１ａ及び６１１ｂと、パイロットデータ加算部６１２と、パイロットデータ定義部６１３と、ＤＰＣＣＨ位相特定部６１４ａと、Ｅ−ＤＰＣＣＨ位相特定部６１４ｂと、位相補正係数特定部６１５とを含んで構成される。 (Configuration of Phase Difference Detection Unit 61)
Next, a detailed configuration of the phase difference detection unit 61 will be described with reference to FIG. FIG. 7 is a block diagram of the phase difference detection unit 61. As shown in FIG. 7, the phase difference detection unit 61 includes signal addition units 611a and 611b, a pilot data addition unit 612, a pilot data definition unit 613, a DPCCH phase identification unit 614a, and an E-DPCCH phase identification unit 614b. And a phase correction coefficient specifying unit 615.

信号加算部６１１ａは、逆拡散部５で逆拡散された信号のうち、ＤＰＣＣＨに対応する信号を受ける。また信号加算部６１１ｂは、逆拡散部５で逆拡散された信号のうち、Ｅ−ＤＰＣＣＨに対応する信号を受ける。信号加算部６１１ａ及び６１１ｂはそれぞれ、受信した信号を１０シンボル分加算する。このとき信号加算部６１１ａ及び６１１ｂは、１０シンボル分の信号の位相を、１０シンボル中の先頭シンボルの位相にあわせて加算する。この信号加算部６１１ａ及び６１１ｂの詳細な動作については後述する。信号加算部６１１ａは、１０シンボル分加算されたＤＰＣＣＨに対応する信号をＤＰＣＣＨ位相特定部６１４ａに出力する。また信号加算部６１１ｂは、１０シンボル分加算されたＥ−ＤＰＣＣＨに対応する信号をＥ−ＤＰＣＣＨ位相特定部６１４ｂに出力する。   The signal adding unit 611a receives a signal corresponding to the DPCCH among the signals despread by the despreading unit 5. The signal adding unit 611b receives a signal corresponding to the E-DPCCH among the signals despread by the despreading unit 5. Each of the signal addition units 611a and 611b adds 10 symbols to the received signal. At this time, the signal adders 611a and 611b add the signal phases of 10 symbols in accordance with the phase of the first symbol in the 10 symbols. Detailed operations of the signal adders 611a and 611b will be described later. The signal adding unit 611a outputs a signal corresponding to the DPCCH added by 10 symbols to the DPCCH phase specifying unit 614a. The signal adder 611b outputs a signal corresponding to the E-DPCCH added by 10 symbols to the E-DPCCH phase specifying unit 614b.

パイロットデータ定義部６１３は、ＤＰＣＣＨに対応する信号のうち、既知のシンボルに関する情報を含む。この情報には、既知のシンボルそれぞれの位相を示す情報も含まれる。   Pilot data definition section 613 includes information related to a known symbol among signals corresponding to DPCCH. This information includes information indicating the phase of each known symbol.

パイロットデータ加算部６１２は、逆拡散部５で逆拡散された信号のうち、ＤＰＣＣＨに対応する信号を受ける。またパイロットデータ加算部６１２は、パイロットデータ定義部６１３から既知のシンボルに関する情報を読み出す。パイロットデータ加算部６１２は、既知のシンボルに関する情報に基づき、ＤＰＣＣＨに対応する信号に含まれる既知のシンボルの位相をそろえて加算する。この加算された既知のシンボルを信号Ｆ０とする。パイロットデータ加算部６１２は、加算された既知のシンボル、即ち信号Ｆ０を、ＤＰＣＣＨ位相特定部６１４ａ及びＥ−ＤＰＣＣＨ位相特定部６１４ｂに出力する。   Pilot data adding section 612 receives a signal corresponding to DPCCH among the signals despread by despreading section 5. Pilot data adding section 612 reads information on known symbols from pilot data defining section 613. Pilot data adding section 612 aligns and adds the phases of known symbols included in the signal corresponding to DPCCH based on information about known symbols. This added known symbol is defined as a signal F0. Pilot data adding section 612 outputs the added known symbol, that is, signal F0, to DPCCH phase specifying section 614a and E-DPCCH phase specifying section 614b.

ＤＰＣＣＨ位相特定部６１４ａは、１０シンボル分加算されたＤＰＣＣＨに対応する信号を信号加算部６１１ａから受ける。ＤＰＣＣＨ位相特定部６１４ａは、このＤＰＣＣＨに対応する信号を分波し、同相（０°）の信号Ｆ１と、位相を反転させた（１８０°）信号Ｆ１’とを生成しそれぞれをバッファリングする。またＤＰＣＣＨ位相特定部６１４ａは、パイロットデータ加算部６１２から信号Ｆ０を受ける。ＤＰＣＣＨ位相特定部６１４ａは、信号Ｆ１及びＦ１’をそれぞれ信号Ｆ０と加算する。加算後の信号をそれぞれ信号Ｆ１＋Ｆ０及びＦ１’＋Ｆ０とする。ＤＰＣＣＨ位相特定部６１４ａは、信号Ｆ１＋Ｆ０の電力値及び信号Ｆ１’＋Ｆ０の電力値をそれぞれ算出して比較し、電力値の高い信号に対応する位相を特定する。即ち、信号Ｆ１＋Ｆ０の電力値が高い場合には位相は０°となり、信号Ｆ１’＋Ｆ０の電力値が高い場合には位相は１８０°となる。ＤＰＣＣＨ位相特定部６１４ａは、バッファリングされた信号Ｆ１及びＦ１’のうち、特定された位相に対応する信号を読み出し、位相補正係数特定部６１５に出力する。これにより、信号Ｆ１及びＦ１’のうち、信号Ｆ０と同相の信号が位相補正係数特定部６１５に出力される。その後、バッファリングされた信号Ｆ１及びＦ１’はクリアされる。   The DPCCH phase specifying unit 614a receives a signal corresponding to the DPCCH added by 10 symbols from the signal adding unit 611a. The DPCCH phase specifying unit 614a demultiplexes the signal corresponding to the DPCCH, generates an in-phase (0 °) signal F1 and a phase-inverted (180 °) signal F1 ', and buffers them. DPCCH phase specifying unit 614a receives signal F0 from pilot data adding unit 612. The DPCCH phase specifying unit 614a adds the signals F1 and F1 'to the signal F0. The signals after the addition are defined as signals F1 + F0 and F1 ′ + F0, respectively. The DPCCH phase specifying unit 614a calculates and compares the power value of the signal F1 + F0 and the power value of the signal F1 ′ + F0, and specifies the phase corresponding to the signal having a high power value. That is, when the power value of the signal F1 + F0 is high, the phase is 0 °, and when the power value of the signal F1 ′ + F0 is high, the phase is 180 °. The DPCCH phase identification unit 614a reads a signal corresponding to the identified phase from the buffered signals F1 and F1 'and outputs the signal to the phase correction coefficient identification unit 615. As a result, of the signals F1 and F1 ', a signal having the same phase as the signal F0 is output to the phase correction coefficient specifying unit 615. Thereafter, the buffered signals F1 and F1 'are cleared.

この動作は、Ｅ−ＤＰＣＣＨ位相特定部６１４ｂについても同様である。即ち、Ｅ−ＤＰＣＣＨ位相特定部６１４ｂは、１０シンボル分加算されたＥ−ＤＰＣＣＨに対応する信号を信号加算部６１１ｂから受け、同相（０°）の信号Ｆ２と、位相を反転させた（１８０°）信号Ｆ２’とを生成しそれぞれをバッファリングする。Ｅ−ＤＰＣＣＨ位相特定部６１４ｂは、パイロットデータ加算部６１２から信号Ｆ０を受け、信号Ｆ２及びＦ２’とそれぞれ加算し、信号Ｆ２＋Ｆ０及びＦ２’＋Ｆ０を求める。Ｅ−ＤＰＣＣＨ位相特定部６１４ｂは、信号Ｆ２＋Ｆ０の電力値及び信号Ｆ２’＋Ｆ０の電力値をそれぞれ算出して比較し、電力値の高い信号に対応する位相を特定する。Ｅ−ＤＰＣＣＨ位相特定部６１４ｂは、バッファリングされた信号Ｆ２及びＦ２’のうち、特定された位相に対応する信号を読み出し、位相補正係数特定部６１５に出力する。その後、バッファリングされた信号Ｆ２及びＦ２’はクリアされる。   This operation is the same for the E-DPCCH phase specifying unit 614b. That is, the E-DPCCH phase specifying unit 614b receives a signal corresponding to the E-DPCCH added by 10 symbols from the signal adding unit 611b, and inverts the phase with the in-phase (0 °) signal F2 (180 °). ) Generate signal F2 'and buffer each one. The E-DPCCH phase specifying unit 614b receives the signal F0 from the pilot data adding unit 612 and adds it to the signals F2 and F2 'to obtain signals F2 + F0 and F2' + F0. The E-DPCCH phase specifying unit 614b calculates and compares the power value of the signal F2 + F0 and the power value of the signal F2 '+ F0, and specifies the phase corresponding to the signal having a high power value. The E-DPCCH phase specifying unit 614b reads a signal corresponding to the specified phase from the buffered signals F2 and F2 'and outputs the signal to the phase correction coefficient specifying unit 615. Thereafter, the buffered signals F2 and F2 'are cleared.

位相補正係数特定部６１５は、ＤＰＣＣＨ位相特定部６１４ａから１０シンボル分加算されたＤＰＣＣＨに対応する信号（信号Ｆ０と同相の信号）を受ける。また位相補正係数特定部６１５は、Ｅ−ＤＰＣＣＨ位相特定部６１４ｂから１０シンボル分加算されたＥ−ＤＰＣＣＨに対応する信号（信号Ｆ０と同相の信号）を受ける。位相補正係数特定部６１５は、ＤＰＣＣＨに対応する信号の電力値及びＥ−ＤＰＣＣＨに対応する信号の電力値をそれぞれ算出して比較し、電力値の高い信号を、位相のずれを示す情報として位相補正部６２に出力する。   The phase correction coefficient specifying unit 615 receives a signal (a signal in phase with the signal F0) corresponding to the DPCCH added by 10 symbols from the DPCCH phase specifying unit 614a. The phase correction coefficient specifying unit 615 receives a signal (a signal having the same phase as the signal F0) corresponding to the E-DPCCH added by 10 symbols from the E-DPCCH phase specifying unit 614b. The phase correction coefficient specifying unit 615 calculates and compares the power value of the signal corresponding to the DPCCH and the power value of the signal corresponding to the E-DPCCH, and compares the signal having a high power value as information indicating a phase shift. The data is output to the correction unit 62.

なお従来は、既知のシンボルに基づき位相の補正を行っていた。しかしながら、ＤＰＣＣＨに関しては、既知のシンボルは、１スロットあたり３〜８のシンボルしか含まれない。またＥ−ＤＰＣＣＨに関しては、既知のシンボルが存在しない。これに対し、本実施形態に係る位相差検出部６１は、先頭シンボルの位相にあわせて１０シンボル分を加算し、これらを既知のシンボルを加算した信号の位相にあわせている。これにより位相差検出部６１は、ＤＰＣＣＨ及びＥ−ＤＰＣＣＨそれぞれについて、１０シンボル分の信号を用いて位相のずれを示す情報（Ｉ、Ｑデータ）を算出することが可能となる。また位相差検出部６１は、ＤＰＣＣＨ及びＥ−ＤＰＣＣＨそれぞれで算出した位相のずれを示す情報のうち、電力値の高い方を位相のずれを示す情報として採用する。このように動作することで、例えばパワーブーストを使用することで、ＤＰＣＣＨの信号にノイズが回り込んだ場合においても、出力の大きいＥ−ＤＰＣＣＨの信号に基づき算出された情報により逆拡散後の各物理チャネルにおける信号間の位相のずれを補正することが可能となる。これにより、パワーブーストの使用の有無に拘らず、精度よく位相のずれを補正することが可能となる。   Conventionally, the phase is corrected based on a known symbol. However, for DPCCH, the known symbols contain only 3-8 symbols per slot. There is no known symbol for E-DPCCH. On the other hand, the phase difference detection unit 61 according to the present embodiment adds 10 symbols in accordance with the phase of the first symbol, and matches these with the phase of the signal obtained by adding known symbols. Thereby, the phase difference detection unit 61 can calculate information (I, Q data) indicating a phase shift by using signals for 10 symbols for each of the DPCCH and the E-DPCCH. Moreover, the phase difference detection part 61 employ | adopts the one with a higher electric power value as information which shows a phase shift among the information which shows the phase shift calculated by DPCCH and E-DPCCH. By operating in this way, for example, when power boost is used, even when noise wraps around the DPCCH signal, each post-spreading information is calculated based on the E-DPCCH signal having a large output. It is possible to correct a phase shift between signals in the physical channel. This makes it possible to accurately correct the phase shift regardless of whether the power boost is used.

（信号加算部６１１ａ及び６１１ｂの構成）
次に図８を参照しながら信号加算部６１１ａ及び６１１ｂが１０シンボル分の信号を加算するときの詳細な動作について説明する。図８は、信号加算部６１１ａ及び６１１ｂのブロック図である。図８に示すように、信号加算部６１１ａ及び６１１ｂは、位相調整部６１１１ａ及び６１１１ｂと、加算器６１１２ａ及び６１１２ｂと、比較部６１１３と、セレクタ６１１４と、累積加算器６１１５とを含んで構成される。 (Configuration of signal adding units 611a and 611b)
Next, a detailed operation when the signal adders 611a and 611b add signals for 10 symbols will be described with reference to FIG. FIG. 8 is a block diagram of the signal adders 611a and 611b. As shown in FIG. 8, the signal adders 611a and 611b include phase adjusters 6111a and 6111b, adders 6112a and 6112b, a comparator 6113, a selector 6114, and a cumulative adder 6115. .

逆拡散部５で逆拡散された信号は、位相調整部６１１１ａ及び６１１１ｂに入力される。位相調整部６１１１ａは、入力された信号を、位相を変更せずに（０°）出力する。また位相調整部６１１１ｂは、入力された信号を、位相を反転させたうえで（１８０°）出力する。なお位相調整部６１１１ａが出力する信号を信号Ｆａ、位相調整部６１１１ｂが出力する信号を信号Ｆａ’とする。   The signal despread by the despreading unit 5 is input to the phase adjustment units 6111a and 6111b. The phase adjustment unit 6111a outputs the input signal without changing the phase (0 °). The phase adjusting unit 6111b outputs the input signal after inverting the phase (180 °). A signal output from the phase adjustment unit 6111a is a signal Fa, and a signal output from the phase adjustment unit 6111b is a signal Fa '.

信号Ｆａ及びＦａ’は、セレクタ６１１４に入力される。また信号Ｆａは加算器６１１２ａに入力され、信号Ｆａ’は加算器６１１２ｂに入力される。   The signals Fa and Fa ′ are input to the selector 6114. The signal Fa is input to the adder 6112a, and the signal Fa 'is input to the adder 6112b.

セレクタ６１１４は、受信した信号が１０シンボル中の先頭シンボルに相当する信号の場合、その信号のうち予め決められた位相の信号（例えば信号Ｆａ）を累積加算器６１１５に出力する。   When the received signal is a signal corresponding to the first symbol in 10 symbols, selector 6114 outputs a signal having a predetermined phase (for example, signal Fa) among the signals to cumulative adder 6115.

またセレクタ６１１４は、入力された信号が１０シンボル中の先頭シンボルではない場合（即ち２番目〜１０番目のシンボルのいずれかの場合）、比較部６１１３に通知された位相に対応する信号を累積加算器６１１５に出力する。比較部６１１３の動作については後述する。例えば、比較部６１１３から位相として０°が通知されたとする。この場合、セレクタ６１１４は、信号Ｆａ及びＦａ’のうち、０°に対応する信号Ｆａを出力する。また比較部６１１３から位相として１８０°が通知された場合は、セレクタ６１１４は信号Ｆａ’を出力する。   The selector 6114 cumulatively adds signals corresponding to the phase notified to the comparison unit 6113 when the input signal is not the first symbol in the 10 symbols (that is, any of the second to tenth symbols). Output to the device 6115. The operation of the comparison unit 6113 will be described later. For example, it is assumed that 0 ° is notified as a phase from the comparison unit 6113. In this case, the selector 6114 outputs a signal Fa corresponding to 0 ° among the signals Fa and Fa ′. When 180 ° is notified as a phase from the comparison unit 6113, the selector 6114 outputs a signal Fa ′.

セレクタ６１１４から出力された信号は、累積加算器６１１５に入力される。累積加算器６１１５は、入力された信号をバッファリングしながら１０シンボル分加算する。なお、累積加算器６１１５にバッファリングされた信号を、信号Ｆａ０とする。累積加算器６１１５は、１０シンボル分が加算されたサンプリング信号Ｆａ０を、対応する位相特定部（ＤＰＣＣＨ位相特定部６１４ａまたはＥ−ＤＰＣＣＨ位相特定部６１４ｂ）に出力する。累積加算器６１１５は、対応する位相特定部に信号Ｆａ０を出力後、バッファリングしていた信号Ｆａ０をクリアする。 The signal output from the selector 6114 is input to the cumulative adder 6115. The accumulator 6115 adds 10 symbols while buffering the input signal. Note that the signal buffered in the cumulative adder 6115 is a signal Fa 0 . The cumulative adder 6115 outputs the sampling signal Fa 0 added with 10 symbols to the corresponding phase specifying unit (DPCCH phase specifying unit 614a or E-DPCCH phase specifying unit 614b). Cumulative adder 6115, after the output signals Fa 0 to corresponding phase identifying unit, clears the signal Fa 0 which has been buffered.

加算器６１１２ａは、信号Ｆａが入力されると、累積加算器６１１５にバッファリングされた信号Ｆａ０を読み出す。加算器６１１２ａは、信号Ｆａに信号Ｆａ０を加算する。加算後の信号を信号Ｆａ＋Ｆａ０とする。加算器６１１２ａは、信号Ｆａ＋Ｆａ０を比較部６１１３に出力する。 When the signal Fa is input, the adder 6112 a reads the signal Fa 0 buffered in the cumulative adder 6115. The adder 6112a adds the signals Fa 0 to signal Fa. The signal after the addition is defined as signal Fa + Fa 0 . The adder 6112a outputs the signal Fa + Fa 0 to the comparison unit 6113.

また加算器６１１２ｂは、信号Ｆａ’が入力されると、累積加算器６１１５にバッファリングされた信号Ｆａ０を読み出す。加算器６１１２ｂは、信号Ｆａ’に信号Ｆａ０を加算する。加算後の信号を信号Ｆａ’＋Ｆａ０とする。加算器６１１２ｂは、信号Ｆａ’＋Ｆａ０を比較部６１１３に出力する。 Further, when the signal Fa ′ is input, the adder 6112 b reads the signal Fa 0 buffered in the cumulative adder 6115. Adder 6112b adds the signals Fa 0 to signal Fa '. The signal after the addition is defined as signal Fa ′ + Fa 0 . The adder 6112b outputs the signal Fa ′ + Fa 0 to the comparison unit 6113.

比較部６１１３は、信号Ｆａ＋Ｆａ０及びＦａ’＋Ｆａ０の電力値を算出したうえで比較し、電力値の高い信号に対応する位相を特定する。即ち、信号Ｆａ＋Ｆａ０の電力値が高い場合には位相は０°となり、信号Ｆａ’＋Ｆａ０の電力値が高い場合には位相は１８０°となる。また信号Ｆａ＋Ｆａ０の電力値と信号Ｆａ＋’ Ｆａ０の電力値とが等しい場合、比較部１５３３は位相を０°とする。比較部６１１３は、特定した位相をセレクタ６１１４に通知する。 The comparison unit 6113 calculates and compares the power values of the signals Fa + Fa 0 and Fa ′ + Fa 0 and identifies the phase corresponding to the signal having the higher power value. That is, when the power value of the signal Fa + Fa 0 is high, the phase is 0 °, and when the power value of the signal Fa ′ + Fa 0 is high, the phase is 180 °. Also if the power value of the power value of the signal Fa + Fa 0 and the signal Fa + 'Fa 0 are equal, the comparison unit 1533 to the phase as 0 °. The comparison unit 6113 notifies the selector 6114 of the specified phase.

以上のように信号加算部６１１ａ及び６１１ｂの各構成を動作させることで、１０シンボル分の信号Ｆａそれぞれの位相を、１０シンボル中の先頭シンボルの位相にあわせて加算することが可能となる。   As described above, by operating the components of the signal adders 611a and 611b, it is possible to add the phases of the signals Fa for 10 symbols in accordance with the phase of the first symbol in the 10 symbols.

（シンボルタイミング補正の処理）
次に時間同期処理部１によるシンボルタイミングの補正に係る一連の処理について図９を参照しながら説明する。図９は、シンボルタイミングの補正に係る処理のフローチャートである。 (Symbol timing correction processing)
Next, a series of processes relating to the correction of the symbol timing by the time synchronization processing unit 1 will be described with reference to FIG. FIG. 9 is a flowchart of processing relating to correction of symbol timing.

（ステップＳ０１）
被試験端末Ｕ２から送信された被試験信号は、ＲＦ部２で受信される。ＲＦ部２は、この被試験信号をベースバンド信号に変調してＡ／Ｄ変換部１１に出力する。 (Step S01)
The signal under test transmitted from the terminal under test U2 is received by the RF unit 2. The RF unit 2 modulates this signal under test into a baseband signal and outputs it to the A / D conversion unit 11.

（ステップＳ０２）
Ａ／Ｄ変換部１１は、ＲＦ部２でベースバンド信号に変調された受信信号を、タイミング生成部３で生成されたタイミング信号に同期し、チップレートの５倍の周波数（１／５の周期）を有するサンプリングクロックでＡ／Ｄ変換する。このときＡ／Ｄ変換部１１は、チップレートの受信信号を５倍でオーバーサンプリングする。Ａ／Ｄ変換部１１は、オーバーサンプリングされた受信信号を直交復調部１２に出力する。 (Step S02)
The A / D conversion unit 11 synchronizes the reception signal modulated into the baseband signal by the RF unit 2 with the timing signal generated by the timing generation unit 3, and has a frequency (1/5 period) five times the chip rate. A / D conversion is performed with a sampling clock having At this time, the A / D converter 11 oversamples the reception signal at the chip rate by 5 times. The A / D converter 11 outputs the oversampled received signal to the orthogonal demodulator 12.

直交復調部１２は、オーバーサンプリングされた受信信号をＡ／Ｄ変換部１１から受け、この受信信号を、ＩとＱの互い直交するデータに分離して復調する。直交復調部１２は、直交復調された受信信号をマッチドフィルタ１３及びタイミング補正部１４に出力する。   The orthogonal demodulator 12 receives the oversampled received signal from the A / D converter 11 and demodulates the received signal by separating it into I and Q orthogonal data. The quadrature demodulation unit 12 outputs the quadrature demodulated reception signal to the matched filter 13 and the timing correction unit 14.

（ステップＳ０３）
マッチドフィルタ１３は、コード生成部４からスクランブルコードを受け、直交復調された受信信号とスクランブルコードとをパターン比較し、受信信号におけるフレームの先頭位置のずれ（時間軸に沿ったずれ）を検出する。マッチドフィルタ１３は、検出されたフレームの先頭位置のずれを示す情報をタイミング補正部１４に出力する。 (Step S03)
The matched filter 13 receives the scramble code from the code generation unit 4, compares the orthogonally demodulated received signal with the scramble code, and detects a shift in the frame start position (shift along the time axis) in the received signal. . The matched filter 13 outputs information indicating the deviation of the detected head position of the frame to the timing correction unit 14.

（ステップＳ０４）
タイミング補正部１４は、マッチドフィルタ１３から受信したフレームの先頭位置のずれを示す情報に基づき、直交復調部１２から受信した直交復調された受信信号の時間軸に沿ったずれを補正する。タイミング補正部１４は、フレームの先頭位置が補正された受信信号を一時的にバッファリングするとともに、この受信信号をＤＰＣＣＨ処理部１５０ａ及びＥ−ＤＰＣＣＨ処理部１５０ｂそれぞれのセレクタ１５１に出力する。 (Step S04)
The timing correction unit 14 corrects the shift along the time axis of the orthogonally demodulated reception signal received from the quadrature demodulation unit 12 based on the information indicating the shift of the head position of the frame received from the matched filter 13. The timing correction unit 14 temporarily buffers the reception signal whose frame start position is corrected, and outputs the reception signal to the selectors 151 of the DPCCH processing unit 150a and the E-DPCCH processing unit 150b.

（ステップＳ０５）
ＤＰＣＣＨ処理部１５０ａ及びＥ−ＤＰＣＣＨ処理部１５０ｂそれぞれのセレクタ１５１は、この受信信号に対し、チップごとにサンプリング信号５ｎ、５ｎ−１、及び５ｎ＋１を取出し、それぞれ区別して逆拡散部１５２に出力する。 (Step S05)
The selector 151 of each of the DPCCH processing unit 150a and the E-DPCCH processing unit 150b extracts the sampling signals 5n, 5n−1, and 5n + 1 for each chip from the received signal, and outputs them to the despreading unit 152 by distinguishing them.

（ステップＳ０６）
逆拡散部１５２は、サンプリング信号５ｎ、５ｎ−１、及び５ｎ＋１を個々に受け、それぞれをコード生成部４から受けた拡散コードで逆拡散する。このときＤＰＣＣＨ処理部１５０ａの逆拡散部１５２は、ＤＰＣＣＨに対応する拡散コードに基づき受信信号を逆拡散する。またＥ−ＤＰＣＣＨ処理部１５０ｂの逆拡散部１５２は、Ｅ−ＤＰＣＣＨに対応する拡散コードに基づき受信信号を逆拡散する。逆拡散部１５２は、逆拡散したサンプリング信号５ｎ、５ｎ−１、及び５ｎ＋１をシンボル加算部１５３に出力する。 (Step S06)
The despreading unit 152 receives the sampling signals 5n, 5n-1 and 5n + 1 individually, and despreads each with the spreading code received from the code generation unit 4. At this time, the despreading unit 152 of the DPCCH processing unit 150a despreads the received signal based on the spreading code corresponding to the DPCCH. The despreading unit 152 of the E-DPCCH processing unit 150b despreads the received signal based on the spreading code corresponding to the E-DPCCH. The despreading unit 152 outputs the despread sampling signals 5n, 5n−1, and 5n + 1 to the symbol adding unit 153.

シンボル加算部１５３は、逆拡散部１５２からサンプリング信号５ｎ、５ｎ−１、及び５ｎ＋１を受け、それぞれを１０シンボル分（即ち１スロット分）加算する。このときシンボル加算部１５３は、１０シンボル分のサンプリング信号５ｎそれぞれの位相を、１０シンボル中の先頭シンボルの位相にあわせて加算する。またシンボル加算部１５３は、１０シンボル分のサンプリング信号５ｎ−１及び５ｎ＋１それぞれを、サンプリング信号５ｎの位相にあわせて加算する。   The symbol adder 153 receives the sampling signals 5n, 5n−1, and 5n + 1 from the despreader 152, and adds 10 symbols (ie, one slot). At this time, the symbol adder 153 adds the phases of the sampling signals 5n for 10 symbols in accordance with the phase of the first symbol in 10 symbols. The symbol adder 153 adds the sampling signals 5n−1 and 5n + 1 for 10 symbols in accordance with the phase of the sampling signal 5n.

シンボル加算部１５３は、１０シンボル分が加算されたサンプリング信号５ｎ、５ｎ−１、及び５ｎ＋１を、それぞれ区別してパワー算出部１５４に出力する。   The symbol adder 153 distinguishes the sampling signals 5n, 5n−1, and 5n + 1 added with 10 symbols and outputs them to the power calculator 154.

パワー算出部１５４は、このサンプリング信号５ｎ、５ｎ−１、及び５ｎ＋１それぞれについて、Ｉデータの二乗とＱデータの二乗とを加算することで、各サンプリング信号の１スロット（１０シンボル分）分の電力を算出する。パワー算出部１５４は、算出した１スロット分の電力を１５スロット分加算することで、１フレーム分の電力をサンプリング信号ごとに算出する。パワー算出部１５４は、サンプリング信号ごとに算出した１フレーム分の電力を、それぞれ区別して加算器１５５に出力する。   For each of the sampling signals 5n, 5n-1, and 5n + 1, the power calculation unit 154 adds the square of I data and the square of Q data, thereby power for one slot (10 symbols) of each sampling signal. Is calculated. The power calculation unit 154 calculates the power for one frame for each sampling signal by adding the calculated power for one slot for 15 slots. The power calculation unit 154 distinguishes the power for one frame calculated for each sampling signal and outputs the power to the adder 155.

加算器１５５は、受信した各電力を、サンプリング信号ごとに加算し、サンプリング信号５ｎに対応する電力値ＰＣ、サンプリング信号５ｎ−１に対応する電力値ＰＥ、及びサンプリング信号５ｎ＋１に対応する電力値ＰＬを算出する。加算器１５５は、算出された電力値ＰＣ、ＰＥ、及びＰＬをそれぞれ区別して補正係数算出部１５６に出力する。 The adder 155 adds each received power for each sampling signal, and adds a power value P C corresponding to the sampling signal 5n, a power value P E corresponding to the sampling signal 5n−1, and a power corresponding to the sampling signal 5n + 1. to calculate the value P L. The adder 155 distinguishes the calculated power values P C , P E , and P L and outputs them to the correction coefficient calculation unit 156.

補正係数算出部１５６は、電力値ＰＣ、ＰＥ、及びＰＬをそれぞれ区別して加算器１５５から受ける。補正係数算出部１５６は、この電力値ＰＣ、ＰＥ、及びＰＬを、計算式（ＰＬ−ＰＥ）／（ＰＣ＋ＰＥ＋ＰＬ）に適用し、シンボルタイミングのずれを示す情報を算出する。補正係数算出部１５６は、算出したシンボルタイミングのずれを示す情報をタイミング補正部１４に出力する。 Correction coefficient calculation unit 156 receives power values P C , P E , and P L from adder 155 by distinguishing them from each other. The correction coefficient calculation unit 156 applies the power values P C , P E , and P L to the calculation formula (P L −P E ) / (P C + P E + P L ), and indicates the symbol timing deviation. Is calculated. The correction coefficient calculation unit 156 outputs information indicating the calculated symbol timing shift to the timing correction unit 14.

（ステップＳ０７）
タイミング補正部１４は、補正量算出部１５から、シンボルタイミングのずれを示す情報を受ける。タイミング補正部１４は、このシンボルタイミングのずれを示す情報に基づき、バッファリングされた受信信号を時間軸に沿ってさらに補正する。タイミング補正部１４は、シンボルタイミングのずれが補正された受信信号を間引き部１６に出力する。 (Step S07)
The timing correction unit 14 receives information indicating a symbol timing shift from the correction amount calculation unit 15. The timing correction unit 14 further corrects the buffered reception signal along the time axis based on the information indicating the deviation of the symbol timing. The timing correction unit 14 outputs the received signal whose symbol timing shift is corrected to the thinning unit 16.

間引き部１６は、５倍にオーバーサンプリングされたサンプリング信号Ｓｍｐ０〜Ｓｍｐ４のうち、センター以外のサンプリング信号Ｓｍｐ０、Ｓｍｐ１、Ｓｍｐ３、及びＳｍｐ４を間引き、サンプリング信号Ｓｍｐ２のみを逆拡散部５に出力する。以降、逆拡散部５により逆拡散された受信信号は、位相同期処理部６により位相が補正され、解析部Ｕ１２で解析される。   The thinning unit 16 thins out the sampling signals Smp0, Smp1, Smp3, and Smp4 other than the center among the sampling signals Smp0 to Smp4 that are oversampled five times, and outputs only the sampling signal Smp2 to the despreading unit 5. Thereafter, the phase of the reception signal despread by the despreading unit 5 is corrected by the phase synchronization processing unit 6 and analyzed by the analysis unit U12.

（位相補正の処理）
次に位相同期処理部６による位相の補正に係る一連の処理について図１０を参照しながら説明する。図１０は、位相の補正に係る処理のフローチャートである。 (Phase correction process)
Next, a series of processes related to phase correction by the phase synchronization processing unit 6 will be described with reference to FIG. FIG. 10 is a flowchart of processing relating to phase correction.

（ステップＳ１１）
逆拡散部５で逆拡散された受信信号のうち、ＤＰＣＣＨに対応する信号は、位相差検出部６１の信号加算部６１１ａに入力される。信号加算部６１１ａは、受信した信号を１０シンボル分加算する。このとき信号加算部６１１ａは、１０シンボル分の信号の位相を、１０シンボル中の先頭シンボルの位相にあわせて加算する。信号加算部６１１ａは、１０シンボル分加算されたＤＰＣＣＨに対応する信号をＤＰＣＣＨ位相特定部６１４ａに出力する。 (Step S11)
Among the reception signals despread by the despreading unit 5, the signal corresponding to the DPCCH is input to the signal adding unit 611 a of the phase difference detecting unit 61. The signal adding unit 611a adds the received signals for 10 symbols. At this time, the signal adder 611a adds the phases of signals for 10 symbols in accordance with the phase of the first symbol in 10 symbols. The signal adding unit 611a outputs a signal corresponding to the DPCCH added by 10 symbols to the DPCCH phase specifying unit 614a.

（ステップＳ１２）
また逆拡散部５で逆拡散された受信信号のうち、Ｅ−ＤＰＣＣＨに対応する信号は、位相差検出部６１の信号加算部６１１ｂに入力される。信号加算部６１１ｂは、受信した信号を１０シンボル分加算する。このとき信号加算部６１１ｂは、１０シンボル分の信号の位相を、１０シンボル中の先頭シンボルの位相にあわせて加算する。信号加算部６１１ｂは、１０シンボル分加算されたＥ−ＤＰＣＣＨに対応する信号をＥ−ＤＰＣＣＨ位相特定部６１４ｂに出力する。 (Step S12)
Further, among the reception signals despread by the despreading unit 5, a signal corresponding to the E-DPCCH is input to the signal addition unit 611 b of the phase difference detection unit 61. The signal adder 611b adds the received signals for 10 symbols. At this time, the signal adding unit 611b adds the phase of the signal for 10 symbols in accordance with the phase of the first symbol in 10 symbols. The signal adding unit 611b outputs a signal corresponding to the E-DPCCH added by 10 symbols to the E-DPCCH phase specifying unit 614b.

（ステップＳ１３）
また、逆拡散部５で逆拡散された受信信号のうち、ＤＰＣＣＨに対応する信号は、パイロットデータ加算部６１２にも入力される。パイロットデータ加算部６１２は、パイロットデータ定義部６１３から既知のシンボルに関する情報を読み出し、この情報に基づき、ＤＰＣＣＨに対応する信号に含まれる既知のシンボルの位相をそろえて加算する。この加算された既知のシンボルを信号Ｆ０とする。パイロットデータ加算部６１２は、加算された既知のシンボル、即ち信号Ｆ０を、ＤＰＣＣＨ位相特定部６１４ａ及びＥ−ＤＰＣＣＨ位相特定部６１４ｂに出力する。 (Step S13)
Of the reception signals despread by the despreading unit 5, a signal corresponding to the DPCCH is also input to the pilot data adding unit 612. Pilot data adding section 612 reads information related to a known symbol from pilot data defining section 613 and, based on this information, adds the phases of known symbols included in the signal corresponding to DPCCH. This added known symbol is defined as a signal F0. Pilot data adding section 612 outputs the added known symbol, that is, signal F0, to DPCCH phase specifying section 614a and E-DPCCH phase specifying section 614b.

（ステップＳ１４）
ＤＰＣＣＨ位相特定部６１４ａは、このＤＰＣＣＨに対応する信号を分波し、同相（０°）の信号Ｆ１と、位相を反転させた（１８０°）信号Ｆ１’とを生成しそれぞれをバッファリングする。ＤＰＣＣＨ位相特定部６１４ａは、信号Ｆ１及びＦ１’をそれぞれパイロットデータ加算部６１２から受信した信号Ｆ０と加算する。加算後の信号をそれぞれ信号Ｆ１＋Ｆ０及びＦ１’＋Ｆ０とする。ＤＰＣＣＨ位相特定部６１４ａは、信号Ｆ１＋Ｆ０の電力値及び信号Ｆ１’＋Ｆ０の電力値をそれぞれ算出して比較し、電力値の高い信号に対応する位相を特定する。ＤＰＣＣＨ位相特定部６１４ａは、バッファリングされた信号Ｆ１及びＦ１’のうち、特定された位相に対応する信号を読み出し、位相補正係数特定部６１５に出力する。その後、バッファリングされた信号Ｆ１及びＦ１’はクリアされる。 (Step S14)
The DPCCH phase specifying unit 614a demultiplexes the signal corresponding to the DPCCH, generates an in-phase (0 °) signal F1 and a phase-inverted (180 °) signal F1 ′, and buffers them. The DPCCH phase specifying unit 614a adds the signals F1 and F1 ′ to the signal F0 received from the pilot data adding unit 612, respectively. The added signals are defined as signals F1 + F0 and F1 ′ + F0, respectively. The DPCCH phase specifying unit 614a calculates and compares the power value of the signal F1 + F0 and the power value of the signal F1 ′ + F0, and specifies the phase corresponding to the signal having a high power value. The DPCCH phase identification unit 614a reads a signal corresponding to the identified phase from the buffered signals F1 and F1 ′ and outputs the signal to the phase correction coefficient identification unit 615. Thereafter, the buffered signals F1 and F1 ′ are cleared.

この動作は、Ｅ−ＤＰＣＣＨ位相特定部６１４ｂについても同様である。即ち、Ｅ−ＤＰＣＣＨ位相特定部６１４ｂは、１０シンボル分加算されたＥ−ＤＰＣＣＨに対応する信号を信号加算部６１１ｂから受け、同相（０°）の信号Ｆ２と、位相を反転させた（１８０°）信号Ｆ２’とを生成しそれぞれをバッファリングする。Ｅ−ＤＰＣＣＨ位相特定部６１４ｂは、パイロットデータ加算部６１２から信号Ｆ０を受け、信号Ｆ２及びＦ２’とそれぞれ加算し、信号Ｆ２＋Ｆ０及びＦ２’＋Ｆ０を求める。Ｅ−ＤＰＣＣＨ位相特定部６１４ｂは、信号Ｆ２＋Ｆ０の電力値及び信号Ｆ２’＋Ｆ０の電力値をそれぞれ算出して比較し、電力値の高い信号に対応する位相を特定する。Ｅ−ＤＰＣＣＨ位相特定部６１４ｂは、バッファリングされた信号Ｆ２及びＦ２’のうち、特定された位相に対応する信号を読み出し、位相補正係数特定部６１５に出力する。その後、バッファリングされた信号Ｆ２及びＦ２’はクリアされる。   This operation is the same for the E-DPCCH phase specifying unit 614b. That is, the E-DPCCH phase specifying unit 614b receives a signal corresponding to the E-DPCCH added by 10 symbols from the signal adding unit 611b, and inverts the phase with the in-phase (0 °) signal F2 (180 °). ) Generate signal F2 'and buffer each one. The E-DPCCH phase specifying unit 614b receives the signal F0 from the pilot data adding unit 612 and adds it to the signals F2 and F2 'to obtain signals F2 + F0 and F2' + F0. The E-DPCCH phase specifying unit 614b calculates and compares the power value of the signal F2 + F0 and the power value of the signal F2 '+ F0, and specifies the phase corresponding to the signal having a high power value. The E-DPCCH phase specifying unit 614b reads a signal corresponding to the specified phase from the buffered signals F2 and F2 'and outputs the signal to the phase correction coefficient specifying unit 615. Thereafter, the buffered signals F2 and F2 'are cleared.

（ステップＳ１５）
位相補正係数特定部６１５は、ＤＰＣＣＨ位相特定部６１４ａから１０シンボル分加算されたＤＰＣＣＨに対応する信号（信号Ｆ０と同相の信号）を受ける。また位相補正係数特定部６１５は、Ｅ−ＤＰＣＣＨ位相特定部６１４ｂから１０シンボル分加算されたＥ−ＤＰＣＣＨに対応する信号（信号Ｆ０と同相の信号）を受ける。位相補正係数特定部６１５は、ＤＰＣＣＨに対応する信号の電力値及びＥ−ＤＰＣＣＨに対応する信号の電力値をそれぞれ算出して比較し、電力値の高い信号を、位相のずれを示す情報として位相補正部６２に出力する。 (Step S15)
The phase correction coefficient specifying unit 615 receives a signal (a signal in phase with the signal F0) corresponding to the DPCCH added by 10 symbols from the DPCCH phase specifying unit 614a. The phase correction coefficient specifying unit 615 receives a signal (a signal having the same phase as the signal F0) corresponding to the E-DPCCH added by 10 symbols from the E-DPCCH phase specifying unit 614b. The phase correction coefficient specifying unit 615 calculates and compares the power value of the signal corresponding to the DPCCH and the power value of the signal corresponding to the E-DPCCH, and compares the signal having a high power value as information indicating a phase shift. The data is output to the correction unit 62.

（ステップＳ１６）
位相補正部６２は、逆拡散部５から各チャネルに対応する信号（Ｉ、Ｑデータ）を受ける。位相補正部６２は、これらの信号それぞれに、位相補正係数特定部６１５から受けた位相のずれを示す情報（Ｉ、Ｑデータ）を乗算することで、これらの信号の位相のずれを補正する。位相補正部６２は、位相のずれを補正した各チャネルの信号を解析部Ｕ１２に出力する。 (Step S16)
The phase correction unit 62 receives signals (I and Q data) corresponding to each channel from the despreading unit 5. The phase correction unit 62 multiplies each of these signals by information (I, Q data) indicating the phase shift received from the phase correction coefficient specifying unit 615, thereby correcting the phase shift of these signals. The phase correction unit 62 outputs the signal of each channel whose phase shift is corrected to the analysis unit U12.

以上、本発明に係る移動体通信端末試験装置Ｕ１に依れば、パワーブーストを使用した場合においても、第１の物理チャネルの信号及び第２の物理チャネルの信号のうち、パワーブーストされたチャネルの信号に基づき補正を行う。これにより、パワーブーストを使用し信号全体の電力が増加した場合においても、増加したパワーに応じた補正が可能となる。つまり、パワーブーストの使用の有無に拘らず、受信信号を精度よく同期させることが可能となる。   As described above, according to the mobile communication terminal test apparatus U1 according to the present invention, the power boosted channel of the first physical channel signal and the second physical channel signal even when the power boost is used. Correction is performed based on the signal. Thereby, even when the power of the entire signal is increased by using the power boost, correction according to the increased power is possible. That is, it is possible to accurately synchronize the received signal regardless of whether or not the power boost is used.

Ｕ１ 移動体通信端末試験装置
Ｕ１０ 送信部
Ｕ１１ 受信部
Ｕ１２ 解析部
Ｕ２ 被試験端末
１ 時間同期処理部
１１ Ａ／Ｄ変換部
１２ 直交復調部
１３ マッチドフィルタ
１４ タイミング補正部
１５ 補正量算出部
１５０ａ ＤＰＣＣＨ処理部
１５０ｂ Ｅ−ＤＰＣＣＨ処理部
１５１ セレクタ
１５２ 逆拡散部
１５３ シンボル加算部
１５３１ａ、１５３１ｂ 位相調整部
１５３２ａ、１５３２ｂ 加算器
１５３３ 比較部
１５３４ａ、１５３４ｂ、１５３４ｃ セレクタ
１５３５ａ、１５３５ｂ、１５３５ｃ 累積加算器
１５４ パワー算出部
１５５ 加算器
１５６ 補正係数算出部
１６ 間引き部
２ ＲＦ部
３ タイミング生成部
４ コード生成部
５ 逆拡散部
６ 位相同期処理部
６１ 位相差検出部
６１１ａ、６１１ｂ 信号加算部
６１１１ａ、６１１１ｂ 位相調整部
６１１２ａ、６１１２ｂ 加算器
６１１３ 比較部
６１１４ セレクタ
６１１５ 累積加算器
６１２ パイロットデータ加算部
６１３ パイロットデータ定義部
６１４ａ ＤＰＣＣＨ位相特定部
６１４ｂ Ｅ−ＤＰＣＣＨ位相特定部
６１５ 位相補正係数特定部
６２ 位相補正部 U1 mobile communication terminal test apparatus U10 transmission unit U11 reception unit U12 analysis unit U2 terminal under test 1 time synchronization processing unit 11 A / D conversion unit 12 orthogonal demodulation unit 13 matched filter 14 timing correction unit 15 correction amount calculation unit 150a DPCCH processing Unit 150b E-DPCCH processing unit 151 selector 152 despreading unit 153 symbol addition unit 1531a, 1531b phase adjustment unit 1532a, 1532b adder 1533 comparison unit 1534a, 1534b, 1534c selector 1535a, 1535b, 1535c cumulative adder 154 power calculation unit 155 Adder 156 Correction coefficient calculation unit 16 Decimation unit 2 RF unit 3 Timing generation unit 4 Code generation unit 5 Despreading unit 6 Phase synchronization processing unit 61 Phase difference detection unit 611a, 611b Signal addition unit 6111a, 6 111b Phase adjustment unit 6112a, 6112b Adder 6113 Comparison unit 6114 Selector 6114 Cumulative adder 612 Pilot data addition unit 613 Pilot data definition unit 614a DPCCH phase specification unit 614b E-DPCCH phase specification unit 615 Phase correction coefficient specification unit 62 Phase correction unit

Claims (8)

符号分割多重通信方式に基づいた複数のチップを含むフレームで構成される第１の物理チャネルと、前記第１の物理チャネルと同一のフレーム構成を有し第１の物理チャネルとは異なる第２の物理チャネルとを含んで構成された受信信号を、移動体通信端末（Ｕ２）から受信する受信部（Ｕ１１）と、前記受信信号を解析する解析部（Ｕ１２）と、を備えた移動体通信端末試験装置であって、
前記受信部は、
前記受信信号に含まれる１チップを所定周期でサンプリングし、サンプリングの順にサンプリングされた少なくとも第１のサンプリング信号、第２のサンプリング信号、及び第３のサンプリング信号を出力するＡ／Ｄ変換部（１１）と、
前記第１の物理チャネルにおける前記第１のサンプリング信号の電力値と、前記第２の物理チャネルにおける前記第１のサンプリング信号の電力値とを加算して第１の電力値を求め、前記第１の物理チャネルにおける前記第２のサンプリング信号の電力値と、前記第２の物理チャネルにおける前記第２のサンプリング信号の電力値とを加算して第２の電力値を求め、前記第１の物理チャネルにおける前記第３のサンプリング信号の電力値と、前記第２の物理チャネルにおける前記第３のサンプリング信号の電力値とを加算して第３の電力値を求め、前記第１の電力値と前記第２の電力値との差を、前記第１の電力値、前記第２の電力値、及び前記第３の電力値の和で除算することで第１の補正係数を算出する補正量算出部（１５）と、
前記第１の補正係数に応じて、所定のタイミングに対する前記受信信号の時間軸に沿ったずれを補正するタイミング補正部（１４）と、
前記タイミング補正部により時間軸に沿ったずれが補正された前記受信信号から、前記第１の物理チャネルにおける信号及び前記第２の物理チャネルにおける信号を区別して出力する第１の逆拡散部（５）と、
を備え、
前記解析部は、前記第１の逆拡散部からの出力に基づいて前記受信信号を解析することを特徴とする移動体通信端末試験装置。 A first physical channel configured by a frame including a plurality of chips based on a code division multiplex communication system, and a second physical channel having the same frame configuration as the first physical channel and different from the first physical channel A mobile communication terminal comprising: a reception unit (U11) that receives a reception signal including a physical channel from a mobile communication terminal (U2); and an analysis unit (U12) that analyzes the reception signal. A testing device,
The receiver is
An A / D converter (11) that samples one chip included in the received signal at a predetermined cycle and outputs at least a first sampling signal, a second sampling signal, and a third sampling signal sampled in the order of sampling. )When,
A power value of the first sampling signal in the first physical channel and a power value of the first sampling signal in the second physical channel are added to obtain a first power value, and the first power value is obtained. A power value of the second sampling signal in the second physical channel and a power value of the second sampling signal in the second physical channel to obtain a second power value, and the first physical channel A power value of the third sampling signal in the second physical channel and a power value of the third sampling signal in the second physical channel are added to obtain a third power value, and the first power value and the first power value A correction amount calculation unit that calculates a first correction coefficient by dividing the difference from the power value of 2 by the sum of the first power value, the second power value, and the third power value ( 15)
A timing correction unit (14) that corrects a deviation along a time axis of the reception signal with respect to a predetermined timing according to the first correction coefficient;
A first despreading unit (5) that distinguishes and outputs a signal on the first physical channel and a signal on the second physical channel from the received signal whose deviation along the time axis is corrected by the timing correction unit. )When,
With
The mobile communication terminal test apparatus, wherein the analysis unit analyzes the received signal based on an output from the first despreading unit. 前記補正量算出部は、
前記第１のサンプリング信号、前記第２のサンプリング信号、及び前記第３のサンプリング信号のそれぞれを逆拡散して、前記第１物理チャネル及び前記第２の物理チャネルに分けて、第１の出力、第２の出力、及び第３の出力を出力する第２の逆拡散部（１５２）と、
前記第１の出力、前記第２の出力、及び前記第３の出力それぞれを個別に、前記第１物理チャネル及び前記第２の物理チャネルそれぞれについて複数のチップ分加算する第１の加算部（１５３）と、
前記第１の加算部で加算された前記第１の出力、前記第２の出力、及び前記第３の出力それぞれの電力値を、前記第１物理チャネル及び前記第２の物理チャネルそれぞれについて算出するパワー算出部（１５４）と、
を備えていることを特徴とする請求項１に記載の移動体通信端末試験装置。 The correction amount calculation unit
Despreading each of the first sampling signal, the second sampling signal, and the third sampling signal, and dividing the first sampling channel into the first physical channel and the second physical channel; A second despreading unit (152) for outputting a second output and a third output;
A first adder (153) that individually adds each of the first output, the second output, and the third output for each of the first physical channel and the second physical channel for a plurality of chips. )When,
The power values of the first output, the second output, and the third output added by the first addition unit are calculated for the first physical channel and the second physical channel, respectively. A power calculator (154);
The mobile communication terminal test apparatus according to claim 1, comprising: 前記受信部は、
あらかじめ決められた試験の条件に基づき前記所定のタイミングを生成するタイミング生成部（３）と、
当該所定のタイミングに基づき拡散コードを生成するコード生成部（４）と、
を備え、
前記Ａ／Ｄ変換部は、前記タイミング生成部が特定した前記所定のタイミングに基づき前記所定周期を特定し、前記受信信号に含まれる１チップを当該所定周期でサンプリングし、
前記第１の逆拡散部は、前記拡散コードに基づき、前記タイミング補正部により時間軸に沿ったずれが補正された前記受信信号を逆拡散することで、前記第１の物理チャネルにおける信号及び前記第２の物理チャネルにおける信号を区別して出力し、
前記第２の逆拡散部は、前記拡散コードに基づき、前記第１のサンプリング信号、前記第２のサンプリング信号、及び前記第３のサンプリング信号のそれぞれを逆拡散して、前記第１物理チャネル及び前記第２の物理チャネルに分けて、第１の出力、第２の出力、及び第３の出力を出力することを特徴とする請求項２に記載の移動体通信端末試験装置。 The receiver is
A timing generator (3) for generating the predetermined timing based on predetermined test conditions;
A code generator (4) for generating a spreading code based on the predetermined timing;
With
The A / D conversion unit specifies the predetermined cycle based on the predetermined timing specified by the timing generation unit, samples one chip included in the received signal at the predetermined cycle,
The first despreading unit despreads the received signal whose deviation along the time axis is corrected by the timing correction unit based on the spreading code, and thereby the signal in the first physical channel and the Distinguish and output the signal on the second physical channel,
The second despreading unit despreads each of the first sampling signal, the second sampling signal, and the third sampling signal based on the spreading code to obtain the first physical channel and 3. The mobile communication terminal test apparatus according to claim 2, wherein the first output, the second output, and the third output are output separately for the second physical channel. 前記第１の加算部は、前記複数のチップ分の前記第１の出力、前記第２の出力、及び前記第３の出力それぞれの位相を、前記複数のチップの先頭に位置する前記第１の出力の位相にあわせて加算することを特徴とする請求項２または請求項３に記載の移動体通信端末試験装置。   The first adder is configured to set a phase of each of the first output, the second output, and the third output for the plurality of chips to the first of the plurality of chips. 4. The mobile communication terminal test apparatus according to claim 2, wherein addition is performed in accordance with an output phase. 前記第１の加算部は、
前記複数のチップのうち先頭に位置するチップに対応する前記第１の出力の電力値を基準電力値として、前記複数のチップのうち２番目以降のチップに対応する前記第１の出力ごとに、当該第１の出力の電力値及び位相を反転させた当該第１の出力の電力値それぞれに前記基準電力値を加算したうえで比較し、電力値の高い方の出力に対応する位相を特定する比較部（１５３３）と、
前記チップごとに、前記第１の出力及び位相を反転させた前記第１の出力のうち、前記特定された位相に対応する方を出力する第１のセレクタ（１５３４ａ）と、
前記チップごとに、前記第２の出力及び位相を反転させた前記第２の出力のうち、前記特定された位相に対応する方を出力する第２のセレクタ（１５３４ｂ）と、
前記チップごとに、前記第３の出力及び位相を反転させた前記第３の出力のうち、前記特定された位相に対応する方を出力する第３のセレクタ（１５３４ｃ）と、
を備え、
前記第１のセレクタ、前記第２のセレクタ、及び前記第３のセレクタそれぞれからの出力それぞれを個別に前記複数のチップ分加算することを特徴とする請求項４に記載の移動体通信端末試験装置。 The first adding unit includes:
For each of the first outputs corresponding to the second and subsequent chips of the plurality of chips, using the power value of the first output corresponding to the chip located at the top of the plurality of chips as a reference power value, The reference power value is added to each of the first output power value and the first output power value obtained by inverting the phase, and the phase corresponding to the output having the higher power value is specified. A comparison unit (1533);
For each chip, a first selector (1534a) that outputs the one corresponding to the specified phase among the first output and the first output obtained by inverting the phase;
For each chip, a second selector (1534b) that outputs the second output and the second output obtained by inverting the phase, the one corresponding to the specified phase;
For each chip, a third selector (1534c) that outputs the third output and the third output obtained by inverting the phase, the one corresponding to the specified phase;
With
5. The mobile communication terminal test apparatus according to claim 4, wherein outputs from the first selector, the second selector, and the third selector are individually added for the plurality of chips. . 前記受信信号は、所定数のチップで構成される複数のシンボルを含み、
前記受信部は、位相同期処理部（６）を備え、
前記位相同期処理部は、
前記第１の逆拡散部から出力された前記第１の物理チャネルにおける信号を受け、当該信号を所定数のシンボル分加算することで第１の信号を算出する第２の加算部（６１１ａ）と、
前記第１の逆拡散部から出力された前記第２の物理チャネルにおける信号を受け、当該信号を前記所定数のシンボル分加算することで第２の信号を算出する第３の加算部（６１１ｂ）と、
前記第１の逆拡散部から出力された前記第１の物理チャネルにおける信号を受け、当該信号のうち、前記所定数のシンボルに含まれる既知のシンボルを加算することで第３の信号を算出するパイロットデータ加算部（６１２）と、
前記第１の信号及び位相を反転させた前記第１の信号それぞれに前記第３の信号を加算したうえで、それぞれの電力値を算出して比較し、電力値の高い信号の位相を特定し、前記第１の信号及び位相を反転させた前記第１の信号のうち特定した位相に対応する信号を出力する第１の位相特定部（６１４ａ）と、
前記第２の信号及び位相を反転させた前記第２の信号それぞれに前記第３の信号を加算したうえで、それぞれの電力値を算出して比較し、電力値の高い信号の位相を特定し、前記第２の信号及び位相を反転させた前記第２の信号のうち特定した位相に対応する信号を出力する第２の位相特定部（６１４ｂ）と、
前記第１の位相特定部からの出力、及び前記第２の位相特定部からの出力それぞれの電力値を算出して比較し、電力値の高い方の出力を第２の補正係数とする位相補正係数特定部（６１５）と、
前記第２の補正係数に基づき、所定の位相に対する前記受信信号の位相のずれを補正する位相補正部（６２）と、
を備えたことを特徴とする請求項１乃至請求項５のいずれかに記載の移動体通信端末試験装置。 The received signal includes a plurality of symbols composed of a predetermined number of chips,
The receiving unit includes a phase synchronization processing unit (6),
The phase synchronization processing unit includes:
A second adder (611a) that receives the signal in the first physical channel output from the first despreader and calculates the first signal by adding the signal for a predetermined number of symbols; ,
A third adder (611b) that receives the signal in the second physical channel output from the first despreader and calculates the second signal by adding the signal for the predetermined number of symbols; When,
A signal on the first physical channel output from the first despreading unit is received, and a third signal is calculated by adding known symbols included in the predetermined number of symbols of the signal. A pilot data adder (612);
The third signal is added to each of the first signal and the first signal whose phase is inverted, and then the respective power values are calculated and compared to identify the phase of the signal having a high power value. A first phase specifying unit (614a) for outputting a signal corresponding to the specified phase among the first signal and the first signal obtained by inverting the phase;
The third signal is added to each of the second signal and the second signal whose phase is inverted, and then the respective power values are calculated and compared to identify the phase of the signal having a high power value. A second phase specifying unit (614b) for outputting a signal corresponding to the specified phase among the second signal and the second signal obtained by inverting the phase;
Phase correction in which the power value of each of the output from the first phase specifying unit and the output from the second phase specifying unit is calculated and compared, and the output having the higher power value is set as the second correction coefficient. A coefficient specifying unit (615);
A phase correction unit (62) that corrects a phase shift of the reception signal with respect to a predetermined phase based on the second correction coefficient;
The mobile communication terminal test apparatus according to any one of claims 1 to 5, further comprising: 前記第２の加算部及び第３の加算部はそれぞれ、前記所定数のシンボル分の信号それぞれの位相を、前記所定数のシンボル先頭に位置する信号の位相にあわせて加算することを特徴とする請求項６に記載の移動体通信端末試験装置。   Each of the second adder and the third adder adds the phases of the signals for the predetermined number of symbols in accordance with the phases of the signals located at the heads of the predetermined number of symbols. The mobile communication terminal test apparatus according to claim 6. 符号分割多重通信方式に基づいた複数のチップを含むフレームで構成される第１の物理チャネルと、前記第１の物理チャネルと同一のフレーム構成を有し第１の物理チャネルとは異なる第２の物理チャネルとで構成された受信信号を、移動体通信端末から受信する受信部と、前記受信信号を解析する解析部と、を備えた移動体通信端末試験装置を用いた移動体通信端末試験方法であって、
前記受信信号に含まれる１チップを所定周期でサンプリングし、サンプリングの順にサンプリングされた少なくとも第１のサンプリング信号、第２のサンプリング信号、及び第３のサンプリング信号を出力するサンプリング段階と、
前記受信信号に含まれる複数のチップについてそれぞれ前記サンプリング段階を行い、当該複数のチップそれぞれの前記第１のサンプリング信号、前記第２のサンプリング信号、及び前記第３のサンプリング信号を抽出する抽出段階と、
前記第１の物理チャネルにおける前記第１のサンプリング信号の電力値と、前記第２の物理チャネルにおける前記第１のサンプリング信号の電力値とを加算して第１の電力値を求め、前記第１の物理チャネルにおける前記第２のサンプリング信号の電力値と、前記第２の物理チャネルにおける前記第２のサンプリング信号の電力値とを加算して第２の電力値を求め、前記第１の物理チャネルにおける前記第３のサンプリング信号の電力値と、前記第２の物理チャネルにおける前記第３のサンプリング信号の電力値とを加算して第３の電力値を求め、前記第１の電力値と前記第２の電力値との差を、前記第１の電力値、前記第２の電力値、及び前記第３の電力値の和で除算することで第１の補正係数を算出する補正係数算出段階と、
前記第１の補正係数に応じて、所定のタイミングに対する前記受信信号の時間軸に沿ったずれを補正するタイミング補正段階と、
を備えたことを特徴とする移動体通信端末試験方法。 A first physical channel configured by a frame including a plurality of chips based on a code division multiplex communication system, and a second physical channel having the same frame configuration as the first physical channel and different from the first physical channel A mobile communication terminal test method using a mobile communication terminal test apparatus comprising: a reception unit configured to receive a reception signal composed of a physical channel from a mobile communication terminal; and an analysis unit that analyzes the reception signal. Because
Sampling step of sampling one chip included in the received signal at a predetermined cycle and outputting at least a first sampling signal, a second sampling signal, and a third sampling signal sampled in the order of sampling;
An extraction step of performing the sampling step for each of a plurality of chips included in the received signal and extracting the first sampling signal, the second sampling signal, and the third sampling signal of each of the plurality of chips; ,
A power value of the first sampling signal in the first physical channel and a power value of the first sampling signal in the second physical channel are added to obtain a first power value, and the first power value is obtained. A power value of the second sampling signal in the second physical channel and a power value of the second sampling signal in the second physical channel to obtain a second power value, and the first physical channel A power value of the third sampling signal in the second physical channel and a power value of the third sampling signal in the second physical channel are added to obtain a third power value, and the first power value and the first power value A correction coefficient calculating step of calculating a first correction coefficient by dividing a difference from the power value of 2 by a sum of the first power value, the second power value, and the third power value; ,
A timing correction step of correcting a shift along a time axis of the received signal with respect to a predetermined timing according to the first correction coefficient;
A mobile communication terminal test method comprising:
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