JP2012133097A

JP2012133097A - Electro-optic device and electronic equipment

Info

Publication number: JP2012133097A
Application number: JP2010284654A
Authority: JP
Inventors: Osamu Kobayashi; 修小林
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2010-12-21
Filing date: 2010-12-21
Publication date: 2012-07-12
Anticipated expiration: 2030-12-21
Also published as: JP5678644B2

Abstract

PROBLEM TO BE SOLVED: To suppress stripe defects depending on a position of a transistor group.SOLUTION: An electro-optic device includes: a gate signal input terminal; a gate signal line, which is connected to the gate signal input terminal and receives a gate signal; a source signal input terminal; a plurality of source signal lines, which are respectively connected to a plurality of source signal input terminals and receive a source signal; a first transistor group having a gate electrode connected to the gate signal line and a source electrode connected to a first source signal line in the plurality of source signal lines; a second transistor group having a gate electrode connected to the gate signal line at a position downstream the first transistor group and a source electrode connected to a second source signal line in the plurality of source signal lines; a first resistance inserted in the first source signal line; and a second resistance inserted in the second source signal line and having a resistance value different from that of the first resistance.

Description

本発明は、電気光学装置および電子機器に関する。 The present invention relates to an electro-optical device and an electronic apparatus.

特許文献１は、走査信号線の寄生容量に起因して画素電位に生じるレベルシフトを表示面内で均一にするため、共通した遅延量を持つ波形を入力する技術を開示している。特許文献２は、Ｎ本のデータ線を１群とするデータ線群毎に、データ線を駆動する技術を開示している。 Patent Document 1 discloses a technique for inputting a waveform having a common delay amount in order to make the level shift caused in the pixel potential due to the parasitic capacitance of the scanning signal line uniform within the display surface. Patent Document 2 discloses a technique for driving a data line for each data line group including N data lines as one group.

特開２００６−１３９３１７号公報JP 2006-139317 A 特開２００６−３９３５２号公報JP 2006-39352 A

１群のトランジスターのなかからオンにするトランジスターをゲート信号により選択する構成の電気光学装置により表示される画像おいて、各トランジスター群がゲート信号線において接続されている位置の違いにより、トランジスター群に依存したスジが発生してしまう場合があった。
これに対し本発明は、トランジスター群の位置に依存したスジを抑制する技術を提供する。 In an image displayed by an electro-optical device configured to select a transistor to be turned on from among a group of transistors according to a gate signal, the transistor group is changed depending on a position where each transistor group is connected to the gate signal line. There was a case where a dependent streak occurred.
In contrast, the present invention provides a technique for suppressing streaks depending on the position of the transistor group.

本発明は、ゲート信号が入力されるゲート信号入力端子と、前記ゲート信号入力端子に接続され、前記ゲート信号が供給されるゲート信号線と、ソース信号が入力される複数のソース信号入力端子と、前記複数のソース信号入力端子の各々に接続され、前記ソース信号が供給される複数のソース信号線と、前記ゲート信号線に接続されたゲート電極、および前記複数のソース信号線のうち第１ソース信号線に接続されたソース電極を有する第１トランジスター群と、前記ゲート信号入力端子から見て前記第１トランジスター群よりも下流側の位置において前記ゲート信号線に接続されたゲート電極、および前記複数のソース信号線のうち第２ソース信号線に接続されたソース電極を有する第２トランジスター群と、前記第１ソース信号線において前記ソース電極と前記ソース信号入力端子との間に挿入された第１抵抗と、前記第２ソース信号線において前記ソース電極と前記ソース信号入力端子との間に挿入され、前記第１抵抗と異なる抵抗値を有する第２抵抗とを有する電気光学装置を提供する。
この電気光学装置によれば、トランジスター群の位置に依存したスジを抑制することができる。 The present invention includes a gate signal input terminal to which a gate signal is input, a gate signal line connected to the gate signal input terminal to which the gate signal is supplied, and a plurality of source signal input terminals to which a source signal is input. A plurality of source signal lines connected to each of the plurality of source signal input terminals and supplied with the source signal; a gate electrode connected to the gate signal line; and a first of the plurality of source signal lines A first transistor group having a source electrode connected to a source signal line; a gate electrode connected to the gate signal line at a position downstream from the first transistor group as viewed from the gate signal input terminal; and A second transistor group having a source electrode connected to the second source signal line among the plurality of source signal lines, and the first source signal line; A first resistor inserted between the source electrode and the source signal input terminal, and a second resistor inserted between the source electrode and the source signal input terminal in the second source signal line, An electro-optical device having a second resistor having different resistance values is provided.
According to this electro-optical device, streaks depending on the position of the transistor group can be suppressed.

好ましい態様において、前記第１抵抗の抵抗値が、前記第２抵抗の抵抗値よりも小さくてもよい。
この電気光学装置によれば、第２トランジスター群に入力されるゲート信号が第１トランジスター群に入力されるゲート信号よりもなまっている場合において、トランジスター群の位置に依存したスジを抑制することができる。 In a preferred aspect, the resistance value of the first resistor may be smaller than the resistance value of the second resistor.
According to this electro-optical device, when the gate signal input to the second transistor group is less than the gate signal input to the first transistor group, it is possible to suppress streaks depending on the position of the transistor group. it can.

別の好ましい態様において、前記第１トランジスター群および前記第２トランジスター群を含む複数のトランジスター群と、前記複数のトランジスター群の各々に対応し、前記第１抵抗および前記第２抵抗を含む複数の抵抗とを有し、前記複数の抵抗の抵抗値は、当該抵抗に対応するトランジスター群が前記ゲート信号線に接続されている位置が前記ゲート信号入力端子から見て下流側になるほど大きくてもよい。
この電気光学装置によれば、複数のトランジスター群に入力されるゲート信号が上流側から下流側にいくにつれてなまっていく場合において、トランジスター群の位置に依存したスジを抑制することができる。 In another preferred embodiment, a plurality of transistor groups including the first transistor group and the second transistor group, and a plurality of resistors corresponding to each of the plurality of transistor groups and including the first resistor and the second resistor. The resistance values of the plurality of resistors may be larger as the position where the transistor group corresponding to the resistors is connected to the gate signal line becomes downstream as viewed from the gate signal input terminal.
According to this electro-optical device, it is possible to suppress streaks depending on the position of the transistor group when the gate signal input to the plurality of transistor groups is distorted from the upstream side to the downstream side.

さらに別の好ましい態様において、前記第１トランジスター群は、複数のトランジスターを含み、前記第１ソース信号線は、前記抵抗と前記複数のトランジスターとの間で複数に分岐していてもよい。
この電気光学装置によれば、トランジスター群が複数のトランジスターを含む場合において、トランジスター群の位置に依存したスジを抑制することができる。 In still another preferred aspect, the first transistor group may include a plurality of transistors, and the first source signal line may be branched into a plurality between the resistor and the plurality of transistors.
According to this electro-optical device, when the transistor group includes a plurality of transistors, streaks depending on the position of the transistor group can be suppressed.

さらに別の好ましい態様において、前記第１抵抗および前記第２抵抗は、ある長さ、幅、および厚さを有する抵抗素子により形成され、前記第１抵抗および前記第２抵抗は、前記長さ、前記幅、および前記厚さの少なくとも１つが異なっていてもよい。
この電気光学装置によれば、抵抗素子の長さ、幅、または厚さを調整することにより、トランジスター群の位置に依存したスジを抑制することができる。 In still another preferred embodiment, the first resistor and the second resistor are formed by a resistor element having a certain length, width, and thickness, and the first resistor and the second resistor are the length, At least one of the width and the thickness may be different.
According to this electro-optical device, it is possible to suppress streaks depending on the position of the transistor group by adjusting the length, width, or thickness of the resistance element.

また、本発明は、上記いずれかの電気光学装置を有する電子機器を提供する。
この電子機器によれば、トランジスター群の位置に依存したスジを抑制することができる。 The present invention also provides an electronic apparatus having any one of the above electro-optical devices.
According to this electronic apparatus, streaks depending on the position of the transistor group can be suppressed.

一実施形態に係る電気光学装置１を用いた電子機器の外観を示す図。FIG. 2 is a diagram illustrating an appearance of an electronic apparatus using the electro-optical device 1 according to an embodiment. 電気光学装置１の構成を示す模式図。1 is a schematic diagram illustrating a configuration of an electro-optical device 1. FIG. 液晶パネル１００の構造を示す図。FIG. 3 shows a structure of a liquid crystal panel 100. 画素１１１の等価回路を示す図。FIG. 6 shows an equivalent circuit of a pixel 111. 電気光学装置１の動作を示すタイミングチャート。3 is a timing chart showing the operation of the electro-optical device 1. 従来技術の問題点を説明する図。The figure explaining the problem of a prior art. 上流および下流のスイッチング回路に入力されるゲート信号を示す。3 shows gate signals input to upstream and downstream switching circuits. 書き込み前後の画素電極１１８の電位を例示する図。6 is a diagram illustrating the potential of the pixel electrode 118 before and after writing. FIG. 液晶パネル１００の構造を説明する図。2A and 2B illustrate a structure of a liquid crystal panel 100. FIG. プロジェクター２１００の構成を示す図。FIG. 3 shows a configuration of a projector 2100.

１．構成
図１は、一実施形態に係る電気光学装置１を用いた電子機器の（一部の）外観を示す図である。この例で、電気光学装置１は、プロジェクターのライトバルブとして用いられる液晶装置である。電子機器は、液晶パネル１００と、データ線駆動回路２００と、ＦＰＣ（Flexible Printed Circuits）基板３００と、回路基板４００とを有する。ＦＰＣ基板３００上には、データ線駆動回路２００が設けられている。回路基板４００上には、電気光学装置１を制御する回路が設けられている。回路基板４００と液晶パネル１００とは、ＦＰＣ基板３００を介して電気的に接続される。回路基板４００とＦＰＣ基板３００とは、コネクタ４１０およびコネクタ３２０を介して接続される。ＦＰＣ基板３００と液晶パネル１００とはコネクタ３１０およびコネクタ１０７を介して接続される。 1. Configuration FIG. 1 is a diagram illustrating an external view of (a part of) an electronic apparatus using an electro-optical device 1 according to an embodiment. In this example, the electro-optical device 1 is a liquid crystal device used as a light valve of a projector. The electronic device includes a liquid crystal panel 100, a data line driving circuit 200, an FPC (Flexible Printed Circuits) substrate 300, and a circuit substrate 400. A data line driving circuit 200 is provided on the FPC board 300. A circuit for controlling the electro-optical device 1 is provided on the circuit board 400. The circuit board 400 and the liquid crystal panel 100 are electrically connected via the FPC board 300. The circuit board 400 and the FPC board 300 are connected via the connector 410 and the connector 320. The FPC board 300 and the liquid crystal panel 100 are connected via a connector 310 and a connector 107.

図２は、電気光学装置１の構成を示す模式図である。データ線駆動回路２００は、他の回路から入力されるクロック信号、制御信号、および映像信号に従って、液晶パネル１００に表示させる画像を示すソース信号を出力する。液晶パネル１００は、データ線駆動回路２００および他の回路から入力されるクロック信号およびソース信号に従って、画像を表示する。 FIG. 2 is a schematic diagram illustrating a configuration of the electro-optical device 1. The data line driving circuit 200 outputs a source signal indicating an image to be displayed on the liquid crystal panel 100 in accordance with a clock signal, a control signal, and a video signal input from another circuit. The liquid crystal panel 100 displays an image in accordance with a clock signal and a source signal input from the data line driving circuit 200 and other circuits.

液晶パネル１００は、画素領域１１０と、走査線駆動回路１３０と、データ線選択回路１５０と、複数のソース信号線１６０と、複数のソース信号入力端子１６１と、複数のゲート信号線（ゲート信号線１４１、ゲート信号線１４２、およびゲート信号線１４３）と、複数のゲート信号入力端子（ゲート信号入力端子１４６、ゲート信号入力端子１４７、およびゲート信号入力端子１４８）と、複数の抵抗Ｒを有する。 The liquid crystal panel 100 includes a pixel region 110, a scanning line driving circuit 130, a data line selection circuit 150, a plurality of source signal lines 160, a plurality of source signal input terminals 161, and a plurality of gate signal lines (gate signal lines). 141, a gate signal line 142, and a gate signal line 143), a plurality of gate signal input terminals (gate signal input terminal 146, gate signal input terminal 147, and gate signal input terminal 148), and a plurality of resistors R.

画素領域１１０は、画像を表示する領域である。画素領域１１０は、ｍ本の走査線１１２と、（ｋ×ｎ）本のデータ線１１４と、（ｍ×ｋ×ｎ）個の画素１１１とを有する。走査線１１２は、走査信号を伝送する信号線であり、行（ｘ）方向に沿って設けられている。データ線１１４は、データ信号を伝送する信号線であり、列（ｙ）方向に沿って設けられている。走査線１１２とデータ線１１４とは、電気的に絶縁されている。画素１１１は、液晶パネル１００をｚ方向（ｘ方向およびｙ方向に垂直な方向）に見たときに、走査線１１２とデータ線１１４との交差に対応して設けられている。すなわち、画素１１１は、ｍ行×（ｋ×ｎ）列のマトリクス状に配列されている。また、この例では、行方向において連続するｋ個の画素１１１が、１つの画素群を形成している（図２の例ではｋ＝３）。すなわち、液晶パネル１００は、ｍ行ｎ列の画素群を有する。画素１１１の詳細は後述する。以下の説明において、複数の走査線１１２の各々を区別する必要があるときは、第１行、第２行、第３行、…、第ｍ行の走査線１１２と表す。複数のデータ線１１４の各々を区別する必要があるときは、第１列、第２列、第３列、…、第（ｋ×ｎ）列のデータ線１１４と表す。ソース信号線１６０についても同様である。 The pixel area 110 is an area for displaying an image. The pixel region 110 includes m scanning lines 112, (k × n) data lines 114, and (m × k × n) pixels 111. The scanning line 112 is a signal line that transmits a scanning signal, and is provided along the row (x) direction. The data line 114 is a signal line that transmits a data signal, and is provided along the column (y) direction. The scanning line 112 and the data line 114 are electrically insulated. The pixel 111 is provided corresponding to the intersection of the scanning line 112 and the data line 114 when the liquid crystal panel 100 is viewed in the z direction (direction perpendicular to the x direction and the y direction). That is, the pixels 111 are arranged in a matrix of m rows × (k × n) columns. In this example, k pixels 111 continuous in the row direction form one pixel group (k = 3 in the example of FIG. 2). In other words, the liquid crystal panel 100 has a pixel group of m rows and n columns. Details of the pixel 111 will be described later. In the following description, when it is necessary to distinguish each of the plurality of scanning lines 112, they are represented as the first row, the second row, the third row,. When it is necessary to distinguish each of the plurality of data lines 114, the data lines 114 are represented as the first, second, third,..., (K × n) th column data lines 114. The same applies to the source signal line 160.

走査線駆動回路１３０は、複数の走査線１１２の中から１本の走査線１１２を選択するための走査信号を出力する。走査線駆動回路１３０は、第１行、第２行、第３行、…、第ｍ行の走査線１１２に、走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙｍを供給する。走査信号Ｙ１、Ｙ２、Ｙ３、…、Ｙｍは、順次排他的にＨ（High）レベルとなる信号である。 The scanning line driving circuit 130 outputs a scanning signal for selecting one scanning line 112 from the plurality of scanning lines 112. The scanning line driving circuit 130 supplies scanning signals Y1, Y2, Y3,..., Ym to the scanning lines 112 in the first row, the second row, the third row,. The scanning signals Y1, Y2, Y3,..., Ym are signals that sequentially become H (High) level exclusively.

ゲート信号線１４１、ゲート信号線１４２、およびゲート信号線１４３は、ゲート信号入力端子１４６、ゲート信号入力端子１４７、およびゲート信号入力端子１４８から入力されたゲート信号Ｇ１、Ｇ２、およびＧ３を伝送する信号線である。ゲート信号Ｇ１、Ｇ２、およびＧ３は、順次排他的にＨレベルとなる信号である。 The gate signal line 141, the gate signal line 142, and the gate signal line 143 transmit the gate signals G1, G2, and G3 input from the gate signal input terminal 146, the gate signal input terminal 147, and the gate signal input terminal 148. It is a signal line. The gate signals G1, G2, and G3 are signals that sequentially become H level exclusively.

データ線選択回路１５０は、各画素群において、ｋ本のデータ線１１４の中から１本のデータ線１１４を選択する回路である。データ線選択回路１５０は、ｎ列の画素群の各々に対応する、ｎ個のスイッチング回路１５１を有する。スイッチング回路１５１は、ゲート信号Ｇ１、Ｇ２、およびＧ３に応じて、対応する画素群に接続されているｋ本のデータ線１１４の中から、１本のデータ線１１４を選択する。スイッチング回路１５１の詳細は後述する。 The data line selection circuit 150 is a circuit that selects one data line 114 from the k data lines 114 in each pixel group. The data line selection circuit 150 includes n switching circuits 151 corresponding to each of n columns of pixel groups. The switching circuit 151 selects one data line 114 from the k data lines 114 connected to the corresponding pixel group in accordance with the gate signals G1, G2, and G3. Details of the switching circuit 151 will be described later.

ソース信号線１６０は、ソース信号入力端子１６１から入力されたソース信号Ｓを、データ線選択回路１５０に伝送する信号線である。ソース信号Ｓは、画素１１１に書き込まれるデータを示す信号である。ソース信号線１６０においては、抵抗Ｒが直列に挿入されている。抵抗Ｒについては後述する。 The source signal line 160 is a signal line that transmits the source signal S input from the source signal input terminal 161 to the data line selection circuit 150. The source signal S is a signal indicating data written to the pixel 111. In the source signal line 160, a resistor R is inserted in series. The resistance R will be described later.

データ線駆動回路２００は、第１列、第２列、第３列、…、第ｎ列のソース信号入力端子１６１に、ソース信号Ｓ１、Ｓ２、Ｓ３、…、Ｓｎを出力する。また、データ線駆動回路２００は、ゲート信号入力端子１４６、ゲート信号入力端子１４７、およびゲート信号入力端子１４８に、ゲート信号Ｇ１、Ｇ２、Ｇ３を出力する。 The data line driving circuit 200 outputs source signals S1, S2, S3,..., Sn to the source signal input terminals 161 in the first column, the second column, the third column,. The data line driving circuit 200 outputs gate signals G1, G2, and G3 to the gate signal input terminal 146, the gate signal input terminal 147, and the gate signal input terminal 148.

図３（Ａ）は、液晶パネル１００の構造を示す斜視図である。図３（Ｂ）は、図３（Ａ）におけるＨ−ｈ線における断面を示す模式図である。液晶パネル１００は、素子基板１０１と、対向基板１０２と、液晶１０５とを有する。素子基板１０１と対向基板１０２とは、スペーサー（図示省略）を含むシール材９０によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせられている。液晶１０５は、この間隙に封入されている。液晶１０５は、例えばＶＡ（Vertical Alignment）型の液晶である。 FIG. 3A is a perspective view showing the structure of the liquid crystal panel 100. FIG. 3B is a schematic diagram illustrating a cross section taken along line Hh in FIG. The liquid crystal panel 100 includes an element substrate 101, a counter substrate 102, and a liquid crystal 105. The element substrate 101 and the counter substrate 102 are bonded together with a sealant 90 including a spacer (not shown) so that the electrode formation surfaces face each other while maintaining a certain gap. The liquid crystal 105 is sealed in this gap. The liquid crystal 105 is, for example, a VA (Vertical Alignment) type liquid crystal.

素子基板１０１および対向基板１０２は、それぞれガラスや石英などの透明性を有する基板を有する。素子基板１０１にあっては、対向基板１０２よりもＹ方向のサイズが長い。奥側（ｈ側）が揃えられているので、素子基板１０１の手前側（Ｈ側）の一辺が対向基板１０２から張り出している。この張り出した領域にＸ方向に沿って複数の端子１０７が設けられている。複数の端子１０７は、ＦＰＣ基板３００に接続される。ＦＰＣ基板３００には、データ線駆動回路２００が形成される。複数の端子１０７は、外部の回路から各種信号や各種電圧、映像信号などを供給するための端子であり、上述のゲート信号入力端子１４６、ゲート信号入力端子１４７、ゲート信号入力端子１４８、およびソース信号入力端子１６１を含む。 The element substrate 101 and the counter substrate 102 each have a transparent substrate such as glass or quartz. The element substrate 101 is longer in the Y direction than the counter substrate 102. Since the back side (h side) is aligned, one side of the front side (H side) of the element substrate 101 protrudes from the counter substrate 102. A plurality of terminals 107 are provided in the protruding region along the X direction. The plurality of terminals 107 are connected to the FPC board 300. A data line driving circuit 200 is formed on the FPC board 300. The plurality of terminals 107 are terminals for supplying various signals, various voltages, video signals, and the like from an external circuit. The above-described gate signal input terminal 146, gate signal input terminal 147, gate signal input terminal 148, and source A signal input terminal 161 is included.

素子基板１０１において対向基板１０２と対向する面には、画素電極１１８が形成されている。画素電極１１８は、ＩＴＯ（Indium Tin Oxide）などの透明性を有する導電層をパターニングしたものである。また、素子基板１０１には、走査線駆動回路１３０が形成されている。対向基板１０２において、素子基板１０１と対向する面に設けられた共通電極１０８は、同じくＩＴＯなどの透明性を有する導電層である。 A pixel electrode 118 is formed on a surface of the element substrate 101 facing the counter substrate 102. The pixel electrode 118 is obtained by patterning a transparent conductive layer such as ITO (Indium Tin Oxide). In addition, a scanning line driving circuit 130 is formed on the element substrate 101. In the counter substrate 102, the common electrode 108 provided on the surface facing the element substrate 101 is a conductive layer having transparency such as ITO.

図４は、画素１１１の等価回路を示す図である。図４では、第ｉ行第ｊ列の画素群およびこの画素群に対応するスイッチング回路１５１が示されている（ｉおよびｊは、１≦ｉ≦ｍおよび１≦ｊ≦ｎを満たす整数）。一つの画素群は、ｋ個（この例ではｋ＝３）の画素１１１から構成される。画素１１１は、ＴＦＴ（Thin Film Transistor）１１６と、画素電極１１８と、液晶層１２０と、共通電極１０８と、保持容量１３０とを有する。ＴＦＴ１１６は、画素電極１１８へのデータの書き込み（電圧の印加）を制御するスイッチング素子であり、この例ではｎチャネル型の電界効果トランジスターである。ＴＦＴ１１６のゲート電極は走査線１１２に接続され、ソース電極はデータ線１１４に接続され、ドレイン電極は画素電極１１８に接続されている。走査線１１２にＨレベルの走査信号が供給されるとＴＦＴ１１６はオン状態になり、データ線１１４と画素電極１１８とが導通する。すなわち、画素電極１１８にデータが書き込まれる。走査線１１２にＬ（Low）レベルの走査信号が供給されるとＴＦＴ１１６はオフ状態になり、データ線１１４と画素電極１１８とは絶縁する。共通電極１０８はすべての画素１１１について共通である。共通電極１０８には、例えばデータ線駆動回路２００により、共通電圧ＬＣＣＯＭが印加される。液晶層１２０には、画素電極１１８と共通電極１０８との電位差に相当する電圧が印加され、この電圧に応じて光学的特性（反射率または透過率）が変化する。保持容量１１７は、液晶層１２０に並列に接続されており、画素電極１１８と共通電圧ＶＣＯＭとの電位差に相当する電荷を保持する（この例では、ＶＣＯＭ＝ＬＣＣＯＭである）。以下、単一の画素群において、画素１１１の各々を区別するときは、画素１１１−ｓのように添字を用いて区別する（ｓは、１≦ｓ≦ｋを満たす整数）。ＴＦＴ１１６等、画素１１１に含まれる要素についても同様である。 FIG. 4 is a diagram illustrating an equivalent circuit of the pixel 111. FIG. 4 shows a pixel group in the i-th row and j-th column and a switching circuit 151 corresponding to the pixel group (i and j are integers satisfying 1 ≦ i ≦ m and 1 ≦ j ≦ n). One pixel group includes k (in this example, k = 3) pixels 111. The pixel 111 includes a TFT (Thin Film Transistor) 116, a pixel electrode 118, a liquid crystal layer 120, a common electrode 108, and a storage capacitor 130. The TFT 116 is a switching element that controls data writing (voltage application) to the pixel electrode 118, and is an n-channel field effect transistor in this example. The TFT 116 has a gate electrode connected to the scanning line 112, a source electrode connected to the data line 114, and a drain electrode connected to the pixel electrode 118. When an H level scanning signal is supplied to the scanning line 112, the TFT 116 is turned on, and the data line 114 and the pixel electrode 118 are brought into conduction. That is, data is written to the pixel electrode 118. When an L (Low) level scanning signal is supplied to the scanning line 112, the TFT 116 is turned off, and the data line 114 and the pixel electrode 118 are insulated. The common electrode 108 is common to all the pixels 111. A common voltage LCCOM is applied to the common electrode 108 by the data line driving circuit 200, for example. A voltage corresponding to the potential difference between the pixel electrode 118 and the common electrode 108 is applied to the liquid crystal layer 120, and the optical characteristics (reflectance or transmittance) change according to this voltage. The holding capacitor 117 is connected in parallel to the liquid crystal layer 120 and holds a charge corresponding to a potential difference between the pixel electrode 118 and the common voltage VCOM (in this example, VCOM = LCCOM). Hereinafter, when each pixel 111 is distinguished in a single pixel group, it is distinguished using a subscript such as pixel 111-s (s is an integer satisfying 1 ≦ s ≦ k). The same applies to elements included in the pixel 111 such as the TFT 116.

スイッチング回路１５１は、ｋ個（この例ではｋ＝３）のスイッチング素子として、ＴＦＴ１５２、ＴＦＴ１５３、およびＴＦＴ１５４を有する。ＴＦＴ１５２のゲート電極は、ゲート信号線１４１に接続され、ソース電極は第ｊ列のソース信号線１６０に接続され、ドレイン電極は第（３ｊ−２）列のデータ線１１４（すなわち、第ｊ列の画素群のＴＦＴ１１６−１のソース電極）に接続されている。ゲート信号線１４１にＨレベルのゲート信号Ｇ１が供給されるとＴＦＴ１５２はオン状態になり、第ｊ列のソース信号線１６０と第（３ｊ−２）列のデータ線１１４とが導通する。すなわち、第（３ｊ−２）列のデータ線１１４にソース信号Ｓｊが供給される。ゲート信号線１４１にＬレベルのゲート信号Ｇ１が供給されるとＴＦＴ１５２はオフ状態になり、第ｊ列のソース信号線１６０と第（３ｊ−２）列のデータ線１１４とが絶縁する。 The switching circuit 151 includes a TFT 152, a TFT 153, and a TFT 154 as k switching elements (k = 3 in this example). The TFT 152 has a gate electrode connected to the gate signal line 141, a source electrode connected to the j-th column source signal line 160, and a drain electrode connected to the (3j−2) -th column data line 114 (that is, the j-th column). Connected to the source electrode of the TFT 116-1 of the pixel group). When the gate signal G1 of H level is supplied to the gate signal line 141, the TFT 152 is turned on, and the source signal line 160 in the jth column and the data line 114 in the (3j-2) th column are conducted. That is, the source signal Sj is supplied to the data line 114 in the (3j-2) th column. When an L-level gate signal G1 is supplied to the gate signal line 141, the TFT 152 is turned off, and the source signal line 160 in the j-th column and the data line 114 in the (3j-2) -th column are insulated.

ＴＦＴ１５３のゲート電極は、ゲート信号線１４２に接続され、ソース電極は第ｊ列のソース信号線１６０に接続され、ドレイン電極は第（３ｊ−１）列のデータ線１１４（すなわち、第ｊ列の画素群のＴＦＴ１１６−２のソース電極）に接続されている。ゲート信号線１４２にＨレベルのゲート信号Ｇ２が供給されるとＴＦＴ１５３はオン状態になり、第ｊ列のソース信号線１６０と第（３ｊ−１）列のデータ線１１４とが導通する。すなわち、第（３ｊ−１）列のデータ線１１４にソース信号Ｓｊが供給される。ゲート信号線１４２にＬレベルのゲート信号Ｇ２が供給されるとＴＦＴ１５３はオフ状態になり、第ｊ列のソース信号線１６０と第（３ｊ−１）列のデータ線１１４とが絶縁する。 The TFT 153 has a gate electrode connected to the gate signal line 142, a source electrode connected to the j-th column source signal line 160, and a drain electrode connected to the (3j−1) -th column data line 114 (that is, the j-th column). Connected to the source electrode of the TFT 116-2 of the pixel group). When an H level gate signal G2 is supplied to the gate signal line 142, the TFT 153 is turned on, and the source signal line 160 in the jth column and the data line 114 in the (3j−1) th column are conducted. That is, the source signal Sj is supplied to the data line 114 in the (3j−1) th column. When an L-level gate signal G2 is supplied to the gate signal line 142, the TFT 153 is turned off, and the source signal line 160 in the j-th column and the data line 114 in the (3j−1) -th column are insulated.

ＴＦＴ１５４のゲート電極は、ゲート信号線１４３に接続され、ソース電極は第ｊ列のソース信号線１６０に接続され、ドレイン電極は第３ｊ列のデータ線１１４（すなわち、第ｊ列の画素群のＴＦＴ１１６−３のソース電極）に接続されている。ゲート信号線１４３にＨレベルのゲート信号Ｇ３が供給されるとＴＦＴ１５４はオン状態になり、第ｊ列のソース信号線１６０と第３ｊ列のデータ線１１４とが導通する。すなわち、第３ｊ列のデータ線１１４にソース信号Ｓｊが供給される。ゲート信号線１４３にＬレベルのゲート信号Ｇ３が供給されるとＴＦＴ１５４はオフ状態になり、第ｊ列のソース信号線１６０と第３ｊ列のデータ線１１４とが絶縁する。 The gate electrode of the TFT 154 is connected to the gate signal line 143, the source electrode is connected to the j-th column source signal line 160, and the drain electrode is the third j-th column data line 114 (that is, the TFT 116 of the j-th column pixel group). -3 source electrode). When an H level gate signal G3 is supplied to the gate signal line 143, the TFT 154 is turned on, and the source signal line 160 in the j-th column and the data line 114 in the third j-th column become conductive. That is, the source signal Sj is supplied to the data line 114 in the third jth column. When an L-level gate signal G3 is supplied to the gate signal line 143, the TFT 154 is turned off, and the j-th column source signal line 160 and the third j-th column data line 114 are insulated.

スイッチング回路１５１には、ソース信号入力端子１６１から入力されたソース信号Ｓが、ソース信号線１６０を介して供給される。スイッチング回路１５１においては、ソース信号線１６０が、抵抗ＲとＴＦＴ１５２、ＴＦＴ１５３、およびＴＦＴ１５４との間で複数に分岐している。 The source signal S input from the source signal input terminal 161 is supplied to the switching circuit 151 via the source signal line 160. In the switching circuit 151, the source signal line 160 branches into a plurality between the resistor R and the TFT 152, TFT 153, and TFT 154.

以上、まとめると、電気光学装置１は、ゲート信号が入力されるゲート信号入力端子１４６（または、ゲート信号入力端子１４７もしくはゲート信号入力端子１４８）と、これらゲート信号入力端子に接続され、ゲート信号が供給されるゲート信号線１４１（または、ゲート信号線１４２もしくはゲート信号線１４３）と、ソース信号が入力される複数のソース信号入力端子１６１と、複数のソース信号入力端子の各々に接続され、ソース信号が供給される複数のソース信号線１６０と、ゲート信号線１４１（または、ゲート信号入力端子１４７もしくはゲート信号入力端子１４８）に接続されたゲート電極、および複数のソース信号線１６０のうち第１ソース信号線（例えば、第ｎ列のソース信号線１６０）に接続されたソース電極を有する第１トランジスター群（ＴＦＴ１５２、ＴＦＴ１５３、およびＴＦＴ１５４）と、ゲート信号入力端子１４６（または、ゲート信号入力端子１４７もしくはゲート信号入力端子１４８）から見て第１トランジスター群よりも下流側の位置においてゲート信号線１４１（または、ゲート信号線１４２もしくはゲート信号線１４３）に接続されたゲート電極、および複数のソース信号線１６０のうち第２ソース信号線（例えば、第１列のソース信号線１６０）に接続されたソース電極を有する第２トランジスター群（ＴＦＴ１５２、ＴＦＴ１５３、およびＴＦＴ１５４）と、第１ソース信号線においてソース電極とソース信号入力端子１６１との間に挿入された第１抵抗（例えば抵抗Ｒｎ）と、第２ソース信号線においてソース電極とソース信号入力端子１６１との間に挿入され、第１抵抗と異なる抵抗値を有する第２抵抗（例えば抵抗Ｒ１）とを有する。 In summary, the electro-optical device 1 is connected to the gate signal input terminal 146 (or the gate signal input terminal 147 or the gate signal input terminal 148) to which a gate signal is input, and the gate signal input terminal. Is connected to each of a plurality of source signal input terminals 161, a plurality of source signal input terminals 161 to which a source signal is input, and a plurality of source signal input terminals. A plurality of source signal lines 160 to which a source signal is supplied, a gate electrode connected to the gate signal line 141 (or the gate signal input terminal 147 or the gate signal input terminal 148), and the first of the plurality of source signal lines 160. A source electrode connected to one source signal line (for example, the source signal line 160 in the n-th column) A gate signal at a position downstream of the first transistor group when viewed from the first transistor group (TFT 152, TFT 153, and TFT 154) and the gate signal input terminal 146 (or the gate signal input terminal 147 or the gate signal input terminal 148). The gate electrode connected to the line 141 (or the gate signal line 142 or the gate signal line 143) and the second source signal line (for example, the source signal line 160 in the first column) among the plurality of source signal lines 160. A second transistor group (TFT 152, TFT 153, and TFT 154) each having a source electrode formed thereon, and a first resistor (for example, resistor Rn) inserted between the source electrode and the source signal input terminal 161 in the first source signal line. , Source electrode and source signal in the second source signal line It is inserted between the input terminal 161, and a second resistor having a first resistance different from the resistance value (for example, a resistance R1).

２．動作
図５は、電気光学装置１の動作を示すタイミングチャートである。ここでは、第ｉ行第ｊ列の画素群に対するデータの書き込み動作を例として説明する。時刻ｔ１の直前において、操作信号Ｙｉ、ゲート信号Ｇ１、ゲート信号Ｇ２、およびゲート信号Ｇ３はＬレベルである。時刻ｔ１において、走査線駆動回路１３０は、走査信号ＹｉをＬレベルからＨレベルに変化させる。走査信号ＹｉがＨレベルになると、ＴＦＴ１１６がオン状態になり、データ線１１４と画素電極１１８とが導通する。 2. Operation FIG. 5 is a timing chart showing the operation of the electro-optical device 1. Here, a data write operation for the pixel group in the i-th row and the j-th column will be described as an example. Immediately before time t1, the operation signal Yi, the gate signal G1, the gate signal G2, and the gate signal G3 are at the L level. At time t1, the scanning line driving circuit 130 changes the scanning signal Yi from the L level to the H level. When the scanning signal Yi becomes H level, the TFT 116 is turned on, and the data line 114 and the pixel electrode 118 are conducted.

時刻ｔ２において、データ線駆動回路２００は、ゲート信号Ｇ１をＨレベルに変化させる。ゲート信号Ｇ１がＨレベルになると、ＴＦＴ１５２がオン状態になり、第ｊ列のソース信号線１６０と第（３ｊ−２）列のデータ線１１４とが導通する。このとき、データ線駆動回路２００は、第ｊ列のソース信号線１６０にソース信号Ｓｊ（１）を供給している。したがって、画素電極１１８−１には、ソース信号Ｓｊ（１）に応じたデータが書き込まれる。時刻ｔ３において、データ線駆動回路２００は、ゲート信号Ｇ１をＬレベルに変化させる。ゲート信号Ｇ１がＬレベルになると、ＴＦＴ１５２がオフ状態になり、第ｊ列のソース信号線１６０と第（３ｊ−２）列のデータ線１１４とが絶縁する。 At time t2, the data line driving circuit 200 changes the gate signal G1 to the H level. When the gate signal G1 becomes H level, the TFT 152 is turned on, and the source signal line 160 in the j-th column and the data line 114 in the (3j-2) -th column are conducted. At this time, the data line driving circuit 200 supplies the source signal Sj (1) to the source signal line 160 in the j-th column. Therefore, data corresponding to the source signal Sj (1) is written into the pixel electrode 118-1. At time t3, the data line driving circuit 200 changes the gate signal G1 to L level. When the gate signal G1 becomes L level, the TFT 152 is turned off, and the source signal line 160 in the j-th column and the data line 114 in the (3j-2) -th column are insulated.

時刻ｔ４において、データ線駆動回路２００は、ゲート信号Ｇ２をＨレベルに変化させる。ゲート信号Ｇ２がＨレベルになると、ＴＦＴ１５３がオン状態になり、第ｊ列のソース信号線１６０と第（３ｊ−１）列のデータ線１１４とが導通する。このとき、データ線駆動回路２００は、第ｊ列のソース信号線１６０にソース信号Ｓｊ（２）を供給している。したがって、画素電極１１８−２には、ソース信号Ｓｊ（２）に応じたデータが書き込まれる。時刻ｔ５において、データ線駆動回路２００は、ゲート信号Ｇ２をＬレベルに変化させる。ゲート信号Ｇ２がＬレベルになると、ＴＦＴ１５２がオフ状態になり、第ｊ列のソース信号線１６０と第（３ｊ−１）列のデータ線１１４とが絶縁する。 At time t4, the data line driving circuit 200 changes the gate signal G2 to the H level. When the gate signal G2 becomes H level, the TFT 153 is turned on, and the source signal line 160 in the jth column and the data line 114 in the (3j−1) th column are conducted. At this time, the data line driving circuit 200 supplies the source signal Sj (2) to the source signal line 160 in the j-th column. Therefore, data corresponding to the source signal Sj (2) is written into the pixel electrode 118-2. At time t5, the data line driving circuit 200 changes the gate signal G2 to L level. When the gate signal G2 becomes L level, the TFT 152 is turned off, and the source signal line 160 in the j-th column and the data line 114 in the (3j−1) -th column are insulated.

時刻ｔ６において、データ線駆動回路２００は、ゲート信号Ｇ３をＨレベルに変化させる。ゲート信号Ｇ３がＨレベルになると、ＴＦＴ１５４がオン状態になり、第ｊ列のソース信号線１６０と第３ｊ列のデータ線１１４とが導通する。このとき、データ線駆動回路２００は、第ｊ列のソース信号線１６０にソース信号Ｓｊ（３）を供給している。したがって、画素電極１１８−３には、ソース信号Ｓｊ（３）に応じたデータが書き込まれる。時刻ｔ７において、データ線駆動回路２００は、ゲート信号Ｇ３をＬレベルに変化させる。ゲート信号Ｇ３がＬレベルになると、ＴＦＴ１５４がオフ状態になり、第ｊ列のソース信号線１６０と第３ｊ列のデータ線１１４とが絶縁する。 At time t6, the data line driving circuit 200 changes the gate signal G3 to the H level. When the gate signal G3 becomes H level, the TFT 154 is turned on, and the j-th column source signal line 160 and the third j-th column data line 114 are conducted. At this time, the data line driving circuit 200 supplies the source signal Sj (3) to the source signal line 160 in the j-th column. Therefore, data corresponding to the source signal Sj (3) is written into the pixel electrode 118-3. At time t7, the data line driving circuit 200 changes the gate signal G3 to L level. When the gate signal G3 becomes L level, the TFT 154 is turned off, and the source signal line 160 in the jth column and the data line 114 in the third jth column are insulated.

時刻ｔ８において、走査線駆動回路１３０は、走査信号ＹｉをＨレベルからＬレベルに変化させる。走査信号ＹｉがＬレベルになると、ＴＦＴ１１６がオフ状態になり、データ線１１４と画素電極１１８とが絶縁する。以上により、第ｊ列の画素群へのデータの書き込みは終了する。液晶層１２０の容量および保持容量１１７により、データとして書き込まれた電荷は、新たなデータが書き込まれるまで保持される。走査線駆動回路１３０は、次に走査信号Ｙｉ＋１をＬレベルからＨレベルに変化させる。こうして第ｉ＋１行の画素群にデータが書き込まれる。走査線駆動回路１３０は、第１行、第２行、第３行、…、第ｍ行の走査線１１２に、順次排他的にＨレベルとなる走査信号を供給する。第１行から第ｍ行まで書き込みが終わると、１フレームの画像の書き込みが完了する。走査線駆動回路１３０は、再び、第１行の走査線１１２から順に、順次排他的にＨレベルとなる走査信号を供給する。こうして、次のフレームの画像の書き込みが行われる。データ線駆動回路２００は、ソース信号Ｓの共通電圧ＬＣＣＯＭに対する極性を、１フレーム毎に正負が交互に入れ替わるように制御する。すなわち、液晶層１２０に印加される電圧の極性は、１フレーム毎に正負が入れ替わる。 At time t8, the scanning line driving circuit 130 changes the scanning signal Yi from the H level to the L level. When the scanning signal Yi becomes L level, the TFT 116 is turned off, and the data line 114 and the pixel electrode 118 are insulated. This completes the writing of data to the pixel group in the j-th column. The charge written as data is held by the capacitor of the liquid crystal layer 120 and the holding capacitor 117 until new data is written. Next, the scanning line driving circuit 130 changes the scanning signal Yi + 1 from the L level to the H level. In this way, data is written to the pixel group in the (i + 1) th row. The scanning line driving circuit 130 supplies scanning signals that are sequentially set to the H level exclusively to the scanning lines 112 in the first row, the second row, the third row,..., The m-th row. When the writing from the first row to the m-th row is completed, the writing of the image of one frame is completed. The scanning line driving circuit 130 again sequentially supplies scanning signals that are sequentially set to the H level sequentially from the scanning line 112 of the first row. Thus, the next frame image is written. The data line driving circuit 200 controls the polarity of the source signal S with respect to the common voltage LCCOM so that positive and negative are alternately switched every frame. That is, the polarity of the voltage applied to the liquid crystal layer 120 is switched between positive and negative every frame.

図６は、従来技術の問題点を説明する図である。ここでは、説明を簡単にするため、ゲート信号線１４１、第１列のＴＦＴ１５２、ソース信号線１６０および抵抗Ｒ１、並びに第ｎ列のＴＦＴ１５２、ソース信号線１６０および抵抗Ｒｎだけを考える。抵抗Ｒ１および抵抗Ｒｎの抵抗値は等しい。第１列のＴＦＴ１５２は、第ｎ列のＴＦＴ１５２よりも、ゲート信号入力端子から見て下流側の位置においてゲート信号線１４１に接続されている。より詳細には、第１列のＴＦＴ１５２は最下流の位置において、第ｎ列のＴＦＴ１５２は最上流の位置において、ゲート信号線１４１に接続されている。ゲート信号線１４１は、ある抵抗率を有する材料により形成されているので、線長により抵抗値が異なる。具体的には、第１列のＴＦＴ１５２のゲート信号線１４１の方が、第ｎ列のＴＦＴ１５２のゲート信号線１４１よりも抵抗が高い。この高い抵抗のため、第１列のＴＦＴ１５２のゲート電極に入力されるゲート信号Ｇ１は、第ｎ列のＴＦＴ１５２のゲート電極に入力されるゲート信号Ｇ１よりもなまってしまう。 FIG. 6 is a diagram for explaining the problems of the prior art. Here, to simplify the description, only the gate signal line 141, the first column TFT 152, the source signal line 160 and the resistor R1, and the nth column TFT 152, the source signal line 160 and the resistor Rn are considered. The resistance values of the resistor R1 and the resistor Rn are equal. The TFT 152 in the first column is connected to the gate signal line 141 at a position downstream of the TFT 152 in the nth column as viewed from the gate signal input terminal. More specifically, the TFT 152 in the first column is connected to the gate signal line 141 at the most downstream position, and the TFT 152 in the nth column is connected to the most upstream position. Since the gate signal line 141 is formed of a material having a certain resistivity, the resistance value varies depending on the line length. Specifically, the resistance of the gate signal line 141 of the TFT 152 in the first column is higher than that of the gate signal line 141 of the TFT 152 in the n-th column. Due to this high resistance, the gate signal G1 input to the gate electrode of the TFT 152 in the first column is distorted than the gate signal G1 input to the gate electrode of the TFT 152 in the nth column.

図７は、上流および下流のスイッチング回路１５１に入力されるゲート信号を示す模式図である。図７（Ａ）は第ｎ列すなわち最上流のＴＦＴ１５２に入力されるゲート信号Ｇ１（以下「ゲート信号Ｇ１Ｕ」という）を、図７（Ｂ）は第１列すなわち最下流のＴＦＴ１５２に入力されるゲート信号Ｇ１（以下「ゲート信号Ｇ１Ｌ」という）を、それぞれ示す。ゲート信号Ｇ１Ｕは、時刻ｔ２においてＬレベルからＨレベルに変化し、時刻ｔ２から時刻ｔ３まではＨレベルを保ち、時刻ｔ３においてＨレベルからＬレベルに変化する、理想的な矩形波の特性を有している。一方、ゲート信号Ｇ１Ｌは、時刻ｔ２においてＬレベルから変化を始めるものの、立ち上がりはなだらかであり、Ｌレベルから徐々にＨレベルに達する。さらに、ゲート信号Ｇ１Ｌは、時刻ｔ３においてＨレベルから変化を始めるものの、立ち下がりはなだらかである。第１列のＴＦＴ１５２をオン状態からオフ状態に切り替えるときを考えると、オン状態からオフ状態に切り替えるゲート電圧のしきい値Ｖｔｈを下回る時刻は、ゲート信号Ｇ１Ｌにおいては時刻ｔ３よりも遅い時刻ｔ３’である。以下、上流および下流のスイッチング回路１５１に入力されるゲート信号に図７のような差異があるという前提で、ある画素群についてデータの書き込みが終わった直後、具体的には、図５の時刻ｔ３の直後の状態を考える。 FIG. 7 is a schematic diagram showing gate signals input to the upstream and downstream switching circuits 151. 7A shows a gate signal G1 (hereinafter referred to as “gate signal G1U”) input to the nth column, that is, the most upstream TFT 152, and FIG. 7B shows input to the first column, that is, the most downstream TFT 152. Each of the gate signals G1 (hereinafter referred to as “gate signal G1L”) is shown. The gate signal G1U has an ideal rectangular wave characteristic that changes from L level to H level at time t2, maintains H level from time t2 to time t3, and changes from H level to L level at time t3. is doing. On the other hand, the gate signal G1L starts to change from the L level at the time t2, but rises gently and gradually reaches the H level from the L level. Furthermore, although the gate signal G1L starts to change from the H level at time t3, the fall is gentle. Considering when the TFT 152 in the first column is switched from the on state to the off state, the time below the threshold voltage Vth of the gate voltage for switching from the on state to the off state is a time t3 ′ later than the time t3 in the gate signal G1L. It is. Hereinafter, on the premise that there is a difference as shown in FIG. 7 in the gate signals input to the upstream and downstream switching circuits 151, immediately after the data has been written for a certain pixel group, specifically, at time t3 in FIG. Consider the situation immediately after.

図８は、書き込み前後の画素電極１１８の電位を例示する図である。図８の縦軸および横軸は、画素電極１１８の電圧Ｖｐおよび時刻を示す。走査信号ＹｉがＨレベルからＬレベルに変化するとＴＦＴ１１６はオン状態からオフ状態に変化するが、このとき、ゲート−ドレイン間の容量性結合により、画素電圧Ｖｐが低下する現象（いわゆるプッシュダウン現象）が起こる。プッシュダウン現象による電圧変化ΔＶｐは次式（１）で表されることが知られている。
ΔＶｐ＝Ｃｇｄ・Ｖｇ／（Ｃｇｄ＋Ｃｓ） …（１）
ここで、ＣｇｄはＴＦＴ１５２のゲート−ドレイン間の容量を、ＣｓはＴＦＴ１５２における寄生容量を、Ｖｇはゲート電圧を表す。 FIG. 8 is a diagram illustrating the potential of the pixel electrode 118 before and after writing. The vertical axis and horizontal axis in FIG. 8 indicate the voltage Vp and time of the pixel electrode 118. When the scanning signal Yi changes from the H level to the L level, the TFT 116 changes from the on state to the off state. At this time, a phenomenon in which the pixel voltage Vp decreases due to capacitive coupling between the gate and the drain (so-called push-down phenomenon). Happens. It is known that the voltage change ΔVp due to the push-down phenomenon is expressed by the following equation (1).
ΔVp = Cgd · Vg / (Cgd + Cs) (1)
Here, Cgd represents the capacitance between the gate and drain of the TFT 152, Cs represents the parasitic capacitance in the TFT 152, and Vg represents the gate voltage.

プッシュダウン現象は、詳細には２つの段階に分けられると考えられる。第１段階は、式（１）に従って画素電圧Ｖｐが低下する段階である。図８の例では、時刻ｔ３から時刻ｔ３１までが第１段階である。第２段階は、低下した画素電圧Ｖｐが回復（再び上昇）する段階である。図８の例では、時刻ｔ３１以降が第２段階である。第２段階においては、図７で説明したゲート信号Ｇ１の波形の差異が問題になる。ゲート信号Ｇ１Ｌはゲート信号Ｇ１Ｈよりもなまっているので、例えば時刻ｔ３と時刻ｔ３’（図６（Ｂ））との間の時刻において、第ｎ列のＴＦＴ１５２はオフ状態であるのに対し、第１列のＴＦＴ１５２は完全にオフ状態になっていない。そのため、プッシュダウンで画素電圧Ｖｐが低下した後で第１列のＴＦＴ１５２を介して電荷の移動が起こり、第１列のＴＦＴ１５２が接続されている画素１１１（第１列の画素１１１）の画素電圧Ｖｐは回復する。第ｎ列のＴＦＴ１５３が接続されている画素１１１（第（３ｎ−２）列の画素１１１）の画素電圧も回復するが、回復する電圧の大きさは第１列の画素１１１よりも小さい。ここで、第１列の画素１１１および第（３ｎ−２）列の画素１１１に同じデータ、例えば１２．５Ｖの電圧が書き込まれ、プッシュダウンによりこれが例えば１１．５Ｖまで低下した場合を考える。第（３ｎ−２）列の画素１１１においては、第２段階に画素電圧が０．２Ｖ回復し、画素電圧Ｖｐは１１．７Ｖになる。第１列の画素１１１においては、第２段階の回復量が第（３ｎ−２）列の画素１１１よりも多く、０．４Ｖである。したがって、第１列の画素１１１において画素電圧Ｖｐは１１．９Ｖになる。このように、第１列の画素１１１と第（３ｎ−２）列の画素１１１にたとえ同じデータを書き込んだとしても、保持する電圧は同じにならない。これにより、表示される画像においてスジが視認されてしまうという問題がある。 The push-down phenomenon is considered to be divided into two stages in detail. The first stage is a stage where the pixel voltage Vp decreases according to the equation (1). In the example of FIG. 8, the period from time t3 to time t31 is the first stage. The second stage is a stage where the lowered pixel voltage Vp is recovered (increased again). In the example of FIG. 8, the time after time t31 is the second stage. In the second stage, the difference in the waveform of the gate signal G1 described in FIG. 7 becomes a problem. Since the gate signal G1L is more sluggish than the gate signal G1H, for example, at the time between the time t3 and the time t3 ′ (FIG. 6B), the TFT 152 in the n-th column is in the off state, whereas One row of TFTs 152 is not completely turned off. Therefore, after the pixel voltage Vp is lowered by the push-down, the charge movement occurs through the first column TFT 152, and the pixel voltage of the pixel 111 to which the first column TFT 152 is connected (the first column pixel 111). Vp recovers. The pixel voltage of the pixel 111 connected to the TFT 153 in the n-th column (the pixel 111 in the (3n-2) -th column) is also recovered, but the magnitude of the recovered voltage is smaller than that of the pixel 111 in the first column. Here, a case is considered where the same data, for example, a voltage of 12.5 V is written to the pixel 111 of the first column and the pixel 111 of the (3n-2) -th column, and this is reduced to, for example, 11.5 V due to pushdown. In the pixel 111 in the (3n-2) -th column, the pixel voltage recovers 0.2V in the second stage, and the pixel voltage Vp becomes 11.7V. In the pixel 111 in the first column, the recovery amount in the second stage is larger than that of the pixel 111 in the (3n-2) th column, which is 0.4V. Therefore, the pixel voltage Vp is 11.9V in the pixels 111 in the first column. As described above, even if the same data is written to the pixel 111 in the first column and the pixel 111 in the (3n-2) -th column, the held voltages are not the same. Accordingly, there is a problem that streaks are visually recognized in the displayed image.

図９は、液晶パネル１００の構造を説明する図である。図６の構成と対比するため、ゲート信号線１４１、第１列のＴＦＴ１５２、ソース信号線１６０および抵抗Ｒ１、並びに第ｎ列のＴＦＴ１５２、ソース信号線１６０および抵抗Ｒｎだけを考える。ここでは、抵抗Ｒ１および抵抗Ｒｎの抵抗値は異なっており、具体的にはＲ１＞Ｒｎである。データ線駆動回路２００から出力されるソース信号Ｓ１およびＳｎが同じ電圧であっても、抵抗Ｒ１と抵抗Ｒｎとの抵抗値の違いにより、第１列の画素１１１および第（３ｎ−２）列の画素１１１に書き込まれる電圧は異なる。具体的には、第１列の画素１１１に書き込まれる電圧の方が第（３ｎ−２）列に書き込まれる電圧よりも低くなる。図８で説明したように、画素１１１に書き込まれた電圧と画素１１１が保持する電圧との差は、第（３ｎ−２）列の画素１１１がの方が大きいが、そもそも書き込まれる電圧が第１列の画素１１１の方が低いので、この差が補償される。このように、すべてのソース信号線１６０について抵抗Ｒの抵抗値が等しい構成と比較して、電気光学装置１によれば、表示される画像におけるスジの発生を低減することができる。 FIG. 9 is a diagram for explaining the structure of the liquid crystal panel 100. For comparison with the configuration of FIG. 6, only the gate signal line 141, the first column TFT 152, the source signal line 160 and the resistor R1, and the nth column TFT 152, the source signal line 160 and the resistor Rn are considered. Here, the resistance values of the resistor R1 and the resistor Rn are different, and specifically, R1> Rn. Even if the source signals S1 and Sn output from the data line driving circuit 200 have the same voltage, the difference between the resistance values of the resistor R1 and the resistor Rn causes the pixel 111 and the (3n-2) th column of the first column. The voltage written to the pixel 111 is different. Specifically, the voltage written in the pixel 111 in the first column is lower than the voltage written in the (3n-2) th column. As described with reference to FIG. 8, the difference between the voltage written in the pixel 111 and the voltage held by the pixel 111 is larger in the pixel 111 in the (3n−2) -th column. This difference is compensated because one column of pixels 111 is lower. As described above, compared to the configuration in which the resistance values of the resistors R are equal for all the source signal lines 160, the electro-optical device 1 can reduce the occurrence of streaks in the displayed image.

図９では簡単のため抵抗Ｒ１と抵抗Ｒｎだけを取り出して説明したが、液晶パネル１００に含まれるすべての抵抗Ｒについて、上記の考え方が適用される。すなわち、ソース信号線１６０に接続された抵抗Ｒ１、Ｒ２、Ｒ３、…、およびＲｎについて、その抵抗値が、Ｒ１＞Ｒ２＞Ｒ３＞…＞Ｒｎとなるように設計される。換言すると、ソース信号線１６０に接続された抵抗Ｒの抵抗値は、ソース信号入力端子１６１からの距離に応じて階調的に変化するように（距離が遠くなるほど抵抗値が大きくなるように）設計される。さらに換言すると、抵抗Ｒの抵抗値は、その抵抗に対応するトランジスター群（スイッチング回路１５１）がゲート信号線１４１（またはゲート信号線１４２もしくはゲート信号線１４３）に接続されている位置がゲート信号入力端子１４６（またはゲート信号入力端子１４７もしくはゲート信号入力端子１４８）から見て下流側になるほど大きくなるように設計される。 In FIG. 9, for the sake of simplicity, only the resistor R1 and the resistor Rn are taken out and described, but the above-described concept is applied to all the resistors R included in the liquid crystal panel 100. That is, the resistance values of the resistors R1, R2, R3,..., And Rn connected to the source signal line 160 are designed such that R1> R2> R3>. In other words, the resistance value of the resistor R connected to the source signal line 160 changes in gradation according to the distance from the source signal input terminal 161 (so that the resistance value increases as the distance increases). Designed. In other words, the resistance value of the resistor R is determined based on the position at which the transistor group (switching circuit 151) corresponding to the resistor is connected to the gate signal line 141 (or the gate signal line 142 or the gate signal line 143). The terminal 146 (or the gate signal input terminal 147 or the gate signal input terminal 148) is designed so as to become larger toward the downstream side.

３．他の実施形態
本発明は上述の実施形態に限定されるものではなく、種々の変形実施が可能である。以下、変形例をいくつか説明する。以下の変形例のうち２つ以上のものが組み合わせて用いられてもよい。 3. Other Embodiments The present invention is not limited to the above-described embodiments, and various modifications can be made. Hereinafter, some modifications will be described. Two or more of the following modifications may be used in combination.

複数の抵抗Ｒの抵抗値の関係は、実施形態で説明したものに限定されない。複数の抵抗Ｒのうち任意の２つの抵抗ＲｐおよびＲｑについて（ｐおよびｑは、ｐ＜ｑ、１≦ｐ≦ｎかつ１≦ｑ≦ｎを満たす整数。すなわち、ＲｐはＲｑよりも下流側のソース信号線１６０に対応）、Ｒｐ≧ＲｑかつＲ１＞Ｒｎという関係を満たせばよい。例えば、Ｒ１＝Ｒ２＝Ｒ３＞Ｒ４＝Ｒ５＝Ｒ６＞・・・＞Ｒ（ｎ−２）＝Ｒ（ｎ−1）＝Ｒｎというように、ある数の抵抗を単位として段階的に抵抗値を変化させてもよい。 The relationship between the resistance values of the plurality of resistors R is not limited to that described in the embodiment. Any two resistances Rp and Rq of the plurality of resistances R (p and q are integers satisfying p <q, 1 ≦ p ≦ n and 1 ≦ q ≦ n. That is, Rp is downstream of Rq. Corresponding to the source signal line 160), Rp ≧ Rq and R1> Rn. For example, R1 = R2 = R3> R4 = R5 = R6>...> R (n-2) = R (n-1) = Rn. It may be changed.

トランジスター群（すなわちスイッチング回路１５１）に含まれるＴＦＴの数、すなわちｋの値は実施形態で説明したものに限定されない。例えば、スイッチング回路１５１は、１個のＴＦＴを有していてもよい（ｋ＝１）。別の例で、スイッチング回路１５１は、４個以上、例えば８個のＴＦＴを有していてもよい。これらの場合、画素群に含まれる画素１１１の数も同様に、１個または８個である。 The number of TFTs included in the transistor group (that is, the switching circuit 151), that is, the value of k is not limited to that described in the embodiment. For example, the switching circuit 151 may have one TFT (k = 1). In another example, the switching circuit 151 may have four or more, for example, eight TFTs. In these cases, the number of pixels 111 included in the pixel group is one or eight similarly.

実施形態においては、下流側のソース信号線１６０に接続された抵抗Ｒの方が上流側よりも大きい抵抗値を有する例を説明したが、下流側のソース信号線１６０に接続された抵抗Ｒの方が上流側よりも小さい抵抗値を有していてもよい。 In the embodiment, the example in which the resistance R connected to the downstream source signal line 160 has a larger resistance value than the upstream side has been described. However, the resistance R connected to the downstream source signal line 160 One may have a smaller resistance value than the upstream side.

抵抗Ｒは、素子基板１０１においてある長さ、幅、および厚さを有する抵抗素子により形成され、長さ、幅、および厚さの少なくとも１つを異ならせることにより、抵抗値を異ならせてもよい。 The resistor R is formed of a resistor element having a certain length, width, and thickness in the element substrate 101, and the resistance value can be varied by varying at least one of the length, width, and thickness. Good.

液晶層１２０は、透過型に限られず、反射型であってもよい。さらに、液晶層１２０は、ノーマリーブラックモードに限られず、例えばＴＮ方式として、電圧無印加時において液晶層１２０が白状態となるノーマリーホワイトモードであってもよい。
また、ＴＦＴはｎチャネル型の電界効果トランジスターに限定されず、ｐチャネル型の電界効果トランジスターであってもよい。この場合、プッシュダウン現象ではなく、プッシュアップ現象が起こる。 The liquid crystal layer 120 is not limited to a transmissive type, and may be a reflective type. Furthermore, the liquid crystal layer 120 is not limited to the normally black mode, but may be a normally white mode in which the liquid crystal layer 120 is in a white state when no voltage is applied, for example, as a TN mode.
The TFT is not limited to an n-channel field effect transistor, and may be a p-channel field effect transistor. In this case, not a push-down phenomenon but a push-up phenomenon occurs.

実施形態においてはデータ線駆動回路２００がソース信号Ｓおよびゲート信号Ｇを供給する構成を説明したが、ソース信号Ｓおよびゲート信号Ｇは、それぞれ別の回路により供給されてもよい。 In the embodiment, the configuration in which the data line driving circuit 200 supplies the source signal S and the gate signal G has been described. However, the source signal S and the gate signal G may be supplied by different circuits.

図１０は、プロジェクター２１００の構成を示す図である。プロジェクター２１００は、一実施形態にかかる電子機器の一例である。プロジェクター２１００の内部には、ハロゲンランプ等の白色光源からなるランプユニット２１０２が設けられている。ランプユニット２１０２から射出された投射光は、内部に配置された３枚のミラー２１０６および２枚のダイクロイックミラー２１０８によってＲ（赤）色、Ｇ（緑）色、Ｂ（青）色の３原色に分離されて、各原色に対応するライトバルブ１００Ｒ、１００Ｇおよび１００Ｂにそれぞれ導かれる。なお、Ｂ色の光は、他のＲ色やＧ色と比較すると、光路が長いので、その損失を防ぐために、入射レンズ２１２２、リレーレンズ２１２３および出射レンズ２１２４からなるリレーレンズ系２１２１を介して導かれる。 FIG. 10 is a diagram illustrating a configuration of the projector 2100. The projector 2100 is an example of an electronic device according to an embodiment. Inside the projector 2100, a lamp unit 2102 made of a white light source such as a halogen lamp is provided. The projection light emitted from the lamp unit 2102 is converted into three primary colors of R (red), G (green), and B (blue) by three mirrors 2106 and two dichroic mirrors 2108 arranged inside. The light is separated and guided to the light valves 100R, 100G, and 100B corresponding to the respective primary colors. Note that B light has a longer optical path than other R and G colors, and therefore, in order to prevent the loss, B light passes through a relay lens system 2121 including an incident lens 2122, a relay lens 2123, and an exit lens 2124. Led.

プロジェクター２１００では、実施形態に係る電気光学装置１が、Ｒ色、Ｇ色、Ｂ色のそれぞれに対応して３組設けられる。そして、Ｒ色、Ｇ色、Ｂ色のそれぞれに対応する映像データがそれぞれ上位回路から供給されて、各色に対応するデータ信号Ｖidに変換される構成となっている。ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂの構成は、上述した液晶パネル１００と同様であり、Ｒ色、Ｇ色、Ｂ色のそれぞれに対応する映像信号に応じて駆動される。 In the projector 2100, three sets of the electro-optical device 1 according to the embodiment are provided corresponding to each of the R color, the G color, and the B color. Then, the video data corresponding to each of the R color, G color, and B color is supplied from the upper circuit and converted into the data signal Vid corresponding to each color. The configuration of the light valves 100R, 100G, and 100B is the same as that of the liquid crystal panel 100 described above, and is driven according to the video signals corresponding to the R color, G color, and B color.

ライトバルブ１００Ｒ、１００Ｇ、１００Ｂによってそれぞれ変調された光は、ダイクロイックプリズム２１１２に３方向から入射する。ダイクロイックプリズム２１１２において、Ｒ色およびＢ色の光は９０度に屈折する一方、Ｇ色の光は直進する。したがって、各色の画像が合成された後、スクリーン２１２０には、投射レンズ２１１４によってカラー画像が投射される。 The lights modulated by the light valves 100R, 100G, and 100B are incident on the dichroic prism 2112 from three directions. In the dichroic prism 2112, the R and B light beams are refracted at 90 degrees, while the G light beam goes straight. Accordingly, after the images of the respective colors are combined, a color image is projected onto the screen 2120 by the projection lens 2114.

なお、ライトバルブ１００Ｒ、１００Ｇおよび１００Ｂには、ダイクロイックミラー２１０８によって、Ｒ色、Ｇ色、Ｂ色のそれぞれに対応する光が入射するので、カラーフィルターを設ける必要はない。また、ライトバルブ１００Ｒ、１００Ｂの透過像は、ダイクロイックプリズム２１１２により反射した後に投射されるのに対し、ライトバルブ１００Ｇの透過像はそのまま投射されるので、ライトバルブ１００Ｒ、１００Ｂによる水平走査方向は、ライトバルブ１００Ｇによる水平走査方向と逆向きにして、左右を反転させた像を表示する構成となっている。 Since light corresponding to each of R color, G color, and B color is incident on the light valves 100R, 100G, and 100B by the dichroic mirror 2108, it is not necessary to provide a color filter. In addition, the transmission images of the light valves 100R and 100B are projected after being reflected by the dichroic prism 2112, whereas the transmission image of the light valve 100G is projected as it is, so the horizontal scanning direction by the light valves 100R and 100B is The image is reversed in the horizontal scanning direction by the light valve 100G and displayed in an inverted image.

この電子機器は、図１０で説明したプロジェクターの他、電子ビューファインダーや、リヤ・プロジェクション型のテレビジョン、ヘッドマウントディスプレイなどであってもよい。 This electronic apparatus may be an electronic viewfinder, a rear projection type television, a head mounted display, or the like, in addition to the projector described in FIG.

１…電気光学装置、１００Ｒ・１００Ｇ・１００Ｂ…ライトバルブ、１００…液晶パネル、１０１…素子基板、１０２…対向基板、１０５…液晶、１０７…コネクタ、１０８…共通電極、１１０…画素領域、１１１…画素、１１２…走査線、１１４…データ線、１１６…ＴＦＴ、１１７…保持容量、１１８…画素電極、１２０…液晶層、１３０…走査線駆動回路、１４１…ゲート信号線、１４２…ゲート信号線、１４３…ゲート信号線、１４６…ゲート信号入力端子、１４７…ゲート信号入力端子、１４８…ゲート信号入力端子、１５０…データ線選択回路、１５１…スイッチング回路、１５２…ＴＦＴ、１５３…ＴＦＴ、１５４…ＴＦＴ、１６０…ソース信号線、１６１…ソース信号入力端子、２００…データ線駆動回路、３００…ＦＰＣ基板、３１０…コネクタ、３２０…コネクタ、４００…回路基板、４１０…コネクタ、２１００…プロジェクター、２１０２…ランプユニット、２１０６…ミラー、２１０８…ダイクロイックミラー、２１１４…投射レンズ、２１２０…スクリーン、２１２１…リレーレンズ系、２１２２…入射レンズ、２１２３…リレーレンズ、２１２４…出射レンズ DESCRIPTION OF SYMBOLS 1 ... Electro-optical apparatus, 100R * 100G * 100B ... Light valve, 100 ... Liquid crystal panel, 101 ... Element substrate, 102 ... Opposite substrate, 105 ... Liquid crystal, 107 ... Connector, 108 ... Common electrode, 110 ... Pixel area, 111 ... Pixel, 112 ... Scanning line, 114 ... Data line, 116 ... TFT, 117 ... Retention capacitor, 118 ... Pixel electrode, 120 ... Liquid crystal layer, 130 ... Scanning line driving circuit, 141 ... Gate signal line, 142 ... Gate signal line, 143 ... Gate signal line, 146 ... Gate signal input terminal, 147 ... Gate signal input terminal, 148 ... Gate signal input terminal, 150 ... Data line selection circuit, 151 ... Switching circuit, 152 ... TFT, 153 ... TFT, 154 ... TFT , 160 ... source signal line, 161 ... source signal input terminal, 200 ... data line driving circuit, 300 ... FPC Plate, 310 ... Connector, 320 ... Connector, 400 ... Circuit board, 410 ... Connector, 2100 ... Projector, 2102 ... Lamp unit, 2106 ... Mirror, 2108 ... Dichroic mirror, 2114 ... Projection lens, 2120 ... Screen, 2121 ... Relay lens System, 2122 ... Incident lens, 2123 ... Relay lens, 2124 ... Outgoing lens

Claims

A gate signal input terminal to which a gate signal is input; and
A gate signal line connected to the gate signal input terminal and supplied with the gate signal;
A plurality of source signal input terminals to which source signals are input; and
A plurality of source signal lines connected to each of the plurality of source signal input terminals and supplied with the source signal;
A first transistor group having a gate electrode connected to the gate signal line and a source electrode connected to a first source signal line among the plurality of source signal lines;
A gate electrode connected to the gate signal line at a position downstream of the first transistor group when viewed from the gate signal input terminal, and a source connected to a second source signal line among the plurality of source signal lines A second group of transistors having electrodes;
A first resistor inserted between the source electrode and the source signal input terminal in the first source signal line;
An electro-optical device, comprising: a second resistor inserted between the source electrode and the source signal input terminal in the second source signal line and having a resistance value different from that of the first resistor.

The electro-optical device according to claim 1, wherein a resistance value of the first resistor is smaller than a resistance value of the second resistor.

A plurality of transistor groups including the first transistor group and the second transistor group;
A plurality of resistors corresponding to each of the plurality of transistor groups, including the first resistor and the second resistor;
3. The resistance value of the plurality of resistors increases as a position where a transistor group corresponding to the resistors is connected to the gate signal line becomes downstream as viewed from the gate signal input terminal. The electro-optical device described.

The first transistor group includes a plurality of transistors,
4. The electro-optical device according to claim 1, wherein the first source signal line is branched into a plurality of parts between the resistor and the plurality of transistors. 5.

The first resistor and the second resistor are formed by a resistive element having a certain length, width, and thickness,
5. The electro-optical device according to claim 1, wherein at least one of the length, the width, and the thickness is different between the first resistor and the second resistor. .

An electronic apparatus comprising the electro-optical device according to claim 1.