JP2012088512A - Display panel driver and operation method thereof - Google Patents

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Tsukasa Yasuda
司 安田
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Abstract

PROBLEM TO BE SOLVED: To provide a display panel driver to reduce an occurrence of overshooting/undershooting waveform on a source line voltage when switching polarity in a source driver.SOLUTION: In a display panel drive, a positive output amplifier outputs a positive output voltage to a positive output terminal. A negative output amplifier outputs a negative output voltage to a negative output terminal. An output switch circuit controls electrical connections between the positive and negative output terminals and a source line of display panel. When switching polarity, the output switch circuit turns off the electrical connections. A switch-off period includes at least part of an output fixation period. During the output fixation period, a positive output fixation part fixes a voltage of the positive output terminal to a positive fixation voltage, and a negative output fixation part fixes a voltage of the negative output terminal to a negative fixation voltage.

Description

本発明は、表示パネルドライバ及びその動作方法に関する。   The present invention relates to a display panel driver and an operation method thereof.

液晶表示（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）装置は、液晶表示パネルと、その液晶表示パネルを駆動する表示パネルドライバとを備えている。特に、液晶表示パネルのソース線を駆動する表示パネルドライバは、ソースドライバと呼ばれている。ソースドライバは、画像データ（デジタルデータ）に応じた階調電圧を生成し、その階調電圧をソース線に印加する。ここで、典型的には、フリッカの低減等のため反転駆動方式が採用され、ソース線に印加される階調電圧の極性は、“正極性”と“負極性”との間で適宜切り替えられる。   A liquid crystal display (LCD) device includes a liquid crystal display panel and a display panel driver that drives the liquid crystal display panel. In particular, a display panel driver that drives a source line of a liquid crystal display panel is called a source driver. The source driver generates a gradation voltage corresponding to the image data (digital data) and applies the gradation voltage to the source line. Here, typically, an inversion driving method is employed to reduce flicker, and the polarity of the gradation voltage applied to the source line is appropriately switched between “positive polarity” and “negative polarity”. .

図１は、典型的な正極階調電圧の範囲と負極階調電圧の範囲を示している。一般的には、階調電圧の“極性”は、液晶素子の一端に印加されるコモン電圧ＶＣＯＭに対する正負として定義される。正極階調電圧はコモン電圧ＶＣＯＭより高く、負極階調電圧はコモン電圧ＶＣＯＭより低い。図１に示されるように、正極階調電圧の上限値及び下限値は、それぞれ、正極電源電圧ＶＤＤ−Ｐ及び正極グランド電圧ＶＳＳ−Ｐである。典型的には、正極電源電圧ＶＤＤ−Ｐは電源電圧ＶＤＤと等しく、正極グランド電圧ＶＳＳ−Ｐはコモン電圧ＶＣＯＭ近傍である。この正極階調電圧の変動範囲（ＶＤＤ−Ｐ〜ＶＳＳ−Ｐ）は、以下、「正極電圧範囲ＲＰ」と参照される。同様に、負極階調電圧の上限値及び下限値は、それぞれ、負極電源電圧ＶＤＤ−Ｎ及び負極グランド電圧ＶＳＳ−Ｎである。典型的には、負極電源電圧ＶＤＤ−Ｎはコモン電圧ＶＣＯＭ近傍であり、負極グランド電圧ＶＳＳ−Ｎはグランド電圧ＧＮＤと等しい。この負極階調電圧の変動範囲（ＶＤＤ−Ｎ〜ＶＳＳ−Ｎ）は、以下、「負極電圧範囲ＲＮ」と参照される。尚、正極電圧範囲ＲＰ及び負極電圧範囲ＲＮは図１で示されたものに限られない。例えば、正極電圧範囲ＲＰと負極電圧範囲ＲＮとは、部分的にオーバーラップしていてもよい。   FIG. 1 shows a typical positive gradation voltage range and negative gradation voltage range. In general, the “polarity” of the gradation voltage is defined as positive or negative with respect to the common voltage VCOM applied to one end of the liquid crystal element. The positive gradation voltage is higher than the common voltage VCOM, and the negative gradation voltage is lower than the common voltage VCOM. As shown in FIG. 1, the upper limit value and the lower limit value of the positive gradation voltage are the positive power supply voltage VDD-P and the positive ground voltage VSS-P, respectively. Typically, the positive power supply voltage VDD-P is equal to the power supply voltage VDD, and the positive ground voltage VSS-P is near the common voltage VCOM. Hereinafter, this fluctuation range (VDD-P to VSS-P) of the positive gradation voltage is referred to as a “positive voltage range RP”. Similarly, the upper limit value and the lower limit value of the negative gradation voltage are the negative power supply voltage VDD-N and the negative ground voltage VSS-N, respectively. Typically, the negative power supply voltage VDD-N is near the common voltage VCOM, and the negative ground voltage VSS-N is equal to the ground voltage GND. Hereinafter, the fluctuation range (VDD-N to VSS-N) of the negative gradation voltage is referred to as a “negative voltage range RN”. The positive voltage range RP and the negative voltage range RN are not limited to those shown in FIG. For example, the positive voltage range RP and the negative voltage range RN may partially overlap.

ソースドライバの出力回路には、正極階調電圧を出力するための正極出力アンプと、負極階調電圧を出力するための負極出力アンプとが個別に設けられる。ここで、ソース線毎に正極出力アンプと負極出力アンプの両方を設けた場合、出力アンプの総数が増大してしまう。そのため、正極出力アンプと負極出力アンプを隣接ソース線にシェアさせることが一般的である（２アンプ２出力構成）。このような構成は、例えば、特許文献１（特開平１１−６８４７９号公報）に記載されている。   In the output circuit of the source driver, a positive output amplifier for outputting a positive gradation voltage and a negative output amplifier for outputting a negative gradation voltage are individually provided. Here, when both the positive output amplifier and the negative output amplifier are provided for each source line, the total number of output amplifiers increases. For this reason, it is common to share the positive output amplifier and the negative output amplifier with the adjacent source lines (2-amplifier 2-output configuration). Such a configuration is described in, for example, Patent Document 1 (Japanese Patent Laid-Open No. 11-68479).

図２は、典型的な２アンプ２出力構成を示している。詳細には、ソースドライバの出力回路は、正極出力アンプ１００、負極出力アンプ２００、及び出力スイッチ回路３００を備えている。   FIG. 2 shows a typical 2-amplifier 2-output configuration. Specifically, the output circuit of the source driver includes a positive output amplifier 100, a negative output amplifier 200, and an output switch circuit 300.

正極出力アンプ１００は、正極入力端子ＩＮ−Ｐ、正極出力端子ＯＵＴ−Ｐ、及び差動アンプを備えている。正極入力端子ＩＮ−Ｐは、差動アンプの非反転入力に接続されている。この正極入力端子ＩＮ−Ｐには、画像データの階調に応じて正極電圧範囲ＲＰの中から選択された正極階調電圧ＶＩＮ−Ｐが入力される。一方、正極出力端子ＯＵＴ−Ｐは、差動アンプの出力及び反転入力に接続されている。この正極出力端子ＯＵＴ−Ｐの電圧は、正極出力電圧ＶＯＵＴ−Ｐであり、差動アンプの非反転入力にフィードバックされる。差動アンプは、正極出力電圧ＶＯＵＴ−Ｐが正極階調電圧ＶＩＮ−Ｐとなるように動作する。このように、正極出力アンプ１００は、正極階調電圧ＶＩＮ−Ｐに応じた正極出力電圧ＶＯＵＴ−Ｐを生成し、その正極出力電圧ＶＯＵＴ−Ｐを正極出力端子ＯＵＴ−Ｐに出力する。   The positive output amplifier 100 includes a positive input terminal IN-P, a positive output terminal OUT-P, and a differential amplifier. The positive input terminal IN-P is connected to the non-inverting input of the differential amplifier. A positive gradation voltage VIN-P selected from the positive voltage range RP according to the gradation of the image data is input to the positive input terminal IN-P. On the other hand, the positive output terminal OUT-P is connected to the output and inverting input of the differential amplifier. The voltage of the positive output terminal OUT-P is a positive output voltage VOUT-P and is fed back to the non-inverting input of the differential amplifier. The differential amplifier operates so that the positive output voltage VOUT-P becomes the positive gradation voltage VIN-P. As described above, the positive output amplifier 100 generates the positive output voltage VOUT-P corresponding to the positive gradation voltage VIN-P and outputs the positive output voltage VOUT-P to the positive output terminal OUT-P.

負極出力アンプ２００は、負極入力端子ＩＮ−Ｎ、負極出力端子ＯＵＴ−Ｎ、及び差動アンプを備えている。負極入力端子ＩＮ−Ｎは、差動アンプの非反転入力に接続されている。この負極入力端子ＩＮ−Ｎには、画像データの階調に応じて負極電圧範囲ＲＮの中から選択された負極階調電圧ＶＩＮ−Ｎが入力される。一方、負極出力端子ＯＵＴ−Ｎは、差動アンプの出力及び反転入力に接続されている。この負極出力端子ＯＵＴ−Ｎの電圧は、負極出力電圧ＶＯＵＴ−Ｎであり、差動アンプの非反転入力にフィードバックされる。差動アンプは、負極出力電圧ＶＯＵＴ−Ｎが負極階調電圧ＶＩＮ−Ｎとなるように動作する。このように、負極出力アンプ２００は、負極階調電圧ＶＩＮ−Ｎに応じた負極出力電圧ＶＯＵＴ−Ｎを生成し、その負極出力電圧ＶＯＵＴ−Ｎを負極出力端子ＯＵＴ−Ｎに出力する。   The negative output amplifier 200 includes a negative input terminal IN-N, a negative output terminal OUT-N, and a differential amplifier. The negative input terminal IN-N is connected to the non-inverting input of the differential amplifier. A negative gradation voltage VIN-N selected from the negative voltage range RN according to the gradation of the image data is input to the negative input terminal IN-N. On the other hand, the negative output terminal OUT-N is connected to the output and inverting input of the differential amplifier. The voltage of the negative output terminal OUT-N is a negative output voltage VOUT-N and is fed back to the non-inverting input of the differential amplifier. The differential amplifier operates so that the negative output voltage VOUT-N becomes the negative gradation voltage VIN-N. As described above, the negative output amplifier 200 generates the negative output voltage VOUT-N corresponding to the negative gradation voltage VIN-N, and outputs the negative output voltage VOUT-N to the negative output terminal OUT-N.

出力スイッチ回路３００は、上記出力端子（ＯＵＴ−Ｐ，ＯＵＴ−Ｎ）と液晶表示パネルの隣接ソース線ＹＡ，ＹＢとの間に介在しており、それらの間の電気的接続を制御する。より詳細には、出力スイッチ回路３００は、正極出力端子ＯＵＴ−Ｐとソース線ＹＡとの間の電気的接続を制御するスイッチＳＷ１、負極出力端子ＯＵＴ−Ｎとソース線ＹＢとの間の電気的接続を制御するスイッチＳＷ２、正極出力端子ＯＵＴ−Ｐとソース線ＹＢとの間の電気的接続を制御するスイッチＳＷ３、及び負極出力端子ＯＵＴ−Ｎとソース線ＹＡとの間の電気的接続を制御するスイッチＳＷ４を備えている。これらスイッチＳＷ１〜ＳＷ４をＯＮ／ＯＦＦ制御することにより、各ソース線に印加される電圧の極性を制御することができる。例えば、スイッチＳＷ１、ＳＷ２がＯＮされる場合、スイッチＳＷ３、ＳＷ４はＯＦＦされる。この場合、正極出力電圧ＶＯＵＴ−Ｐがソース線ＹＡに印加され、負極出力電圧ＶＯＵＴ−Ｎがソース線ＹＢに印加されることになる。逆に、スイッチＳＷ３、ＳＷ４がＯＮされる場合、スイッチＳＷ１、ＳＷ２はＯＦＦされる。この場合、正極出力電圧ＶＯＵＴ−Ｐがソース線ＹＢに印加され、負極出力電圧ＶＯＵＴ−Ｎがソース線ＹＡに印加されることになる。   The output switch circuit 300 is interposed between the output terminals (OUT-P, OUT-N) and the adjacent source lines YA, YB of the liquid crystal display panel, and controls the electrical connection between them. More specifically, the output switch circuit 300 includes a switch SW1 that controls electrical connection between the positive output terminal OUT-P and the source line YA, and an electrical connection between the negative output terminal OUT-N and the source line YB. A switch SW2 for controlling connection, a switch SW3 for controlling electrical connection between the positive output terminal OUT-P and the source line YB, and an electrical connection between the negative output terminal OUT-N and the source line YA. A switch SW4 is provided. By controlling ON / OFF of these switches SW1 to SW4, the polarity of the voltage applied to each source line can be controlled. For example, when the switches SW1 and SW2 are turned on, the switches SW3 and SW4 are turned off. In this case, the positive output voltage VOUT-P is applied to the source line YA, and the negative output voltage VOUT-N is applied to the source line YB. Conversely, when the switches SW3 and SW4 are turned on, the switches SW1 and SW2 are turned off. In this case, the positive output voltage VOUT-P is applied to the source line YB, and the negative output voltage VOUT-N is applied to the source line YA.

このような構成により、隣接ソース線ＹＡ，ＹＢには、互いに逆極性の出力電圧（階調電圧）が印加される。更に、各ソース線に印加される出力電圧（階調電圧）の極性を、必要に応じて切り替える（反転させる）ことが可能となる。   With such a configuration, output voltages (gradation voltages) having opposite polarities are applied to adjacent source lines YA and YB. Furthermore, the polarity of the output voltage (gradation voltage) applied to each source line can be switched (reversed) as necessary.

特開平１１−６８４７９号公報Japanese Patent Laid-Open No. 11-68479

本願発明者は、図２で示された回路構成に関して、次のような問題点を見出した。それは、極性切り替えに伴って、アンダーシュート的な電圧波形、あるいは、オーバーシュート的な電圧波形がソース線電圧に発生してしまう可能性があることである。この問題点について、図３及び図４を参照して詳しく説明する。   The inventor of the present application has found the following problems with respect to the circuit configuration shown in FIG. That is, an undershoot voltage waveform or an overshoot voltage waveform may be generated in the source line voltage as the polarity is switched. This problem will be described in detail with reference to FIGS.

図３は、極性切り替えの一例を示している。第１駆動期間Ｐ１において、ソース線ＹＡは正極側であり、ソース線ＹＢは負極側である。第１駆動期間Ｐ１の次の第２駆動期間Ｐ２において、ソース線ＹＡは負極側であり、ソース線ＹＢは正極側である。つまり、第１駆動期間Ｐ１と第２駆動期間Ｐ２との間で、極性が切り替わる。第１駆動期間Ｐ１と第２駆動期間Ｐ２との間のスイッチオフ期間Ｐｏｆｆにおいて、出力スイッチ回路３００は、出力端子（ＯＵＴ−Ｐ，ＯＵＴ−Ｎ）とソース線ＹＡ，ＹＢとの間の電気的接続をオフする。つまり、スイッチオフ期間Ｐｏｆｆにおいて、ソース線ＹＡ，ＹＢは、出力アンプ１００，２００から電気的に切り離される。   FIG. 3 shows an example of polarity switching. In the first drive period P1, the source line YA is on the positive electrode side, and the source line YB is on the negative electrode side. In the second drive period P2 following the first drive period P1, the source line YA is on the negative electrode side, and the source line YB is on the positive electrode side. That is, the polarity is switched between the first drive period P1 and the second drive period P2. In the switch-off period Poff between the first drive period P1 and the second drive period P2, the output switch circuit 300 is electrically connected between the output terminals (OUT-P, OUT-N) and the source lines YA, YB. Turn off the connection. That is, the source lines YA and YB are electrically disconnected from the output amplifiers 100 and 200 during the switch-off period Poff.

負極側の電圧は、次の通りである。第１駆動期間Ｐ１において、負極出力電圧ＶＯＵＴ−Ｎ（負極階調電圧ＶＩＮ−Ｎ）の値は“ＶＮ１”である。第２駆動期間Ｐ２において、負極出力電圧ＶＯＵＴ−Ｎ（負極階調電圧ＶＩＮ−Ｎ）の値は“ＶＮ２”である。図３に示されるように、時刻ｔ１において、第１駆動期間Ｐ１が終了し、スイッチオフ期間Ｐｏｆｆが始まる。すると、ソースドライバは、次の第２駆動期間Ｐ２用の画像データに応じた負極階調電圧ＶＩＮ−Ｎ（＝ＶＮ２）を生成し、負極出力アンプ２００に入力する。負極出力アンプ２００は、第２駆動期間Ｐ２用の負極階調電圧ＶＩＮ−Ｎ（＝ＶＮ２）を受け取ると、負極出力電圧ＶＯＵＴ−Ｎが“ＶＮ２”となるように動作する。つまり、負極出力電圧ＶＯＵＴ−Ｎは、“ＶＮ１”から“ＶＮ２”へ遷移する。但し、負極出力アンプ２００中の寄生容量等の影響により、この遷移にはある程度の時間がかかる。   The voltage on the negative electrode side is as follows. In the first driving period P1, the value of the negative output voltage VOUT-N (negative gradation voltage VIN-N) is “VN1”. In the second drive period P2, the value of the negative output voltage VOUT-N (negative gradation voltage VIN-N) is “VN2”. As shown in FIG. 3, at time t1, the first drive period P1 ends and the switch-off period Poff begins. Then, the source driver generates a negative gradation voltage VIN-N (= VN2) corresponding to the image data for the next second driving period P2, and inputs the negative gradation voltage VIN-N (= VN2) to the negative output amplifier 200. When receiving the negative gradation voltage VIN-N (= VN2) for the second driving period P2, the negative output amplifier 200 operates so that the negative output voltage VOUT-N becomes “VN2”. That is, the negative output voltage VOUT-N changes from “VN1” to “VN2”. However, this transition takes a certain amount of time due to the influence of parasitic capacitance and the like in the negative output amplifier 200.

ここで、正極から負極に切り替わるソース線ＹＡに現れる電圧波形を考える。第１駆動期間Ｐ１において、ソース線ＹＡには、ある正極出力電圧ＶＯＵＴ−Ｐが印加されている。時刻ｔ１において、第１駆動期間Ｐ１が終了し、ソース線ＹＡは正極出力端子ＯＵＴ−Ｐから電気的に切り離される。時刻ｔ２において、スイッチオフ期間Ｐｏｆｆが終了すると、ソース線ＹＡは負極出力端子ＯＵＴ−Ｎに電気的に接続される。その結果、ソース線ＹＡには、負極出力電圧ＶＯＵＴ−Ｎが印加される。しかしながら、時刻ｔ２の時点でまだ負極出力電圧ＶＯＵＴ−Ｎが“ＶＮ１”から“ＶＮ２”へ遷移している最中であれば、図３に示されるように、（見た目）アンダーシュート的な波形がソース線ＹＡに現れることになる。図３から明らかなように、このアンダーシュート的な波形は、遷移量“ＶＮ２−ＶＮ１”が大きくなる程、また、スイッチオフ期間Ｐｏｆｆが短くなる程、顕著になる。   Here, a voltage waveform appearing on the source line YA that switches from the positive electrode to the negative electrode is considered. In the first driving period P1, a certain positive output voltage VOUT-P is applied to the source line YA. At time t1, the first drive period P1 ends, and the source line YA is electrically disconnected from the positive output terminal OUT-P. When the switch-off period Poff ends at time t2, the source line YA is electrically connected to the negative output terminal OUT-N. As a result, the negative output voltage VOUT-N is applied to the source line YA. However, if the negative output voltage VOUT-N is still transitioning from “VN1” to “VN2” at the time t2, as shown in FIG. 3, an (apparent) undershoot-like waveform is obtained. It appears on the source line YA. As apparent from FIG. 3, this undershoot-like waveform becomes more prominent as the transition amount “VN2−VN1” becomes larger and the switch-off period Poff becomes shorter.

図４は、極性切り替えの他の例を示している。第１駆動期間Ｐ１において、ソース線ＹＡは負極側であり、ソース線ＹＢは正極側である。第１駆動期間Ｐ１の次の第２駆動期間Ｐ２において、ソース線ＹＡは正極側であり、ソース線ＹＢは負極側である。   FIG. 4 shows another example of polarity switching. In the first driving period P1, the source line YA is on the negative electrode side, and the source line YB is on the positive electrode side. In the second drive period P2 following the first drive period P1, the source line YA is on the positive electrode side and the source line YB is on the negative electrode side.

正極側の電圧は、次の通りである。第１駆動期間Ｐ１において、正極出力電圧ＶＯＵＴ−Ｐ（正極階調電圧ＶＩＮ−Ｐ）の値は“ＶＰ１”である。第２駆動期間Ｐ２において、正極出力電圧ＶＯＵＴ−Ｐ（正極階調電圧ＶＩＮ−Ｐ）の値は“ＶＰ２”である。図４に示されるように、時刻ｔ１において、第１駆動期間Ｐ１が終了し、スイッチオフ期間Ｐｏｆｆが始まる。すると、ソースドライバは、次の第２駆動期間Ｐ２用の画像データに応じた正極階調電圧ＶＩＮ−Ｐ（＝ＶＰ２）を生成し、正極出力アンプ１００に入力する。正極出力アンプ１００は、第２駆動期間Ｐ２用の正極階調電圧ＶＩＮ−Ｐ（＝ＶＰ２）を受け取ると、正極出力電圧ＶＯＵＴ−Ｐが“ＶＰ２”となるように動作する。つまり、正極出力電圧ＶＯＵＴ−Ｐは、“ＶＰ１”から“ＶＰ２”へ遷移する。但し、正極出力アンプ１００中の寄生容量等の影響により、この遷移にはある程度の時間がかかる。   The voltage on the positive electrode side is as follows. In the first drive period P1, the value of the positive output voltage VOUT-P (positive gray scale voltage VIN-P) is “VP1”. In the second drive period P2, the value of the positive output voltage VOUT-P (positive gradation voltage VIN-P) is “VP2”. As shown in FIG. 4, at time t1, the first drive period P1 ends and the switch-off period Poff begins. Then, the source driver generates a positive gradation voltage VIN-P (= VP2) corresponding to the image data for the next second driving period P2, and inputs the positive gradation voltage VIN-P to the positive output amplifier 100. When the positive output amplifier 100 receives the positive gray scale voltage VIN-P (= VP2) for the second driving period P2, the positive output amplifier 100 operates so that the positive output voltage VOUT-P becomes “VP2”. That is, the positive output voltage VOUT-P transitions from “VP1” to “VP2”. However, this transition takes a certain amount of time due to the influence of parasitic capacitance and the like in the positive output amplifier 100.

ここで、負極から正極に切り替わるソース線ＹＡに現れる電圧波形を考える。第１駆動期間Ｐ１において、ソース線ＹＡには、ある負極出力電圧ＶＯＵＴ−Ｎが印加されている。時刻ｔ１において、第１駆動期間Ｐ１が終了し、ソース線ＹＡは負極出力端子ＯＵＴ−Ｎから電気的に切り離される。時刻ｔ２において、スイッチオフ期間Ｐｏｆｆが終了すると、ソース線ＹＡは正極出力端子ＯＵＴ−Ｐに電気的に接続される。その結果、ソース線ＹＡには、正極出力電圧ＶＯＵＴ−Ｐが印加される。しかしながら、時刻ｔ２の時点でまだ正極出力電圧ＶＯＵＴ−Ｐが“ＶＰ１”から“ＶＰ２”へ遷移している最中であれば、図４に示されるように、（見た目）オーバーシュート的な波形がソース線ＹＡに現れることになる。図４から明らかなように、このオーバーシュート的な波形は、遷移量“ＶＰ１−ＶＰ２”が大きくなる程、また、スイッチオフ期間Ｐｏｆｆが短くなる程、顕著になる。   Here, a voltage waveform appearing on the source line YA that switches from the negative electrode to the positive electrode is considered. In the first driving period P1, a certain negative output voltage VOUT-N is applied to the source line YA. At time t1, the first drive period P1 ends, and the source line YA is electrically disconnected from the negative output terminal OUT-N. When the switch-off period Poff ends at time t2, the source line YA is electrically connected to the positive output terminal OUT-P. As a result, the positive output voltage VOUT-P is applied to the source line YA. However, if the positive output voltage VOUT-P is still transitioning from “VP1” to “VP2” at the time t2, as shown in FIG. It appears on the source line YA. As is apparent from FIG. 4, this overshoot waveform becomes more prominent as the transition amount “VP1-VP2” becomes larger and the switch-off period Poff becomes shorter.

以上に説明されたオーバーシュート的／アンダーシュート的な電圧波形は、液晶表示パネルの表示品質を劣化させる原因となり、好ましくない。従って、極性切り替え時に、オーバーシュート的／アンダーシュート的な波形がソース線電圧に発生することを抑制することができる技術が望まれる。   The overshoot / undershoot voltage waveform described above causes the display quality of the liquid crystal display panel to deteriorate, which is not preferable. Therefore, a technique that can suppress the occurrence of an overshoot / undershoot waveform in the source line voltage during polarity switching is desired.

上述の特許文献１（特開平１１−６８４７９号公報）に記載された技術よれば、出力電圧の遷移期間を短縮するために、スイッチオフ期間中だけ、出力アンプの駆動能力（スルーレート）を増大させている。しかしながら、出力アンプの内部回路の動作遅延等があるため、出力電圧の遷移期間の短縮にも限界がある。また、走査線駆動周波数の増加に伴って、スイッチオフ期間の短縮が求められている。このような状況において、出力アンプのスルーレートを時限的に増大させるだけでは、抜本的な解決とはならない。   According to the technique described in the above-mentioned Patent Document 1 (Japanese Patent Laid-Open No. 11-68479), in order to shorten the output voltage transition period, the drive capability (slew rate) of the output amplifier is increased only during the switch-off period. I am letting. However, since there is an operation delay of the internal circuit of the output amplifier, there is a limit to shortening the transition period of the output voltage. Further, as the scanning line driving frequency increases, a reduction in the switch-off period is required. Under such circumstances, simply increasing the slew rate of the output amplifier in a timely manner does not provide a radical solution.

本発明の１つの観点において、表示パネルドライバが提供される。表示パネルドライバは、正極出力アンプ、負極出力アンプ、出力スイッチ回路、正極出力固定部、及び負極出力固定部を備える。正極出力アンプは、正極階調電圧に応じた正極出力電圧を生成し、正極出力電圧を正極出力端子に出力する。負極出力アンプは、負極階調電圧に応じた負極出力電圧を生成し、負極出力電圧を負極出力端子に出力する。出力スイッチ回路は、正極出力端子及び負極出力端子と表示パネルのソース線との間の電気的接続を制御する。第１駆動期間において、出力スイッチ回路は、正極出力端子を第１ソース線に電気的に接続し、負極出力端子を第２ソース線に電気的に接続する。第１駆動期間の次の第２駆動期間において、出力スイッチ回路は、正極出力端子を第２ソース線に電気的に接続し、負極出力端子を第１ソース線に電気的に接続する。第１駆動期間と第２駆動期間との間のスイッチオフ期間において、出力スイッチ回路は、上記電気的接続をオフする。スイッチオフ期間は、出力固定期間の少なくとも一部を含む。その出力固定期間において、正極出力固定部は、正極出力端子の電圧を正極固定電圧に固定し、負極出力固定部は、負極出力端子の電圧を負極固定電圧に固定する。   In one aspect of the present invention, a display panel driver is provided. The display panel driver includes a positive output amplifier, a negative output amplifier, an output switch circuit, a positive output fixing unit, and a negative output fixing unit. The positive output amplifier generates a positive output voltage corresponding to the positive gradation voltage, and outputs the positive output voltage to the positive output terminal. The negative output amplifier generates a negative output voltage corresponding to the negative gradation voltage, and outputs the negative output voltage to the negative output terminal. The output switch circuit controls electrical connection between the positive output terminal and the negative output terminal and the source line of the display panel. In the first drive period, the output switch circuit electrically connects the positive electrode output terminal to the first source line and electrically connects the negative electrode output terminal to the second source line. In the second drive period subsequent to the first drive period, the output switch circuit electrically connects the positive output terminal to the second source line and electrically connects the negative output terminal to the first source line. In the switch-off period between the first drive period and the second drive period, the output switch circuit turns off the electrical connection. The switch-off period includes at least a part of the output fixed period. In the output fixing period, the positive output fixing unit fixes the voltage of the positive output terminal to the positive fixed voltage, and the negative output fixing unit fixes the voltage of the negative output terminal to the negative fixed voltage.

本発明の他の観点において、表示パネルドライバの動作方法が提供される。表示パネルドライバは、正極出力アンプ、負極出力アンプ、及び出力スイッチ回路を備える。正極出力アンプは、正極階調電圧に応じた正極出力電圧を生成し、正極出力電圧を正極出力端子に出力する。負極出力アンプは、負極階調電圧に応じた負極出力電圧を生成し、負極出力電圧を負極出力端子に出力する。出力スイッチ回路は、正極出力端子及び負極出力端子と表示パネルのソース線との間の電気的接続を制御する。本発明に係る動作方法は、（Ａ）第１駆動期間において、正極出力端子を第１ソース線に電気的に接続し、負極出力端子を第２ソース線に電気的に接続するステップと、（Ｂ）第１駆動期間の次の第２駆動期間において、正極出力端子を第２ソース線に電気的に接続し、負極出力端子を第１ソース線に電気的に接続するステップと、（Ｃ）第１駆動期間と第２駆動期間との間のスイッチオフ期間において、上記電気的接続をオフするステップと、を含む。スイッチオフ期間は、出力固定期間の少なくとも一部を含む。上記（Ｃ）ステップは、出力固定期間において、正極出力端子の電圧を正極固定電圧に固定し、負極出力端子の電圧を負極固定電圧に固定するステップを含む。   In another aspect of the present invention, a method for operating a display panel driver is provided. The display panel driver includes a positive output amplifier, a negative output amplifier, and an output switch circuit. The positive output amplifier generates a positive output voltage corresponding to the positive gradation voltage, and outputs the positive output voltage to the positive output terminal. The negative output amplifier generates a negative output voltage corresponding to the negative gradation voltage, and outputs the negative output voltage to the negative output terminal. The output switch circuit controls electrical connection between the positive output terminal and the negative output terminal and the source line of the display panel. The operating method according to the present invention includes (A) electrically connecting the positive output terminal to the first source line and electrically connecting the negative output terminal to the second source line in the first drive period; B) electrically connecting the positive output terminal to the second source line and electrically connecting the negative output terminal to the first source line in the second drive period following the first drive period; and (C). Turning off the electrical connection in a switch-off period between the first drive period and the second drive period. The switch-off period includes at least a part of the output fixed period. The step (C) includes a step of fixing the voltage of the positive output terminal to the positive fixed voltage and fixing the voltage of the negative output terminal to the negative fixed voltage in the output fixing period.

本発明によれば、極性切り替え時に、オーバーシュート的／アンダーシュート的な波形がソース線電圧に発生することを抑制することが可能となる。その結果、表示パネルの表示品質が向上する。   According to the present invention, it is possible to suppress the occurrence of an overshoot / undershoot waveform in the source line voltage during polarity switching. As a result, the display quality of the display panel is improved.

図１は、典型的な正極電圧範囲と負極電圧範囲を示す概念図である。FIG. 1 is a conceptual diagram showing a typical positive voltage range and negative voltage range. 図２は、典型的なソースドライバの出力回路の構成を概略的に示す回路図である。FIG. 2 is a circuit diagram schematically showing a configuration of an output circuit of a typical source driver. 図３は、図２で示された回路構成の問題点を説明するための図である。FIG. 3 is a diagram for explaining the problem of the circuit configuration shown in FIG. 図４は、図２で示された回路構成の問題点を説明するための図である。FIG. 4 is a diagram for explaining a problem of the circuit configuration shown in FIG. 図５は、本発明の実施の形態に係るソースドライバの出力回路の構成を概略的に示す回路図である。FIG. 5 is a circuit diagram schematically showing the configuration of the output circuit of the source driver according to the embodiment of the present invention. 図６は、本発明の実施の形態に係るソースドライバの動作を説明するための概念図である。FIG. 6 is a conceptual diagram for explaining the operation of the source driver according to the embodiment of the present invention. 図７は、本発明の実施の形態に係るソースドライバの動作を説明するための概念図である。FIG. 7 is a conceptual diagram for explaining the operation of the source driver according to the embodiment of the present invention. 図８は、本発明の第１の実施の形態における正極出力アンプの構成を示す回路図である。FIG. 8 is a circuit diagram showing a configuration of the positive output amplifier according to the first embodiment of the present invention. 図９は、本発明の第１の実施の形態における正極出力アンプの動作を説明するための回路図である。FIG. 9 is a circuit diagram for explaining the operation of the positive output amplifier in the first embodiment of the present invention. 図１０は、本発明の第１の実施の形態における負極出力アンプの構成を示す回路図である。FIG. 10 is a circuit diagram showing a configuration of the negative output amplifier according to the first embodiment of the present invention. 図１１は、本発明の第１の実施の形態における負極出力アンプの動作を説明するための回路図である。FIG. 11 is a circuit diagram for explaining the operation of the negative output amplifier according to the first embodiment of the present invention. 図１２は、本発明の第１の実施の形態における制御部を示すブロック図である。FIG. 12 is a block diagram illustrating a control unit according to the first embodiment of the present invention. 図１３は、本発明の第１の実施の形態に係るソースドライバの動作例を示すタイミングチャートである。FIG. 13 is a timing chart showing an operation example of the source driver according to the first embodiment of the present invention. 図１４は、本発明の第１の実施の形態におけるソース線電圧波形の例を示すグラフ図である。FIG. 14 is a graph showing an example of the source line voltage waveform in the first embodiment of the present invention. 図１５は、本発明の第２の実施の形態におけるソース線電圧波形の例を示すグラフ図である。FIG. 15 is a graph showing an example of the source line voltage waveform in the second embodiment of the present invention. 図１６は、階調データと階調電圧との対応関係の一例を示す概念図である。FIG. 16 is a conceptual diagram illustrating an example of a correspondence relationship between gradation data and gradation voltage. 図１７は、本発明の第３の実施の形態における制御部を示すブロック図である。FIG. 17 is a block diagram illustrating a control unit according to the third embodiment of the present invention. 図１８は、本発明の第３の実施の形態における制御部の論理を示している。FIG. 18 shows the logic of the control unit in the third embodiment of the present invention. 図１９は、本発明の第３の実施の形態における制御部の回路構成の一例を示す回路図である。FIG. 19 is a circuit diagram showing an example of a circuit configuration of the control unit in the third embodiment of the present invention. 図２０は、本発明の第３の実施の形態における制御部の動作例を示すタイミングチャートである。FIG. 20 is a timing chart illustrating an operation example of the control unit according to the third embodiment of the present invention.

添付図面を参照して、本発明の実施の形態を説明する。   Embodiments of the present invention will be described with reference to the accompanying drawings.

１．概要
本発明の実施の形態において、液晶表示装置を考える。液晶表示装置は、液晶表示パネルと、その液晶表示パネルのソース線を駆動するソースドライバ（表示パネルドライバ）とを備えている。ソースドライバは、画像データ（デジタルデータ）に応じた階調電圧を生成し、その階調電圧をソース線に印加する。本実施の形態では、反転駆動方式が採用され、図１で示されたような正極電圧範囲ＲＰ及び負極電圧範囲ＲＮが用いられるとする。 1. Outline In the embodiment of the present invention, a liquid crystal display device is considered. The liquid crystal display device includes a liquid crystal display panel and a source driver (display panel driver) that drives a source line of the liquid crystal display panel. The source driver generates a gradation voltage corresponding to the image data (digital data) and applies the gradation voltage to the source line. In the present embodiment, it is assumed that the inversion driving method is adopted and the positive voltage range RP and the negative voltage range RN as shown in FIG. 1 are used.

図５は、本実施の形態に係るソースドライバ１の出力回路の構成を概略的に示している。ソースドライバ１の出力回路は、正極出力アンプ１０、負極出力アンプ２０、出力スイッチ回路３０、正極出力固定部４０、及び負極出力固定部５０を備えている。   FIG. 5 schematically shows the configuration of the output circuit of the source driver 1 according to the present embodiment. The output circuit of the source driver 1 includes a positive output amplifier 10, a negative output amplifier 20, an output switch circuit 30, a positive output fixing unit 40, and a negative output fixing unit 50.

正極出力アンプ１０は、正極入力端子ＩＮ−Ｐ、正極出力端子ＯＵＴ−Ｐ、及び差動アンプを備えている。正極入力端子ＩＮ−Ｐは、差動アンプの非反転入力に接続されている。この正極入力端子ＩＮ−Ｐには、画像データの階調に応じて正極電圧範囲ＲＰの中から選択された正極階調電圧ＶＩＮ−Ｐが入力される。一方、正極出力端子ＯＵＴ−Ｐは、差動アンプの出力及び反転入力に接続されている。この正極出力端子ＯＵＴ−Ｐの電圧は、正極出力電圧ＶＯＵＴ−Ｐであり、差動アンプの非反転入力にフィードバックされる。差動アンプは、正極出力電圧ＶＯＵＴ−Ｐが正極階調電圧ＶＩＮ−Ｐとなるように動作する。このように、正極出力アンプ１０は、正極階調電圧ＶＩＮ−Ｐに応じた正極出力電圧ＶＯＵＴ−Ｐを生成し、その正極出力電圧ＶＯＵＴ−Ｐを正極出力端子ＯＵＴ−Ｐに出力する。   The positive output amplifier 10 includes a positive input terminal IN-P, a positive output terminal OUT-P, and a differential amplifier. The positive input terminal IN-P is connected to the non-inverting input of the differential amplifier. A positive gradation voltage VIN-P selected from the positive voltage range RP according to the gradation of the image data is input to the positive input terminal IN-P. On the other hand, the positive output terminal OUT-P is connected to the output and inverting input of the differential amplifier. The voltage of the positive output terminal OUT-P is a positive output voltage VOUT-P and is fed back to the non-inverting input of the differential amplifier. The differential amplifier operates so that the positive output voltage VOUT-P becomes the positive gradation voltage VIN-P. As described above, the positive output amplifier 10 generates the positive output voltage VOUT-P corresponding to the positive gradation voltage VIN-P and outputs the positive output voltage VOUT-P to the positive output terminal OUT-P.

負極出力アンプ２０は、負極入力端子ＩＮ−Ｎ、負極出力端子ＯＵＴ−Ｎ、及び差動アンプを備えている。負極入力端子ＩＮ−Ｎは、差動アンプの非反転入力に接続されている。この負極入力端子ＩＮ−Ｎには、画像データの階調に応じて負極電圧範囲ＲＮの中から選択された負極階調電圧ＶＩＮ−Ｎが入力される。一方、負極出力端子ＯＵＴ−Ｎは、差動アンプの出力及び反転入力に接続されている。この負極出力端子ＯＵＴ−Ｎの電圧は、負極出力電圧ＶＯＵＴ−Ｎであり、差動アンプの非反転入力にフィードバックされる。差動アンプは、負極出力電圧ＶＯＵＴ−Ｎが負極階調電圧ＶＩＮ−Ｎとなるように動作する。このように、負極出力アンプ２０は、負極階調電圧ＶＩＮ−Ｎに応じた負極出力電圧ＶＯＵＴ−Ｎを生成し、その負極出力電圧ＶＯＵＴ−Ｎを負極出力端子ＯＵＴ−Ｎに出力する。   The negative output amplifier 20 includes a negative input terminal IN-N, a negative output terminal OUT-N, and a differential amplifier. The negative input terminal IN-N is connected to the non-inverting input of the differential amplifier. A negative gradation voltage VIN-N selected from the negative voltage range RN according to the gradation of the image data is input to the negative input terminal IN-N. On the other hand, the negative output terminal OUT-N is connected to the output and inverting input of the differential amplifier. The voltage of the negative output terminal OUT-N is a negative output voltage VOUT-N and is fed back to the non-inverting input of the differential amplifier. The differential amplifier operates so that the negative output voltage VOUT-N becomes the negative gradation voltage VIN-N. As described above, the negative output amplifier 20 generates the negative output voltage VOUT-N corresponding to the negative gradation voltage VIN-N, and outputs the negative output voltage VOUT-N to the negative output terminal OUT-N.

出力スイッチ回路３０は、上記出力端子（ＯＵＴ−Ｐ，ＯＵＴ−Ｎ）と液晶表示パネルの隣接ソース線ＹＡ，ＹＢとの間に介在しており、それらの間の電気的接続を制御する。より詳細には、出力スイッチ回路３０は、正極出力端子ＯＵＴ−Ｐとソース線ＹＡとの間の電気的接続を制御するスイッチＳＷ１、負極出力端子ＯＵＴ−Ｎとソース線ＹＢとの間の電気的接続を制御するスイッチＳＷ２、正極出力端子ＯＵＴ−Ｐとソース線ＹＢとの間の電気的接続を制御するスイッチＳＷ３、及び負極出力端子ＯＵＴ−Ｎとソース線ＹＡとの間の電気的接続を制御するスイッチＳＷ４を備えている。これらスイッチＳＷ１〜ＳＷ４をＯＮ／ＯＦＦ制御することにより、各ソース線に印加される電圧の極性を制御することができる。例えば、スイッチＳＷ１、ＳＷ２がＯＮされる場合、スイッチＳＷ３、ＳＷ４はＯＦＦされる。この場合、正極出力電圧ＶＯＵＴ−Ｐがソース線ＹＡに印加され、負極出力電圧ＶＯＵＴ−Ｎがソース線ＹＢに印加されることになる。逆に、スイッチＳＷ３、ＳＷ４がＯＮされる場合、スイッチＳＷ１、ＳＷ２はＯＦＦされる。この場合、正極出力電圧ＶＯＵＴ−Ｐがソース線ＹＢに印加され、負極出力電圧ＶＯＵＴ−Ｎがソース線ＹＡに印加されることになる。   The output switch circuit 30 is interposed between the output terminals (OUT-P, OUT-N) and the adjacent source lines YA, YB of the liquid crystal display panel, and controls the electrical connection between them. More specifically, the output switch circuit 30 includes a switch SW1 that controls electrical connection between the positive output terminal OUT-P and the source line YA, and an electrical connection between the negative output terminal OUT-N and the source line YB. A switch SW2 for controlling connection, a switch SW3 for controlling electrical connection between the positive output terminal OUT-P and the source line YB, and an electrical connection between the negative output terminal OUT-N and the source line YA. A switch SW4 is provided. By controlling ON / OFF of these switches SW1 to SW4, the polarity of the voltage applied to each source line can be controlled. For example, when the switches SW1 and SW2 are turned on, the switches SW3 and SW4 are turned off. In this case, the positive output voltage VOUT-P is applied to the source line YA, and the negative output voltage VOUT-N is applied to the source line YB. Conversely, when the switches SW3 and SW4 are turned on, the switches SW1 and SW2 are turned off. In this case, the positive output voltage VOUT-P is applied to the source line YB, and the negative output voltage VOUT-N is applied to the source line YA.

このような構成により、隣接ソース線ＹＡ，ＹＢには、互いに逆極性の出力電圧（階調電圧）が印加される。更に、各ソース線に印加される出力電圧（階調電圧）の極性を、必要に応じて切り替える（反転させる）ことが可能となる。尚、極性は、極性信号ＰＯＬによって指定される。つまり、スイッチＳＷ１〜ＳＷ４は、極性信号ＰＯＬに応じてＯＮ／ＯＦＦ制御される。極性信号ＰＯＬがＨｉｇｈレベルからＬｏｗレベルに切り替わったとき、あるいは、ＬｏｗレベルからＨｉｇｈレベルに切り替わったとき、極性が切り替わる。   With such a configuration, output voltages (gradation voltages) having opposite polarities are applied to adjacent source lines YA and YB. Furthermore, the polarity of the output voltage (gradation voltage) applied to each source line can be switched (reversed) as necessary. The polarity is specified by the polarity signal POL. That is, the switches SW1 to SW4 are ON / OFF controlled according to the polarity signal POL. When the polarity signal POL is switched from the High level to the Low level, or when the polarity signal POL is switched from the Low level to the High level, the polarity is switched.

また、スイッチＳＷ１〜ＳＷ４は、ストローブ信号ＳＴＢにも依存している。より詳細には、ストローブ信号ＳＴＢがＨｉｇｈレベルの間、出力回路３０は、出力端子（ＯＵＴ−Ｐ，ＯＵＴ−Ｎ）とソース線ＹＡ，ＹＢとの間の電気的接続をオフする。つまり、ソース線ＹＡ，ＹＢは、出力アンプ１０，２０から電気的に切り離される。このストローブ信号ＳＴＢがＨｉｇｈレベルにある期間が、「スイッチオフ期間Ｐｏｆｆ」である。ストローブ信号ＳＴＢがＬｏｗレベルの場合、各ソース線は、極性信号ＰＯＬに応じて正極出力端子ＯＵＴ−Ｐあるいは負極出力端子ＯＵＴ−Ｎのいずれかに電気的に接続される。   The switches SW1 to SW4 also depend on the strobe signal STB. More specifically, while the strobe signal STB is at a high level, the output circuit 30 turns off the electrical connection between the output terminals (OUT-P, OUT-N) and the source lines YA, YB. That is, the source lines YA and YB are electrically disconnected from the output amplifiers 10 and 20. A period during which the strobe signal STB is at a high level is a “switch-off period Poff”. When the strobe signal STB is at the low level, each source line is electrically connected to either the positive output terminal OUT-P or the negative output terminal OUT-N according to the polarity signal POL.

正極出力固定部４０は、正極出力端子ＯＵＴ−Ｐに接続されている。この正極出力固定部４０は、正極出力端子ＯＵＴ−Ｐの電圧を所定の正極固定電圧ＶＦＰに強制的に固定する機能を有する。より詳細には、正極出力固定部４０は、スイッチオフ期間Ｐｏｆｆ中の所定期間、正極出力端子ＯＵＴ−Ｐの電圧を正極固定電圧ＶＦＰに固定する。その所定期間は、以下「出力固定期間」と参照される。出力固定期間は、スイッチオフ期間Ｐｏｆｆ（ＳＴＢ＝Ｈｉｇｈ）と完全に一致していてもよいし、スイッチオフ期間Ｐｏｆｆの一部であってもよいし、または、スイッチオフ期間Ｐｏｆｆの一部又は全部を含む期間であってもよい。出力固定期間とスイッチオフ期間Ｐｏｆｆは、回路設計上一致せずに前後するのが一般的である。または、設計上敢えて前後させることで、最適な効果を生み出す場合があり、これらのタイミングは製品毎に個別に設計して決めるべきものである。出力固定期間が終了すると、正極出力固定部４０は、正極出力端子ＯＵＴ−Ｐの電圧の固定を解除する。後に説明されるように、正極固定電圧ＶＦＰは、正極電圧範囲ＲＰのうちコモン電圧ＶＣＯＭに近いことが好ましい。例えば、正極固定電圧ＶＦＰは、正極電圧範囲ＲＰの下限値である正極グランド電圧ＶＳＳ−Ｐ（図１参照）である。   The positive electrode output fixing unit 40 is connected to the positive electrode output terminal OUT-P. The positive output fixing unit 40 has a function of forcibly fixing the voltage of the positive output terminal OUT-P to a predetermined positive fixed voltage VFP. More specifically, the positive electrode output fixing unit 40 fixes the voltage of the positive electrode output terminal OUT-P to the positive electrode fixed voltage VFP for a predetermined period during the switch-off period Poff. The predetermined period is hereinafter referred to as “output fixed period”. The output fixed period may completely coincide with the switch-off period Poff (STB = High), may be part of the switch-off period Poff, or part or all of the switch-off period Poff It may be a period including In general, the output fixed period and the switch-off period Poff are not consistent in circuit design. Alternatively, there may be cases where an optimal effect is produced by intentionally moving back and forth in the design, and these timings should be designed and determined individually for each product. When the output fixing period ends, the positive electrode output fixing unit 40 releases the fixing of the voltage of the positive electrode output terminal OUT-P. As will be described later, positive fixed voltage VFP is preferably close to common voltage VCOM in positive voltage range RP. For example, the positive fixed voltage VFP is a positive ground voltage VSS-P (see FIG. 1) that is a lower limit value of the positive voltage range RP.

負極出力固定部５０は、負極出力端子ＯＵＴ−Ｎに接続されている。この負極出力固定部５０は、出力固定期間において、負極出力端子ＯＵＴ−Ｎの電圧を所定の負極固定電圧ＶＦＮに強制的に固定する機能を有する。出力固定期間が終了すると、負極出力固定部５０は、負極出力端子ＯＵＴ−Ｎの電圧の固定を解除する。後に説明されるように、負極固定電圧ＶＦＮは、負極電圧範囲ＲＮのうちコモン電圧ＶＣＯＭに近いことが好ましい。例えば、負極固定電圧ＶＦＮは、負極電圧範囲ＲＮの上限値である負極電源電圧ＶＤＤ−Ｎ（図１参照）である。   The negative output fixing part 50 is connected to the negative output terminal OUT-N. The negative output fixing unit 50 has a function of forcibly fixing the voltage of the negative output terminal OUT-N to a predetermined negative fixed voltage VFN during the output fixing period. When the output fixing period ends, the negative output fixing unit 50 releases the fixing of the voltage of the negative output terminal OUT-N. As will be described later, negative fixed voltage VFN is preferably close to common voltage VCOM in negative voltage range RN. For example, the negative fixed voltage VFN is the negative power supply voltage VDD-N (see FIG. 1), which is the upper limit value of the negative voltage range RN.

以下、極性切り替え時の正極出力固定部４０及び負極出力固定部５０の作用を、図６及び図７を参照して説明する。尚、簡単のため、出力固定期間は、スイッチオフ期間Ｐｏｆｆと一致するとする。   Hereinafter, the operation of the positive output fixing unit 40 and the negative output fixing unit 50 at the time of polarity switching will be described with reference to FIGS. 6 and 7. For simplicity, it is assumed that the output fixing period coincides with the switch-off period Poff.

図６は、既出の図３の場合と同様の極性切り替えの例を示している。すなわち、第１駆動期間Ｐ１において、ソース線ＹＡは正極出力端子ＯＵＴ−Ｐに電気的に接続され、ソース線ＹＢは負極出力端子ＯＵＴ−Ｎに電気的に接続される。第１駆動期間Ｐ１の次の第２駆動期間Ｐ２において、ソース線ＹＡは負極出力端子ＯＵＴ−Ｎに電気的に接続され、ソース線ＹＢは正極出力端子ＯＵＴ−Ｐに電気的に接続される。第１駆動期間Ｐ１と第２駆動期間Ｐ２との間の期間が、スイッチオフ期間Ｐｏｆｆである。   FIG. 6 shows an example of polarity switching similar to the case of FIG. That is, in the first drive period P1, the source line YA is electrically connected to the positive output terminal OUT-P, and the source line YB is electrically connected to the negative output terminal OUT-N. In the second drive period P2 following the first drive period P1, the source line YA is electrically connected to the negative output terminal OUT-N, and the source line YB is electrically connected to the positive output terminal OUT-P. A period between the first driving period P1 and the second driving period P2 is a switch-off period Poff.

負極側の電圧は、次の通りである。第１駆動期間Ｐ１において、負極出力電圧ＶＯＵＴ−Ｎ（負極階調電圧ＶＩＮ−Ｎ）の値は“ＶＮ１”である。時刻ｔ１において、第１駆動期間Ｐ１が終了し、スイッチオフ期間Ｐｏｆｆが始まる。すると、ソースドライバ１は、次の第２駆動期間Ｐ２用の画像データに応じた負極階調電圧ＶＩＮ−Ｎ（＝ＶＮ２）を生成し、負極出力アンプ２０に入力する。その一方で、負極出力固定部５０は、負極出力端子ＯＵＴ−Ｎの電圧を、コモン電圧ＶＣＯＭ近傍の負極固定電圧ＶＦＮに強制的に固定する。時刻ｔ２において、スイッチオフ期間Ｐｏｆｆが終了すると、負極出力固定部５０は、負極出力端子ＯＵＴ−Ｎの電圧の固定を解除する。固定解除後、負極出力アンプ２０は、負極階調電圧ＶＩＮ−Ｎ（＝ＶＮ２）と負極出力端子ＯＵＴ−Ｎからのフィードバックに基いて、負極出力電圧ＶＯＵＴ−Ｎが“ＶＮ２”となるように動作する。つまり、負極出力電圧ＶＯＵＴ−Ｎは、“コモン電圧ＶＣＯＭ近傍の負極固定電圧ＶＦＮ”から“所望電圧ＶＮ２”へ遷移する。   The voltage on the negative electrode side is as follows. In the first driving period P1, the value of the negative output voltage VOUT-N (negative gradation voltage VIN-N) is “VN1”. At time t1, the first drive period P1 ends and the switch-off period Poff begins. Then, the source driver 1 generates a negative gradation voltage VIN-N (= VN2) corresponding to the image data for the next second driving period P2, and inputs the negative gradation voltage VIN-N (= VN2) to the negative output amplifier 20. On the other hand, the negative output fixing unit 50 forcibly fixes the voltage of the negative output terminal OUT-N to the negative fixed voltage VFN near the common voltage VCOM. When the switch-off period Poff ends at time t2, the negative electrode output fixing unit 50 releases the fixation of the voltage of the negative electrode output terminal OUT-N. After the unlocking, the negative output amplifier 20 operates so that the negative output voltage VOUT-N becomes “VN2” based on the negative gradation voltage VIN-N (= VN2) and feedback from the negative output terminal OUT-N. To do. That is, the negative output voltage VOUT-N changes from “negative fixed voltage VFN near the common voltage VCOM” to “desired voltage VN2”.

ここで、正極から負極に切り替わるソース線ＹＡに現れる電圧波形を考える。第１駆動期間Ｐ１において、ソース線ＹＡには、ある正極出力電圧ＶＯＵＴ−Ｐが印加されている。時刻ｔ１において、第１駆動期間Ｐ１が終了し、ソース線ＹＡは正極出力端子ＯＵＴ−Ｐから電気的に切り離される。時刻ｔ２において、スイッチオフ期間Ｐｏｆｆが終了すると、ソース線ＹＡは負極出力端子ＯＵＴ−Ｎに電気的に接続される。その結果、ソース線ＹＡには、負極出力電圧ＶＯＵＴ−Ｎが印加される。ここで、上述の通り、負極出力電圧ＶＯＵＴ−Ｎは、“コモン電圧ＶＣＯＭ近傍の負極固定電圧ＶＦＮ”から“所望電圧ＶＮ２”へ遷移するだけである。従って、アンダーシュート的な波形（図３参照）がソース線ＹＡに現れにくい。遷移量“ＶＮ２−ＶＮ１”がいかに大きくても、コモン電圧ＶＣＯＭ側から負極出力電圧ＶＯＵＴ−Ｎが遷移する限り、アンダーシュート的な波形の発生が抑制される。特に、負極固定電圧ＶＦＮが負極電圧範囲ＲＮの上限値である負極電源電圧ＶＤＤ−Ｎである場合、アンダーシュート的な波形の発生は完全に防止され、好適である。   Here, a voltage waveform appearing on the source line YA that switches from the positive electrode to the negative electrode is considered. In the first driving period P1, a certain positive output voltage VOUT-P is applied to the source line YA. At time t1, the first drive period P1 ends, and the source line YA is electrically disconnected from the positive output terminal OUT-P. When the switch-off period Poff ends at time t2, the source line YA is electrically connected to the negative output terminal OUT-N. As a result, the negative output voltage VOUT-N is applied to the source line YA. Here, as described above, the negative output voltage VOUT-N only transitions from the “negative fixed voltage VFN near the common voltage VCOM” to the “desired voltage VN2”. Therefore, an undershoot-like waveform (see FIG. 3) hardly appears on the source line YA. No matter how large the transition amount “VN2−VN1”, as long as the negative output voltage VOUT-N transitions from the common voltage VCOM side, generation of an undershoot-like waveform is suppressed. In particular, when the negative fixed voltage VFN is the negative power supply voltage VDD-N which is the upper limit value of the negative voltage range RN, the occurrence of an undershoot-like waveform is completely prevented, which is preferable.

図７は、既出の図４の場合と同様の極性切り替えの例を示している。すなわち、第１駆動期間Ｐ１において、ソース線ＹＡは負極出力端子ＯＵＴ−Ｎに電気的に接続され、ソース線ＹＢは正極出力端子ＯＵＴ−Ｐに電気的に接続される。第１駆動期間Ｐ１の次の第２駆動期間Ｐ２において、ソース線ＹＡは正極出力端子ＯＵＴ−Ｐに電気的に接続され、ソース線ＹＢは負極出力端子ＯＵＴ−Ｎに電気的に接続される。第１駆動期間Ｐ１と第２駆動期間Ｐ２との間の期間が、スイッチオフ期間Ｐｏｆｆである。   FIG. 7 shows an example of polarity switching similar to the case of FIG. That is, in the first driving period P1, the source line YA is electrically connected to the negative output terminal OUT-N, and the source line YB is electrically connected to the positive output terminal OUT-P. In the second driving period P2 following the first driving period P1, the source line YA is electrically connected to the positive output terminal OUT-P, and the source line YB is electrically connected to the negative output terminal OUT-N. A period between the first driving period P1 and the second driving period P2 is a switch-off period Poff.

正極側の電圧は、次の通りである。第１駆動期間Ｐ１において、正極出力電圧ＶＯＵＴ−Ｐ（正極階調電圧ＶＩＮ−Ｐ）の値は“ＶＰ１”である。時刻ｔ１において、第１駆動期間Ｐ１が終了し、スイッチオフ期間Ｐｏｆｆが始まる。すると、ソースドライバ１は、次の第２駆動期間Ｐ２用の画像データに応じた正極階調電圧ＶＩＮ−Ｐ（＝ＶＰ２）を生成し、正極出力アンプ１０に入力する。その一方で、正極出力固定部４０は、正極出力端子ＯＵＴ−Ｐの電圧を、コモン電圧ＶＣＯＭ近傍の正極固定電圧ＶＦＰに強制的に固定する。時刻ｔ２において、スイッチオフ期間Ｐｏｆｆが終了すると、正極出力固定部４０は、正極出力端子ＯＵＴ−Ｐの電圧の固定を解除する。固定解除後、正極出力アンプ１０は、正極階調電圧ＶＩＮ−Ｐ（＝ＶＰ２）と正極出力端子ＯＵＴ−Ｐからのフィードバックに基いて、正極出力電圧ＶＯＵＴ−Ｐが“ＶＰ２”となるように動作する。つまり、正極出力電圧ＶＯＵＴ−Ｐは、“コモン電圧ＶＣＯＭ近傍の正極固定電圧ＶＦＰ”から“所望電圧ＶＰ２”へ遷移する。   The voltage on the positive electrode side is as follows. In the first drive period P1, the value of the positive output voltage VOUT-P (positive gray scale voltage VIN-P) is “VP1”. At time t1, the first drive period P1 ends and the switch-off period Poff begins. Then, the source driver 1 generates a positive gradation voltage VIN-P (= VP2) corresponding to the image data for the next second driving period P2, and inputs the positive gradation voltage VIN-P (= VP2) to the positive output amplifier 10. On the other hand, the positive electrode output fixing unit 40 forcibly fixes the voltage of the positive electrode output terminal OUT-P to the positive electrode fixed voltage VFP in the vicinity of the common voltage VCOM. When the switch-off period Poff ends at time t2, the positive electrode output fixing unit 40 releases the fixation of the voltage of the positive electrode output terminal OUT-P. After unlocking, the positive output amplifier 10 operates so that the positive output voltage VOUT-P becomes “VP2” based on the positive gradation voltage VIN-P (= VP2) and feedback from the positive output terminal OUT-P. To do. In other words, the positive output voltage VOUT-P transitions from the “positive fixed voltage VFP near the common voltage VCOM” to the “desired voltage VP2”.

ここで、負極から正極に切り替わるソース線ＹＡに現れる電圧波形を考える。第１駆動期間Ｐ１において、ソース線ＹＡには、ある負極出力電圧ＶＯＵＴ−Ｎが印加されている。時刻ｔ１において、第１駆動期間Ｐ１が終了し、ソース線ＹＡは負極出力端子ＯＵＴ−Ｎから電気的に切り離される。時刻ｔ２において、スイッチオフ期間Ｐｏｆｆが終了すると、ソース線ＹＡは正極出力端子ＯＵＴ−Ｐに電気的に接続される。その結果、ソース線ＹＡには、正極出力電圧ＶＯＵＴ−Ｐが印加される。ここで、上述の通り、正極出力電圧ＶＯＵＴ−Ｐは、“コモン電圧ＶＣＯＭ近傍の正極固定電圧ＶＦＰ”から“所望電圧ＶＰ２”へ遷移するだけである。従って、オーバーシュート的な波形（図４参照）がソース線ＹＡに現れにくい。遷移量“ＶＰ１−ＶＰ２”がいかに大きくても、コモン電圧ＶＣＯＭ側から正極出力電圧ＶＯＵＴ−Ｐが遷移する限り、オーバーシュート的な波形の発生が抑制される。特に、正極固定電圧ＶＦＰが正極電圧範囲ＲＰの下限値である正極グランド電圧ＶＳＳ−Ｐである場合、オーバーシュート的な波形の発生は完全に防止され、好適である。   Here, a voltage waveform appearing on the source line YA that switches from the negative electrode to the positive electrode is considered. In the first driving period P1, a certain negative output voltage VOUT-N is applied to the source line YA. At time t1, the first drive period P1 ends, and the source line YA is electrically disconnected from the negative output terminal OUT-N. When the switch-off period Poff ends at time t2, the source line YA is electrically connected to the positive output terminal OUT-P. As a result, the positive output voltage VOUT-P is applied to the source line YA. Here, as described above, the positive output voltage VOUT-P only transitions from the “positive fixed voltage VFP near the common voltage VCOM” to the “desired voltage VP2”. Therefore, an overshoot-like waveform (see FIG. 4) hardly appears on the source line YA. No matter how large the transition amount “VP1-VP2” is, as long as the positive output voltage VOUT-P transitions from the common voltage VCOM side, the occurrence of an overshoot waveform is suppressed. In particular, when the positive fixed voltage VFP is the positive ground voltage VSS-P which is the lower limit value of the positive voltage range RP, it is preferable that generation of an overshoot waveform is completely prevented.

以上に説明されたように、本実施の形態によれば、極性切り替え時に、オーバーシュート的／アンダーシュート的な波形がソース線電圧に発生することを抑制することが可能となる。その結果、液晶表示パネルの表示品質が向上する。   As described above, according to the present embodiment, it is possible to suppress the occurrence of an overshoot / undershoot waveform in the source line voltage during polarity switching. As a result, the display quality of the liquid crystal display panel is improved.

以下、様々な実施の形態をより詳しく説明する。   Hereinafter, various embodiments will be described in more detail.

２．第１の実施の形態
図８は、第１の実施の形態における正極出力アンプ１０の構成を示す回路図である。定電流源ＩＣＳ１１は、ノードＮ１１とグランド線との間に接続されている。トランジスタＭＮ１１は、ノードＮ１１とノードＮ１３との間に接続され、トランジスタＭＮ１２はノードＮ１１とノードＮ１５との間に接続されている。トランジスタＭＮ１１、ＭＮ１２のゲートは、それぞれ、正極出力端子ＯＵＴ−Ｐ及び正極入力端子ＩＮ−Ｐに接続されている。定電流源ＩＣＳ１２は、ノードＮ１２と電源線との間に接続されている。トランジスタＭＰ１１は、ノードＮ１２とノードＮ１４との間に接続され、トランジスタＭＰ１２はノードＮ１２とノードＮ１６との間に接続されている。トランジスタＭＰ１１、ＭＰ１２のゲートは、それぞれ、正極出力端子ＯＵＴ−Ｐ及び正極入力端子ＩＮ−Ｐに接続されている。定電流源ＩＣＳ１３は、ノードＮ１３とノードＮ１４との間に接続されている。浮遊電流源ＩＣＳ１４は、ノードＮ１５とノードＮ１６との間に接続されている。 2. First Embodiment FIG. 8 is a circuit diagram showing a configuration of a positive output amplifier 10 according to a first embodiment. The constant current source ICS11 is connected between the node N11 and the ground line. The transistor MN11 is connected between the node N11 and the node N13, and the transistor MN12 is connected between the node N11 and the node N15. The gates of the transistors MN11 and MN12 are connected to the positive output terminal OUT-P and the positive input terminal IN-P, respectively. The constant current source ICS12 is connected between the node N12 and the power supply line. The transistor MP11 is connected between the node N12 and the node N14, and the transistor MP12 is connected between the node N12 and the node N16. The gates of the transistors MP11 and MP12 are connected to the positive output terminal OUT-P and the positive input terminal IN-P, respectively. The constant current source ICS13 is connected between the node N13 and the node N14. The floating current source ICS14 is connected between the node N15 and the node N16.

トランジスタＭＰ１３、ＭＰ１４はカレントミラー回路を構成している。詳細には、トランジスタＭＰ１３のソースは電源線に接続されており、そのゲート及びドレインはノードＮ１３に接続されている。トランジスタＭＰ１４のソースは電源線に接続されており、そのゲートはノードＮ１３に接続されており、そのドレインはノードＮ１５に接続されている。トランジスタＭＮ１３、ＭＮ１４はカレントミラー回路を構成している。詳細には、トランジスタＭＮ１３のソースはグランド線に接続されており、そのゲート及びドレインはノードＮ１４に接続されている。トランジスタＭＮ１４のソースはグランド線に接続されており、そのゲートはノードＮ１４に接続されており、そのドレインはノードＮ１６に接続されている。ノードＮ１５と正極出力端子ＯＵＴ−Ｐとの間には、帰還容量Ｃ１１が形成されている。ノードＮ１６と正極出力端子ＯＵＴ−Ｐとの間には、帰還容量Ｃ１２が形成されている。   The transistors MP13 and MP14 constitute a current mirror circuit. Specifically, the source of the transistor MP13 is connected to the power supply line, and the gate and drain thereof are connected to the node N13. The source of the transistor MP14 is connected to the power supply line, the gate thereof is connected to the node N13, and the drain thereof is connected to the node N15. The transistors MN13 and MN14 constitute a current mirror circuit. Specifically, the source of the transistor MN13 is connected to the ground line, and the gate and drain thereof are connected to the node N14. The source of the transistor MN14 is connected to the ground line, the gate thereof is connected to the node N14, and the drain thereof is connected to the node N16. A feedback capacitor C11 is formed between the node N15 and the positive output terminal OUT-P. A feedback capacitor C12 is formed between the node N16 and the positive output terminal OUT-P.

プッシュプル構成のトランジスタＭＰ１５、ＭＮ１５は、正極出力アンプ１０の出力段を構成している。より詳細には、Ｐチャネル出力トランジスタＭＰ１５のゲートはノードＮ１５に接続され、そのソースは正極電源線（ＶＤＤ−Ｐ）に接続されており、そのドレインは正極出力端子ＯＵＴ−Ｐに接続されている。Ｐチャネル出力トランジスタＭＰ１５のソースには、正極電圧範囲ＲＰの上限値である正極電源電圧ＶＤＤ−Ｐが供給される。一方、Ｎチャネル出力トランジスタＭＮ１５のゲートはノードＮ１６に接続され、そのソースは正極グランド線（ＶＳＳ−Ｐ）に接続されており、そのドレインは正極出力端子ＯＵＴ−Ｐに接続されている。Ｎチャネル出力トランジスタＭＮ１５のソースには、正極電圧範囲ＲＰの下限値である正極グランド電圧ＶＳＳ−Ｐが供給される。   The push-pull transistors MP15 and MN15 constitute an output stage of the positive output amplifier 10. More specifically, the gate of the P-channel output transistor MP15 is connected to the node N15, its source is connected to the positive power supply line (VDD-P), and its drain is connected to the positive output terminal OUT-P. . The source of the P-channel output transistor MP15 is supplied with the positive power supply voltage VDD-P that is the upper limit value of the positive voltage range RP. On the other hand, the gate of the N-channel output transistor MN15 is connected to the node N16, its source is connected to the positive ground line (VSS-P), and its drain is connected to the positive output terminal OUT-P. The source of the N-channel output transistor MN15 is supplied with a positive ground voltage VSS-P that is a lower limit value of the positive voltage range RP.

本実施の形態に係る正極出力アンプ１０は、更に、Ｐチャネルトランジスタである正極出力制御トランジスタＭＰＳＷを備えている。正極出力制御トランジスタＭＰＳＷのソースは電源線に接続されており、そのドレインはノードＮ１５（すなわち、Ｐチャネル出力トランジスタＭＰ１５のゲート）に接続されている。正極出力制御トランジスタＭＰＳＷのゲートには、正極出力制御信号ＳＴＢＨＢが供給され、正極出力制御トランジスタＭＰＳＷは正極出力制御信号ＳＴＢＨＢによってＯＮ／ＯＦＦ制御される。具体的には、出力固定期間において、正極出力制御信号ＳＴＢＨＢはＬｏｗレベルになり、正極出力制御トランジスタＭＰＳＷはＯＮする。それ以外の期間、正極出力制御信号ＳＴＢＨＢはＨｉｇｈレベルであり、正極出力制御トランジスタＭＰＳＷはＯＦＦする。   The positive output amplifier 10 according to the present embodiment further includes a positive output control transistor MPSW that is a P-channel transistor. The source of the positive output control transistor MPSW is connected to the power supply line, and the drain thereof is connected to the node N15 (that is, the gate of the P channel output transistor MP15). A positive output control signal STBHB is supplied to the gate of the positive output control transistor MPSW, and the positive output control transistor MPSW is ON / OFF controlled by the positive output control signal STBHB. Specifically, in the fixed output period, the positive output control signal STBHB is at a low level, and the positive output control transistor MPSW is turned on. In other periods, the positive output control signal STBHB is at a high level, and the positive output control transistor MPSW is turned off.

図９を参照して、出力固定期間における正極出力アンプ１０の動作をより詳細に説明する。出力固定期間において、正極出力制御信号ＳＴＢＨＢはＬｏｗレベルになり、正極出力制御トランジスタＭＰＳＷがＯＮする。その結果、Ｐチャネル出力トランジスタＭＰ１５のゲート電圧が上昇し、Ｐチャネル出力トランジスタＭＰ１５がＯＦＦする。更に、中間段を経由して、Ｎチャネル出力トランジスタＭＮ１５のゲート電圧も上昇する。これにより、Ｎチャネル出力トランジスタＭＮ１５はＯＮする。従って、正極出力端子ＯＵＴ−Ｐの電圧は、正極グランド電圧ＶＳＳ−Ｐ（＝正極固定電圧ＶＦＰ）に固定される。   With reference to FIG. 9, the operation of the positive output amplifier 10 in the output fixed period will be described in more detail. In the fixed output period, the positive output control signal STBHB is at a low level, and the positive output control transistor MPSW is turned on. As a result, the gate voltage of the P-channel output transistor MP15 increases and the P-channel output transistor MP15 is turned off. Furthermore, the gate voltage of the N-channel output transistor MN15 also rises via the intermediate stage. As a result, the N-channel output transistor MN15 is turned on. Therefore, the voltage of the positive output terminal OUT-P is fixed to the positive ground voltage VSS-P (= positive fixed voltage VFP).

図１０は、第１の実施の形態における負極出力アンプ２０の構成を示す回路図である。定電流源ＩＣＳ２１は、ノードＮ２１とグランド線との間に接続されている。トランジスタＭＮ２１は、ノードＮ２１とノードＮ２３との間に接続され、トランジスタＭＮ２２はノードＮ２１とノードＮ２５との間に接続されている。トランジスタＭＮ２１、ＭＮ２２のゲートは、それぞれ、負極出力端子ＯＵＴ−Ｎ及び負極入力端子ＩＮ−Ｎに接続されている。定電流源ＩＣＳ２２は、ノードＮ２２と電源線との間に接続されている。トランジスタＭＰ２１は、ノードＮ２２とノードＮ２４との間に接続され、トランジスタＭＰ２２はノードＮ２２とノードＮ２６との間に接続されている。トランジスタＭＰ２１、ＭＰ２２のゲートは、それぞれ、負極出力端子ＯＵＴ−Ｎ及び負極入力端子ＩＮ−Ｎに接続されている。定電流源ＩＣＳ２３は、ノードＮ２３とノードＮ２４との間に接続されている。浮遊電流源ＩＣＳ２４は、ノードＮ２５とノードＮ２６との間に接続されている。   FIG. 10 is a circuit diagram showing a configuration of the negative output amplifier 20 in the first embodiment. The constant current source ICS21 is connected between the node N21 and the ground line. The transistor MN21 is connected between the node N21 and the node N23, and the transistor MN22 is connected between the node N21 and the node N25. The gates of the transistors MN21 and MN22 are connected to the negative output terminal OUT-N and the negative input terminal IN-N, respectively. The constant current source ICS22 is connected between the node N22 and the power supply line. The transistor MP21 is connected between the node N22 and the node N24, and the transistor MP22 is connected between the node N22 and the node N26. The gates of the transistors MP21 and MP22 are connected to the negative output terminal OUT-N and the negative input terminal IN-N, respectively. The constant current source ICS23 is connected between the node N23 and the node N24. The floating current source ICS24 is connected between the node N25 and the node N26.

トランジスタＭＰ２３、ＭＰ２４はカレントミラー回路を構成している。詳細には、トランジスタＭＰ２３のソースは電源線に接続されており、そのゲート及びドレインはノードＮ２３に接続されている。トランジスタＭＰ２４のソースは電源線に接続されており、そのゲートはノードＮ２３に接続されており、そのドレインはノードＮ２５に接続されている。トランジスタＭＮ２３、ＭＮ２４はカレントミラー回路を構成している。詳細には、トランジスタＭＮ２３のソースはグランド線に接続されており、そのゲート及びドレインはノードＮ２４に接続されている。トランジスタＭＮ２４のソースはグランド線に接続されており、そのゲートはノードＮ２４に接続されており、そのドレインはノードＮ２６に接続されている。ノードＮ２５と負極出力端子ＯＵＴ−Ｎとの間には、帰還容量Ｃ２１が形成されている。ノードＮ２６と負極出力端子ＯＵＴ−Ｎとの間には、帰還容量Ｃ２２が形成されている。   The transistors MP23 and MP24 constitute a current mirror circuit. Specifically, the source of the transistor MP23 is connected to the power supply line, and the gate and drain thereof are connected to the node N23. The source of the transistor MP24 is connected to the power supply line, its gate is connected to the node N23, and its drain is connected to the node N25. The transistors MN23 and MN24 constitute a current mirror circuit. Specifically, the source of the transistor MN23 is connected to the ground line, and the gate and drain thereof are connected to the node N24. The source of the transistor MN24 is connected to the ground line, the gate thereof is connected to the node N24, and the drain thereof is connected to the node N26. A feedback capacitor C21 is formed between the node N25 and the negative output terminal OUT-N. A feedback capacitor C22 is formed between the node N26 and the negative output terminal OUT-N.

プッシュプル構成のトランジスタＭＰ２５、ＭＮ２５は、負極出力アンプ２０の出力段を構成している。より詳細には、Ｐチャネル出力トランジスタＭＰ２５のゲートはノードＮ２５に接続され、そのソースは負極電源線（ＶＤＤ−Ｎ）に接続されており、そのドレインは負極出力端子ＯＵＴ−Ｎに接続されている。Ｐチャネル出力トランジスタＭＰ２５のソースには、負極電圧範囲ＲＮの上限値である負極電源電圧ＶＤＤ−Ｎが供給される。一方、Ｎチャネル出力トランジスタＭＮ２５のゲートはノードＮ２６に接続され、そのソースは負極グランド線（ＶＳＳ−Ｎ）に接続されており、そのドレインは負極出力端子ＯＵＴ−Ｎに接続されている。Ｎチャネル出力トランジスタＭＮ２５のソースには、負極電圧範囲ＲＰの下限値である負極グランド電圧ＶＳＳ−Ｎが供給される。   The push-pull transistors MP25 and MN25 constitute an output stage of the negative output amplifier 20. More specifically, the gate of the P-channel output transistor MP25 is connected to the node N25, its source is connected to the negative power supply line (VDD-N), and its drain is connected to the negative output terminal OUT-N. . A negative power supply voltage VDD-N that is an upper limit value of the negative voltage range RN is supplied to the source of the P-channel output transistor MP25. On the other hand, the gate of the N-channel output transistor MN25 is connected to the node N26, its source is connected to the negative ground line (VSS-N), and its drain is connected to the negative output terminal OUT-N. The source of the N-channel output transistor MN25 is supplied with the negative ground voltage VSS-N that is the lower limit value of the negative voltage range RP.

本実施の形態に係る負極出力アンプ２０は、更に、Ｎチャネルトランジスタである負極出力制御トランジスタＭＮＳＷを備えている。負極出力制御トランジスタＭＮＳＷのソースはグランド線に接続されており、そのドレインはノードＮ２６（すなわち、Ｎチャネル出力トランジスタＭＮ２５のゲート）に接続されている。負極出力制御トランジスタＭＮＳＷのゲートには、負極出力制御信号ＳＴＢＨが供給され、負極出力制御トランジスタＭＮＳＷは負極出力制御信号ＳＴＢＨによってＯＮ／ＯＦＦ制御される。具体的には、出力固定期間において、負極出力制御信号ＳＴＢＨはＨｉｇｈレベルになり、負極出力制御トランジスタＭＮＳＷはＯＮする。それ以外の期間、負極出力制御信号ＳＴＢＨはＬｏｗレベルであり、負極出力制御トランジスタＭＮＳＷはＯＦＦする。   The negative output amplifier 20 according to the present embodiment further includes a negative output control transistor MNSW that is an N-channel transistor. The source of the negative output control transistor MNSW is connected to the ground line, and the drain thereof is connected to the node N26 (that is, the gate of the N-channel output transistor MN25). A negative output control signal STBH is supplied to the gate of the negative output control transistor MNSW, and the negative output control transistor MNSW is ON / OFF controlled by the negative output control signal STBH. Specifically, in the fixed output period, the negative output control signal STBH is at a high level, and the negative output control transistor MNSW is turned on. In other periods, the negative output control signal STBH is at the low level, and the negative output control transistor MNSW is turned off.

図１１を参照して、出力固定期間における負極出力アンプ２０の動作をより詳細に説明する。出力固定期間において、負極出力制御信号ＳＴＢＨはＨｉｇｈレベルになり、負極出力制御トランジスタＭＮＳＷがＯＮする。その結果、Ｎチャネル出力トランジスタＭＮ２５のゲート電圧が下降し、Ｎチャネル出力トランジスタＭＮ２５がＯＦＦする。更に、中間段を経由して、Ｐチャネル出力トランジスタＭＰ２５のゲート電圧も下降する。これにより、Ｐチャネル出力トランジスタＭＰ２５はＯＮする。従って、負極出力端子ＯＵＴ−Ｎの電圧は、負極電源電圧ＶＤＤ−Ｎ（＝負極固定電圧ＶＦＮ）に固定される。   With reference to FIG. 11, the operation of the negative output amplifier 20 in the fixed output period will be described in more detail. In the fixed output period, the negative output control signal STBH is at a high level, and the negative output control transistor MNSW is turned on. As a result, the gate voltage of the N-channel output transistor MN25 decreases and the N-channel output transistor MN25 is turned off. Furthermore, the gate voltage of the P-channel output transistor MP25 also drops via the intermediate stage. As a result, the P-channel output transistor MP25 is turned on. Therefore, the voltage of the negative output terminal OUT-N is fixed to the negative power supply voltage VDD-N (= negative fixed voltage VFN).

図１２は、本実施の形態における制御部６０を示すブロック図である。制御部６０は、ストローブ信号ＳＴＢに基いて、正極出力制御信号ＳＴＢＨＢ及び負極出力制御信号ＳＴＢＨを生成する。より詳細には、ストローブ信号ＳＴＢがＬｏｗレベルの場合、制御部６０は、正極出力制御信号ＳＴＢＨＢをＨｉｇｈレベルに設定し、負極出力制御信号ＳＴＢＨをＬｏｗレベルに設定する。一方、ストローブ信号ＳＴＢがＨｉｇｈレベルとなるスイッチオフ期間Ｐｏｆｆにおいて、制御部６０は、正極出力制御信号ＳＴＢＨＢをＬｏｗレベルに設定し、負極出力制御信号ＳＴＢＨをＨｉｇｈレベルに設定する。その結果、図９及び図１１で示されたように、正極出力端子ＯＵＴ−Ｐ及び負極出力端子ＯＵＴ−Ｎの電圧が固定される。本例では、出力固定期間がスイッチオフ期間Ｐｏｆｆと一致する。尚、図５で示された正極出力固定部４０は、制御部６０と正極出力制御トランジスタＭＰＳＷを含んでいる。また、負極出力固定部５０は、制御部６０と負極出力制御トランジスタＭＮＳＷを含んでいる。   FIG. 12 is a block diagram showing the control unit 60 in the present embodiment. The controller 60 generates a positive output control signal STBHB and a negative output control signal STBH based on the strobe signal STB. More specifically, when the strobe signal STB is at the low level, the control unit 60 sets the positive output control signal STBHB to the high level and sets the negative output control signal STBH to the low level. On the other hand, in the switch-off period Poff in which the strobe signal STB is at the high level, the control unit 60 sets the positive output control signal STBHB to the low level and sets the negative output control signal STBH to the high level. As a result, as shown in FIGS. 9 and 11, the voltages at the positive output terminal OUT-P and the negative output terminal OUT-N are fixed. In this example, the output fixed period coincides with the switch-off period Poff. The positive output fixing unit 40 shown in FIG. 5 includes a control unit 60 and a positive output control transistor MPSW. Further, the negative output fixing unit 50 includes a control unit 60 and a negative output control transistor MNSW.

図１３は、本実施の形態に係るソースドライバ１の動作例を示すタイミングチャートである。図１３には、ストローブ信号ＳＴＢ、極性信号ＰＯＬ、負極出力制御信号ＳＴＢＨ、正極出力制御信号ＳＴＢＨＢ、正極階調電圧ＶＩＮ−Ｐ、負極階調電圧ＶＩＮ−Ｎ、正極出力電圧ＶＯＵＴ−Ｐ、負極出力電圧ＶＯＵＴ−Ｎ、ソース線ＹＡの電圧、及びソース線ＹＢの電圧が示されている。本動作例では、正極階調電圧ＶＩＮ−Ｐとして、正極電源電圧ＶＤＤ−Ｐと正極グランド電圧ＶＳＳ−Ｐとが交互に入力され、負極階調電圧ＶＩＮ−Ｎとして、負極電源電圧ＶＤＤ−Ｎと負極グランド電圧ＶＳＳ−Ｎとが交互に入力されている。また、各ソース線の極性は、ストローブ信号ＳＴＢ毎に切り替えられている。図１３に示されるように、極性切り替え時に、オーバーシュート的／アンダーシュート的な波形がソース線電圧に発生することが防止されている。   FIG. 13 is a timing chart showing an operation example of the source driver 1 according to the present embodiment. FIG. 13 shows strobe signal STB, polarity signal POL, negative output control signal STBH, positive output control signal STBHB, positive gradation voltage VIN-P, negative gradation voltage VIN-N, positive output voltage VOUT-P, and negative output. The voltage VOUT-N, the voltage of the source line YA, and the voltage of the source line YB are shown. In this operation example, the positive power supply voltage VDD-P and the positive ground voltage VSS-P are alternately input as the positive gray scale voltage VIN-P, and the negative power supply voltage VDD-N and the negative gray scale voltage VIN-N. Negative ground voltage VSS-N is alternately input. The polarity of each source line is switched for each strobe signal STB. As shown in FIG. 13, an overshoot / undershoot waveform is prevented from being generated in the source line voltage during polarity switching.

図１４は、本実施の形態におけるソース線電圧波形の例を示すグラフ図である。入力電圧条件及び極性切り替え条件は、図１３の場合と同じである。また、比較例として、図２で示された構成の場合のソース線電圧波形が、破線で表されている。比較例の場合、極性切り替えに伴って、オーバーシュート的／アンダーシュート的な波形がソース線電圧に発生している。一方、本実施の形態の場合（実線で表されている）、そのようなオーバーシュート的／アンダーシュート的な波形の発生が防止されている。   FIG. 14 is a graph showing an example of the source line voltage waveform in the present embodiment. The input voltage condition and the polarity switching condition are the same as those in FIG. As a comparative example, the source line voltage waveform in the case of the configuration shown in FIG. 2 is represented by a broken line. In the case of the comparative example, an overshoot / undershoot waveform is generated in the source line voltage as the polarity is switched. On the other hand, in the case of this embodiment (represented by a solid line), such overshoot / undershoot waveforms are prevented from being generated.

３．第２の実施の形態
第１の実施の形態では、出力固定期間がスイッチオフ期間Ｐｏｆｆと一致していた。しかしながら、出力固定期間は必ずしもスイッチオフ期間Ｐｏｆｆと一致している必要はない。出力固定期間がスイッチオフ期間Ｐｏｆｆの一部であっても、同様の効果が期待される。第２の実施の形態では、出力固定期間は、スイッチオフ期間Ｐｏｆｆ（ＳＴＢ＝Ｈｉｇｈ）の一部である。回路構成は、第１の実施の形態と同じであり、その説明は省略される。 3. Second Embodiment In the first embodiment, the output fixed period coincides with the switch-off period Poff. However, the fixed output period does not necessarily coincide with the switch-off period Poff. The same effect can be expected even when the output fixed period is a part of the switch-off period Poff. In the second embodiment, the output fixed period is a part of the switch-off period Poff (STB = High). The circuit configuration is the same as that of the first embodiment, and description thereof is omitted.

図１５は、第１の実施の形態及び第２の実施の形態におけるソース線電圧波形の例を示すグラフ図である。破線が第１の実施の形態の場合を表し、実線が第２の実施の形態の場合を表している。入力電圧条件及び極性切り替え条件は、図１４の場合と同じである。第１の実施の形態の場合、スイッチオフ期間Ｐｏｆｆの終了まで出力電圧が固定されているため、出力電圧の遷移（立ち上がり、立ち下がり）が多少遅れてしまう（図１４参照）。第２の実施の形態では、出力固定期間がスイッチオフ期間Ｐｏｆｆの一部であるため、出力電圧の遷移の遅延を緩和することが可能となる。   FIG. 15 is a graph illustrating an example of the source line voltage waveform in the first embodiment and the second embodiment. A broken line represents the case of the first embodiment, and a solid line represents the case of the second embodiment. The input voltage condition and the polarity switching condition are the same as those in FIG. In the case of the first embodiment, since the output voltage is fixed until the end of the switch-off period Poff, the transition (rise, fall) of the output voltage is somewhat delayed (see FIG. 14). In the second embodiment, since the output fixing period is a part of the switch-off period Poff, it is possible to reduce the delay in the transition of the output voltage.

４．第３の実施の形態
出力端子電圧の固定は、所定の条件が満たされた場合にのみ実施されてもよい。例えば、既出の図３で示された通り、極性切り替え時の負極出力電圧ＶＯＵＴ−Ｎの遷移量“ＶＮ２−ＶＮ１”が大きくなる程、アンダーシュート的な波形が発生しやすい。また、既出の図４で示された通り、極性切り替え時の正極出力電圧ＶＯＵＴ−Ｐの遷移量“ＶＰ１−ＶＰ２”が大きくなる程、オーバーシュート的な波形が発生しやすい。従って、極性切り替えが発生し、且つ、出力電圧（階調電圧）の遷移が所定の基準を満たす場合にのみ、出力端子電圧の固定を実施することが考えられる。 4). Third Embodiment The output terminal voltage may be fixed only when a predetermined condition is satisfied. For example, as shown in FIG. 3, the undershoot-like waveform is more likely to occur as the transition amount “VN2−VN1” of the negative output voltage VOUT-N at the time of polarity switching increases. Further, as shown in FIG. 4, the overshoot waveform tends to occur as the transition amount “VP1-VP2” of the positive output voltage VOUT-P during polarity switching increases. Therefore, it is conceivable to fix the output terminal voltage only when polarity switching occurs and the transition of the output voltage (gradation voltage) satisfies a predetermined standard.

図１６を参照して、一例を説明する。第１駆動期間Ｐ１における負極階調電圧ＶＩＮ−Ｎは“ＶＮ１”であり、第２駆動期間Ｐ２における負極階調電圧ＶＩＮ−Ｎは“ＶＮ２”である。第１駆動期間Ｐ１と第２駆動期間Ｐ２とで、極性は反転する。既出の図３で示されたように、第２駆動期間Ｐ２における所望電圧“ＶＮ２”が第１駆動期間Ｐ１における電圧“ＶＮ１”よりもコモン電圧ＶＣＯＭに近く、且つ、遷移量“ＶＮ２−ＶＮ１”がある程度大きい場合に、アンダーシュート的な波形が発生しやすい。   An example will be described with reference to FIG. The negative gradation voltage VIN-N in the first driving period P1 is “VN1”, and the negative gradation voltage VIN-N in the second driving period P2 is “VN2”. The polarity is inverted between the first driving period P1 and the second driving period P2. As shown in FIG. 3, the desired voltage “VN2” in the second driving period P2 is closer to the common voltage VCOM than the voltage “VN1” in the first driving period P1, and the transition amount “VN2−VN1”. When is somewhat large, an undershoot-like waveform is likely to occur.

このような場合を検出するためのシンプルな手法の１つとして、負極ソース線用の階調データの最上位ビットＭＳＢをモニタすることが考えられる。より詳細には、階調データと階調電圧とが図１６に示されるような対応関係にある場合、最上位ビットＭＳＢ＝「０」は、階調電圧が比較的ＶＳＳ−Ｎ側に寄っていることを意味し、最上位ビットＭＳＢ＝「１」は、階調電圧が比較的ＶＤＤ−Ｎ（ＶＣＯＭ）側に寄っていることを意味する。従って、極性切り替えを挟んで、最上位ビットＭＳＢが「０」から「１」に変化する場合、アンダーシュート的な波形が発生する可能性が高くなる。従って、極性切り替えが発生し、且つ、負極ソース線用の階調データの最上位ビットＭＳＢが「０」から「１」に変化する場合にのみ、負極出力端子ＯＵＴ−Ｎの電圧の固定が実施される。   One simple method for detecting such a case is to monitor the most significant bit MSB of the gradation data for the negative source line. More specifically, when the grayscale data and the grayscale voltage have a correspondence relationship as shown in FIG. 16, the most significant bit MSB = “0” indicates that the grayscale voltage is relatively close to the VSS-N side. The most significant bit MSB = “1” means that the gradation voltage is relatively close to the VDD-N (VCOM) side. Therefore, when the most significant bit MSB changes from “0” to “1” across the polarity switching, the possibility of an undershoot-like waveform increases. Therefore, the voltage of the negative output terminal OUT-N is fixed only when polarity switching occurs and the most significant bit MSB of the gradation data for the negative source line changes from “0” to “1”. Is done.

正極側も同様である。極性切り替えが発生し、且つ、正極ソース線用の階調データの最上位ビットＭＳＢが「０」から「１」に変化する場合にのみ、正極出力端子ＯＵＴ−Ｐの電圧の固定が実施される。尚、正極側と負極側とは、別々に制御され得る。   The same applies to the positive electrode side. Only when the polarity is switched and the most significant bit MSB of the grayscale data for the positive source line changes from “0” to “1”, the voltage of the positive output terminal OUT-P is fixed. . Note that the positive electrode side and the negative electrode side can be controlled separately.

図１７は、本実施の形態における制御部６０’を示すブロック図である。図１８は、その制御部６０’の論理を示している。本実施の形態では、図１２で示された制御部６０の代わりに、この制御部６０’が用いられる。制御部６０’は、ストローブ信号ＳＴＢ、極性信号ＰＯＬ及び階調データＤＡＴに基いて、正極出力制御信号ＳＴＢＨＢ及び負極出力制御信号ＳＴＢＨを生成する。より詳細には、制御部６０’は、極性信号ＰＯＬに基いて、極性切り替えの発生を検出する。また、制御部６０’は、階調データＤＡＴに基いて、その最上位ビットＭＳＢの「０」から「１」への変化を検出する。そして、ストローブ信号ＳＴＢがＨｉｇｈレベルであり、極性切り替えが発生し、且つ、正極の（あるいは負極の）最上位ビットＭＳＢが「０」から「１」へ変化する場合に、制御部６０’は、正極出力制御信号ＳＴＢＨＢをＬｏｗレベルに設定する（あるいは、負極出力制御信号ＳＴＢＨをＨｉｇｈレベルに設定する）。その結果、図９（あるいは図１１）に示されたように、正極出力端子ＯＵＴ−Ｐ（あるいは負極出力端子ＯＵＴ−Ｎ）の電圧が固定される。   FIG. 17 is a block diagram showing the control unit 60 ′ in the present embodiment. FIG. 18 shows the logic of the controller 60 '. In the present embodiment, this control unit 60 'is used instead of the control unit 60 shown in FIG. The control unit 60 ′ generates a positive output control signal STBHB and a negative output control signal STBH based on the strobe signal STB, the polarity signal POL, and the gradation data DAT. More specifically, the control unit 60 'detects the occurrence of polarity switching based on the polarity signal POL. Further, the control unit 60 ′ detects a change from “0” to “1” of the most significant bit MSB based on the gradation data DAT. When the strobe signal STB is at a high level, polarity switching occurs, and the most significant bit MSB of the positive electrode (or negative electrode) changes from “0” to “1”, the control unit 60 ′ The positive output control signal STBHB is set to a low level (or the negative output control signal STBH is set to a high level). As a result, as shown in FIG. 9 (or FIG. 11), the voltage at the positive output terminal OUT-P (or the negative output terminal OUT-N) is fixed.

図１９は、本実施の形態における制御部６０’の回路構成例を示している。例として、負極出力制御信号ＳＴＢＨを生成する回路構成が示されているが、正極側も同様である。図１９に示されるように、制御部６０’は、最上位ビット変化検出部６１、極性切り替え検出部６２、及びＡＮＤゲート６３を備えている。最上位ビット変化検出部６１は、負極ソース線用の階調データの最上位ビットＭＳＢの「０」から「１」への変化を検出する。極性切り替え検出部６２は、極性信号ＰＯＬに基いて、極性切り替えを検出する。ＡＮＤゲート６３は、最上位ビット変化検出部６１の出力信号ＤＡＴＡ１、極性切り替え検出部６２の出力信号ＤＡＴＡ２、及びストローブ信号ＳＴＢの論理積を、負極出力制御信号ＳＴＢＨとして出力する。   FIG. 19 shows a circuit configuration example of the control unit 60 ′ in the present embodiment. As an example, a circuit configuration for generating the negative output control signal STBH is shown, but the same applies to the positive electrode side. As shown in FIG. 19, the control unit 60 ′ includes a most significant bit change detection unit 61, a polarity switching detection unit 62, and an AND gate 63. The most significant bit change detection unit 61 detects a change from “0” to “1” of the most significant bit MSB of the gradation data for the negative electrode source line. The polarity switching detection unit 62 detects polarity switching based on the polarity signal POL. The AND gate 63 outputs a logical product of the output signal DATA1 of the most significant bit change detection unit 61, the output signal DATA2 of the polarity switching detection unit 62, and the strobe signal STB as a negative output control signal STBH.

図２０は、図１９で示された制御部６０’の動作例を示すタイミングチャートである。駆動期間Ｐ１０、Ｐ１１間で、極性が切り替わり、且つ、最上位ビットＭＳＢが「０」から「１」へ変化する。従って、駆動期間Ｐ１０、Ｐ１１間のスイッチオフ期間Ｐｏｆｆ（ＳＴＢ＝Ｈｉｇｈ）において、負極出力制御信号ＳＴＢＨがＨｉｇｈレベルになる。駆動期間Ｐ１１、Ｐ１２間で、また、駆動期間Ｐ１２、Ｐ１３間で、最上位ビットＭＳＢは「０」から「１」へ変化しない。従って、負極出力制御信号ＳＴＢＨはＬｏｗレベルのままである。駆動期間Ｐ１３、Ｐ１４間では、極性が切り替わらない。従って、負極出力制御信号ＳＴＢＨはＬｏｗレベルのままである。   FIG. 20 is a timing chart illustrating an operation example of the control unit 60 ′ illustrated in FIG. 19. The polarity is switched between the driving periods P10 and P11, and the most significant bit MSB changes from “0” to “1”. Therefore, in the switch-off period Poff (STB = High) between the driving periods P10 and P11, the negative output control signal STBH becomes High level. The most significant bit MSB does not change from “0” to “1” between the driving periods P11 and P12 and between the driving periods P12 and P13. Therefore, the negative output control signal STBH remains at the low level. The polarity does not switch between the driving periods P13 and P14. Therefore, the negative output control signal STBH remains at the low level.

このように、本実施の形態によれば、出力端子電圧の固定処理を細かく制御することが可能となる。最上位ビットＭＳＢだけでなく他の上位ビットも用いることによって、更に細かな制御も可能である。また、第２の実施の形態と第３の実施の形態の組み合わせも可能である。   Thus, according to the present embodiment, it is possible to finely control the fixing process of the output terminal voltage. By using not only the most significant bit MSB but also other upper bits, finer control is possible. A combination of the second embodiment and the third embodiment is also possible.

以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。   The embodiments of the present invention have been described above with reference to the accompanying drawings. However, the present invention is not limited to the above-described embodiments, and can be appropriately changed by those skilled in the art without departing from the scope of the invention.

１ ソースドライバ
１０ 正極出力アンプ
２０ 負極出力アンプ
３０ 出力スイッチ回路
４０ 正極出力固定部
５０ 負極出力固定部
６０，６０’ 制御部
ＧＮＤ グランド電圧
ＩＮ−Ｎ 負極入力端子
ＩＮ−Ｐ 正極入力端子
ＭＮ１５ Ｎチャネル出力トランジスタ
ＭＮ２５ Ｎチャネル出力トランジスタ
ＭＮＳＷ 負極出力制御トランジスタ
ＭＰ１５ Ｐチャネル出力トランジスタ
ＭＰ２５ Ｐチャネル出力トランジスタ
ＭＰＳＷ 正極出力制御トランジスタ
ＯＵＴ−Ｎ 負極出力端子
ＯＵＴ−Ｐ 正極出力端子
ＰＯＬ 極性信号
ＲＮ 負極電圧範囲
ＲＰ 正極電圧範囲
ＳＴＢ ストローブ信号
ＳＴＢＨ 負極出力制御信号
ＳＴＢＨＢ 正極出力制御信号
ＶＣＯＭ コモン電圧
ＶＤＤ 電源電圧
ＶＤＤ−Ｎ 負極電源電圧
ＶＤＤ−Ｐ 正極電源電圧
ＶＦＮ 負極固定電圧
ＶＦＰ 正極固定電圧
ＶＩＮ−Ｎ 負極階調電圧
ＶＩＮ−Ｐ 正極階調電圧
ＶＯＵＴ−Ｎ 負極出力電圧
ＶＯＵＴ−Ｐ 正極出力電圧
ＶＳＳ−Ｎ 負極グランド電圧
ＶＳＳ−Ｐ 正極グランド電圧
ＹＡ，ＹＢ ソース線 DESCRIPTION OF SYMBOLS 1 Source driver 10 Positive output amplifier 20 Negative output amplifier 30 Output switch circuit 40 Positive output fixing part 50 Negative output fixing part 60, 60 'Control part GND Ground voltage IN-N Negative input terminal IN-P Positive input terminal MN15 N channel output Transistor MN25 N channel output transistor MNSW Negative output control transistor MP15 P channel output transistor MP25 P channel output transistor MPSW Positive output control transistor OUT-N Negative output terminal OUT-P Positive output terminal POL Polarity signal RN Negative voltage range RP Positive voltage range STB Strobe signal STBH Negative output control signal STBHB Positive output control signal VCOM Common voltage VDD Power supply voltage VDD-N Negative power supply voltage VDD-P Positive power supply voltage VFN Negative Fixed voltage VFP Positive fixed voltage VIN-N Negative gradation voltage VIN-P Positive gradation voltage VOUT-N Negative output voltage VOUT-P Positive output voltage VSS-N Negative ground voltage VSS-P Positive ground voltage YA, YB Source line

Claims (8)

正極階調電圧に応じた正極出力電圧を生成し、前記正極出力電圧を正極出力端子に出力する正極出力アンプと、
負極階調電圧に応じた負極出力電圧を生成し、前記負極出力電圧を負極出力端子に出力する負極出力アンプと、
前記正極出力端子及び前記負極出力端子と表示パネルのソース線との間の電気的接続を制御する出力スイッチ回路と、
正極出力固定部と、
負極出力固定部と
を備え、
第１駆動期間において、前記出力スイッチ回路は、前記正極出力端子を第１ソース線に電気的に接続し、前記負極出力端子を第２ソース線に電気的に接続し、
前記第１駆動期間の次の第２駆動期間において、前記出力スイッチ回路は、前記正極出力端子を前記第２ソース線に電気的に接続し、前記負極出力端子を前記第１ソース線に電気的に接続し、
前記第１駆動期間と前記第２駆動期間との間のスイッチオフ期間において、前記出力スイッチ回路は、前記電気的接続をオフし、
前記スイッチオフ期間は、出力固定期間の少なくとも一部を含み、
前記出力固定期間において、前記正極出力固定部は、前記正極出力端子の電圧を正極固定電圧に固定し、前記負極出力固定部は、前記負極出力端子の電圧を負極固定電圧に固定する
表示パネルドライバ。 A positive output amplifier that generates a positive output voltage according to a positive gradation voltage and outputs the positive output voltage to a positive output terminal;
A negative output amplifier that generates a negative output voltage corresponding to the negative gradation voltage and outputs the negative output voltage to a negative output terminal;
An output switch circuit for controlling electrical connection between the positive output terminal and the negative output terminal and a source line of the display panel;
A positive output fixing part;
A negative output fixing part,
In the first drive period, the output switch circuit electrically connects the positive output terminal to the first source line, and electrically connects the negative output terminal to the second source line,
In the second drive period subsequent to the first drive period, the output switch circuit electrically connects the positive output terminal to the second source line and electrically connects the negative output terminal to the first source line. Connected to
In the switch-off period between the first driving period and the second driving period, the output switch circuit turns off the electrical connection;
The switch-off period includes at least a part of the fixed output period,
In the output fixing period, the positive output fixing unit fixes the voltage of the positive output terminal to a positive fixed voltage, and the negative output fixing unit fixes the voltage of the negative output terminal to a negative fixed voltage. Display Panel Driver . 請求項１に記載の表示パネルドライバであって、
前記正極出力電圧の変動範囲は、正極電圧範囲であり、
前記負極出力電圧の変動範囲は、負極電圧範囲であり、
前記正極固定電圧は、前記正極電圧範囲の下限電圧であり、
前記負極固定電圧は、前記負極電圧範囲の上限電圧である
表示パネルドライバ。 The display panel driver according to claim 1,
The fluctuation range of the positive output voltage is a positive voltage range,
The fluctuation range of the negative output voltage is a negative voltage range,
The positive fixed voltage is a lower limit voltage of the positive voltage range,
The negative electrode fixed voltage is an upper limit voltage of the negative voltage range. Display panel driver. 請求項１に記載の表示パネルドライバであって、
前記正極出力電圧の変動範囲は、正極電圧範囲であり、
前記負極出力電圧の変動範囲は、負極電圧範囲であり、
前記正極固定電圧は、前記正極電圧範囲のうちコモン電圧近傍の電圧であり、
前記負極固定電圧は、前記負極電圧範囲のうち前記コモン電圧近傍の電圧である
表示パネルドライバ。 The display panel driver according to claim 1,
The fluctuation range of the positive output voltage is a positive voltage range,
The fluctuation range of the negative output voltage is a negative voltage range,
The positive fixed voltage is a voltage near the common voltage in the positive voltage range,
The negative electrode fixed voltage is a voltage in the vicinity of the common voltage in the negative voltage range. Display panel driver. 請求項２に記載の表示パネルドライバであって、
前記正極出力アンプの出力段は、プッシュプル構成の第１Ｐチャネルトランジスタ及び第１Ｎチャネルトランジスタで構成され、
前記第１Ｐチャネルトランジスタのソースには、前記正極電圧範囲の上限電圧が供給され、
前記第１Ｎチャネルトランジスタのソースには、前記正極電圧範囲の前記下限電圧が供給され、
前記出力固定期間において、前記正極出力固定部は、前記第１ＰチャネルトランジスタをＯＦＦし、前記第１ＮチャネルトランジスタをＯＮし、
前記負極出力アンプの出力段は、プッシュプル構成の第２Ｐチャネルトランジスタ及び第２Ｎチャネルトランジスタで構成され、
前記第２Ｐチャネルトランジスタのソースには、前記負極電圧範囲の前記上限電圧が供給され、
前記第２Ｎチャネルトランジスタのソースには、前記負極電圧範囲の下限電圧が供給され、
前記出力固定期間において、前記負極出力固定部は、前記第２ＰチャネルトランジスタをＯＮし、前記第２ＮチャネルトランジスタをＯＦＦする
表示パネルドライバ。 The display panel driver according to claim 2,
The output stage of the positive output amplifier is composed of a first P-channel transistor and a first N-channel transistor having a push-pull configuration,
An upper limit voltage of the positive voltage range is supplied to a source of the first P-channel transistor,
The lower limit voltage of the positive voltage range is supplied to the source of the first N-channel transistor,
In the output fixing period, the positive output fixing unit turns off the first P-channel transistor, turns on the first N-channel transistor,
The output stage of the negative output amplifier includes a push-pull second P-channel transistor and a second N-channel transistor,
The upper limit voltage of the negative voltage range is supplied to the source of the second P-channel transistor,
The source of the second N-channel transistor is supplied with a lower limit voltage of the negative voltage range,
In the output fixing period, the negative output fixing unit turns on the second P-channel transistor and turns off the second N-channel transistor. Display panel driver. 請求項４に記載の表示パネルドライバであって、
前記正極出力固定部は、電源線と前記第１Ｐチャネルトランジスタのゲートとの間に接続された正極出力制御トランジスタを含み、
前記出力固定期間において、前記正極出力制御トランジスタはＯＮされ、
前記負極出力固定部は、グランド線と前記第２Ｎチャネルトランジスタのゲートとの間に接続された負極出力制御トランジスタを含み、
前記出力固定期間において、前記負極出力制御トランジスタはＯＮされる
表示パネルドライバ。 The display panel driver according to claim 4,
The positive output fixing unit includes a positive output control transistor connected between a power line and a gate of the first P-channel transistor,
In the output fixed period, the positive output control transistor is turned on,
The negative output fixing unit includes a negative output control transistor connected between a ground line and a gate of the second N-channel transistor,
In the output fixed period, the negative output control transistor is turned on. Display panel driver. 請求項１乃至５のいずれか一項に記載の表示パネルドライバであって、
前記第１駆動期間及び前記第２駆動期間における前記正極階調電圧は、それぞれ、第１正極階調電圧及び第２正極階調電圧であり、
前記第２正極階調電圧が前記第１正極階調電圧よりもコモン電圧に近く、且つ、前記第１正極階調電圧と前記第２正極階調電圧との差が所定の基準を満たした場合にのみ、前記正極出力固定部は、前記出力固定期間において前記正極出力端子の電圧を前記正極固定電圧に固定し、
前記第１駆動期間及び前記第２駆動期間における前記負極階調電圧は、それぞれ、第１負極階調電圧及び第２負極階調電圧であり、
前記第２負極階調電圧が前記第１負極階調電圧よりも前記コモン電圧に近く、且つ、前記第２負極階調電圧と前記第１負極階調電圧との差が所定の基準を満たした場合にのみ、前記負極出力固定部は、前記出力固定期間において前記負極出力端子の電圧を前記負極固定電圧に固定する
表示パネルドライバ。 A display panel driver according to any one of claims 1 to 5,
The positive gray scale voltages in the first driving period and the second driving period are a first positive gray scale voltage and a second positive gray scale voltage, respectively.
When the second positive gray scale voltage is closer to the common voltage than the first positive gray scale voltage, and the difference between the first positive gray scale voltage and the second positive gray scale voltage satisfies a predetermined criterion Only, the positive electrode output fixing unit fixes the voltage of the positive electrode output terminal to the positive electrode fixed voltage in the output fixing period,
The negative gradation voltages in the first driving period and the second driving period are a first negative gradation voltage and a second negative gradation voltage, respectively.
The second negative gradation voltage is closer to the common voltage than the first negative gradation voltage, and a difference between the second negative gradation voltage and the first negative gradation voltage satisfies a predetermined criterion. Only in this case, the negative output fixing unit fixes the voltage of the negative output terminal to the negative fixed voltage during the output fixing period. 請求項１乃至６のいずれか一項に記載の表示パネルドライバであって、
前記正極出力アンプは、前記正極階調電圧と前記正極出力端子からフィードバックされる前記正極出力電圧とを入力とする差動アンプを用いることにより、前記正極出力電圧を生成し、
前記負極出力アンプは、前記負極階調電圧と前記負極出力端子からフィードバックされる前記負極出力電圧とを入力とする差動アンプを用いることにより、前記負極出力電圧を生成する
表示パネルドライバ。 A display panel driver according to any one of claims 1 to 6,
The positive output amplifier generates the positive output voltage by using a differential amplifier that receives the positive gradation voltage and the positive output voltage fed back from the positive output terminal.
The negative output amplifier generates the negative output voltage by using a differential amplifier having the negative gradation voltage and the negative output voltage fed back from the negative output terminal as inputs. 表示パネルドライバの動作方法であって、
前記表示パネルドライバは、
正極階調電圧に応じた正極出力電圧を生成し、前記正極出力電圧を正極出力端子に出力する正極出力アンプと、
負極階調電圧に応じた負極出力電圧を生成し、前記負極出力電圧を負極出力端子に出力する負極出力アンプと、
前記正極出力端子及び前記負極出力端子と表示パネルのソース線との間の電気的接続を制御する出力スイッチ回路と
を備え、
前記動作方法は、
第１駆動期間において、前記正極出力端子を第１ソース線に電気的に接続し、前記負極出力端子を第２ソース線に電気的に接続するステップと、
前記第１駆動期間の次の第２駆動期間において、前記正極出力端子を前記第２ソース線に電気的に接続し、前記負極出力端子を前記第１ソース線に電気的に接続するステップと、
前記第１駆動期間と前記第２駆動期間との間のスイッチオフ期間において、前記電気的接続をオフするステップと
を含み、
前記スイッチオフ期間は、出力固定期間の少なくとも一部を含み、
前記電気的接続をオフするステップは、前記出力固定期間において、前記正極出力端子の電圧を正極固定電圧に固定し、前記負極出力端子の電圧を負極固定電圧に固定するステップを含む
表示パネルドライバの動作方法。 An operation method of the display panel driver,
The display panel driver is
A positive output amplifier that generates a positive output voltage according to a positive gradation voltage and outputs the positive output voltage to a positive output terminal;
A negative output amplifier that generates a negative output voltage corresponding to the negative gradation voltage and outputs the negative output voltage to a negative output terminal;
An output switch circuit that controls electrical connection between the positive electrode output terminal and the negative electrode output terminal and a source line of the display panel;
The operation method is as follows:
Electrically connecting the positive output terminal to a first source line and electrically connecting the negative output terminal to a second source line in a first drive period;
Electrically connecting the positive output terminal to the second source line and electrically connecting the negative output terminal to the first source line in a second drive period subsequent to the first drive period;
Turning off the electrical connection in a switch-off period between the first drive period and the second drive period;
The switch-off period includes at least a part of the fixed output period,
The step of turning off the electrical connection includes the step of fixing the voltage of the positive output terminal to a positive fixed voltage and fixing the voltage of the negative output terminal to a negative fixed voltage in the output fixing period. How it works.
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* Cited by examiner, † Cited by third party
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TWI646516B (en) * 2018-01-30 2019-01-01 瑞鼎科技股份有限公司 Source driver
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CN117079616A (en) * 2023-10-12 2023-11-17 惠科股份有限公司 Compensation circuit and display device

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