JP2012064858A - Semiconductor device, and method of manufacturing the same - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 63
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 230000002093 peripheral effect Effects 0.000 claims abstract description 244
- 238000000034 method Methods 0.000 claims description 50
- 239000003990 capacitor Substances 0.000 claims description 42
- 238000009792 diffusion process Methods 0.000 claims description 39
- 239000007769 metal material Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 11
- 238000003860 storage Methods 0.000 claims description 10
- 230000015556 catabolic process Effects 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 6
- 238000001312 dry etching Methods 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 abstract description 7
- 239000002184 metal Substances 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 58
- 239000011229 interlayer Substances 0.000 description 30
- 230000008569 process Effects 0.000 description 29
- 239000000463 material Substances 0.000 description 23
- 230000001681 protective effect Effects 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 230000008859 change Effects 0.000 description 9
- 230000006870 function Effects 0.000 description 8
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 229910052721 tungsten Inorganic materials 0.000 description 7
- 239000010937 tungsten Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 239000012782 phase change material Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 150000004770 chalcogenides Chemical class 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
本発明は、半導体装置及びその製造方法に関し、詳しくは、アンチフューズを有する周辺回路領域とメモリセルを有するセル領域を備えた半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device including a peripheral circuit region having an antifuse and a cell region having a memory cell, and a manufacturing method thereof.
半導体装置においては、製造工程での不具合に起因した動作不良の救済や、回路機能の切替え等の目的で、製造の最終工程において回路結線情報を変更し、所望の回路動作を起こすことが一般的に行われている。 In semiconductor devices, it is common to change the circuit connection information in the final manufacturing process and cause the desired circuit operation for the purpose of repairing malfunction caused by defects in the manufacturing process or switching the circuit function. Has been done.
このような回路結線変更の実施手段の一つとして、あらかじめ半導体製品内にフューズ（Ｆｕｓｅ）を設けておき、外部から特定の信号を入力することでフューズの導通状態を変更し、所定の回路動作を起こすことが行われている。その際に用いられるフューズは、アンチフューズ（または、電気フューズ）と呼ばれる。アンチフューズは初期状態で非導通状態となっており、外部からの信号入力に応答して導通状態に変えることができる。 As one of the means for changing the circuit connection, a fuse is provided in the semiconductor product in advance, and a specific signal is input from the outside to change the conduction state of the fuse, thereby performing a predetermined circuit operation. Has been done. The fuse used in that case is called an antifuse (or electric fuse). The antifuse is in a non-conductive state in an initial state, and can be changed to a conductive state in response to an external signal input.
アンチフューズの具体的な構成としては、ＭＯＳ型トランジスタをそのまま用い、ゲート絶縁膜の破壊の有無により導通状態を変更する技術が知られている（特許文献１）。 As a specific configuration of the antifuse, a technique is known in which a MOS transistor is used as it is and a conduction state is changed depending on whether or not a gate insulating film is broken (Patent Document 1).
また、別の構成として、キャパシタの容量絶縁膜の破壊の有無により導通状態を変更する技術が知られている（特許文献２、３）。 As another configuration, there is known a technique of changing a conduction state depending on whether or not a capacitor insulating film of a capacitor is broken (Patent Documents 2 and 3).
ＭＯＳ型トランジスタ構造のアンチフューズの導通状態を判定するには、半導体基板とゲート電極間にゲート絶縁膜が破壊しない程度の小電圧を印加する。この状態で流れるゲート電流をモニターし、あらかじめ設定した基準電流値と比較して基準電流値以上の電流が流れる場合には、導通状態と判定することができる。初期状態においては、アンチフューズは非導通状態となっている。 In order to determine the conduction state of the antifuse having the MOS transistor structure, a small voltage is applied between the semiconductor substrate and the gate electrode so that the gate insulating film is not destroyed. When the gate current flowing in this state is monitored and a current greater than or equal to the reference current value flows in comparison with a reference current value set in advance, it can be determined that the current state is conductive. In the initial state, the antifuse is in a non-conductive state.
導通状態を変更するには、ゲート電極と半導体基板間に大電圧を印加してゲート絶縁膜を破壊し、ゲート電極と半導体基板間に導電パスを形成する。これにより、上述の判定動作において基準値以上のゲート電流値が流れるため、アンチフューズは導通状態と判定される。 In order to change the conduction state, a large voltage is applied between the gate electrode and the semiconductor substrate to break the gate insulating film, and a conductive path is formed between the gate electrode and the semiconductor substrate. As a result, a gate current value equal to or higher than the reference value flows in the above-described determination operation, so that the antifuse is determined to be in a conductive state.
しかしながら、ゲート電極には一般的に不純物を含有したポリシリコン膜が使用されており、半導体基板との間で形成される導電パスの抵抗値にばらつきが生じやすい。このため、絶縁破壊動作後に流れるゲート電流値が大きくばらついてしまい、アンチフューズの導通状態の誤判定が起きやすかった。 However, a polysilicon film containing impurities is generally used for the gate electrode, and the resistance value of the conductive path formed with the semiconductor substrate tends to vary. For this reason, the value of the gate current that flows after the dielectric breakdown operation varies greatly, and erroneous determination of the conduction state of the antifuse is likely to occur.
一方、キャパシタを用いたアンチフューズにおいては、電極を金属で形成したＭＩＭ（Metal-Insulator-Metal）型の構造とすることにより、導通状態での抵抗値のばらつきを抑制することができる。これは絶縁破壊で形成される導通パスが、金属同士の接合となるためである。 On the other hand, in an antifuse using a capacitor, variation in resistance values in a conductive state can be suppressed by adopting an MIM (Metal-Insulator-Metal) type structure in which electrodes are formed of metal. This is because a conduction path formed by dielectric breakdown becomes a bond between metals.
キャパシタを備えた半導体装置としては、ＤＲＡＭ（Dynamic Random Access Memory）素子挙げることができる。しかしながら、微細化の進んだＤＲＡＭ素子においては、メモリセル用のキャパシタは複雑な３次元構造を有しており、同じ構造のキャパシタをアンチフューズとして周辺回路領域に単独で配置することは困難であった。すなわち、メモリセル領域には複数のキャパシタをできるだけ密集させて配置する必要があり、それに合せてレイアウトや製造工程が最適化されている。このため、隣接する別のアンチフューズとは一定の間隔を設けて単独で配置されるアンチフューズの場合には、同じ製造工程を使用して精度よく加工することが困難であった。アンチフューズの加工精度を向上させるには、製造工程を分けて形成する必要があり、大幅な製造工程の増加が必要であった。さらに、近年のＤＲＡＭ素子において主流であるクラウン型電極のキャパシタでは、製造工程途中の電極の倒れを防止するための支持体やメモリセル領域の外周を囲むガードリング領域の形成が必須であり、このような構造をメモリセル以外の領域に設けることは、占有面積の大幅な増加を招くと言う問題もあった。 An example of a semiconductor device provided with a capacitor is a DRAM (Dynamic Random Access Memory) element. However, in a DRAM device which has been miniaturized, a capacitor for a memory cell has a complicated three-dimensional structure, and it is difficult to dispose a capacitor having the same structure as an antifuse alone in a peripheral circuit region. It was. That is, it is necessary to arrange a plurality of capacitors as densely as possible in the memory cell region, and the layout and manufacturing process are optimized accordingly. For this reason, in the case of an antifuse that is arranged separately with a certain distance from another adjacent antifuse, it has been difficult to accurately process using the same manufacturing process. In order to improve the processing accuracy of the antifuse, it is necessary to form the manufacturing process separately, and it is necessary to greatly increase the manufacturing process. Furthermore, in the case of a crown-type electrode capacitor, which is the mainstream in recent DRAM devices, it is essential to form a guard ring region that surrounds the outer periphery of the support and the memory cell region in order to prevent the electrode from collapsing during the manufacturing process. Providing such a structure in a region other than the memory cell has a problem that the occupied area is significantly increased.
さらに、キャパシタを備えていない記憶素子、すなわちＰＲＡＭ（相変化メモリ素子）や、ＲｅＲＡＭ（抵抗変化メモリ素子等）では、大幅な製造工程の増加なしにキャパシタ構造のアンチフューズを設けることはできなかった。 Furthermore, in a memory element that does not include a capacitor, that is, a PRAM (phase change memory element) or a ReRAM (resistance change memory element), an antifuse having a capacitor structure could not be provided without a significant increase in manufacturing process. .
本発明者は、ＭＯＳトランジスタを備えたメモリセルを有するメモリセル領域と、アンチフューズを備えた周辺回路領域とを有する半導体装置において、メモリセルを構成するコンタクトプラグ又はビット配線と同層に形成される周辺回路のコンタクトプラグ又は配線を用いて、アンチフューズの電極を形成することで、製造歩留り良くアンチフューズを形成し得ることを見出した。 The present inventor is a semiconductor device having a memory cell region having a memory cell having a MOS transistor and a peripheral circuit region having an antifuse, and is formed in the same layer as a contact plug or a bit wiring constituting the memory cell. It has been found that an antifuse can be formed with a good manufacturing yield by forming an antifuse electrode using a contact plug or wiring of a peripheral circuit.
すなわち、本発明の一実施形態によれば、
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置であって、
前記メモリセルは、前記ＭＯＳトランジスタのソース及びドレイン拡散層の一方に電気的に接続されるセル第１コンタクトプラグと、前記第１コンタクトプラグに接続されるセル第２コンタクトプラグとを有し、
前記周辺回路領域は、前記セル第１コンタクトプラグ及び前記セル第２コンタクトプラグとそれぞれ同層に形成される周辺第１コンタクトプラグ及び周辺第２コンタクトプラグを有し、
前記周辺第１コンタクトプラグと前記周辺第２コンタクトプラグがフューズ絶縁膜となる第１絶縁膜を介して対向してアンチフューズの電極を構成し、該アンチフューズの電極を構成する前記周辺第１コンタクトプラグと前記周辺第２コンタクトプラグが金属材料で構成される半導体装置、が提供される。
That is, according to one embodiment of the present invention,
A semiconductor device having at least two regions, a cell region having a memory cell having a MOS transistor and a peripheral circuit region having an antifuse,
The memory cell includes a cell first contact plug electrically connected to one of the source and drain diffusion layers of the MOS transistor, and a cell second contact plug connected to the first contact plug,
The peripheral circuit region includes a peripheral first contact plug and a peripheral second contact plug formed in the same layer as the cell first contact plug and the cell second contact plug, respectively.
The peripheral first contact plug and the peripheral second contact plug are opposed to each other via a first insulating film serving as a fuse insulating film to constitute an antifuse electrode, and the peripheral first contact constituting the antifuse electrode A semiconductor device is provided in which the plug and the peripheral second contact plug are made of a metal material.
また、本発明の別の一実施形態によれば、
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置であって、
前記メモリセルは、前記ＭＯＳトランジスタのソース及びドレイン拡散層の一方に電気的に接続されるセル第１コンタクトプラグと、前記第１コンタクトプラグに接続されるセル第２コンタクトプラグと、前記セル第１コンタクトプラグ又はセル第２コンタクトプラグに接続されるセル第１配線を有し、
前記周辺回路領域は、前記セル第１コンタクトプラグと同層に形成される周辺第１コンタクトプラグと、前記セル第２コンタクトプラグと同層に形成される周辺第２コンタクトプラグの一方又は両方と、前記セル第１配線と同層に形成される周辺第１配線とを有し、
前記周辺第１コンタクトプラグ又は前記周辺第２コンタクトプラグと前記周辺第１配線とがフューズ絶縁膜となる第１絶縁膜を介して対向してアンチフューズの電極を構成し、該アンチフューズの電極が金属材料で構成される半導体装置、が提供される。
According to another embodiment of the present invention,
A semiconductor device having at least two regions, a cell region having a memory cell having a MOS transistor and a peripheral circuit region having an antifuse,
The memory cell includes a cell first contact plug electrically connected to one of the source and drain diffusion layers of the MOS transistor, a cell second contact plug connected to the first contact plug, and the cell first A cell first wiring connected to the contact plug or the cell second contact plug;
The peripheral circuit region includes one or both of a peripheral first contact plug formed in the same layer as the cell first contact plug and a peripheral second contact plug formed in the same layer as the cell second contact plug; A peripheral first wiring formed in the same layer as the cell first wiring;
The peripheral first contact plug or the peripheral second contact plug and the peripheral first wiring are opposed to each other via a first insulating film serving as a fuse insulating film, and an antifuse electrode is formed. A semiconductor device made of a metal material is provided.
本発明によれば、フューズ絶縁膜を金属材料で挟んだ構造のアンチフューズを形成できるので、導通状態での電気抵抗値のばらつきを抑制できる。これにより半導体装置の誤動作が防止できる。 According to the present invention, since an antifuse having a structure in which a fuse insulating film is sandwiched between metal materials can be formed, it is possible to suppress variations in electrical resistance values in a conductive state. Thereby, malfunction of the semiconductor device can be prevented.
また、選択デバイスとしてＭＯＳトランジスタを備えたメモリセルを有する半導体装置において、少ない製造工程の追加でアンチフューズを形成できる。このため、低コストでアンチフューズを備えた半導体装置を製造できる。 Further, in a semiconductor device having a memory cell with a MOS transistor as a selection device, an antifuse can be formed with a few additional manufacturing steps. For this reason, the semiconductor device provided with the antifuse can be manufactured at low cost.
本発明は、メモリセル領域を有し、各セルに配置された記憶素子の選択デバイスとしてＭＯＳトランジスタを備えている半導体装置に適用することが可能である。 The present invention can be applied to a semiconductor device having a memory cell region and including a MOS transistor as a selection device for a memory element arranged in each cell.
メモリセル領域を備えた半導体装置の一例として、ＤＲＡＭ素子に本発明を適用した場合について説明する。第１の実施形態として２つのコンタクトプラグをアンチフューズの電極として用いる場合（実施例１及び２）と、第２の実施形態としてコンタクトプラグと配線をアンチフューズの電極として用いる場合（実施例３）を説明する。特に、これらの実施例においては、記憶素子となるキャパシタがビット配線より上に形成されるＣＯＢ（Capacitor over Bit-line）構造のメモリセルについて説明するが、これに限定されるものではない。 As an example of a semiconductor device having a memory cell region, a case where the present invention is applied to a DRAM element will be described. When two contact plugs are used as antifuse electrodes as the first embodiment (Examples 1 and 2), and when the contact plug and wiring are used as antifuse electrodes as the second embodiment (Example 3) Will be explained. In particular, in these embodiments, a COB (Capacitor over Bit-line) memory cell in which a capacitor serving as a storage element is formed above a bit wiring will be described, but the present invention is not limited to this.
（実施例１）
図１〜１７を参照して実施例１の製造方法を説明する。なお、これらの図において、平面図では、周辺回路領域を各図（ａ）に、メモリセルの形成されるセル領域を各図（ｂ）に示し、断面図では、平面図におけるＡ−Ａ’線に相当する断面を各図（ａ）、Ｂ−Ｂ’線に相当する断面を各図（ｂ）、Ｃ−Ｃ’線に相当する断面を各図（ｃ）に示す。
Example 1
The manufacturing method of Example 1 is demonstrated with reference to FIGS. In these figures, in the plan view, the peripheral circuit area is shown in each figure (a), the cell area in which the memory cell is formed is shown in each figure (b), and in the cross-sectional view, AA ′ A cross section corresponding to the line is shown in each figure (a), a cross section corresponding to the line BB ′ is shown in each figure (b), and a cross section corresponding to the line CC ′ is shown in each figure (c).
（図１，図２）
図１は、素子分離領域Ｉにより活性領域Ｋを区画した基板の上面図を示し、（ａ）はアンチフューズが配置される周辺回路領域、（ｂ）はＤＲＡＭのメモリセルアレイが形成されるセル領域を表す。
(Fig. 1, Fig. 2)
1A and 1B are top views of a substrate in which an active region K is partitioned by an element isolation region I. FIG. 1A is a peripheral circuit region where an antifuse is disposed, and FIG. 1B is a cell region where a DRAM memory cell array is formed. Represents.
図１において、Ｘ方向を紙面の左右方向、Ｙ方向を紙面の上下方向に定義する。セル領域のゲート電極（ワード配線）が延在する方向がＹ方向に対応する。 In FIG. 1, the X direction is defined as the left-right direction of the paper surface, and the Y direction is defined as the vertical direction of the paper surface. The direction in which the gate electrode (word wiring) in the cell region extends corresponds to the Y direction.
セル領域において、個々のセルの活性領域Ｋは短冊状の形状を有しており、長辺が所定の方向（Ｂ−Ｂ’線の延在する方向と平行な方向：以下、「第１の方向」という）に延在するように配列されている。 In the cell region, the active region K of each cell has a strip shape, and the long side is in a predetermined direction (a direction parallel to the direction in which the line BB ′ extends: Are arranged so as to extend in a direction).
図２は、本実施例１に係る製造方法を説明する工程断面図を示し、（ａ）は図１のＡ−Ａ’断面図、（ｂ）は図１のＢ−Ｂ’断面図を表す。 2A and 2B are process cross-sectional views illustrating the manufacturing method according to the first embodiment. FIG. 2A is a cross-sectional view taken along line AA ′ in FIG. 1 and FIG. 2B is a cross-sectional view taken along line BB ′ in FIG. .
半導体基板１に、素子分離膜２を埋め込んだ素子分離領域Ｉを形成する。素子分離領域Ｉで区画されて、個々の活性領域Ｋが形成される。素子分離膜２は材料にシリコン酸化膜を用いた。半導体基板１は、Ｐ型のシリコンを用いた。 An element isolation region I in which the element isolation film 2 is embedded is formed in the semiconductor substrate 1. Each active region K is formed by being partitioned by the element isolation region I. The element isolation film 2 is a silicon oxide film. The semiconductor substrate 1 is made of P-type silicon.
本実施例では、セル領域の活性領域Ｋは、第１の方向に延在する形状を持ち、Ｘ方向及びＹ方向にそれぞれ所定のピッチで複数、並列して配置されている。この活性領域の形状は一例であって、別の形状であってもよい。 In this embodiment, the active regions K of the cell region have a shape extending in the first direction, and a plurality of active regions K are arranged in parallel at a predetermined pitch in the X direction and the Y direction. The shape of the active region is an example, and may be another shape.
周辺回路領域には、ＭＯＳトランジスタ等が配置され、メモリセルアレイ以外の回路が構成される。本実施例では、このようなＭＯＳトランジスタの記載は省略し、周辺回路領域内においてアンチフューズが形成される領域のみを示した。 In the peripheral circuit region, MOS transistors and the like are arranged, and a circuit other than the memory cell array is configured. In this embodiment, such a MOS transistor is not shown, and only the region where the antifuse is formed in the peripheral circuit region is shown.
（図３，図４）
図３は、本実施例に係る製造方法を説明する上面図を示し、（ａ）、（ｂ）は図１と同様の領域を表す。また、図４は、工程断面図を示し、（ａ）は図３のＡ−Ａ’断面図、（ｂ）は図３のＢ−Ｂ’断面図を表す。
(Figs. 3 and 4)
3A and 3B are top views for explaining the manufacturing method according to the present embodiment, and FIGS. 3A and 3B show regions similar to those in FIG. 4A and 4B show process cross-sectional views, in which FIG. 4A is a cross-sectional view taken along the line AA ′ of FIG. 3, and FIG.
半導体基板１上にゲート絶縁膜３を形成する。本実施例では、熱酸化法によってシリコン酸化膜（ＳｉＯ２）を形成した。材料、製造方法は、これに限定されず、シリコン酸窒化膜（ＳｉＯＮ）や、ＣＶＤ法で形成したハフニウム酸化膜（ＨｆＯ２）等を用いても良い。 A gate insulating film 3 is formed on the semiconductor substrate 1. In this embodiment, a silicon oxide film (SiO 2 ) is formed by a thermal oxidation method. The material and the manufacturing method are not limited to this, and a silicon oxynitride film (SiON), a hafnium oxide film (HfO 2 ) formed by a CVD method, or the like may be used.
ゲート絶縁膜３上にゲート導電膜４ａを形成する。材料は、リンを含有したシリコン膜（リンドープトシリコン膜）、窒化チタン膜、タングステン膜を順次堆積した積層膜を用いた。 A gate conductive film 4 a is formed on the gate insulating film 3. As a material, a laminated film in which a silicon film containing phosphorus (phosphorus-doped silicon film), a titanium nitride film, and a tungsten film were sequentially deposited was used.
ゲート導電膜４ａの上に、ゲート保護膜４ｂを形成する。材料は、シリコン窒化膜（Ｓｉ３Ｎ４）を用いた。 A gate protective film 4b is formed on the gate conductive film 4a. The material used was a silicon nitride film (Si 3 N 4 ).
リソグラフィー技術によりフォトレジストマスク（不図示）を形成し、ドライエッチング技術を用いて、このフォトレジストマスクをマスクに、ゲート保護膜４ｂ、ゲート導電膜４ａ、ゲート絶縁膜３を順次エッチングして、ゲート導電膜４ａとゲート保護膜４ｂから成るゲート電極４を形成する。この後に、フォトレジストマスクを除去する。 A photoresist mask (not shown) is formed by a lithography technique, and the gate protective film 4b, the gate conductive film 4a, and the gate insulating film 3 are sequentially etched using the photoresist mask as a mask by using a dry etching technique. A gate electrode 4 composed of a conductive film 4a and a gate protective film 4b is formed. Thereafter, the photoresist mask is removed.
セル領域では、活性領域ＫをＹ方向に横断してセルゲート電極４Ａが形成される。セルゲート電極４ＡはＤＲＡＭのワード配線として機能し、１つの活性領域内に２つ、Ｘ方向に並列して配置される。本実施例では、プレーナ型のゲート電極の場合を示したが、溝型ゲート電極等の他の構造でもよい。 In the cell region, the cell gate electrode 4A is formed across the active region K in the Y direction. The cell gate electrodes 4A function as word lines of the DRAM, and two cell gate electrodes 4A are arranged in parallel in the X direction in one active region. In this embodiment, a planar type gate electrode is shown, but other structures such as a trench type gate electrode may be used.
Ｘ方向に隣接する活性領域間の素子分離膜２上には、セルダミー電極４Ｂが形成される。セルダミー電極４Ｂはゲート電極のパターニング精度向上のために配置されるダミー配線で、メモリセルの回路動作には寄与しない。なお、セルダミー電極４Ｂを配置せずに、セルゲート電極４Ａのみをセル領域に配置してもよい。 A cell dummy electrode 4B is formed on the element isolation film 2 between the active regions adjacent in the X direction. The cell dummy electrode 4B is a dummy wiring arranged for improving the patterning accuracy of the gate electrode and does not contribute to the circuit operation of the memory cell. Note that only the cell gate electrode 4A may be arranged in the cell region without arranging the cell dummy electrode 4B.
周辺回路領域の活性領域Ｋに、Ｎ型の不純物を導入して、周辺拡散層５Ａを形成する。不純物導入はイオン注入法で行い、不純物として砒素（Ａｓ）、エネルギーは５０ＫｅＶ，ドーズ量２×１０１５ａｔｏｍｓ／ｃｍ２の条件を例示できる。 N-type impurities are introduced into the active region K of the peripheral circuit region to form the peripheral diffusion layer 5A. Impurities are introduced by an ion implantation method, and arsenic (As) is used as an impurity, energy is 50 KeV, and dose is 2 × 10 15 atoms / cm 2 .
セル領域の活性領域Ｋに、セルゲート電極４Ａをマスクにして、Ｎ型の不純物を導入して、セル拡散層５Ｂを形成する。不純物導入はイオン注入法で行い、不純物はリン、エネルギーは１０ＫｅＶ，ドーズ量１．５×１０１３ａｔｏｍｓ／ｃｍ２の条件を例示できる。セル領域には、セルゲート電極４Ａをゲートとし、セル拡散層５Ｂをソース／ドレインとするＭＯＳトランジスタ（セルトランジスタ）が形成される。セル領域の活性領域ＫにはＹ方向に延在する２本のセルゲート電極４Ａが形成されており、２本のセルゲート電極の間の拡散層をソース側セル拡散層、２本のセルゲート電極４Ａの左右両側の拡散層をドレイン側セル拡散層と、便宜上呼ぶ。本実施例では、セル領域に配置された個々の活性領域に対して、ソース側セル拡散層を共有するように、２つのセルトランジスタが配置される。 Using the cell gate electrode 4A as a mask, an N-type impurity is introduced into the active region K of the cell region to form the cell diffusion layer 5B. Impurity introduction is performed by an ion implantation method, and the impurity is phosphorus, the energy is 10 KeV, and the dose is 1.5 × 10 13 atoms / cm 2 . In the cell region, a MOS transistor (cell transistor) having the cell gate electrode 4A as a gate and the cell diffusion layer 5B as a source / drain is formed. Two cell gate electrodes 4A extending in the Y direction are formed in the active region K of the cell region, and a diffusion layer between the two cell gate electrodes is formed as a source-side cell diffusion layer and two cell gate electrodes 4A. For convenience, the diffusion layers on the left and right sides are referred to as drain-side cell diffusion layers. In the present embodiment, two cell transistors are arranged so as to share the source-side cell diffusion layer with respect to each active region arranged in the cell region.
（図５）
ゲート電極４の側面、上面を覆ってゲートサイドウォール膜を形成してエッチバックを行い、ゲート電極４の側壁にゲートサイドウォール６を形成する。材料は、シリコン窒化膜を用いた。
(Fig. 5)
A gate sidewall film is formed so as to cover the side surface and the upper surface of the gate electrode 4 and etched back to form a gate sidewall 6 on the sidewall of the gate electrode 4. The material used was a silicon nitride film.
（図６）
ゲート電極４を覆うように、第１層間膜７を形成する。材料は、シリコン酸化膜を用いた。
(Fig. 6)
A first interlayer film 7 is formed so as to cover the gate electrode 4. The material used was a silicon oxide film.
リソグラフィー技術を用いて、セル領域にセルコンタクトプラグ（セル第１コンタクトプラグ）を形成するための開口部を備え、周辺回路領域の活性領域上に第１周辺コンタクトプラグ（周辺第１コンタクトプラグ）を形成するための開口部を備えたフォトレジストマスクを形成する。このマスクを、第１層コンタクトマスク（図示せず）と呼ぶ。 An opening for forming a cell contact plug (cell first contact plug) in the cell region using a lithography technique is provided, and a first peripheral contact plug (periphery first contact plug) is formed on the active region in the peripheral circuit region. A photoresist mask having an opening for forming is formed. This mask is referred to as a first layer contact mask (not shown).
セルコンタクトプラグ用の開口部はホールパターン形状を持ち、活性領域のソース側セル拡散層上及びドレイン側セル拡散層上にそれぞれ設けられ、各活性領域Ｋにおいて、３つの開口（コンタクトプラグホール）が形成される。 The opening for the cell contact plug has a hole pattern shape, and is provided on the source-side cell diffusion layer and the drain-side cell diffusion layer in the active region. In each active region K, three openings (contact plug holes) are formed. It is formed.
第１層コンタクトマスクをマスクにして、第１層間膜７をエッチングして、セル領域にはセル拡散層５Ｂを露出するセルコンタクト開口部を形成し、同時に周辺回路領域には周辺拡散層５Ａを露出する第１周辺コンタクト開口部を形成する。 Using the first layer contact mask as a mask, the first interlayer film 7 is etched to form a cell contact opening that exposes the cell diffusion layer 5B in the cell region, and at the same time, the peripheral diffusion layer 5A is formed in the peripheral circuit region. An exposed first peripheral contact opening is formed.
エッチングは、シリコン窒化膜に対して選択比が取れる条件を用いて行い、セル領域では、ゲート電極４、ゲートサイドウォール６に対して自己整合的（セルフアライン）に第１層間膜７をエッチングすることができる。エッチング後に第１層コンタクトマスクを除去する。 Etching is performed using conditions that allow a selectivity to the silicon nitride film. In the cell region, the first interlayer film 7 is etched in a self-aligned manner (self-alignment) with respect to the gate electrode 4 and the gate sidewall 6. be able to. After the etching, the first layer contact mask is removed.
セルコンタクト開口部、第１周辺コンタクト開口部を埋め込むように、コンタクトプラグ第１導電膜を形成する。材料は、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、タングステン膜（Ｗ）を順次形成した。 A contact plug first conductive film is formed so as to fill the cell contact opening and the first peripheral contact opening. As materials, a titanium film (Ti), a titanium nitride film (TiN), and a tungsten film (W) were sequentially formed.
ＣＭＰ法を用いて、コンタクトプラグ第１導電膜の上面を研磨して、第１周辺コンタクト開口部に第１周辺コンタクトプラグ８Ａ（周辺第１コンタクトプラグ）を、セルコンタクト開口部内にセルコンタクトプラグ８Ｂ（セル第１コンタクトプラグ）を形成する。 The top surface of the contact plug first conductive film is polished using CMP, the first peripheral contact plug 8A (periphery first contact plug) is formed in the first peripheral contact opening, and the cell contact plug 8B is formed in the cell contact opening. (Cell first contact plug) is formed.
なお、本実施例では、第１周辺コンタクトプラグ８Ａとセルコンタクトプラグ８Ｂを同じ金属膜で形成したが、別の工程に分けて形成することにより、セルコンタクトプラグ８Ｂにはポリシリコン膜を充填し、第１周辺コンタクトプラグ８Ａには金属膜を充填しても良い。また、セル拡散層５Ｂ上に選択エピタキシャル成長法を用いてシリコン層を形成してから、そのシリコン層に接続するようにセルコンタクトプラグ８Ｂを形成してもよい。 In the present embodiment, the first peripheral contact plug 8A and the cell contact plug 8B are formed of the same metal film. However, the cell contact plug 8B is filled with a polysilicon film by forming it separately. The first peripheral contact plug 8A may be filled with a metal film. Alternatively, after forming a silicon layer on the cell diffusion layer 5B by using a selective epitaxial growth method, the cell contact plug 8B may be formed so as to be connected to the silicon layer.
（図７）
第２層間膜９をシリコン酸化膜で形成する。さらに、第２層間膜９を貫いて、セル領域のソース側セルコンタクトプラグと接続する第１配線コンタクトプラグ１０（セル第２コンタクトプラグ）を形成する。第１配線コンタクトプラグ１０は、チタン膜、窒化チタン膜、タングステン膜を順次形成した後、ＣＭＰ法で研磨して形成した。
(Fig. 7)
Second interlayer film 9 is formed of a silicon oxide film. Further, a first wiring contact plug 10 (cell second contact plug) connected to the source side cell contact plug in the cell region is formed through the second interlayer film 9. The first wiring contact plug 10 was formed by sequentially forming a titanium film, a titanium nitride film, and a tungsten film, and then polishing by a CMP method.
（図８、９）
第１配線材として窒化タングステン（ＷＮ）上にタングステンを積層した膜を形成する。第１配線材をパターニングして、第１配線１１を形成する。本実施例では、第１配線１１はメモリセル領域においてＸ方向に蛇行しながら延在するパターンに形成される。第１配線１１は第１配線コンタクトプラグ１０に接続され、ＤＲＡＭのビット配線として機能する。
(Figs. 8 and 9)
A film in which tungsten is stacked on tungsten nitride (WN) is formed as a first wiring material. The first wiring 11 is formed by patterning the first wiring material. In the present embodiment, the first wiring 11 is formed in a pattern extending while meandering in the X direction in the memory cell region. The first wiring 11 is connected to the first wiring contact plug 10 and functions as a bit wiring of the DRAM.
第１配線１１は周辺回路領域にも配置され、図示していないＭＯＳトランジスタ等の回路素子間を接続する局所配線としても使用される。 The first wiring 11 is also arranged in the peripheral circuit region, and is also used as a local wiring for connecting circuit elements such as MOS transistors (not shown).
（図１０）
第３層間膜１２をシリコン酸化膜で形成する。セル領域に、第３層間膜１２を貫いてドレイン側セルコンタクトプラグに接続する記憶素子コンタクト開口部１３Ｂを形成する。同時に、周辺回路領域には第１周辺コンタクトプラグ８Ａに接続する第２周辺コンタクト開口部１３Ａを形成する。
(Fig. 10)
The third interlayer film 12 is formed of a silicon oxide film. In the cell region, a storage element contact opening 13B is formed through the third interlayer film 12 and connected to the drain side cell contact plug. At the same time, a second peripheral contact opening 13A connected to the first peripheral contact plug 8A is formed in the peripheral circuit region.
（図１１）
セル領域及び周辺回路領域に形成した開口部の内面を被覆するように、第１絶縁膜１４を形成する。記憶素子コンタクト開口部の側壁に形成された第１絶縁膜１４は、後で形成する記憶素子コンタクトプラグとビット配線との短絡を防止するための機能を有する。同時に、第１絶縁膜１４は絶縁破壊によってアンチフューズを導通状態に変化させるためのフューズ絶縁膜として機能する。本実施例では、第１絶縁膜１４の材料にはＣＶＤ法で形成したシリコン酸化膜を用いる。膜厚は５〜１０ｎｍ程度に設定される。第１絶縁膜１４の材料はこれに限定されず、シリコン窒化膜などの絶縁膜を用いてもよい。
(Fig. 11)
The first insulating film 14 is formed so as to cover the inner surfaces of the openings formed in the cell region and the peripheral circuit region. The first insulating film 14 formed on the side wall of the memory element contact opening has a function of preventing a short circuit between a memory element contact plug and a bit wiring to be formed later. At the same time, the first insulating film 14 functions as a fuse insulating film for changing the antifuse to a conductive state by dielectric breakdown. In this embodiment, a silicon oxide film formed by a CVD method is used as the material of the first insulating film 14. The film thickness is set to about 5 to 10 nm. The material of the first insulating film 14 is not limited to this, and an insulating film such as a silicon nitride film may be used.
（図１２）
第２周辺コンタクト開口部１３Ａを覆うように、周辺コンタクトプラグ保護マスク１５をフォトレジスト膜で形成する。セル領域には周辺コンタクトプラグ保護マスクは形成されない。
(Fig. 12)
A peripheral contact plug protective mask 15 is formed of a photoresist film so as to cover the second peripheral contact opening 13A. A peripheral contact plug protective mask is not formed in the cell region.
（図１３）
第１絶縁膜１４のエッチバックを行い、記憶素子コンタクト開口部内に第１サイドウォール絶縁膜１４Ｓを形成する。記憶素子コンタクト開口部の底部では、ドレイン側セルコンタクトプラグの上面が露出する。エッチバック後に周辺コンタクトプラグ保護マスク１５は除去する。
(Fig. 13)
The first insulating film 14 is etched back to form a first sidewall insulating film 14S in the memory element contact opening. At the bottom of the storage element contact opening, the upper surface of the drain side cell contact plug is exposed. The peripheral contact plug protective mask 15 is removed after the etch back.
（図１４）
コンタクトプラグ第２導電膜１６を形成する。材料は、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、タングステン膜（Ｗ）を順次形成した。
(Fig. 14)
A contact plug second conductive film 16 is formed. As materials, a titanium film (Ti), a titanium nitride film (TiN), and a tungsten film (W) were sequentially formed.
（図１５）
ＣＭＰ法を用いて、コンタクトプラグ第２導電膜１６の上面を研磨して、記憶素子コンタクト開口部内に記憶素子コンタクトプラグ１８を、第２周辺コンタクト開口部に第２周辺コンタクトプラグ１７（周辺第２コンタクトプラグ）を形成する。なお、本発明では記憶素子コンタクトプラグ１８もセル第１コンタクトプラグであるセルコンタクトプラグ８Ｂに接続されることから、セル第２コンタクトプラグと呼ぶ。
(Fig. 15)
The upper surface of the contact plug second conductive film 16 is polished by CMP to store the memory element contact plug 18 in the memory element contact opening and the second peripheral contact plug 17 (periphery second) in the second peripheral contact opening. Contact plug) is formed. In the present invention, the memory element contact plug 18 is also connected to the cell contact plug 8B, which is the cell first contact plug, and is therefore referred to as a cell second contact plug.
（図１６）
第４層間膜１９をシリコン酸化膜で形成する。セル領域において、第４層間膜１９を貫いて、記憶素子コンタクトプラグ上を開口するキャパシタホールを形成する。キャパシタホールの内壁を覆い、底部で記憶素子コンタクトプラグと接続するキャパシタ下部電極２１を形成する。キャパシタ下部電極の材料には窒化チタン膜を例示できる。
(Fig. 16)
The fourth interlayer film 19 is formed of a silicon oxide film. In the cell region, a capacitor hole is formed through the fourth interlayer film 19 and opening on the storage element contact plug. A capacitor lower electrode 21 that covers the inner wall of the capacitor hole and is connected to the memory element contact plug at the bottom is formed. An example of the material of the capacitor lower electrode is a titanium nitride film.
キャパシタ下部電極２１の表面を覆うように容量絶縁膜２２を形成する。容量絶縁膜２２の材料としては、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）等の高誘電体膜や、その積層膜を用いることができる。 A capacitor insulating film 22 is formed so as to cover the surface of the capacitor lower electrode 21. As a material of the capacitor insulating film 22, a high dielectric film such as zirconium oxide (ZrO 2 ), hafnium oxide (HfO 2 ), aluminum oxide (Al 2 O 3 ), or a laminated film thereof can be used.
容量絶縁膜２２の表面を覆うようにキャパシタ上部電極２３を形成する。キャパシタ上部電極２３の材料には窒化チタン膜を例示できる。キャパシタ上部電極２３は、セル領域のキャパシタ２０上を覆うようにパターニングされる。本実施例ではシリンダー型のキャパシタ２０を形成したが、クラウン型やピラー型の電極を有するキャパシタを形成してもよい。その後、第５層間膜２４をシリコン酸化膜で形成する。 A capacitor upper electrode 23 is formed so as to cover the surface of the capacitive insulating film 22. An example of the material of the capacitor upper electrode 23 is a titanium nitride film. The capacitor upper electrode 23 is patterned so as to cover the capacitor 20 in the cell region. In this embodiment, the cylinder type capacitor 20 is formed, but a capacitor having a crown type or pillar type electrode may be formed. Thereafter, the fifth interlayer film 24 is formed of a silicon oxide film.
（図１７）
周辺回路領域の第１配線１１、周辺拡散層５Ａ、第２周辺コンタクトプラグ１７にそれぞれ接続する上部配線コンタクトプラグ２５をタングステン等で形成する。アンチフューズの形成領域においては、第５層間膜２４、第４層間膜１９を貫いて第２周辺コンタクトプラグ１７に接続する上部配線コンタクトプラグ２５ａ（上部配線第１コンタクトプラグ）と、第５層間膜２４、第４層間膜１９、第３層間膜１２、第２層間膜９、第１層間膜７を貫いて周辺拡散層５Ａに接続する上部配線コンタクトプラグ２５ｂ（上部配線第２コンタクトプラグ）が形成される。なお、周辺拡散層５Ａとの接続は、周辺拡散層５Ａ上に第１周辺コンタクトプラグ、第１配線コンタクトプラグ、第１配線を形成してパッドとし、そこに上部配線コンタクトプラグ２５ｂを接続するようにしても良い。
(Fig. 17)
Upper wiring contact plugs 25 connected to the first wiring 11, the peripheral diffusion layer 5A, and the second peripheral contact plug 17 in the peripheral circuit region are formed of tungsten or the like. In the antifuse formation region, an upper wiring contact plug 25a (upper wiring first contact plug) connected to the second peripheral contact plug 17 through the fifth interlayer film 24 and the fourth interlayer film 19, and a fifth interlayer film 24, an upper wiring contact plug 25b (upper wiring second contact plug) is formed through the fourth interlayer film 19, the third interlayer film 12, the second interlayer film 9, and the first interlayer film 7 and connected to the peripheral diffusion layer 5A. Is done. The connection to the peripheral diffusion layer 5A is such that the first peripheral contact plug, the first wiring contact plug, and the first wiring are formed on the peripheral diffusion layer 5A as a pad, and the upper wiring contact plug 25b is connected thereto. Anyway.
各上部配線コンタクトプラグ２５と接続する上部配線２８を形成する。上部配線２８は、チタン上に窒化チタンを積層した上部配線バリア層２６と、アルミニウム（Ａｌ）等の上部配線主配線層２７から成る。上部配線コンタクトプラグ２５ａと接続するものを上部配線２８ａ（上部第１配線），上部配線コンタクトプラグ２５ｂと接続するものを上部配線２８ｂ（上部第２配線）と呼ぶ。 An upper wiring 28 connected to each upper wiring contact plug 25 is formed. The upper wiring 28 includes an upper wiring barrier layer 26 in which titanium nitride is laminated on titanium, and an upper wiring main wiring layer 27 such as aluminum (Al). What is connected to the upper wiring contact plug 25a is called an upper wiring 28a (upper first wiring), and what is connected to the upper wiring contact plug 25b is called an upper wiring 28b (upper second wiring).
なお、図示していないが、メモリセル領域においても第５層間膜２４を貫通してキャパシタ２０の上部電極２３に接続する上部配線コンタクトプラグと上部配線を形成する。この後、必要に応じて、さらに上層の配線層や表面の保護膜等を形成してもよい。 Although not shown, an upper wiring contact plug and an upper wiring are formed through the fifth interlayer film 24 and connected to the upper electrode 23 of the capacitor 20 also in the memory cell region. Thereafter, if necessary, an upper wiring layer, a surface protective film, or the like may be formed.
以上を経て、ＤＲＡＭのメモリセルと、周辺回路領域に配置したアンチフューズＡＦが形成される。 Through the above, the DRAM memory cells and the antifuse AF arranged in the peripheral circuit region are formed.
本実施例では、図１７（ａ）の破線で囲んだ部分に、メモリセルのセルコンタクトプラグ８Ｂと同層に形成した第１周辺コンタクトプラグ８Ａを一方の電極とし、メモリセルの記憶素子コンタクトプラグ１８と同層に形成した第２周辺コンタクトプラグ１７を他方の電極としたアンチフューズＡＦが形成される。 In this embodiment, the first peripheral contact plug 8A formed in the same layer as the cell contact plug 8B of the memory cell is used as one electrode in the portion surrounded by the broken line in FIG. An antifuse AF is formed using the second peripheral contact plug 17 formed in the same layer as 18 as the other electrode.
アンチフューズＡＦには、上部配線２８ａ、２８ｂの一方を所定の電位（例えば接地電位）に固定して、他方に破壊耐圧以上の大電圧を印加することで、フューズ絶縁膜（第１絶縁膜１４）の絶縁破壊を起こすことができる。これによりアンチフューズＡＦの導通状態を変更できる。 In the antifuse AF, one of the upper wirings 28a and 28b is fixed to a predetermined potential (for example, a ground potential), and a large voltage higher than a breakdown voltage is applied to the other, whereby a fuse insulating film (first insulating film 14) is applied. ) Can cause dielectric breakdown. Thereby, the conduction state of the antifuse AF can be changed.
本実施例では、アンチフューズＡＦ形成のために追加する工程をできるだけ抑制して、アンチフューズＡＦを備えたＤＲＡＭを製造することができる。 In this embodiment, it is possible to manufacture a DRAM including the antifuse AF while suppressing the steps added for forming the antifuse AF as much as possible.
また、本実施例では、アンチフューズＡＦはコンタクトプラグを電極として用いるので、周辺回路領域に単独で形成する場合でも、加工が容易である。また、メモリセル領域にクラウン型のキャパシタを配置する場合でも、メモリセル領域を囲むように設けるガードリング等のスペースをアンチフューズＡＦ周辺には必要としないので、少ない占有面積でアンチフューズを配置できる。 In this embodiment, since the antifuse AF uses a contact plug as an electrode, processing is easy even when the antifuse AF is formed alone in the peripheral circuit region. Even when a crown type capacitor is arranged in the memory cell region, a space such as a guard ring provided so as to surround the memory cell region is not required around the antifuse AF, so that the antifuse can be arranged with a small occupied area. .
このように、本発明では、アンチフューズを構成する上下の電極がいずれも金属膜で形成されているので、導通状態での抵抗値のばらつきを抑制することができる。 As described above, in the present invention, since the upper and lower electrodes constituting the antifuse are both formed of the metal film, variation in resistance value in the conductive state can be suppressed.
なお、本実施例では、アンチフューズの電極として用いる第１及び第２周辺コンタクトプラグを共に同じ金属材料の積層体で形成したが、これらのコンタクトプラグを別々の金属材料で形成してもよい。 In the present embodiment, the first and second peripheral contact plugs used as the antifuse electrodes are both formed of the same metal material, but these contact plugs may be formed of different metal materials.
［実施例２］
図１８〜２２は実施例２に係る製造方法を説明するための工程断面図である。本実施例２では、アンチフューズの絶縁破壊特性を向上させる方法を開示する。
[Example 2]
18 to 22 are process cross-sectional views for explaining the manufacturing method according to the second embodiment. Example 2 discloses a method for improving the dielectric breakdown characteristics of an antifuse.
（図１８）
実施例１の図１０の工程までは、同じ工程を経る。次に、第２絶縁膜として１０〜１５ｎｍの膜厚のシリコン窒化膜を形成し、エッチバックを行って、記憶素子コンタクト開口部１３Ｂ及び第２周辺コンタクト開口部１３Ａ内に第２サイドウォール絶縁膜３０を形成する。
(Fig. 18)
The same process is performed up to the process of FIG. Next, a silicon nitride film having a thickness of 10 to 15 nm is formed as the second insulating film, and etch back is performed, so that the second sidewall insulating film is formed in the memory element contact opening 13B and the second peripheral contact opening 13A. 30 is formed.
（図１９）
記憶素子コンタクト開口部及び第２周辺コンタクト開口部内を覆うように、第１絶縁膜１４を形成する。材料にはシリコン酸化膜を用い、膜厚は４〜８ｎｍ程度に形成する。
(Fig. 19)
A first insulating film 14 is formed so as to cover the memory element contact opening and the second peripheral contact opening. A silicon oxide film is used as the material, and the film thickness is formed to about 4 to 8 nm.
（図２０）
実施例１の図１２工程と同様の方法で、第２周辺コンタクト開口部を覆うように、周辺コンタクトプラグ保護マスク１５を形成する。
(Fig. 20)
A peripheral contact plug protective mask 15 is formed so as to cover the second peripheral contact opening by the same method as in FIG. 12 of the first embodiment.
（図２１）
希釈したフッ酸（ＨＦ）を含む薬液を用いて、マスク１５で保護されていない部分の第１絶縁膜１４を湿式エッチングで除去する。湿式エッチング後に周辺コンタクトプラグ保護マスク１５を除去する。第１絶縁膜１４の除去は等方性エッチングであれば良く、等方性ドライエッチングでも良い。なお、湿式エッチングに際して第３層間膜１２が余りエッチングされないように、エッチング時間を調整して行う。第２周辺コンタクト開口部内には第１絶縁膜１４ａが残存して、フューズ絶縁膜として機能する。
(Fig. 21)
A portion of the first insulating film 14 not protected by the mask 15 is removed by wet etching using a chemical solution containing diluted hydrofluoric acid (HF). After the wet etching, the peripheral contact plug protective mask 15 is removed. The first insulating film 14 may be removed by isotropic etching or isotropic dry etching. Note that the etching time is adjusted so that the third interlayer film 12 is not etched much during the wet etching. The first insulating film 14a remains in the second peripheral contact opening and functions as a fuse insulating film.
（図２２）
実施例１の図１４、１５工程と同様の方法で、コンタクトプラグ第２導電膜１６を形成した後、ＣＭＰ法を用いて、研磨して、記憶素子コンタクト開口部内に記憶素子コンタクトプラグ１８を、第２周辺コンタクト開口部に第２周辺コンタクトプラグ１７を形成する。なお、図２２では、第１絶縁膜１４ａが第２絶縁膜及び第３層間膜１２上に残存する構成を示しているが、ＣＭＰ法による研磨の際に第３層間膜１２上の第１絶縁膜１４ａが除去され、第２周辺コンタクトプラグ１７の側壁のみに残存するようにしても良い。
(Fig. 22)
After the contact plug second conductive film 16 is formed by the same method as the steps of FIGS. 14 and 15 of Example 1, the CMP is used to polish the memory element contact plug 18 in the memory element contact opening. A second peripheral contact plug 17 is formed in the second peripheral contact opening. Note that FIG. 22 shows a configuration in which the first insulating film 14a remains on the second insulating film and the third interlayer film 12, but the first insulating film on the third interlayer film 12 is polished by the CMP method. The film 14a may be removed and remain only on the side wall of the second peripheral contact plug 17.
この後は、実施例１の図１６以降の工程と同じ工程を経る。 Thereafter, the same steps as those in FIG.
本実施例２では、メモリセル領域での記憶素子コンタクトプラグとビット配線間の短絡防止の機能は、第２サイドウォール絶縁膜３０により得られる。このため、アンチフューズの絶縁破壊特性に適した材料及び膜厚にフューズ絶縁膜（第１絶縁膜１４）を独立して設定することができる。 In the second embodiment, the function of preventing a short circuit between the memory element contact plug and the bit wiring in the memory cell region is obtained by the second sidewall insulating film 30. Therefore, the fuse insulating film (first insulating film 14) can be independently set to a material and film thickness suitable for the dielectric breakdown characteristics of the antifuse.
本実施例では実施例１に比較して製造工程は少し増加するが、従来のキャパシタ構造のアンチフューズを周辺回路領域に単独で精度よく形成する場合に比べると、大幅に少ない製造工程で形成することができる。また、メモリセル領域にクラウン型のキャパシタを配置する場合でも、メモリセル領域を囲むように設けるガードリング等のスペースを必要としないので、少ない占有面積でアンチフューズを配置できる。 In this embodiment, the manufacturing process is slightly increased compared to the first embodiment. However, compared to the case where the conventional antifuse of the capacitor structure is formed alone in the peripheral circuit region with high accuracy, the manufacturing process is significantly reduced. be able to. Even when a crown-type capacitor is arranged in the memory cell region, a space such as a guard ring provided so as to surround the memory cell region is not required, so that the antifuse can be arranged with a small occupied area.
（実施例３）
実施例３では、異なる構造のアンチフューズの形成方法を開示する。図２３〜２９は実施例３を説明するための図である。
Example 3
Example 3 discloses a method for forming antifuses having different structures. 23 to 29 are diagrams for explaining the third embodiment.
（図２３）
実施例１の図６工程までは、実施例１と同じ工程を経る。実施例１の図７工程において、第１配線コンタクトプラグ１０を、同時に第１周辺コンタクトプラグ８Ａ上にも形成する。周辺コンタクトプラグ上に形成されたプラグを、周辺第１配線コンタクトプラグ１０Ａと呼ぶ。周辺第１配線コンタクトプラグ１０Ａは、第１周辺コンタクトプラグ８Ａ（周辺第１コンタクトプラグ）に接続されることから、「周辺第２コンタクトプラグ」と称することができる。
(Fig. 23)
The steps up to FIG. 6 in the first embodiment are the same as those in the first embodiment. In the step of FIG. 7 of the first embodiment, the first wiring contact plug 10 is simultaneously formed on the first peripheral contact plug 8A. A plug formed on the peripheral contact plug is referred to as a peripheral first wiring contact plug 10A. Since the peripheral first wiring contact plug 10A is connected to the first peripheral contact plug 8A (peripheral first contact plug), it can be referred to as a “peripheral second contact plug”.
（図２４）
次に、全面に第１絶縁膜１４を形成する。材料はシリコン酸化膜で、膜厚は４〜８ｎｍを用いた。
(Fig. 24)
Next, the first insulating film 14 is formed on the entire surface. The material was a silicon oxide film, and the film thickness was 4 to 8 nm.
（図２５）
フォトレジスト膜を用い、周辺第１配線コンタクトプラグ１０Ａ上の領域を覆うように、周辺コンタクトプラグ保護マスク３２を形成する。
(Fig. 25)
A peripheral contact plug protective mask 32 is formed using a photoresist film so as to cover the region on the peripheral first wiring contact plug 10A.
（図２６）
希釈したフッ酸を含む薬液を用いて、周辺コンタクトプラグ保護マスクで覆われていない部分の第１絶縁膜１４を湿式エッチングで除去する。ドライエッチングを用いて除去を行っても良い。セル領域では、第１配線コンタクトプラグ１０の上面が露出する。エッチング後に周辺コンタクトプラグ保護マスク３２を除去する。
(Fig. 26)
A portion of the first insulating film 14 not covered with the peripheral contact plug protective mask is removed by wet etching using a diluted chemical solution containing hydrofluoric acid. Removal may be performed using dry etching. In the cell region, the upper surface of the first wiring contact plug 10 is exposed. After the etching, the peripheral contact plug protective mask 32 is removed.
周辺第１配線コンタクトプラグ１０Ａ上に残存した第１絶縁膜１４ａは、フューズ絶縁膜として機能する。 The first insulating film 14a remaining on the peripheral first wiring contact plug 10A functions as a fuse insulating film.
（図２７，２８）
第１配線材を形成する。材料には窒化タングステン（ＷＮ）上にタングステンを積層した膜を用いた。
(Figs. 27 and 28)
A first wiring material is formed. As the material, a film in which tungsten was stacked on tungsten nitride (WN) was used.
第１配線材をパターニングして第１配線１１を形成する。セル領域では、第１配線は第１配線コンタクトプラグ１０に接続してビット配線として機能する。 The first wiring 11 is formed by patterning the first wiring material. In the cell region, the first wiring is connected to the first wiring contact plug 10 and functions as a bit wiring.
同時に、周辺回路領域で第１配線材のパターニングを行い、フューズ第１配線１１Ａ（周辺第１配線）を形成する。上面図を図２７に、断面図を図２８に示す。 At the same time, the first wiring material is patterned in the peripheral circuit region to form the fuse first wiring 11A (peripheral first wiring). A top view is shown in FIG. 27, and a cross-sectional view is shown in FIG.
周辺第１配線コンタクトプラグ１０Ａ上では、第１絶縁膜１４ａ（フューズ絶縁膜）を介してフューズ第１配線１１Ａが対向し、アンチフューズＡＦが構成される。 On the peripheral first wiring contact plug 10A, the fuse first wiring 11A is opposed to each other through the first insulating film 14a (fuse insulating film), and an antifuse AF is configured.
（図２９）
実施例１の図１０〜１５における各図（ｂ）と同様に第３層間膜１２を形成した後、セル領域に記憶素子コンタクトプラグ１８を形成する。周辺回路領域では開口部を形成しない。
(Fig. 29)
After the third interlayer film 12 is formed in the same manner as in FIGS. 10B to 15B of the first embodiment, the memory element contact plug 18 is formed in the cell region. No opening is formed in the peripheral circuit region.
第４層間膜１９形成後、セル領域に、図１６（ｂ）に示すように、シリンダホールを開口し、キャパシタ下部電極２１、キャパシタ絶縁膜２２、キャパシタ上部電極２３を順次形成してキャパシタ２０を形成する。さらに、第５層間膜２４を形成する。 After the formation of the fourth interlayer film 19, a cylinder hole is opened in the cell region as shown in FIG. 16B, and a capacitor lower electrode 21, a capacitor insulating film 22, and a capacitor upper electrode 23 are formed in order to form the capacitor 20. Form. Further, a fifth interlayer film 24 is formed.
周辺回路領域では、図２９に示すように、第５層間膜２４上面から、第１配線１１、周辺拡散層５Ａに接続する上部配線コンタクトプラグ２５を形成する。フューズ第１配線１１Ａと接続する上部配線コンタクトプラグ２５ａ，周辺拡散層５Ａと接続する上部配線コンタクトプラグ２５ｂが形成される。 In the peripheral circuit region, as shown in FIG. 29, the upper wiring contact plug 25 connected to the first wiring 11 and the peripheral diffusion layer 5A is formed from the upper surface of the fifth interlayer film 24. An upper wiring contact plug 25a connected to the fuse first wiring 11A and an upper wiring contact plug 25b connected to the peripheral diffusion layer 5A are formed.
上部配線コンタクトプラグ２５に接続する上部配線２８を形成する。上部配線コンタクトプラグ２５ａに接続される上部配線２８ａ，上部配線コンタクトプラグ２５ｂに接続される上部配線２８ｂが形成される。 An upper wiring 28 connected to the upper wiring contact plug 25 is formed. An upper wiring 28a connected to the upper wiring contact plug 25a and an upper wiring 28b connected to the upper wiring contact plug 25b are formed.
アンチフューズ電極の一方は、上部配線２８ａを介して引き出される。 One of the antifuse electrodes is drawn out through the upper wiring 28a.
本実施例では、図２９の破線で囲んだ部分に、メモリセルの第１配線コンタクトプラグ１０と同時に形成した周辺第１配線コンタクトプラグ１０Ａを一方の電極とし、メモリセルのビット配線（第１配線１１）と同時に形成したフューズ第１配線１１Ａを他方の電極としたアンチフューズＡＦが形成される。 In this embodiment, the peripheral first wiring contact plug 10A formed at the same time as the first wiring contact plug 10 of the memory cell is used as one electrode in the portion surrounded by the broken line in FIG. 29, and the bit wiring (first wiring) of the memory cell is used. 11) An antifuse AF is formed using the fuse first wiring 11A formed at the same time as the other electrode.
アンチフューズＡＦには、上部配線２８ａ、２８ｂの一方を所定の電位（例えば接地電位）に固定して他方に大電圧を印加することで、フューズ絶縁膜（第１絶縁膜１４ａ）の絶縁破壊を起こすことができる。これによりアンチフューズの導通状態を変更できる。 In the antifuse AF, one of the upper wirings 28a and 28b is fixed to a predetermined potential (for example, ground potential) and a large voltage is applied to the other, thereby causing dielectric breakdown of the fuse insulating film (first insulating film 14a). Can wake up. Thereby, the conduction state of the antifuse can be changed.
本実施例では、アンチフューズ形成のために追加する工程をできるだけ抑制して、アンチフューズを備えた半導体装置を製造することができる。 In this embodiment, it is possible to manufacture a semiconductor device provided with an antifuse while suppressing the steps added for forming the antifuse as much as possible.
本実施例では、アンチフューズはコンタクトプラグ及びビット配線と同じ配線層を電極として用いるので、周辺回路領域に単独で形成する場合でも、加工が容易である。 In this embodiment, since the antifuse uses the same wiring layer as the contact plug and the bit wiring as an electrode, the processing is easy even when the antifuse is formed alone in the peripheral circuit region.
本発明では、アンチフューズの電極が金属材料で形成されているので、導通状態での抵抗値のばらつきを抑制することができる。 In the present invention, since the antifuse electrode is formed of a metal material, it is possible to suppress variation in resistance value in a conductive state.
以上の説明では、記憶素子としてキャパシタを備えたＤＲＡＭを形成する場合に本発明を適用した。 In the above description, the present invention is applied to the case where a DRAM having a capacitor as a memory element is formed.
本発明は、ＤＲＡＭの製造には限定されず、記憶素子の選択デバイスとしてＭＯＳトランジスタを備え、ＭＯＳトランジスタのソース／ドレイン電極に接続するコンタクトプラグを備えている場合に適用してアンチフューズを形成できる。 The present invention is not limited to the manufacture of a DRAM, and can be applied to a case where a MOS transistor is provided as a memory element selection device and a contact plug connected to the source / drain electrodes of the MOS transistor is provided. .
すなわち記憶素子はＤＲＡＭのキャパシタには限定されず、先に説明した実施例のキャパシタ下部電極よりも下の構造が同等のメモリセルであれば本発明を適用できる。 That is, the memory element is not limited to a DRAM capacitor, and the present invention can be applied to any memory cell having an equivalent structure below the capacitor lower electrode of the above-described embodiment.
例えば、記憶素子としてカルコゲナイド等の相変化材料を備え、加熱によって抵抗値が変化する相変化メモリ（ＰＲＡＭ）に適用して、アンチフューズを形成することができる。この場合には記憶素子コンタクトプラグ（セル第２コンタクトプラグ）を相変化材料を加熱するためのヒータ電極として用いてメモリセルを構成し、周辺回路領域ではセル第１コンタクトプラグと同層に形成される周辺第１コンタクトプラグ、セル第２コンタクトプラグと同層に形成される周辺第２コンタクトプラグをアンチフューズの電極とすればよい。また、メモリセルにおいて記憶素子に接続しているＭＯＳトランジスタの一方の拡散層とは別の他方の拡散層に接続されたコンタクトプラグ（セル第１コンタクトプラグ）に配線（例えばＧＮＤ配線）が接続されている場合には、周辺回路領域ではセル第１コンタクトプラグと同層に形成される周辺第１コンタクトプラグと、ＧＮＤ配線と同層で形成される周辺第１配線とでアンチフューズの電極を構成しても良い。 For example, an antifuse can be formed by applying to a phase change memory (PRAM) that includes a phase change material such as chalcogenide as a memory element and changes its resistance value by heating. In this case, the memory cell contact plug (cell second contact plug) is used as a heater electrode for heating the phase change material to constitute a memory cell, and is formed in the same layer as the cell first contact plug in the peripheral circuit region. The peripheral second contact plug formed in the same layer as the peripheral first contact plug and the cell second contact plug may be used as an antifuse electrode. In addition, a wiring (for example, a GND wiring) is connected to a contact plug (cell first contact plug) connected to the other diffusion layer different from one diffusion layer of the MOS transistor connected to the memory element in the memory cell. In this case, in the peripheral circuit region, an antifuse electrode is configured by the peripheral first contact plug formed in the same layer as the cell first contact plug and the peripheral first wiring formed in the same layer as the GND wiring. You may do it.
また例えば、電界誘起巨大抵抗変化（ＣＥＲ：Colossal Electro-Resistance）によって、電圧の印加により抵抗値が変化する抵抗変化材料層を備えた抵抗変化メモリ（ＲｅＲＡＭ）に適用して、アンチフューズを形成することができる。この場合にも記憶素子コンタクトプラグ（セル第２コンタクトプラグ）を抵抗変化材料層に電圧を印加するための一方の電極として用いてメモリセルを構成し、周辺回路領域ではセル第１コンタクトプラグと同層に形成される周辺第１コンタクトプラグ、セル第２コンタクトプラグと同層に形成される周辺第２コンタクトプラグをアンチフューズの電極とすればよい。 Also, for example, an antifuse is formed by applying it to a resistance change memory (ReRAM) having a resistance change material layer whose resistance value is changed by application of a voltage by electric field induced giant resistance change (CER: Colossal Electro-Resistance). be able to. In this case as well, the memory cell contact plug (cell second contact plug) is used as one electrode for applying a voltage to the variable resistance material layer, and the memory cell is configured, and in the peripheral circuit region, the same as the cell first contact plug. The peripheral first contact plug formed in the layer and the peripheral second contact plug formed in the same layer as the cell second contact plug may be used as the antifuse electrode.
また、実施例１，２では、周辺回路領域においてセル領域の記憶素子コンタクトプラグと同層に形成されるコンタクトプラグを周辺第２コンタクトプラグとしてアンチフューズの一方の電極に使用したが、実施例３に示したセル第１配線コンタクトプラグと同層に形成される周辺第１配線コンタクトプラグをアンチフューズの一方の電極に使用し、下方に位置する第１周辺コンタクトプラグとの間に第１絶縁膜を設けてアンチフューズを構成しても良い。この場合には、周辺第１配線コンタクトプラグがアンチフューズ用の周辺第２コンタクトプラグに対応し、第１周辺コンタクトプラグがアンチフューズ用の周辺第１コンタクトプラグに対応する。 In the first and second embodiments, the contact plug formed in the same layer as the memory element contact plug in the cell region in the peripheral circuit region is used as the second peripheral contact plug for one electrode of the antifuse. The peripheral first wiring contact plug formed in the same layer as the cell first wiring contact plug shown in FIG. 1 is used as one electrode of the antifuse, and the first insulating film is interposed between the first peripheral contact plug located below. An anti-fuse may be configured by providing. In this case, the peripheral first wiring contact plug corresponds to the antifuse peripheral second contact plug, and the first peripheral contact plug corresponds to the antifuse peripheral first contact plug.
本発明では、第１の実施形態に関連して、
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置の製造方法であって、
前記セル領域において、
ＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタのソース及びドレイン拡散層のそれぞれに接続するセル第１コンタクトプラグを形成する工程と、
前記セル第１コンタクトプラグに接続するセル第２コンタクトプラグを形成する工程と、
を備え、
前記周辺回路領域において、
前記セル第１コンタクトプラグと同層に周辺第１コンタクトプラグを金属材料を用いて形成する工程と、
前記セル第２コンタクトプラグと同層に前記周辺第１コンタクトプラグ直上に周辺第２コンタクトプラグを金属材料を用いて形成する工程と、
を備え、
前記セル第１コンタクトプラグを埋め込むためのセル第１コンタクト開口部と前記周辺第１コンタクトプラグを埋め込むための周辺第１コンタクト開口部を同時に形成し、
前記セル第２コンタクトプラグを埋め込むためのセル第２コンタクト開口部と前記周辺第２コンタクトプラグを埋め込むための周辺第２コンタクト開口部を同時に形成し、
前記セル第２コンタクト開口部及び前記周辺第２コンタクト開口部を形成した後、第１絶縁膜を形成し、
前記周辺第２コンタクト開口部をマスクで保護した後、少なくとも前記セル第２コンタクト開口部底面の前記第１絶縁膜を除去し、
前記周辺第２コンタクト開口部を保護する前記マスクを除去した後、前記セル第２コンタクト開口部及び前記周辺第２コンタクト開口部内に前記セル第２コンタクトプラグ及び前記周辺第２コンタクトプラグを同時又はそれぞれ別に埋め込み形成する工程を含み、
前記周辺第１コンタクトプラグと前記周辺第２コンタクトプラグをアンチフューズの電極とし、前記第１絶縁膜をフューズ絶縁膜とするアンチフューズを形成する半導体装置の製造方法が提供される。
In the present invention, in relation to the first embodiment,
A method for manufacturing a semiconductor device having at least two regions, a cell region having a memory cell having a MOS transistor and a peripheral circuit region having an antifuse,
In the cell region,
Forming a MOS transistor;
Forming a cell first contact plug connected to each of the source and drain diffusion layers of the MOS transistor;
Forming a cell second contact plug connected to the cell first contact plug;
With
In the peripheral circuit region,
Forming a peripheral first contact plug in the same layer as the cell first contact plug using a metal material;
Forming a peripheral second contact plug in the same layer as the cell second contact plug directly on the peripheral first contact plug using a metal material;
With
Forming a cell first contact opening for embedding the cell first contact plug and a peripheral first contact opening for embedding the peripheral first contact plug;
A cell second contact opening for embedding the cell second contact plug and a peripheral second contact opening for embedding the peripheral second contact plug are formed simultaneously;
After forming the cell second contact opening and the peripheral second contact opening, a first insulating film is formed,
After protecting the peripheral second contact opening with a mask, at least the first insulating film on the bottom surface of the cell second contact opening is removed,
After the mask that protects the peripheral second contact opening is removed, the cell second contact plug and the peripheral second contact plug are simultaneously or separately placed in the cell second contact opening and the peripheral second contact opening. Including a separate embedding step,
There is provided a method of manufacturing a semiconductor device in which an antifuse is formed using the peripheral first contact plug and the peripheral second contact plug as an antifuse electrode and the first insulating film as a fuse insulating film.
また、第２の実施形態に関連して、
ＭＯＳトランジスタを備えたメモリセルを有するセル領域と、アンチフューズを備えた周辺回路領域との少なくとも２つの領域を有する半導体装置の製造方法であって、
前記セル領域において、
ＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタのソース及びドレイン拡散層のそれぞれに接続するセル第１コンタクトプラグを形成する工程と、
前記セル第１コンタクトプラグの少なくとも１つに接続するセル第２コンタクトプラグを形成する工程と、
前記セル第１コンタクトプラグ又はセル第２コンタクトプラグ上に接続されるセル第１配線を形成する工程と
を備え、
前記周辺回路領域において、
前記セル第１コンタクトプラグと同層に周辺第１コンタクトプラグを金属材料を用いて形成する工程と、前記セル第２コンタクトプラグと同層に周辺第２コンタクトプラグを金属材料を用いて形成する工程のいずれか一方又は両方の工程と、
前記セル第１配線を形成する前に、前記周辺第１コンタクトプラグ又は周辺第２コンタクトプラグの上面を少なくとも覆うフューズ絶縁膜となる第１絶縁膜を形成する工程と、
前記セル第１配線と同時に周辺第１配線を形成する工程と、を備え、
前記第１絶縁膜上に前記周辺第１配線を形成することで、前記周辺第１コンタクトプラグ又は前記周辺第２コンタクトプラグのいずれか一方と前記周辺第１配線をアンチフューズの電極とする半導体装置の製造方法が提供される。
In connection with the second embodiment,
A method for manufacturing a semiconductor device having at least two regions, a cell region having a memory cell having a MOS transistor and a peripheral circuit region having an antifuse,
In the cell region,
Forming a MOS transistor;
Forming a cell first contact plug connected to each of the source and drain diffusion layers of the MOS transistor;
Forming a cell second contact plug connected to at least one of the cell first contact plugs;
Forming a cell first wiring connected on the cell first contact plug or the cell second contact plug,
In the peripheral circuit region,
Forming a peripheral first contact plug in the same layer as the cell first contact plug using a metal material; and forming a peripheral second contact plug in the same layer as the cell second contact plug using a metal material. One or both of the steps,
Forming a first insulating film serving as a fuse insulating film covering at least an upper surface of the peripheral first contact plug or the peripheral second contact plug before forming the cell first wiring;
Forming a peripheral first wiring simultaneously with the cell first wiring,
By forming the peripheral first wiring on the first insulating film, either the peripheral first contact plug or the peripheral second contact plug and the peripheral first wiring serve as an antifuse electrode. A manufacturing method is provided.
１ 半導体基板
２ 素子分離膜
３ ゲート絶縁膜
４ ゲート電極
４Ａ セルゲート電極
４Ｂ セルダミー電極
４ａ ゲート導電膜
４ｂ ゲート保護膜
５Ａ 周辺拡散層
５Ｂ セル拡散層
６ ゲートサイドウォール
７ 第１層間膜
８Ａ 第１周辺コンタクトプラグ（周辺第１コンタクトプラグ）
８Ｂ セルコンタクトプラグ（セル第１コンタクトプラグ）
９ 第２層間膜
１０ 第１配線コンタクトプラグ（セル第２コンタクトプラグ）
１０Ａ 周辺第１配線コンタクトプラグ（周辺第２コンタクトプラグ）
１１ 第１配線
１１Ａ フューズ第１配線（周辺第１配線）
１２ 第３層間膜
１３Ａ 第２周辺コンタクト開口部
１３Ｂ 記憶素子コンタクト開口部
１４ 第１絶縁膜（フューズ絶縁膜）
１４Ｓ 第１サイドウォール絶縁膜
１５ 周辺コンタクトプラグ保護マスク
１６ コンタクトプラグ第２導電膜
１７ 第２周辺コンタクトプラグ（周辺第２コンタクトプラグ）
１８ 記憶素子コンタクトプラグ（セル第２コンタクトプラグ）
１９ 第４層間膜
２０ キャパシタ
２１ キャパシタ下部電極
２２ 容量絶縁膜
２３ キャパシタ上部電極
２４ 第５層間膜
２５ 上部配線コンタクトプラグ
２５ａ 上部配線第１コンタクトプラグ
２５ｂ 上部配線第２コンタクトプラグ
２６ 上部配線バリア膜
２７ 上部配線主配線層
２８ 上部配線
３０ 第２サイドウォール絶縁膜
３２ 周辺コンタクトプラグ保護マスク
DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Element isolation film 3 Gate insulating film 4 Gate electrode 4A Cell gate electrode 4B Cell dummy electrode 4a Gate conductive film 4b Gate protective film 5A Peripheral diffusion layer 5B Cell diffusion layer 6 Gate side wall 7 1st interlayer film 8A 1st peripheral contact Plug (peripheral first contact plug)
8B Cell contact plug (cell first contact plug)
9 Second interlayer film 10 First wiring contact plug (cell second contact plug)
10A peripheral first wiring contact plug (peripheral second contact plug)
11 First wiring 11A Fuse first wiring (periphery first wiring)
12 Third interlayer film 13A Second peripheral contact opening 13B Memory element contact opening 14 First insulating film (fuse insulating film)
14S First sidewall insulating film 15 Peripheral contact plug protective mask 16 Contact plug Second conductive film 17 Second peripheral contact plug (peripheral second contact plug)
18 Memory element contact plug (cell second contact plug)
19 Fourth interlayer film 20 Capacitor 21 Capacitor lower electrode 22 Capacitor insulating film 23 Capacitor upper electrode 24 Fifth interlayer film 25 Upper wiring contact plug 25a Upper wiring first contact plug 25b Upper wiring second contact plug 26 Upper wiring barrier film 27 Upper Wiring main wiring layer 28 Upper wiring 30 Second sidewall insulating film 32 Peripheral contact plug protective mask
Claims (20)
前記メモリセルは、前記ＭＯＳトランジスタのソース及びドレイン拡散層の一方に電気的に接続されるセル第１コンタクトプラグと、前記第１コンタクトプラグに接続されるセル第２コンタクトプラグとを有し、
前記周辺回路領域は、前記セル第１コンタクトプラグ及び前記セル第２コンタクトプラグとそれぞれ同層に形成される周辺第１コンタクトプラグ及び周辺第２コンタクトプラグを有し、
前記周辺第１コンタクトプラグと前記周辺第２コンタクトプラグがフューズ絶縁膜となる第１絶縁膜を介して対向してアンチフューズの電極を構成し、該アンチフューズの電極を構成する前記周辺第１コンタクトプラグと前記周辺第２コンタクトプラグが金属材料で構成される半導体装置。 A semiconductor device having at least two regions, a cell region having a memory cell having a MOS transistor and a peripheral circuit region having an antifuse,
The memory cell includes a cell first contact plug electrically connected to one of the source and drain diffusion layers of the MOS transistor, and a cell second contact plug connected to the first contact plug,
The peripheral circuit region includes a peripheral first contact plug and a peripheral second contact plug formed in the same layer as the cell first contact plug and the cell second contact plug, respectively.
The peripheral first contact plug and the peripheral second contact plug are opposed to each other via a first insulating film serving as a fuse insulating film to constitute an antifuse electrode, and the peripheral first contact constituting the antifuse electrode A semiconductor device in which a plug and the peripheral second contact plug are made of a metal material.
前記セル領域に配置されたセル第１配線と前記セル第１コンタクトプラグとを接続するセル第１配線コンタクトプラグと、
前記セル領域に配置された記憶素子と前記セル第１コンタクトプラグとを接続する記憶素子コンタクトプラグ、
を含み、
前記周辺第２コンタクトプラグが、前記セル第１配線コンタクトプラグと前記記憶素子コンタクトプラグのいずれか一方と同層に形成されたものである請求項１に記載の半導体装置。 The cell second contact plug is
A cell first wiring contact plug connecting the cell first wiring arranged in the cell region and the cell first contact plug;
A storage element contact plug connecting the storage element disposed in the cell region and the cell first contact plug;
Including
The semiconductor device according to claim 1, wherein the peripheral second contact plug is formed in the same layer as any one of the cell first wiring contact plug and the memory element contact plug.
前記周辺第２コンタクトプラグは、その側壁に前記第２絶縁膜で形成される第２サイドウォール絶縁膜と、該第２サイドウォール絶縁膜と前記周辺第２コンタクトプラグとの間に、前記周辺第２コンタクトプラグの底面から延在する前記第１絶縁膜を有する請求項３に記載の半導体装置。 The memory element contact plug has a second sidewall insulating film formed of a second insulating film different from the first insulating film on a sidewall thereof,
The peripheral second contact plug includes a second sidewall insulating film formed of the second insulating film on a side wall thereof, and the peripheral second contact plug between the second sidewall insulating film and the peripheral second contact plug. The semiconductor device according to claim 3, comprising the first insulating film extending from the bottom surface of the two-contact plug.
前記メモリセルは、前記ＭＯＳトランジスタのソース及びドレイン拡散層の一方に電気的に接続されるセル第１コンタクトプラグと、前記第１コンタクトプラグに接続されるセル第２コンタクトプラグと、前記セル第１コンタクトプラグ又はセル第２コンタクトプラグに接続されるセル第１配線を有し、
前記周辺回路領域は、前記セル第１コンタクトプラグと同層に形成される周辺第１コンタクトプラグと、前記セル第２コンタクトプラグと同層に形成される周辺第２コンタクトプラグの一方又は両方と、前記セル第１配線と同層に形成される周辺第１配線とを有し、
前記周辺第１コンタクトプラグ又は前記周辺第２コンタクトプラグと前記周辺第１配線とがフューズ絶縁膜となる第１絶縁膜を介して対向してアンチフューズの電極を構成し、該アンチフューズの電極が金属材料で構成される半導体装置。 A semiconductor device having at least two regions, a cell region having a memory cell having a MOS transistor and a peripheral circuit region having an antifuse,
The memory cell includes a cell first contact plug electrically connected to one of the source and drain diffusion layers of the MOS transistor, a cell second contact plug connected to the first contact plug, and the cell first A cell first wiring connected to the contact plug or the cell second contact plug;
The peripheral circuit region includes one or both of a peripheral first contact plug formed in the same layer as the cell first contact plug and a peripheral second contact plug formed in the same layer as the cell second contact plug; A peripheral first wiring formed in the same layer as the cell first wiring;
The peripheral first contact plug or the peripheral second contact plug and the peripheral first wiring are opposed to each other via a first insulating film serving as a fuse insulating film, and an antifuse electrode is formed. A semiconductor device made of a metal material.
前記メモリセルの記憶素子は、前記ソース及びドレイン拡散層の他方に、前記セル第１コンタクトプラグと前記セル第２コンタクトプラグである記憶素子コンタクトプラグとを介して電気的に接続され、
前記周辺第１配線が、前記セル第１配線コンタクトプラグと同層に形成された周辺第２コンタクトプラグと共に前記アンチフューズの電極を構成する請求項７又は８に記載の半導体装置。 The cell first wiring is electrically connected to one of the source and drain diffusion layers via the cell first contact plug and the cell first wiring contact plug which is the cell second contact plug,
The memory element of the memory cell is electrically connected to the other of the source and drain diffusion layers via the cell first contact plug and the memory element contact plug which is the cell second contact plug,
9. The semiconductor device according to claim 7, wherein the first peripheral wiring forms an electrode of the antifuse together with a second peripheral contact plug formed in the same layer as the first cell wiring contact plug.
前記周辺第１コンタクトプラグが接続される周辺拡散層に接続される上部配線第２コンタクトプラグと、
前記上部配線第１及び第２コンタクトプラグ上にそれぞれ接続される周辺上部第１配線及び周辺第２配線を有し、
前記アンチフューズは、前記周辺上部第１配線及び前記周辺上部第２配線のいずれか一方に所定電圧を、他方に前記所定電圧を超える破壊耐圧以上の電圧を印加することで、前記第１絶縁膜を絶縁破壊し、前記アンチフューズを導通状態に変更可能とされる請求項１０に記載の半導体装置。 An upper wiring first contact plug connected to an electrode on the first insulating film of the antifuse;
An upper wiring second contact plug connected to a peripheral diffusion layer to which the peripheral first contact plug is connected;
A peripheral upper first wiring and a peripheral second wiring connected to the upper wiring first and second contact plugs, respectively;
The antifuse is configured to apply a predetermined voltage to one of the peripheral upper first wiring and the peripheral upper second wiring, and apply a voltage higher than a predetermined breakdown voltage exceeding the predetermined voltage to the other. The semiconductor device according to claim 10, wherein the antifuse can be changed to a conductive state.
前記セル領域において、
ＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタのソース及びドレイン拡散層のそれぞれに接続するセル第１コンタクトプラグを形成する工程と、
前記セル第１コンタクトプラグに接続するセル第２コンタクトプラグを形成する工程と、
を備え、
前記周辺回路領域において、
前記セル第１コンタクトプラグと同層に周辺第１コンタクトプラグを金属材料を用いて形成する工程と、
前記セル第２コンタクトプラグと同層に前記周辺第１コンタクトプラグ直上に周辺第２コンタクトプラグを金属材料を用いて形成する工程と、
を備え、
前記セル第１コンタクトプラグを埋め込むためのセル第１コンタクト開口部と前記周辺第１コンタクトプラグを埋め込むための周辺第１コンタクト開口部を同時に形成し、
前記セル第２コンタクトプラグを埋め込むためのセル第２コンタクト開口部と前記周辺第２コンタクトプラグを埋め込むための周辺第２コンタクト開口部を同時に形成し、
前記セル第２コンタクト開口部及び前記周辺第２コンタクト開口部を形成した後、第１絶縁膜を形成し、
前記周辺第２コンタクト開口部をマスクで保護した後、少なくとも前記セル第２コンタクト開口部底面の前記第１絶縁膜を除去し、
前記周辺第２コンタクト開口部を保護する前記マスクを除去した後、前記セル第２コンタクト開口部及び前記周辺第２コンタクト開口部内に前記セル第２コンタクトプラグ及び前記周辺第２コンタクトプラグを同時又はそれぞれ別に埋め込み形成する工程を含み、
前記周辺第１コンタクトプラグと前記周辺第２コンタクトプラグをアンチフューズの電極とし、前記第１絶縁膜をフューズ絶縁膜とするアンチフューズを形成する半導体装置の製造方法。 A method for manufacturing a semiconductor device having at least two regions, a cell region having a memory cell having a MOS transistor and a peripheral circuit region having an antifuse,
In the cell region,
Forming a MOS transistor;
Forming a cell first contact plug connected to each of the source and drain diffusion layers of the MOS transistor;
Forming a cell second contact plug connected to the cell first contact plug;
With
In the peripheral circuit region,
Forming a peripheral first contact plug in the same layer as the cell first contact plug using a metal material;
Forming a peripheral second contact plug in the same layer as the cell second contact plug directly on the peripheral first contact plug using a metal material;
With
Forming simultaneously a cell first contact opening for embedding the cell first contact plug and a peripheral first contact opening for embedding the peripheral first contact plug;
A cell second contact opening for embedding the cell second contact plug and a peripheral second contact opening for embedding the peripheral second contact plug are formed simultaneously;
After forming the cell second contact opening and the peripheral second contact opening, a first insulating film is formed,
After protecting the peripheral second contact opening with a mask, at least the first insulating film on the bottom surface of the cell second contact opening is removed,
After the mask that protects the peripheral second contact opening is removed, the cell second contact plug and the peripheral second contact plug are simultaneously or separately placed in the cell second contact opening and the peripheral second contact opening. Including a separate embedding step,
A method of manufacturing a semiconductor device, wherein an antifuse is formed using the first peripheral contact plug and the second peripheral contact plug as antifuse electrodes and the first insulating film as a fuse insulating film.
前記ＭＯＳトランジスタのソース及びドレイン拡散層の一方に電気的に接続されるセル第１配線と前記セル第１コンタクトプラグとを接続するセル第１配線コンタクトプラグと、
前記ＭＯＳトランジスタのソース及びドレイン拡散層の他方に接続される記憶素子と前記セル第１コンタクトプラグとを電気的に接続する記憶素子コンタクトプラグ、
をそれぞれ形成し、
前記周辺第２コンタクトプラグを、前記セル第１配線コンタクトプラグと前記記憶素子コンタクトプラグのいずれか一方と同層に形成する請求項１４に記載の半導体装置の製造方法。 As the cell second contact plug,
A cell first wiring contact plug for connecting the cell first wiring electrically connected to one of the source and drain diffusion layers of the MOS transistor and the cell first contact plug;
A storage element contact plug for electrically connecting a storage element connected to the other of the source and drain diffusion layers of the MOS transistor and the cell first contact plug;
Forming each
The method of manufacturing a semiconductor device according to claim 14, wherein the second peripheral contact plug is formed in the same layer as any one of the cell first wiring contact plug and the memory element contact plug.
前記セル第２コンタクト開口部及び周辺第２コンタクト開口部を形成した後であって、前記第１絶縁膜を成膜する前に、前記第１絶縁膜とは異なる第２絶縁膜で前記セル第２コンタクト開口部及び周辺第２コンタクト開口部の側壁に第２サイドウォール絶縁膜を形成する工程をさらに有し、
前記第１絶縁膜の除去を等方性エッチングにより実施して前記セル第２コンタクト開口部内の前記第１絶縁膜を除去し、前記第２サイドウォール絶縁膜を前記第２コンタクト開口部内に残存させる請求項１５に記載の半導体装置の製造方法。 The peripheral second contact plug is formed in the same layer as the storage element contact plug,
After forming the cell second contact opening and the peripheral second contact opening, and before forming the first insulating film, the second insulating film different from the first insulating film is used to form the cell A step of forming a second sidewall insulating film on the sidewalls of the two contact openings and the peripheral second contact openings;
The first insulating film is removed by isotropic etching to remove the first insulating film in the cell second contact opening, and the second sidewall insulating film is left in the second contact opening. The method for manufacturing a semiconductor device according to claim 15.
前記セル領域において、
ＭＯＳトランジスタを形成する工程と、
前記ＭＯＳトランジスタのソース及びドレイン拡散層のそれぞれに接続するセル第１コンタクトプラグを形成する工程と、
前記セル第１コンタクトプラグの少なくとも１つに接続するセル第２コンタクトプラグを形成する工程と、
前記セル第１コンタクトプラグ又はセル第２コンタクトプラグ上に接続されるセル第１配線を形成する工程と
を備え、
前記周辺回路領域において、
前記セル第１コンタクトプラグと同層に周辺第１コンタクトプラグを金属材料を用いて形成する工程と、前記セル第２コンタクトプラグと同層に周辺第２コンタクトプラグを金属材料を用いて形成する工程のいずれか一方又は両方の工程と、
前記セル第１配線を形成する前に、前記周辺第１コンタクトプラグ又は周辺第２コンタクトプラグの上面を少なくとも覆うフューズ絶縁膜となる第１絶縁膜を形成する工程と、
前記セル第１配線と同時に周辺第１配線を形成する工程と、を備え、
前記第１絶縁膜上に前記周辺第１配線を形成することで、前記周辺第１コンタクトプラグ又は前記周辺第２コンタクトプラグのいずれか一方と前記周辺第１配線をアンチフューズの電極とする半導体装置の製造方法。 A method for manufacturing a semiconductor device having at least two regions, a cell region having a memory cell having a MOS transistor and a peripheral circuit region having an antifuse,
In the cell region,
Forming a MOS transistor;
Forming a cell first contact plug connected to each of the source and drain diffusion layers of the MOS transistor;
Forming a cell second contact plug connected to at least one of the cell first contact plugs;
Forming a cell first wiring connected on the cell first contact plug or the cell second contact plug,
In the peripheral circuit region,
Forming a peripheral first contact plug in the same layer as the cell first contact plug using a metal material; and forming a peripheral second contact plug in the same layer as the cell second contact plug using a metal material. One or both of the steps,
Forming a first insulating film serving as a fuse insulating film covering at least an upper surface of the peripheral first contact plug or the peripheral second contact plug before forming the cell first wiring;
Forming a peripheral first wiring simultaneously with the cell first wiring,
By forming the peripheral first wiring on the first insulating film, either the peripheral first contact plug or the peripheral second contact plug and the peripheral first wiring serve as an antifuse electrode. Manufacturing method.
前記ソース及びドレイン拡散層の一方に接続するセル第１コンタクトプラグと接続するセル第１配線コンタクトプラグを形成する工程と、
前記ソース及びドレイン拡散層の他方に接続するセル第１コンタクトプラグと接続する記憶素子コンタクトプラグを形成する工程、
を含み、
前記周辺第２コンタクトプラグを前記セル第１配線コンタクトプラグと同層に形成し、
前記第１絶縁膜を前記周辺第２コンタクトプラグの上面を覆うように形成し、
前記セル第１配線と前記周辺第１配線を同時に形成する際に、前記セル第１配線を前記セル第１配線コンタクトプラグと接続するように配置し、前記周辺第１配線を前記第１絶縁膜を介して前記第２コンタクトプラグの上面と対向するように配置する、請求項１８に記載の半導体装置の製造方法。 The step of forming the cell second contact plug includes:
Forming a cell first wiring contact plug connected to a cell first contact plug connected to one of the source and drain diffusion layers;
Forming a memory element contact plug connected to a cell first contact plug connected to the other of the source and drain diffusion layers;
Including
Forming the peripheral second contact plug in the same layer as the cell first wiring contact plug;
Forming the first insulating film so as to cover an upper surface of the peripheral second contact plug;
When forming the cell first wiring and the peripheral first wiring at the same time, the cell first wiring is arranged to be connected to the cell first wiring contact plug, and the peripheral first wiring is connected to the first insulating film. The method of manufacturing a semiconductor device according to claim 18, wherein the semiconductor device is disposed so as to face an upper surface of the second contact plug via a gap.
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