JP2012059341A

JP2012059341A - Semiconductor storage device

Info

Publication number: JP2012059341A
Application number: JP2010204802A
Authority: JP
Inventors: Keiichi Kushida; 桂一櫛田; Fumihiko Tachibana; 文彦橘
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-09-13
Filing date: 2010-09-13
Publication date: 2012-03-22

Abstract

PROBLEM TO BE SOLVED: To boost a replica word line for selecting a replica cell and a word line for selecting a memory cell by using voltage having a certain difference.SOLUTION: The semiconductor storage device includes a drive voltage supply circuit 10, a replica word line driver 20, a replica word line WLd, a replica cell array 21, a replica bit line REP-BL, a sense amplifier enable output circuit 23, a word line driver 30, word lines WL<0>to WL<m>, a memory cell array 31, bit lines BL and BLB, and a sense amplifier 33.

Description

本発明の実施形態は、半導体記憶装置、特にＳＲＡＭのセンスアンプのタイミングを律する回路に関するものである。 Embodiments described herein relate generally to a semiconductor memory device, and more particularly to a circuit that regulates the timing of an SRAM sense amplifier.

ＳＲＡＭのセンスアンプのタイミングを律するためにレプリカセルの電流を用いることが行われている。（特許文献１）。 In order to regulate the timing of the SRAM sense amplifier, the current of the replica cell is used. (Patent Document 1).

しかしながら、特許文献１に開示された方法では、電源電圧を変えた場合のＳＲＡＭセルの動作ばらつきまでは考慮していない問題があった。 However, the method disclosed in Patent Document 1 has a problem in that it does not take into account variations in the operation of the SRAM cell when the power supply voltage is changed.

特開２００９−２６６３９９号公報JP 2009-266399 A

そこで、本発明の目的は、電源電圧を変えた場合の、ＳＲＡＭセルの動作ばらつきを補正したセンスアンプのタイミングを律する回路を提供することである。 SUMMARY OF THE INVENTION An object of the present invention is to provide a circuit that regulates the timing of a sense amplifier that corrects variations in the operation of SRAM cells when the power supply voltage is changed.

本発明の一態様によれば、外部からの信号に応じて第１の電圧を用いて駆動電圧を出力する駆動電圧供給回路と、前記駆動電圧供給回路と第２の電圧との間に接続され前記駆動電圧が供給されて第１の選択信号に応じてレプリカワード線を所定の値に昇圧するレプリカワード線駆動ドライバと、前記第１の電位にプリチャージされるレプリカビット線と前記レプリカワード線とに接続され前記所定の値に応じたレプリカセル電流を前記レプリカビット線に出力するレプリカセルアレイと、前記レプリカビット線に接続され前記レプリカセル電流に応じてセンスアンプイネーブル信号を出力するセンスアンプイネーブル出力回路と、前記第１の電圧と前記第２の電圧との間に接続され第２の選択信号に応じてワード線を昇圧する複数のワード線駆動ドライバと、前記第１の電位にプリチャージされる第１のビット線および第２のビット線と前記複数のワード線駆動ドライバとに接続されるメモリセルアレイと、前記第１のビット線および前記第２のビット線に接続され前記センスアンプイネーブル信号に応じて前記メモリセルアレイから前記第１のビット線または前記第２のビット線上に読み出された信号を増幅する複数のセンスアンプとを有する半導体記憶装置を提供する。 According to one aspect of the present invention, a drive voltage supply circuit that outputs a drive voltage using a first voltage in response to an external signal is connected between the drive voltage supply circuit and the second voltage. A replica word line driver that boosts a replica word line to a predetermined value in response to a first selection signal when supplied with the drive voltage, a replica bit line that is precharged to the first potential, and the replica word line And a replica cell array that outputs a replica cell current according to the predetermined value to the replica bit line, and a sense amplifier enable that is connected to the replica bit line and outputs a sense amplifier enable signal according to the replica cell current An output circuit and a plurality of word lines connected between the first voltage and the second voltage and boosting the word line according to a second selection signal A dynamic cell array; a memory cell array connected to the first and second bit lines precharged to the first potential and the plurality of word line driver; the first bit line and the memory cell array; A semiconductor having a plurality of sense amplifiers connected to a second bit line and amplifying signals read from the memory cell array onto the first bit line or the second bit line in response to the sense amplifier enable signal; A storage device is provided.

本発明の実施形態によれば、電源電圧を変えた場合において、ＳＲＡＭのセンスアンプのタイミングを律することが可能となる。 According to the embodiment of the present invention, it is possible to regulate the timing of the SRAM sense amplifier when the power supply voltage is changed.

図１は、本発明の第１実施形態に係る半導体記憶装置の概略構成を示すブロック図である。FIG. 1 is a block diagram showing a schematic configuration of the semiconductor memory device according to the first embodiment of the present invention. 図２は、本発明の第１実施形態に係るレプリカセルの概略構成を示す図である。FIG. 2 is a diagram showing a schematic configuration of the replica cell according to the first embodiment of the present invention. 図３は、本発明の第１実施形態に係るメモリセルの概略構成を示す図である。FIG. 3 is a diagram showing a schematic configuration of the memory cell according to the first embodiment of the present invention. 図４は、本発明の第１実施形態に係るレプリカワード線駆動ドライバおよびワード線駆動ドライバの概略構成を示す図である。FIG. 4 is a diagram showing a schematic configuration of the replica word line drive driver and the word line drive driver according to the first embodiment of the present invention. 図５は、本発明の第１実施形態に係るセンスアンプの概略構成を示す図である。FIG. 5 is a diagram showing a schematic configuration of the sense amplifier according to the first embodiment of the present invention. 図６は、本発明の第１実施形態に係る駆動電圧供給回路の概略構成を示す図である。FIG. 6 is a diagram showing a schematic configuration of the drive voltage supply circuit according to the first embodiment of the present invention. 図７は、本発明の第１実施形態に係る駆動電圧供給回路のセル電流の出現確率を示す分布図である。FIG. 7 is a distribution diagram showing the appearance probability of the cell current in the drive voltage supply circuit according to the first embodiment of the present invention.

以下、本発明の実施形態に係る回路について図面を参照しながら説明する。 Hereinafter, a circuit according to an embodiment of the present invention will be described with reference to the drawings.

（第１実施形態）
図１は、本発明の第１実施形態に係る駆動電圧供給回路が適用された半導体記憶装置１の概略構成を示すブロック図である。尚、本実施形態の半導体記憶装置１は、ＳＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）である。 (First embodiment)
FIG. 1 is a block diagram showing a schematic configuration of a semiconductor memory device 1 to which a drive voltage supply circuit according to a first embodiment of the present invention is applied. The semiconductor memory device 1 of this embodiment is an SRAM (Synchronous Random Access Memory).

図１において、半導体記憶装置１には、駆動電圧供給回路１０、レプリカワード線駆動ドライバ２０、レプリカセルアレイ２１、センスアンプイネーブル出力回路２２、ワード線駆動ドライバ３０、メモリセルアレイ３１、センスアンプ３３が設けられている。 In FIG. 1, the semiconductor memory device 1 includes a drive voltage supply circuit 10, a replica word line drive driver 20, a replica cell array 21, a sense amplifier enable output circuit 22, a word line drive driver 30, a memory cell array 31, and a sense amplifier 33. It has been.

ここで、レプリカセルアレイ２１は複数のレプリカセル２２を有する。複数のレプリカセル２２にはレプリカワード線ＷＬｄが接続される。このレプリカセル２２の個数は任意に決めることができる。例えば、後に説明するレプリカセル出力電流Ｉ−ＲＥＰに応じて、レプリカセル２２の個数を決める。 Here, the replica cell array 21 has a plurality of replica cells 22. The replica word line WLd is connected to the plurality of replica cells 22. The number of replica cells 22 can be arbitrarily determined. For example, the number of replica cells 22 is determined according to a replica cell output current I-REP described later.

ここで、図２に示されるように、レプリカセル２２は、一対の駆動トランジスタＲＥＰ−Ｄ１、ＲＥＰ−Ｄ２、一対の負荷トランジスタＲＥＰ−Ｌ１、ＲＥＰ−Ｌ２、一対の伝送トランジスタＲＥＰ−Ｆ１、ＲＥＰ−Ｆ２が設けられる。なお、負荷トランジスタＲＥＰ−Ｌ１、ＲＥＰ−Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＲＥＰ−Ｄ１、ＲＥＰ−Ｄ２および伝送トランジスタＲＥＰ−Ｆ１、ＲＥＰ−Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。負荷トランジスタＲＥＰ−Ｌ１とＲＥＰ−Ｌ２のソースには電源電圧ＶＤＤ（第１の電源）が接続される。駆動トランジスタＲＥＰ−Ｄ１とＲＥＰ−Ｄ２のソースにはグランド電圧ＶＳＳ（第２の電源）が接続される。 Here, as shown in FIG. 2, the replica cell 22 includes a pair of drive transistors REP-D1, REP-D2, a pair of load transistors REP-L1, REP-L2, a pair of transmission transistors REP-F1, REP-. F2 is provided. Note that P-channel field effect transistors are used as load transistors REP-L1 and REP-L2, and N-channel field effect transistors are used as drive transistors REP-D1 and REP-D2 and transmission transistors REP-F1 and REP-F2. Can do. A power supply voltage VDD (first power supply) is connected to the sources of the load transistors REP-L1 and REP-L2. A ground voltage VSS (second power supply) is connected to the sources of the drive transistors REP-D1 and REP-D2.

駆動トランジスタＲＥＰ−Ｄ１と負荷トランジスタＲＥＰ−Ｌ１とは互いに直列接続され、第１のＣＭＯＳインバータが構成される。駆動トランジスタＲＥＰ−Ｄ２と負荷トランジスタＲＥＰ−Ｌ２とは互いに直列接続され、第２のＣＭＯＳインバータが構成される。そして、これら一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成される。そして、レプリカワード線ＷＬｄが伝送トランジスタＲＥＰ−Ｆ２のゲートに接続される。以上のフリップフロップの構成に基づき、駆動トランジスタＲＥＰ−Ｄ１のドレインと負荷トランジスタＲＥＰ−Ｌ１のドレインとの接続点は記憶ノードＲＥＰ−ｎを構成し、駆動トランジスタＲＥＰ−Ｄ２のドレインと負荷トランジスタＲＥＰ−Ｌ２のドレインとの接続点は記憶ノードＲＥＰ−ｎｂを構成する。ここで、レプリカセル２２には常時“１（略電源電圧ＶＤＤと同一）”の信号が保持される。尚、負荷トランジスタＲＥＰ−Ｌ１および駆動トランジスタＲＥＰ−Ｄ１のゲートを０にすることで、レプリカセル２２へ、１が書き込まれる。 The drive transistor REP-D1 and the load transistor REP-L1 are connected in series to constitute a first CMOS inverter. The drive transistor REP-D2 and the load transistor REP-L2 are connected in series to constitute a second CMOS inverter. A flip-flop is formed by cross-coupling the outputs and inputs of the pair of CMOS inverters. The replica word line WLd is connected to the gate of the transmission transistor REP-F2. Based on the configuration of the flip-flop described above, the connection point between the drain of the drive transistor REP-D1 and the drain of the load transistor REP-L1 forms a storage node REP-n, and the drain of the drive transistor REP-D2 and the load transistor REP- A connection point with the drain of L2 forms a storage node REP-nb. Here, the replica cell 22 always holds a signal of “1 (substantially the same as the power supply voltage VDD)”. Note that 1 is written to the replica cell 22 by setting the gates of the load transistor REP-L1 and the drive transistor REP-D1 to 0.

また、伝送トランジスタＲＥＰ−Ｆ１のゲートおよびドレインはグランド電圧ＶＳＳに接続される。レプリカワード線ＷＬｄは伝送トランジスタＲＥＰ−Ｆ２のゲートに接続される。レプリカビット線ＲＥＰ−ＢＬは、伝送トランジスタＲＥＰ−Ｆ２を介して、駆動トランジスタＲＥＰ−Ｄ１のゲート、負荷トランジスタＲＥＰ−Ｌ１のゲート、駆動トランジスタＲＥＰ−Ｄ２のドレインおよび負荷トランジスタＲＥＰ−Ｌ２のドレインに接続される。 The gate and drain of the transfer transistor REP-F1 are connected to the ground voltage VSS. The replica word line WLd is connected to the gate of the transmission transistor REP-F2. The replica bit line REP-BL is connected to the gate of the drive transistor REP-D1, the gate of the load transistor REP-L1, the drain of the drive transistor REP-D2, and the drain of the load transistor REP-L2 through the transmission transistor REP-F2. Is done.

メモリセルアレイ３１は複数のメモリセル３２を有し、ロウ方向およびカラム方向にマトリックス状に配置されている。メモリセルアレイ３１には、メモリセル３２のロウ選択を行うワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞（ｍは２以上の整数）が接続される。 The memory cell array 31 has a plurality of memory cells 32 and is arranged in a matrix in the row direction and the column direction. The memory cell array 31 is connected to word lines WL <0> to WL <m> (m is an integer of 2 or more) for performing row selection of the memory cell 32.

次に、図３に示されるように、メモリセル３２は、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２が設けられる。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。負荷トランジスタＬ１とＬ２のソースには電源電圧ＶＤＤ（第１の電源）が接続される。駆動トランジスタＤ１とＤ２のソースにはグランド電圧ＶＳＳ（第２の電源）が接続される。 Next, as shown in FIG. 3, the memory cell 32 is provided with a pair of drive transistors D1 and D2, a pair of load transistors L1 and L2, and a pair of transmission transistors F1 and F2. As the load transistors L1 and L2, P-channel field effect transistors, drive transistors D1 and D2, and N-channel field effect transistors can be used as the transmission transistors F1 and F2. A power supply voltage VDD (first power supply) is connected to the sources of the load transistors L1 and L2. A ground voltage VSS (second power supply) is connected to the sources of the drive transistors D1 and D2.

駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続され、第３のＣＭＯＳインバータが構成される。駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続され、第４のＣＭＯＳインバータが構成される。そして、これら一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成される。そして、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞のうちのいずれかのひとつのワード線が、伝送トランジスタＦ１およびＦ２のゲートに接続される。以上のフリップフロップの構成に基づき、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインとの接続点は記憶ノードｎを構成し、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインとの接続点は記憶ノードｎｂを構成する。 The drive transistor D1 and the load transistor L1 are connected in series with each other to constitute a third CMOS inverter. The drive transistor D2 and the load transistor L2 are connected in series with each other to constitute a fourth CMOS inverter. A flip-flop is formed by cross-coupling the outputs and inputs of the pair of CMOS inverters. One of the word lines WL <0> to WL <m> is connected to the gates of the transmission transistors F1 and F2. Based on the configuration of the flip-flop described above, the connection point between the drain of the drive transistor D1 and the drain of the load transistor L1 forms a storage node n, and the connection point between the drain of the drive transistor D2 and the drain of the load transistor L2 is a storage node. nb is configured.

また、ビット線ＢＬは、伝送トランジスタＦ１を介して、駆動トランジスタＤ２のゲート、負荷トランジスタＬ２のゲート、駆動トランジスタＤ１のドレインおよび負荷トランジスタＬ１のドレインに接続される。また、ビット線ＢＬＢは、伝送トランジスタＦ２を介して、駆動トランジスタＤ２のドレイン、負荷トランジスタＬ２のドレイン、駆動トランジスタＤ１のゲートおよび負荷トランジスタＬ１のゲートに接続される。 The bit line BL is connected to the gate of the driving transistor D2, the gate of the load transistor L2, the drain of the driving transistor D1, and the drain of the load transistor L1 through the transmission transistor F1. The bit line BLB is connected to the drain of the driving transistor D2, the drain of the load transistor L2, the gate of the driving transistor D1, and the gate of the load transistor L1 through the transmission transistor F2.

レプリカワード線駆動ドライバ２０は、図示しないロウデコーダから出力された選択信号に応じて、レプリカワード線ＷＬｄを駆動する。この駆動するとは、所定値の電圧を出力することであり、本実施形態では、レプリカワード線駆動ドライバ２０は所定値のレプリカワード線駆動電圧を出力する。尚、このレプリカワード線駆動電圧は、電源電圧ＶＤＤよりも小さい場合や、電源電圧ＶＤＤよりも大きい場合でも用いることができる。ワード線駆動ドライバ３０は、ワード線の本数ｍに応じて複数設けられる。そして、ワード線駆動ドライバ３０は、図示しないロウデコーダから出力された選択信号に応じて、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞を個別に駆動する。 The replica word line drive driver 20 drives the replica word line WLd in accordance with a selection signal output from a row decoder (not shown). This driving means outputting a voltage having a predetermined value, and in this embodiment, the replica word line driving driver 20 outputs a replica word line driving voltage having a predetermined value. The replica word line drive voltage can be used even when it is lower than the power supply voltage VDD or higher than the power supply voltage VDD. A plurality of word line drive drivers 30 are provided according to the number m of word lines. Then, the word line driver 30 individually drives the word lines WL <0> to WL <m> according to a selection signal output from a row decoder (not shown).

また、図４に示されるように、レプリカワード線駆動ドライバ２０およびワード線駆動ドライバ３０は、インバータ構造を有し、Ｐチャンネル電界効果トランジスタＭ２１およびＮチャンネル電界効果トランジスタＭ２２が設けられる。そして、Ｐチャンネル電界効果トランジスタＭ２１およびＮチャンネル電界効果トランジスタＭ２２は互いに直列接続され、Ｐチャンネル電界効果トランジスタＭ２１のドレインおよびＮチャンネル電界効果トランジスタＭ２２のドレインはレプリカワード線ＷＬｄもしくはワード線ＷＬ＜０＞〜＜ｍ＞に接続されている。また、Ｐチャンネル電界効果トランジスタＭ２１のゲートおよびＮチャンネル電界効果トランジスタＭ２２のゲートは共通に接続されている。このゲートの共通接続点は、図示されないロウデコーダからの選択信号が入力される。 As shown in FIG. 4, the replica word line driver 20 and the word line driver 30 have an inverter structure, and are provided with a P-channel field effect transistor M21 and an N-channel field effect transistor M22. The P-channel field effect transistor M21 and the N-channel field effect transistor M22 are connected in series, and the drain of the P-channel field effect transistor M21 and the drain of the N-channel field effect transistor M22 are the replica word line WLd or the word line WL <0>. To <m>. The gate of the P-channel field effect transistor M21 and the gate of the N-channel field effect transistor M22 are connected in common. A selection signal from a row decoder (not shown) is input to the common connection point of the gates.

ここで、レプリカワード線駆動ドライバ２０においては、Ｐチャンネル電界効果トランジスタＭ２１のソースには、電圧供給回路１０が接続される。ここで、電圧供給回路１０は、電源電圧ＶＤＤを用いてレプリカ電圧ＶＤＤ−ＲＥＰを出力する。従って、レプリカワード線駆動ドライバ２０のＰチャンネル電界効果トランジスタＭ２１のソースには、レプリカ電圧ＶＤＤ−ＲＥＰが印加される。尚、この電圧供給回路１０の構造は後に詳述する。また、レプリカワード線駆動ドライバ２０においてはＮチャンネル電界効果トランジスタＭ２２のソースにはグランド電圧ＶＳＳが接続される。 Here, in the replica word line driver 20, the voltage supply circuit 10 is connected to the source of the P-channel field effect transistor M21. Here, the voltage supply circuit 10 outputs the replica voltage VDD-REP using the power supply voltage VDD. Accordingly, the replica voltage VDD-REP is applied to the source of the P-channel field effect transistor M21 of the replica word line drive driver 20. The structure of the voltage supply circuit 10 will be described in detail later. In the replica word line driver 20, the ground voltage VSS is connected to the source of the N-channel field effect transistor M22.

一方、ワード線駆動ドライバ３０においては、Ｐチャンネル電界効果トランジスタＭ２１のソースには電源電圧ＶＤＤが接続され、Ｎチャンネル電界効果トランジスタＭ２２のソースにはグランド電圧ＶＳＳが接続される。尚、本実施形態では、ワード線駆動ドライバ３０においては、Ｐチャンネル電源効果トランジスタＭ２１のソースに電源電圧ＶＤＤに接続される構成を有するが、特に電源電圧ＶＤＤに限定する必要は無く、グランド電圧ＶＳＳよりも大きい電圧に接続される構成を有していても構わない。 On the other hand, in the word line drive driver 30, the power supply voltage VDD is connected to the source of the P-channel field effect transistor M21, and the ground voltage VSS is connected to the source of the N-channel field effect transistor M22. In the present embodiment, the word line driver 30 has a configuration in which the source of the P-channel power supply effect transistor M21 is connected to the power supply voltage VDD. However, the word line driver 30 need not be limited to the power supply voltage VDD, and the ground voltage VSS. You may have the structure connected to a voltage larger than this.

センスアンプイネーブル出力回路２３は、レプリカビット線ＲＥＰ−ＢＬに接続され、センスアンプイネーブル信号ＳＡＥを出力する。本実施形態では、センスアンプイネーブル駆動回路２３はインバータ構成であり、レプリカビット線ＲＥＰ−ＢＬ上に流れるレプリカセル電流ＲＥＰ−Ｉに応じたタイミングで、グランド電圧ＶＳＳより大きい信号としてセンスアンプイネーブル信号ＳＡＥを出力する。 The sense amplifier enable output circuit 23 is connected to the replica bit line REP-BL and outputs a sense amplifier enable signal SAE. In the present embodiment, the sense amplifier enable drive circuit 23 has an inverter configuration, and at a timing according to the replica cell current REP-I flowing on the replica bit line REP-BL, the sense amplifier enable signal SAE is a signal larger than the ground voltage VSS. Is output.

センスアンプ３３は、メモリセル３２からビット線ＢＬ、ＢＬＢ上に読み出された信号に基づいて、メモリセル３２に記憶されているデータを検知する。この検知するとは、所定の期間、メモリセル３２に記憶されているデータを増幅し、保持することである。また、センスアンプ３３は、センスアンプイネーブル出力回路２３に接続され、センスアンプイネーブル信号ＳＡＥが入力される。尚、この所定の期間は、センスアンプイネーブル信号ＳＡＥに応じて決まる。 The sense amplifier 33 detects data stored in the memory cell 32 based on signals read from the memory cell 32 onto the bit lines BL and BLB. This detection is to amplify and hold the data stored in the memory cell 32 for a predetermined period. The sense amplifier 33 is connected to the sense amplifier enable output circuit 23 and receives the sense amplifier enable signal SAE. The predetermined period is determined according to the sense amplifier enable signal SAE.

このセンスアンプ３３は、例えば、図５に示されるような構造を有する。すなわち、一対の駆動トランジスタＳＡ−Ｄ１およびＳＡ−Ｄ２、一対の負荷トランジスタＳＡ−Ｌ１およびＳＡ−Ｌ２、スイッチングトランジスタＳＡ−ＳＷが設けられる。なお、負荷トランジスタＳＡ−Ｌ１およびＳＡ−Ｌ２としてはＰチャンネル電界効果トランジスタを用いることが出来る。駆動トランジスタＳＡ−Ｄ１およびＳＡ−Ｄ２、スイッチングトランジスタＳＡ−ＳＷとしては、Ｎチャンネル電界効果トランジスタを用いることができる。 The sense amplifier 33 has a structure as shown in FIG. 5, for example. That is, a pair of drive transistors SA-D1 and SA-D2, a pair of load transistors SA-L1 and SA-L2, and a switching transistor SA-SW are provided. P-channel field effect transistors can be used as the load transistors SA-L1 and SA-L2. N-channel field effect transistors can be used as the drive transistors SA-D1 and SA-D2 and the switching transistor SA-SW.

負荷トランジスタＳＡ−Ｌ１のソースには電源電圧ＶＤＤが入力される。駆動トランジスタＳＡ−Ｄ１のドレインと負荷トランジスタＳＡ−Ｌ１のドレインとが接続される。駆動トランジスタＳＡ−Ｄ１のゲートと負荷トランジスタＳＡ−Ｌ１のゲートとが接続される。すなわち、駆動トランジスタＳＡ−Ｄ１と負荷トランジスタＳＡ−Ｌ１とが互いに直列接続されることでＣＭＯＳインバータが構成される。同様に、負荷トランジスタＳＡ−Ｌ２のソースには電源電圧ＶＤＤが入力される。駆動トランジスタＳＡ−Ｄ２のドレインと負荷トランジスタＳＡ−Ｌ２のドレインとが接続される。駆動トランジスタＳＡ−Ｄ２のゲートと負荷トランジスタＳＡ−Ｌ２のゲートとが接続される。すなわち、駆動トランジスタＳＡ−Ｄ２と負荷トランジスタＳＡ−Ｌ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成される。 The power supply voltage VDD is input to the source of the load transistor SA-L1. The drain of the driving transistor SA-D1 and the drain of the load transistor SA-L1 are connected. The gate of the drive transistor SA-D1 and the gate of the load transistor SA-L1 are connected. That is, the driving transistor SA-D1 and the load transistor SA-L1 are connected in series to each other to constitute a CMOS inverter. Similarly, the power supply voltage VDD is input to the source of the load transistor SA-L2. The drain of the driving transistor SA-D2 and the drain of the load transistor SA-L2 are connected. The gate of the drive transistor SA-D2 and the gate of the load transistor SA-L2 are connected. That is, the drive transistor SA-D2 and the load transistor SA-L2 are connected in series to each other to constitute a CMOS inverter. A flip-flop is formed by cross-coupling the outputs and inputs of the pair of CMOS inverters.

また、駆動トランジスタＳＡ−Ｄ１のドレインと負荷トランジスタＳＡ−Ｌ１のドレインとの共通接続点、および、駆動トランジスタＳＡ−Ｄ２のゲートと負荷トランジスタＳＡ−Ｌ２のゲートの共通接続点はビット線ＢＬに接続される。同様に、駆動トランジスタＳＡ−Ｄ２のドレインと負荷トランジスタＳＡ−Ｌ２のドレインとの共通接続点、および、駆動トランジスタＳＡ−Ｄ１のゲートと負荷トランジスタＳＡ−Ｌ１のゲートとの共通接続点はビット線ＢＬＢに接続される。 The common connection point between the drain of the drive transistor SA-D1 and the drain of the load transistor SA-L1, and the common connection point of the gate of the drive transistor SA-D2 and the gate of the load transistor SA-L2 are connected to the bit line BL. Is done. Similarly, the common connection point between the drain of the driving transistor SA-D2 and the drain of the load transistor SA-L2, and the common connection point between the gate of the driving transistor SA-D1 and the gate of the load transistor SA-L1 are bit lines BLB. Connected to.

また、駆動トランジスタＳＡ−Ｄ１のソース、および、駆動トランジスタＳＡ−Ｄ２のソースにはスイッチングトランジスタＳＡ−ＳＷのドレインが接続される。スイッチングトランジスタＳＡ−ＳＷのソースにはグランド電圧ＶＳＳが入力される。そして、スイッチングトランジスタＳＡ−ＳＷのゲートにはセンスアンプイネーブル信号ＳＡＥが入力される。従って、センスアンプイネーブル信号ＳＡＥがグランドＶＳＳより高い電圧の場合に導通し（ハイイネーブル）、ビット線ＢＬ、ＢＬＢから入力された信号が増幅されて、保持される。 The drain of the switching transistor SA-SW is connected to the source of the driving transistor SA-D1 and the source of the driving transistor SA-D2. The ground voltage VSS is input to the source of the switching transistor SA-SW. The sense amplifier enable signal SAE is input to the gate of the switching transistor SA-SW. Accordingly, the sense amplifier enable signal SAE is turned on when the voltage is higher than the ground VSS (high enable), and the signals input from the bit lines BL and BLB are amplified and held.

次に電圧供給回路１０について説明する。電圧供給回路１０は、半導体記憶装置１の外部から入力されたリードイネーブル信号ＲＥに応じて、電源電圧ＶＤＤを用いて、所定の値のレプリカ電圧ＶＤＤ−ＲＥＰをレプリカワード線駆動回路２０に印加する回路である。本実施形態では、例えば、図６に示される回路を有する。すなわち、電圧供給回路１０は、第１の抵抗Ｒ１、第２の抵抗Ｒ２、および、第１のトランジスタＮ１を有する。第１のトランジスタＮ１はＮチャンネル電界効果トランジスタを用いることができる。第１の抵抗Ｒ１および第２の抵抗Ｒ２とは直列接続され、その１端は電源電圧ＶＤＤに接続される。もう残りの１端は、第１のトランジスタＮ１のドレインに接続される。第１のトランジスタＮ１のゲートにはリードイネーブル信号ＲＥが接続される。第１のトランジスタＮ１のソースにはグランド電圧ＶＳＳが接続される。 Next, the voltage supply circuit 10 will be described. The voltage supply circuit 10 applies a replica voltage VDD-REP having a predetermined value to the replica word line drive circuit 20 using the power supply voltage VDD in accordance with the read enable signal RE input from the outside of the semiconductor memory device 1. Circuit. In the present embodiment, for example, the circuit shown in FIG. 6 is included. That is, the voltage supply circuit 10 includes a first resistor R1, a second resistor R2, and a first transistor N1. An N-channel field effect transistor can be used as the first transistor N1. The first resistor R1 and the second resistor R2 are connected in series, and one end thereof is connected to the power supply voltage VDD. The other end is connected to the drain of the first transistor N1. A read enable signal RE is connected to the gate of the first transistor N1. The ground voltage VSS is connected to the source of the first transistor N1.

ここで、第１のトランジスタＮ１は、リードイネーブル信号ＲＥが第１のトランジスタＮ１の閾値より高い電圧（オン状態）の場合に、導通する。第１のトランジスタＮ１が導通した場合に、第１の抵抗Ｒ１および第２の抵抗Ｒ２の共通接続点から、第１の抵抗Ｒ１の抵抗値と第２の抵抗Ｒ２の値に応じた分圧比に応じた電圧が出力される。すなわち、レプリカ電圧ＶＤＤ−ＲＥＰは次の式（１）の値と略等しい電圧値となる。 Here, the first transistor N1 becomes conductive when the read enable signal RE is higher in voltage (ON state) than the threshold value of the first transistor N1. When the first transistor N1 conducts, the voltage dividing ratio according to the resistance value of the first resistor R1 and the value of the second resistor R2 from the common connection point of the first resistor R1 and the second resistor R2 The corresponding voltage is output. That is, the replica voltage VDD-REP has a voltage value substantially equal to the value of the following equation (1).

ＶＤＤ−ＲＥＰ＝ＶＤＤ×Ｒ２／（Ｒ１＋Ｒ２） ……… （１）
従って、レプリカ電圧ＶＤＤ−ＲＥＰは、電源電圧ＶＤＤより低い値となる。 VDD−REP = VDD × R2 / (R1 + R2) (1)
Therefore, the replica voltage VDD-REP is lower than the power supply voltage VDD.

リードイネーブル信号ＲＥがオン状態で、レプリカワード線駆動回路２０が動作する場合は、レプリカワード線駆動回路２０の出力はレプリカ電圧ＶＤＤ−ＲＥＰと略等しくなる。次に、伝送トランジスタＲＥＰ−Ｆ２のゲートにレプリカ電圧ＶＤＤ−ＲＥＰが入力され、伝送トランジスタＲＥＰ−Ｆ２がオン状態になる。その結果、レプリカビット線ＲＥＰ−ＢＬはプリジャージされたＨｉｇｈからＬｏに遷移し、レプリカ電流ＲＥＰ−Ｉが流れる。尚、リードイネーブル信号ＲＥがオン状態であるがレプリカワード線駆動回路２０が動作しない場合（選択信号が入力されない場合）、あるいは、リードイネーブル信号ＲＥがオフ状態である場合は、レプリカワード線駆動回路２０の出力はグランド電圧ＶＳＳに略等しい。その結果、伝送トランジスタＲＥＰ−Ｆ２はオフ状態であり、レプリカビット線ＲＥＰ−ＢＬもＨｉｇｈのままで、レプリカ電流ＲＥＰ−Ｉが流れない。 When the read enable signal RE is on and the replica word line drive circuit 20 operates, the output of the replica word line drive circuit 20 becomes substantially equal to the replica voltage VDD-REP. Next, the replica voltage VDD-REP is input to the gate of the transmission transistor REP-F2, and the transmission transistor REP-F2 is turned on. As a result, the replica bit line REP-BL transits from pre-jerged High to Lo, and the replica current REP-I flows. When the read enable signal RE is on but the replica word line drive circuit 20 does not operate (when no selection signal is input) or when the read enable signal RE is off, the replica word line drive circuit The output of 20 is substantially equal to the ground voltage VSS. As a result, the transmission transistor REP-F2 is in an off state, the replica bit line REP-BL remains High, and the replica current REP-I does not flow.

次に、半導体記憶装置１の読み出し時の動作を説明する。 Next, the operation at the time of reading of the semiconductor memory device 1 will be described.

まず、リードイネーブル信号ＲＥに応じて、電圧供給回路１０から、レプリカ電圧ＶＤＤ−ＲＥＰがレプリカワード線駆動回路２０に印加される。次に、レプリカビット線ＲＥＰ−ＢＬ、ビット線ＢＬおよびＢＬＢがプリチャージされる。そして、図示されないロウデコーダにてロウ選択が行われ、選択信号が出力されて、レプリカワード線駆動回路２０がレプリカワード線ＷＬｄを駆動し、選択されたワード線駆動回路３０がワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞を駆動する。 First, the replica voltage VDD-REP is applied from the voltage supply circuit 10 to the replica word line driving circuit 20 in accordance with the read enable signal RE. Next, the replica bit line REP-BL and the bit lines BL and BLB are precharged. A row decoder (not shown) performs row selection, a selection signal is output, the replica word line driving circuit 20 drives the replica word line WLd, and the selected word line driving circuit 30 selects the word line WL <0. > To WL <m> are driven.

この駆動の際に、レプリカワード線駆動回路２０からレプリカワード線駆動電圧が出力され、レプリカワード線ＷＬｄが昇圧される。レプリカワード線ＷＬｄが昇圧されると、伝送トランジスタＲＥＰ−Ｆ２が飽和領域に入り、記憶ノードＲＥＰ−ｎ、ＲＥＰ−ｎｂがレプリカビット線ＲＥＰ−ＢＬと導通する。そして、記憶ノードＲＥＰ−ｎ、ＲＥＰ−ｎｂがレプリカレプリカビット線ＲＥＰ−ＢＬと導通すると、記憶ノードＲＥＰ−ｎ、ＲＥＰ−ｎｂの“１”の電位に応じてレプリカレプリカビット線ＲＥＰ−ＢＬの電位が変化し、レプリカレプリカビット線ＲＥＰ−ＢＬ上に、レプリカセル電流ＲＥＰ−Ｉが流れる。 During this drive, a replica word line drive voltage is output from the replica word line drive circuit 20, and the replica word line WLd is boosted. When the replica word line WLd is boosted, the transmission transistor REP-F2 enters the saturation region, and the storage nodes REP-n and REP-nb become conductive with the replica bit line REP-BL. When the storage nodes REP-n and REP-nb are electrically connected to the replica replica bit line REP-BL, the potential of the replica replica bit line REP-BL according to the potential of “1” of the storage nodes REP-n and REP-nb. Changes, and replica cell current REP-I flows on replica replica bit line REP-BL.

次にこのレプリカセル電流ＲＥＰ−Ｉに応じて、センスアンプイネーブル回路２３からセンスアンプイネーブル信号ＳＡＥが出力される時間が決まる。 Next, the time during which the sense amplifier enable signal SAE is output from the sense amplifier enable circuit 23 is determined according to the replica cell current REP-I.

同時に、ワード線ＷＬ＜０＞〜ＷＬ＜ｍ＞の電位が昇圧されると、メモリセル３２においても、伝送トランジスタＦ１、Ｆ２が飽和領域に入り、記憶ノードｎ、ｎｂがビット線ＢＬ、ＢＬＢと導通する。そして、記憶ノードｎ、ｎｂがビット線ＢＬ、ＢＬＢと導通すると、記憶ノードｎ、ｎｂの電位に応じてビット線ＢＬ、ＢＬＢの電位が変化し、選択されたメモリセル３２に記憶されたデータがセル電流Ｉｃｅｌｌとしてビット線ＢＬ、ＢＬＢにながれ、センスアンプ３４に流入する。センスアンプイネーブル信号ＳＡＥがハイに立ち上がると、センスアンプ３４が動作し、このメモリセル３２から出力された電流を検知し、いわゆる検知動作を実行する。 At the same time, when the potentials of the word lines WL <0> to WL <m> are boosted, also in the memory cell 32, the transmission transistors F1 and F2 enter the saturation region, and the storage nodes n and nb are connected to the bit lines BL and BLB. Conduct. When the storage nodes n and nb become conductive with the bit lines BL and BLB, the potentials of the bit lines BL and BLB change according to the potentials of the storage nodes n and nb, and the data stored in the selected memory cell 32 is stored. The cell current Icell flows to the bit lines BL and BLB and flows into the sense amplifier 34. When the sense amplifier enable signal SAE rises to high, the sense amplifier 34 operates to detect the current output from the memory cell 32 and execute a so-called detection operation.

ここで、ＳＲＡＭセルの読み出し性能について、本実施形態を用いて説明する。まず、レプリカセル電流ＲＥＰ−Ｉについて説明する。レプリカビット線ＲＥＰ−ＢＬＢがプリチャージされる。次に、レプリカワード線ＷＬｄが駆動され、レプリカワード線駆動電圧まで上昇した場合に、伝送トランジスタＲＥＰ−Ｆ２が導通する。ここで、レプリカセル２２は“１”の値が保持されているため、レプリカセル２２からレプリカビット線ＲＥＰ−ＢＬに電流が流れる。この電流がレプリカセル電流ＲＥＰ−Ｉである。すなわち、レプリカセル電流ＲＥＰ−Ｉとは、レプリカセル２２からレプリカビット線ＲＥＰ−ＢＬに流れる電流である。このレプリカセル電流ＲＥＰ−Ｉは、伝送トランジスタＲＥＰ−Ｆ２および駆動トランジスタＲＥＰ−Ｄ２とで決まる。本実施形態では、駆動トランジスタＲＥＰ−Ｄ２のチャネル幅が伝送トランジスタＲＥＰ−Ｆ２のチャネル幅よりも大きいため、レプリカ電流ＲＥＰ−Ｉは伝送トランジスタＲＥＰ−Ｆ２のデバイス特性により大きく依存する。すなわち、レプリカセル電流ＲＥＰ−Ｉは伝送トランジスタＲＥＰ−Ｆ２のオン電流Ｉｏｎ−ＲＥＰ−Ｆ２に依存する。 Here, the read performance of the SRAM cell will be described using this embodiment. First, the replica cell current REP-I will be described. Replica bit line REP-BLB is precharged. Next, when the replica word line WLd is driven and rises to the replica word line driving voltage, the transmission transistor REP-F2 becomes conductive. Here, since the value of “1” is held in the replica cell 22, a current flows from the replica cell 22 to the replica bit line REP-BL. This current is the replica cell current REP-I. That is, the replica cell current REP-I is a current that flows from the replica cell 22 to the replica bit line REP-BL. The replica cell current REP-I is determined by the transmission transistor REP-F2 and the driving transistor REP-D2. In this embodiment, since the channel width of the drive transistor REP-D2 is larger than the channel width of the transmission transistor REP-F2, the replica current REP-I greatly depends on the device characteristics of the transmission transistor REP-F2. That is, the replica cell current REP-I depends on the on-current Ion-REP-F2 of the transmission transistor REP-F2.

メモリセル３２からビット線ＢＬもしくはＢＬＢに流れる電流がセル電流Ｉｃｅｌｌである。セル電流Ｉｃｅｌｌは、メモリセル３２に保持されているデータに応じて、伝送トランジスタＦ１を介してビット線ＢＬに流れるか、もしくは、伝送トランジスタＦ２を介してビット線ＢＬＢにながれるか、いずれを取りうる。ここでは、説明の簡略化のため、セル電流Ｉｃｅｌｌは、伝送トランジスタＦ１を介してビット線ＢＬに流れる電流として説明する。このセル電流Ｉｃｅｌｌについても、レプリカセル電流ＲＥＰ−Ｉ同様のメカニズムである。すなわち、メモリセル３２においては、駆動トランジスタＤ１のチャネル幅が伝送トランジスタＦ１のチャネル幅よりも大きいため、セル電流Ｉｃｅｌｌは伝送トランジスタＦ１のオン電流Ｉｏｎ−Ｆ１に依存する。 A current flowing from the memory cell 32 to the bit line BL or BLB is a cell current Icell. Depending on the data held in the memory cell 32, the cell current Icell can either flow through the transmission transistor F1 to the bit line BL or flow through the transmission transistor F2 to the bit line BLB. . Here, for simplification of description, the cell current Icell is described as a current that flows through the bit line BL via the transmission transistor F1. The cell current Icell has the same mechanism as the replica cell current REP-I. That is, in the memory cell 32, since the channel width of the driving transistor D1 is larger than the channel width of the transmission transistor F1, the cell current Icell depends on the on-current Ion-F1 of the transmission transistor F1.

次に、ＳＲＡＭセルの読み出し性能はセンスアンプ３３の検知時間で決まる。例えば、セル電流Ｉｃｅｌｌが相対的に多い場合は、センスアンプ３３に流入する電流が多いことを意味する。センスアンプ３３に流入する電流が多い程、センスアンプ３３におけるデータでの検知時間が早くなる。セル電流Ｉｃｅｌｌが相対的に少ない場合は、逆にセンスアンプ３３における検知時間が長くなる。従って、ＳＲＡＭセルの読み出し性能は、セル電流Ｉｃｅｌｌと相関を有し、ひいては、伝送トランジスタＦ１のオン電流Ｉｏｎ−Ｆ１に依存する。 Next, the read performance of the SRAM cell is determined by the detection time of the sense amplifier 33. For example, when the cell current Icell is relatively large, it means that the current flowing into the sense amplifier 33 is large. The more current that flows into the sense amplifier 33, the earlier the detection time for data in the sense amplifier 33 becomes. Conversely, when the cell current Icell is relatively small, the detection time in the sense amplifier 33 becomes long. Therefore, the read performance of the SRAM cell has a correlation with the cell current Icell, and thus depends on the on-current Ion-F1 of the transmission transistor F1.

以上から、ＳＲＡＭセルの読み出し特性は、伝送トランジスタＦ１のオン電流Ｉｏｎ−Ｆ１が相対的に大きいか小さいかで決まる。 From the above, the read characteristics of the SRAM cell are determined by whether the on-current Ion-F1 of the transmission transistor F1 is relatively large or small.

ここで、ゲート電圧Ｖｇｓを印加することで発生するオン電流Ｉｏｎ（Ｖｇｓ）は一般的に以下の式で表される。 Here, the on-current Ion (Vgs) generated by applying the gate voltage Vgs is generally expressed by the following equation.

Ｉｏｎ（Ｖｇｓ） ∝ （Ｖｇｓ−Ｖｔｈ）^α ………（２）
Ｖｇｓ：トランジスタのゲートとソース間の電圧
Ｖｔｈ：トランジスタの閾値
α ：所定の係数
また、上記の閾値Ｖｔｈのばらつきは以下の式で表される。 Ion (Vgs) ∝ (Vgs−Vth) ^α (2)
Vgs: voltage between the gate and source of the transistor
Vth: threshold value of transistor
α: Predetermined coefficient The variation of the threshold value Vth is expressed by the following equation.

σＶｔｈ＝Ａｖｔ／（Ｗ×Ｌ）^１／２ ………（３）
Ａｖｔ：トランジスタ固有の係数
Ｗ：トランジスタのチャネル幅
Ｌ：トランジスタのチャネル長
Ｗ×Ｌ：トランジスタのチャネル面積
尚、Ａｖｔはデバイス固有の係数であり、例えば、デバイス製造のプロセスや酸化膜の膜厚等々で決まる固定値である。さらに、同一プロセスで形成されたデバイスであれば、このＡｖｔは略同一である。例えば、１枚のウェハーで形成されたデバイスであれば、Ａｖｔは略同一と言える。 σVth = Avt / (W × L) ^1/2 (3)
Avt: transistor specific coefficient
W: Channel width of transistor
L: channel length of transistor
W × L: Channel area of transistor Note that Avt is a device-specific coefficient, and is a fixed value determined by, for example, a device manufacturing process, an oxide film thickness, and the like. Further, if the devices are formed by the same process, this Avt is substantially the same. For example, in the case of a device formed by one wafer, it can be said that Avt is substantially the same.

ここで、デバイスの微細化の進捗に伴い、式（３）に示されるＷやＬ（或いはチャネル面積）は小さくなる。例えば、転写等のデバイス製造上の精度の影響を受けやすくなるなど、ＷやＬの相対的なばらつきも大きくなる。従って、微細化の進捗に伴い、Ｖｔｈのばらつきが大きくなり、結果としてＩｏｎのばらつきも大きくなる。ただし、Ａｖｔが略同一の条件においては、Ｖｔｈセンター値とσ値との間には一定の相関関係を有する。同様に、Ｉｏｎのセンター値とσ値との間には一定の相関関係を有する。従って、Ｉｏｎのセンター値がわかれば、σ値も推測可能である。 Here, with the progress of device miniaturization, W and L (or channel area) shown in Expression (3) become smaller. For example, relative variations in W and L also become large, such as being easily affected by device manufacturing accuracy such as transfer. Therefore, as the miniaturization progresses, the variation in Vth increases, and as a result, the variation in Ion also increases. However, under a condition where Avt is substantially the same, there is a certain correlation between the Vth center value and the σ value. Similarly, there is a certain correlation between the center value of Ion and the σ value. Therefore, if the center value of Ion is known, the σ value can also be estimated.

ＩｏｎとＶｔｈとは式（２）に示される関係を有することから、Ｖｔｈが相対的に大きいメモリセルが読み出し時間が遅いメモリセルとなる。ＳＲＡＭセルの全体の読み出し特性は読み出し時間が遅いメモリセルに合わせるため、センスアンプの読み出し時間は、この読み出し時間の遅いメモリセルに合わせた時間とすれば良い。 Since Ion and Vth have the relationship shown in Expression (2), a memory cell having a relatively large Vth is a memory cell having a slow read time. Since the entire read characteristic of the SRAM cell is adjusted to that of the memory cell having a slow read time, the read time of the sense amplifier may be set to a time corresponding to the memory cell having the slow read time.

ここで、読み出し時間の遅さを示すディレイ時間ｄｅｌａｙは、次の式で表される。 Here, the delay time delay indicating the delay of the readout time is expressed by the following equation.

ｄｅｌａｙ ∝ １／Ｉｏｎ（Ｖｇｓ） ………（４）
従って、式（４）と式（２）から、ディレイ時間ｄｅｌａｙは、次の式の関係を有することになる。 delay １／ 1 / Ion (Vgs) ……… (4)
Therefore, from the equations (4) and (2), the delay time delay has the relationship of the following equation.

ｄｅｌａｙ ∝ １／（Ｖｇｓ−Ｖｔｈ）^α ………（５）
式（５）より、Ｖｔｈがばらつきを有し、Ｖｔｈが相対的に大きい場合は、次の式で示されるｄｅｌａｙとなる。（標準偏差をσとする）
ｄｅｌａｙ ∝ １／（Ｖｇｓ−（Ｖｔｈ＋５σＶｔｈ））^α ………（６）
５σＶｔｈ：トランジスタの閾値Ｖｔｈにおける５σ相当のばらつき値
この式（６）を組み替えると、以下の式となる。 delay １／ 1 / (Vgs−Vth) ^α (5)
From equation (5), when Vth varies and Vth is relatively large, the delay is expressed by the following equation. (Standard deviation is σ)
delay １／ 1 / (Vgs− (Vth + 5σVth)) ^α (6)
5σVth: Variation value equivalent to 5σ in the threshold value Vth of the transistor. When this equation (6) is rearranged, the following equation is obtained.

ｄｅｌａｙ ∝ １／（（Ｖｇｓ−５σＶｔｈ）−Ｖｔｈ）^α ………（７）
従って、式（７）と式（２）から、ディレイ時間ｄｅｌａｙは、次の式の関係を有することになる。 delay １／ 1 / ((Vgs−5σVth) −Vth) ^α (7)
Therefore, from the equations (7) and (2), the delay time delay has the relationship of the following equation.

ｄｅｌａｙ ∝ １／Ｉｏｎ（Ｖｇｓ−５σＶｔｈ） ………（８）
この式（８）は、ディレイ時間ｄｅｌａｙは、Ｖｇｓが５σＶｔｈ相当の値低い場合のＩｏｎに反比例することを示している。 delay １／ 1 / Ion (Vgs−5σVth) (8)
This equation (8) indicates that the delay time delay is inversely proportional to Ion when Vgs is low by a value corresponding to 5σVth.

本実施形態では、センスアンプ３３の読み出し時間は、レプリカセル電流ＲＥＰ−Ｉに応じて決まる。従って、本実施形態では、レプリカセル電流ＲＥＰ−Ｉが、この式（８）で示されるＩｏｎになるように構成する。レプリカ電流ＲＥＰ−Ｉは、レプリカセル２２の伝送トランジスタＲＥＰ−Ｆ２と駆動トランジスタＲＥＰ−Ｄ２とで決まる。一般に、ＳＲＡＭにおいては、伝送トランジスタＲＥＰ−Ｆ２に比べて、駆動トランジスタＲＥＰ−Ｄ２のトランジスタサイズ（チャネル幅Ｗ×チャネル長Ｌ）が大きくなるように構成する。従って、レプリカ電流ＲＥＰ−Ｉは伝送トランジスタＲＥＰ−Ｆ２でその上限が決まる。すなわち、伝送トランジスタＲＥＰ−Ｆ２のＶｇｓが５σＶｔｈ低い値になるように構成すれば良い。 In the present embodiment, the read time of the sense amplifier 33 is determined according to the replica cell current REP-I. Therefore, in the present embodiment, the replica cell current REP-I is configured to be Ion represented by the equation (8). The replica current REP-I is determined by the transmission transistor REP-F2 and the drive transistor REP-D2 of the replica cell 22. In general, the SRAM is configured such that the transistor size (channel width W × channel length L) of the drive transistor REP-D2 is larger than that of the transmission transistor REP-F2. Therefore, the upper limit of the replica current REP-I is determined by the transmission transistor REP-F2. That is, the Vgs of the transmission transistor REP-F2 may be configured to be a value lower by 5σVth.

伝送トランジスタＲＥＰ−Ｆ２のソースにはレプリカビット線ＲＥＰ−ＢＬが接続されており、伝送トランジスタＲＥＰ−Ｆ２のゲートにはレプリカワード線ＷＬｄが接続されている。従って、Ｖｇｓはプリチャージされたレプリカビット線ＲＥＰ−ＢＬの電圧とレプリカワード線ＷＬｄに印加されるレプリカ駆動電圧ＶＤＤ−ＲＥＰとの差である。本実施形態では、駆動電圧供給回路１０における第１の抵抗Ｒ１と第２の抵抗Ｒ２との分圧比を調整し、レプリカ駆動電圧ＶＤＤ−ＲＥＰがＶＤＤ−５σＶｔｈとなるように構成している。具体的には式（１）を用いて、式（９）となるように構成する。従って、センスアンプ３３の読み出し時間を、最も読み出し速度の遅いメモリセル３２に合わせた時間になるように実現することが可能になる。 A replica bit line REP-BL is connected to the source of the transmission transistor REP-F2, and a replica word line WLd is connected to the gate of the transmission transistor REP-F2. Therefore, Vgs is a difference between the voltage of the precharged replica bit line REP-BL and the replica driving voltage VDD-REP applied to the replica word line WLd. In the present embodiment, the voltage dividing ratio between the first resistor R1 and the second resistor R2 in the drive voltage supply circuit 10 is adjusted so that the replica drive voltage VDD-REP becomes VDD-5σVth. Specifically, using the formula (1), it is configured to be the formula (9). Accordingly, it is possible to realize the read time of the sense amplifier 33 so as to match the time of the memory cell 32 having the slowest read speed.

ＶＤＤ×Ｒ２／（Ｒ１＋Ｒ２）＝ＶＤＤ−５σＶｔｈ ……… （９）
以上に示す通り、本実施形態の半導体記憶装置１について、図面を用いて説明したが、次の効果を有する。まず、従来の半導体記憶装置のセンスアンプの動作タイミングは、図７に示すレプリカセル電流のセンター値を用いていた。しかしながら、このセンター値は動作電圧で異なり、またそのばらつきも考慮しないものとなっていた。例えば、図７に示すように、ＶＤＤ＝１．１Ｖで−５σの値としたとしても、ＶＤＤ＝０．９Ｖでは、むしろ＋５σ近傍の良い値であり、ＶＤＤ＝０．９Ｖにおける−５σであるワースト値を考慮しない値であった。この結果、ＶＤＤ＝０．９Ｖにおける−５σであるワースト値を読み出すには早いタイミングとなるため、読み出しエラーとなるものであった。本実施形態では、レプリカワード線を駆動する電圧を変えることで、このセンスするタイミングを遅くしている。メモリセルに応じた擬似的にタイミングとし、十分なセンス時間を確保することが可能であり、さらには、読み出しタイミングの早いセルの動作も最適化することが出来る。 VDD × R2 / (R1 + R2) = VDD−5σVth (9)
As described above, the semiconductor memory device 1 of the present embodiment has been described with reference to the drawings, and has the following effects. First, the operation timing of the sense amplifier of the conventional semiconductor memory device uses the center value of the replica cell current shown in FIG. However, this center value differs depending on the operating voltage, and its variation is not taken into consideration. For example, as shown in FIG. 7, even if VDD = 1.1V and a value of −5σ is set, VDD = 0.9V is rather a good value near + 5σ, and −5σ at VDD = 0.9V. It was a value that did not consider the worst value. As a result, since it is an early timing to read out the worst value of −5σ at VDD = 0.9V, a read error occurs. In the present embodiment, the sensing timing is delayed by changing the voltage for driving the replica word line. It is possible to secure a sufficient sense time by using pseudo timing according to the memory cell, and further, it is possible to optimize the operation of a cell having a quick read timing.

尚、本実施形態ではレプリカセル２２の個数は複数である例を示したが、必要となるレプリカセル電流ＲＥＰ−Ｉ応じて任意にレプリカセルの個数を決めることが可能である。例えば、レプリカセル電流値を増やしたい場合はレプリカセルの個数を増やせばよい。一般に、メモリセルの個数に比べてレプリカセルの個数は少ないため、レプリカセル自体がワースト値のＩｏｎを有するセルとなることは考慮する必要はない。 In the present embodiment, an example in which the number of replica cells 22 is plural is shown. However, the number of replica cells can be arbitrarily determined according to the required replica cell current REP-I. For example, when it is desired to increase the replica cell current value, the number of replica cells may be increased. In general, since the number of replica cells is smaller than the number of memory cells, it is not necessary to consider that the replica cell itself becomes a cell having the worst value Ion.

また、本実施形態では５σＶｔｈを実現する構成としているが、この５σに限定する必要はない。例えば、他の標準偏差の値をとることや、５σに近い値、或いは、他の所定の値等、任意の値とすることが可能である。 In the present embodiment, 5σ Vth is realized. However, it is not necessary to limit to 5σ. For example, any other standard deviation value, a value close to 5σ, or another predetermined value can be used.

また、本実施形態では、第１の抵抗Ｒ１と第２の抵抗Ｒ２の分圧比は所定の固定の値であるが、第１の抵抗Ｒ１と第２の抵抗Ｒ２を可変にして、分圧比を変える構成とすることができる。例えば、セル電流Ｉｃｅｌｌの値をモニターし、その値の履歴を保持し、この履歴に応じて分圧比を可変にする構成とすることが可能である。 In this embodiment, the voltage dividing ratio between the first resistor R1 and the second resistor R2 is a predetermined fixed value. However, the first resistor R1 and the second resistor R2 are made variable to change the voltage dividing ratio. It can be configured to change. For example, it is possible to monitor the value of the cell current Icell, hold a history of the value, and make the voltage dividing ratio variable according to this history.

また、本実施形態では図示されていないが、行列状のメモリセルを選択するために、ワード線の選択を行うロウデコーダとビット線の選択を行うカラムセレクタを有する。このロウデコーダとカラムセレクタを用いても、第１の抵抗Ｒ１と第２の抵抗Ｒ２の分圧比を変える構成を取ることが可能である。具体的には、まず、ロウデコーダおよびカラムセレクタから出力されたメモリセルの選択履歴と、読み出しエラーの有無の情報を保持する履歴保持回路を具備する。次に、この履歴保持回路の情報を基に、読み出しエラーが生じたメモリセルを読み出す場合には、読み出しタイミングを遅くするように、分圧比を可変にする構成も可能である。読み出しタイミングを遅くするステップも一度に実行するのではなく、数度に分けるなど、読み出しが可能になるまでの段階を踏む構成も可能である。 Although not shown in the present embodiment, a row decoder for selecting a word line and a column selector for selecting a bit line are provided in order to select memory cells in a matrix form. Even if this row decoder and column selector are used, it is possible to change the voltage dividing ratio of the first resistor R1 and the second resistor R2. Specifically, first, a history holding circuit that holds memory cell selection history output from the row decoder and column selector and information on the presence or absence of a read error is provided. Next, when a memory cell in which a read error has occurred is read based on the information of the history holding circuit, a configuration in which the voltage division ratio is variable so as to delay the read timing is also possible. The step of delaying the read timing is not executed at a time, but it is possible to adopt a configuration in which steps are taken until reading is possible, such as dividing into several degrees.

また、本実施形態では、第１の抵抗Ｒ１の１端側に電源電圧ＶＤＤが接続され、第１のトランジスタＮ１のソース側にグランド電圧ＶＳＳが接続される例を示したが他の構成も可能である。例えば、電源電圧ＶＤＤにそのソースが接続された第２のトランジスタＰ１を有し、第２のトランジスタＰ１と第１の抵抗Ｒ１と第２の抵抗Ｒ２とが直列に接続される構成も可能である。この場合は、第２のトランジスタＰ１はＰチャンネル電界効果トランジスタを用いることができる。また、第２の抵抗Ｒ２の１端にはグランド電圧ＶＳＳが接続される。 In this embodiment, the power supply voltage VDD is connected to one end side of the first resistor R1, and the ground voltage VSS is connected to the source side of the first transistor N1, but other configurations are possible. It is. For example, a configuration is possible in which the second transistor P1 has its source connected to the power supply voltage VDD, and the second transistor P1, the first resistor R1, and the second resistor R2 are connected in series. . In this case, a P-channel field effect transistor can be used as the second transistor P1. The ground voltage VSS is connected to one end of the second resistor R2.

以上のように、本実施形態について説明をしたが、本明細書に開示の範囲でその他の任意の構成を取ることが可能である。 As described above, the present embodiment has been described, but it is possible to adopt other arbitrary configurations within the scope disclosed in this specification.

１半導体記憶装置
１０駆動電圧供給回路
２０レプリカワード線駆動ドライバ
２１レプリカセルアレイ
２２レプリカセル
２３センスアンプイネーブル出力回路
３０ワード線駆動ドライバ
３１メモリセルアレイ
３２メモリセル
３３センスアンプ
ＷＬｄレプリカワード線
ＷＬ＜０＞〜ＷＬ＜ｍ＞ワード線
ＲＥＰ−ＢＬレプリカビット線
ＢＬ、ＢＬＢビット線
ＲＥＰ−Ｌ１、ＲＥＰ−２、Ｌ１、Ｌ２負荷トランジスタ
ＲＥＰ−Ｄ１、ＲＥＰ−Ｄ２、Ｄ１、Ｄ２駆動トランジスタ
ＲＥＰ−Ｆ１、ＲＥＰ−Ｆ２、Ｆ１、Ｆ２伝送トランジスタ
Ｍ２１Ｐチャンネル電界効果トランジスタ
Ｍ２２、Ｎ１Ｎチャンネル電界効果トランジスタ DESCRIPTION OF SYMBOLS 1 Semiconductor memory device 10 Drive voltage supply circuit 20 Replica word line drive driver 21 Replica cell array 22 Replica cell 23 Sense amplifier enable output circuit 30 Word line drive driver 31 Memory cell array 32 Memory cell 33 Sense amplifier WLd Replica word line WL <0> to WL <m> Word line REP-BL Replica bit line BL, BLB Bit line REP-L1, REP-2, L1, L2 Load transistor REP-D1, REP-D2, D1, D2 Drive transistor REP-F1, REP-F2 , F1, F2 Transmission transistor M21 P-channel field effect transistor M22, N1 N-channel field effect transistor

Claims

A drive voltage supply circuit that outputs a drive voltage using the first voltage in response to an external signal;
A replica word line driver that is connected between the drive voltage supply circuit and a second voltage, is supplied with the drive voltage, and boosts the replica word line to a predetermined value in accordance with a first selection signal;
A replica cell array connected to the replica bit line precharged to the first potential and the replica word line and outputting a replica cell current according to the predetermined value to the replica bit line;
A sense amplifier enable output circuit connected to the replica bit line and outputting a sense amplifier enable signal according to the replica cell current;
A plurality of word line driver drivers connected between the first voltage and the second voltage and boosting a word line in response to a second selection signal;
A memory cell array connected to the first and second bit lines precharged to the first potential and the plurality of word line driver;
A signal connected to the first bit line and the second bit line, and a signal read from the memory cell array on the first bit line or the second bit line according to the sense amplifier enable signal. A plurality of sense amplifiers to be amplified;
A semiconductor memory device comprising:

The drive voltage supply circuit includes:
A first resistor, a second resistor, and a first transistor are connected in series between the first voltage and the second voltage;
The external signal is connected to the gate of the first transistor,
2. The semiconductor memory device according to claim 1, wherein a common connection point between the first resistor and the second resistor is connected to the replica word line driver.

The memory cell array has a plurality of memory cells,
The voltage dividing ratio between the first resistor and the second resistor is configured so that the predetermined value is a value obtained by subtracting a value corresponding to 5σ of the threshold value of the memory cell from the first voltage. The semiconductor memory device according to claim 2.

The replica cell array has one or more replica cells;
The replica cell includes a first load transistor and a second load transistor, a first drive transistor and a second drive transistor, and a first transmission transistor and a second transmission transistor,
The replica word line is connected to the gate of the first transmission transistor, the replica bit line is connected to the source of the first transmission transistor,
4. The semiconductor memory device according to claim 1, wherein a gate and a source of the second transmission transistor are connected to the second power supply. 5.

A memory cell array in which a plurality of memory cells are arranged in a matrix;
A word line connected to the plurality of memory cells;
A word line driving circuit for boosting the word line up to a first voltage;
A replica cell array having at least one replica cell having substantially the same configuration as the memory cell;
A replica word line connected to the replica cell;
A replica word line driving circuit that boosts the replica word line up to a second voltage having a certain difference from the first voltage;
A semiconductor memory device comprising: