JP2012044534A - Receiving circuit - Google Patents
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Abstract
Description
本発明は、受信回路に関する。 The present invention relates to a receiving circuit.
通信基幹向け装置やサーバ等の情報処理機器の性能向上に伴い、装置内外での信号送受信のデータレートを高くする必要がある。そして、データレートの向上に伴い、伝送線路における信号損失が増大し、受信感度が劣化する。受信回路は、劣化したデータを補償して適切なタイミングで判定し、データとクロックを復元するクロックデータリカバリ(CDR)回路を有する。 As the performance of information processing devices such as communication backbone devices and servers increases, it is necessary to increase the data rate of signal transmission and reception inside and outside the device. As the data rate increases, signal loss in the transmission line increases and reception sensitivity deteriorates. The receiving circuit includes a clock data recovery (CDR) circuit that compensates for deteriorated data, makes a determination at an appropriate timing, and restores the data and the clock.
図1は受信回路の構成例を示す図であり、図17はその動作例を示すタイミングチャートである。サンプリング回路101は、サンプリングクロック信号CK1の立ち上がりエッジ及び立ち下がりエッジに同期して、入力データDiに対して2倍のオーバーサンプリングを行い、センタ用データ1701及びバウンダリ(変化点)用データ1702を出力する。アダプティブFFE型等化回路102は、センタ用データ1701及びバウンダリ用データ1702を等化処理により復元する。位相検出回路104は、アダプティブFFE型等化回路102の出力データを基にバウンダリの位相を検出し、その検出値に対するバウンダリ用データ1702の位相のずれを出力する。データDiは中長期的にはランダム性を有するので、複数のユニットインターバル(UI)の処理を行えば、データの変化点としてバウンダリの位相を推定することができる。位相検出回路104の出力は、アップ、ダウン又はステイである。フィルタ105は、例えばローパスフィルタであり、位相検出回路104の出力信号を積分することにより、ジッタを除去し、位相調整コードPHCDを出力する。位相調整回路106は、クロック信号CKを入力し、位相調整コードPHCDを基にサンプリングクロック信号CK1の位相が正しいタイミングとなるように位相調整する。これにより、サンプリングクロック信号CK1の立ち下がりエッジが、データDiのバウンダリの位相に一致するように制御される。アダプティブDFE型等化回路103は、アダプティブFFE型等化回路102の出力データに対して等化処理を行い、データの0/1の判定を行い、受信データDdを出力する。
FIG. 1 is a diagram illustrating a configuration example of a receiving circuit, and FIG. 17 is a timing chart illustrating an operation example thereof. The
データ伝送速度の高速化又は伝送距離の長距離化によって信号損失は増加する。FFE(Feed Forward Equalizer)型等化回路102及びDFE(Decision Feedback Equalizer)型等化回路103は、通信により劣化した信号を補償することによって、受信感度の劣化を防いでいる。
Signal loss increases as the data transmission rate increases or the transmission distance increases. An FFE (Feed Forward Equalizer)
図2は、FFE型等化回路102の構成例を示す図である。FFE型等化回路102は、フリップフロップ201,202、乗算器211〜213、加算器221を有し、入力データXn及び等化係数C0〜C2を入力し、出力データYnを出力する。フリップフロップ201及び202は、遅延回路として機能する。出力データYnは、次式で表わされる。
Yn=C0×Xn−C1×X(n−1)−C2×X(n−2)
FIG. 2 is a diagram illustrating a configuration example of the FFE
Yn = C0 * Xn-C1 * X (n-1) -C2 * X (n-2)
図3は、DFE型等化回路103の構成例を示す図である。DFE型等化回路103は、乗算器301〜303、加算器304、スライサ回路305、及びフリップフロップ306,307を有し、入力データXn及び等化係数C0〜C2を入力し、出力データDnを出力する。フリップフロップ306及び307は、遅延回路として機能する。スライサ回路305は、複数ビットの入力デジタルデータをバイナリ判定し、「0」又は「1」の1ビットのデジタルデータDnを出力データDdとして出力する。加算器304の出力データYnは、次式で表わされる。
Yn=C0×Xn−C1×D(n−1)−C2×D(n−2)
FIG. 3 is a diagram illustrating a configuration example of the DFE
Yn = C0 * Xn-C1 * D (n-1) -C2 * D (n-2)
次に、FFE型等化回路102及びDFE型等化回路103の問題点を説明する。高損失信号を正しく受信するために等化回路における等化量は大きくする必要がある。ところが、FFE型等化回路102は、入力のノイズを等化量に応じて増幅してしまうため、十分に等化することができない。また、DFE型等化回路103は、判定データをフィードバックして等化処理を行うが、受信回路の初期動作時には位相同期できていないため判定データが誤ってしまう。その誤った判定データをフィードバックしてしまうため適切に等化することができず、エラーが何サイクルにも渡って伝搬してしまうという問題がある。そこで、図1のように、受信回路は、FFE型等化回路102及びDFE型等化回路103の両方を備えている。FFE型等化回路102で位相同期が可能なレベルまで等化し、DFE型等化回路103では判定可能なレベルまでデータの等化処理を行うことにより問題を解決している。
Next, problems of the FFE
しかし、FFE型等化回路102及びDFE型等化回路103の両方を用いると、消費電力が増大する上に、FFE型等化回路102によるノイズの増幅という問題が存在する。
However, when both the FFE
また、デジタル移動無線の受信機等で用いられる入力信号の波形等化器の判定帰還形等化器であって、プリディクティブ型のタップ数が有限で制御が安定な判定帰還形等化器が知られている(例えば、特許文献1参照)。 A decision feedback equalizer for a waveform equalizer of an input signal used in a digital mobile radio receiver or the like, which has a finite number of predictive taps and is stable in control. Is known (see, for example, Patent Document 1).
本発明の目的は、消費電力及びノイズを低減することができる受信回路を提供することである。 An object of the present invention is to provide a receiving circuit capable of reducing power consumption and noise.
受信回路は、入力データをサンプリングすることによりデジタルデータを出力するサンプリング回路と、前記サンプリング回路により出力されたデジタルデータに対して無限インパルス応答フィルタを用いて等化処理を行う等化回路と、前記等化回路により等化処理されたデータの位相を検出する位相検出回路と、前記位相検出回路の出力信号に対してフィルタリングを行う第1のフィルタと、前記第1のフィルタの出力信号を基に前記無限インパルス応答フィルタのフィードバックするデータのビット数を調整する制御回路とを有する。 The receiving circuit is a sampling circuit that outputs digital data by sampling input data, an equalization circuit that performs equalization processing on the digital data output by the sampling circuit using an infinite impulse response filter, and Based on a phase detection circuit for detecting the phase of data equalized by the equalization circuit, a first filter for filtering the output signal of the phase detection circuit, and an output signal of the first filter And a control circuit for adjusting the number of bits of data fed back by the infinite impulse response filter.
無限インパルス応答フィルタのフィードバックするデータのビット数を調整することにより、消費電力及びノイズを低減することができる。 Power consumption and noise can be reduced by adjusting the number of bits of data fed back by the infinite impulse response filter.
(第1の実施形態)
図4は第1の実施形態による受信回路の構成例を示す図であり、その動作例を図17に示す。受信回路は、サンプリング回路401、アダプティブ無限インパルス応答(IIR)型等化回路402、制御回路403、位相検出回路404、第1のフィルタ405及び位相調整回路406を有する。受信回路は、集積回路チップ内、チップ間(装置内、装置間)でビットレートの高いデジタルデータを、通信線を介して送信回路から受信する。
(First embodiment)
FIG. 4 is a diagram showing a configuration example of the receiving circuit according to the first embodiment, and FIG. 17 shows an operation example thereof. The reception circuit includes a
入力データDiは、2値データとして受信される。例えば、ハイレベルを「+1」で表現し、ローレベルを「−1」で表現し、中間レベルを「0」で表現する。サンプリング回路401は、サンプリングクロック信号CK1の立ち上がりエッジ及び立ち下がりエッジに同期して、入力データDiに対して2倍のオーバーサンプリングを行い、センタ用データ1701及びバウンダリ(変化点)用データ1702を例えば6ビットのデジタルデータDxとして出力する。アダプティブIIR型等化回路402は、サンプリング回路401により出力されたデジタルデータDxに対してアダプティブIIRフィルタを用いて等化処理を行い、データDxを復元する。位相検出回路404は、アダプティブIIR型等化回路402の出力データを基にバウンダリの位相を検出し、その検出値に対するバウンダリ用データ1702の位相のずれを出力する。データDiは中長期的にはランダム性を有するので、複数ユニットインターバル(UI)の処理を行えば、データの変化点としてバウンダリの位相を推定することができる。1ユニットインターバル(UI)は、入力データが処理される1データの継続時間であり、データクロックの1周期である。位相検出回路404の出力は、アップ、ダウン又はステイである。第1のフィルタ405は、位相検出回路404の出力信号に対してフィルタリングを行い、位相調整コードPHCDを出力する。例えば、第1のフィルタ405は、ローパスフィルタであり、位相検出回路404の出力信号を積分することにより、ジッタを除去する。位相調整回路406は、クロック信号CKを入力し、位相調整コードPHCDを基にサンプリングクロック信号CK1の位相が正しいタイミングとなるように位相調整する。これにより、サンプリングクロック信号CK1の立ち下がりエッジが、データDiのバウンダリの位相に一致するように制御される。また、アダプティブIIR型等化回路402は、データの0/1の判定を行い、デジタルデータDdを出力する。
The input data Di is received as binary data. For example, the high level is expressed by “+1”, the low level is expressed by “−1”, and the intermediate level is expressed by “0”. The
データ伝送速度の高速化又は伝送距離の長距離化によって信号損失は増加する。アダプティブIIR型等化回路402は、通信により劣化した信号を補償することによって、受信感度の劣化を防いでいる。また、アダプティブIIR型等化回路402は、等化係数C及び誤差Eを制御回路403に出力する。制御回路403は、等化係数C、誤差E及び位相調整コードPHCDを入力し、ビット数制御信号CTRL、等化係数Cset及びイネーブル信号ENをアダプティブIIR型等化回路402に出力し、アダプティブIIR型等化回路402のフィードバックするデータのビット数を制御する。
Signal loss increases as the data transmission rate increases or the transmission distance increases. The adaptive IIR
受信回路は、最初、位相非同期状態であり、フィードバック制御を繰り返すことにより、サンプリングクロック信号CK1の位相が調整され、位相同期状態になる。アダプティブIIR型等化回路402において、位相非同期時に高損失の信号を等化処理するためには、多ビットのIIRフィルタが必要となる。一方、位相同期時にはDFE型等化回路(図3)のみで等化処理が可能である。ここで、DFE型等化回路のフィードバックする判定データの代わりに多ビットのデータをフィードバックする構成であるIIRフィルタを用いて、位相非同期時には多ビットのフィルタとして動作させ、位相同期後はフィードバックするデータのビット数を減らして動作させることにより、消費電力及びノイズを低減することができる。アダプティブIIR型等化回路402は、フィードバックするデータのビット数の調整機能を有し、そのフィードバックするデータのビット数は制御回路403によって制御される。制御回路403は、位相調整コードPHCDから位相同期を検出し、位相同期後は誤差Eが一定値以下を保ったまま、アダプティブIIR型等化回路402のフィードバックするデータのビット数を順に下げていき、最適な最小ビット数に制御する。なお、アダプティブIIR型等化回路402は、ビット数変更の際には、制御信号ENによるアダプティブロジックのオン/オフの制御、及び等化係数Csetの再設定を行う。詳細は、後述する。
The receiving circuit is initially in a phase asynchronous state, and by repeating the feedback control, the phase of the sampling clock signal CK1 is adjusted to be in a phase synchronization state. In the adaptive IIR
サンプリング回路401としては、アナログデータをデジタルデータに変換するアナログデジタル変換回路を用いることができ、入力データDiを0.5UI(ユニットインターバル)毎にサンプリングし、センタ用データ1701及びバウンダリ用データ1702を出力する。位相調整回路406は、位相補間回路を用いて、サンプリングクロック信号CK1の位相を調整することができる。
As the
図5は、図4の2タップのアダプティブIIR型等化回路402の構成例を示す図である。アダプティブIIR型等化回路402は、LMS(Least Mean Square)アルゴリズムによって最適な等化係数を決定するアダプティブロジック回路502及びIIR(無限インパルス応答)フィルタ501を有し、ビット数を変更する制御信号CTRL、アダプティブロジック回路502のオン/オフを切り替える制御信号EN、再設定用の等化係数Csetを入力し、判定データDd、誤差E及び等化係数Cを出力する。ここで、誤差Eは、等化データY(n)と判定データDd(n)の差(Y(n)−Dd(n))であり、正しい等化ができれば、この値は小さくなる。アダプティブロジック回路502は、LMSアルゴリズムにより、下記の等化係数C0(n)〜C2(n)を演算し、IIRフィルタ501に出力する。ここで、μはステップサイズであり、Dfb1及びDfb2は図7で後述する。
FIG. 5 is a diagram illustrating a configuration example of the 2-tap adaptive IIR
C0(n)=C0(n−1)−μ×(Y(n)−Dd(n))×Dx(n)
C1(n)=C1(n−1)−μ×(Y(n)−Dd(n))×Dfb1
C2(n)=C2(n−1)−μ×(Y(n)−Dd(n))×Dfb2
C0 (n) = C0 (n-1)-[mu] * (Y (n) -Dd (n)) * Dx (n)
C1 (n) = C1 (n−1) −μ × (Y (n) −Dd (n)) × Dfb1
C2 (n) = C2 (n−1) −μ × (Y (n) −Dd (n)) × Dfb2
アダプティブロジック回路502は、製造ばらつきや電源電圧、温度変動等に対応するために、等化係数CをLMSアルゴリズムによって最適化する。
The
図6は、図5のアダプティブロジック回路502の構成例を示す図であり、等化係数C0の演算部の例を示すが、等化係数C1及びC2の演算部の構成も同様である。加算器601は、等化データYから判定データDdを減算し、誤差Eを出力する。乗算器602は、入力データDx及びステップサイズμを乗算する。乗算器603は、加算器601及び乗算器602の出力値を乗算する。加算器604は、フリップフロップ606の出力値から乗算器603の出力値を減算する。セレクタ605は、信号ENがアダプティブロジックのオンを示すときには加算器604の出力値を選択し、等化係数C0(n)として出力する。その場合、フリップフロップ606は、等化係数C0(n)を記憶し、その等化係数C0(n)を次のタイミングで1個前の等化係数C0(n−1)として出力する。セレクタ605は、信号ENがアダプティブロジックのオフを示すときにはフリップフロップ606に記憶された再設定等化係数C0setを選択し、等化係数C0(n)として出力する。アダプティブロジック回路502は、フリップフロップ606に等化係数C0setを書き込む機能と、信号ENでセレクタ605を切り替えることにより等化係数C0(n)のアップデートを行うかどうかを選択する機能を有する。
FIG. 6 is a diagram illustrating a configuration example of the
図7は、図5のIIRフィルタ501の構成例を示す図である。乗算器701は、入力データDx及び等化係数C0を乗算する。加算器709は、乗算器701の出力値から乗算器702及び703の出力値を減算し、等化データYを出力する。ビット数調整回路706は、制御信号CTRLに応じて、1〜10ビットの範囲で等化データYのビット数を調整する。具体的には、等化データYの下位ビットを0の固定値にすることにより、等化データYのビット数を減らす。フリップフロップ707は、ビット数調整回路706の出力データを遅延し、データDfb1を出力する。フリップフロップ708は、フリップフロップ707の出力データDfb1を遅延し、データDfb2を出力する。乗算器702は、データDfb1及び等化係数C1を乗算する。乗算器703は、データDfb2及び等化係数C2を乗算する。スライサ回路705は、複数ビットのデジタルデータYをバイナリ判定し、「0」又は「1」の1ビットのデジタルデータDdを出力する。
FIG. 7 is a diagram illustrating a configuration example of the
以上のように、ビット数調整回路706は、制御信号CTRLに応じて、フィードバックするデータのビット数を変えることが可能である。スライサ回路705は、等化データYを0/1判定し、判定データDdを出力する。また、アダプティブロジック回路502の為に、フィードバック中の各タップからデータDfb1及びDfb2を出力する。
As described above, the bit
アダプティブIIR型等化回路402は、フィードバックするデータのビット数が多いときには、IIRフィルタとして適切に動作し、高損失のデータを等化可能である。したがって、位相同期していない初期状態において、フィードバックするデータのビット数を最大に設定することにより位相同期させる。位相同期後では、少ないビット数でも等化が可能であるため、上記の制御回路403によって誤差Eが一定値以下となる最小のビット数になるまで順次、ビット数を減らしていく。フィードバックするデータのビット数が多いときは消費電力が大きく、ノイズも増幅してしまうという問題があるが、位相同期後の定常状態においては、フィードバックするデータのビット数は少ない状態で動作させるため、消費電力及びノイズを低減することができる。ちなみに、フィードバックするデータのビット数が1ビットとなった時は、図3のDFE型等化回路と同じ動作となる。
When the number of bits of data to be fed back is large, the adaptive IIR
位相同期時には、フィードバックするデータのビット数を1ビットとして、図3のDFE型等化回路と同等の動作が可能になり、位相同期時には位相同期に必要な等化を行うために用いられるフィードバックするデータのビット数に応じたフリップフロップ707,708、乗算器702,703、加算器709の所定ビットを停止させることができ、それらに相当する消費電力の削減が可能である。すなわち、等化データYの下位ビットを固定値にすることにより、ビット変化による電力消費を防止することができる。また、等化時における入力ノイズの増幅をなくすことが可能である。
At the time of phase synchronization, the number of bits of data to be fed back is set to 1 bit, and an operation equivalent to that of the DFE type equalization circuit of FIG. 3 becomes possible. At the time of phase synchronization, feedback used for performing equalization necessary for phase synchronization is performed. The predetermined bits of the flip-
図8は、図4の制御回路403の構成例を示す図である。制御回路403は、収束判定器801、等化係数計算部802、ビット数設定部803、及びアダプティブ制御部804を有する。収束判定器801は、位相調整コードPHCD及び誤差Eをモニタし、位相同期の検出とビット数を増加/減少させるための信号UP/DNを出力する。具体的には、収束判定器801は、位相調整コードPHCDの変動値が一定値以下になったら動作を開始する。そして、収束判定器801は、誤差Eが一定値以下になる回数をカウントし、一定回数になったら、ビット数を減らすための信号DNを出力し、誤差Eが一定値以上になる回数をカウントし、一定回数になったら、ビット数を増やすための信号UPを出力する。
FIG. 8 is a diagram illustrating a configuration example of the
アダプティブ制御部804は、信号UP/DNに応じて、ビット数を変更する時にアダプティブロジックのオン/オフを切り替える信号ENを出力する。詳細は、後述する。ビット数設定部803は、信号UP/DNに応じて、ビット数を設定する信号CTRLを出力する。詳細は後述する。等化係数計算部802は、ビット数変更時に、信号UP/DN、現在の等化係数C及びビット数制御信号CTRLに応じて、再設定する等化係数Csetを計算する。ここで、等化係数Csetの再設定は、詳細な値の算出が目的ではなく、ビット数変更時において、アダプティブロジック回路502で最適な等化係数へ収束するまでの時間を短縮する高速化が目的であるため、簡単な演算のみしか行わない。
The
図9は、受信回路の動作を示すフローチャートである。ステップS901では、制御回路403は、初期の位相非同期時には、初期設定のため、初期値の等化係数Cset、フィードバックするデータのビット数が最大(例えば10ビット)の信号CTRL、アダプティブロジックをオンにする信号ENを出力する。
FIG. 9 is a flowchart showing the operation of the receiving circuit. In step S901, the
一定サイクル後、ステップS902では、収束判定器801は位相調整コードPHCDのカウントを開始し、アダプティブ制御部804はアダプティブロジックをオフにする信号ENを出力する。収束判定器801は、位相調整コードPHCDの変動値が一定値以上の場合は位相非同期であるため、ステップS901に戻り、等化係数計算部802は等化係数を別の初期値に再設定し、アダプティブ制御部804は再度アダプティブロジックをオンにする信号ENを出力する。ステップS902において、位相コードの変動値が一定値以下ならば、位相同期したと判断し、ステップ903へ進む。
After a certain cycle, in step S902, the
ステップS903では、アダプティブ制御部804は、アダプティブロジックをオンにする信号ENを出力する。そして、一定サイクル後に、ステップS904では、収束判定器801は、誤差Eのカウントを開始する。閾値以下の誤差Eのカウント数が一定回数以上検出された場合で、現在のフィードバックするデータのビット数が1以外の時は、ビット数を1ビット下げるため、ステップS905へ進む。現在のフィードバックするデータのビット数が1の場合はビット数が収束したと判断し、ステップS907へ進む。また、閾値以上の誤差Eのカウント数が一定回数以上検出された場合は、等化不足となっているため、フィードバックするデータのビット数を1ビット増やすため、ステップS906へ進む。
In step S903, the
ステップS905では、収束判定器801はビット数を減少させる信号DNを出力し、等化係数計算部802は係数Csetを出力し、アダプティブ制御部804はアダプティブロジックオフの信号ENを出力する。ビット数設定部803は、ビット数を減少させたビット数信号CTRLを出力する。そして、一定サイクル後、ステップS903の処理に戻る。
In step S905, the
ステップS906では、収束判定器801はビット数を増加させる信号UPを出力し、等化係数計算部802は係数Csetを出力し、アダプティブ制御部804はアダプティブロジックオフの信号ENを出力する。ビット数設定部803は、ビット数を増加させたビット数信号CTRLを出力する。そして、一定サイクル後、ステップS902の処理に戻る。また、ビット数増減の処理を一定回数繰り返し行った場合も、ビット数が収束したと判断し、ステップS907へ進む。
In step S906, the
ステップS907では、ビット数が収束したとして、収束判定器801は誤差Eの閾値を緩和し、アダプティブ制御部804はアダプティブロジックオンの信号ENを出力する。そして、一定サイクル後、ステップS904の処理に戻る。
In step S907, assuming that the number of bits has converged, the
なお、アダプティブロジックのループの時定数は受信回路(CDR)のループ(位相同期のループ)の時定数より十分に短いものとし、等化係数が収束するときにサンプリング位相は変動しないように設計する。 Note that the time constant of the loop of the adaptive logic is sufficiently shorter than the time constant of the loop of the reception circuit (CDR) (phase synchronization loop), and the sampling phase is designed not to change when the equalization coefficient converges. .
以上のように、制御回路403は、アダプティブIIR型等化回路402の誤差Eが閾値以下を保ちつつ、IIRフィルタ501のフィードバックするデータのビット数が最小になるように制御する。これにより、復元データDdのエラーを抑制し、かつ消費電力を低減することができる。
As described above, the
(第2の実施形態)
図10(A)〜(C)は、第2の実施形態による受信回路の処理を示す図である。以下、本実施形態が第1の実施形態と異なる点を説明する。アダプティブIIR型等化回路402は、フィードバックするデータのビット間隔を変更する。例えば、データは、ハイレベルを「+1」の値で表し、ローレベルを「−1」の値で表し、中間レベルを「0」の値で表す。図17に示すように、位相同期後におけるセンタ用データ1701は、+1及び−1周辺が多く、バウンダリ用データ1702は、+1、−1及び0周辺が多いという特性がある。そこで、その周辺の分解能を高めるために、図10(B)及び(C)のようにビット間隔に粗密を付けたデータをフィードバックすることにより実際のビット数よりも高い分解能とすることが可能となる。図10(A)は通常の等間隔の3ビットデータを示す。図10(B)は、センタ用データ1701のための不等間隔の3ビットデータであり、+1及び−1周辺で間隔が狭く高分解能となる。図10(C)は、バウンダリ用データ1702のための不等間隔の3ビットデータであり、+1、−1及び0周辺で間隔が狭く高分解能となる。このデータ変換は、ビット数調整回路706により行われる。例えば、第1のIIRフィルタ及び第2のIIRフィルタを有し、第1のIIRフィルタはセンタ用データ1701に対して図10(B)の変換を行い、第2のIIRフィルタはバウンダリ用データ1702に対して図10(C)の変換を行う。
(Second Embodiment)
10A to 10C are diagrams illustrating processing of the receiving circuit according to the second embodiment. Hereinafter, the points of the present embodiment different from the first embodiment will be described. The adaptive IIR
アダプティブIIR型等化回路402内のビット数調整回路706以外は、第1の実施形態と同じ構成である。動作フローも、第1の実施形態と同じであるが、位相非同期時には粗密をつけない図10(A)の通常のビット間隔としておき、位相同期後のビット数を減らすフローにおいてセンタ用データ1701とバウンダリ用データ1702の特性に合うように粗密をつけてビット数を減らしていく動作となる。IIRフィルタ501は、フィードバックするデータのビット間隔が不等間隔であるので、ビット数に対してデータ分解能を高くすることができる。
The configuration is the same as that of the first embodiment except for the bit
(第3の実施形態)
図11は、第3の実施形態による受信回路の構成例を示す図である。第1及び第2の実施形態の受信回路は、入力データに対して位相追従を行うトラッキングCDR方式である。これに対し、第3の実施形態の受信回路は、入力データに対して位相追従を行わないブラインドCDR方式である。図11は、図4に対して、位相調整回路406を削除し、データ判定回路1101を追加したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。
(Third embodiment)
FIG. 11 is a diagram illustrating a configuration example of a receiving circuit according to the third embodiment. The receiving circuits of the first and second embodiments are tracking CDR systems that perform phase tracking on input data. In contrast, the receiving circuit of the third embodiment is a blind CDR system that does not perform phase tracking on input data. FIG. 11 is obtained by deleting the
サンプリング回路401は、例えばアナログデジタル変換回路であり、サンプリングクロック信号CKに同期して、1UIに対して2回のサンプリング、又は3回以上のサンプリングを行い、データDxを出力する。第1のフィルタ405は、位相調整コードPHCDの代わりに平均位相PHavを出力する。入力データDiの位相とサンプリングクロック信号CKの位相は同期していないため、データ判定回路1101は、現在の平均位相PHavと、アダプティブIIR型等化回路402の出力データの遷移を基に、1UI内の複数のサンプルデータのうちの1UIのセンタに最も近いデータを選択し、データDdを出力する。制御回路403は、位相調整コードPHCDの代わりに平均位相PHavを入力し、第1の実施形態と同様の処理を行う。
The
図8において、収束判定器801は、位相調整コードPHCDの代わりに、平均位相PHavを入力し、平均位相PHavの変動率が一定になったら動作を開始する。また、図9において、ステップS902では、収束判定器801は、位相調整コードPHCDの代わりに平均位相PHavのカウントを開始し、平均位相PHavの変動率が一定値以下であればステップS903へ進み、一定値以上であればステップS901に戻る。その他の点は、第1の実施形態と同様である。
In FIG. 8, the
(第4の実施形態)
図7のIIRフィルタ501内のビット数調整回路706は、制御信号CTRLによって設定されたビット数に対して、不要なビットをLSB側から順に0出力に固定する。これにより、後段のフリップフロップ707,708の出力においても該当するビットは0に固定されるため等価的にビット数が削減された状態となる。本実施形態では、消費電力をより削減するためのIIRフィルタ501を説明する。
(Fourth embodiment)
The bit
図12は第4の実施形態によるIIRフィルタ501の構成例を示す図であり、図13はフリップフロップ707,708の構成例を示す図である。図12は、図7に対して、ビット数調整回路706を削除したものである。以下、本実施形態が第1の実施形態と異なる点を説明する。制御信号CTRLは、直接フリップフロップ707,708に入力される。フリップフロップ707及び708の各々は、Nビットの入出力を持っており、N個の1ビットフリップフロップ1301を有する。各1ビットフリップフロップ1301には、対応する制御信号CTRL1〜CTRLNが入力される。また、すべての1ビットフリップフロップ1301に同相のクロック信号が入力され、このクロック信号に同期して動作する。各1ビットフリップフロップ1301は、制御信号CTRL1〜CTRLNに応じて、対応するビットデータin1〜inNを停止する場合、回路内部のクロック信号を止めるとともに出力信号out1〜outNを0に固定する。
FIG. 12 is a diagram illustrating a configuration example of the
以上のように、IIRフィルタ501は、フィードバックする複数ビットのデータをビット毎に記憶する複数の1ビットフリップフロップ1301を有し、下位ビット側の1ビットフリップフロップ1301の出力を固定値にし、かつクロック信号を止めることにより、フィードバックするデータのビット数を減らすことができる。これにより、図12のIIRフィルタは、図7のIIRフィルタに比べ、対応するビットのフリップフロップ1301の動作を停止させるので、消費電力を低減することができる。
As described above, the
(第5の実施形態)
図14は、第5の実施形態によるIIRフィルタ501の構成例を示す図である。図14は、図7に対して、ビット数調整回路706を削除し、乗算器704、フリップフロップ710、セレクタ1401,1402を追加したものである。フリップフロップ710は、フリップフロップ708の出力データDfb2を遅延し、データDfb3を出力する。乗算器704は、データDfb3及び等化係数C3を乗算する。加算器709は、乗算器701の出力値から乗算器702,703,704の出力値を減算する。以下、本実施形態が第1の実施形態と異なる点を説明する。本実施形態は、IIRフィルタ501のタップ数を制御する。制御回路403からアダプティブIIR型等化回路402への入力信号である制御信号CTRLとして、ビット数を制御する信号CTRLbとタップ数を制御する信号CTRLtを有する。
(Fifth embodiment)
FIG. 14 is a diagram illustrating a configuration example of the
2タップ目以降のフリップフロップ708,710に入力されるビット数制御信号CTRLbは、セレクタ1401,1402において、タップ数制御信号CTRLtによって制御される。タップ数が1タップに設定された場合は、初段のセレクタ1401は、全ビットについて0をフリップフロップ708に出力して、2タップ目以降のフリップフロップ708,710の動作を停止させる。タップ数が2タップに設定された場合は、初段のセレクタ1401は、ビット数制御信号CTRLbをそのままフリップフロップ708に出力し、2段目のセレクタ1402は全ビットについて0をフリップフロップ710に出力して、3タップ目以降のフリップフロップ710の動作を停止させる。図14のIIRフィルタ501は、3タップ構成であるが、4タップ以上のIIRフィルタにおいても同様の構成によってタップ数の制御が可能である。
The bit number control signal CTRLb input to the second and subsequent flip-
図15は、制御回路403の構成例を示す図である。図15は、図8に対して、ビット数設定部803の代わりにビット数及びタップ数設定部1501を設けたものである。以下、図15が図8と異なる点を説明する。ビット数及びタップ数設定部1501は、信号UP/DNに応じて、ビット数制御信号CTRLb及びタップ数制御信号CTRLtを出力する。等化係数計算部802は、信号UP/DNを検出後、ビット数制御信号CTRLb及びタップ数制御信号CTRLtに応じて等化係数Csetを計算する。
FIG. 15 is a diagram illustrating a configuration example of the
図16は、受信回路の動作を示すフローチャートである。図16は、図9に対して、ステップS1601を追加したものである。以下、図16が図9と異なる点を説明する。まず、ステップS901では、初期設定として、ビット数及びタップ数設定部1501は、最小タップ数(1タップ)のタップ数制御信号CTRLtを出力し、最小タップ数から動作開始させる。これは、タップ数が少ないほど、精度は低いが、位相同期をとりやすいためである。ステップS902では、位相調整コードPHCDの変動が一定値以上であった場合に、ステップS901に戻り、等化係数計算部802は初期設定として等化係数Csetの再設定を行う。この処理を設定回数に達するまで繰り返しても位相同期ができなかった場合、このタップ数では等化が不可であると判断し、ステップS1601へ進む。ステップS1601では、ビット数及びタップ数設定部1501はタップ数の増加を行うタップ数制御信号CTRLtを出力し、ステップS901に戻る。
FIG. 16 is a flowchart showing the operation of the receiving circuit. FIG. 16 is obtained by adding step S1601 to FIG. Hereinafter, the points of FIG. 16 different from FIG. 9 will be described. First, in step S901, as an initial setting, the bit number and tap
また、ステップS904において、収束判定器801は、閾値以上の誤差Eのカウント数が一定回数以上になった場合、ビット数収束許容値を設定しておき、現在のビットが収束許容値以上であるときには、ビット数が収束許容値内で収束できないと判断し、ステップS1601へ進む。これに対して、現在のビットが収束許容値未満であるときには、ステップS906へ進む。ステップS1601では、ビット数及びタップ数設定部1501はタップ数の増加を行うタップ数制御信号CTRLtを出力し、ステップS901に戻る。
In step S904, the
以上のように、制御回路403は、位相調整コードPHCD、誤差E及び等化係数Cを入力し、ビット数制御信号CTRLb,タップ数制御信号CTRLt、等化係数Cset及び信号ENを出力し、IIRフィルタ501のタップ数を調整する。初期状態ではタップ数を最小にし、消費電力を低減する。位相同期がとれない場合には、タップ数を徐々に増加することにより、最小の消費電力で、位相同期をとることができる。
As described above, the
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。上記の実施形態は、種々の組み合わせが可能である。 The above-described embodiments are merely examples of implementation in carrying out the present invention, and the technical scope of the present invention should not be construed in a limited manner. That is, the present invention can be implemented in various forms without departing from the technical idea or the main features thereof. Various combinations of the above embodiments are possible.
401 サンプリング回路
402 アダプティブIIR型等化回路
403 制御回路
404 位相検出回路
405 第1のフィルタ
406 位相調整回路
401
Claims (5)
前記サンプリング回路により出力されたデジタルデータに対して無限インパルス応答フィルタを用いて等化処理を行う等化回路と、
前記等化回路により等化処理されたデータの位相を検出する位相検出回路と、
前記位相検出回路の出力信号に対してフィルタリングを行う第1のフィルタと、
前記第1のフィルタの出力信号を基に前記無限インパルス応答フィルタのフィードバックするデータのビット数を調整する制御回路と
を有することを特徴とする受信回路。 A sampling circuit that outputs digital data by sampling input data;
An equalization circuit that performs an equalization process on the digital data output by the sampling circuit using an infinite impulse response filter;
A phase detection circuit for detecting a phase of data equalized by the equalization circuit;
A first filter for filtering the output signal of the phase detection circuit;
And a control circuit that adjusts the number of bits of data fed back by the infinite impulse response filter based on an output signal of the first filter.
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