JP2012043867A - Laminated layer-type optical element package - Google Patents
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Abstract
Description
本発明は、積層型光学素子パッケージに関し、特に、イメージセンサーなどの受光デバイスや発光ダイオードのような発光デバイスに応用される積層型光学素子パッケージに関する。 The present invention relates to a laminated optical element package, and more particularly to a laminated optical element package applied to a light receiving device such as an image sensor and a light emitting device such as a light emitting diode.
イメージセンサーなどの受光デバイスや発光ダイオードのような発光デバイスのパッケージにおいては、ガラスなどの透明材料によるキャッピング技術と、デバイス側への貫通配線技術とを複合させることによる中空チップサイズパッケージ構造が提案されている。この構造は、圧力センサー、加速度センサーなどのパッケージにも応用されており、その場合のキャップ基板には透明性の制約がなく、種々の材料が用いられる。また、貫通配線はデバイス裏面で再配線され、はんだ端子を介して基板にフリップチップ実装される。 For light receiving devices such as image sensors and light emitting devices such as light emitting diodes, a hollow chip size package structure is proposed by combining capping technology using transparent materials such as glass and through wiring technology to the device side. ing. This structure is also applied to packages such as a pressure sensor and an acceleration sensor. In that case, the cap substrate is not limited by transparency, and various materials are used. Further, the through wiring is rewired on the back surface of the device, and is flip-chip mounted on the substrate via the solder terminal.
これらの光学デバイスに対しては、駆動用の集積回路との積層後に実装基板上に実装させる方法が提案されている。積層方法に関し、実装形態としてフリップチップ実装を採用する場合は、各デバイス間を貫通配線で接続する構造が主流となりつつある。また、構造実現のための手法としては、各個素子をウェハレベルパッケージ手法によりパッケージ化した後に、マイクロバンプを介して1つずつ縦方向に積み上げる方法と、積層構造が複雑で再配線レイアウトが困難な場合においては、デバイス間にインターポーザーを挿入する方法とが存在する。 For these optical devices, a method of mounting on a mounting substrate after being stacked with a driving integrated circuit has been proposed. Regarding the stacking method, when flip chip mounting is adopted as a mounting form, a structure in which devices are connected by through wirings is becoming mainstream. In addition, as a method for realizing the structure, each element is packaged by a wafer level packaging method, and then stacked one by one vertically through micro bumps, and the stacked structure is complicated and rewiring layout is difficult. In some cases, there are methods for inserting an interposer between devices.
しかしながら、上述の従来の積層構造は、各素子を1つずつ縦方向に積み上げる構造であるため、積層体の高さは、各素子の厚さ以下にすることが困難であった。また、積層する素子の寸法が異なる場合においては、積層順序にも制約があり、大面積の素子から順に積むことが求められていた。従って、接続したい素子間の寸法差が大きい場合においては、間に別の素子を挟む形となり、結果として、結線が複雑化したり、配線が長くなったりするという課題があった。 However, since the above-described conventional laminated structure is a structure in which each element is stacked one by one in the vertical direction, it is difficult to make the height of the laminated body equal to or less than the thickness of each element. In addition, when the dimensions of the elements to be stacked are different, the order of stacking is also limited, and it has been required to stack the elements in order from a large area. Therefore, when the dimensional difference between the elements to be connected is large, another element is sandwiched between them, resulting in problems that the connection becomes complicated and the wiring becomes long.
これらの課題を解決する方法として、まず、実装基板への素子埋め込み構造が提案されたが、この構造では、実装基板の各所に素子を配列するため、実装基板上で多くの面積を占有してしまうことが課題であった。また、実装不良時のリペアが困難であることや、埋め込んだ素子の放熱が困難であることが課題であった。 As a method for solving these problems, an element embedding structure on a mounting board was first proposed. However, in this structure, elements are arranged at various locations on the mounting board, and thus occupy a large area on the mounting board. It was a problem. Moreover, it was a problem that repair at the time of mounting failure was difficult, and it was difficult to radiate the embedded element.
そこで、次に提案されたのが、基板にキャビティを設け、そのキャビティ内に素子を搭載するという構造である(例えば、特許文献1参照)。
この構造によれば、以下のような効果がある。
まず、異なる寸法の積層が容易になる。これは、それまでの技術では大寸法の素子から順に積層しなければならない、という順序制約があることに対し、上記提案では、小寸法の素子を下層に搭載しても、キャビティを形成した基板を介することで、その上層の素子搭載面積が自在に変更できることによるものである。
Therefore, the next proposed structure is a structure in which a cavity is provided in a substrate and an element is mounted in the cavity (see, for example, Patent Document 1).
This structure has the following effects.
First, lamination of different dimensions is facilitated. This is because the conventional technology has an order restriction that the elements must be stacked in order from the larger dimension. In the above proposal, even if a smaller dimension element is mounted on the lower layer, the substrate on which the cavity is formed. This is because the element mounting area of the upper layer can be freely changed.
次に、素子積層体全体の高さ寸法が低減可能となる。これは、それまでの技術では最上層を除いては縦方向のみの積層しかできなかったことに対し、上記提案では、キャビティを形成した基板を用いることで、小寸法の素子を平面配置した後に、それらの素子をキャビティにより収納した基板上に、より大きな素子を搭載できることによるものである。キャビティを形成した基板を採用することで、積層体の高さの増加はあるものの、上記した小寸法の素子の平面配置による縦方向積層数の低減効果が上回った場合にその効果が発現される。
更に、半導体素子積層構造の構造的な自由度が増す。具体的には、素子寸法に対する積層順序の制約がなくなるため、結線の単純化および配線長の短縮化が可能となる。
Next, the overall height of the element stack can be reduced. This is because the previous technology only allowed stacking in the vertical direction except for the uppermost layer. In the above proposal, after using a substrate on which a cavity was formed, This is because a larger element can be mounted on a substrate in which these elements are accommodated by a cavity. By adopting a substrate in which a cavity is formed, the height of the stacked body is increased, but the effect is manifested when the effect of reducing the number of stacked layers in the vertical direction by the planar arrangement of the above-described small-sized elements is exceeded. .
Furthermore, the structural freedom of the semiconductor element stacked structure increases. Specifically, since there is no restriction on the stacking order with respect to the element dimensions, the connection can be simplified and the wiring length can be shortened.
しかしながら、特許文献1を初めとして、上述の提案においては、最上層に光学デバイス(光学素子)を配置する構成およびその効果については、何ら開示されていない。
However, in the above-mentioned proposal, including
本発明は上述のような事情から為されたものであり、本発明の目的は、チップサイズの大きい、すなわち受光エリアの大きい光学素子を最上層に配置することが可能な積層型光学素子パッケージを提供することにある。 The present invention has been made for the above-mentioned circumstances, and an object of the present invention is to provide a stacked optical element package in which an optical element having a large chip size, that is, a large light receiving area can be arranged in the uppermost layer. It is to provide.
上記目的を達成するため、本発明の積層型光学素子パッケージは、第一の半導体素子と、前記半導体素子の主面上の配された基板と、前記半導体素子の主面と前記基板とにより画定される空隙に配される第二の半導体素子と、を少なくとも含む積層構造を備え、前記積層構造の最上段に、光学素子を更に備えていることを特徴とする。
好適には、前記基板はガラス基板である。
好適には、前記基板に貫通配線が形成されている。
好適には、前記基板は、前記空隙と外気とを連通させる通気孔を有している。
In order to achieve the above object, a stacked optical element package of the present invention is defined by a first semiconductor element, a substrate disposed on a main surface of the semiconductor element, and a main surface of the semiconductor element and the substrate. And a second semiconductor element disposed in the gap, and an optical element is further provided on the uppermost stage of the stacked structure.
Preferably, the substrate is a glass substrate.
Preferably, a through wiring is formed on the substrate.
Suitably, the said board | substrate has a ventilation hole which connects the said space | gap and external air.
本発明よれば、小サイズの第二の半導体素子の上に、大サイズの光学素子を積層することができる。また、受光エリアが大きな光学素子を利用することができるので、受光性能に優れた積層型光学素子パッケージを提供できる。
また、基板に貫通配線を形成すれば、第一の半導体素子と光学素子とをワイヤ配線を用いることなく接続することができる。
更に、基板に通気孔を設ければ、空隙内の第二の半導体素子から発した熱を、外部に放出できる。
According to the present invention, a large-sized optical element can be laminated on a small-sized second semiconductor element. Moreover, since an optical element having a large light receiving area can be used, a stacked optical element package having excellent light receiving performance can be provided.
Further, if the through wiring is formed on the substrate, the first semiconductor element and the optical element can be connected without using the wire wiring.
Furthermore, if a vent is provided in the substrate, the heat generated from the second semiconductor element in the gap can be released to the outside.
以下、図面を参照して、本発明の実施の形態について詳細に説明する。
図1は、本発明の積層型光学素子パッケージの一実施形態の断面図である。同図に示す積層型光学素子パッケージは、第一素子1と、第一素子1の上面に搭載された第二素子2と、第一素子1の上面に搭載されたインターポーザー6と、インターポーザー6の上面に搭載された第三素子3と、第三素子3の上面に搭載された第四素子4a,4bと、第三素子3の上面に搭載されたインターポーザー7と、インターポーザー7の上面に搭載された第五素子5とを含んでいる。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a cross-sectional view of an embodiment of a stacked optical element package of the present invention. The stacked optical element package shown in FIG. 1 includes a
第一素子1は、シリコン(ケイ素)(Si)基板11と、第一絶縁層12と、第二絶縁層13と、第一導体層14と、第二導体層15と、第三導体層16とで構成される。
ここで、Si基板11は、各素子の作製に採用されるものであるが、本発明においては、シリコンデバイスに限定されるものではなく、何らかの化合物半導体からなる基板であってもよい。第一絶縁層12は、素子表面および再配線を形成するSi基板11の裏面に形成するものであり、一般的に酸化ケイ素(SiO2)、窒化ケイ素(SiN)などが用いられる。しかし、その材質は、本発明の構成の制約にはならない。第二絶縁層13は、再配線表面の保護層であり、カバーレイ又はオーバーコートなどと称されるものに相当する。樹脂材料を用いることが一般的であるが、第一絶縁層12と同様、その材質は、本発明の構成の制約にはならない。第一導体層14は、素子の作製において、配線およびパッドとして形成されるものであり、アルミニウム(Al)、ケイ化アルミニウム(AlSi)などを用いることが一般的である。第二導体層15は、第二絶縁層13の表面に形成する再配線に相当し、材質として銅(Cu)やニッケル(Ni)が主に用いられる。第三導体層16は、一般的にはんだバンプと呼ばれるものに相当し、各素子間や、素子と実装基板間を電気的に接続するために形成される。第一導体層14、第二導体層15および第三導体層16の材質は、同様に、本発明の構成の制約にはならない。
第一素子1は、最下層の素子であり、貫通配線を利用して基板裏面は再配線が形成されている。この再配線は、はんだバンプを介して実装基板との電気的接続に用いられる。
The
Here, the
The
第二素子2は、はんだバンプ91を介して、第一素子1の表面に搭載されている。この構造により、第一素子1と第二素子2とが電気的に接続される。第二素子2は、第一素子1よりも外径寸法が小さい必要がある。
The
インターポーザー6は、第一素子1の上面に搭載される第一ガラス基板である。ここでは材質をガラスに限定したが、一般的に用いられているシリコン材質であってもよい。ガラスやシリコン材であれば、第一素子1や第二素子9と同等の線膨張係数であるため、熱変形した際の接合部における応力を低減することができる。ゆえに、インターポーザー6と第一素子1や第二素子9との接合信頼性を確保することができる。また、ガラスなどの絶縁材料を用いる利点は、再配線間の絶縁処理が省略可能な点にある。
The
インターポーザー6には、キャビティ81が形成されており、第二素子2がその中に納まる構成となっている。キャビティ81の平面寸法は、第二素子2の平面寸法以上であることが必要であり、その高さ寸法は、第二素子2の高さ寸法以上であることが必要である。インターポーザー6自体の平面寸法は、第一素子1の平面寸法と同等、もしくはそれ以下であることが好ましいが、それ以上であっても本発明の構成とは関係がない。また、インターポーザー6自体の高さ寸法は、上述のキャビティ81の高さ寸法の制約の範囲内で、可能な限り薄いことが望ましい。
The
インターポーザー6は、第一素子1と共に、第二素子2を収納する略密閉空間を形成する。また、必要に応じて窒素を満たしてもよい。しかし、密閉性によりキャビティ81内と外気との間の気体分子の流通が遅れる。これを避けたい場合には、後述のように、キャビティ81の外壁とインターポーザー6の外壁との間に通気のための貫通孔を設けてもよい。また、インターポーザー6内のキャビティ81の外壁に相当する部分には、貫通孔および貫通配線61が形成され、貫通配線61は、インターポーザー6の表面で再配線される。貫通配線61と第一素子1の表面パッドとは位置合わせされ、はんだバンプ92を介して電気的に接続される。このように、インターポーザー6の機能は、上下方向の電気的接続のみでなく、積層した素子を収納する機能も有している。
The
第一素子1と同様に貫通再配線が形成された第三素子3が、インターポーザー6の上面に搭載されている。この構造により、第一素子1と第三素子3とは、インターポーザー6を介して電気的に接続されることとなる。第三素子3の構成は、第一素子1と同様である。
Similar to the
第三素子3の上面には、第四素子4a,4bが搭載されている。第三素子3の寸法に対して十分に小さい素子であれば、一つの素子上に複数の素子を搭載することが可能である。図1に示して実施形態においては、2つの素子を搭載したが、寸法が許す限りは、より多くの素子を搭載することも可能である。
インターポーザー7は、第三素子3の上面に搭載される第二ガラス基板である。但し、インターポーザー6と同様、ガラスには限定されない。
インターポーザー7には、キャビティ82が形成されており、第四素子4a,4bがその中に納まる構成となっている。キャビティ82の平面寸法は、第四素子4a,4bを合わせた平面寸法以上であることが必要であり、その高さ寸法は、第四素子4a,4bの高さ寸法以上であることが必要である。インターポーザー7自体の平面寸法は、第三素子3の平面寸法と同等、もしくはそれ以下であることが好ましいが、それ以上であっても本発明の構成とは関係がない。また、インターポーザー7自体の高さ寸法は、上述のキャビティ82の高さ寸法の制約の範囲内で、可能な限り薄いことが望ましい。
The
A
インターポーザー7は、第三素子3と共に、第四素子4a,4bを収納する略密閉空間を形成する。また、必要に応じて窒素を満たしてもよい。しかし、密閉性によりキャビティ82内と外気との間の気体分子の流通が遅れる。これを避けたい場合には、キャビティ82の外壁とインターポーザー7の外壁との間に通気のための貫通孔を設けてもよい。また、インターポーザー7内のキャビティ82の外壁に相当する部分には、貫通孔および貫通配線71が形成され、貫通配線71は、インターポーザー7の表面で再配線される。貫通配線71と第三素子3の表面パッドとは位置合わせされ、はんだバンプ93を介して電気的に接続される。このように、インターポーザー7の機能は、上下方向の電気的接続のみでなく、積層した素子を収納する機能も有している。
The
このように、第四素子4a,4bをインターポーザー7の内部に形成したキャビティ82内に収納し、インターポーザー7内に形成した貫通配線71を用いて第三素子3上からインターポーザー7の表面まで再配線形成した構造を採用している。
従って、本発明のこの実施形態においても、従来と同様、異なる寸法素子の積層の容易化、全体の高さ寸法の低減化、構造的自由度の増加、という効果を得ている。
As described above, the
Therefore, also in this embodiment of the present invention, the effects of facilitating the stacking of different dimensional elements, reducing the overall height dimension, and increasing the structural freedom are obtained as in the prior art.
インターポーザー7の上面に、イメージセンサーたる第五素子5が搭載される。この構造により、第三素子3と第五素子5とが電気的に接続される。第五素子5は、Si基板51と、防塵用のキャップガラス52と、接合層53と、発光/受光部54とを含んでいる。
キャップガラス52を固定するための接合層53は、第五素子5上の発光/受光部54以外の領域に設けられている。この接合層53としては、イメージセンサーのキャップガラス用には、エポキシ、アクリル、イミドなどの樹脂性の接着材料が用いられる。積層する素子の耐熱温度上限が高い場合には、低融点の金属もしくは合金、ガラスなども使用可能である。なお、採用する材料が、第五素子5の使用波長に対して十分な透過性を有する場合は、接合層53を第五素子5上の全面に形成することができる。
キャップガラス52は、接合層53を介して、第五素子5上に固定されている。キャップガラス52の材質は、第五素子5の光学特性を損なわず、その使用波長に対して優れた透過性を有する必要がある。従って、採用される第五素子5の使用波長に応じて、選択される。
On the upper surface of the
The
The
次に、図1に示した積層型光学素子パッケージの製造方法について説明する。
まず、第一素子1に対して貫通再配線を形成する。第一素子1は、個片でもウェハ状でも構わない。次に、第一素子1上に第二素子2を表面実装する。更に、キャビティ81形成および貫通配線61形成済みのインターポーザー6を第一素子1上に表面実装する。その後、貫通再配線を形成した第三素子3をインターポーザー6上に搭載する。続いて、第三素子3表面に第四素子4a,4bを実装する。その後、キャビティ82形成および貫通配線71形成済みのインターポーザー7を第三素子3上に搭載する。最後に、キャップガラス52が搭載済みであり、貫通再配線が実施済みの第五素子5を、インターポーザー7上に搭載する。このような順序を踏むことで、ビルドアップ型の積層構造を得ることができる。
但し、本発明の積層型光学素子パッケージの構成は、上述の積載順序の制約を受けるものではない。例えば、第一素子1上に第二素子2を表面実装した後、その上層を予め積層しておいたものを、その第二素子2上に搭載するような製造方法でもよい。
Next, a method for manufacturing the stacked optical element package shown in FIG. 1 will be described.
First, a through rewiring is formed for the
However, the configuration of the stacked optical element package of the present invention is not limited by the above-described stacking order. For example, the manufacturing method may be such that after the
図2は、通気孔を有するインターポーザーの平面方向断面図である。
同図においては、インターポーザー6は、キャビティ81内部と外気とを連通する通気孔62が設けられている。但し、貫通再配線に支障のない限りにおいてである。このような通気孔62を設けることで、キャビティ81の内部に搭載した第二素子2の動作に伴って発生した熱を、速やかに外部へ放出することが可能となる。従って、素子埋め込み基板で問題であった素子の放熱不良を改善することができる。
FIG. 2 is a plan sectional view of an interposer having a vent hole.
In the figure, the
図3は、本発明の積層型光学素子パッケージの他の実施形態の断面図である。この実施形態においては、第四素子4と第五素子5とが、インターポーザー7内に形成した貫通配線72を介して電気的に接続されている。この点が図1の実施形態と異なる点であり、他は同一であるので説明を省略する。かかる構成によれば、二素子間の電気接続のみならず、三素子以上の素子間での電気接続が可能となる。
FIG. 3 is a cross-sectional view of another embodiment of the stacked optical element package of the present invention. In this embodiment, the fourth element 4 and the
図4は、本発明の積層型光学素子パッケージの更に他の実施形態の断面図である。この実施形態においては、第四素子ごとにキャビティを設けている。すなわち、第四素子4aは、キャビティ82aに収容され、第四素子4bは、キャビティ82bに収容されている。この点が図1の実施形態と異なる点であり、他は同一であるので説明を省略する。
FIG. 4 is a cross-sectional view of still another embodiment of the stacked optical element package of the present invention. In this embodiment, a cavity is provided for each fourth element. That is, the
図5は、本発明の積層型光学素子パッケージの更に他の実施形態の断面図である。この実施形態においては、積層体最下層にインターポーザー6Aを敷き、そのインターポーザー6Aの寸法は、最大寸法を有する素子の寸法よりも大きくしている。
FIG. 5 is a cross-sectional view of still another embodiment of the stacked optical element package of the present invention. In this embodiment, an
ところで、素子積層数が多くなると、貫通配線により最下層の素子の表面に引き回される端子数も多くなり、最下層素子の面積では全ての端子に対する再配線ができなくなる可能性がある。そこで、構造内上層に搭載した素子からの貫通配線は、素子寸法より大きなインターポーザーの素子寸法外で引き回し、最下層インターポーザーにおいても素子寸法外で端子を形成する(ファンアウトさせる)。このような構造を採用することで、積層体の多端子化に対応可能となる。積層体の平面寸法は、チップサイズよりも大きくなるが、積層体を2つに分割してそれぞれを実装基板上に実装する場合と比較すると、実装面積は節約することができる。 By the way, when the number of stacked elements increases, the number of terminals routed to the surface of the lowermost element by the through wiring increases, and there is a possibility that rewiring cannot be performed for all terminals in the area of the lowermost element. Therefore, the through wiring from the element mounted on the upper layer in the structure is routed outside the element dimension of the interposer larger than the element dimension, and the terminal is formed (fanned out) outside the element dimension also in the lowermost layer interposer. By adopting such a structure, it becomes possible to cope with the multi-terminal of the laminate. Although the planar dimension of the stacked body is larger than the chip size, the mounting area can be saved as compared with the case where the stacked body is divided into two and each is mounted on the mounting substrate.
この構造の実現においては、素子からの再配線を素子寸法外に取り出す際に、素子とインターポーザー、もしくは素子と絶縁層との間に空隙もしくは段差が生じる可能性がある。これは構造形成時の位置ずれや、構造形成後の構成材料の熱膨張係数のミスマッチによりもたらされる。かかる状況では空隙上の配線が断線する危険がある。この問題に対しては、配線形成方法としてインクジェットやディスペンスなどの手法を用いることで、かかる危険を最小限に止めることが可能となる。これらの手法を用いる場合の配線材料としては、銅(Cu)や銀(Ag)が一般的で好適であるが、これに限られることはなく、他の材料でもよい。 In the realization of this structure, when the rewiring from the element is taken out of the element dimension, there is a possibility that a gap or a step is generated between the element and the interposer or between the element and the insulating layer. This is caused by a misalignment during the formation of the structure and a mismatch in the thermal expansion coefficients of the constituent materials after the formation of the structure. In such a situation, there is a risk that the wiring on the gap is disconnected. With respect to this problem, it is possible to minimize such danger by using a technique such as ink jet or dispensing as a wiring forming method. Copper (Cu) and silver (Ag) are generally preferred as wiring materials when using these methods, but are not limited to this, and other materials may be used.
以上の説明の通り、本発明の実施形態によれば、インターポーザーを介して半導体チップを積層し、最上段に大きなチップサイズの光学素子を設置した光学素子パッケージを提供できる。 As described above, according to the embodiment of the present invention, it is possible to provide an optical element package in which semiconductor chips are stacked via an interposer and a large chip size optical element is installed on the uppermost stage.
本発明の積層型光学素子パッケージは、イメージセンサーなどの受光デバイスや発光ダイオードのような発光デバイスのパッケージに適用できる。 The laminated optical element package of the present invention can be applied to a light receiving device such as an image sensor or a light emitting device package such as a light emitting diode.
1 第一素子、11 シリコン基板、12 第一絶縁層、13 第二絶縁層、14 第一導体層、15 第二導体層、16 第三導体層、2 第二素子、3 第三素子、4a,4b 第四素子、5 第五素子、51 シリコン基板、52 キャップガラス、53 接合層、54 発光/受光部、6 インターポーザー、62 通気孔、7 インターポーザー、81〜83 キャビティ、91〜93 はんだバンプ。
DESCRIPTION OF
Claims (4)
前記半導体素子の主面上に配された基板と、
前記半導体素子の主面と前記基板とにより画定される空隙に配される第二の半導体素子と、
を少なくとも含む積層構造を備え、
前記積層構造の最上段に、光学素子を更に備えていることを特徴とする積層型光学素子パッケージ。 A first semiconductor element;
A substrate disposed on a main surface of the semiconductor element;
A second semiconductor element disposed in a gap defined by the main surface of the semiconductor element and the substrate;
Including at least a laminated structure,
A laminated optical element package, further comprising an optical element on the uppermost layer of the laminated structure.
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