JP2012043024A

JP2012043024A - Storage device

Info

Publication number: JP2012043024A
Application number: JP2010181221A
Authority: JP
Inventors: Yosuke Takada; 陽介高田
Original assignee: Buffalo Inc
Current assignee: Buffalo Inc
Priority date: 2010-08-13
Filing date: 2010-08-13
Publication date: 2012-03-01

Abstract

PROBLEM TO BE SOLVED: To prevent corruption of a software for a storage unit by which read-write of data becomes impossible.SOLUTION: A storage device comprises: a flash memory 30 capable of storing data in a non-volatile manner; a main controller 10 for controlling read-write of data to the flash memory 30; SPI flashes 71 and 72 for storing a normal firmware FW1 and an extension firmware FW2 separately; and a SW circuit 80 for switching between the SPI flashes 71 and 72 which can be accessed by the main controller 10.

Description

本発明は、コンピュータ等から転送されたデータを不揮発的に記憶する記憶装置に関する。 The present invention relates to a storage device that stores data transferred from a computer or the like in a nonvolatile manner.

近年、ハードディスク装置に代替して、大容量のフラッシュメモリを備えた記憶装置が知られている。例えば、ＳＳＤ（Solid State Drive）と呼ばれる記憶装置である。この種の記憶装置では、フラッシュメモリに対するデータの読み書きを制御するためのソフトウェアが必要であり、このソフトウェアは、フラッシュメモリに予め記憶されており、ＲＡＭにロードされてＣＰＵにより利用される。 In recent years, a storage device including a large-capacity flash memory is known instead of a hard disk device. For example, it is a storage device called SSD (Solid State Drive). This type of storage device requires software for controlling the reading and writing of data to and from the flash memory. This software is stored in advance in the flash memory, loaded into the RAM, and used by the CPU.

フラッシュメモリは、データの読み書きが頻繁に行われるため、バッドブロックが生じやすい。このため、フラッシュメモリに記憶されたソフトウェアが損なわれ、データの読み書きが不可能となる虞があった。 Since flash memory frequently reads and writes data, bad blocks are likely to occur. For this reason, the software stored in the flash memory may be damaged, and data reading / writing may be impossible.

特開２００８−３３３７９号公報JP 2008-33379 A

このような問題を考慮し、本発明が解決しようとする課題は、記憶部用のソフトウェアが破損されて、データの読み書きが不可能となることを防止することである。 Considering such problems, the problem to be solved by the present invention is to prevent the software for the storage unit from being damaged and making it impossible to read and write data.

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は適用例として実現することが可能である。 SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms or application examples.

［適用例１］記憶装置であって、
データを不揮発的に記憶可能なデータ記憶部と、
前記データ記憶部へのデータの読み書きを制御するための制御部と、
前記制御部用のソフトウェアを不揮発的に記憶可能な複数のソフトウェア記憶部であって、各ソフトウェア記憶部に種類の異なる前記ソフトウェアが記憶される複数のソフトウェア記憶部と、
前記制御部によりアクセスし得る一のソフトウェア記憶部を切り替えるアクセス対象切換部と
を備える記憶装置。 Application Example 1 A storage device,
A data storage unit capable of storing data in a nonvolatile manner;
A control unit for controlling reading and writing of data to the data storage unit;
A plurality of software storage units capable of storing the software for the control unit in a nonvolatile manner, a plurality of software storage units storing different types of software in each software storage unit;
A storage device comprising: an access target switching unit that switches one software storage unit that can be accessed by the control unit.

適用例１に係る記憶装置では、制御部用のソフトウェアが、データ記憶部とは異なる記憶部であるソフトウェア記憶部に記憶されていることから、データ記憶部の一部が損傷しても、制御部用のソフトウェアが破損されることがない。さらに、制御部用のソフトウェアは、複数のソフトウェア記憶部に個別に記憶されていることから、複数のソフトウェアが全て破損される虞は少ない。これらの結果、制御部用のソフトウェアが破損されて、データの読み書きが不可能となることを防止することができる。 In the storage device according to Application Example 1, since the software for the control unit is stored in the software storage unit that is a storage unit different from the data storage unit, the control is performed even if a part of the data storage unit is damaged. Department software is not damaged. Furthermore, since the software for the control unit is individually stored in the plurality of software storage units, there is little possibility that all of the plurality of software is damaged. As a result, it is possible to prevent the software for the control unit from being damaged and making it impossible to read and write data.

さらに、複数のソフトウェア記憶部には種類の異なるソフトウェアが記憶され、アクセス対象切換部により、使用するソフトウェア記憶部を切り替えることが可能であることから、データ記憶部へのデータの読み書きの制御を、種々の状況に適したものに切り替えることが可能となる。このため、データ記憶部に対するデータの読み書きの信頼性を向上することもできる。 Furthermore, since different types of software are stored in the plurality of software storage units, and the software storage unit to be used can be switched by the access target switching unit, control of reading and writing of data to the data storage unit, It is possible to switch to one suitable for various situations. For this reason, the reliability of data reading / writing with respect to the data storage unit can also be improved.

［適用例２］適用例１に記載の記憶装置であって、
前記複数のソフトウェアは、当該記憶装置の電力消費量に違いをもたらすソフトウェアであり、
所定の給電能力を有するインタフェースが接続可能であり、該インタフェースから当該記憶装置を動作させる電力を受給可能な接続部と、
前記接続部を通じて受給した電力についての電圧が所定値を下回るか否かを判定する電圧判定部と、
前記電圧判定部による判定結果に基づいて、前記アクセス対象切換部の動作を制御する切換制御部と
を備える記憶装置。 [Application Example 2] The storage device according to Application Example 1,
The plurality of software is software that makes a difference in power consumption of the storage device,
An interface having a predetermined power supply capability is connectable, and a connection unit capable of receiving power for operating the storage device from the interface;
A voltage determination unit that determines whether or not a voltage for power received through the connection unit is lower than a predetermined value;
A storage device comprising: a switching control unit that controls an operation of the access target switching unit based on a determination result by the voltage determination unit.

この構成であれば、接続部を通じて受給した電力についての電圧が所定値を下回るか否かにより、アクセスし得るソフトウェア記憶部を切り替えることができる。複数のソフトウェア記憶部に記憶される複数のソフトウェアは、当該記憶装置の電力消費量に違いをもたらすものであることから、前記受給した電力についての電圧が所定値を下回ったときに、電力消費量が低い方のソフトウェアを記憶するソフトウェア記憶部にアクセス対象を切り替えることで、記憶装置の電力消費量を下げることができる。したがって、受給した電力についての電圧が低下したときに、少ない電力消費量で済むことから、この場合にも、データ記憶部に対するデータの読み書きの信頼性を高めることが可能となる。 If it is this structure, the software memory | storage part which can be accessed can be switched by whether the voltage about the electric power received through the connection part is less than a predetermined value. Since the plurality of software stored in the plurality of software storage units makes a difference in the power consumption of the storage device, the power consumption is reduced when the voltage for the received power falls below a predetermined value. The power consumption of the storage device can be reduced by switching the access target to the software storage unit that stores the lower software. Accordingly, since the power consumption is small when the voltage of the received power is reduced, the reliability of data reading / writing with respect to the data storage unit can be improved also in this case.

［適用例３］適用例２に記載の記憶装置であって、
前記データ記憶部を複数備え、
前記制御部は、前記複数のデータ記憶部のうちの２以上の記憶部に同時にアクセスしてデータの読み書きが可能であり、
前記複数のソフトウェア記憶部のうちの第１のソフトウェア記憶部は、前記複数のデータ記憶部に対する同時アクセスを行うことでデータの読み書きを行わせるための第１のソフトウェアを記憶し、
前記複数のソフトウェア記憶部のうちの第２のソフトウェア記憶部は、前記複数のデータ記憶部に対する同時アクセスを行なわずにデータの読み書きを行わせるための第２のソフトウェアを記憶し、
前記切換制御部は、前記電圧判定部により前記所定値以上であると判定された場合に、前記第１のソフトウェア記憶部を前記アクセスし得る一のソフトウェアとして選択する指令を送信し、前記電圧判定部により前記所定値以上でないと判定された場合に、前記第２のソフトウェア記憶部を前記アクセスし得る一のソフトウェアとして選択する指令を送信する構成を備える、記憶装置。 [Application Example 3] The storage device according to Application Example 2,
A plurality of the data storage units;
The control unit can simultaneously read and write data by accessing two or more storage units of the plurality of data storage units,
The first software storage unit of the plurality of software storage units stores first software for reading and writing data by performing simultaneous access to the plurality of data storage units,
The second software storage unit of the plurality of software storage units stores second software for reading and writing data without performing simultaneous access to the plurality of data storage units,
The switching control unit transmits an instruction to select the first software storage unit as the accessible software when the voltage determination unit determines that the voltage is equal to or greater than the predetermined value, and the voltage determination A storage device comprising: a configuration for transmitting an instruction to select the second software storage unit as the accessible software when the unit determines that the predetermined value is not greater than or equal to the predetermined value.

この構成であれば、複数のデータ記憶部に対する同時アクセスを行うか否かにより消費電力を調整することが可能になる。すなわち、接続部を通じて受給した電力についての電圧が所定値を下回ったときに、前記同時アクセスを行わないようにして消費電力の低減を図ることが可能になる。 With this configuration, it is possible to adjust power consumption depending on whether or not simultaneous access to a plurality of data storage units is performed. That is, when the voltage of the power received through the connection unit falls below a predetermined value, it is possible to reduce power consumption by not performing the simultaneous access.

［適用例４］適用例２または３に記載の記憶装置であって、
前記接続部として、
第１の給電能力を有する第１のインタフェースが接続可能であり、該第１のインタフェースから当該記憶装置を動作させる電力を受給可能な第１の接続部と、
前記第１の給電能力よりも低い第２の給電能力を有する第２のインタフェースが接続可能であり、該第２のインタフェースから当該記憶装置を動作させる電力を受給可能な第２の接続部と
を備える構成である、記憶装置。 Application Example 4 The storage device according to Application Example 2 or 3,
As the connection part,
A first interface that is connectable to a first interface having a first power supply capability and that can receive power for operating the storage device from the first interface;
A second interface having a second power supply capability lower than the first power supply capability is connectable, and a second connection unit capable of receiving power for operating the storage device from the second interface; A storage device having a configuration.

この構成であれば、第１のインタフェースが接続可能な第１の接続部または第２のインタフェースが接続可能な第２の接続部を通じて受給した電力についての電圧が所定値以上か否かにより、アクセスし得るソフトウェア記憶部を切り替えることができる。 With this configuration, the access is made depending on whether or not the voltage of the power received through the first connection part to which the first interface can be connected or the second connection part to which the second interface can be connected is equal to or higher than a predetermined value Possible software storage units can be switched.

［適用例５］適用例４に記載の記憶装置であって、
前記第１のインタフェースは、ＳＡＴＡ（Serial ATA）の接続インタフェースであり、
前記第２のインタフェースは、ＵＳＢ（Universal Serial Bus）の接続インタフェースである、記憶装置。 Application Example 5 The storage device according to Application Example 4,
The first interface is a SATA (Serial ATA) connection interface;
The second interface is a storage device that is a USB (Universal Serial Bus) connection interface.

この構成であれば、ＵＳＢ接続において、供給される電力の電圧低下が見られたときに、消費電力の低減を図ることが可能になる。 With this configuration, it is possible to reduce power consumption when a voltage drop in supplied power is observed in USB connection.

［適用例６］適用例１に記載の記憶装置であって、
操作者による所定の指令を示す指令信号を受信する指令信号受信部と、
前記指令信号に応じて、前記アクセス対象切換部の動作を制御する切換制御部と
を備える記憶装置。 Application Example 6 The storage device according to Application Example 1,
A command signal receiving unit for receiving a command signal indicating a predetermined command by an operator;
A storage device comprising: a switching control unit that controls the operation of the access target switching unit according to the command signal.

この構成であれば、アクセスし得るソフトウェア記憶部を、操作者が自由に切り替えることができる。 With this configuration, the software storage unit that can be accessed can be freely switched by the operator.

本発明は、上述した記憶装置としての構成のほか、記憶装置の制御方法や、記憶装置を制御するためのコンピュータプログラムとしても構成することができる。コンピュータプログラムは、コンピュータが読取可能な記録媒体に記録されていてもよい。記録媒体としては、例えば、磁気ディスクや光ディスク、メモリカード、ハードディスク等の種々の媒体を利用することができる。 In addition to the configuration as the storage device described above, the present invention can also be configured as a storage device control method and a computer program for controlling the storage device. The computer program may be recorded on a computer-readable recording medium. As the recording medium, for example, various media such as a magnetic disk, an optical disk, a memory card, and a hard disk can be used.

本発明の第１実施例としてのＳＳＤ１００の概略構成を示す説明図である。It is explanatory drawing which shows schematic structure of SSD100 as 1st Example of this invention. ＳＰＩインタフェース２４、ＳＷ回路８０、および第１および第２のＳＰＩフラッシュ７１，７２の接続の様子を示す説明図である。It is explanatory drawing which shows the mode of a connection of SPI interface 24, SW circuit 80, and the 1st and 2nd SPI flash 71,72. ＳＷ回路８０におけるＩＮピンに対するＮＣピンＮＯピンの出力の変化を示す説明図である。6 is an explanatory diagram showing a change in the output of the NC pin and the NO pin with respect to the IN pin in the SW circuit 80. FIG. 予備領域切替処理を示すフローチャートである。It is a flowchart which shows a reserve area | region switching process. 本発明の第２実施例としてのＳＳＤ２００の概略構成を示す説明図である。It is explanatory drawing which shows schematic structure of SSD200 as 2nd Example of this invention. 動作モード切替処理を示すフローチャートである。It is a flowchart which shows an operation mode switching process.

以下、本発明の実施の形態を実施例に基づき説明する。
Ａ．第１実施例：
図１は、本発明の第１実施例としてのＳＳＤの概略構成を示す説明図である。本実施例のＳＳＤ１００は、パーソナルコンピュータなどのホスト装置（図示せず）に接続されて使用される二次記憶装置であり、メインコントローラ１０と、複数のフラッシュメモリ３０と、ＳＡＴＡコネクタ５０と、２つのＳＰＩフラッシュメモリ（以下、「ＳＰＩフラッシュ」と呼ぶ）７１，７２と、スイッチ回路（以下、「ＳＷ回路」と呼ぶ）８０とを備えている。さらに、ＳＳＤ１００の筐体には、操作者により操作されるスライドスイッチ９０が取り付けられている。 Hereinafter, embodiments of the present invention will be described based on examples.
A. First embodiment:
FIG. 1 is an explanatory diagram showing a schematic configuration of an SSD as a first embodiment of the present invention. The SSD 100 of this embodiment is a secondary storage device that is used by being connected to a host device (not shown) such as a personal computer. The SSD 100 includes a main controller 10, a plurality of flash memories 30, a SATA connector 50, 2 Two SPI flash memories (hereinafter referred to as “SPI flash”) 71 and 72 and a switch circuit (hereinafter referred to as “SW circuit”) 80 are provided. Furthermore, a slide switch 90 operated by an operator is attached to the casing of the SSD 100.

メインコントローラ１０は、内部に、ＣＰＵ１２と、ＲＯＭ１４と、ＲＡＭ１６と、ＳＡＴＡ制御回路２０と、スイッチインタフェース（以下、「ＳＷインタフェース」と呼ぶ）２２と、ＳＰＩインタフェース２４とを備えており、更に、８つのフラッシュ制御回路２６（第１〜８フラッシュ制御回路）を備えている。これらは、内部バス２８によって相互に接続されている。 The main controller 10 includes a CPU 12, a ROM 14, a RAM 16, a SATA control circuit 20, a switch interface (hereinafter referred to as “SW interface”) 22, and an SPI interface 24. Two flash control circuits 26 (first to eighth flash control circuits) are provided. These are connected to each other by an internal bus 28.

ＳＡＴＡ制御回路２０には、２組（Ａ＋，Ａ−，Ｂ＋，Ｂ−）のデータ信号線５１を介してＳＡＴＡコネクタ５０が接続されている。ＳＡＴＡ制御回路２０は、ＳＡＴＡコネクタ５０を介して接続されたホスト装置との間でＳＡＴＡ２規格に基づくデータの入出力を行う。ＳＡＴＡ２規格では、最大３．０Ｇｂｐｓの通信速度でホスト装置とデータの入出力を行うことができる。なお、本実施例では、ＳＡＴＡ制御回路２０は、ＳＡＴＡ２規格に基づきホスト装置との通信を行うこととするが、他のバージョンのＳＡＴＡ規格によって通信を行うこととしても構わない。また、本願において、ＳＡＴＡ規格には、ｅＳＡＴＡ規格も含まれることとする。 A SATA connector 50 is connected to the SATA control circuit 20 through two sets (A +, A−, B +, B−) of data signal lines 51. The SATA control circuit 20 inputs / outputs data based on the SATA2 standard with a host device connected via the SATA connector 50. In the SATA2 standard, data can be input / output with a host device at a maximum communication speed of 3.0 Gbps. In this embodiment, the SATA control circuit 20 performs communication with the host device based on the SATA2 standard, but may perform communication according to another version of the SATA standard. In the present application, the SATA standard includes the eSATA standard.

ＳＡＴＡコネクタ５０には、ホスト装置から電力の供給を受けるための電源入力端子が含まれている。ＳＡＴＡコネクタ５０の電源入力端子に接続された電源線５２は、ＳＳＤ１００の電源ラインＶｃｃに接続される。この電源ラインＶｃｃには、メインコントローラ１０、フラッシュメモリ３０、ＳＰＩフラッシュ７１，７２、ＳＷ回路８０の電源入力端子が接続される。 The SATA connector 50 includes a power input terminal for receiving power supply from the host device. The power line 52 connected to the power input terminal of the SATA connector 50 is connected to the power line Vcc of the SSD 100. The power supply line Vcc is connected to the main controller 10, the flash memory 30, the SPI flashes 71 and 72, and the power input terminals of the SW circuit 80.

８つのフラッシュ制御回路２６には、それぞれ、４つのＮＡＮＤ型フラッシュメモリ３０が、データバス線と、制御信号線（チップセレクト信号線、ライトイネーブル信号線、リードイネーブル信号線、アドレスラッチイネーブル信号線、コマンドラッチイネーブル信号線）と、レディビジー信号線とによって接続されている。このうちデータバス線は、４つのフラッシュメモリ３０に共通して用いられる共有バスとなっている。このようにデータバス線が共有化されたフラッシュ制御回路２６と複数のフラッシュメモリ３０の組のことを「チャネル」と呼ぶ。フラッシュ制御回路２６は、チップイネーブル信号線を通じて、アクセス対象のフラッシュメモリ３０にチップイネーブル信号を出力することで、アクセスを行うフラッシュメモリ３０を選択する。そして、レディビジー信号線を通じてレディ信号あるいはビジー信号をフラッシュメモリ３０から取得することで、各フラッシュメモリ３０の動作状態を判別し、実際のデータの書き込みや読み出しの制御を行う。 Each of the eight flash control circuits 26 includes four NAND flash memories 30 including a data bus line and control signal lines (chip select signal line, write enable signal line, read enable signal line, address latch enable signal line, Command latch enable signal line) and a ready / busy signal line. Among these, the data bus line is a shared bus used in common for the four flash memories 30. A set of the flash control circuit 26 and the plurality of flash memories 30 in which the data bus lines are shared in this way is called a “channel”. The flash control circuit 26 selects the flash memory 30 to be accessed by outputting a chip enable signal to the flash memory 30 to be accessed through the chip enable signal line. Then, by obtaining a ready signal or a busy signal from the flash memory 30 through the ready / busy signal line, the operating state of each flash memory 30 is determined, and actual data writing and reading are controlled.

ＮＡＮＤ型フラッシュメモリは、使用に伴って、フローティング・ゲートの絶縁部の消耗により、メモリ・セルの書き込みが規定時間で完了しなくなることがある。その場合、消去やプログラムの実行がエラーとなるため、該当ブロックをバッドブロックとして以降のメモリ管理対象から除外する必要がある。エラーが発生した場合に、メインコントローラ１０は、このバッドブロックをこれ以降利用しないようにフラッシュメモリの管理対象から除外するとともに、予備領域からブロックを補填することで、管理対象の容量が減らないようにしている。この予備領域は拡張可能であるが、この拡張に関わるファームウェア（すなわち、ソフトウェア）を格納するのが、第１および第２のＳＰＩフラッシュ７１，７２である。 As the NAND flash memory is used, the writing of the memory cell may not be completed within a specified time due to the consumption of the insulating portion of the floating gate. In this case, since erasure or program execution results in an error, it is necessary to exclude the corresponding block as a bad block from subsequent memory management targets. When an error occurs, the main controller 10 excludes the bad block from the management target of the flash memory so that it will not be used any more, and supplements the block from the spare area so that the capacity of the management target does not decrease. I have to. The spare area can be expanded, but the first and second SPI flashes 71 and 72 store firmware (that is, software) related to the expansion.

第１および第２のＳＰＩフラッシュ７１，７２は、シリアル・ペリフェラル・インタフェース（ＳＰＩ）という方式でインタフェースされるフラッシュメモリである。第１のＳＰＩフラッシュ７１には、フラッシュメモリ３０内の予備領域を、所定サイズ（以下、「通常サイズ」と呼ぶ）に定めるための通常用ファームウェアＦＷ１が記憶されている。第２のＳＰＩフラッシュ７２には、各フラッシュメモリ３０内の予備領域を、通常サイズよりも大きい所定サイズ（以下、「拡張サイズ」と呼ぶ）に定めるための拡張用ファームウェアＦＷ２が記憶されている。 The first and second SPI flashes 71 and 72 are flash memories interfaced by a method called a serial peripheral interface (SPI). The first SPI flash 71 stores normal firmware FW1 for setting a spare area in the flash memory 30 to a predetermined size (hereinafter referred to as “normal size”). The second SPI flash 72 stores expansion firmware FW2 for setting a spare area in each flash memory 30 to a predetermined size larger than the normal size (hereinafter referred to as “expansion size”).

メインコントローラ１０に備えられるＳＰＩインタフェース２４には、ＳＷ回路８０を介して、第１のＳＰＩフラッシュ７１と第２のＳＰＩフラッシュ７２とが接続される。 A first SPI flash 71 and a second SPI flash 72 are connected to the SPI interface 24 provided in the main controller 10 via the SW circuit 80.

図２は、ＳＰＩインタフェース２４、ＳＷ回路８０、および第１および第２のＳＰＩフラッシュ７１，７２の接続の様子を示す説明図である。図示するように、ＳＰＩインタフェース２４と各ＳＰＩフラッシュ７１，７２との間は、４本の信号線Ｓ１，Ｓ２，Ｓ３，Ｓ４により接続されている。詳しくは、ＳＰＩインタフェース２４は、ＳＣＬＫ（クロック）、ＳＩ（データ入力）、ＳＯ（データ出力）、ＣＳ（チップセレクト）の４ピンを備えており、ＳＣＬＫ、ＳＩ、ＳＯの各ピンに接続される信号線Ｓ１，Ｓ２，Ｓ３は、第１のＳＰＩフラッシュ７１に接続されると共に、途中で分岐して、第２のＳＰＩフラッシュ７２に接続される。ＳＰＩインタフェース２４のＣＳピンに接続される信号線Ｓ４の途中に、ＳＷ回路８０が接続されている。 FIG. 2 is an explanatory diagram showing how the SPI interface 24, the SW circuit 80, and the first and second SPI flashes 71 and 72 are connected. As shown in the figure, the SPI interface 24 and each of the SPI flashes 71 and 72 are connected by four signal lines S1, S2, S3, and S4. Specifically, the SPI interface 24 includes four pins, SCLK (clock), SI (data input), SO (data output), and CS (chip select), and is connected to the SCLK, SI, and SO pins. The signal lines S1, S2, and S3 are connected to the first SPI flash 71, branch off in the middle, and connected to the second SPI flash 72. An SW circuit 80 is connected to the signal line S4 connected to the CS pin of the SPI interface 24.

ＳＷ回路８０は、ＩＮ（入力）、ＮＣ（ノーマリクローズ）、ＣＯＭ（共通）、ＮＯ（ノーマリオープン）の４ピンを少なくとも備え、ＩＮピンに対する入力信号に応じて、スイッチ操作によりＣＯＭピンと導通するピンがＮＣピンとＮＯピンの間で切り替えられる。 The SW circuit 80 includes at least four pins of IN (input), NC (normally closed), COM (common), and NO (normally open), and is connected to the COM pin by a switch operation in accordance with an input signal to the IN pin. The pin to be switched is switched between the NC pin and the NO pin.

図３は、ＳＷ回路８０におけるＩＮピンに対するＮＣピン、ＮＯピンの出力の変化を示す説明図である。図中の表ＴＬに示すように、ＩＮピンに対する入力信号が“０”であるときには、ＮＣピンの出力はオンに、ＮＯピンの出力はオフになり、ＩＮピンに対する入力信号が“１”であるときには、ＮＣピンの出力はオフに、ＮＯピンの出力はオンになる。 FIG. 3 is an explanatory diagram showing changes in the output of the NC pin and the NO pin with respect to the IN pin in the SW circuit 80. As shown in Table TL in the figure, when the input signal to the IN pin is “0”, the output of the NC pin is turned on, the output of the NO pin is turned off, and the input signal to the IN pin is “1”. In some cases, the NC pin output is off and the NO pin output is on.

ＳＷ回路８０のＩＮピンは、ＳＰＩインタフェース２４のＣＳピンに接続される。また、ＳＷ回路８０のＮＣピンは、第１のＳＰＩフラッシュ７１のＣＥピンに接続され、ＳＷ回路８０のＮＯピンは、第２のＳＰＩフラッシュ７２のＣＥピンに接続される。したがって、メインコントローラ１０は、ＳＰＩインタフェース２４のＣＳピンからの出力を“０”とすることで、第１のＳＰＩフラッシュ７１のＣＥピンへの入力をオンに、第２のＳＰＩフラッシュ７２のＣＥピンへの入力をオフとすることができる。また、メインコントローラ１０は、ＳＰＩインタフェース２４のＣＳピンからの出力を“１”とすることで、第１のＳＰＩフラッシュ７１のＣＥピンへの入力をオフに、第２のＳＰＩフラッシュ７２のＣＥピンへの入力をオンとすることができる。したがって、メインコントローラ１０は、ＳＰＩインタフェース２４のＣＳピンからの出力を“０”と“１”の間で切り替えることで、メインコントローラ１０の接続を、第１のＳＰＩフラッシュ７１と第２のＳＰＩフラッシュ７２との間で切り替えることができる。 The IN pin of the SW circuit 80 is connected to the CS pin of the SPI interface 24. The NC pin of the SW circuit 80 is connected to the CE pin of the first SPI flash 71, and the NO pin of the SW circuit 80 is connected to the CE pin of the second SPI flash 72. Accordingly, the main controller 10 turns on the input to the CE pin of the first SPI flash 71 by setting the output from the CS pin of the SPI interface 24 to “0”, and the CE pin of the second SPI flash 72. The input to can be turned off. Further, the main controller 10 sets the output from the CS pin of the SPI interface 24 to “1”, thereby turning off the input to the CE pin of the first SPI flash 71 and the CE pin of the second SPI flash 72. The input to can be turned on. Accordingly, the main controller 10 switches the output from the CS pin of the SPI interface 24 between “0” and “1”, thereby connecting the main controller 10 to the first SPI flash 71 and the second SPI flash. 72.

図１に戻り、ＳＷインタフェース２２には、スライドスイッチ９０が接続されている。スライドスイッチ９０は、スイッチ部を上下にスライドさせるスライディング形のものであり、操作者により操作される。スライドスイッチ９０を操作することで、操作者は、前述したフラッシュメモリ３０の予備領域を通常サイズと拡張サイズのいずれにするかを、ＳＳＤ１００のメインコントローラ１０に対して指令することができる。スライドスイッチ９０のスイッチ部が図中上側（「通常」側とも呼ぶ）に位置する場合には、通常サイズである旨の指令が指令信号ＳＳとしてＳＷインタフェース２２に送られ、スライドスイッチ９０のスイッチ部が図中下側（「拡張」側とも呼ぶ）に位置する場合には、拡張サイズである旨の指令が指令信号ＳＳとしてＳＷインタフェース２２に送られる。 Returning to FIG. 1, a slide switch 90 is connected to the SW interface 22. The slide switch 90 is a sliding type that slides the switch portion up and down, and is operated by an operator. By operating the slide switch 90, the operator can instruct the main controller 10 of the SSD 100 to set the spare area of the flash memory 30 to the normal size or the expanded size. When the switch portion of the slide switch 90 is positioned on the upper side (also referred to as “normal” side) in the drawing, a command indicating that the size is normal is sent to the SW interface 22 as a command signal SS, and the switch portion of the slide switch 90 Is located on the lower side (also referred to as “extended” side) in the figure, a command indicating that the size is extended is sent to the SW interface 22 as a command signal SS.

メインコントローラ１０に備えられるＣＰＵ１２は、ＳＡＴＡ制御回路２０を通じたホスト装置との通信や、各フラッシュ制御回路２６を通じたフラッシュメモリ３０へのデータの読み書きを制御する。また、ＣＰＵ１２は、スライドスイッチ９０から送られてくる指令信号ＳＳに応じて、フラッシュメモリ３０の予備領域のサイズを切り替える。以下、この予備領域のサイズを切り替える処理を「予備領域切替処理」と呼ぶ。 The CPU 12 provided in the main controller 10 controls communication with the host device through the SATA control circuit 20 and data reading / writing to the flash memory 30 through each flash control circuit 26. Further, the CPU 12 switches the size of the spare area of the flash memory 30 in accordance with the command signal SS sent from the slide switch 90. Hereinafter, the process of switching the size of the spare area is referred to as “spare area switching process”.

ＲＯＭ１１３は、内蔵されている各種コンピュータプログラムやデータ等を記憶する読み出し専用のメモリである。ＲＡＭ１６は、ＣＰＵ１２による各種制御のための各種データやプログラム等を一時的に記憶する読み出し・書込み可能なメモリである。 The ROM 113 is a read-only memory that stores various built-in computer programs and data. The RAM 16 is a readable / writable memory that temporarily stores various data and programs for various controls by the CPU 12.

次に、ＣＰＵ１２により実行される予備領域切替処理について説明する。図４は、予備領域切替処理を示すフローチャートである。この予備領域切替処理は、ＳＳＤ１００の起動時に実行開始される。ＳＳＤ１００がＳＡＴＡケーブルによってホスト装置に接続されると、ＡＴＡケーブルを通じて、ホスト装置からＳＳＤ１００に電力が供給される。この電力の供給によってＳＳＤ１００が起動されると、まず、ＣＰＵ１２は、スライドスイッチ９０から送られてきた指令信号ＳＳをＳＷインタフェース２２から受信する（ステップＳ１１０）。次いで、受信した指令信号ＳＳに基づいて、予備領域を通常サイズとするか拡張サイズとするかを判別する（ステップＳ１２０）。 Next, the spare area switching process executed by the CPU 12 will be described. FIG. 4 is a flowchart showing the spare area switching process. This spare area switching process is started when the SSD 100 is activated. When the SSD 100 is connected to the host device via the SATA cable, power is supplied from the host device to the SSD 100 via the ATA cable. When the SSD 100 is activated by this power supply, the CPU 12 first receives the command signal SS sent from the slide switch 90 from the SW interface 22 (step S110). Next, based on the received command signal SS, it is determined whether the spare area has a normal size or an extended size (step S120).

ステップＳ１２０で、予備領域を通常サイズとすると判別されると、ＣＰＵ１２は、ＳＰＩインタフェース２４のＣＳピンの出力を“０”に設定して、第１のＳＰＩフラッシュ７１から通常用ファームウェアＦＷ１をＲＡＭ１６にロードする（ステップＳ１３０）。一方、ステップＳ１２０で、予備領域を拡張サイズとすると判別されると、ＣＰＵ１２は、ＳＰＩインタフェース２４のＣＳピンの出力を“１”に設定して、第２のＳＰＩフラッシュ７２から拡張用ファームウェアＦＷ２をＲＡＭ１６にロードする（ステップＳ１４０）。 If it is determined in step S120 that the spare area has the normal size, the CPU 12 sets the output of the CS pin of the SPI interface 24 to “0”, and the normal firmware FW1 is transferred from the first SPI flash 71 to the RAM 16. Load (step S130). On the other hand, if it is determined in step S120 that the spare area has an expansion size, the CPU 12 sets the output of the CS pin of the SPI interface 24 to “1” and loads the expansion firmware FW2 from the second SPI flash 72. The data is loaded into the RAM 16 (step S140).

ステップＳ１３０またはＳ１４０の実行後、ＲＡＭ１６にロードしたファームウェア（ＦＷ１またはＦＷ２）を実行する（ステップＳ１５０）。ステップＳ１５０の結果、ステップＳ１２０で予備領域を通常サイズとすると判別された場合には、通常用ファームウェアＦＷ１が実行されて、フラッシュメモリ３０内の予備領域は通常サイズに定められ、一方、ステップＳ１２０で予備領域を拡張サイズとすると判別された場合には、拡張用ファームウェアＦＷ２が実行されて、フラッシュメモリ３０内の予備領域は拡張サイズに定められる。ステップＳ１５０の実行後、この予備領域切替処理は終了する。 After executing step S130 or S140, the firmware (FW1 or FW2) loaded in the RAM 16 is executed (step S150). As a result of step S150, when it is determined in step S120 that the spare area has the normal size, the normal firmware FW1 is executed, and the spare area in the flash memory 30 is set to the normal size, while in step S120. When it is determined that the spare area has the extended size, the expansion firmware FW2 is executed, and the spare area in the flash memory 30 is set to the extended size. After the execution of step S150, this spare area switching process ends.

以上で説明した第１実施例のＳＳＤ１００によれば、メインコントローラ１０用のファームウェアＦＷ１，ＦＷ２が、フラッシュメモリ３０とは異なる記憶部であるＳＰＩフラッシュ７１，７１に記憶されていることから、フラッシュメモリ３０の一部が損傷しても、ファームウェアＦＷ１，ＦＷ２が破損されることがない。さらに、ファームウェアＦＷ１，ＦＷ２は、ＳＰＩフラッシュ７１，７２に個別に記憶されていることから、ファームウェアＦＷ１，ＦＷ２が全て破損される虞は少ない。これらの結果、ファームウェアＦＷ１，ＦＷ２が破損されて、データの読み書きが不可能となることを防止することができる。 According to the SSD 100 of the first embodiment described above, the firmware FW1, FW2 for the main controller 10 is stored in the SPI flash 71, 71 which is a storage unit different from the flash memory 30, so that the flash memory Even if a part of 30 is damaged, the firmware FW1, FW2 is not damaged. Furthermore, since the firmware FW1 and FW2 are individually stored in the SPI flashes 71 and 72, there is little possibility that the firmware FW1 and FW2 are all damaged. As a result, it is possible to prevent the firmware FW1 and FW2 from being damaged and making it impossible to read and write data.

さらに、操作者により操作されるスライドスイッチ９０が「通常」側に設定されている場合には、第１のＳＰＩフラッシュ７１に記憶される通常用ファームウェアＦＷ１が実行され、スライドスイッチ９０が「拡張」側に設定されている場合には、第２のＳＰＩフラッシュ７２に記憶される拡張用ファームウェアＦＷ２が実行されることから、使用するファームウェアを、種々の状況に適したものに切り替えることが可能となる。このため、フラッシュメモリ３０に対するデータの読み書きの信頼性を向上することもできる。 Further, when the slide switch 90 operated by the operator is set to the “normal” side, the normal firmware FW1 stored in the first SPI flash 71 is executed, and the slide switch 90 is “expanded”. If the setting is set to the side, the expansion firmware FW2 stored in the second SPI flash 72 is executed, so that the firmware to be used can be switched to one suitable for various situations. . For this reason, the reliability of data reading / writing with respect to the flash memory 30 can also be improved.

なお、第１実施例において、フラッシュメモリ３０が適用例１における「データ記憶部」に相当し、ＳＰＩフラッシュ７１，７２が適用例１における「ソフトウェア記憶部」に相当し、ＳＷ回路８０が適用例１における「アクセス対象切換部」に相当する。メインコントローラ１０に備えられるＳＷインタフェース２２および予備領域切替処理のステップＳ１１０の処理は、適用例６における「指令信号受信部」に、予備領域切替処理のステップＳ１２０ないしＳ１５０の処理は、適用例６における「切換制御部」に相当する。 In the first embodiment, the flash memory 30 corresponds to the “data storage unit” in Application Example 1, the SPI flashes 71 and 72 correspond to the “software storage unit” in Application Example 1, and the SW circuit 80 is an application example. 1 corresponds to the “access target switching unit”. The SW interface 22 provided in the main controller 10 and the process in step S110 of the spare area switching process are the same as those in the “command signal receiver” in application example 6, and the processes in steps S120 to S150 of the spare area switching process are in the application example 6. It corresponds to a “switching control unit”.

Ｂ．第２実施例：
図５は、本発明の第２実施例としてのＳＳＤの概略構成を示す説明図である。図１に示した第１実施例のＳＳＤ１００と、図５に示した第２実施例のＳＳＤ２００とで同一の構成要素には、同一の符号を付している。図５に示すように、本実施例のＳＳＤ２００は、図１に示した第１実施例のＳＳＤ１００と比較して、ホストと通信を行うためのインタフェースとして、ＳＡＴＡコネクタ５０以外にＵＳＢコネクタ１４０を備える点で相違する。このため、本実施例のＳＳＤ２００は、ＳＡＴＡコネクタ５０とＵＳＢコネクタ１４０とを結ぶブリッジチップ１６０を備える。 B. Second embodiment:
FIG. 5 is an explanatory diagram showing a schematic configuration of an SSD as a second embodiment of the present invention. The same reference numerals are given to the same constituent elements in the SSD 100 of the first embodiment shown in FIG. 1 and the SSD 200 of the second embodiment shown in FIG. As shown in FIG. 5, the SSD 200 of this embodiment includes a USB connector 140 in addition to the SATA connector 50 as an interface for communicating with the host, as compared with the SSD 100 of the first embodiment shown in FIG. 1. It is different in point. For this reason, the SSD 200 of this embodiment includes a bridge chip 160 that connects the SATA connector 50 and the USB connector 140.

ブリッジチップ１６０は、ＳＡＴＡコネクタ５０とＵＳＢコネクタ１４０とに接続され、ＳＡＴＡコネクタ５０との間のデータの送受信の制御、およびＵＳＢコネクタ１４０との間のデータの送受信の制御を行う。ＵＳＢコネクタ１４０とブリッジチップ１６０との間は、１組（Ｄ＋，Ｄ−）のデータ信号線１４１を介して接続されている。ブリッジチップ１６０は、ＵＳＢコネクタ１４０を介して接続されたホスト装置との間でＵＳＢ２．０規格に基づくデータの入出力を行う。ＵＳＢ２．０規格では、最大４８０Ｍｂｐｓの通信速度でホスト装置とデータの入出力を行うことができる。なお、本実施例では、ＵＳＢ制御回路１８は、ＵＳＢ２．０規格に基づきホストとの通信を行うこととするが、他のバージョンのＵＳＢ規格によって通信を行うこととしても構わない。 The bridge chip 160 is connected to the SATA connector 50 and the USB connector 140, and controls data transmission / reception with the SATA connector 50 and data transmission / reception with the USB connector 140. The USB connector 140 and the bridge chip 160 are connected via one set (D +, D−) of data signal lines 141. The bridge chip 160 inputs and outputs data based on the USB 2.0 standard with a host device connected via the USB connector 140. In the USB 2.0 standard, data can be input / output to / from the host device at a maximum communication speed of 480 Mbps. In this embodiment, the USB control circuit 18 performs communication with the host based on the USB 2.0 standard, but may perform communication according to another version of the USB standard.

また、ブリッジチップ１６０は、第１実施例のＳＡＴＡ制御回路２０と同様に、ＳＡＴＡコネクタ５０を介して接続されたホスト装置との間でＳＡＴＡ２規格に基づくデータの入出力を行う。また、他のバージョンのＳＡＴＡ規格によって通信を行うこととしても構わない。 The bridge chip 160 inputs and outputs data based on the SATA2 standard with the host device connected via the SATA connector 50, similarly to the SATA control circuit 20 of the first embodiment. Further, communication may be performed according to another version of the SATA standard.

ブリッジチップ１６０は、上記ＵＳＢコネクタ１４０あるいはＳＡＴＡコネクタ５０と間で送受信したデータについての、ＳＳＤコントローラ１１０に備えられる通信インタフェース１２０に対する書き込み処理および読み出し処理の制御を行う。ブリッジチップ１６０は、ＣＰＵやメモリ等を備える小型マイクロコンピュータにより構成される。なお、小型マイクロコンピュータの構成に換えて、複数のディスクリートな電子部品による構成とすることもできる。 The bridge chip 160 controls writing processing and reading processing with respect to the communication interface 120 provided in the SSD controller 110 with respect to data transmitted / received to / from the USB connector 140 or the SATA connector 50. The bridge chip 160 is configured by a small microcomputer including a CPU, a memory, and the like. Note that, instead of the configuration of the small microcomputer, a configuration using a plurality of discrete electronic components may be employed.

本実施例のＳＳＤ２００は、第１実施例のＳＳＤ１００におけるスライドスイッチ９０およびＳＷインタフェース２２に相当する構成は備えない。本実施例のＳＳＤ２００のメインコントローラ１１０には、電圧判定回路１２２が設けられている。 The SSD 200 of this embodiment does not have a configuration corresponding to the slide switch 90 and the SW interface 22 in the SSD 100 of the first embodiment. A voltage determination circuit 122 is provided in the main controller 110 of the SSD 200 of this embodiment.

電圧判定回路１２２は、ホスト装置から受給した電力についての電圧を判別するための回路である。電圧判定回路１２２には、ＵＳＢコネクタ１４０の電源入力端子に接続された電源線１４２と、ＳＡＴＡコネクタ５０の電源入力端子に接続された電源線５２とがそれぞれ接続されている。ＵＳＢコネクタ１４０には、電圧５Ｖ、最大電流５００ｍＡの電力が供給され、ＳＡＴＡコネクタ５０には、電圧５Ｖの電力が供給される（電流についての制限はなし）。ＵＳＢの接続インタフェースはＳＡＴＡの接続インタフェースよりも給電能力が低いと言える。電源線１４２と電源線５２は、それぞれ、電流が相互に侵入することを防止するためのショットキーバリアダイオード１４３，１５３を介して、ＳＳＤ１００の電源ラインＶｃｃに接続される。 The voltage determination circuit 122 is a circuit for determining a voltage for power received from the host device. The voltage determination circuit 122 is connected to a power line 142 connected to the power input terminal of the USB connector 140 and a power line 52 connected to the power input terminal of the SATA connector 50. The USB connector 140 is supplied with power of a voltage of 5 V and a maximum current of 500 mA, and the SATA connector 50 is supplied with power of a voltage of 5 V (no limitation on the current). It can be said that the USB connection interface has a lower power supply capability than the SATA connection interface. The power supply line 142 and the power supply line 52 are connected to the power supply line Vcc of the SSD 100 via Schottky barrier diodes 143 and 153 for preventing currents from entering each other.

電圧判定回路１２２は、ＵＳＢの電源線１４２あるいはＳＡＴＡの電源線５２を通じて入力された電圧が、所定の電圧値（例えば、３Ｖ）以上であるか否かを判定し、所定の電圧値以上となった場合に、適正電圧であると判定し、所定の電圧値を下回った場合に、低電圧であると判定する。電圧判定回路１２２は、判定した結果を表す判定信号をＣＰＵ１２に通知する。 The voltage determination circuit 122 determines whether or not the voltage input through the USB power supply line 142 or the SATA power supply line 52 is equal to or higher than a predetermined voltage value (for example, 3 V), and becomes equal to or higher than the predetermined voltage value. If the voltage is lower than a predetermined voltage value, it is determined that the voltage is low. The voltage determination circuit 122 notifies the CPU 12 of a determination signal representing the determination result.

メインコントローラ１１０は、さらに、第１実施例におけるメインコントローラ１０と同様に、ＣＰＵ１２、ＲＯＭ１４、ＲＡＭ１６、ＳＰＩインタフェース２４、および第１〜８フラッシュ制御回路２８を備える。なお、ＣＰＵ１２は、第１実施例では予備領域切替処理を実行しているが、第２実施例では、予備領域切替処理に換えて、動作モード切替処理を実行している。動作モード切替処理については、後で説明する。 The main controller 110 further includes a CPU 12, a ROM 14, a RAM 16, an SPI interface 24, and first to eighth flash control circuits 28, similarly to the main controller 10 in the first embodiment. The CPU 12 executes the spare area switching process in the first embodiment. However, in the second embodiment, the CPU 12 executes the operation mode switching process instead of the spare area switching process. The operation mode switching process will be described later.

第１および第２のＳＰＩフラッシュ７１，７２は、第１実施例と同様のものであるが、各ＳＰＩフラッシュ７１，７２に記憶されているファームウェアの内容は、第１実施例とは相違したものとなっている。第１のＳＰＩフラッシュ７１には速度優先用ファームウェアＦＷ１１が記憶され、第２のＳＰＩフラッシュ７２には省電力用ファームウェアＦＷ１２が記憶されている。 The first and second SPI flashes 71 and 72 are the same as those in the first embodiment, but the contents of the firmware stored in each SPI flash 71 and 72 are different from those in the first embodiment. It has become. The first SPI flash 71 stores speed priority firmware FW11, and the second SPI flash 72 stores power saving firmware FW12.

第１ないし第８フラッシュ制御回路２６は、第１実施例では特に言及しなかったが、それぞれに接続された４つのフラッシュメモリ３０に並列的にデータの書き込みを行うインタリーブ制御を行うことができる。よって、本実施例のメインコントローラ１０は、８つのチャネルのそれぞれで４つのフラッシュメモリ３０をインタリーブ制御することができるため、最大で３２個のフラッシュメモリ３０を同時並列的に動作させることが可能である。インタリーブ制御によれば、データの読み書き速度を高めることができる。一方、インタリーブ制御を行うことで、電力消費は大きくなる。 Although not specifically mentioned in the first embodiment, the first to eighth flash control circuits 26 can perform interleave control for writing data in parallel to the four flash memories 30 connected thereto. Therefore, the main controller 10 of the present embodiment can interleave control the four flash memories 30 in each of the eight channels, so that a maximum of 32 flash memories 30 can be operated simultaneously in parallel. is there. According to the interleave control, the data read / write speed can be increased. On the other hand, power consumption increases by performing interleave control.

第１のＳＰＩフラッシュ７１に記憶される速度優先用ファームウェアＦＷ１１は、各フラッシュ制御回路２６にデータの読み書き時に前記インタリーブ制御を行わせるためのファームウェアである。第２のＳＰＩフラッシュ７２に記憶される省電力用ファームウェアＦＷ１２は、各フラッシュ制御回路２６にデータの読み書き時に前記インタリーブ制御を行わせないためのファームウェアである。 The speed priority firmware FW11 stored in the first SPI flash 71 is firmware for causing each flash control circuit 26 to perform the interleave control when reading and writing data. The power saving firmware FW12 stored in the second SPI flash 72 is firmware for preventing each flash control circuit 26 from performing the interleave control when reading and writing data.

次に、ＣＰＵ１２により実行される動作モード切替処理について説明する。図６は、動作モード切替処理を示すフローチャートである。この動作モード切替処理は、第１実施例の予備領域切替処理と同様に、ＳＳＤ２００の起動時に実行開始される。ＳＳＤ２００が起動されると、まず、ＣＰＵ１２は、電圧判定回路１２２の判定結果を読み込み（ステップＳ２１０）、その判定結果が適正電圧であるか低電圧であるかを判別する（ステップＳ２２０）。 Next, an operation mode switching process executed by the CPU 12 will be described. FIG. 6 is a flowchart showing the operation mode switching process. The operation mode switching process is started when the SSD 200 is activated, as in the spare area switching process of the first embodiment. When the SSD 200 is activated, the CPU 12 first reads the determination result of the voltage determination circuit 122 (step S210), and determines whether the determination result is an appropriate voltage or a low voltage (step S220).

ステップＳ２２０で、適正電圧であると判別されると、ＣＰＵ１２は、ＳＰＩインタフェース２４のＣＳピンの出力を“０”に設定して、第１のＳＰＩフラッシュ７１から速度優先用ファームウェアＦＷ１１をＲＡＭ１６にロードする（ステップＳ２３０）。一方、ステップＳ１２０で、低電圧であると判別されると、ＣＰＵ１２は、ＳＰＩインタフェース２４のＣＳピンの出力を“１”に設定して、第２のＳＰＩフラッシュ７２から省電力用ファームウェアＦＷ１２をＲＡＭ１６にロードする（ステップＳ２４０）。 If it is determined in step S220 that the voltage is appropriate, the CPU 12 sets the output of the CS pin of the SPI interface 24 to “0” and loads the speed priority firmware FW11 from the first SPI flash 71 into the RAM 16. (Step S230). On the other hand, if it is determined in step S120 that the voltage is low, the CPU 12 sets the output of the CS pin of the SPI interface 24 to “1” and loads the power saving firmware FW12 from the second SPI flash 72 to the RAM 16. (Step S240).

ステップＳ２３０またはＳ２４０の実行後、ＲＡＭ１６にロードしたファームウェア（ＦＷ１１またはＦＷ１２）を実行する（ステップＳ２５０）。ステップＳ２５０の結果、ＵＳＢの電源線１４２あるいはＳＡＴＡの電源線５２を通じて入力された電圧が所定の電圧値以上の場合には、速度優先用ファームウェアＦＷ１１が実行されて、インタリーブ制御によるデータの読み書きが可能となる。一方、ＵＳＢの電源線１４２あるいはＳＡＴＡの電源線５２を通じて入力された電圧が所定の電圧値を下回る場合には、省電力用ファームウェアＦＷ１２が実行されて、インタリーブ制御によるデータの読み書きが不可能となる。ステップＳ２５０の実行後、この動作モード切替処理は終了する。 After executing step S230 or S240, the firmware (FW11 or FW12) loaded in the RAM 16 is executed (step S250). As a result of step S250, when the voltage input through the USB power supply line 142 or the SATA power supply line 52 is equal to or higher than a predetermined voltage value, the speed priority firmware FW11 is executed and data can be read and written by interleave control. It becomes. On the other hand, when the voltage input through the USB power supply line 142 or the SATA power supply line 52 falls below a predetermined voltage value, the power saving firmware FW12 is executed, making it impossible to read and write data by interleave control. . After execution of step S250, the operation mode switching process ends.

したがって、第２実施例のＳＳＤ１００によれば、第１実施例と同様に、ファームウェアＦＷ１１，ＦＷ１２が破損されて、データの読み書きが不可能となることを防止することができる。さらに、ＵＳＢの電源線１４２あるいはＳＡＴＡの電源線５２を通じて入力された電圧に応じて、インタリーブ制御を行う速度優先の動作モードを行うか、インタリーブ制御を行わない省電力の動作モードを行うかを切り替えることが可能になる。ＵＳＢの電源線１４２を通じて供給される電力は、電圧値が低下することが起こり易いが、第２実施例によれば、その低下が検出されたときに、省電力を図ることができることから、その結果、フラッシュメモリ３０に対するデータの読み書きの信頼性を向上することができる。 Therefore, according to the SSD 100 of the second embodiment, as in the first embodiment, it is possible to prevent the firmware FW11 and FW12 from being damaged and making it impossible to read and write data. Further, according to the voltage input through the USB power supply line 142 or the SATA power supply line 52, switching between a speed-priority operation mode in which interleave control is performed or a power saving operation mode in which interleave control is not performed is switched. It becomes possible. The power supplied through the USB power line 142 is likely to decrease in voltage value. However, according to the second embodiment, when the decrease is detected, power can be saved. As a result, the reliability of data reading / writing with respect to the flash memory 30 can be improved.

なお、第２実施例において、ＳＡＴＡの接続インタフェースが適用例４における「第１のインタフェース」に相当し、ＵＳＢの接続インタフェースが適用例４における「第２のインタフェース」に相当する。メインコントローラ１０に備えられる電圧判定回路１２２および動作モード切替処理のステップＳ２１０の処理は、適用例２における「電圧判定部」に、動作モード切替処理のステップＳ２２０ないしＳ２５０の処理は、適用例２における「切換制御部」に相当する。 In the second embodiment, the SATA connection interface corresponds to the “first interface” in the application example 4, and the USB connection interface corresponds to the “second interface” in the application example 4. The voltage determination circuit 122 provided in the main controller 10 and the process in step S210 of the operation mode switching process are performed in the “voltage determination unit” in the application example 2, and the processes in steps S220 to S250 of the operation mode switching process are performed in the application example 2. It corresponds to a “switching control unit”.

Ｃ．変形例：
以上、本発明の種々の実施例について説明したが、本発明はこれらの実施例に限定されず、その趣旨を逸脱しない範囲で種々の構成を採ることができる。例えば、ソフトウェアによって実現した機能は、ハードウェアによって実現するものとしてもよい。また、そのほか、以下のような変形が可能である。 C. Variations:
Although various embodiments of the present invention have been described above, the present invention is not limited to these embodiments, and various configurations can be adopted without departing from the spirit of the present invention. For example, a function realized by software may be realized by hardware. In addition, the following modifications are possible.

・変形例１：
前記第２実施例では、受給した電力についての電圧が所定値以上であるか否かを判定し、その判定結果に応じて、速度優先モードとするか省電力モードとするかを切り替えていたが、これに換えて、接続インタフェースの種類を判別し、その種類に応じて、速度優先モードとするか省電力モードとするかを切り替える構成としてもよい。詳しくは、接続されているインタフェースがＳＡＴＡかＵＳＢかを判別し、ＳＡＴＡの場合には速度優先モードとし、ＵＳＢの場合に省電力モードとすることができる。・ Modification 1:
In the second embodiment, it is determined whether the voltage for the received power is equal to or higher than a predetermined value, and the speed priority mode or the power saving mode is switched according to the determination result. Instead of this, the type of the connection interface may be determined, and the speed priority mode or the power saving mode may be switched according to the type. Specifically, it can be determined whether the connected interface is SATA or USB, the speed priority mode can be set in the case of SATA, and the power saving mode can be set in the case of USB.

・変形例２：
前記第２実施例では、速度優先モードと省電力モードとの切り替えを、インタリーブ制御を行うか否かにより実現していたが、これに換えて、インタリーブ制御時におけるフラッシュメモリ３０に対する同時アクセス数を大きくするか小さくするかにより実現する構成としてもよい。 Modification 2
In the second embodiment, switching between the speed priority mode and the power saving mode is realized by whether or not the interleave control is performed. Instead, the number of simultaneous accesses to the flash memory 30 at the time of the interleave control is changed. It is good also as a structure implement | achieved by enlarging or making small.

・変形例３：
前記第２実施例では、接続インタフェースとしてＳＡＴＡとＵＳＢと双方を用いることができるようにしたが、これに換えて、ＵＳＢだけを用いる構成とし、そのＵＳＢを通じて受給した電力についての電圧が所定値以上であるか否かを判定する構成としてもよい。この構成によれば、ＵＳＢ専用の記憶装置において、ソフトウェア記憶部の切り替えが可能となる。・ Modification 3:
In the second embodiment, both SATA and USB can be used as the connection interface. Instead, only USB is used, and the voltage of the power received through the USB is equal to or higher than a predetermined value. It is good also as a structure which determines whether it is. According to this configuration, the software storage unit can be switched in the USB dedicated storage device.

・変形例４：
前記各実施例では、ＵＳＢやＳＡＴＡといった接続インタフェースに応じてＳＳＤの動作状態を変更することとしたが、接続インタフェースの種類はこれらに限られない。例えば、ＰＡＴＡやＩＥＥＥ１３９４、ＰｏＥ（Power over Ethernet(登録商標)）対応のＬＡＮインタフェースなど、ＳＳＤ等の記憶装置に給電可能な種々の接続インタフェースを適用することが可能である。また、第１の接続インタフェースは第２の接続インタフェースよりも給電能力が低いとすることができる。「給電能力」とは、第２実施例で説明したように、電流制限があるか否かによって低いか高いかを決めるものであるが、これに限るものではなく、例えば、供給電圧の大きさ等によって決めるものであってもよい。 -Modification 4:
In each of the above embodiments, the SSD operation state is changed according to the connection interface such as USB or SATA, but the type of the connection interface is not limited thereto. For example, various connection interfaces that can supply power to a storage device such as an SSD, such as a LAN interface compatible with PATA, IEEE1394, or PoE (Power over Ethernet (registered trademark)), can be applied. In addition, the first connection interface may have a lower power supply capability than the second connection interface. As described in the second embodiment, the “power supply capability” determines whether it is low or high depending on whether or not there is a current limit, but is not limited to this. For example, the magnitude of the supply voltage It may be determined by such as.

・変形例５：
前記各実施例では、複数のソフトウェア記憶部として２つのＳＰＩフラッシュ７１，７２を備える構成としたが、２つの限る必要はなく、３つ、４つ等、２以外の複数とすることもできる。また、２つのＳＰＩフラッシュ７１，７２に記憶されるソフトウェアを、第１実施例では通常用ファームウェアと拡張用ファームウェアとし、第２実施例では速度優先用ファームウェアと省電力用ファームウェアとしたが、これらに限る必要はなく、ソフトウェア記憶部ごとに種類の異なるソフトウェアであれば、どのようなソフトウェアを記憶する構成としてもよい。 -Modification 5:
In each of the embodiments described above, the two SPI flashes 71 and 72 are provided as a plurality of software storage units. However, the number is not limited to two, and may be three, four, or a plurality other than two. The software stored in the two SPI flashes 71 and 72 is the normal firmware and the expansion firmware in the first embodiment, and the speed priority firmware and the power saving firmware in the second embodiment. The configuration is not limited, and any software may be stored as long as the software storage unit has different types of software.

・変形例６：
前記各実施例では、アクセス対象切換部を、ＳＷ回路８０により構成していたが、これに換えて、チップセレクト信号が複数あるメインコントローラであれば、チップセレクト信号を切り替えることで、アクセス対象切換部の機能を実現する構成としてもよい。 Modification 6:
In each of the embodiments described above, the access target switching unit is configured by the SW circuit 80. Instead of this, if the main controller has a plurality of chip select signals, the access target switching unit is switched by switching the chip select signals. It is good also as a structure which implement | achieves the function of a part.

・変形例７：
前記各実施例では、データ記憶部としてのフラッシュメモリ３０を、ＮＡＮＤ型のものとしてが、これに換えて、ＦＲＡＭ，ＭＲＡＭ等としてもよい。また、ソフトウェア記憶部としてのＳＰＩフラッシュを、同期式シリアル通信インタフェースであるＩ２Ｃインタフェースを備えるフラッシュなど、他の方式でインタフェースされる不揮発性メモリとしてもよい。 Modification 7:
In each of the embodiments described above, the flash memory 30 as the data storage unit is a NAND type, but may be replaced with an FRAM, an MRAM, or the like. Further, the SPI flash as the software storage unit may be a non-volatile memory interfaced by other methods such as a flash having an I2C interface that is a synchronous serial communication interface.

・変形例８：
前記各実施例では、本発明をＳＳＤに適用することとしたが、本発明は、ハードディスクや光ディスク、磁気ディスク等を記録媒体とする記憶装置に対しても適用することが可能である。この場合、例えば、ハードディスクや光ディスク、磁気ディスク等の回転数を増減させることで、接続インタフェースに応じて消費電力を調整することが可能である。また、これらの記録媒体を内部に複数備えていれば、それらに対する同時アクセス数を増減させることでも、接続インタフェースに応じて消費電力を調整することが可能である。 -Modification 8:
In each of the embodiments, the present invention is applied to the SSD, but the present invention can also be applied to a storage device using a hard disk, an optical disk, a magnetic disk, or the like as a recording medium. In this case, for example, the power consumption can be adjusted according to the connection interface by increasing or decreasing the rotational speed of a hard disk, an optical disk, a magnetic disk, or the like. Further, if a plurality of these recording media are provided inside, it is possible to adjust the power consumption according to the connection interface by increasing or decreasing the number of simultaneous accesses to them.

１０…メインコントローラ
１２…ＣＰＵ
１４…ＲＯＭ
１６…ＲＡＭ
２０…ＳＡＴＡ制御回路
２２…ＳＷインタフェース
２４…ＳＰＩインタフェース
２６…フラッシュ制御回路
２８…内部バス
３０…フラッシュメモリ
５１…データ信号線
５２…電源線
９０…スライドスイッチ
１００…ＳＳＤ
１１０…メインコントローラ
１２０…通信インタフェース
１２２…電圧判定回路
１４１…データ信号線
１４２…電源線
１４３，１５３…ショットキーバリアダイオード
１６０…ブリッジチップ
ＳＳ…指令信号
ＦＷ１…通常用ファームウェア
ＦＷ２…拡張用ファームウェア
ＦＷ１１…速度優先用ファームウェア
ＦＷ１２…省電力用ファームウェア
Ｖｃｃ…電源ライン 10 ... Main controller 12 ... CPU
14 ... ROM
16 ... RAM
DESCRIPTION OF SYMBOLS 20 ... SATA control circuit 22 ... SW interface 24 ... SPI interface 26 ... Flash control circuit 28 ... Internal bus 30 ... Flash memory 51 ... Data signal line 52 ... Power supply line 90 ... Slide switch 100 ... SSD
DESCRIPTION OF SYMBOLS 110 ... Main controller 120 ... Communication interface 122 ... Voltage determination circuit 141 ... Data signal line 142 ... Power supply line 143,153 ... Schottky barrier diode 160 ... Bridge chip SS ... Command signal FW1 ... Normal firmware FW2 ... Expansion firmware FW11 ... Firmware for speed priority FW12 ... Power saving firmware Vcc ... Power supply line

Claims

A storage device,
A data storage unit capable of storing data in a nonvolatile manner;
A control unit for controlling reading and writing of data to the data storage unit;
A plurality of software storage units capable of storing the software for the control unit in a nonvolatile manner, a plurality of software storage units storing different types of software in each software storage unit;
A storage device comprising: an access target switching unit that switches one software storage unit that can be accessed by the control unit.

The storage device according to claim 1,
The plurality of software is software that makes a difference in power consumption of the storage device,
An interface having a predetermined power supply capability is connectable, and a connection unit capable of receiving power for operating the storage device from the interface;
A voltage determination unit that determines whether or not a voltage for power received through the connection unit is lower than a predetermined value;
A storage device comprising: a switching control unit that controls an operation of the access target switching unit based on a determination result by the voltage determination unit.

The storage device according to claim 2,
A plurality of the data storage units;
The control unit can simultaneously read and write data by accessing two or more storage units of the plurality of data storage units,
The first software storage unit of the plurality of software storage units stores first software for reading and writing data by performing simultaneous access to the plurality of data storage units,
The second software storage unit of the plurality of software storage units stores second software for reading and writing data without performing simultaneous access to the plurality of data storage units,
The switching control unit transmits an instruction to select the first software storage unit as the accessible software when the voltage determination unit determines that the voltage is equal to or greater than the predetermined value, and the voltage determination A storage device comprising: a configuration for transmitting an instruction to select the second software storage unit as the accessible software when the unit determines that the predetermined value is not greater than or equal to the predetermined value.

The storage device according to claim 2 or 3, wherein
As the connection part,
A first interface that is connectable to a first interface having a first power supply capability and that can receive power for operating the storage device from the first interface;
A second interface having a second power supply capability lower than the first power supply capability is connectable, and a second connection unit capable of receiving power for operating the storage device from the second interface; A storage device having a configuration.

The storage device according to claim 4,
The first interface is a SATA connection interface;
The storage device, wherein the second interface is a USB connection interface.

The storage device according to claim 1,
A command signal receiving unit for receiving a command signal indicating a predetermined command by an operator;
A storage device comprising: a switching control unit that controls the operation of the access target switching unit according to the command signal.