JP2012033745A

JP2012033745A - Optical semiconductor integrated device and method of manufacturing optical semiconductor integrated device

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Publication number: JP2012033745A
Application number: JP2010172527A
Authority: JP
Inventors: Shuichi Tomabechi; 秀一苫米地
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2010-07-30
Filing date: 2010-07-30
Publication date: 2012-02-16
Anticipated expiration: 2030-07-30
Also published as: JP5614152B2

Abstract

PROBLEM TO BE SOLVED: To provide an optical semiconductor integrated device in which the widths of core layers in a light-emitting element section and in a modulator section are uniform.SOLUTION: An optical semiconductor integrated device comprises: a light-emitting element section that is formed in one region on a semiconductor substrate and in which a first core layer and a first cladding layer are stacked; and a modulator section that is formed in the other region on the semiconductor substrate and in which a second core layer and a second cladding layer are stacked. The first core layer in the light-emitting element section and the second core layer in the modulator section are bonded on the semiconductor substrate. A control layer is formed in the second cladding layer or in contact with the second cladding layer. The second core layer is formed with a material having a faster etching rate in dry etching than that of the first core layer, and is formed with a material having a faster etching rate in dry etching than that of the first cladding layer and the second cladding layer.

Description

本発明は、光半導体集積装置及び光半導体集積装置の製造方法に関するものである。 The present invention relates to an optical semiconductor integrated device and a method for manufacturing the optical semiconductor integrated device.

光半導体集積装置として、半導体レーザと変調器とを同一の基板上に形成し集積化させたものが実用化されており、更なる検討が行なわれている。具体的には、Ｃバンド帯光通信変調用装置として、ＬｉＮｂＯ_３（ＬＮ）変調器が用いられてきたが、近年では、小型半導体ＭＺ（Mach-Zehnder）型変調器と波長可変レーザとをモノシリックに集積化した光半導体集積装置の検討が行なわれている。 As an optical semiconductor integrated device, a semiconductor laser and a modulator formed and integrated on the same substrate have been put into practical use, and further studies are being conducted. Specifically, a LiNbO ₃ (LN) modulator has been used as a C-band optical communication modulation device, but in recent years, a small semiconductor MZ (Mach-Zehnder) type modulator and a wavelength tunable laser are monolithic. An optical semiconductor integrated device integrated into a semiconductor device has been studied.

図１に、波長可変レーザと半導体ＭＺ型変調器とを集積化した光半導体集積装置を示す。この光半導体集積装置は、一方の側には波長可変レーザ部２１０を有し、他方の側には半導体ＭＺ型変調器部２２０を有している。波長可変レーザ部２１０には波長可変レーザ２１１が形成されており、半導体ＭＺ型変調器部２２０にはＭＺ変調器２２１が形成されており、波長可変レーザ部２１０と半導体ＭＺ型変調器部２２０とは中央部分で接合されている。 FIG. 1 shows an optical semiconductor integrated device in which a wavelength tunable laser and a semiconductor MZ type modulator are integrated. This optical semiconductor integrated device has a wavelength tunable laser unit 210 on one side and a semiconductor MZ type modulator unit 220 on the other side. The wavelength tunable laser unit 210 is formed with a wavelength tunable laser 211, the semiconductor MZ type modulator unit 220 is formed with an MZ modulator 221, and the wavelength tunable laser unit 210, the semiconductor MZ type modulator unit 220, Are joined at the center.

このような光半導体集積装置の製造方法としては、選択成長法、バッドジョイント法が知られている。選択成長法では、所定の領域に誘電体マスクを形成し、有機金属気相成長（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）法により、半導体層を結晶成長させることにより、各領域において異なる膜厚または組成の半導体層を一度に形成する方法である。しかしながら、選択成長法では、各領域において構造の異なる半導体層を同時に形成することはできないため、製造方法としての自由度は低い。一方、バッドジョイント法では、基板上に半導体層を形成し、この半導体層の一方の領域をエッチングにより除去した後、他方の領域の半導体層を形成することにより、一方の領域と他方の領域とにおいて、異なる構造の半導体層を形成することができる。このため、バッドジョイント法では、製造方法として自由度が高いため、上述した光半導体集積装置の製造方法としては、広く用いられている。 As a method for manufacturing such an optical semiconductor integrated device, a selective growth method and a bad joint method are known. In the selective growth method, a dielectric mask is formed in a predetermined region, and a semiconductor layer is crystal-grown by a metal organic chemical vapor deposition (MOCVD) method. The semiconductor layer is formed at a time. However, in the selective growth method, semiconductor layers having different structures cannot be formed at the same time in each region, so that the degree of freedom as a manufacturing method is low. On the other hand, in the bad joint method, a semiconductor layer is formed on a substrate, one region of the semiconductor layer is removed by etching, and then a semiconductor layer in the other region is formed, whereby one region and the other region are formed. In, semiconductor layers having different structures can be formed. For this reason, the bad joint method is widely used as a manufacturing method of the above-described optical semiconductor integrated device because it has a high degree of freedom as a manufacturing method.

特開２００４−９５５８８号公報JP 2004-95588 A

次に、上述した図１に示される光半導体集積装置をバッドジョイント法により製造する場合について、図２に基づき説明する。 Next, a case where the above-described optical semiconductor integrated device shown in FIG. 1 is manufactured by a bad joint method will be described with reference to FIG.

最初に、図２（ａ）に示すように、ｎ型ＩｎＰ基板２３１上に、ＭＯＣＶＤ法により、波長可変レーザ２１１を形成するための活性層を含むＩｎＧａＡｓＰコア層２３２及びｐ型ＩｎＰクラッド層２３３を形成する。 First, as shown in FIG. 2A, an InGaAsP core layer 232 and a p-type InP cladding layer 233 including an active layer for forming the wavelength tunable laser 211 are formed on an n-type InP substrate 231 by MOCVD. Form.

次に、図２（ｂ）に示すように、ｐ型ＩｎＰクラッド層２３３上において、波長可変レーザ２１１が形成される波長可変レーザ部２１０となる領域に、ＳｉＯ_２等からなる誘電体マスク２３４を形成する。この後、誘電体マスク２３４の形成されていない領域におけるＩｎＧａＡｓＰコア層２３２及びｐ型ＩｎＰクラッド層２３３をウエットエッチングにより除去する。 Next, as shown in FIG. 2B, on the p-type InP cladding layer 233, a dielectric mask 234 made of SiO ₂ or the like is formed in a region to be the wavelength tunable laser section 210 where the wavelength tunable laser 211 is formed. Form. Thereafter, the InGaAsP core layer 232 and the p-type InP cladding layer 233 in the region where the dielectric mask 234 is not formed are removed by wet etching.

次に、図２（ｃ）に示すように、ウエットエッチングによりＩｎＧａＡｓＰコア層２３２及びｐ型ＩｎＰクラッド層２３３が除去された領域におけるｎ型ＩｎＰ基板２３１上に、ＡｌＧａＩｎＡｓコア層２４２及びｐ型ＩｎＰクラッド層２４３を形成する。このＡｌＧａＩｎＡｓコア層２４２及びｐ型ＩｎＰクラッド層２４３は、ＭＺ変調器２２１を形成するためのものであり、半導体ＭＺ型変調器部２２０となる領域に形成される。 Next, as shown in FIG. 2C, the AlGaInAs core layer 242 and the p-type InP clad are formed on the n-type InP substrate 231 in the region where the InGaAsP core layer 232 and the p-type InP clad layer 233 are removed by wet etching. Layer 243 is formed. The AlGaInAs core layer 242 and the p-type InP cladding layer 243 are for forming the MZ modulator 221 and are formed in a region to be the semiconductor MZ-type modulator section 220.

次に、図２（ｄ）に示すように、誘電体マスク２３４を除去した後、ｐ型ＩｎＰクラッド層２３３及びｐ型ＩｎＰクラッド層２４３上には、ｐ型ＩｎＰクラッド層２５１を形成し、ｐ型ＩｎＰクラッド層２５１上にはｐ型ＩｎＧａＡｓコンタクト層２５２を形成する。 Next, as shown in FIG. 2D, after removing the dielectric mask 234, a p-type InP clad layer 251 is formed on the p-type InP clad layer 233 and the p-type InP clad layer 243, and p A p-type InGaAs contact layer 252 is formed on the type InP cladding layer 251.

次に、図３に示すように、波長可変レーザ部２１０及び半導体ＭＺ型変調器部２２０において、半導体層等をメサストライプ状に形成するための同一の幅の誘電体マスク２６０をｐ型ＩｎＧａＡｓコンタクト層２５２上に形成し、ドライエッチングを行なう。これにより、波長可変レーザ部２１０となる領域におけるＩｎＧａＡｓＰコア層２３２、ｐ型ＩｎＰクラッド層２３３、ｐ型ＩｎＰクラッド層２５１及びｐ型ＩｎＧａＡｓコンタクト層２５２をメサストライプ状に形成する。同様に、半導体ＭＺ型変調器部２２０におけるＡｌＧａＩｎＡｓコア層２４２、ｐ型ＩｎＰクラッド層２４３、ｐ型ＩｎＰクラッド層２５１及びｐ型ＩｎＧａＡｓコンタクト層２５２をメサストライプ状に形成する。尚、図３（ａ）は、ウエットエッチング後の状態における上面図であり、図３（ｂ）は、一点鎖線３Ａ−３Ｂにおいて切断した断面図であり、図３（ｃ）は、一点鎖線３Ｃ−３Ｄにおいて切断した断面図である。 Next, as shown in FIG. 3, in the wavelength tunable laser unit 210 and the semiconductor MZ type modulator unit 220, a dielectric mask 260 having the same width for forming a semiconductor layer or the like in a mesa stripe shape is formed as a p-type InGaAs contact. A layer 252 is formed and dry etching is performed. Thus, the InGaAsP core layer 232, the p-type InP clad layer 233, the p-type InP clad layer 251 and the p-type InGaAs contact layer 252 are formed in a mesa stripe in the region to be the wavelength tunable laser section 210. Similarly, the AlGaInAs core layer 242, the p-type InP clad layer 243, the p-type InP clad layer 251 and the p-type InGaAs contact layer 252 in the semiconductor MZ type modulator section 220 are formed in a mesa stripe shape. 3A is a top view in a state after the wet etching, FIG. 3B is a cross-sectional view taken along the dashed line 3A-3B, and FIG. 3C is the dashed line 3C. It is sectional drawing cut | disconnected in -3D.

ところで、ウエットエッチングにおいては、ＩｎＧａＡｓＰコア層２３２とＡｌＧａＩｎＡｓコア層２４２と同一の幅で形成されることが望ましい。しかしながら、ＲＩＥ等のドライエッチングでは、ＩｎＧａＡｓＰよりもＡｌＧａＩｎＡｓは速くエッチングされるため、ＩｎＧａＡｓＰコア層２３２よりもＡｌＧａＩｎＡｓコア層２４２の幅は狭く形成されてしまう。このようにＩｎＧａＡｓＰコア層２３２とＡｌＧａＩｎＡｓコア層２４２との幅が異なって形成されてしまうと、ＩｎＧａＡｓＰコア層２３２とＡｌＧａＩｎＡｓコア層２４２との接合面で光損失等が発生し、良好な特性の光半導体集積装置を得ることができない。 By the way, in the wet etching, it is desirable to form the InGaAsP core layer 232 and the AlGaInAs core layer 242 with the same width. However, in dry etching such as RIE, AlGaInAs is etched faster than InGaAsP, so that the width of the AlGaInAs core layer 242 is narrower than that of the InGaAsP core layer 232. If the InGaAsP core layer 232 and the AlGaInAs core layer 242 are formed to have different widths as described above, light loss or the like occurs at the joint surface between the InGaAsP core layer 232 and the AlGaInAs core layer 242 and light with good characteristics is obtained. A semiconductor integrated device cannot be obtained.

このため、特許文献１では、図４に示すように、メサストライプ状に半導体層を形成するための誘電体マスク２６１を波長可変レーザ部２１０となる領域よりも、半導体ＭＺ型変調器部２２０となる領域において広い幅で形成する方法が開示されている。即ち、誘電体マスク２６１を波長可変レーザ部２１０となる領域では幅の狭い誘電体マスク２６１ａで形成し、半導体ＭＺ型変調器部２２０となる領域では幅の広い誘電体マスク２６１ｂにより形成したものである。 For this reason, in Patent Document 1, as shown in FIG. 4, the dielectric mask 261 for forming a semiconductor layer in a mesa stripe shape has a semiconductor MZ type modulator section 220 and a region that becomes the wavelength tunable laser section 210. A method of forming a wide width in a certain region is disclosed. That is, the dielectric mask 261 is formed by the narrow dielectric mask 261a in the region to be the wavelength tunable laser unit 210, and is formed by the wide dielectric mask 261b in the region to be the semiconductor MZ type modulator unit 220. is there.

しかしながら、特許文献１に記載された方法では、半導体ＭＺ型変調器部２２０となる領域においてのみ、誘電体マスク２６１の幅を広く形成することは極めて困難である。即ち、波長可変レーザ部２１０と半導体ＭＺ型変調器部２２０との破線で示す境界２７１と幅の狭い誘電体マスク２６１ａと幅の広い誘電体マスク２６１ｂとの破線で示す境界２７２とを正確に一致させて形成することは極めて困難である。このため、波長可変レーザ部２１０と半導体ＭＺ型変調器部２２０との境界２７１部分近傍においては、波長可変レーザ部２１０における半導体層の幅が広く形成される場合や、半導体ＭＺ型変調器部２２０における半導体層の幅が狭く形成される場合がある。このように、波長可変レーザ部２１０または半導体ＭＺ型変調器部２２０において、半導体層の幅が変化して形成されると、半導体層の幅が変化している部分において、光損失等が発生し、良好な特性を得ることができなくなってしまう。 However, according to the method described in Patent Document 1, it is extremely difficult to form the dielectric mask 261 with a wide width only in the region to be the semiconductor MZ type modulator section 220. That is, the boundary 271 indicated by the broken line between the wavelength tunable laser unit 210 and the semiconductor MZ type modulator unit 220 and the boundary 272 indicated by the broken line between the narrow dielectric mask 261a and the wide dielectric mask 261b are exactly matched. It is extremely difficult to form them. Therefore, in the vicinity of the boundary 271 between the wavelength tunable laser unit 210 and the semiconductor MZ type modulator unit 220, when the width of the semiconductor layer in the wavelength tunable laser unit 210 is wide, or the semiconductor MZ type modulator unit 220 is formed. In some cases, the width of the semiconductor layer is narrow. As described above, in the wavelength tunable laser unit 210 or the semiconductor MZ type modulator unit 220, when the width of the semiconductor layer is changed, an optical loss or the like occurs in a portion where the width of the semiconductor layer is changed. As a result, good characteristics cannot be obtained.

このため、波長可変レーザ部における活性層と半導体ＭＺ型変調器部におけるコア層とが同一の幅で形成されており、良好な特性が得ることのできる光半導体集積装置及び光半導体集積装置の製造方法が求められている。 Therefore, the active layer in the wavelength tunable laser section and the core layer in the semiconductor MZ type modulator section are formed with the same width, and an optical semiconductor integrated device and an optical semiconductor integrated device that can obtain good characteristics can be obtained. There is a need for a method.

本実施の形態の一観点によれば、半導体基板上の一方の領域に形成された第１のコア層及び第１のクラッド層が積層された発光素子部と、前記半導体基板上の他方の領域に形成された第２のコア層及び第２のクラッド層が積層された変調器部と、を有し、前記発光素子部における前記第１のコア層と、前記変調器部における前記第２のコア層とは、前記半導体基板上において接合されているものであって、前記第２のクラッド層内、または、前記第２のクラッド層に接して制御層が形成されており、前記第２のコア層は、前記第１のコア層よりも、ドライエッチングにおけるエッチング速度が速い材料により形成されており、前記第２のコア層は、前記第１のクラッド層及び前記第２のクラッド層よりも、ドライエッチングにおけるエッチング速度が速い材料により形成されていることを特徴とする。 According to one aspect of the present embodiment, a light emitting element portion in which a first core layer and a first cladding layer formed in one region on a semiconductor substrate are stacked, and the other region on the semiconductor substrate. A modulator portion in which a second core layer and a second cladding layer formed on each other are laminated, and the first core layer in the light emitting element portion and the second core layer in the modulator portion. The core layer is bonded on the semiconductor substrate, and a control layer is formed in the second clad layer or in contact with the second clad layer. The core layer is formed of a material having a higher etching rate in dry etching than that of the first core layer, and the second core layer is higher than the first cladding layer and the second cladding layer. Etch in dry etching Characterized in that the speed is formed by a fast material.

また、本実施の形態の他の一観点によれば、半導体基板上に第１のコア層と第１のクラッド層を積層形成する工程と、前記半導体基板上の一方の領域に前記第１のコア層と前記第１のクラッド層を残し、他方の領域における前記第１のコア層と前記第１のクラッド層を除去する工程と、前記第１のコア層と第２のコア層とが前記半導体基板において接合するように、前記他方の領域における前記半導体基板上に、前記第２のコア層、第２のクラッド層及び制御層を形成する工程と、前記第１のコア層、前記第１のクラッド層、前記第２のコア層、前記第２のクラッド層及び前記制御層をドライエッチングにより、メサストライプ状に形成する工程と、を有し、前記第２のコア層は、前記第１のコア層よりも、ドライエッチングにおけるエッチング速度が速い材料により形成されており、前記第２のコア層は、前記第１のクラッド層及び前記第２のクラッド層よりも、ドライエッチングにおけるエッチング速度が速い材料により形成されていることを特徴とする。 According to another aspect of the present embodiment, a step of stacking and forming a first core layer and a first cladding layer on a semiconductor substrate, and the first region in one region on the semiconductor substrate Leaving the core layer and the first clad layer, removing the first core layer and the first clad layer in the other region, the first core layer and the second core layer comprising the steps of: Forming the second core layer, the second cladding layer, and the control layer on the semiconductor substrate in the other region so as to be bonded in the semiconductor substrate; and the first core layer, the first Forming a mesa stripe shape by dry etching the clad layer, the second core layer, the second clad layer, and the control layer, wherein the second core layer comprises the first core layer Etch in dry etching than the core layer of The second core layer is formed of a material having a higher etching rate in dry etching than the first cladding layer and the second cladding layer. Features.

また、本実施の形態の他の一観点によれば、半導体基板上に第２のコア層、第２のクラッド層及び制御層を形成する工程と、前記半導体基板上の他方の領域に前記第２のコア層、前記第２のクラッド層及び前記制御層を残し、一方の領域における前記第２のコア層、前記第２のクラッド層及び前記制御層を除去する工程と、前記第２のコア層と第１のコア層とが前記半導体基板において接合するように、前記他方の領域における前記半導体基板上に前記第１のコア層及び第１のクラッド層を形成する工程と、前記第１のコア層、前記第１のクラッド層、前記第２のコア層、前記第２のクラッド層及び前記制御層をドライエッチングにより、メサストライプ状に形成する工程と、を有し、前記第２のコア層は、前記第１のコア層よりも、ドライエッチングにおけるエッチング速度が速い材料により形成されており、前記第２のコア層は、前記第１のクラッド層及び前記第２のクラッド層よりも、ドライエッチングにおけるエッチング速度が速い材料により形成されていることを特徴とする。 According to another aspect of the present embodiment, a step of forming a second core layer, a second cladding layer, and a control layer on a semiconductor substrate, and the second region on the semiconductor substrate, And removing the second core layer, the second cladding layer, and the control layer in one region, leaving the second core layer, the second cladding layer, and the control layer, and the second core Forming the first core layer and the first cladding layer on the semiconductor substrate in the other region so that the layer and the first core layer are bonded to each other in the semiconductor substrate; Forming a core layer, the first cladding layer, the second core layer, the second cladding layer, and the control layer in a mesa stripe shape by dry etching, and the second core The layer is more dry than the first core layer. The second core layer is formed of a material having a higher etching rate in dry etching than the first cladding layer and the second cladding layer. It is characterized by that.

開示の光半導体集積装置及び光半導体集積装置の製造方法によれば、波長可変レーザ部における活性層と半導体ＭＺ型変調器部におけるコア層とが同一の幅で形成されるため、良好な特性が得ることができる。 According to the disclosed optical semiconductor integrated device and the method for manufacturing the optical semiconductor integrated device, the active layer in the wavelength tunable laser unit and the core layer in the semiconductor MZ type modulator unit are formed with the same width. Obtainable.

光半導体集積装置の構造図Structure diagram of optical semiconductor integrated device 光半導体集積装置の製造方法の工程図Process diagram of optical semiconductor integrated device manufacturing method 光半導体集積装置の製造方法の説明図（１）Explanatory drawing of the manufacturing method of an optical semiconductor integrated device (1) 光半導体集積装置の製造方法の説明図（２）Explanatory drawing of the manufacturing method of an optical semiconductor integrated device (2) 第１の実施の形態における光半導体集積装置の構造図Structure diagram of optical semiconductor integrated device in first embodiment 第１の実施の形態における光半導体集積装置の製造方法の工程図（１）Process drawing of manufacturing method of optical semiconductor integrated device in first embodiment (1) 第１の実施の形態における光半導体集積装置の製造方法の工程図（２）Process drawing (2) of the manufacturing method of the optical semiconductor integrated device in the first embodiment 第１の実施の形態における光半導体集積装置の製造方法の工程図（３）Process drawing (3) of the manufacturing method of the optical semiconductor integrated device in the first embodiment 第１の実施の形態における光半導体集積装置の製造方法の説明図（１）Explanatory drawing (1) of the manufacturing method of the optical semiconductor integrated device in 1st Embodiment 第１の実施の形態における光半導体集積装置の製造方法の工程図（４）Process drawing of the manufacturing method of the optical semiconductor integrated device in the first embodiment (4) 第１の実施の形態における光半導体集積装置の製造方法の説明図（２）Explanatory drawing (2) of the manufacturing method of the optical semiconductor integrated device in 1st Embodiment 第１の実施の形態における光半導体集積装置の製造方法の説明図（３）Explanatory drawing (3) of the manufacturing method of the optical semiconductor integrated device in 1st Embodiment 第１の実施の形態における光半導体集積装置の製造方法の工程図（５）Process drawing of the manufacturing method of the optical semiconductor integrated device in the first embodiment (5) 第１の実施の形態における光半導体集積装置の製造方法の説明図（４）Explanatory drawing (4) of the manufacturing method of the optical semiconductor integrated device in 1st Embodiment 第１の実施の形態における光半導体集積装置の製造方法の工程図（６）Process drawing (6) of the manufacturing method of the optical semiconductor integrated device in the first embodiment 第１の実施の形態における光半導体集積装置の製造方法の説明図（５）Explanatory drawing (5) of the manufacturing method of the optical semiconductor integrated device in 1st Embodiment 第２の実施の形態における光半導体集積装置の製造方法の工程図（１）Process drawing (1) of the manufacturing method of the optical semiconductor integrated device in 2nd Embodiment 第２の実施の形態における光半導体集積装置の製造方法の工程図（２）Process drawing (2) of the manufacturing method of the optical semiconductor integrated device in 2nd Embodiment

発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。 Modes for carrying out the invention will be described below. In addition, about the same member etc., the same code | symbol is attached | subjected and description is abbreviate | omitted.

〔第１の実施の形態〕
（光半導体集積装置）
第１の実施の形態について説明する。図５に基づき、本実施の形態における光半導体集積装置について説明する。本実施の形態における光半導体集積装置は、同一の半導体基板上の一方の領域には発光素子部となる波長可変レーザ部１０が形成されており、他方の領域には変調器部となる半導体ＭＺ型変調器部２０が形成されている。具体的には、ｎ型ＩｎＰ基板３１上において、波長可変レーザ部１０には波長可変レーザが形成されており、半導体ＭＺ型変調器部２０にはＭＺ変調器が形成されており、波長可変レーザ部１０と半導体ＭＺ型変調器部２０とは略中央部分で接合されている。波長可変レーザ部１０では、第１のコア層となるＩｎＧａＡｓＰコア層３２及び第１のクラッド層となるｐ型ＩｎＰクラッド層３３が積層形成されている。また、半導体ＭＺ型変調器部２０では、第２のコア層となるＡｌＧａＩｎＡｓコア層４２、ｐ型ＩｎＰクラッド層４３、ｐ型ＩｎＧａＡｓＰ制御層４４、ｐ型ＩｎＰクラッド層４５が積層形成されている。尚、ＩｎＧａＡｓＰコア層３２とＡｌＧａＩｎＡｓコア層４２は、ｎ型ＩｎＰ基板３１において、略中央部分において接合されている。 [First Embodiment]
(Optical semiconductor integrated device)
A first embodiment will be described. The optical semiconductor integrated device in the present embodiment will be described with reference to FIG. In the optical semiconductor integrated device according to the present embodiment, a wavelength tunable laser unit 10 serving as a light emitting element unit is formed in one region on the same semiconductor substrate, and a semiconductor MZ serving as a modulator unit in the other region. A mold modulator unit 20 is formed. Specifically, on the n-type InP substrate 31, a wavelength tunable laser is formed in the wavelength tunable laser unit 10, and an MZ modulator is formed in the semiconductor MZ type modulator unit 20. The portion 10 and the semiconductor MZ type modulator portion 20 are joined at a substantially central portion. In the wavelength tunable laser unit 10, an InGaAsP core layer 32 serving as a first core layer and a p-type InP cladding layer 33 serving as a first cladding layer are stacked. In the semiconductor MZ type modulator section 20, an AlGaInAs core layer 42, a p-type InP clad layer 43, a p-type InGaAsP control layer 44, and a p-type InP clad layer 45 that are second core layers are laminated. The InGaAsP core layer 32 and the AlGaInAs core layer 42 are bonded to each other at a substantially central portion in the n-type InP substrate 31.

また、第１のクラッド層となるｐ型ＩｎＰクラッド層３３は、波長可変レーザ部１０において上部クラッド層となるものである。ｐ型ＩｎＰクラッド層４３及びｐ型ＩｎＰクラッド層４５により第２のクラッド層が形成され、ｐ型ＩｎＰクラッド層４３及びｐ型ＩｎＰクラッド層４５により形成される第２のクラッド層は、半導体ＭＺ型変調器部２０において上部クラッド層となる。このため、ｎ型ＩｎＰ基板３１は、波長可変レーザ部１０及び半導体ＭＺ型変調器部２０における下部クラッド層としての機能を有するものとなる。 Further, the p-type InP cladding layer 33 serving as the first cladding layer serves as an upper cladding layer in the wavelength tunable laser unit 10. A second cladding layer is formed by the p-type InP cladding layer 43 and the p-type InP cladding layer 45, and the second cladding layer formed by the p-type InP cladding layer 43 and the p-type InP cladding layer 45 is a semiconductor MZ type. It becomes an upper cladding layer in the modulator section 20. Therefore, the n-type InP substrate 31 has a function as a lower cladding layer in the wavelength tunable laser unit 10 and the semiconductor MZ type modulator unit 20.

また、波長可変レーザ部１０におけるｐ型ＩｎＰクラッド層３３上には、ｐ型ＩｎＧａＡｓコンタクト層５１を介しｐ側電極７１が形成されている。また、半導体ＭＺ型変調器部２０における第２のｐ型ＩｎＰクラッド層４５上には、ｐ型ＩｎＧａＡｓコンタクト層５１を介しｐ側電極７２が形成されている。更に、ｎ型ＩｎＰ基板３１の裏面には、ｎ側電極７３が形成されている。 A p-side electrode 71 is formed on the p-type InP cladding layer 33 in the wavelength tunable laser unit 10 via a p-type InGaAs contact layer 51. A p-side electrode 72 is formed on the second p-type InP cladding layer 45 in the semiconductor MZ-type modulator section 20 via a p-type InGaAs contact layer 51. Furthermore, an n-side electrode 73 is formed on the back surface of the n-type InP substrate 31.

（光半導体集積装置の製造方法）
次に、本実施の形態における光半導体集積装置の製造方法について説明する。 (Optical semiconductor integrated device manufacturing method)
Next, a method for manufacturing the optical semiconductor integrated device in the present embodiment will be described.

最初に、図６（ａ）に示すように、ｎ型ＩｎＰ基板３１上に、ＩｎＧａＡｓＰコア層３２及びｐ型ＩｎＰクラッド層３４をＭＯＣＶＤ法により積層形成する。ＩｎＧａＡｓＰコア層３２は、波長可変レーザを形成するための上部ＳＣＨ（Separate Confinement Heterostructure）層、ＭＱＷ（Multiple-Quantum Well）活性層、下部ＳＣＨ層が積層されているものである。ｎ型ＩｎＰ基板３１としては、基板面が（１１０）面となるｎ型ＩｎＰ基板が用いられており、ｎ型ＩｎＰ基板３１の表面において、波長可変レーザ部１０の形成される領域には回折格子３１ａが形成されている。 First, as shown in FIG. 6A, an InGaAsP core layer 32 and a p-type InP clad layer 34 are stacked on an n-type InP substrate 31 by MOCVD. The InGaAsP core layer 32 is formed by laminating an upper SCH (Separate Confinement Heterostructure) layer, an MQW (Multiple-Quantum Well) active layer, and a lower SCH layer for forming a wavelength tunable laser. As the n-type InP substrate 31, an n-type InP substrate having a (110) surface is used, and a diffraction grating is formed on the surface of the n-type InP substrate 31 in the region where the wavelength tunable laser unit 10 is formed. 31a is formed.

次に、図６（ｂ）に示すように、ｐ型ＩｎＰクラッド層３４上の波長可変レーザ部１０の形成される領域に、ＳｉＯ_２からなる誘電体マスク３５を形成する。具体的には、ｐ型ＩｎＰクラッド層３４上に、ＣＶＤ（Chemical Vapor Deposition）等によりＳｉＯ_２膜を成膜し、ＳｉＯ_２膜上にフォトレジストを塗布し、露光装置による露光、現像を行なう。これにより誘電体マスク３５が形成される領域に、不図示のレジストパターンを形成する。この後、フッ酸等によるウエットエッチングを行なうことにより、不図示のレジストパターンの形成されていない領域におけるＳｉＯ_２膜を除去し、更に、不図示のレジストパターンを除去することにより誘電体マスク３５を形成する。 Next, as shown in FIG. 6B, a dielectric mask 35 made of SiO ₂ is formed in a region where the wavelength tunable laser unit 10 is formed on the p-type InP cladding layer 34. Specifically, a SiO ₂ film is formed on the p-type InP clad layer 34 by CVD (Chemical Vapor Deposition) or the like, a photoresist is applied on the SiO ₂ film, and exposure and development are performed by an exposure apparatus. As a result, a resist pattern (not shown) is formed in the region where the dielectric mask 35 is to be formed. Thereafter, wet etching with hydrofluoric acid or the like is performed to remove the SiO ₂ film in a region where a resist pattern (not shown) is not formed, and further, the dielectric mask 35 is removed by removing the resist pattern (not shown). Form.

次に、図７（ａ）に示すように、誘電体マスク３５をマスクとして、ウエットエッチングを行なうことにより、誘電体マスク３５の形成されていない領域におけるＩｎＧａＡｓＰコア層３２及びｐ型ＩｎＰクラッド層３４を除去する。これにより、半導体ＭＺ型変調器部２０が形成される領域におけるＩｎＧａＡｓＰコア層３２及びｐ型ＩｎＰクラッド層３４は除去され、ｎ型ＩｎＰ基板３１の表面が露出する。 Next, as shown in FIG. 7A, wet etching is performed using the dielectric mask 35 as a mask, whereby the InGaAsP core layer 32 and the p-type InP cladding layer 34 in the region where the dielectric mask 35 is not formed. Remove. As a result, the InGaAsP core layer 32 and the p-type InP cladding layer 34 in the region where the semiconductor MZ type modulator section 20 is formed are removed, and the surface of the n-type InP substrate 31 is exposed.

次に、図７（ｂ）に示すように、ＭＯＣＶＤ法により、ＡｌＧａＩｎＡｓコア層４２、ｐ型ＩｎＰクラッド層４３、ｐ型ＩｎＧａＡｓＰ制御層４４、ｐ型ＩｎＰクラッド層４６を積層形成する。この際、誘電体マスク３５上には、これらの半導体層は形成されないため、ｎ型ＩｎＰ基板３１の表面が露出している領域、即ち、半導体ＭＺ型変調器部２０が形成される領域において、上述した半導体層が形成される。 Next, as shown in FIG. 7B, an AlGaInAs core layer 42, a p-type InP clad layer 43, a p-type InGaAsP control layer 44, and a p-type InP clad layer 46 are stacked by MOCVD. At this time, since these semiconductor layers are not formed on the dielectric mask 35, in the region where the surface of the n-type InP substrate 31 is exposed, that is, in the region where the semiconductor MZ-type modulator portion 20 is formed. The semiconductor layer described above is formed.

次に、図８（ａ）に示すように、誘電体マスク３５を除去した後、ＭＯＣＶＤ法により、ｐ型ＩｎＰクラッド層３４及びｐ型ＩｎＰクラッド層４６上に、ｐ型ＩｎＰクラッド層５０及びｐ型ＩｎＧａＡｓコンタクト層５１を積層形成する。尚、ｐ型ＩｎＰクラッド層３４及びｐ型ＩｎＰクラッド層５０により、図５に示す波長可変レーザ部１０におけるｐ型ＩｎＰクラッド層３３が形成される。また、ｐ型ＩｎＰクラッド層４６及びｐ型ＩｎＰクラッド層５０により、図５に示す半導体ＭＺ型変調器部２０におけるｐ型ＩｎＰクラッド層４５が形成される。 Next, as shown in FIG. 8A, after the dielectric mask 35 is removed, the p-type InP clad layer 50 and the p-type InP clad layer 34 and the p-type InP clad layer 46 are formed on the p-type InP clad layer 34 and the p-type InP clad layer 46 by MOCVD. A type InGaAs contact layer 51 is stacked. The p-type InP clad layer 34 and the p-type InP clad layer 50 form the p-type InP clad layer 33 in the wavelength tunable laser section 10 shown in FIG. Also, the p-type InP cladding layer 46 and the p-type InP cladding layer 50 form a p-type InP cladding layer 45 in the semiconductor MZ-type modulator unit 20 shown in FIG.

次に、図８（ｂ）に示すように、ｐ型ＩｎＧａＡｓコンタクト層５１上に、半導体層をメサストライプ状に形成するためのＳｉＯ_２等からなる誘電体マスク５２を形成する。具体的には、ｐ型ＩｎＧａＡｓコンタクト層５１上に、ＣＶＤ等によりＳｉＯ_２膜を成膜し、ＳｉＯ_２膜上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより誘電体マスク５２が形成される領域に不図示のレジストパターンを形成する。この後、フッ酸等によるウエットエッチングを行なうことにより、不図示のレジストパターンの形成されていない領域におけるＳｉＯ_２膜を除去し、更に、不図示のレジストパターンを除去することにより誘電体マスク５２を形成する。形成される誘電体マスク５２の幅Ａは、１〜２μｍであり、波長可変レーザ部１０及び半導体ＭＺ型変調器部２０において、同一の幅で形成される。尚、図９はこの状態における上面図である。 Next, as shown in FIG. 8B, a dielectric mask 52 made of SiO ₂ or the like for forming a semiconductor layer in a mesa stripe shape is formed on the p-type InGaAs contact layer 51. Specifically, an SiO ₂ film is formed on the p-type InGaAs contact layer 51 by CVD or the like, a photoresist is applied on the SiO ₂ film, and exposure and development are performed by an exposure apparatus, thereby performing a dielectric mask 52. A resist pattern (not shown) is formed in a region where the film is formed. Thereafter, wet etching using hydrofluoric acid or the like is performed to remove the SiO ₂ film in a region where a resist pattern (not shown) is not formed, and further, the dielectric mask 52 is removed by removing the resist pattern (not shown). Form. The formed dielectric mask 52 has a width A of 1 to 2 μm, and is formed with the same width in the wavelength tunable laser unit 10 and the semiconductor MZ type modulator unit 20. FIG. 9 is a top view in this state.

次に、図１０及び図１１に示すように、ＩＣＰエッチングにより、誘電体マスク５２の形成されていない領域における半導体層を除去する。具体的には、誘電体マスク５２の形成されていない領域におけるｐ型ＩｎＧａＡｓコンタクト層５１、ｐ型ＩｎＰクラッド層３３、４３、４５及びｐ型ＩｎＧａＡｓＰ制御層４４、ＩｎＧａＡｓＰコア層３２、ＡｌＧａＩｎＡｓコア層４２を除去する。この際、ｎ型ＩｎＰ基板３１の表面の一部も除去される。ＩＣＰ（Inductively Coupled Plasma）エッチングは、ドライエッチングの一種であり、エッチングガスとしてＳｉＣｌ_４を用いて、ＩＣＰパワーが２５０Ｗ、バイアスパワーは５０Ｗ、エッチング時におけるチャンバー内の圧力が１Ｐａとなる条件で行なう。尚、図１０はＩＣＰエッチング後における斜視図であり、図１１（ａ）は上面図、図１１（ｂ）は図１１（ａ）における一点鎖線１１Ａ−１１Ｂにおいて切断した断面図、図１１（ｃ）は図１１（ａ）における一点鎖線１１Ｃ−１１Ｄにおいて切断した断面図を示す。 Next, as shown in FIGS. 10 and 11, the semiconductor layer in the region where the dielectric mask 52 is not formed is removed by ICP etching. Specifically, the p-type InGaAs contact layer 51, the p-type InP cladding layers 33, 43, and 45 in the region where the dielectric mask 52 is not formed, the p-type InGaAsP control layer 44, the InGaAsP core layer 32, and the AlGaInAs core layer 42. Remove. At this time, a part of the surface of the n-type InP substrate 31 is also removed. ICP (Inductively Coupled Plasma) etching is a kind of dry etching, and is performed using SiCl ₄ as an etching gas under the conditions that the ICP power is 250 W, the bias power is 50 W, and the pressure in the chamber during etching is 1 Pa. 10 is a perspective view after ICP etching, FIG. 11 (a) is a top view, FIG. 11 (b) is a cross-sectional view taken along the alternate long and short dash line 11A-11B in FIG. 11 (a), and FIG. ) Shows a cross-sectional view taken along the alternate long and short dash line 11C-11D in FIG.

ところで、上述したエッチング条件におけるＩＣＰエッチングでは、ｐ型ＩｎＧａＡｓＰ制御層４４において、ｐ型ＩｎＧａＡｓＰ制御層４４の上面よりも下面の方の幅が広くなるように形成される。このため、ｐ型ＩｎＧａＡｓＰ制御層４４の下に形成されているｐ型ＩｎＰクラッド層４３の幅は、ｐ型ＩｎＰクラッド層４５の幅よりも広く形成される。よって、ｐ型ＩｎＰクラッド層４３の下に形成されるＡｌＧａＩｎＡｓコア層４２は、最初は広い幅でエッチングが開始される。従って、ＡｌＧａＩｎＡｓコア層４２の側面が多少エッチングされても、エッチングが終了した時点では、ＡｌＧａＩｎＡｓコア層４２は、ＩｎＧａＡｓＰコア層３２の幅と略同じ幅となるように形成することが可能である。 By the way, in the ICP etching under the above-described etching conditions, the p-type InGaAsP control layer 44 is formed so that the width of the lower surface is wider than the upper surface of the p-type InGaAsP control layer 44. Therefore, the width of the p-type InP cladding layer 43 formed under the p-type InGaAsP control layer 44 is formed wider than the width of the p-type InP cladding layer 45. Therefore, the AlGaInAs core layer 42 formed under the p-type InP cladding layer 43 is initially etched with a wide width. Therefore, even if the side surface of the AlGaInAs core layer 42 is slightly etched, the AlGaInAs core layer 42 can be formed to have substantially the same width as that of the InGaAsP core layer 32 when the etching is completed.

このことを図１２に基づき、より詳細に説明する。図１２は、図１１（ａ）における一点鎖線１１Ｃ―１１Ｄで切断した断面において、ＩＣＰエッチングにおける途中のエッチング過程を示すものである。このＩＣＰエッチングでは、誘電体マスク５２の形成されていない領域において、ｐ型ＩｎＧａＡｓコンタクト層５１、ｐ型ＩｎＰクラッド層４５、ｐ型ＩｎＧａＡｓＰ制御層４４、ｐ型ＩｎＰクラッド層４３、ＡｌＧａＩｎＡｓコア層４２の順にエッチングされる。この際、ｐ型ＩｎＰクラッド層４５のエッチングされた側面は、ｎ型ＩｎＰ基板３１の表面に対して略垂直に形成される。次にエッチングされるｐ型ＩｎＧａＡｓＰ制御層４４は、ｐ型ＩｎＰクラッド層３３、４３、４５等を形成するＩｎＰとはエッチングの際の化学的作用が異なるため、ＩＣＰエッチングによりエッチングされたｐ型ＩｎＧａＡｓＰ制御層４４の側面は、ｎ型ＩｎＰ基板３１の表面に対して傾斜した形状であるテーパ状に形成される。この状態を図１２（ａ）に示す。 This will be described in more detail with reference to FIG. FIG. 12 shows an etching process in the middle of ICP etching in the cross section taken along the alternate long and short dash line 11C-11D in FIG. In this ICP etching, the p-type InGaAs contact layer 51, the p-type InP clad layer 45, the p-type InGaAsP control layer 44, the p-type InP clad layer 43, and the AlGaInAs core layer 42 are formed in a region where the dielectric mask 52 is not formed. Etched sequentially. At this time, the etched side surface of the p-type InP cladding layer 45 is formed substantially perpendicular to the surface of the n-type InP substrate 31. The p-type InGaAsP control layer 44 to be etched next is different in chemical action at the time of etching from the InP forming the p-type InP cladding layers 33, 43, 45, etc., so that the p-type InGaAsP etched by ICP etching is used. The side surface of the control layer 44 is formed in a tapered shape that is inclined with respect to the surface of the n-type InP substrate 31. This state is shown in FIG.

次にエッチングされるｐ型ＩｎＰクラッド層４３は、エッチングされた側面が、ｎ型ＩｎＰ基板３１の表面に対して略垂直に形成される。この際、ｐ型ＩｎＰクラッド層４３の上に位置するｐ型ＩｎＧａＡｓＰ制御層４４の側面はテーパ状に形成されているため、ｐ型ＩｎＰクラッド層４３と接するｐ型ＩｎＧａＡｓＰ制御層４４の下部における幅は、上部よりも広く形成されている。従って、ｐ型ＩｎＰクラッド層４３は、ｐ型ＩｎＰクラッド層４５よりも広い幅で形成され、ｐ型ＩｎＰクラッド層４３の下に位置するＡｌＧａＩｎＡｓコア層４２は、最初は広い幅でエッチングがされるため、図１２（ｂ）において破線で示される形状となる。この後、ＩＣＰエッチングを続けることにより、ＡｌＧａＩｎＡｓコア層４２の側面がエッチングされ幅が狭くなる。しかしながら、ＡｌＧａＩｎＡｓコア層４２は、最初に広い幅の状態からエッチングが行なわれるため、エッチング終了時には、図１２（ｂ）に示すように、ＩｎＧａＡｓＰコア層３２の幅と略同じ幅となるようにＡｌＧａＩｎＡｓコア層４２を形成することができる。尚、ＡｌＧａＩｎＡｓコア層４２は、ＩｎＧａＡｓＰコア層３２及びｐ型ＩｎＰクラッド層３３、４３、４５等と比べて、ＩＣＰエッチング等のドライエッチングにおけるエッチング速度が速い材料により形成されている。 The p-type InP cladding layer 43 to be etched next is formed such that the etched side surface is substantially perpendicular to the surface of the n-type InP substrate 31. At this time, since the side surface of the p-type InGaAsP control layer 44 located on the p-type InP cladding layer 43 is tapered, the width of the lower portion of the p-type InGaAsP control layer 44 in contact with the p-type InP cladding layer 43 Is formed wider than the upper part. Therefore, the p-type InP clad layer 43 is formed with a wider width than the p-type InP clad layer 45, and the AlGaInAs core layer 42 located under the p-type InP clad layer 43 is initially etched with a wide width. Therefore, the shape is indicated by a broken line in FIG. Thereafter, by continuing the ICP etching, the side surface of the AlGaInAs core layer 42 is etched and the width becomes narrow. However, since the AlGaInAs core layer 42 is first etched from a wide state, at the end of etching, the AlGaInAs core layer 42 has an almost same width as the InGaAsP core layer 32 as shown in FIG. A core layer 42 can be formed. The AlGaInAs core layer 42 is formed of a material that has a higher etching rate in dry etching such as ICP etching than the InGaAsP core layer 32 and the p-type InP cladding layers 33, 43, and 45.

次に、図１３及び図１４に示すように、波長可変レーザ部１０において、ＩＣＰエッチングされた領域に半絶縁性ＩｎＰ層６０を形成する。具体的には、ＳｉＯ_２等からなる誘電体膜を形成した後、この誘電体膜上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、半導体ＭＺ型変調器部２０の全体を覆う不図示のレジストパターンを形成する。次に、不図示のレジストパターンの形成されていない領域の誘電体膜を除去し、更に不図示のレジストパターンを除去することにより、半導体ＭＺ型変調器部２０の全体にＳｉＯ_２等からなる不図示の誘電体マスクを形成する。次に、ＭＯＣＶＤによる結晶成長を行なうことにより、不図示の誘電体マスクの形成されていない領域において、半絶縁性ＩｎＰを選択成長させることができる。次に、半導体ＭＺ型変調器部２０に形成されている不図示の誘電体マスクを除去することにより、波長可変レーザ部１０において、半導体層のメサストライプの側面となる領域、即ち、ＩＣＰエッチングされた領域に半絶縁性ＩｎＰ層６０を形成することができる。尚、図１３は、この状態における斜視図であり、図１４（ａ）は、波長可変レーザ部１０における断面図であり、図１４（ｂ）は、半導体ＭＺ型変調器部２０における断面図である。 Next, as shown in FIGS. 13 and 14, in the wavelength tunable laser unit 10, a semi-insulating InP layer 60 is formed in the ICP etched region. Specifically, after forming a dielectric film made of SiO ₂ or the like, a photoresist is applied onto the dielectric film, and exposure and development are performed by an exposure apparatus, whereby the entire semiconductor MZ type modulator section 20 is formed. A resist pattern (not shown) that covers is formed. Next, by removing the dielectric film in a region where a resist pattern (not shown) is not formed and further removing the resist pattern (not shown), the entire semiconductor MZ type modulator unit 20 is made of SiO ₂ or the like. The illustrated dielectric mask is formed. Next, by performing crystal growth by MOCVD, semi-insulating InP can be selectively grown in a region where a dielectric mask (not shown) is not formed. Next, by removing a dielectric mask (not shown) formed in the semiconductor MZ type modulator unit 20, in the wavelength tunable laser unit 10, a region to be a side surface of the mesa stripe of the semiconductor layer, that is, ICP etching is performed. A semi-insulating InP layer 60 can be formed in the region. 13 is a perspective view in this state, FIG. 14A is a cross-sectional view of the wavelength tunable laser unit 10, and FIG. 14B is a cross-sectional view of the semiconductor MZ type modulator unit 20. is there.

次に、図１５及び図１６に示すように、誘電体マスク５２を除去した後、波長可変レーザ部１０におけるｐ型ＩｎＧａＡｓコンタクト層５１上にｐ側電極７１、半導体ＭＺ型変調器部２０におけるｐ型ＩｎＧａＡｓコンタクト層５１上にｐ側電極７２を形成する。また、ｎ型ＩｎＰ基板３１の裏面には、ｎ側電極７３を形成する。尚、ｐ側電極７１及びｐ側電極７２は、リフトオフにより形成される。具体的には、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ｐ側電極７１及びｐ側電極７２に開口を有する不図示のレジストパターンを形成する。この後、真空蒸着等により金属膜を成膜した後、有機溶剤等に浸漬させることにより、不図示のレジストパターンの形成されている領域上に形成されていた金属膜を不図示のレジストパターンとともに除去することにより形成する。また、ｎ側電極７３は、真空蒸着等により金属膜を成膜することにより形成する。尚、図１５は、この状態における斜視図であり、図１６（ａ）は、波長可変レーザ部１０における断面図であり、図１６（ｂ）は、半導体ＭＺ型変調器部２０における断面図である。 Next, as shown in FIGS. 15 and 16, after removing the dielectric mask 52, the p-side electrode 71 on the p-type InGaAs contact layer 51 in the wavelength tunable laser unit 10 and the p in the semiconductor MZ type modulator unit 20. A p-side electrode 72 is formed on the type InGaAs contact layer 51. An n-side electrode 73 is formed on the back surface of the n-type InP substrate 31. The p-side electrode 71 and the p-side electrode 72 are formed by lift-off. Specifically, a photoresist is applied, and exposure and development are performed by an exposure apparatus, thereby forming a resist pattern (not shown) having openings in the p-side electrode 71 and the p-side electrode 72. Then, after forming a metal film by vacuum deposition or the like, the metal film formed on the region where the resist pattern (not shown) is formed is immersed together with the resist pattern (not shown) by immersing in an organic solvent or the like. It is formed by removing. The n-side electrode 73 is formed by forming a metal film by vacuum deposition or the like. 15 is a perspective view in this state, FIG. 16A is a cross-sectional view of the wavelength tunable laser unit 10, and FIG. 16B is a cross-sectional view of the semiconductor MZ type modulator unit 20. is there.

〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態は、第１の実施の形態における光半導体集積装置の製造方法であり、第１の実施の形態における光半導体集積装置の製造方法とは異なる方法である。 [Second Embodiment]
Next, a second embodiment will be described. The present embodiment is a method for manufacturing an optical semiconductor integrated device according to the first embodiment, and is different from the method for manufacturing an optical semiconductor integrated device according to the first embodiment.

図１７から図１８に基づき本実施の形態における光半導体集積装置の製造方法について説明する。 A method for manufacturing the optical semiconductor integrated device in the present embodiment will be described with reference to FIGS.

最初に、図１７（ａ）に示すように、ｎ型ＩｎＰ基板３１上に、ＡｌＧａＩｎＡｓコア層４２、ｐ型ＩｎＰクラッド層４３、ｐ型ＩｎＧａＡｓＰ制御層４４、ｐ型ＩｎＰクラッド層４６をＭＯＣＶＤ法により積層形成する。尚、ｎ型ＩｎＰ基板３１は基板面が（１１０）面となるものが用いられており、ｎ型ＩｎＰ基板３１の表面において、波長可変レーザ部１０の形成される領域には回折格子３１ａが形成されている。 First, as shown in FIG. 17A, an AlGaInAs core layer 42, a p-type InP clad layer 43, a p-type InGaAsP control layer 44, and a p-type InP clad layer 46 are formed on an n-type InP substrate 31 by MOCVD. Laminate. The n-type InP substrate 31 has a (110) plane, and a diffraction grating 31a is formed on the surface of the n-type InP substrate 31 in the region where the wavelength tunable laser unit 10 is formed. Has been.

次に、図１７（ｂ）に示すように、ｐ型ＩｎＰクラッド層４６上の半導体ＭＺ型変調器部２０に、ＳｉＯ_２からなる誘電体マスク１３５を形成する。具体的には、ＣＶＤ等によりｐ型ＩｎＰクラッド層４６上に、ＳｉＯ_２膜を成膜し、ＳｉＯ_２膜上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより誘電体マスク１３５が形成される領域に、不図示のレジストパターンを形成する。この後、フッ酸等によるウエットエッチングを行なうことにより、不図示のレジストパターンの形成されていない領域におけるＳｉＯ_２膜を除去し、更に、不図示のレジストパターンを除去することにより誘電体マスク１３５を形成する。 Next, as shown in FIG. 17B, a dielectric mask 135 made of SiO ₂ is formed in the semiconductor MZ type modulator section 20 on the p type InP clad layer 46. Specifically, on the p-type InP cladding layer 46 by CVD or the like, and a SiO ₂ film, a photoresist is applied onto the SiO ₂ film, a dielectric mask 135 by performing exposure by the exposure device, a developing A resist pattern (not shown) is formed in a region where is formed. Thereafter, wet etching with hydrofluoric acid or the like is performed to remove the SiO ₂ film in a region where a resist pattern (not shown) is not formed, and further, the dielectric mask 135 is removed by removing the resist pattern (not shown). Form.

次に、図１８（ａ）に示すように、誘電体マスク１３５をマスクとして、ウエットエッチングを行なう。これにより、誘電体マスク１３５の形成されていない領域におけるＡｌＧａＩｎＡｓコア層４２、ｐ型ＩｎＰクラッド層４３、ｐ型ＩｎＧａＡｓＰ制御層４４、ｐ型ＩｎＰクラッド層４６を除去する。このようにして波長可変レーザ部１０の形成される領域におけるＡｌＧａＩｎＡｓコア層４２、ｐ型ＩｎＰクラッド層４３、ｐ型ＩｎＧａＡｓＰ制御層４４、ｐ型ＩｎＰクラッド層４６を除去することができる。 Next, as shown in FIG. 18A, wet etching is performed using the dielectric mask 135 as a mask. Thereby, the AlGaInAs core layer 42, the p-type InP clad layer 43, the p-type InGaAsP control layer 44, and the p-type InP clad layer 46 in the region where the dielectric mask 135 is not formed are removed. In this manner, the AlGaInAs core layer 42, the p-type InP cladding layer 43, the p-type InGaAsP control layer 44, and the p-type InP cladding layer 46 in the region where the wavelength tunable laser unit 10 is formed can be removed.

次に、図１８（ｂ）に示すように、ＭＯＣＶＤ法により、ＩｎＧａＡｓＰコア層３２及びｐ型ＩｎＰクラッド層３４を積層形成する。この際、誘電体マスク１３５上には、これらの半導体層は形成されないため、ｎ型ＩｎＰ基板３１の表面が露出している領域、即ち、波長可変レーザ部１０が形成される領域において、上述した半導体層が形成される。 Next, as shown in FIG. 18B, an InGaAsP core layer 32 and a p-type InP clad layer 34 are formed by MOCVD. At this time, since these semiconductor layers are not formed on the dielectric mask 135, in the region where the surface of the n-type InP substrate 31 is exposed, that is, in the region where the wavelength tunable laser unit 10 is formed, the above-described semiconductor layer is formed. A semiconductor layer is formed.

次に、誘電体マスク１３５を除去した後、ＭＯＣＶＤ法により、ｐ型ＩｎＰクラッド層３４及びｐ型ＩｎＰクラッド層４６上に、ｐ型ＩｎＰクラッド層５０及びｐ型ＩｎＧａＡｓコンタクト層５１を積層形成する。尚、ｐ型ＩｎＰクラッド層３４及びｐ型ＩｎＰクラッド層５０により、図５に示す波長可変レーザ部１０におけるｐ型ＩｎＰクラッド層３３が形成される。また、ｐ型ＩｎＰクラッド層４６及びｐ型ＩｎＰクラッド層５０により、図５に示す半導体ＭＺ型変調器部２０におけるｐ型ＩｎＰクラッド層４５が形成される。これにより、第１の実施の形態における図８（ａ）に示す構造のものと同様の構造のものを形成することができる。 Next, after removing the dielectric mask 135, a p-type InP clad layer 50 and a p-type InGaAs contact layer 51 are stacked on the p-type InP clad layer 34 and the p-type InP clad layer 46 by MOCVD. The p-type InP clad layer 34 and the p-type InP clad layer 50 form the p-type InP clad layer 33 in the wavelength tunable laser section 10 shown in FIG. Also, the p-type InP cladding layer 46 and the p-type InP cladding layer 50 form a p-type InP cladding layer 45 in the semiconductor MZ-type modulator unit 20 shown in FIG. Thereby, the thing of the structure similar to the thing of the structure shown to Fig.8 (a) in 1st Embodiment can be formed.

この後の工程は、第１の実施の形態と同様である。本実施の形態においては、第１の実施の形態と同様に、第１の実施の形態における光半導体集積装置を製造することができる。尚、上記以外の内容については、第１の実施の形態と同様である。 The subsequent steps are the same as those in the first embodiment. In the present embodiment, as in the first embodiment, the optical semiconductor integrated device in the first embodiment can be manufactured. The contents other than the above are the same as in the first embodiment.

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。 Although the embodiment has been described in detail above, it is not limited to the specific embodiment, and various modifications and changes can be made within the scope described in the claims.

上記の説明に関し、更に以下の付記を開示する。
（付記１）
半導体基板上の一方の領域に形成された第１のコア層及び第１のクラッド層が積層された発光素子部と、
前記半導体基板上の他方の領域に形成された第２のコア層及び第２のクラッド層が積層された変調器部と、を有し、
前記発光素子部における前記第１のコア層と、前記変調器部における前記第２のコア層とは、前記半導体基板上において接合されているものであって、
前記第２のクラッド層内、または、前記第２のクラッド層に接して制御層が形成されており、
前記第２のコア層は、前記第１のコア層よりも、ドライエッチングにおけるエッチング速度が速い材料により形成されており、
前記第２のコア層は、前記第１のクラッド層及び前記第２のクラッド層よりも、ドライエッチングにおけるエッチング速度が速い材料により形成されていることを特徴とする光半導体集積装置。
（付記２）
前記制御層は、前記第１のコア層と同じ元素を含んでいるものであることを特徴とする付記１に記載の光半導体集積装置。
（付記３）
前記半導体基板は第１の導電型の半導体であり、前記第１のクラッド層及び前記第２のクラッド層の第２の導電型の半導体であって、
前記半導体基板と、前記第１のクラッド層及び前記第２のクラッド層とは、同じ半導体材料を含んでいることを特徴とする付記２に記載の光半導体集積装置。
（付記４）
前記第１のコア層及び前記制御層は、ＩｎＧａＡｓＰにより形成されており、
前記第２のコア層は、ＡｌＧａＩｎＡｓにより形成されており、
前記第１のクラッド層と前記第２のクラッド層は、ＩｎＰにより形成されているものであることを特徴とする付記１から３のいずれかに記載の光半導体集積装置。
（付記５）
半導体基板上に第１のコア層と第１のクラッド層を積層形成する工程と、
前記半導体基板上の一方の領域に前記第１のコア層と前記第１のクラッド層を残し、他方の領域における前記第１のコア層と前記第１のクラッド層を除去する工程と、
前記第１のコア層と第２のコア層とが前記半導体基板において接合するように、前記他方の領域における前記半導体基板上に、前記第２のコア層、第２のクラッド層及び制御層を形成する工程と、
前記第１のコア層、前記第１のクラッド層、前記第２のコア層、前記第２のクラッド層及び前記制御層をドライエッチングにより、メサストライプ状に形成する工程と、を有し、
前記第２のコア層は、前記第１のコア層よりも、ドライエッチングにおけるエッチング速度が速い材料により形成されており、
前記第２のコア層は、前記第１のクラッド層及び前記第２のクラッド層よりも、ドライエッチングにおけるエッチング速度が速い材料により形成されていることを特徴とする光半導体集積装置の製造方法。
（付記６）
前記第２のコア層、前記第２のクラッド層及び前記制御層は、ＭＯＶＣＤにより形成されるものであることを特徴とする付記５に記載の光半導体集積装置の製造方法。
（付記７）
半導体基板上に第２のコア層、第２のクラッド層及び制御層を形成する工程と、
前記半導体基板上の他方の領域に前記第２のコア層、前記第２のクラッド層及び前記制御層を残し、一方の領域における前記第２のコア層、前記第２のクラッド層及び前記制御層を除去する工程と、
前記第２のコア層と第１のコア層とが前記半導体基板において接合するように、前記他方の領域における前記半導体基板上に前記第１のコア層及び第１のクラッド層を形成する工程と、
前記第１のコア層、前記第１のクラッド層、前記第２のコア層、前記第２のクラッド層及び前記制御層をドライエッチングにより、メサストライプ状に形成する工程と、を有し、
前記第２のコア層は、前記第１のコア層よりも、ドライエッチングにおけるエッチング速度が速い材料により形成されており、
前記第２のコア層は、前記第１のクラッド層及び前記第２のクラッド層よりも、ドライエッチングにおけるエッチング速度が速い材料により形成されていることを特徴とする光半導体集積装置の製造方法。
（付記８）
前記第１のコア層及び前記第１のクラッド層は、ＭＯＶＣＤにより形成されるものであることを特徴とする付記７に記載の光半導体集積装置の製造方法。
（付記９）
前記第２のコア層を形成した後、前記第２のクラッド層の第１層、前記制御層、前記第２のクラッドの第２層を積層して形成したものであることを特徴とする付記５から８のいずれかに記載の光半導体集積装置の製造方法。
（付記１０）
前記ドライエッチングは、ＩＣＰエッチングであることを特徴とする付記５から９のいずれかに記載の光半導体集積装置の製造方法。
（付記１１）
前記第１のコア層及び前記制御層は、ＩｎＧａＡｓＰにより形成されており、
前記第２のコア層は、ＡｌＧａＩｎＡｓにより形成されており、
前記第１のクラッド層と前記第２のクラッド層は、ＩｎＰにより形成されているものであることを特徴とする付記５から１０のいずれかに記載の光半導体集積装置の製造方法。 In addition to the above description, the following additional notes are disclosed.
(Appendix 1)
A light emitting element portion in which a first core layer and a first clad layer formed in one region on a semiconductor substrate are laminated;
A modulator part in which a second core layer and a second cladding layer formed in the other region on the semiconductor substrate are laminated, and
The first core layer in the light emitting element portion and the second core layer in the modulator portion are bonded on the semiconductor substrate,
A control layer is formed in the second cladding layer or in contact with the second cladding layer;
The second core layer is formed of a material having a higher etching rate in dry etching than the first core layer,
The optical semiconductor integrated device, wherein the second core layer is formed of a material having a higher etching rate in dry etching than the first cladding layer and the second cladding layer.
(Appendix 2)
The optical semiconductor integrated device according to appendix 1, wherein the control layer includes the same element as that of the first core layer.
(Appendix 3)
The semiconductor substrate is a first conductivity type semiconductor, and is a second conductivity type semiconductor of the first cladding layer and the second cladding layer,
The optical semiconductor integrated device according to appendix 2, wherein the semiconductor substrate, the first clad layer, and the second clad layer contain the same semiconductor material.
(Appendix 4)
The first core layer and the control layer are made of InGaAsP,
The second core layer is made of AlGaInAs,
4. The optical semiconductor integrated device according to any one of appendices 1 to 3, wherein the first clad layer and the second clad layer are made of InP.
(Appendix 5)
Stacking and forming a first core layer and a first cladding layer on a semiconductor substrate;
Leaving the first core layer and the first cladding layer in one region on the semiconductor substrate, and removing the first core layer and the first cladding layer in the other region;
The second core layer, the second cladding layer, and the control layer are formed on the semiconductor substrate in the other region so that the first core layer and the second core layer are bonded to each other in the semiconductor substrate. Forming, and
Forming the first core layer, the first clad layer, the second core layer, the second clad layer, and the control layer in a mesa stripe shape by dry etching, and
The second core layer is formed of a material having a higher etching rate in dry etching than the first core layer,
The method of manufacturing an optical semiconductor integrated device, wherein the second core layer is formed of a material having a higher etching rate in dry etching than the first cladding layer and the second cladding layer.
(Appendix 6)
6. The method of manufacturing an optical semiconductor integrated device according to appendix 5, wherein the second core layer, the second clad layer, and the control layer are formed by MOVCD.
(Appendix 7)
Forming a second core layer, a second cladding layer and a control layer on a semiconductor substrate;
The second core layer, the second cladding layer, and the control layer are left in the other region on the semiconductor substrate, and the second core layer, the second cladding layer, and the control layer in one region are left. Removing the
Forming the first core layer and the first cladding layer on the semiconductor substrate in the other region so that the second core layer and the first core layer are bonded to each other in the semiconductor substrate; ,
Forming the first core layer, the first clad layer, the second core layer, the second clad layer, and the control layer in a mesa stripe shape by dry etching, and
The second core layer is formed of a material having a higher etching rate in dry etching than the first core layer,
The method of manufacturing an optical semiconductor integrated device, wherein the second core layer is formed of a material having a higher etching rate in dry etching than the first cladding layer and the second cladding layer.
(Appendix 8)
8. The method of manufacturing an optical semiconductor integrated device according to appendix 7, wherein the first core layer and the first cladding layer are formed by MOVCD.
(Appendix 9)
Note that the second core layer is formed and then the first layer of the second cladding layer, the control layer, and the second layer of the second cladding are stacked. A method for manufacturing an optical semiconductor integrated device according to any one of 5 to 8.
(Appendix 10)
10. The method of manufacturing an optical semiconductor integrated device according to any one of appendices 5 to 9, wherein the dry etching is ICP etching.
(Appendix 11)
The first core layer and the control layer are made of InGaAsP,
The second core layer is made of AlGaInAs,
11. The method of manufacturing an optical semiconductor integrated device according to any one of appendices 5 to 10, wherein the first clad layer and the second clad layer are formed of InP.

１０波長可変レーザ部
２０半導体ＭＺ型変調器部
３１ｎ型ＩｎＰ基板
３２ＩｎＧａＡｓＰ層
３３ｐ型ＩｎＰクラッド層
３４ｐ型ＩｎＰクラッド層
３５誘電体マスク
４２ＡｌＧａＩｎＡｓコア層
４３ｐ型ＩｎＰクラッド層
４４ｐ型ＩｎＧａＡｓＰ制御層
４５ｐ型ＩｎＰクラッド層
４６ｐ型ＩｎＰクラッド層
５１ｐ型ＩｎＧａＡｓコンタクト層
５２誘電体マスク
６０半絶縁性ＩｎＰ層
７１ｐ側電極
７２ｐ側電極
７３ｎ側電極 DESCRIPTION OF SYMBOLS 10 Wavelength variable laser part 20 Semiconductor MZ type | mold modulator part 31 n type InP substrate 32 InGaAsP layer 33 p type InP clad layer 34 p type InP clad layer 35 Dielectric mask 42 AlGaInAs core layer 43 p type InP clad layer 44 p type InGaAsP Control layer 45 p-type InP clad layer 46 p-type InP clad layer 51 p-type InGaAs contact layer 52 dielectric mask 60 semi-insulating InP layer 71 p-side electrode 72 p-side electrode 73 n-side electrode

Claims

A light emitting element portion in which a first core layer and a first clad layer formed in one region on a semiconductor substrate are laminated;
A modulator part in which a second core layer and a second cladding layer formed in the other region on the semiconductor substrate are laminated, and
The first core layer in the light emitting element portion and the second core layer in the modulator portion are bonded on the semiconductor substrate,
A control layer is formed in the second cladding layer or in contact with the second cladding layer;
The second core layer is formed of a material having a higher etching rate in dry etching than the first core layer,
The optical semiconductor integrated device, wherein the second core layer is formed of a material having a higher etching rate in dry etching than the first cladding layer and the second cladding layer.

The optical semiconductor integrated device according to claim 1, wherein the control layer includes the same element as the first core layer.

The first core layer and the control layer are made of InGaAsP,
The second core layer is made of AlGaInAs,
3. The optical semiconductor integrated device according to claim 1, wherein the first clad layer and the second clad layer are formed of InP.

Stacking and forming a first core layer and a first cladding layer on a semiconductor substrate;
Leaving the first core layer and the first cladding layer in one region on the semiconductor substrate, and removing the first core layer and the first cladding layer in the other region;
The second core layer, the second cladding layer, and the control layer are formed on the semiconductor substrate in the other region so that the first core layer and the second core layer are bonded to each other in the semiconductor substrate. Forming, and
Forming the first core layer, the first clad layer, the second core layer, the second clad layer, and the control layer in a mesa stripe shape by dry etching, and
The second core layer is formed of a material having a higher etching rate in dry etching than the first core layer,
The method of manufacturing an optical semiconductor integrated device, wherein the second core layer is formed of a material having a higher etching rate in dry etching than the first cladding layer and the second cladding layer.

Forming a second core layer, a second cladding layer and a control layer on a semiconductor substrate;
The second core layer, the second cladding layer, and the control layer are left in the other region on the semiconductor substrate, and the second core layer, the second cladding layer, and the control layer in one region are left. Removing the
Forming the first core layer and the first cladding layer on the semiconductor substrate in the other region so that the second core layer and the first core layer are bonded to each other in the semiconductor substrate; ,
Forming the first core layer, the first clad layer, the second core layer, the second clad layer, and the control layer in a mesa stripe shape by dry etching, and
The second core layer is formed of a material having a higher etching rate in dry etching than the first core layer,
The method of manufacturing an optical semiconductor integrated device, wherein the second core layer is formed of a material having a higher etching rate in dry etching than the first cladding layer and the second cladding layer.

The second core layer is formed by laminating the first layer of the second cladding layer, the control layer, and the second layer of the second cladding. Item 6. A method for manufacturing an optical semiconductor integrated device according to Item 4 or 5.

The method of manufacturing an optical semiconductor integrated device according to claim 4, wherein the dry etching is ICP etching.