JP2012018639A - Memory system and nonvolatile semiconductor memory - Google Patents
Memory system and nonvolatile semiconductor memory Download PDFInfo
- Publication number
- JP2012018639A JP2012018639A JP2010157201A JP2010157201A JP2012018639A JP 2012018639 A JP2012018639 A JP 2012018639A JP 2010157201 A JP2010157201 A JP 2010157201A JP 2010157201 A JP2010157201 A JP 2010157201A JP 2012018639 A JP2012018639 A JP 2012018639A
- Authority
- JP
- Japan
- Prior art keywords
- port
- chip
- signal
- memory
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Abstract
Description
本発明は、メモリシステムおよび不揮発性半導体メモリに関する。 The present invention relates to a memory system and a nonvolatile semiconductor memory.
コンピュータシステムに用いられる外部記憶装置として、フラッシュメモリ(フラッシュEEPROM)を搭載したメモリシステムとしてSSD(Solid State Drive)が注目されている。フラッシュメモリは、磁気ディスク装置に比べ、高速、軽量などの利点を有している。 As an external storage device used in a computer system, an SSD (Solid State Drive) has attracted attention as a memory system equipped with a flash memory (flash EEPROM). The flash memory has advantages such as high speed and light weight compared with the magnetic disk device.
SSD内には、複数のフラッシュメモリチップ、ホスト装置からの要求に応じて各フラッシュメモリチップのリード/ライト制御を行うコントローラ、各フラッシュメモリチップとホスト装置との間でデータ転送を行うためのバッファメモリ、電源回路、ホスト装置に対する接続インタフェースなどを備えている(例えば、特許文献1)。 The SSD includes a plurality of flash memory chips, a controller that performs read / write control of each flash memory chip in response to a request from the host device, and a buffer that performs data transfer between each flash memory chip and the host device. A memory, a power supply circuit, a connection interface for a host device, and the like are provided (for example, Patent Document 1).
本発明は、接続Chip数の変化に応じた負荷容量の変動を抑制したメモリシステムおよび不揮発性半導体メモリを提供することを目的とする。 An object of the present invention is to provide a memory system and a non-volatile semiconductor memory in which a change in load capacity according to a change in the number of connected chips is suppressed.
本願発明の一態様によれば、不揮発性の半導体メモリアレイ、前記半導体メモリアレイへのアクセスにかかるIO信号を夫々送受信するための1つの第1ポートおよび1つ以上の第2ポート、ならびに前記第1ポートに受信したIO信号を前記第2ポートへ転送し、前記第2ポートに受信したIO信号を前記第1ポートへ転送する転送系、を夫々備える複数のメモリチップと、前記第1ポートと前記第2ポートとを1対1接続して2つのメモリチップ間でIO信号を転送する1つ以上の転送路と、を備え、前記複数のメモリチップと前記転送路とが前記複数のメモリチップのうちの1つを先頭としたツリー状またはデイジーチェーン状のIO信号の転送経路を形成している不揮発性半導体メモリと、前記先頭のメモリチップが備える第1ポートと1対1接続されるコントローラポートを備え、前記コントローラポートを経由して前記不揮発性半導体メモリが備える夫々のメモリチップとの間でIO信号を送受信するコントローラと、を備えることを特徴とするメモリシステムが提供される。 According to an aspect of the present invention, a nonvolatile semiconductor memory array, one first port and one or more second ports for transmitting and receiving an IO signal for accessing the semiconductor memory array, and the first A plurality of memory chips each including a transfer system for transferring an IO signal received at one port to the second port and transferring an IO signal received at the second port to the first port; and the first port; One or more transfer paths that transfer the IO signal between two memory chips by connecting the second ports in a one-to-one relationship, wherein the plurality of memory chips and the transfer paths are the plurality of memory chips. A nonvolatile semiconductor memory forming a tree-like or daisy-chain-like IO signal transfer path with one of them as a head, and a first port provided in the head memory chip And a controller that transmits / receives an IO signal to / from each memory chip included in the nonvolatile semiconductor memory via the controller port. A system is provided.
また、本願発明の一態様によれば、不揮発性の半導体メモリアレイ、前記半導体メモリアレイへのアクセスにかかるIO信号を夫々送受信するための1つの第1ポートおよび1つ以上の第2ポート、ならびに前記第1ポートに受信したIO信号を前記第2ポートへ転送し、前記第2ポートに受信したIO信号を前記第1ポートへ転送する転送系、を夫々備える複数のメモリチップと、前記第1ポートと前記第2ポートとを1対1接続して2つのメモリチップ間でIO信号を転送する1つ以上の転送路と、を備え、前記複数のメモリチップと前記転送路とが前記複数のメモリチップのうちの1つを先頭としたツリー状またはデイジーチェーン状のIO信号の転送経路を形成し、前記先頭のメモリチップが備える第1ポートは、前記複数のメモリチップの夫々とIO信号を送受信するコントローラが備える前記IO信号を送受信するためのコントローラポートと1対1接続される、ことを特徴とする不揮発性半導体メモリが提供される。 According to one aspect of the present invention, a non-volatile semiconductor memory array, one first port and one or more second ports for transmitting and receiving an IO signal for accessing the semiconductor memory array, and A plurality of memory chips each including a transfer system for transferring an IO signal received at the first port to the second port and transferring an IO signal received at the second port to the first port; And one or more transfer paths for transferring IO signals between the two memory chips by connecting the ports and the second ports in a one-to-one relationship, wherein the plurality of memory chips and the transfer paths are the plurality of the plurality of transfer paths. A tree-shaped or daisy-chained IO signal transfer path starting from one of the memory chips is formed, and the first port included in the leading memory chip includes the plurality of memories The Tsu controller for transmitting and receiving respectively and IO signals flop comprises IO signal controller port and is one-to-one connection for transmitting and receiving, the non-volatile semiconductor memory is provided, characterized in that.
本発明によれば、接続Chip数の変化に応じた負荷容量の変動を抑制することができるという効果を奏する。 According to the present invention, there is an effect that it is possible to suppress a change in load capacity according to a change in the number of connected chips.
SSDを設計する場合、コントローラチップのPin数や実装面積が限られた中で、データ容量を増やすために、メモリチップを複数枚Stack(積層)したStack品を使用する必要がある。かかるStack品では、内部でIO信号線および制御信号線をメモリチップ数分纏めた形となり、各信号線の負荷容量もStackしたメモリチップ数につれて大きくなる。 When designing an SSD, it is necessary to use a Stack product in which a plurality of memory chips are stacked (stacked) in order to increase the data capacity in a limited number of Pins and mounting areas of a controller chip. In such a Stack product, the IO signal lines and the control signal lines are gathered inside the number of memory chips, and the load capacity of each signal line increases with the number of stacked memory chips.
各信号線の負荷容量が大きくなると、IO信号および制御信号のCR遅延による遅れが生じ、同期設計したコントローラを使用した場合、低負荷(Stack数:少)ではメモリからの読み取りデータをラッチして出力できるが、高負荷(Stack数:多)ではCR遅延によってメモリから読み出したデータの遅延のため、ラッチして出力できないおそれがある。同様に、各信号線の負荷容量が大きくなると、信号遅延のためにメモリに対する書き込みエラーが発生するおそれがある。 When the load capacity of each signal line becomes large, a delay due to the CR delay of the IO signal and the control signal occurs. When a synchronously designed controller is used, the read data from the memory is latched at a low load (number of stacks: small). Although it can be output, at high load (number of stacks: many), there is a possibility that the data read from the memory is delayed due to the CR delay and cannot be latched and output. Similarly, when the load capacity of each signal line increases, there is a possibility that a write error to the memory may occur due to signal delay.
以下に添付図面を参照して、本発明の実施の形態にかかるメモリシステムおよび不揮発性半導体メモリを詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。 Exemplary embodiments of a memory system and a nonvolatile semiconductor memory will be explained below in detail with reference to the accompanying drawings. Note that the present invention is not limited to these embodiments.
(第1の実施の形態)
メモリシステムとして、半導体メモリチップとしてNANDフラッシュメモリチップを搭載した、パーソナルコンピュータなどのホスト装置の2次記憶装置として使用されるSSD(Solid State Drive)を例に挙げて説明するが、本発明の第1の実施の形態はSSDだけに限定しない。SSDは、ホスト装置から書き込み要求が出されたデータをNANDフラッシュメモリチップに記憶し、また、ホスト装置から読み出し要求のあったデータをNANDフラッシュメモリチップから読み出してホスト装置に出力する機能を有する。
(First embodiment)
As an example of the memory system, an SSD (Solid State Drive) that is used as a secondary storage device of a host device such as a personal computer equipped with a NAND flash memory chip as a semiconductor memory chip will be described. One embodiment is not limited to SSD. The SSD has a function of storing data requested to be written from the host device in the NAND flash memory chip, and reading data requested to be read from the host device from the NAND flash memory chip and outputting the data to the host device.
図1は、本発明の第1の実施の形態のSSDの構成例を示す図である。SSD100は、システム基板120に搭載されたASICおよびNANDメモリ10で構成されている。また、ASICには、ドライブ制御回路4、電源回路5、DRAM20が搭載されている。なお、DRAM20はASICの外に搭載されるようにしてもよい。
FIG. 1 is a diagram illustrating a configuration example of an SSD according to the first embodiment of this invention. The SSD 100 includes an ASIC and a
SSD100は、ATAインタフェース(ATA I/F)2などのメモリ接続インタフェースを介してパソコンあるいはCPUコアなどのホスト装置1と接続され、ホスト装置1の外部メモリとして機能する。また、SSD100は、RS232Cインタフェース(RS232C I/F)3などの通信インタフェースを介して、デバッグ用機器200との間でデータを送受信することができる。SSD100は、NANDフラッシュメモリ(以下、NANDメモリと略す)10と、コントローラとしてのドライブ制御回路4と、DRAM20と、電源回路5と、状態表示用のLED6などを備えている。
The SSD 100 is connected to a
電源回路5は、ホスト装置1側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧をSSD100内の各回路に供給する。また、電源回路5は、外部電源の立ち上がりを検知し、パワーオンリセット信号を生成して、ドライブ制御回路4に供給する。
The
NANDメモリ10は、4つの並列動作要素10a〜10dを有する。1つの並列動作要素は、積層された複数のNANDメモリチップ(以下、「Chip」と称する)によって構成されている。図1に示す例では、例えば、並列動作要素10aは、8枚のChip0〜7(例えば、1Chip=2GB)がStackされた8Stackパッケージ10a1と、8枚のChip8〜15がStackされた8Stackパッケージ10a2とを備え、他の並列動作要素10b〜dも同様に、2組の8Stackパッケージを備えており、NANDメモリ10は128GBの容量を有する。並列動作要素10a〜dが備える2つの8Stackパッケージは、夫々8ビットの8チャネル(Ch)によりドライブ制御回路4に並列接続されている。8ch(ch0〜ch7)の8Stackパッケージは互いに並列動作が可能となっている。
The
DRAM20は、ホスト装置1とNANDメモリ10間でのデータ転送用キャッシュおよび作業領域用メモリとして機能する。ドライブ制御回路4は、ホスト装置1とNANDメモリ10との間でDRAM20を介してデータ転送制御を行うとともに、SSD100内の各構成要素を制御する。また、ドライブ制御回路4は、状態表示用LED6にステータス表示用信号を供給するとともに、電源回路5からのパワーオンリセット信号を受けて、リセット信号およびクロック信号を自回路内およびSSD100内の各部に供給する機能も有している。
The
図2は、ドライブ制御回路4とNANDメモリ10との接続を説明するための図である。ドライブ制御回路4は、4つのインタフェース回路であるNAND制御部210a〜210dを備えており、NAND制御部210a〜210dの第1制御信号ピン201、第1IO信号ピン(コントローラポート)202、第2制御信号ピン203および第2IO信号ピン(コントローラポート)204は、並列動作要素10a〜10dとそれぞれ独立に接続されている。
FIG. 2 is a diagram for explaining the connection between the
なお、ここでは、ゲート規模を縮小するために1つのNAND制御部が2つのチャネルをコントロールする構成となっているが、1つのNAND制御部が1つのチャネルをコントロールするようにしてもよい。また、1つのNAND制御部が3つ以上のチャネルをコントロールするようにしてもよい。また、1つの並列動作要素は2つの8Stackパッケージを備える構成となっているが、1つの並列動作要素が備える8Stackパッケージの数は2個に限定されない。また各StackパッケージのStack数は8つに限定されない。 Here, in order to reduce the gate scale, one NAND control unit controls two channels. However, one NAND control unit may control one channel. Further, one NAND control unit may control three or more channels. One parallel operation element is configured to include two 8Stack packages, but the number of 8Stack packages included in one parallel operation element is not limited to two. Further, the number of stacks in each stack package is not limited to eight.
NAND制御部210aの第1IO信号ピン202および第2IO信号ピン204は夫々8Stackパッケージ10a1および8Stackパッケージ10a2に接続されており、8ビットのデータ、コマンドおよびアドレスが夫々のIO信号ピン202、204に入出力される。また、NAND制御部210aの第1制御信号ピン201および第2制御信号ピン203も同様に夫々8Stackパッケージ10a1および8Stackパッケージ10a2に接続されており、夫々制御信号が出力される。他のNAND制御部210b〜dが備える二組のIO信号ピンおよび制御信号ピンも同様に並列動作要素10b〜dが備える2組の8Stackパッケージの夫々に接続されている。
The first
なお、IO信号ピン202、204から出力されるアドレスは、接続されている複数Chipのうちの1つを指定するチップアドレスを含んでいる。アドレスの一部を用いて複数Chipのうちの1つを指定する技術は特許文献2に詳述されているので、ここでは詳しい説明を省略する。
The address output from the IO signal pins 202 and 204 includes a chip address that specifies one of a plurality of connected chips. Since a technique for designating one of a plurality of Chips using a part of an address is described in detail in
8Stackパッケージ10a1〜d1が備える4つのチップ(Chip0〜3)には、CE(チップイネーブル)0が共通接続されている。同様に、Chip4〜7、Chip8〜11、Chip12〜15には、夫々CE1、CE2、CE3がCh0〜3間で共通に接続されている。CE0〜3は、Chip0〜3、Chip4〜7、Chip8〜11、Chip12〜15のうちから、動作対象のChip群を選択する。
CE (chip enable) 0 is commonly connected to the four chips (
次に、8Stackパッケージ内の信号線の接続方式について説明する。まず、本発明の第1の実施の形態のSSDと比較される接続方式について説明する。この接続方式を、比較例にかかる接続方式ということとする。比較例にかかる接続方式によれば、各信号を夫々複数に分岐させ、各信号の分岐端は夫々のChipに接続される。 Next, a method for connecting signal lines in the 8Stack package will be described. First, a connection method compared with the SSD according to the first embodiment of the present invention will be described. This connection method is referred to as a connection method according to a comparative example. According to the connection method according to the comparative example, each signal is branched into a plurality of signals, and the branch ends of the respective signals are connected to the respective chips.
図3は、比較例にかかる接続方式が採用された場合の8Stackパッケージ内のChipの接続を説明する図である。なお、本発明の第1の実施の形態と区別するために、比較例にかかる接続方式が採用された場合の8Stackパッケージに符号20a1を付している。また、ここではCE0およびCE1の図示を省略している。IO信号(第1IO信号)および制御信号(第1制御信号)は夫々8つに分岐し、IO信号および制御信号の分岐端はChip0〜7の夫々に接続されている。つまり、各信号はドライブ制御回路4とChipとの間で1対8で接続されている。制御信号は、WE(ライトイネーブル)信号、RE(リードイネーブル)信号、CLE(コマンドラッチイネーブル)信号、ALE(アドレスラッチイネーブル)信号などを含む。
FIG. 3 is a diagram illustrating the connection of a chip in the 8Stack package when the connection method according to the comparative example is employed. In order to distinguish from the first embodiment of the present invention, reference numeral 20a1 is given to the 8 Stack package when the connection method according to the comparative example is adopted. Also, illustration of CE0 and CE1 is omitted here. The IO signal (first IO signal) and the control signal (first control signal) are each branched into eight, and the branch ends of the IO signal and the control signal are connected to
ここで、Chip側の信号ピンの負荷をA[pF]、NAND制御部210a側の信号ピンの負荷をB[pF]、接続Chip数が2および8のときの配線容量を夫々C[pF]、C’[pF]とすると、接続Chip数が2のときの負荷容量は、2A+B+C[pF]、接続Chip数が8のときの負荷容量は、8A+B+C’[pF]となる。接続Chip数が増えると配線長も増えるので、C<C’となる。つまり、比較例にかかる接続方式が採用される場合、接続Chip数に応じて負荷容量が変動する。負荷容量の変動はいくつかの問題を引き起こす。
Here, the load of the signal pin on the Chip side is A [pF], the load of the signal pin on the
例えば、信号の負荷容量の増加に伴って、信号の遅延が大きくなる。一般に、Chipとドライブ制御回路4との間の信号の遅延は電圧や温度によって変化する。ドライブ制御回路4によるNANDメモリ10からのデータ取り込みのタイミングは、信号の遅延が最も短いケース(ベスト条件)および遅延が最も長いケース(ワースト条件)を考慮して設定される。図4は、データ取り込みタイミングを説明するタイミングチャートである。図4(a)に示すドライブ制御回路4の内部クロックに基づいて、NAND制御部210aがRE信号を図4(b)に示すタイミングで第1制御信号ピン201に出力した場合について考える。ワースト条件、ベスト条件におけるChipのリードデータ出力のタイミングが夫々図4(c)、(d)に示すタイミングとなる場合、REの先頭から内部クロック2サイクル後にリードデータの取り込みを開始するように設定すると、ベスト条件でもワースト条件でもリードデータを先頭から順次取り込むことができるようになる。ところが、信号遅延の変動要因として接続Chip数が加わると、ワースト条件とベスト条件との開きがさらに大きくなる。例えば、接続Chip数が想定される値のうちの最大値である場合(すなわち負荷容量が最大の場合)において図4(e)に示すようなワースト条件が得られ、接続Chip数が最小値である場合(すなわち負荷容量が最小の場合)において図4(f)に示すようなベスト条件が得られた場合、どちらの条件でもリードデータを取り込めるポイントがなくなってしまう。したがって、ドライブ制御回路4側では負荷容量の変動に応じたタイミング調整が必要となる。
For example, the signal delay increases as the signal load capacity increases. In general, the signal delay between the chip and the
また、信号の負荷容量の増加は、信号の波形のなまりを引き起こす。負荷容量が大きくなり過ぎて波形が極端になまってしまうと、信号レベルがレシーバ側のしきい値を超えず、信号として伝搬しなくなってしまう。したがって、ドライブ制御回路4側では、負荷容量の変動に応じて、前記したタイミング調整のほか、ドライバ回路の駆動能力を変えるなどの変更を行う必要が生じる。
In addition, an increase in the signal load capacity causes a rounding of the signal waveform. If the load capacity becomes too large and the waveform becomes extremely sharp, the signal level does not exceed the threshold value on the receiver side and does not propagate as a signal. Therefore, on the
第1の実施の形態では、接続Chip数の増減に応じた負荷容量の変動を低減するために、複数Chipをデイジーチェーン状に接続するようにしたことが主たる特徴となっている。図5は、第1の実施の形態にかかる接続方式を説明する図である。Chip0〜7は、夫々、第1制御信号および第1IO信号を送受信するための2つのポート(第1ポート121、第2ポート122)を備えており、1つのポートから受信した信号を他方のポートを介して他のChipに転送することができるようになっている。また、ドライブ制御回路4がデイジーチェーン状に接続されたどのChipからの読み出しデータ(リードデータ)も取り込めるように、制御信号として、データとともに送受信され、データ取り込みのタイミングを制御するDQS(データストローブ)信号が追加されている。そして、図示するように、NAND制御部210aからの制御信号およびIO信号はデイジーチェーン状に接続されたChip0〜7の先頭チップであるChip0が備える第1ポート121にのみ接続され、Chip0〜7は、2つのChip間で第1ポート121と第2ポート122とがIO信号を転送するための信号線(転送路)および制御信号を転送するための信号線で1対1に接続され、制御信号およびIO信号のデイジーチェーン状の転送経路を形成している。すなわち、第1の実施の形態の接続方式によれば、ChipとNAND制御部との間は信号線を分岐させることなく1対1で接続されるので、該信号線の負荷容量は接続Chip数に関係なく常に一定の値となる。因みに、接続Chip数が1のときの配線容量をC”[pF]とすると、負荷容量はA+B+C”[pF]となり、複数Chipが比較例にかかる接続方式で接続される場合に比べて小さい値となる。
The main feature of the first embodiment is that a plurality of chips are connected in a daisy chain in order to reduce fluctuations in load capacity in accordance with an increase or decrease in the number of connected chips. FIG. 5 is a diagram for explaining a connection method according to the first embodiment. Each of
図6は、NANDメモリ10が備える各Chipの第1の実施の形態の構成を説明する図である。Chip0〜15は夫々同一の構成を備えているので、ここでは代表として並列動作要素10aが備えるChip0の構成を説明する。図示するように、Chip0は、第1ポート121、第2ポート122、チップ制御部123、メモリアレイ124、セレクタ160、161、アンド回路162、163、およびインバータ164を備えている。チップ制御部123、セレクタ160、161、アンド回路162、163、インバータ164、およびこれらの構成要素間を接続する配線は、第1ポート121に受信したIO信号を第2ポート122へ転送し、第2ポート122に受信したIO信号を第1ポート121へ転送する転送系として機能する。
FIG. 6 is a diagram for explaining the configuration of the first embodiment of each chip included in the
メモリアレイ124は、NAND制御部210aから送信されてくるライトデータを記憶している。チップ制御部123は、メモリアレイ124に対するアクセスおよびポート121、122の制御を実行する。
The
第1ポート121は、自ポート121に接続されている要素(この場合はNAND制御部210a)からのRE信号、WE信号の入力を夫々受信するための信号ピン130、131と、受信したRE信号、WE信号を夫々ドライブするバッファ140、141とを備えている。また、第2ポート122は、RE信号、WE信号を自ポート122に接続されている要素(この場合はChip1)に夫々送信するための信号ピン134、135と、送信するためのRE信号、WE信号を夫々ドライブするバッファ146、147とを備えている。バッファ140の出力端は、チップ制御部123およびバッファ146の入力端に接続されている。同様に、バッファ141の出力端は、チップ制御部123およびバッファ147の入力端に接続されている。このように接続されていることによって、NAND制御部210aから第1ポート121を介して受信したRE信号およびWE信号は、夫々、チップ制御部123に伝達されるとともに、第2ポート122を介してChip1へ転送される。
The
なお、Chip0は、ALE信号およびCLE信号を転送するための回路として前記したRE信号、WE信号のための回路と等しい回路(図示せず)を備え、ALE信号およびCLE信号は第1ポート121から入力され、入力されたALE信号およびCLE信号はチップ制御部123に送られるとともに、第2ポート122から次のChipへ送られる。
The
第1ポート121は、さらに、DQS信号、8ビットのIO信号(IO[7:0])をNAND制御部210aとの間で夫々送受信するための信号ピン132、133と、NAND制御部210aから受信したDQS信号、IO信号を夫々ドライブするバッファ143、145と、DQS信号、IO信号をNAND制御部210aへ送信するためにDQS信号、IO信号を夫々ドライブするスリーステートバッファ142、144とを備えている。
The
また、第2ポート122は、DQS信号、8ビットのIO信号(IO[7:0])をChip1との間で夫々送受信するための信号ピン136、137と、Chip1から受信したDQS信号、IO信号を夫々ドライブするバッファ149、151と、DQS信号、IO信号をChip1へ送信するためにDQS信号、IO信号を夫々ドライブするスリーステートバッファ148、150とを備えている。
The
スリーステートバッファ142とバッファ143、およびスリーステートバッファ148とバッファ149は、夫々双方向バッファ(双方向バッファ152、154)を形成しており、夫々、スリーステートバッファ142、148へのチップ制御部123から入力される制御信号に応じてDQS信号の送受信を切り替えることができるようになっている。また、スリーステートバッファ144とバッファ145、スリーステートバッファ150とバッファ151も同様に、夫々双方向バッファ(双方向バッファ153、155)を形成しており、夫々スリーステートバッファ144、150に入力される制御信号に応じてIO信号の送受信を切り替えることができる。
The three-
チップ制御部123は、双方向バッファ152〜155の入出力を切り替える制御信号(方向制御信号)を出力する。双方向バッファ154、155の夫々にはインバータ164により論理反転された制御信号が接続されており、双方向バッファ152、153がNAND制御部210aから受信可能な状態(入力状態)のときは、双方向バッファ154、155はChip1へ送信可能な状態(出力状態)となり、双方向バッファ152、153がNAND制御部210aへ送信可能な状態(出力状態)のときは、双方向バッファ154、155はChip1から受信可能な状態(入力状態)となる。
The
具体的には、チップ制御部123からの方向制御信号は、3つに分岐して、そのうちの2つの分岐端は夫々スリーステートバッファ142、148の制御入力端に接続されている。方向制御信号のもう1つの分岐端はインバータ164の入力端に入力されており、インバータ164により論理反転された方向制御信号はさらに2つに分岐してスリーステートバッファ144、150の制御入力端に夫々接続されている。これにより、チップ制御部123は、方向制御信号をLowとすると、第1ポート121を入力状態、第2ポート122を出力状態とし、方向制御信号をHighとすると、第1ポート121を出力状態、第2ポート122を入力状態とすることができる。
Specifically, the direction control signal from the
バッファ143の出力端は、チップ制御部123とアンド回路162の入力端とに接続されており、アンド回路162の出力端はスリーステートバッファ148の入力端に接続されている。また、バッファ145の出力端は、チップ制御部123とアンド回路163の入力端とに接続されており、アンド回路163の出力端はスリーステートバッファ150の入力端に接続されている。スリーステートバッファ148、150の前段に介在して接続されているアンド回路162、163には、夫々前記した入力端とは別の入力端にDQS信号、IO信号を夫々スリーステートバッファ148、150に伝達するかマスクするか指定する信号(マスク信号)がチップ制御部123から入力される。チップ制御部123は、マスク信号をHighとすることによって、NAND制御部210aから第1ポート121を介して受信したDQS信号およびIO信号を第2ポート122を介してChip1へ転送する経路(第3経路)を形成させ、マスク信号をLowとすることによって、該経路を遮断することができる。
The output terminal of the
チップ制御部123のDQS信号の出力端およびバッファ149の出力端は、夫々セレクタ160の入力端に接続されており、セレクタ160の出力端は、スリーステートバッファ142の入力端に接続されている。同様に、チップ制御部123のIO信号の出力端およびバッファ151の出力端は、夫々セレクタ161の入力端に接続されており、セレクタ161の出力端はスリーステートバッファ144の入力端に接続されている。セレクタ160、161は、図示しないチップ制御部123からの選択信号に基づいて入力元を切り替える。すなわち、チップ制御部123は、セレクタ160、161への選択信号を操作することによって、自チップが送信元となってDQS信号およびIO信号を第1ポート121から送信する経路(第1経路)と、第2ポート122に受信するDQS信号およびIO信号を第1ポート121から送信する経路(第2経路)と、のうちから1つの経路を選択できるようになっている。
The output terminal of the DQS signal of the
バッファ151の出力端は、セレクタ161の入力端に接続されているので、第2ポート122から入力されたデータは、チップ制御部123に入力されることなく第1ポート121へ転送される。バッファ149の出力端はチップ制御部123に接続されており、チップ制御部123は第2ポート122から入力されるDQS信号をカウントする。チップ制御部123は、該DQS信号を第2ポート122から入力されたデータのサイズに応じて決められている所定の値までカウントすることによって、データの転送完了タイミング(送信完了タイミング)を認識する。
Since the output terminal of the
図7は、チップ制御部123の機能を説明する図である。チップ制御部123は、アドレスデコーダ125と、チップアドレスデコーダ126と、IOコントローラ(方向制御部)127とを備えている。
FIG. 7 is a diagram illustrating the function of the
チップアドレスデコーダ126は、第1ポート121のIO信号ピン133を介して受信したアドレスに含まれるチップアドレスに基づいて、自Chip0がアクセス対象であるか否かを判定し、判定結果に基づいてセレクタ160、161の選択信号の出力制御を実行する。すなわち、チップアドレスデコーダ126は、セレクタ161と協働して、第1経路および第2経路のうちから1つの経路を選択するセレクタ系として機能する。アドレスデコーダ125は、前記受信したアドレスのチップアドレスを除く部分をデコードし、自チップが備えるメモリアレイ124のうちのアクセス位置を算出する。IOコントローラ127は、受信したコマンドがリードコマンドであるかライトコマンドであるかを判定し、受信したコマンドがリードコマンドであった場合、第1ポート121に受信するリードコマンドおよびリードアドレスの受信完了タイミングと第1ポート121から送信するリードデータの送信完了タイミングとに基づいて方向制御信号の出力制御を実行する。また、IOコントローラ127は、チップアドレスデコーダ126およびアンド回路163と協働して、チップアドレスに基づいて第3経路を遮断/接続するマスク系として機能する。
The
次に、図8〜図10を参照して、チップ制御部123の動作を説明する。図8は、チップ制御部123の動作を説明するフローチャートである。
Next, the operation of the
図8に示すように、初期状態においては、IOコントローラ127は、方向制御信号をLowとして第1ポート121を入力状態、第2ポート122を出力状態とし、マスク信号をHighとしてアンド回路162、163によるDQS信号、IO信号のマスクを解除した状態とする(ステップS1)。そして、チップ制御部123は、第1ポート121を介して入力されてきたアドレスおよびコマンドを受け付ける(ステップS2)。なお、コマンドおよびアドレスは、チップ制御部123に入力されるとともに、第2ポート122を介してChip1にも転送される。
As shown in FIG. 8, in the initial state, the IO controller 127 sets the direction control signal to Low, sets the
コマンドを受け付けると、IOコントローラ127は、受け付けたコマンドがリードコマンドであったか否かを判定する(ステップS3)。受け付けたコマンドがリードコマンドであった場合(ステップS3、Yes)、チップ制御部123はリード処理を実行する(ステップS4)。受け付けたコマンドがライトコマンドであった場合(ステップS3、No)、チップ制御部123はライト処理を実行する(ステップS5)。ステップS4またはステップS5の後、ステップS2へ移行してIOコントローラ127は次のコマンドを受け付ける。
When receiving the command, the IO controller 127 determines whether or not the received command is a read command (step S3). If the received command is a read command (step S3, Yes), the
図9は、リード処理時のチップ制御部123の動作をさらに詳しく説明するフローチャートである。リード処理が開始されると、IOコントローラ127は、リードコマンドおよびアドレス(リードアドレス)を受信完了したか否かを判定し(ステップS11)、受信完了するのを待つ(ステップS11、No)。
FIG. 9 is a flowchart for explaining in more detail the operation of the
リードコマンドおよびリードアドレスを受信完了すると(ステップS11、Yes)、IOコントローラ127は、方向制御信号をLowからHighに切り替え、第1ポート121を出力状態、第2ポート122を入力状態にする(ステップS12)。そして、チップアドレスデコーダ126は、リードアドレス(より詳しくはリードアドレスが含むチップアドレス)が自チップを指しているか否かを判定する(ステップS13)。リードアドレスが自チップを指していた場合(ステップS13、Yes)、チップアドレスデコーダ126は、選択信号を制御してセレクタ160、161の入力元としてチップ制御部123を選択させる(ステップS14)。チップ制御部123は、メモリアレイ124からリードデータを読み出して、読み出したリードデータを第1ポート121のIO信号ピン133を介して送信し、同時にリードデータを取り込むためのDQS信号を第1ポート121のDQS信号ピン132を介して送信する(ステップS15)。リードデータの送信が完了すると、IOコントローラ127は、方向制御信号をLowとして第1ポート121を入力状態、第2ポート122を出力状態に切り替え(ステップS16)、リード処理を完了させる。
When the reception of the read command and the read address is completed (step S11, Yes), the IO controller 127 switches the direction control signal from low to high, and sets the
ステップS13において、リードアドレスが自チップを指していなかった場合(ステップS13、No)、チップアドレスデコーダ126は、選択信号を制御してセレクタ160、161の入力元として第2ポート122からの入力を選択させる(ステップS17)。そして、第2ポート122からリードデータとともにDQS信号が入力されてきたとき、IOコントローラ127は、入力されてきたDQS信号をリードデータの転送が完了する所定の値までカウントする(ステップS18)。IOコントローラ127は、DQS信号のカウントを完了すると、ステップS16に移行して方向制御信号を切り替える。
In step S13, when the read address does not point to the own chip (No in step S13), the
このように、各Chipは、リードアドレスが自チップを指しているとき、リードデータを第1ポート121に接続されている要素に送信し、リードアドレスが自チップを指していなかったとき、第2ポート122に接続されている要素から送られてくるリードデータを第1ポート121に接続されている要素に転送することができる。
In this way, each chip transmits read data to an element connected to the
図10は、ライト処理時のチップ制御部123の動作をさらに詳しく説明するフローチャートである。ライト処理が開始されると、IOコントローラ127は、ライトコマンドおよびアドレス(ライトアドレス)を受信完了したか否かを判定し(ステップS21)、受信完了するのを待つ(ステップS21、No)。
FIG. 10 is a flowchart for explaining in more detail the operation of the
ライトコマンドおよびライトアドレスを受信完了すると(ステップS21、Yes)、チップアドレスデコーダ126は、ライトアドレスが自チップを指しているか否かを判定する(ステップS22)。ライトアドレスが自チップを指してなかった場合(ステップS22、No)、ライト処理を完了する。
When reception of the write command and the write address is completed (step S21, Yes), the
ライトアドレスが自チップを指していた場合(ステップS22、Yes)、IOコントローラ127は、マスク信号をHighからLowに切り替えて、後ほど受信するライトデータおよびDQS信号がChip1に伝播しないようにする(ステップS23)。そして、チップ制御部123はライトデータをDQS信号とともに受信し、受信したライトデータをメモリアレイ124に書き込む(ステップS24)。ライトデータの書き込みが完了すると、IOコントローラ127は、マスク信号をLowからHighに切り替え(ステップS25)、ライト処理を完了する。
When the write address points to the own chip (step S22, Yes), the IO controller 127 switches the mask signal from High to Low so that later received write data and DQS signal are not propagated to Chip1 (Step S22). S23). Then, the
このように、各Chipは、ライトアドレスが自チップを指していた場合、ライトデータを後続のChipに転送しないようにしているので、IOセルのトグルによる消費電力を低減することができ、電力の無駄を省くことができる。 In this way, each chip prevents the write data from being transferred to the subsequent chip when the write address points to its own chip, so that the power consumption due to the toggle of the IO cell can be reduced. Waste can be saved.
次に、図11〜図13を参照して、接続Chip数が変化してもドライブ制御回路4側でタイミング調整を行うことなくリードデータを取り込むことができる様子を説明する。図11は、リードデータを取り込むためのNAND制御部の構成を説明する図である。
Next, with reference to FIGS. 11 to 13, a description will be given of how the read data can be taken in without adjusting the timing on the
図11においては、NAND制御部210a〜dの代表としてNAND制御部210aについて説明する。第1IO信号ピン202に入力されたデータはバッファを介してラッチ回路206およびラッチ回路207の夫々に入力される。ラッチ回路206およびラッチ回路207には、第1制御信号ピン201に入力されたDQS信号がバッファおよび遅延回路205を介して夫々入力され、ラッチ回路206は該入力されたDQS信号の立ち上がり、ラッチ回路207は該入力されたDQS信号の立ち下がりを夫々トリガとしてデータをラッチして出力する。ラッチ回路206、207が出力したデータはセレクタ208が備える夫々異なる入力端に入力される。セレクタ208は、遅延回路205から出力されたDQS信号を選択信号として入力されたデータの入力元を選択する。セレクタ208は、選択した入力元からのデータをASICに伝達する。このように構成されることによって、NAND制御部210aは、DQS信号の両エッジをトリガとしてデータを取り込むことができる。なお、NAND制御部210aは、第2IO信号ピン204から入力されたデータも、第2制御信号ピン203から入力されたDQS信号の両エッジをトリガとしてデータを取り込むことができる。
In FIG. 11, the
図12は、リード処理を説明するタイミングチャートである。(a)はドライブ制御回路4の内部クロック、(b)はWE信号の出力、(c)はRE信号の出力、(d)はリードアドレスが指すChipからのDQS信号の出力、(e)はリードアドレスが指すChipのIO信号の入出力、(f)はChip内部における方向制御信号、(g)はNAND制御部のラッチ回路206、207に入力されるDQS信号、(h)ラッチ回路207の出力データ、(i)ラッチ回路206の出力データのタイミングを示している。
FIG. 12 is a timing chart illustrating the read process. (A) is the internal clock of the
図示するように、リードアドレスが指すChipは、WE信号に同期して出力されるリードコマンド(リードコマンド1およびリードコマンド2)とリードアドレスとを受信完了すると、方向制御信号をLowからHighに切り替え、第1ポート121を出力状態、第2ポート122を入力状態にする。また、Chipは、リードデータ(D0〜Dn)を出力完了すると、方向制御信号をHighからLowに切り替え(タイミング1)、第1ポート121を入力状態、第2ポート122を出力状態にする。なお、該リードデータの転送経路上に位置するChipでは、HighからLowへの切り替えは、DQS信号のカウントが完了したときに実行される(タイミング2)。
As shown in the figure, when the chip indicated by the read address receives the read command (read
また、Chipは、RE信号が出力されてからtDQSDだけ遅れてDQS信号を出力し、このDQS信号にスキューtDSQだけ遅れてリードデータを出力する。NAND制御部では、伝達されてきたDQS信号は、遅延回路205によってラッチ回路206、207のセットアップ分だけ遅延させられてラッチ回路206、207の夫々に入力され、ラッチ回路206、207は、夫々、遅延させられたDQS信号をトリガとしてChipが出力したデータを取り込んでいる。
Further, the Chip outputs a DQS signal delayed by tDQSD after the RE signal is output, and outputs read data delayed by a skew tDSQ from this DQS signal. In the NAND control unit, the transmitted DQS signal is delayed by the setup of the
図13は、ライト処理を説明するタイミングチャートである。(a)はドライブ制御回路4の内部クロック、(b)はWE信号の出力、(c)はRE信号の出力、(d)はNAND制御部のDQS信号の出力、(e)はライトアドレスが指すChipのIO信号の入出力、(f)はライトアドレスが指すChip内部におけるマスク信号のタイミングを示している。図示するように、ライトアドレスが指すChipは、WE信号とともに送られてくるライトコマンドおよびライトアドレスを受信完了すると、マスク信号をHighからLowに切り替えて後から送信されてくるDQS信号およびライトデータ(D0〜Dn)を後続のChipに転送しないようにしている。ライトアドレスが指すChipは、DQS信号のカウントが完了すると、マスク信号をLowからHighに切り替える。ライトアドレスが示していないChipは、常にマスク信号をHighとする(図示せず)。
FIG. 13 is a timing chart for explaining the write processing. (A) is the internal clock of the
なお、本第1の実施の形態に類似する技術として、特許文献3に、コントローラと複数のメモリチップと間の信号線の接続を切り替えるバススイッチを設け、アクセスするメモリチップを接続する一方、アクセスしないメモリチップとの接続を遮断することができ、メモリに対するアクセス時の信号線の負荷容量を低減する技術が開示されている。しかしながら、特許文献3の技術によれば、バススイッチ以降に複数Chipが分岐接続されると、分岐接続されるChip数に応じて負荷容量が変化する。これに対して、本第1の実施の形態によれば、信号線を分岐接続することなく先頭Chipが接続され、該先頭Chipに1つ以上のChipがデイジーチェーン状に接続されるので、接続Chip数に関わらず負荷容量を常に一定とすることができる。
As a technique similar to the first embodiment,
以上説明したように、本発明の第1の実施の形態によれば、並列動作要素10a〜10dは、メモリアレイ124へのアクセスにかかるIO信号を夫々送受信するための1つの第1ポート121および1つの第2ポート122、ならびに第1ポート121に受信したIO信号を第2ポート122へ転送し、第2ポート122に受信したIO信号を第1ポート121へ転送する転送系(チップ制御部123、セレクタ160、161、アンド回路162、163、インバータ164、およびこれらの構成要素間を接続する配線)、を夫々備えるChip0〜7と、第1ポート121と第2ポート122とを1対1接続して2つのメモリチップ間でIO信号を転送する1つ以上の転送路と、を備え、Chip0を先頭としたデイジーチェーン状のIO信号の転送経路を形成し、ドライブ制御回路4が備えるIO信号ピン202はChip0が備える第1ポート121と1対1で接続されるように構成したので、IO信号ピン202は接続Chip数に関わらず1つのChipと1対1で接続されるので、接続Chip数の変化に応じた負荷容量の変動を抑制することができるようになる。
As described above, according to the first embodiment of the present invention, the
また、第1ポート121および第2ポート122は、夫々伝送方向を切り替えるための双方向バッファ153、155を備え、チップ制御部123は、第1ポート121に受信するリードコマンドおよびリードアドレスの受信完了タイミングおよび第1ポート121から送信するリードデータの送信完了タイミングに基づいて双方向バッファ153、155の伝送方向を切り替えるIOコントローラ127を備えるように構成したので、双方向のIO信号線のIO信号の伝送方向を切り替えることができる。
The
また、チップアドレスに基づいて、自Chipが備えるメモリアレイ124から読み出されるリードデータを第1ポート121から送信する第1経路および第2ポート122に受信したリードデータを第1ポート121から送信する第2経路のうちから経路を1つ選択するセレクタ系(チップアドレスデコーダ126、セレクタ161)を備えるように構成したので、デイジーチェーン状に接続されているどのChipでも自Chipからのリードデータおよび他Chipから転送されてきたリードデータのドライブ制御回路4への転送を実行することができる。
Further, based on the chip address, the first path for transmitting read data read from the
また、各Chipは、自Chipが備えるメモリアレイ124から読み出したリードデータをデータストローブ信号とともに第1ポート121から送信するように構成したので、ドライブ制御回路4は、接続Chip数が変化しても、タイミングの調整を行うことなくリードデータを取り込むことができるようになる。
In addition, since each chip is configured to transmit the read data read from the
また、チップアドレスに基づいて、第1ポート121に受信するライトデータを第2ポート122から送信するための第3経路を遮断/接続するマスク系(IOコントローラ127、チップアドレスデコーダ126、アンド回路163)を備えるように構成したので、後続のChipへのIO信号の不必要な転送を省くことができるので、前記マスク系を備えない場合に比べて消費電力を低減することができる。
Further, based on the chip address, a mask system (IO controller 127,
(第2の実施の形態)
第1の実施の形態では、接続Chipの最後尾からNAND制御部までのリードデータおよびDQS信号の転送経路にはリードデータとDQS信号とを同期させるための回路が介在しないため、リードデータおよびDQS信号がChip間を転送されるたびにリードデータとDQS信号との間のスキューが累積することになる。そこで、第2の実施の形態では、第2ポートから入力されたDQS信号とリードデータとをDQS信号でデータをラッチして出力することによって、リードデータとDQS信号との間のスキューの累積を防止する。
(Second Embodiment)
In the first embodiment, since there is no circuit for synchronizing the read data and the DQS signal in the transfer path of the read data and the DQS signal from the tail end of the connection Chip to the NAND control unit, the read data and the DQS Each time a signal is transferred between chips, the skew between the read data and the DQS signal accumulates. Thus, in the second embodiment, the skew between the read data and the DQS signal is accumulated by latching and outputting the DQS signal and the read data input from the second port with the DQS signal. To prevent.
第2の実施の形態のSSDは、Chipの内部構成が第1の実施の形態と異なる。図14は第2の実施の形態のChipの構成を説明する図である。なお、第1の実施の形態と等しい構成要素には第1の実施の形態と同一の符号を付し、詳細な説明を省略する。 The SSD of the second embodiment is different from the first embodiment in the internal configuration of the chip. FIG. 14 is a diagram for explaining the configuration of a chip according to the second embodiment. In addition, the same code | symbol as 1st Embodiment is attached | subjected to the component equivalent to 1st Embodiment, and detailed description is abbreviate | omitted.
図示するように、Chip(ここでは代表としてChip0)は、第1ポート121、第2ポート122、チップ制御部123、メモリアレイ124、セレクタ160、161、アンド回路162、163、インバータ164、およびスキュー調整回路301を備えている。第1ポート121は、信号ピン130〜133と、バッファ140、141、143、145と、スリーステートバッファ142、144とを備え、第2ポート122は、信号ピン134〜137と、バッファ146、147、149、151と、スリーステートバッファ148、150とを備えている。このように、第2の実施の形態のChipは、第1の実施の形態の構成にスキュー調整回路301が追加された構成となっている。
As shown in the figure, Chip (here,
スキュー調整回路301は、バッファ149からのDQS信号とバッファ151からのIO信号(データ)の入力とを受け付けて、受け付けたDQS信号とIO信号との間のスキューを解消し、スキュー解消後のIO信号をセレクタ161の入力端、スキュー解消後のDQS信号をセレクタ160の入力端へ夫々出力する。
The
図15は、スキュー調整回路301の構成を説明する図である。図示するように、スキュー調整回路301に入力されたデータはラッチ回路303およびラッチ回路304の夫々に入力される。ラッチ回路303およびラッチ回路303には、バッファ149からのDQS信号が遅延回路302を介して入力され、ラッチ回路303は該入力されたDQS信号の立ち上がり、ラッチ回路304は該入力されたDQS信号の立ち下がりを夫々トリガとしてデータをラッチして出力する。ラッチ回路303、304が出力したデータはセレクタ305の夫々異なる入力端に入力される。セレクタ305は、遅延回路302から出力されたDQS信号を選択信号として、入力されたデータの入力元のラッチ回路303、304のうちの1つを選択する。セレクタ305は、選択した入力元からのデータをセレクタ161に伝達する。また、セレクタ305のセレクタ信号として用いられたDQS信号は、セレクタ160の入力端に入力される。このように構成されることによって、スキュー調整回路301は、リードデータとDQS信号との間のスキューを解消して出力することができる。
FIG. 15 is a diagram for explaining the configuration of the
図16は、第2の実施の形態のリード処理を説明するタイミングチャートである。ここでは、Chip0以外のChipをリード対象とするリードコマンドが発行されたとし、Chip0およびChip1に関する動作タイミングを説明する。
FIG. 16 is a timing chart illustrating the read processing according to the second embodiment. Here, assuming that a read command for reading a Chip other than
(a)はChip1のDQS信号の出力、(b)はChip1のIO信号の入出力、(c)はラッチ回路206、207に入力されるDQS信号、(d)はChip0のラッチ回路207の出力データ、(e)はラッチ回路206の出力データ、(f)はChip0のDQS信号の出力、(g)はChip0のIO信号の入出力のタイミングを示している。
(A) is the output of the
図示するように、Chip1のラッチ回路206、207には、Chip1から伝達されてきたDQS信号が、遅延回路205によってラッチ回路206、207のセットアップ分だけ遅延させられて入力され、ラッチ回路206、207は、夫々、遅延させられたDQS信号をトリガとして入力されたデータを出力する。遅延させられたDQS信号は、ラッチ回路206、207の出力とともに出力される。
As shown in the figure, the DQS signal transmitted from the
このように、本発明の第2の実施の形態によれば、各Chipは自Chipが備えるメモリアレイ124からのリードデータをドライブ制御回路4がDQS信号に同期して第1ポート121から送信し、第2ポート122に受信したリードデータをDQS信号に同期して取得し、前記取得した読み出しデータを第1ポート121から送信するラッチ回路としてのスキュー調整回路301を備えるように構成したので、各Chipは転送されてきたリードデータとDQS信号との間のスキューを解消し、リードデータとDQS信号との間のスキューの累積を防止することができる。
As described above, according to the second embodiment of the present invention, each chip transmits read data from the
なお、本第2の実施の形態は、DQS信号の転送にかかる構成を省略し、スキュー調整回路301はDQS信号の代わりにRE信号でリードデータをラッチして出力するように構成することも可能である。その場合、各ChipにおいてRE信号とリードデータとを同期させることができるので、スキュー調整回路301を具備しないChipが単にデイジーチェーン状に接続される場合に比べてドライブ制御回路4におけるデータの取り込みタイミングの設定が簡単になる。例えば、ドライブ制御回路4は、リード対象のChipの接続位置に応じた回数のRE信号を発行するとともに、RE信号をリードデータを取り込むためのタイミング信号とするとよい。
In the second embodiment, the configuration relating to the transfer of the DQS signal may be omitted, and the
(第3の実施の形態)
第1および第2の実施の形態では、各Chipはポートを2つ備え、各Chipは2つのポートを用いてデイジーチェーン状に接続されていた。第3の実施の形態では、3つ以上のポートを備えるChipを用意し、該Chipを用いてツリー状に接続できるようにした。
(Third embodiment)
In the first and second embodiments, each Chip has two ports, and each Chip is connected in a daisy chain using two ports. In the third embodiment, a Chip having three or more ports is prepared and can be connected in a tree shape using the Chip.
図17は、第3の実施の形態の接続方式が採用された8Stackパッケージ内の信号線の接続を説明する図である。ここでは、第1および第2の実施の形態と区別するために、第3の実施の形態の8Stackパッケージに符号30a1を付している。図示するように、Chip0は4つのポート(第1ポート121、第2ポート122、第3ポート400、第4ポート401)を備え、第2ポート122、第3ポート400、第4ポート401にChip1、Chip4、Chip6の第1ポート121が夫々接続されている。Chip0の内部では、第1ポート121に受信したIO信号は、第2ポート122、第3ポート400、および第4ポート401の夫々へ転送され、第2ポート122、第3ポート400、および第4ポート401に受信したIO信号は第1ポート121へ転送される。Chip1〜7は第1または第2の実施の形態と同等の構成を備えており、Chip1にはChip2およびChip3がデイジーチェーン状に接続され、Chip4、Chip6には夫々Chip5、Chip7がデイジーチェーン状に接続されている。このように、Chip0〜7は、Chip0を先頭としてツリー状に接続される。
FIG. 17 is a diagram for explaining connection of signal lines in the 8Stack package in which the connection method of the third embodiment is adopted. Here, in order to distinguish from the first and second embodiments, the reference numeral 30a1 is assigned to the 8Stack package of the third embodiment. As shown in the figure, Chip0 has four ports (
図18は、集中接続されるChip0の構成を説明する図である。なお、第1ポート121から第2ポート122、第3ポート400、第4ポート401の夫々へのRE信号、WE信号、DQS信号、IO信号の転送にかかる構成は第1または第2の実施の形態の第1ポート121から第2ポート122への各信号の転送にかかる構成と同等であるので、図示および詳細な説明を省略する。また、第1の実施の形態と同等の構成要素には第1の実施の形態と同一の符号を付し、詳細な説明を省略する。
FIG. 18 is a diagram for explaining the configuration of
図18に示すように、Chip0は、第1ポート121、第2ポート122、第3ポート400、第4ポート401のほか、チップ制御部402、メモリアレイ124、セレクタ403、404を備えている。第3ポート400は、DQS信号、IO信号を夫々送受信するための信号ピン405、406と、受信したDQS信号、IO信号を夫々ドライブするためのバッファ409、410を備えている。同様に、第4ポート401は、DQS信号、IO信号を夫々送受信するための信号ピン407、408と、受信したDQS信号、IO信号を夫々ドライブするためのバッファ411、412を備えている。
As illustrated in FIG. 18, the
第2ポート122、第3ポート400、第4ポート401からのDQS信号は夫々チップ制御部402へ入力されるとともに、セレクタ403が備える夫々異なる入力端に入力される。また、第2ポート122、第3ポート400、第4ポート401からのIO信号は、セレクタ404の夫々異なる入力端に入力される。セレクタ403、404は、チップ制御部402からの選択信号に基づいて入力元を選択し、選択した入力元からの各信号を夫々スリーステートバッファ142、144の入力端に入力する。
The DQS signals from the
図19は、チップ制御部402の機能を説明する図である。図示するように、チップ制御部402は、アドレスデコーダ125と、チップアドレスデコーダ420と、IOコントローラ127とを備えている。チップアドレスデコーダ420は、Chip1〜7のチップアドレスと該チップアドレスが指定するChipが送信元となるリードデータを受信するポートとの対応付けであるチップアドレス情報422を記憶するチップアドレス情報記憶部421を備えており、NAND制御部から受信するチップアドレスとチップアドレス情報422とに基づいて、セレクタ403、404の選択信号の出力制御を実行する。チップアドレス情報422によれば、例えば、Chip1〜3は第2ポート122、Chip4およびChip5は第3ポート400、Chip6およびChip7は第4ポート401に対応づけられている。なお、チップアドレス情報記憶部421は、例えば小規模なメモリであってもよいし、ヒューズであってよい。
FIG. 19 is a diagram illustrating the function of the
次に、チップ制御部402の動作を説明する。なお、ここでは、第1の実施の形態のチップ制御部123と異なるリード処理時の動作のみ説明する。図20は、リード処理時のチップ制御部402の動作を説明するフローチャートである。
Next, the operation of the
図示するように、チップ制御部402は、ステップS31、ステップS32において、ステップS11、ステップS12におけるチップ制御部123と同等の動作を夫々実行する。ステップS32の後、チップアドレスデコーダ420は、リードアドレスは自チップを指しているか否かを判定し、リードアドレスが自チップを指していた場合(ステップS23、Yes)、選択信号を制御してセレクタ403、404の入力元としてチップ制御部402を選択させる(ステップS34)。そして、チップ制御部402は、ステップS35、ステップS36において、ステップS15、ステップS16におけるチップ制御部123と同等の動作を夫々実行し、リード処理を終了する。
As shown in the figure, the
ステップS33において、リードアドレスが自チップを指していなかった場合(ステップS33、No)、チップアドレスデコーダ420は、チップアドレス情報422を参照して、セレクタ403、404にリードアドレスが含むチップアドレスに対応づけられているポートからの入力を選択させる(ステップS37)。そして、選択されたポートからリードデータとともにDQS信号が入力されてきたとき、IOコントローラ127は、入力されてきたDQS信号をリードデータの転送が完了する所定の値までカウントする(ステップS38)。そして、IOコントローラ127は、リードデータのデータサイズに応じた値に至るまでDQS信号をカウントすると、ステップS36に移行して方向制御信号を切り替え、リード処理を終了する。
In step S33, when the read address does not point to the own chip (step S33, No), the
このように、本発明の第3の実施の形態によれば、Chipは、複数の第2ポート(第2ポート122、第3ポート400、第4ポート401)と、チップアドレスとチップアドレスが指定するメモリチップが送信元となる読み出しデータを受信する第2ポートとを対応付けるチップアドレス情報422を記憶するチップアドレス情報記憶部421と、を備え、セレクタ系(チップアドレスデコーダ420、セレクタ404)は、チップアドレスおよびチップアドレス情報422に基づいて経路を選択するように構成したので、複数のChipをツリー状に接続できるようになる。
Thus, according to the third embodiment of the present invention, the Chip is designated by a plurality of second ports (
1 ホスト装置、4 ドライブ制御回路、10 NANDメモリ、10a〜d、30a 並列動作要素、100 SSD、121 第1ポート、122 第2ポート、123、402 チップ制御部、124 メモリアレイ、125 アドレスデコーダ、126、420 チップアドレスデコーダ、127 IOコントローラ、152〜155 双方向バッファ、160、161、208、403、404、305 セレクタ、162、163 アンド回路、164 インバータ、201 第1制御信号ピン、202 第1IO信号ピン、203 第2制御信号ピン、204 第2IO信号ピン、205、302 遅延回路、206、207、303、304 ラッチ回路、210a〜d NAND制御部、301 スキュー調整回路、400 第3ポート、401 第4ポート、421 チップアドレス情報記憶部、422 チップアドレス情報。 1 host device, 4 drive control circuit, 10 NAND memory, 10a to d, 30a parallel operation element, 100 SSD, 121 first port, 122 second port, 123, 402 chip control unit, 124 memory array, 125 address decoder, 126, 420 Chip address decoder, 127 IO controller, 152-155 bidirectional buffer, 160, 161, 208, 403, 404, 305 selector, 162, 163 AND circuit, 164 inverter, 201 first control signal pin, 202 first IO Signal pin, 203 second control signal pin, 204 second IO signal pin, 205, 302 delay circuit, 206, 207, 303, 304 latch circuit, 210a-d NAND control unit, 301 skew adjustment circuit, 400 third port, 01 the fourth port, 421 chip address information storage unit, 422 chip address information.
Claims (8)
前記先頭のメモリチップが備える第1ポートと1対1接続されるコントローラポートを備え、前記コントローラポートを経由して前記不揮発性半導体メモリが備える夫々のメモリチップとの間でIO信号を送受信するコントローラと、
を備えることを特徴とするメモリシステム。 A non-volatile semiconductor memory array, one first port and one or more second ports for transmitting / receiving an IO signal related to access to the semiconductor memory array, and an IO signal received at the first port A plurality of memory chips each having a transfer system for transferring to the second port and transferring the IO signal received by the second port to the first port, and the first port and the second port on a one-to-one basis One or more transfer paths for connecting and transferring IO signals between the two memory chips, and the plurality of memory chips and the transfer path are headed by one of the plurality of memory chips. A non-volatile semiconductor memory forming a tree-like or daisy-chain-like IO signal transfer path;
A controller that has a controller port that is connected to the first port of the first memory chip in a one-to-one relationship, and that transmits and receives IO signals to and from the memory chips of the nonvolatile semiconductor memory via the controller port. When,
A memory system comprising:
前記第1ポートおよび前記第2ポートは、夫々伝送方向を切り替えるための双方向バッファを備え、
前記転送系は、前記第1ポートに受信する前記読み出し要求および読み出し要求先アドレスの受信完了タイミングおよび前記第1ポートから送信する前記読み出しデータの送信完了タイミングに基づいて前記双方向バッファの伝送方向を切り替える方向制御部を備える、
ことを特徴とする請求項1に記載のメモリシステム。 The IO signal includes a read request and a read request destination address from which the controller is a transmission source, read data from which a memory chip specified by the read request destination address is a transmission source and the controller is a transmission destination, Including
The first port and the second port each include a bidirectional buffer for switching the transmission direction,
The transfer system determines the transmission direction of the bidirectional buffer based on the reception completion timing of the read request and the read request destination address received at the first port and the transmission completion timing of the read data transmitted from the first port. A direction control unit for switching,
The memory system according to claim 1.
前記転送系は、
前記チップアドレスに基づいて、自メモリチップが備える半導体メモリアレイから読み出される読み出しデータを前記第1ポートから送信する第1経路および前記第2ポートに受信した読み出しデータを前記第1ポートから送信する第2経路のうちから経路を1つ選択するセレクタ系を備える、
ことを特徴とする請求項2に記載のメモリシステム。 The read request destination address includes a chip address that specifies a memory chip of a read request destination,
The transfer system is
Based on the chip address, a first path for transmitting read data read from the semiconductor memory array included in the self-memory chip from the first port and a first path for transmitting read data received by the second port from the first port. A selector system for selecting one of the two paths;
The memory system according to claim 2.
複数の前記第2ポートと、
前記チップアドレスと、前記チップアドレスが指定するメモリチップが送信元となる読み出しデータを受信する第2ポートと、を第2ポート毎に対応付けるチップアドレス情報を記憶するチップアドレス情報記憶部と、
を備え、
前記セレクタ系は、前記チップアドレスおよび前記チップアドレス情報に基づいて1つの経路を選択する、
ことを特徴とする請求項3に記載のメモリシステム。 One or more memory chips of the plurality of memory chips are:
A plurality of said second ports;
A chip address information storage unit that stores chip address information that associates each chip port with a second port that receives read data whose source is a memory chip specified by the chip address;
With
The selector system selects one path based on the chip address and the chip address information.
The memory system according to claim 3.
自メモリチップが備える半導体メモリアレイから読み出した読み出しデータを前記コントローラが該読み出しデータを取り込むためのタイミング信号に同期して前記第1ポートから送信し、
前記第2ポートに受信した読み出しデータを前記タイミング信号に同期して取得し、前記取得した読み出しデータを前記第1ポートから送信するスキュー調整回路を備える、
ことを特徴とする請求項2〜4のうちの何れか一項に記載のメモリシステム。 Each of the plurality of memory chips is
Read data read from the semiconductor memory array provided in its own memory chip is transmitted from the first port in synchronization with a timing signal for the controller to capture the read data,
A skew adjustment circuit for acquiring the read data received at the second port in synchronization with the timing signal, and transmitting the acquired read data from the first port;
The memory system according to claim 2, wherein the memory system is a memory system.
前記書き込み要求先アドレスは書き込み要求先のメモリチップを指定するチップアドレスを含み、
前記転送系は、
前記チップアドレスに基づいて、前記第1ポートに受信する書き込みデータを前記第2ポートから送信するための第3経路を遮断/接続するマスク系を備える、
ことを特徴とする請求項1に記載のメモリシステム。 The IO signal includes a write request from which the controller is a transmission source, a write request destination address, and write data transmitted after the write request and the write request destination address,
The write request destination address includes a chip address that designates a memory chip of the write request destination,
The transfer system is
A mask system for blocking / connecting a third path for transmitting write data to be received from the second port from the second port based on the chip address;
The memory system according to claim 1.
前記第1ポートと前記第2ポートとを1対1接続して2つのメモリチップ間でIO信号を転送する1つ以上の転送路と、
を備え、
前記複数のメモリチップと前記転送路とが前記複数のメモリチップのうちの1つを先頭としたツリー状またはデイジーチェーン状のIO信号の転送経路を形成し、
前記先頭のメモリチップが備える第1ポートは、前記複数のメモリチップの夫々とIO信号を送受信するコントローラが備える前記IO信号を送受信するためのコントローラポートと1対1接続される、
ことを特徴とする不揮発性半導体メモリ。 A non-volatile semiconductor memory array, one first port and one or more second ports for transmitting / receiving an IO signal related to access to the semiconductor memory array, and an IO signal received at the first port A plurality of memory chips each comprising a transfer system for transferring to the second port and transferring the IO signal received by the second port to the first port;
One or more transfer paths for connecting the first port and the second port in a one-to-one connection and transferring an IO signal between two memory chips;
With
The plurality of memory chips and the transfer path form a tree-shaped or daisy-chain-shaped IO signal transfer path starting from one of the plurality of memory chips,
The first port included in the top memory chip is connected to the controller port for transmitting and receiving the IO signal included in the controller that transmits and receives the IO signal to and from each of the plurality of memory chips.
A non-volatile semiconductor memory.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010157201A JP2012018639A (en) | 2010-07-09 | 2010-07-09 | Memory system and nonvolatile semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010157201A JP2012018639A (en) | 2010-07-09 | 2010-07-09 | Memory system and nonvolatile semiconductor memory |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012018639A true JP2012018639A (en) | 2012-01-26 |
Family
ID=45603826
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010157201A Pending JP2012018639A (en) | 2010-07-09 | 2010-07-09 | Memory system and nonvolatile semiconductor memory |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2012018639A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013200595A (en) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | Multi-chip package and memory system |
US9424892B2 (en) | 2013-03-28 | 2016-08-23 | Fujitsu Limited | Storage device to which memory device are connectable in multiple stages |
-
2010
- 2010-07-09 JP JP2010157201A patent/JP2012018639A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013200595A (en) * | 2012-03-23 | 2013-10-03 | Toshiba Corp | Multi-chip package and memory system |
US8929117B2 (en) | 2012-03-23 | 2015-01-06 | Kabushiki Kaisha Toshiba | Multi-chip package and memory system |
US9355685B2 (en) | 2012-03-23 | 2016-05-31 | Kabushiki Kaisha Toshiba | Multi-chip package and memory system |
USRE48449E1 (en) | 2012-03-23 | 2021-02-23 | Toshiba Memory Corporation | Multi-chip package and memory system |
US9424892B2 (en) | 2013-03-28 | 2016-08-23 | Fujitsu Limited | Storage device to which memory device are connectable in multiple stages |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100673013B1 (en) | Memory controller and data processing system with the same | |
US10552047B2 (en) | Memory system | |
US7650459B2 (en) | High speed interface for non-volatile memory | |
US20100115172A1 (en) | Bridge device having a virtual page buffer | |
US10380053B2 (en) | Folded memory modules | |
JP4621604B2 (en) | Bus device, bus system, and information transfer method | |
US20180350412A1 (en) | Systems and methods for adaptive parallel-serial conversion operations | |
CN102971795A (en) | Method and apparatus for concurrently reading a plurality of memory devices using a single buffer | |
WO2010051621A1 (en) | Bridge device having a virtual page buffer | |
KR20070019880A (en) | Wrapper circuit for interfacing between a memory controller and a memory | |
KR20080078977A (en) | Method and system for interfacing a plurality of memory devices using mmc or sd protocol | |
US20240111449A1 (en) | Cascaded memory system | |
US11127441B1 (en) | Semiconductor storage device | |
JP2012018648A (en) | Memory system | |
JP2012018639A (en) | Memory system and nonvolatile semiconductor memory | |
JP2022050018A (en) | Electronic device and transfer method | |
JP2013527541A (en) | High speed interface for daisy chained devices | |
KR100843707B1 (en) | Semiconductor memory device having data input/output port, Memory module using thereof and Memory system | |
US20240028244A1 (en) | Methods of operating memory systems with input/output expanders for multi-channel status reads, and associated systems and devices | |
US11977777B2 (en) | Semiconductor device including relay chip | |
KR20130111028A (en) | Semiconductor module | |
US11436178B2 (en) | Semiconductor device and method for controlling plural chips | |
US9141563B2 (en) | Memory system | |
JP2022049453A (en) | Transmitting and receiving device, bridge chip, semiconductor recording device and method | |
US9128511B2 (en) | Semiconductor device and operation method thereof |